JP4846708B2 - メモリ集積回路装置 - Google Patents

Description

この発明は、メモリ集積回路装置に関し、特に、ロジックとの混載に適した構成を有するメモリ集積回路装置に関する。より特定的には、この発明は、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）と複数のデータ転送用レジスタとが同一チップ上に搭載されたメモリ集積回路装置に関する。より具体的には、この発明はＤＲＡＭと、プロセサなどのロジックと、ＤＲＡＭ−ロジック間およびＤＲＡＭ−外部間データ転送用レジスタとが同一チップ上に搭載されたロジック内蔵ＤＲＡＭに関する。

プロセサなどのロジックは、その性能が改善されており、またその動作速度も速くなっている。メモリシステムにおいて主記憶として利用されるＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）も、その記憶容量が増大し、また動作速度も速くされている。ＤＲＡＭは、メモリセルが、情報を電荷の形態で格納するためのキャパシタと、そのキャパシタを選択するための絶縁ゲート型電界効果トランジスタ（ＭＯＳトランジスタ）で構成されるアクセストランジスタを含む。

キャパシタへの情報書込時および読出時このアクセストランジスタによる記憶情報のしきい値電圧損失をなくすため、アクセストランジスタのゲート電位（ワード線電位）は通常動作電源電圧よりも高い電圧レベルにまで昇圧される。このため、ＤＲＡＭの構成要素の微細化はプロセサなどのロジックＬＳＩ（大規模集積回路）の構成要素の微細化よりも遅れており、ＤＲＡＭの動作速度はプロセサなどのロジックＬＳＩのそれに追随することはできない。

したがって、ＤＲＡＭを主記憶として利用するメモリシステムの性能は、このＤＲＡＭの動作速度により制限を受ける。また、ＤＲＡＭとロジックＬＳＩとの間のデータ転送においては、ＤＲＡＭのデータ入出力ピン端子数により一度に転送されるデータのビット数が決定され、高速で大量のデータの転送を行なうことができず、この間プロセサなどのロジックＬＳＩは、必要とされるデータが到達するまでウエイト状態とされるため、システムの性能が低下する。

上述のようなＤＲＡＭに起因する問題を解決するために、ＤＲＡＭとプロセサなどのロジックとを同一チップ上に形成することが考えられる。ＤＲＡＭとロジックとの間のデータバスはチップ内部配線であり、バス幅（バスのビット数）を大きくすることができる。また、ボード上配線に比べて、このチップ内部配線は低負荷であり、高速で大量のデータを転送することができる。

このようなＤＲＡＭとロジックとを同一チップ上に搭載するロジック内蔵ＤＲＡＭまたはＤＲＡＭ混載ロジックＬＳＩにおいて、データ転送を効率的に行なうためにＤＲＡＭをどのように構成し、また、ＤＲＡＭと外部回路または内部回路（ロジック）との間のデータ転送をどのように行なうかについては、十分考慮する必要がある。

それゆえ、この発明の目的は、プロセサなどのロジックとの集積化に適した構成を有するメモリ集積回路装置を提供することである。

この発明の他の目的は、データ転送を効率的に行なうことのできる、ロジックとの集積化に適した構成を有するメモリ集積回路装置を提供することである。

この発明に係るメモリ集積回路装置は、行列状に配列される複数のメモリセルを有するメモリセルアレイと、メモリセルアレイ上に渡って列延在方向に沿って配設され、メモリセルアレイの選択列とデータの授受を行なう複数の内部データバス線と、内部データバス線それぞれに対応して配置される単位レジスタ回路を含む４つのレジスタとを備える。これらの４つのレジスタは、内部データバス線に関して対向して配置されるレジスタを含み、メモリセルアレイの４辺に沿って配置される。

この発明に係るメモリ集積回路装置は、さらに、４つのレジスタそれぞれに対応して分散配置され、データ転送指示に応答して、選択的に４つのレジスタの特定されたレジスタを複数の内部データバス線に結合する制御回路を備える。外部から制御回路への指示は、メモリセルアレイへのデータの書込およびレジスタ間のデータ転送をそれぞれ指示する書込および転送指示を含む。制御回路は、外部からの指示がレジスタ間転送を指示するときには、４つのレジスタの少なくとも２つのレジスタを、対応のレジスタにより、内部データバス線に結合し、２つのレジスタの一方から内部データ線に書込データを転送して少なくとも２つの残りのレジスタへ書込データを書込み、外部からの指示がメモリセルアレイへのデータの書込を指示するとき、該外部からの指示により指定されたレジスタに対応する制御回路により、該指定されたレジスタを複数の内部データバス線に結合して、指定されたレジスタから内部データバス線に書込データを転送し、メモリセルアレイの列から選択されて内部データバス線に結合された選択列へ該指定されたレジスタから内部データバス線に転送されたデータを書込む。

メモリセルアレイの内部データバス線を用いてレジスタを選択的に接続することにより、レジスタ間データ転送のために別の配線を配置する必要がなく、配線占有面積を低減することができる。

また、メモリセルアレイ内の内部データバス線は、メモリセルアレイ上に渡って配置されており、最短距離をもってレジスタ間を相互接続することができ、高速データ転送が可能となる。

また、複数のレジスタを内部データバス線に選択的に接続することにより、１つのレジスタからメモリアレイの選択メモリセルへのデータ書込と同時に他方のレジスタへのデータ転送が可能となる。また、メモリアレイから読出されたデータを複数のレジスタへ同時に格納することができる。

また、レジスタをメモリセルアレイの４辺に沿って配置することにより、１つのレジスタに対するデータ転送と別のレジスタとメモリセルアレイとの間のデータ転送を並行して実行することができ、また、内部回路または外部回路との間で高速でデータ転送を行なうことができる。

この発明の上述の目的および特徴ならびに他の特徴および利点は、以下に添付の図面を参照して行なう好ましい実施例の詳細な説明からより一層明らかとなろう。

［実施の形態１］
図１は、この発明に用いられるＤＲＡＭのアレイ部の構成の一例を概略的に示す図である。図１において、ＤＲＡＭアレイ１は、後に説明するが、行列状に配置される複数のダイナミック型メモリセルを備える。このメモリセルアレイ１は、各々が複数行・複数列に配列された複数のダイナミック型メモリセルを備える複数のサブアレイブロックＳＢＡ００〜ＳＢＡ７７に分割される。これらのサブアレイブロックＳＢＡ００〜ＳＢＡ７７は行列状に配置され、各々が行方向に整列して配置される８個のサブアレイブロックを含む８個の行ブロックＲＢ♯０〜ＲＢ♯７および各々が列方向に整列して配置される８個のサブアレイを含む列ブロックＣＢ♯０〜ＣＢ♯７に分割される。メモリセルアレイ１においてのメモリセル選択動作時、８個の行ブロックＲＢ♯０〜ＲＢ♯７のうち１つの行ブロックが選択状態へ駆動される。

図２は、図１に示す１つの列ブロックＣＢ♯ｉの内部データバス線の配置を示す図である。図２において、列ブロックＣＢ♯ｉは、８個のサブアレイブロックＳＢＡ０ｉ〜ＳＢ
Ａ７ｉを含む。これらのサブアレイブロックＳＢＡ０ｉ〜ＳＢＡ７ｉに共通に４つのグローバルＩＯ線（対）ＧＩＯａ〜ＧＩＯｄが配置される。グローバルＩ／Ｏ線ＧＩＯａ〜ＧＩＯｄは、列方向に延在して配設される。サブアレイブロックＳＢＡ０ｉ〜ＳＢＡ７ｉそれぞれに対して、４つのローカルＩＯ線（対）ＬＩＯａ、ＬＩＯｂ、ＬＩＯｃおよびＬＩＯｄが設けられる。これらのローカルＩＯ線ＬＩＯａ〜ＬＩＯｄは、対応のサブアレイブロックに対してのみデータの授受を行なう。１つの列ブロックＣＢ♯ｉにおいて８つのサブアレイブロックＳＢＡ０ｉ〜ＳＢＡ７ｉのうち１つのサブアレイブロックが選択状態とされ、選択されたサブアレイブロックがローカルＩＯ線ＬＩＯａ〜ＬＩＯｄを介してグローバルＩＯ線ＧＩＯａ〜ＧＩＯｄとデータの授受を行なう。

図３は、図１に示す８つの行ブロックのうちの１つの行ブロックＲＢ♯ｊの概略構成を示す図である。図３において、行ブロックＲＢ♯ｊは、行方向に整列して配置される８個のサブアレイブロックＳＢＡｊ０〜ＳＢＡｊ７を含む。これらのサブアレイブロックＳＢＡｊ０〜ＳＢＡｊ７それぞれに対して、４つのローカルＩＯ線ＬＩＯａ〜ＬＩＯｄが配置される。サブアレイブロックＳＢＡｊ０〜ＳＢＡｊ７に共通にワード線ＷＬ０〜ＷＬ２５５が配置される。これらのワード線ＷＬ０〜ＷＬ２５５の各々には、サブアレイブロックＳＢＡｊ０〜ＳＢＡｊ７の１行に整列して配置されるメモリセルが接続される。

サブアレイブロックＳＢＡｊ０〜ＳＢＡｊ７それぞれに対して、列方向に延在して配置される４つのグローバルＩＯ線ＧＩＯが配置される。図３において、サブアレイブロックＳＢＡｊ０には４つのグローバルＩＯ線ＧＩＯ０〜ＧＩＯ３が配置され、サブアレイブロックＳＢＡｊ１には、グローバルＩＯ線ＧＩＯ４〜ＧＩＯ７が配置される。サブアレイブロックＳＢＡｊ７に対しては、グローバルＩＯ線ＧＩＯ２８〜ＧＩＯ３１が配置される。したがって合計３２本のグローバルＩＯ線が配置され、同時に３２ビットのメモリセルのデータの転送を行なうことができる。グローバルＩＯ線は、サブアレイブロックの間の領域に配置される。

この領域においては、メモリセルは配置されていない。この領域は、ワード線シャント領域ＷＳと呼ばれる。このワード線シャント領域ＷＳにおいて、ワード線ＷＬ０〜ＷＬ２５５の各々は、低抵抗の金属配線（第１層アルミニウム配線）と接続される。サブアレイブロック内におけるワード線は、第１層ポリシリコン配線で構成される。比較的抵抗の高いポリシリコンワード線を低抵抗の金属配線層とワード線シャント領域ＷＳにおいて接続することにより、ワード線の抵抗を等価的に低くし、高速でワード線選択信号を伝達する。

図４は、図１に示すメモリアレイの１つのサブアレイブロックの構成を概略的に示す図である。図４において、サブアレイブロックＳＢＡｉｊに対し、４つのグローバルＩＯ線ＧＩＯａ〜ＧＩＯｄが配置される。サブアレイブロックＳＢＡｉｊは、２５６行１２８列に配置されるメモリセルＭＣを含む。ワード線ＷＬ０〜ＷＬ２５５の各々には、１行のメモリセルＭＣが接続される。メモリセルＭＣの各列に対応してビット線ＢＬ０〜ＢＬ１２７が配置される。ビット線ＢＬ０〜ＢＬ１２７それぞれに対し、活性化時対応のビット線上の電位を検知し増幅しかつラッチするセンスアンプＳＡが配置される。周知のごとく、ＤＲＡＭにおいては、ビット線ＢＬ０〜ＢＬ１２７の各々は、互いに相補な信号線で構成され、センスアンプＳＡは対応のビット線の相補信号線の電位を差動的に増幅する。図４においては図面を簡略化するために、ビット線対をビット線として示す。したがって、ローカルＩＯ線ＬＩＯａ〜ＬＩＯｄおよびグローバルＩＯ線ＧＩＯａ〜ＧＩＯｄもすべて相補信号線対である。

センスアンプＳＡは、ビット線ＢＬ０〜ＢＬ１２７の両側に交互に配置される。すなわち、偶数番号のビット線ＢＬ０、ＢＬ２、…ＢＬ１２６に対しては、センスアンプＳＡは
ローカルＩＯ線ＬＩＯａおよびＬＩＯｂに近い位置に設けられ、奇数番号のビット線ＢＬ１、ＢＬ３、…ＢＬ１２７に対しては、センスアンプＳＡは、ローカルＩＯ線ＬＩＯｃおよびＬＩＯｄに近い位置に設けられる。このセンスアンプの配置は「交互配置型」として知られている。

メモリセルアレイの列方向に延在して、図示しないコラムデコーダからの列選択信号を伝達する列選択線ＣＳＬ０〜ＣＳＬ３１が、列ブロック内のサブアレイブロック共通に配置される。これらの列選択線ＣＳＬ０〜ＣＳＬ３１の各々は、選択時には同時に４つのビット線を選択する。図４においては、列選択線ＣＳＬ０によりビット線ＢＬ０〜ＢＬ３が同時に選択され、列選択線ＣＳＬ３１は、ビット線ＢＬ１２４、１２５（図示せず）およびビット線ＢＬ１２６およびＢＬ１２７を選択する。各センスアンプと近接するローカルＩＯ線の間に、列選択線上の信号に応答して導通し、対応のセンスアンプを近接して配置されるローカルＩＯ線へ接続するための列選択ゲートＴＧが配置される。図４においては、ビット線ＢＬ０〜ＢＬ１２７それぞれに対し、列選択ゲートＴＧ０〜ＴＧ１２７が設けられる。

さらに、図示しないブロックデコーダからの行ブロック選択信号φＢＳに応答して導通して、ローカルＩＯ線ＬＩＯａおよびＬＩＯｂをグローバルＩＯ線ＧＩＯａおよびＧＩＯｂにそれぞれ接続するブロック選択ゲートＢＳＧａおよびブロック選択信号φＢＳに応答して導通して、ローカルＩＯ線ＬＩＯｃおよびＬＩＯｄをグローバルＩＯ線ＧＩＯｃおよびＧＩＯｄに接続するブロック選択ゲートＢＳＧｂが設けられる。この行ブロック選択信号φＢＳは、行ブロックに含まれるザブアレイブロックに共通に与えられる。１つの列選択線により同時に４つのビット線が選択されてローカルＩＯ線ＬＩＯ〜ＬＩＯｄを介してグローバルＩＯ線ＧＩＯａ〜ＧＩＯｄに接続される。

メモリセルＭＣは、情報を格納するためのキャパシタＭＳと、対応のワード線上の信号電位に応答して導通し、キャパシタＭＳを対応のビット線に接続するためのアクセストランジスタＭＴを含む。アクセストランジスタＭＴは、ｎチャネルＭＯＳトランジスタで構成される。

なお、図４においては、１つのサブアレイに対するローカルＩＯ線およびＧＩＯ線の配置を示すために、１つのサブアレイブロックにおいて、センスアンプＳＡが交互に配置されている。しかしながら、このセンスアンプＳＡの配置としては、列方向において隣接するサブアレイブロックと共有される「シェアードセンスアンプ構成」が用いられてもよい。この場合、ローカルＩＯ線は、２つのサブアレイブロック（列方向において隣接するサブアレイブロック）により共有される。この「交互配置型シェアードセンスアンプ構成」においても、選択サブアレイにおいて同時に４つのビット線が選択されてグローバルＩＯ線に接続される。

図５は、１つのサブアレイブロックにおける各信号線の配線層を概略的に示す図である。図５において、メモリセルが形成される半導体基板領域１０表面上に、第１層ポリシリコンで構成されるワード線（ＷＬ）１１が配設される。図５においては、図面を簡略化するために、この半導体基板領域１０表面に形成されるメモリセルの構成は示していない。この第１層ポリシリコン配線層に形成されるワード線１１上に、列方向に延在する、第２層ポリシリコン配線層に形成されるビット線（ＢＬ）１２が配設される。

このビット線１２上に、ワード線１１と平行に、第１層金属（たとえばアルミニウム）配線層に形成される金属配線（ＡＬ）１３が配設される。この金属配線１３は、ワード線シャント領域において、コンタクト１４を介してワード線１１と接続される。この第１層金属（たとえばアルミニウム）配線層に形成される金属配線１３上のワード線シャント領域に対応する領域に、列方向に延在する、第２層金属（たとえばアルミニウム）配線層に形成されるグローバルＩＯ線１５ａ，１５ｂ，１５ｃおよび１５ｄが配置される。また、第２層金属（たとえはアルミニウム）配線層に形成される列選択線（ＣＳＬ）１６ａ〜１６ｂが列方向に延在して配置される。

ビット線１２および列選択線１６ａ〜１６ｂを多層構造とすることにより、ビット線１２のピッチに悪影響を及ぼすことなく列選択線１６ａ〜１６ｂを配設することができる。また、列選択線１６ａ〜１６ｂは、４つのビット線１２に対し１つ設けられるだけであり、余裕を持って列選択線を配置することができる。

同様に、ワード線シャント領域に配置されるグローバルＩＯ線（ＧＩＯ）１５ａ〜１５ｄは、ワード線シャント領域に配設されるため、サブアレイブロック内のメモリセルの配置に何ら悪影響を及ぼすことなく、これらのグローバルＩＯ線１５ａ〜１５ｄを配設することができる。ローカルＩＯ線（ＬＩＯａ〜ＬＩＯｄ）は図５においては示していないが、これらは金属配線ＣＳＬと同一の配線層の第１層金属（たとえばアルミニウム）配線層に形成される。また、列選択線ＣＳＬと列選択ゲートＴＧ（ＴＧ０〜ＴＧ１２７）との間の配線も、第１層金属（たとえはアルミニウム）配線で形成される。

また、メモリセルのキャパシタが、スタック型キャパシタの場合、このキャパシタが平面型スタックトキャパシタまたはＴ字型スタックトキャパシタの場合、キャパシタの電極（セルプレート電極）はビット線の下層にありかつワード線よりも上層に形成される。メモリセルキャパシタが、円筒型スタックトキャパシタの場合、このセルプレート電極は、ビット線よりも上層に形成される。

なお、上述の説明において、メモリセルアレイが、２Ｍビットの記憶容量を備えると説明している。しかしながら、このメモリセルアレイの記憶容量はさらに多くてもよく、適用される用途に応じて適当に定められる。

図６は、この発明の実施の形態１に従うメモリ集積回路装置の構成を概略的に示す図である。図６において、メモリセルアレイ１の列方向に対向する辺に沿って第１のレジスタ２０および第２のレジスタ２２が配置される。メモリセルアレイ１は、図１ないし図５に示す構成と同様の構成を備える。これらのレジスタ２０および２２は、メモリセルアレイ１内に配設されるグローバルＩＯ線ＧＩＯ０〜ＧＩＯｎに接続される。グローバルＩＯ線ＧＩＯ０〜ＧＩＯｎは、メモリセルアレイ選択時、このメモリセルアレイ１の選択されたメモリセルとデータの授受を行なう。したがって、レジスタ２０および２２を、このグローバルＩＯ線ＧＩＯ０〜ＧＩＯｎに接続することにより、メモリセルアレイ１の選択時、一方のレジスタとメモリセルアレイの選択メモリセルとの間でデータの授受を行なうことができ、かつ他方レジスタへも、このデータを転送することができる。

メモリセルアレイ１の非選択時においては、図４に示すブロック選択信号φＢＳは非活性状態であり、グローバルＩＯ線ＧＩＯ０〜ＧＩＯｎは、メモリセルアレイ１のローカルＩＯバスＬＩＯ（ＬＩＯａ〜ＬＩＯｄ）と分離される。したがって、このメモリセルアレイ１の非活性状態のときレジスタ２０および２２の間でグローバルＩＯ線ＧＩＯ０〜ＧＩＯｎを利用してデータを転送することができる。メモリセルアレイ１が選択状態とされ、ワード線が選択状態に駆動されている状態においても、列選択信号が非活性状態に置かれていれば、グローバルＩＯ線ＧＩＯ０〜ＧＩＯｎは、メモリセルアレイ１の選択メモリセルとのデータの授受を行なわないため、同様、このグローバルＩＯ線ＧＩＯ０〜ＧＩＯｎを利用してレジスタ２０および２２の間でデータを転送することができる（ＤＲＡＭにおいては、行選択／駆動回路と列選択／駆動回路とは、別々の制御回路である）。

この図６に示すように、メモリセルアレイ１の対向する辺に沿ってレジスタ２０および２２をそれぞれ配置することにより、レジスタ２０および２２間のデータ転送のために別のデータバスを配置する必要がなく、配線占有面積が低減される。また、グローバルＩＯ線ＧＩＯ０〜ＧＩＯｎは、メモリセルアレイ１の列方向に沿って直線的に配置されており、レジスタ２０および２２の間の距離を最短とすることができ、高速でデータ転送を行なうことができる。また、レジスタ２０および２２は、グローバルＩＯ線ＧＩＯ０〜ＧＩＯｎに接続されているため、これらのグローバルＩＯ線ＧＩＯ０〜ＧＩＯｎへ同時にデータを転送することができ、このグローバルＩＯ線ＧＩＯ０〜ＧＩＯｎの数を多くすることにより、大量のデータを一括して転送することができ、データ転送効率を改善することができる（８Ｍビットの記憶容量のアレイの場合、グローバルＩＯ線の数は、３２・４＝１２８となる）。

さらに、このレジスタ２０および２２をグローバルＩＯ線ＧＩＯ０〜ＧＩＯｎと接続することにより、これらのレジスタ２０および２２を、ＤＲＡＭの入出力バッファとして機能させることができ、ＤＲＡＭの入出力バッファを介してデータの入出力を行なう必要がなく、高速のデータ転送を行なうことができる。この入出力バッファは別途設けられていてもよい。ＩＯセレクタを介して入出力バッファとグローバルＩＯバスとが結合される。

図７は、図６に示すレジスタ２０および２２に含まれるレジスタ回路の構成を概略的に示す図である。図７においては、１つのグローバルＩＯ線ＧＩＯｉに対して設けられるレジスタ回路２５を代表的に示す。図７において、レジスタ回路２５は、与えられた情報をラッチするラッチ２５ａと、転送指示信号φａに応答して導通し、ラッチ２５ａを他回路に接続する接続ゲート２５ｂと、転送指示信号φｂに応答して、ラッチ２５ａとグローバルＩＯ線ＧＩＯｉとを電気的に接続する接続ゲート２５ｃを含む。他回路は、メモリアレイ１以外の回路であればよく、外部回路または同一チップ内に設けられた内部回路（ロジックまたはプロセサ）であればよい。

ラッチ２５ａは、双方向にデータを転送しかつ格納する機能を備える。すなわち、ラッチ２５ａは、他回路から与えられるデータを格納し、かつ他回路へこの格納データを転送する機能を備える。さらに、このラッチ２５ａは、グローバルＩＯ線ＧＩＯｉ上にデータを転送し、またこのグローバルＩＯ線ＧＩＯｉ上に与えられたデータを格納する機能を備える。

図８は、図７に示すレジスタ回路２５と、メモリセルアレイのメモリセルＭＣとの間の接続を示す図である。図８においては、ラッチ２５ａは、１対のインバータで構成されるインバータラッチの構成を有する。このレジスタ回路２５は、内部ＩＯ線（グローバルＩＯ線ＧＩＯおよびローカルＩＯ線ＬＩＯ）を介してメモリセルアレイの列選択ゲートＴＧに接続される。この列選択ゲートＴＧのコントロールゲートには、列選択線ＣＳＬからの列選択信号が与えられる。この列選択ゲートＴＧはさらにセンスアンプＳＡを介してビット線ＢＬに接続される。ビット線ＢＬとワード線ＷＬの交差部にメモリセルＭＣが配置される。センスアンプＳＡの駆動能力（ラッチ能力）はラッチ２５ａのインバータラッチのラッチ能力よりも大きくされる。次に、この図８に示す接続におけるデータ転送動作について図９に示すタイミングチャート図を参照して説明する。

まず、レジスタ回路２５からメモリセルＭＣへのデータ転送動作について説明する。ラッチ２５ａには、データＡが格納されている。ＤＲＡＭライト指示が与えられると、転送指示信号φｂが活性状態とされ（図８においてＨレベル）、接続ゲート２５ｃが導通し、ラッチ２５ａに格納されたデータが内部ＩＯ線ＩＯ上に伝達される。次いで、書込指示信号およびアドレス信号に従って、列選択線ＣＳＬ上の列選択信号が活性状態とされ（図８においてＨレベル）、列選択ゲートＴＧが導通し、内部ＩＯ線とビット線ＢＬとを接続する。センスアンプＳＡはまだ活性状態とされていないため、この列選択信号により選択されたビット線ＢＬが内部ＩＯ線に接続され、ビット線ＢＬの信号電位は内部ＩＯ線上の電位に変化する。非選択ビット線は、列選択ゲートＴＧが非導通状態であり、プリチャージ状態を維持している。

この選択ビット線上の電位が確定状態とされると、ワード線ＷＬの電位が立上がり、メモリセルＭＣの記憶情報が対応のビット線ＢＬに伝達される。選択ビット線の電位は、レジスタ回路２５（ラッチ２５ａ）から転送されたデータに対応する信号電位に設定されており、選択ビット線電位はメモリセルＭＣの記憶情報が読出されてもほとんど変化しない（読出電圧は極めて小さい）。一方、非選択ビット線においては、このメモリセルの記憶情報に従ってその電位がプリチャージ電位から変化する。図９においては、非選択ビット線へＨレベルのデータが読出された状態が一例として示される。また、選択ビット線電位を、ＨレベルおよびＬレベルとしているのは、ビット線ＢＬは、相補信号線対を備えているためである。この非選択ビット線の電位差が十分に拡大されると、センスアンプＳＡが活性化され、各ビット線ＢＬに生じた電位差を差動増幅する。選択ビット線においては、レジスタ回路２５から転送されたデータに対応する電位がセンスアンプＳＡによりラッチされる。非選択ビット線においては、ビット線ＢＬに読出された電位に従ってＨレベルおよびＬレベルへの電位変化が生じる。

このセンスアンプＳＡが活性化され、所定期間が経過すると、ワード線ＷＬがＬレベルに立下がり、メモリセルＭＣのキャパシタとビット線ＢＬとが分離される。次いでセンスアンプＳＡが非活性状態とされ、ビット線ＢＬ上のデータ（信号電位）のメモリセルＭＣへの書込（非選択ビット線においてはリストア動作）が完了する。また、列選択線ＣＳＬへの信号が非活性状態となり、列選択ゲートＴＧが非導通状態となり、また、転送指示信号φｂがＬレベルの非活性状態とされ、レジスタ２５のラッチ２５ａが内部ＩＯ線と切り離される。

なお、データのレジスタからメモリセルアレイ（ＤＲＡＭ）への転送動作時において、転送指示信号φｂは、センスアンプＳＡの活性化時に、非活状態とされてもよい（図９において、このタイミングを破線で示す）。ラッチ２５ａを選択ビット線ＢＬに接続して、転送データを選択ビット線ＢＬに転送した後にセンスアンプＳＡを活性化することにより、センスアンプＳＡの駆動力がラッチ２５ａのラッチ能力よりも大きい場合においても確実にレジスタ回路２５からＤＲＡＭメモリセルアレイ１のメモリセルＭＣへデータを転送することができる。

また、図９に示すレジスタからＤＲＡＭのデータ転送時において、ワード線ＷＬは、列選択信号ＣＳＬよりも早いタイミングで選択状態へ駆動されてもよい。非選択ビット線は内部ＩＯ線に接続されず、選択ビット線のみが内部ＩＯ線に接続されるため、何ら問題は生じない。

次に、ＤＲＡＭメモリセルアレイからレジスタへのデータ転送動作について説明する。このＤＲＡＭからレジスタへのデータ転送時においては、まず、ワード線ＷＬが選択状態へ駆動され、選択ビット線および非選択ビット線いずれにおいても対応のメモリセルＭＣの記憶情報に従ってその電位がプリチャージ電位から変化する。図９においては、選択ビット線のメモリセルＭＣがＨレベルのデータを記憶しており、非選択ビット線に接続されるメモリセルＭＣがＬレベルのデータを記憶している場合の電位変化が一例として示される。

次いで、センスアンプＳＡが活性化され、ビット線ＢＬ上の電位差が検知され、増幅されかつラッチされる。センスアンプＳＡによるビット線の増幅およびラッチ動作が完了すると、列選択線ＣＳＬ上の列選択信号が活性状態とされ、列選択ゲートＴＧが導通状態とされる。これにより、選択ビット線ＢＬが内部ＩＯ線に接続され、内部ＩＯ線の電位が、選択ビット線ＢＬの電位に応じた電位レベルに変化する。次いで、内部ＩＯ線ＩＯ上の電位が安定になると、転送指示信号φｂが活性状態とされ、この内部ＩＯ線ＩＯ上のデータがラッチ２５ａに転送され、ラッチ２５ａには、選択メモリセルＭＣの記憶データＢがラッチされる。

ＤＲＡＭメモリセルアレイからレジスタへのデータ転送時においては、ＤＲＡＭのセンスアンプＳＡをレジスタ回路２５に対する転送指示信号φｂよりも早いタイミングで活性状態とする。これにより、センスアンプＳＡの駆動能力はラッチ２５ａのラッチ能力よりも十分大きいため、確実にメモリセルＭＣの記憶データがラッチ２５ａにラッチされる。

図６に示すレジスタ２０および２２の間でのデータ転送時においては、列選択線ＣＳＬ上の列選択信号がすべて非活性状態にあることを条件として、レジスタ２０および２２間でデータ転送が実行される。このレジスタ間転送を行なうための制御の構成は、単にＤＲＡＭのコラムデコーダを活性化するコラムデコーダイネーブル信号が活性状態にあるか非活性状態にあるかを判別し、その判別結果に従ってレジスタ間データ転送の許可／不許可を判定する構成により、容易に実現される。

［レジスタ回路の変更例］
図１０は、図６に示すレジスタ２０および２２に含まれるレジスタ回路２５の変更例の構成を示す図である。図１０において、レジスタ回路２５は、与えられたデータをラッチするラッチ２５ａと、読出転送指示信号φａｒの活性化に応答して活性化され、他回路から与えられるデータを増幅してラッチ２５ａへ転送する３状態バッファ２５ａｒと、書込転送指示信号φａｗの活性化に応答して活性化され、ラッチ２５ａのラッチデータを他回路へ転送する３状態バッファ２５ａｗと、書込転送指示信号φｂｗの活性化に応答して活性化され、ラッチ２５ａのラッチデータをグローバルＩＯ線ＧＩＯｉ上に伝達する３状態バッファ２５ｃｗと、読出転送指示信号φｂｒの活性化に応答して活性化され、グローバルＩＯ線ＧＩＯｉ上のデータを増幅してラッチ２５ａへ転送する３状態バッファ２５ｃｒを含む。

３状態バッファ２５ａｒ、２５ａｗ、２５ｃｗおよび２５ｃｒは、非活性化時出力ハイインピーダンス状態となる。３状態バッファ２５ａｒおよび２５ｃｒの駆動力は、ラッチ２５ａの駆動力よりも大きくされる。３状態バッファ２５ｃｗの駆動力は、ＤＲＡＭアレイに含まれるセンスアンプＳＡのラッチ能力よりも大きくされる。次に、この図１０に示すレジスタ回路２５とＤＲＡＭアレイのデータ転送動作について図１１に示す動作波形図を参照して説明する。レジスタ回路２５とＤＲＡＭメモリセルの接続経路は図８に示す接続経路と同じであり、図８を併せて参照する。

まず、レジスタからＤＲＡＭメモリセルへのデータ転送動作について説明する。ＤＲＡＭメモリセルアレイにおいては、データ書込指示に従って、与えられたアドレス信号に従ってワード線ＷＬが選択状態へ駆動される。次いで、選択ワード線ＷＬの電位の立上がりに応答して、このワード線ＷＬに接続されるメモリセルのデータが対応のビット線上に伝達される。図１１において、選択ビット線（データ転送を受けるビット線）に接続されるメモリセルＭＣがＨレベルのデータを格納し、非選択ビット線（データ転送を受けないビット線）に接続されるメモリセルがＬレベルのデータを格納している場合のビット線の電位変化が一例として示される。

次いで、センスアンプＳＡが活性化され、ビット線の電位が検知、増幅されかつラッチされる。このセンスアンプＳＡによるセンス動作が完了し、各ビット線の電位が確定する
と、列選択線ＣＳＬ上の列選択信号が活性状態とされる。これにより、選択ビット線が内部ＩＯ線に接続され、選択ビット線のデータ（センスアンプによりラッチされているデータ）が内部ＩＯ線上に伝達される。次いで、書込転送指示信号φｂｗが活性状態とされ、３状態バッファ２５ｃｗが活性化され、ラッチ２５ａに格納されたデータが内部ＩＯ線を介して選択ビット線に伝達される。

この３状態バッファ２５ｃｗの駆動力はセンスアンプＳＡの駆動力よりも大きいため、選択ビット線の電位は、このラッチ２５ａに格納されたデータに対応する電位へ変化する。選択ビット線電位が転送されたデータに応じて変化しかつ安定化すると、メモリセルへのデータ書込が完了し、ワード線ＷＬが非選択状態へ駆動され、次いで、センスアンプＳＡが非活性状態とされる。また、列選択線ＣＳＬ上の列選択信号が非選択状態とされ、各ビット線が内部ＩＯ線ＩＯと分離されて、また所定電位レベルにプリチャージされる。また、書込転送指示信号φｂｗが非活性状態とされ、３状態バッファ２５ｃｗが非活性状態となり、出力ハイインピーダンス状態となる。この書込転送指示信号φｂｗの活性化期間は、選択ビット線電位が、伝送された書込データに対応する電位レベルに変化して安定化する期間すなわち、センスアンプのラッチデータが書込データに応じて変化しかつ安定化する時間であればよい。

次に、ＤＲＡＭアレイからレジスタへのデータ転送動作について説明する。このＤＲＡＭメモリセルアレイからレジスタへの転送の際においても、データ転送指示に従ってＤＲＡＭアレイにおいてメモリセル選択動作が行なわれる。すなわち、レジスタからＤＲＡＭのデータ転送動作の場合と同様にして、まずワード線ＷＬが選択状態へ駆動され、次いでセンスアンプＳＡが活性化される。これにより、各ビット線の電位はメモリセルの記憶データに応じた電位レベルに保持される。このビット線電位が安定化すると、列選択線ＣＳＬ上に活性状態の列選択信号が与えられ、列選択ゲートＴＧが導通し、選択ビット線の電位（センスアンプＳＡによりラッチされている）が内部ＩＯ線ＩＯ上に伝達される。内部ＩＯ線ＩＯ上の電位が選択ビット線の電位に応じた電位レベルに変化しかつ安定化すると、読出転送指示信号φｂｒが活性化され（図１１において、Ｈレベル）、３状態バッファ２５ｃｒが活性化され、内部データ線ＩＯへの信号電位を増幅し、ラッチ２５ａへ伝達する。これにより、選択メモリセルのデータがラッチ２５ａにラッチされる。

この図１０に示す構成の場合、レジスタとＤＲＡＭメモリセルアレイの間のデータ転送の方向にかかわらず、メモリセル選択シーケンス（各信号の活性化タイミング）は同じである。したがって、ＤＲＡＭアレイへのアクセス指示が与えられるときにメモリセル選択動作を開始することが要求されるだけであり、動作モードに応じて信号の活性化タイミングを異ならせる必要がなく、制御が容易となる。

また、このワード線ＷＬ上の信号、センスアンプＳＡおよび列選択線ＣＳＬ上の列選択信号の活性化タイミングは、従来のＤＲＡＭのそれと同じであり、複雑な設計変更は何ら要求されない。また、ＤＲＡＭセンスアンプＳＡは、内部ＩＯ線ＩＯを対応のビット線上の電位に応じて駆動する能力が要求されるだけであり、大きな駆動能力は要求されないため、センスアンプの占有面積を低減することができる。

また、ラッチ２５ａも、単に与えられたデータを保持する能力が要求されるだけであり、大きなラッチ能力は何ら要求されない。レジスタ間転送においては、レジスタ２０および２２のうちの一方のレジスタにおいて書込転送指示信号φｂｗが活性化され、他方のレジスタにおいて読出転送指示信号φｂｒが活性状態とされる。これにより、確実に、一方のレジスタから他方のレジスタへグローバルＩＯ線ＧＩＯｉを介してデータの転送を行なうことができる。

［レジスタ回路の変更例２］
図１２は、図６に示すレジスタ２０および２２に含まれるレジスタ回路の第２の変更例の構成を示す図である。図１２において、レジスタ回路２５は、他回路から与えられるデータをラッチしかつラッチデータをグローバルＩＯ線ＧＩＯｉ上に伝達する書込バッファ２６ｗと、グローバルＩＯ線ＧＩＯｉ上のデータをラッチしかつラッチしたデータを他回路へ転送する読出バッファ２６ｒを含む。これらの書込バッファ２６ｗおよび読出バッファ２６ｒは、他回路へのデータバス線とグローバルＩＯ線ＧＩＯｉの間に並列に設けられる。

書込バッファ２６ｗは、読出転送指示信号φａｒの活性化に応答して活性化され、他回路から与えられたデータを増幅するアンプ２６ｗａと、アンプ２６ｗａにより増幅されたデータをラッチするラッチ回路２６ｗｂと、書込転送指示信号φｂｗの活性化に応答して活性化され、ラッチ回路２６ｗｂにラッチされたデータをグローバルＩＯ線ＧＩＯｉ上に伝達するドライバ２６ｗｃを含む。ドライバ２６ｗｃは、ＤＲＡＭメモリセルアレイのセンスアンプよりも大きな駆動力を有し、高速でグローバルＩＯ線ＧＩＯｉをラッチ回路２６ｗｂにラッチされたデータに対応する電位レベルへ駆動する。

読出バッファ２６ｒは、読出転送指示信号φｂｒの活性化に応答して活性化され、グローバルＩＯ線ＧＩＯｉ上のデータを増幅するアンプ２６ｒａと、アンプ２６ｒａにより増幅されたデータをラッチするラッチ回路２６ｒｂと、書込転送指示信号φｂｗの活性化に応答して活性化され、ラッチ回路２６ｒｂのラッチデータを他回路へ伝達するドライバ２６ｒｃを含む。このドライバ２６ｒｃも他回路へのデータバス線を高速で駆動する。ドライバ２６ｗｃおよび２６ｒｃは、非活性化時出力ハイインピーダンス状態にある。ラッチ回路２６ｗｂおよび２６ｒｂは、与えられたデータをラッチする機能を備えていればよく、それぞれ、たとえば図１０に示すようなインバータラッチで構成される。

転送指示信号φａｒ、φｂｗ、φｂｒ、およびφａｗは、先の図１０に示す転送指示信号と同じである。したがって、この図１２に示すレジスタ回路とＤＲＡＭとの間のデータ転送動作は、図１１に示す動作波形図で示される動作と同じである。

図１２に示すように、読出バッファ２６ｒおよび書込バッファ２６ｗを設けることにより、他回路からのデータのラッチとグローバルＩＯ線ＧＩＯｉ上のデータのラッチを並行して行なうことができ、データ転送効率を改善することができる。

以上のように、この発明の実施の形態１に従えば、ＤＲＡＭメモリセルアレイの内部データ線であるグローバルＩＯ線ＧＩＯｉそれぞれにデータ転送のためのレジスタ回路を設けたため、レジスタ間のデータ転送をＤＲＡＭの内部データバス（グローバルＩＯ線）を用いて行なうことができ、配線占有面積を低減することができる。また、レジスタを、ＤＲＡＭアレイ（メモリセルアレイ）のグローバルＩＯ線の延在方向について対向する２辺に沿って配設しているため、レジスタ間距離を最短とすることができ、高速でデータ転送を行なうことができる。

［実施の形態２］
図１３は、この発明の実施の形態２に従うメモリ集積回路装置の要部の構成を概略的に示す図である。この図１３に示す集積回路装置においては、グローバルＩＯ線ＧＩＯ０〜ＧＩＯｎに接続されるレジスタ２０および２２に加えて、さらに、メモリセルアレイ１の行方向において対向する辺に沿ってレジスタ３０および３２がそれぞれ配置される。レジスタ３０および３２は、レジスタ２０および２２と同じ構成を備える。レジスタ２０および２２は、先の実施の形態１において述べたレジスタ回路のいずれの構成を備えてもよい。レジスタ３０および３２は、行方向に沿ってメモリセルアレイ１上にわたって延在して配置されるサブグローバルＩＯ線ＳＧＩＯ０〜ＳＧＩＯｎにより相互接続される。レジスタ３０および３２の各々は、これらのサブグローバルＩＯ線ＳＧＩＯ０〜ＳＧＩＯｎそれぞれに対応して配置されるレジスタ回路を備える。サブグローバルＩＯ線ＳＧＩＯ０〜ＳＧＩＯｎは、グローバルＩＯ線ＧＩＯ０〜ＧＩＯｎにそれぞれ相互接続される。

図１４は、この図１３に示すレジスタの配置におけるレジスタ間相互接続を模式的に示す図である。図１４において、レジスタ２０および２２は、グローバルＩＯデータバスＧＩＯにより相互接続される。グローバルＩＯデータバスＧＩＯは、グローバルＩＯ線ＧＩＯ０〜ＧＩＯｎを含む。レジスタ３０および３２は、サブグローバルＩＯデータバスＳＧＩＯにより相互接続される。サブグローバルＩＯデータバスＳＧＩＯは、サブグローバルＩＯ線ＳＧＩＯ０〜ＳＧＩＯｎを含む。

グローバルＩＯデータバスＧＩＯとサブグローバルＩＯデータバスＳＧＩＯとは、コンタクトＣＴＨにより相互接続される。レジスタ２０および３０は、メモリ集積回路装置の外部の装置に外部データバスを介して接続される。レジスタ２２および３２は、内部データバスを介して内部回路（プロセサなどのロジック）に接続される。

レジスタ２０、２２、３０および３２は、先の実施の形態１において示した構成のいずれかを備える。図１４においては、ドライバまたはアンプまたはゲートをスイッチング素子として例示的に示す。

レジスタ２０は、ラッチ２０ａと、転送指示信号φＥＫ１に応答して活性化され、外部データバスとラッチ２０ａの間でデータ転送を行なうスイッチング素子２０ｂと、転送指示信号φＧＫ１に応答して活性化され、ラッチ２０ａとグローバルＩＯデータバスＧＩＯとの間でデータ転送を行なうスイッチング素子２０ｃを含む。レジスタ２２は、ラッチ２２ａと、転送指示信号φＩＫ２に応答して活性化され、内部データバスとラッチ２２ａの間でデータ転送を行なうスイッチング素子２２ｂと、転送指示信号φＧＫ２の活性化に応答して活性化され、ラッチ２２ａとグローバルＩＯデータバスＧＩＯとの間でデータ転送を行なうスイッチング素子２２ｃを含む。

レジスタ３０は、ラッチ３０ａと、転送指示信号φＥＫ３の活性化に応答して活性化され、ラッチ３０ａと外部データバスとの間でデータ転送を行なうスイッチング素子３０ｂと、転送指示信号φＧＫ３の活性化に応答して活性化され、ラッチ３０ａとサブグローバルＩＯデータ線ＳＧＩＯとの間でのデータ転送を行なうスイッチング素子３０ｃを含む。

レジスタ３２は、ラッチ３２ａと、転送指示信号φＩＫ４の活性化に応答して活性化され、内部データバスとラッチ３２ａとの間でデータ転送を行なうスイッチング素子３２ｂと、転送指示信号φＧＫ４の活性化に応答して活性化され、ラッチ３２ａとサブグローバルＩＯデータバスＳＧＩＯとの間でデータ転送を行なうスイッチング素子３２ｃを含む。次に、このレジスタ２０からレジスタ２２、３０、および３２へのデータ転送およびＤＲＡＭメモリセルへのデータ書込動作について、図１５に示すタイミングチャート図を参照して説明する。

外部データバス上にデータ（Ａ）が与えられ、このデータ（Ａ）の取込指示信号が与えられると、時刻ｔ１において、転送指示信号φＥＫ１が活性状態のＨレベルとされ、ラッチ２０ａに外部データバス上のデータ（Ａ）がラッチされる。

次いで、レジスタ間転送指示またはＤＲＡＭ書込指示が与えられると、時刻ｔ２において、転送指示信号φＧＫ１が活性状態のＨレベルとされ、スイッチング素子２０ｃにより、グローバルＩＯデータバスＧＩＯおよびサブグローバルバスＳＧＩＯが駆動され、これらのデータバスＧＩＯおよびＳＧＩＯ上にデータ（Ａ）が伝達される。

レジスタ間データ転送が指令されている場合には、ＤＲＡＭアレイへのアクセスが行なわれていないことを条件として、時刻ｔ３において転送指示信号φＧＫ２およびφＧＫ４が活性状態のＨレベルとされ、ラッチ２２ａおよび３２ａにデータ（Ａ）が転送されてラッチされる。次いで、ＤＲＡＭへのデータ書込が指令されると、時刻ｔ４においてワード線が選択状態へ駆動されかつ列選択線ＣＳＬ上の列選択信号が選択状態とされ、このアドレス指定されたメモリセルへデータ（Ａ）が書込まれる。このＤＲＡＭメモリセルへのデータ書込の時刻ｔ５においては、転送指示信号φＧＫ１が非活性状態とされる。ＤＲＡＭメモリセルアレイにおいては、センスアンプにより書込データがラッチされており、転送指示信号φＧＫ１がワード線および列選択線ＣＳＬの選択状態にある間に非活性状態へ駆動されてもＤＲＡＭへのデータ書込は確実に行なわれる。

データ読出およびレジスタ間転送においては、先の実施の形態１の場合と同様のシーケンスで、選択メモリセルのデータをデータバスＧＩＯおよびＳＧＩＯ上に読出した後に、データ転送先のレジスタのスイッチング素子を活性状態とする。

ＤＲＡＭアレイ周辺に沿って複数のレジスタ（図１３においては４個のレジスタ）を配置することにより、たとえば外部データバスからレジスタ２０へのデータを書込む動作と並行して、レジスタ３０からＤＲＡＭへデータを書込むことができる。レジスタ２０および３０を交互に利用することにより、効率的に外部データのＤＲＡＭへの書込を行なうことができる。また、レジスタ２２および３２においても交互に利用することにより、内部データバスに接続されるプロセサなどのロジックとＤＲＡＭとの間で高速でデータの転送を行なうことができる。

また、図１４に示すように、レジスタ２０および３０が外部データバスに共通に結合され、またレジスタ２２および３２が内部データバスに共通に結合される構成に代えて、レジスタ２０のみが外部データバスに結合され、レジスタ２２、３０および３２がそれぞれ別々の内部データバスに接続される場合、各内部のロジックを各レジスタ近傍に配置することにより、必要とされるロジック（プロセサなど）とレジスタの間でのデータ転送を効率的に行なうことができる。

以上のように、この発明の実施の形態２に従えば、ＤＲＡＭアレイの四辺に対応してレジスタを配置することにより、各レジスタに対応して内部回路を配置することにより、内部回路とＤＲＡＭアレイとの間での高速データ転送を行なうことができる。また、外部から与えられたデータをＤＲＡＭメモリセルアレイへ書込むとともに、内部データバスを介して内部回路（プロセサなどのロジック）へ転送することができ、外部から与えられるデータを一旦ＤＲＡＭへ書込んだ後に、再びＤＲＡＭへアクセスして内部回路へこの書込データを転送する必要がなく、データ転送を効率的に行なうことができる。

なお、図１４および図１５に示す転送指示信号の発生については後に説明する。
［実施の形態３］
図１６は、サブグローバルＩＯ線、グローバルＩＯ線およびローカルＩＯ線の配置を概略的に示す図である。図１６においては、一例として、メモリセルアレイは８個の行ブロックＲＢ♯０〜ＲＢ♯７と８個の列ブロックＣＢ♯０〜ＣＢ♯７に分割される。各サブアレイブロック（図示せず）に対して４つのローカルＩＯ線ＬＩＯａ〜ＬＩＯｄが配置される。先の実施の形態１と同様、ワード線シャント領域にグローバルＩＯ線ＧＩＯ０〜ＧＩＯ３１が、各列ブロックに対し４本の割合で配置される。

サブグローバルＩＯ線ＳＧＩＯ０〜ＳＧＩＯ３１は、ローカルＩＯ線ＬＩＯａ〜ＬＩＯｄと平行に同一配線層に形成される。したがって、１つの行ブロックに対し４本のサブグローバルＩＯ線が配置されるようにサブグローバルＩＯ線ＳＧＩＯ０〜ＳＧＩＯ３１が分散して配置される。サブグローバルＩＯ線ＳＧＩＯ０〜ＳＧＩＯ３１は、それぞれ、グローバルＩＯ線ＧＩＯ０〜ＧＩＯ３１にコンタクトＣＨ０〜ＣＨ３１を介して電気的に持続される。

図１７は、図１６のバス配置における各ＩＯ線の配線層の関係を模式的に示す図である。図１７において、半導体基板４０上に、第１層金属（たとえはアルミニウム）配線層でたとえば構成されるローカルＩＯ配線４１ａ、４１ｂ、４１ｃ、および４１ｄが形成される。ローカルＩＯ配線４１ｂおよび４１ｃの間に、同様、第１層金属（たとえばアルミニウム）配線層に形成されるサブグローバルＩＯバス配線４２ａおよび４２ｂが配置され、ローカルＩＯ配線４１ｄに隣接して、第１層金属（たとえばアルミニウム）配線層に形成されるサブグローバルＩＯ配線４２ｃおよび４２ｄが配置される。グローバルＩＯ配線（ＧＩＯ）４３は、これらの配線４１ａ〜４１ｄおよび４２ａ〜４２ｄより上層のたとえば第２層金属（たとえばアルミニウム）配線により形成され、サブグローバルＩＯ配線４２ａとアルミニウムなどの金属材料のコンタクト部材ＣＨにより接続される。サブグローバルＩＯ線４２ｂ、４２ｃおよび４２ｄも、図示しない領域においてそれぞれ対応のグローバルＩＯ配線に同様のコンタクト部材ＣＨにより接続される。アルミニウム配線に代えて別の金属配線が用いられてもよい。

この図１７に示すように、ローカルＩＯ線ＬＩＯａ〜ＬＩＯｄと同一配線層にサブグローバルＩＯ線ＳＧＩＯ０〜ＳＧＩＯ３１を配置することにより、新たに、このサブグローバルＩＯ線のための配線層を追加する必要がなく、配線層増加によるプロセスコストの増加を抑制することができる。

［変更例］
図１８は、サブグローバルＩＯ線の配置の変更例を示す図である。図１８において、メモリセルアレイ１へのワード線シャント領域にグローバルＩＯ線ＧＩＯ〜ＧＩＯｎが配置される。一方、メモリセルアレイ１上にわたって、メモリセルアレイ１において用いられていない配線層に形成されるサブグローバルＩＯ線ＳＧＩＯ０〜ＳＧＩＯｎが分散して配置される。これらのサブグローバルＩＯ線ＳＧＩＯ０〜ＳＧＩＯｎはそれぞれ、グローバルＩＯ線ＧＩＯ０〜ＧＩＯｎとコンタクト部材ＣＨ０〜ＣＨｎにより接続される。サブグローバルＩＯ線ＳＧＩＯ０〜ＳＧＩＯｎは、メモリセルアレイ１において用いられる配線層と異なる配線層に形成されており、メモリセルアレイ１上に適当な間隔をおいて分散して配置することができる。

図１９は、図１８に示すサブグローバルＩＯ線配置における配線層の関係を模式的に示す図である。図１９において、半導体基板５０上に、ワード線ＷＬのための第１層ポリシリコン配線５１が配設される。この第１層ポリシリコン配線５１上に、ビット線ＢＬのための第２層ポリシリコン配線５２が配置される。この第２層ポリシリコン配線５２上に、ワード線ＷＬの抵抗を低減するための第１層金属（たとえばアルミニウム）配線（ＡＬ）５３が配設される。この第１層金属（たとえばアルミニウム）配線層に、ローカルＩＯ線ＬＩＯのための第１層金属（たとえばアルミニウム）配線５４ａ〜５４ｄが所定の間隔をおいて配置される。この第１層金属（たとえばアルミニウム）配線５３および５４ａ〜５４ｄ上に、グローバルＩＯ線ＧＩＯｉのための第２層金属（たとえばアルミニウム）配線５５が配設される。

この第２層金属（たとえばアルミニウム）配線５５上に、サブグローバルＩＯ線ＳＧＩＯのための第３層金属（たとえばアルミニウム）配線５６ａ、５６ｂ、および５６ｃが所定の間隔をおいて配置される。第３層金属配線５６ａは、コンタクト部材ＣＨを介して、第２層金属配線５５に接続される。

この図１９に示すように、サブグローバルＩＯ線ＳＧＩＯ０〜ＳＧＩＯｎのための配線を第３層金属配線層に形成することにより、メモリセルアレイ１におけるレイアウトに何ら影響を及ぼすことなくサブグローバルＩＯ線ＳＧＩＯ０〜ＳＧＩＯｎを配置することができる。また、ローカルＩＯ線のための配線５４ａ〜５４ｄの間にサブグローバルＩＯ線を配置する必要がなく、ローカルＩＯ線のレイアウト面積が低減される。

なお、この図１９に示す配線層の関係は、正確な断面構造を示してはいない。グローバルＩＯ線ＧＩＯｉは、ワード線シャント領域に配設され、その領域においてはビット線ＢＬは配設されず、第１層金属配線５３と第１層ポリシリコン配線５１とが接続されるためである。

また、このサブグローバルＩＯ線のための配線層は、第３層金属配線層でなくもよい。メモリセルアレイ１において用いられていない配線層であればよく、グローバル１０線のための第２層金属（たとえばアルミニウム）配線５５よりも下層に形成されてもよい。

以上のように、この発明の実施の形態３に従えば、メモリセルアレイ１の行方向において対向するレジスタを、ローカルＩＯ線と平行なサブグローバルＩＯ線により相互接続しているため、最短距離でこれらのレジスタを相互接続することができ、レジスタ間データ転送を高速で行なうことができる。また、これらのサブグローバルＩＯ線とローカルＩＯ線とを同一配線層に形成すれば、追加の配線層が不要となり、配線層増加に伴うプロセスコストの増加を抑制できる。また、このサブグローバルＩＯ線をメモリセルアレイ１において用いられていない配線層に形成することにより、メモリセルアレイ１のレイアウトに何ら影響を受けることなくサブグローバルＩＯ線を配設することができ、配線レイアウトが容易となる。また、ローカルＩＯ線の間にサブグローバルＩＯ線を配設する必要がなく、ローカルＩＯ線のレイアウト面積を低減することができる。

［実施の形態４］
図２０は、この発明の実施の形態４に従うメモリ集積回路装置の全体の構成を概略的に示す図である。図２０において、ＤＲＡＭメモリセルアレイ１の列方向についての両側に、レジスタ２０および２２が対向して配置される。レジスタ２０および２２は、ＤＲＡＭメモリセルアレイ１の内部データバス線であるグローバルＩＯ線ＧＩＯ０〜ＧＩＯｎに接続される。これらのレジスタ２０および２２メモリセルアレイ１の構成は、先の実施の形態１において説明したものと同じである。

メモリ集積回路装置は、さらに、レジスタ２０と外部との間のインタフェースをとるための外部インタフェース６０を含む。この外部インタフェース６０は、外部から与えられる外部制御信号および外部アドレス信号を外部クロック信号ＥｘＣＬＫに同期して取込み、バッファ処理した外部制御信号およびアドレス信号を生成する。外部インタフェース６０は、さらに、外部クロック信号ＥｘＣＬＫに同期して外部データの書込および読出を行なう。この外部インタフェース６０は、レジスタ２０とデータの授受のみを行ない、外部制御信号および外部アドレス信号はレジスタ２０へは転送されない。

メモリ集積回路装置は、さらに、外部インタフェース６０から与えられる外部制御信号をデコードし、レジスタ２０のデータ転送動作を制御する転送制御信号φａｅおよびφｂｅを生成する外部コントローラ６２を含む。この外部コントローラ６２は、また外部制御信号をデコードし、そのデコード結果がＤＲＡＭアレイ１へのアクセスを示すときには、ＤＲＡＭ１に対する指定された動作を示す制御信号を生成し、ＤＲＡＭコントロール６４へ与える。このＤＲＡＭコントロール６４の構成については後に詳細に説明する。

メモリ集積回路装置は、さらに、データの処理機能およびＤＲＡＭに対するアクセス指示およびアドレス信号を生成する機能を備える内部回路（ロジック）６６を含む。この内部回路（ロジック）６６は、たとえばプロセッサを含む。この内部回路６６は、外部クロック信号ＥｘＣＬＫを逓倍する逓倍回路６８から与えられる内部クロック信号ＩｎＣＬＫに同期して動作する。外部コントローラ６２は、外部クロック信号ＥｘＣＬＫに同期して動作する。クロック信号ＥｘＣＬＫおよびＩｎＣＬＫは同期している。

レジスタ２２と内部回路６６の間に、内部インタフェース７０が設けられる。この内部インタフェース７０は、外部インタフェース６０と同様の構成を備え、内部クロック信号ＩｎＣＬＫに同期して内部回路６６から与えられるアドレス信号および制御信号を取込みかつこの内部クロック信号ＩｎＣＬＫに同期して内部回路６６とデータの授受を行なう。この内部インタフェース７０は、取込んだアドレス信号および制御信号を内部コントローラ７２へ与える。

内部コントローラ７２は、逓倍回路６８からの内部クロック信号ＩｎＣＬＫに同期して内部制御信号をデコードし、そのデコード結果に従ってレジスタ２２のデータ転送動作を制御する転送制御信号φａｉおよびφｂｉを生成する。内部コントローラ７２は、また内部制御信号をデコードし、そのデコード結果がＤＲＡＭアレイ１へのアクセスを示す場合には、指定された動作モードを指定する制御信号をＤＲＡＭコントロール６４へ与える。ＤＲＡＭコントロール６４は、外部コントローラ６２および内部コントローラ７２から与えられるアクセス指示信号に従って、アクセス調停を必要に応じて行なって、その指定された動作モードに従ってＤＲＡＭドライバ７４を駆動する。

このＤＲＡＭドライバ７４は、ＤＲＡＭアレイ１のワード線を選択するためのロウデコーダおよび列選択線を駆動するコラムデコーダ、センスアンプを活性化するセンスアンプ活性化回路、ビット線を所定電位にプリチャージするビット線プリチャージ／イコライズ回路およびそれらの制御信号を発生するアレイ周辺回路をすべて含む。ＤＲＡＭコントロール６４からのＤＲＡＭドライバ７４に含まれるコラムデコーダを活性化するコラムデコードイネーブル信号ＣＤＥが、また外部コントローラ６２および内部コントローラ７２へ与えられる。外部コントローラ６２および内部コントローラ７２は、このコラムデコードイネーブル信号ＣＤＥが活性状態のときには、レジスタ間のグローバルＩＯ線ＧＩＯ０〜ＧＩＯｎを介してのデータ転送が禁止される。

また、外部コントローラ６２と内部コントローラ７２の間には、データ転送状態を示す転送状態指示ＲＴが送受される。このデータ転送状態指示（フラグまたはビット）ＲＴにより、レジスタ間のデータ転送時において、データ転送元のレジスタがグローバルＩＯ線ＧＩＯ０〜ＧＩＯｎを転送データに従って駆動しているか否かを判別し、グローバルＩＯ線ＧＩＯ０〜ＧＩＯｎが駆動された後に、転送先のレジスタがデータ書込状態に設定される。この外部コントローラ６２と内部コントローラ７２の間で、データ転送状態指示ＲＴを送受することにより、確実にレジスタ間データ転送を行なうことができる。

図２０において、内部コントローラ７２は、また外部に対し、ロード／ストア信号およびロード／ストア転送信号を与えるように示される。ロード／ストア信号は、ＤＲＡＭアレイと外部装置との間のデータのロード／ストアを指令する。ロード／ストア転送信号は、この内部回路と外部装置との間でのデータのロード／ストアを指示する。これらのロード／ストア信号またはロード／ストア転送信号に従って外部に設けられたコントローラが外部制御信号をそれぞれ所定の状態に設定する。ロード／ストア信号およびロード／ストア転送信号は、内部回路６６が、プロセッサなどのようなプログラムに従って処理を実行する場合に生成される。画像データの処理などのように、データ処理が常時所定の順序で繰返し実行される場合には、このロード／ストア転送信号およびロード／ストア信号は特に必要ではない。外部コントローラが、所定のタイミングでこのＤＲＡＭアレイへのデータのロード／ストア動作を実行する。

レジスタ２０およびレジスタ２２に対しそれぞれ外部制御信号に従って動作する外部コントローラ６２および内部制御信号に従って動作する内部コントローラ７２を設けることにより、レジスタ２０および２２のそれぞれに対し外部制御信号および内部制御信号による制御が競合することがなく、正確なデータの転送およびＤＲＡＭアレイへのデータの書込／読出を行なうことができる。次に、図２０に示すメモリ集積回路装置のレジスタ間データ転送動作およびＤＲＡＭアレイへのデータ書込動作について図２１に示すタイミングチャート図を参照して説明する。

まず、ＤＲＡＭメモリセルアレイへのデータ書込動作について説明する。レジスタ２０には、既に書込データ（ＷＤ）が格納されている。外部からの制御信号がＤＲＡＭメモリセルアレイへのデータ書込を指示するＤＲＡＭライト指示状態に設定される。クロックサイクル♯１において外部クロック信号ＥｘＣＬＫの立上がりに同期して外部インタフェース６０がこの外部制御信号を取込み外部コントローラ６２へ与える。そのときまた、ＤＲＡＭメモリセルアレイのデータ書込を行なうアドレスを指定するＤＲＡＭアドレスが与えられ、同様、クロックサイクル♯１の外部クロック信号ＥｘＣＬＫの立上がりに同期して外部インタフェース６０により取込まれ、ＤＲＡＭドライバ７４へ与えられる。

外部コントローラ６２は、このＤＲＡＭライトを指示する外部制御信号に従ってＤＲＡＭコントロール６４へデータ書込を指示する信号を与える。同時に、外部コントローラ６２は、レジスタ２０からグローバルＩＯ線ＧＩＯ０〜ＧＩＯｎ上に書込データを転送するために、転送指示信号φｂｅを活性状態とする。この活性状態の転送指示信号φｂｅに従ってレジスタ２０がその格納された書込データ（ＷＤ）をグローバルＩＯ線ＧＩＯ上に伝達する。

ＤＲＡＭドライバ７４は、ＤＲＡＭコントロール６４の制御のもとに、アドレス指定された列に対応する列選択線ＣＳＬを選択状態へ駆動する。次いで、このＤＲＡＭアドレスに含まれるロウアドレスに従って、アドレス指定された行に対応するワード線が選択状態に駆動される。これにより、選択メモリセルへ、グローバルデータバス（ＩＯ線）ＧＩＯからの書込データ（ＷＤ）が転送されて書込まれる。書込に要するクロックサイクル期間（図２１においては２クロックサイクル）が経過すると、転送指示信号φｂｅが非活性状態とされ、グローバルＩＯ線ＧＩＯがハイインピーダンス状態（または所定電位レベルのプリチャージ状態）に復帰する。また、列選択線ＣＳＬおよびワード線も非選択状態へ駆動される。

なお、この図２１に示すデータ書込動作においては、ＤＲＡＭアドレスとして、ロウアドレスおよび列アドレスが同時に与えられており、ノンマルチプレクスアドレスとして示されている。したがって、列選択線ＣＳＬをワード線よりも早いタイミングで立上げることができる。この行列選択シーケンスは、通常のＤＲＡＭにおけるように、ワード線が列選択線ＣＳＬよりも早いタイミングで活性状態へ駆動されるように構成されてもよい。また、ＤＲＡＭアドレスは、ロウアドレスとコラムアドレスがマルチプレクスして与えられてもよい。この場合、外部制御信号はＤＲＡＭをアクティブ状態にするアクティブコマンドと、データの書込／読出を示すライト／リードコマンドとして別々に与えられる。アクティブコマンドが与えられるときにロウアドレス信号が取込まれて、ＤＲＡＭメモリセルアレイの行選択動作が行なわれる。リード／ライトコマンドが与えられたときにコラムアドレスが取込まれ、列選択動作およびデータの書込／読出が行なわれる（従来のクロック同期型ＤＲＡＭの動作シーケンスと同様）。

レジスタ２０に格納されたデータを、グローバルＩＯ線ＧＩＯ０〜ＧＩＯｎを介して選択メモリセルへ一括して書込むことにより、外部データバスのビット幅（外部データのビット数）が狭くても、大量のデータを一括して書込むことができ、高速書込を実現することができる。外部データはレジスタ２０のレジスタ回路へ順次書込まれる。

次にレジスタ間データ転送動作について説明する。このレジスタ間データ転送においても、レジスタ２０には転送用データ（ＴＤ）が格納されている状態においてレジスタ間データ転送が指示されるときの動作シーケンスが示される。外部制御信号がレジスタ間データ転送を指示するＧＩＯ転送指示状態に設定される。

クロックサイクル♯４の外部クロック信号ＥｘＣＬＫの立上がりに同期して外部インタフェース６０がこの外部制御信号を取込み外部コントローラ６２に与える。外部コントローラ６２は、この外部制御信号によるＧＩＯ転送指示に従って、ＤＲＡＭコントロール６４からのコラムデコードイネーブル信号ＣＤＥの非活性状態のときに、レジスタ２０へ転送指示信号φｂｅを活性状態とする。これにより、グローバルＩＯ線ＧＩＯ０〜ＧＩＯｎ上にレジスタ２０からの転送用データ（ＴＤ）が転送される。外部コントローラ６２は、レジスタ２０へ活性状態の転送指示信号φｂｅを伝えた後、所定のタイミングでレジスタ間データ転送の準備ができたことを示す信号ＲＴを内部コントローラ７２へ与える。

内部コントローラ７２は、内部回路６６からの内部制御信号に従ってレジスタ間データ転送が行なわれてデータを内部回路６６へロードすることが知らされている（ロード／ストア転送指示信号が出力されている）。したがって、内部コントローラ７２は、この内部制御信号のＧＩＯデータ取込指示と外部コントローラ６２からのデータ転送準備完了指示ＲＴとに従ってレジスタ２２に対する転送指示信号φｂｉを所定期間活性状態とする。この活性状態の転送指示信号φｂｉに従ってレジスタ２２はグローバルＩＯ線ＧＩＯ０〜ＧＩＯｎ上に伝達されている転送用データ（ＴＤ）を取込みラッチする。この後、内部回路６６からのロード要求に従って内部コントローラ７２の制御のもとに転送指示信号φａｉが活性状態とされ、レジスタ２２に格納された転送用データ（ＴＤ）が内部データバス７１および内部インタフェース７０を介して内部回路６６へ転送される。

なお、レジスタ２２からレジスタ２０へのデータ転送も同様に行なうことができる。この場合、内部コントローラ７２がロード／ストア転送指示信号を活性状態とし、外部コントローラに対しデータ転送を行なうことを知らせる。これに応答して、外部に設けられたコントローラがレジスタ２２からの転送データをレジスタ２０へ格納するのに必要とされる転送指示信号を生成して外部インタフェース６０へ与える。この外部制御信号の転送指示に従って外部コントローラ６２が接続指示信号φｂｅを活性状態としてレジスタ２２とグローバルＩＯ線ＧＩＯ０〜ＧＩＯｎの接続を制御する。この場合においても、内部コントローラ７２からの転送データ準備完了指示ＲＴの準備完了指示に従って外部コントローラ６２によるレジスタ２０の制御が行なわれる。

図２２は、図２０に示す外部コントローラ６２の全体の構成を概略的に示す図である。図２２において、外部コントローラ６２は、外部インタフェース６０から与えられる外部制御信号を外部クロック信号ＥｘＣＬＫに従ってデコードし、該デコード結果に従って指定された動作モードを指定する信号を生成するコマンドデコーダ６２ａと、コマンドデコーダ６２ａからの動作モード指定信号に従ってレジスタ２０に対する接続制御信号（転送指示信号）を発生するレジスタ制御回路６２ｂを含む。図２２においては、レジスタ２０とグローバルＩＯ線ＧＩＯ０〜ＧＩＯｎとの接続を制御するための制御信号および動作モード指示信号のみを示す。

コマンドデコーダ６２ａは、外部クロック信号ＥｘＣＬＫに従って、複数の外部制御信号の状態の組合せに従って指定された動作モードを判定する。複数の外部制御信号の状態の組合せで動作モードを指定することにより、各動作モードに対応して外部制御信号を設ける必要がなく、外部制御信号の数を低減することができる。レジスタ２０からレジスタ２２へのデータ転送が指定されたときには、ストア転送指示信号φＲＴＳが活性状態とされる。レジスタ２２からレジスタ２０へのデータ転送が指定されたときには、ロード転送指示信号φＲＴＬが活性状態とされる。ＤＲＡＭアレイからのメモリセルデータの読出が指定されたときには、ＤＲＡＭリード指示信号φＤＲが活性状態とされる。ＤＲＡＭメモリセルアレイ１へのデータの書込が指定されたときには、ＤＲＡＭライト指示信号φＤＷが活性状態とされる。

レジスタ制御回路６２ｂは、これらの制御信号φＲＴＳ、φＲＴＬ、φＤＲおよびφＤＷと、図２０に示すＤＲＡＭコントロール６４からのコラムデコードイネーブル信号ＣＤＥおよび内部コントローラ７２からの転送準備完了指示信号ＲＴＳに従って転送指示信号φｂｅｒおよびφｂｅｗを活性状態とする。ここで、レジスタ２０の構成としては、図１０または図１２に示す構成を想定しており、レジスタ２０は、データ書込およびデータ読出が別々の経路を介して行なわれる。転送指示信号φｂｅｒは、グローバルＩＯ線ＧＩＯ０〜ＧＩＯｎからレジスタ２０へのデータ転送を活性化する。信号φｂｅｗは、レジスタ２０からグローバルＩＯ線ＧＩＯ０〜ＧＩＯｎへのデータ転送を活性化する。レジスタ制御回路６２ｂは、さらに、内部コントローラ７２に対し、転送指示信号φｂｅｗの活性化に応答して転送準備完了指示信号ＲＴＬを与える。

図２３は、レジスタ制御回路６２ｂの転送指示信号φｂｅｗ発生部の構成の一例を概略的に示す図である。図２３において、ライト転送指示信号φｂｅｗ発生部は、ストア転送モード指示信号φＲＴＳとコラムデコードイネーブル信号ＣＤＥを受けるゲート回路６２ｗａと、ゲート回路６２ｗａの出力信号の活性化に応答して起動されて外部クロック信号ＥｘＣＬＫをカウントし、所定のクロックサイクル期間活性状態の信号を出力するカウンタ６２ｗｂと、ＤＲＡＭライトモード指示信号φＤＷの活性化に応答して起動されて、外部クロック信号ＥｘＣＬＫをカウントし所定期間活性状態の信号を出力するカウンタ６２ｗｃと、カウンタ６２ｗｂおよび６２ｗｃの出力信号を受けるゲート回路６２ｗｄと、カウンタ６２ｗｂの出力信号を所定時間遅延する遅延回路６２ｗｅを含む。

カウンタ６２ｗｃは、ＤＲＡＭアレイへのデータ書込時に起動され、このＤＲＡＭへのデータ書込に要する期間活性状態の信号を出力する。カウンタ６２ｗｂは、レジスタ２０からレジスタ２２へのデータ転送時、この転送動作に必要とされる期間活性状態の信号を出力する。

ゲート回路６２ｗａは、ストア転送モード指示信号φＲＴＳが活性状態にあり、かつコラムデコードイネーブル信号ＣＤＥが非活性状態のときに活性状態の信号を出力する。ゲート回路６２ｗｄは、カウンタ６２ｗｂおよび６２ｗｃの一方の出力信号の活性状態の間ライト転送指示信号φｂｅｗを活性状態とする。遅延回路６２ｗｅからのデータ転送準備完了指示信号ＲＴＬは、このライト転送指示信号φｂｅｗが活性状態とされた後に活性状態とされる。

遅延回路６２ｗｅは、カウンタ６２ｗｂの出力信号の活性化のみを所定期間遅延する回路であってもよく、またカウンタ６２ｗｂの出力信号の活性化に応答して所定時間経過後所定の時間幅を有するワンショットのパルス信号を発生する遅延ワンショットパルス発生回路であってもよい。

この図２３に示す構成においては、レジスタ２０からレジスタ２２へのデータ転送が指定されたときには、コラムデコードイネーブル信号ＣＤＥの非活性状態を条件としてカウンタ６２ｗｄが活性化され、ゲート回路６２ｗｄからのライト転送指示信号φｂｅｗが所定期間活性状態とされる。これにより、レジスタ２０に格納された書込データがグローバルＩＯ線ＧＩＯ０〜ＧＩＯｎ上に転送される。ＤＲＡＭメモリセルアレイへのデータ書込時には、ＤＲＡＭライトモード指示信号φＤＷが活性状態とされ、カウンタ６２ｗｃの出力信号が活性状態となる。このときには、このＤＲＡＭへのデータ書込タイミングに合わせて、ライト転送指示信号φｂｅｗが活性状態とされる。また、遅延回路６２ｗｅは、ストア転送指示が与えられて、レジスタ２０からグローバルＩＯ線ＧＩＯ０〜ＧＩＯｎ上に転送データが伝達されてから、その出力信号ＲＴＳを活性状態とする。レジスタ２２は、グローバルＩＯ線ＧＩＯ０〜ＧＩＯｎの転送データを正確に取込むことができる。

図２４は、図２２に示すレジスタ制御回路６２ｂのリード転送指示信号φｂｅｒ発生部の構成の一例を示す図である。図２４において、リード転送指示信号発生部は、転送準備完了指示信号ＲＴＬとロード転送モード指示信号φＲＴＬを受けるゲート回路６２ｒａと、ゲート回路６２ｒａの出力信号の活性化に応答して起動されて外部クロック信号ＥｘＣＬＫをカウントして所定期間活性状態の信号を出力するカウンタ６２ｒｂと、ＤＲＡＭリードモード指示信号φＤＲの活性化に応答して起動されて外部クロック信号ＥｘＣＬＫをカウントして所定期間活性状態の信号を出力するカウンタ６２ｒｃと、カウンタ６２ｒｂおよび６２ｒｃの出力信号を受けるゲート回路６２ｒｄを含む。

ゲート回路６２ｒｄからリード転送指示信号φｂｅｒが出力される。リード転送指示信号発生部においてはコラムデコードイネーブル信号ＣＤＥは与えられない。データ転送準備完了指示信号ＲＴＬは、コラムデコードイネーブル信号ＣＤＥの非活性を条件として活性状態とされるためである。

この図２４に示す構成においては、レジスタ２２において転送データが準備されかつ外部からロード転送指示信号（コマンド）が与えられるとゲート回路６２ｒａの出力信号が活性状態となる。またカウンタ６２ｒｂは、このゲート回路６２ｒａの出力信号の活性化に応答して起動されて外部クロック信号ＥｘＣＬＫをカウントして、転送データの読込に必要とされる期間その出力信号を活性状態とする。

ＤＲＡＭメモリセルアレイからのデータを読込む場合には、ＤＲＡＭリードモード指示信号φＤＲが活性状態とされる。カウンタ６２ｒｃは、このＤＲＡＭメモリセルアレイからデータを読込むのに必要とされる期間その出力信号を活性状態とする。ゲート回路６２ｒｄは、したがって、レジスタ間データ転送およびＤＲＡＭメモリセルデータ読出の各動作モードにおいて必要とされる期間リード転送指示信号φｂｅｒを活性状態とする。

なお、この図２３および図２４に示すレジスタ制御回路の構成においては、外部クロック信号ＥｘＣＬＫをカウントするカウンタを用いて転送指示信号φｂｅｗおよびφｂｅｒを活性化する期間を決定している。しかしながら、外部からの制御信号に従ってこれらの制御信号の活性化タイミングが決定されてもよい。特に、ＤＲＡＭライトモード指示信号φＤＷおよびＤＲＡＭリードモード指示信号φＤＲが、外部から与えられるＤＲＡＭをプリチャージ状態に移行させるプリチャージコマンドに従って非活性状態とされる構成の場合には、この信号φＤＷおよびφＤＲに応答するカウンタは特に設ける必要はなく、それぞれ活性状態への移行タイミングが各動作モードに合わせて設定されるように構成されればよい。

また、内部コントローラ７２も、この図２２ないし図２４に示す外部コントローラ６２の構成と同様の構成を備える。与えられる信号が外部制御信号に代えて内部制御信号となる。また、内部コントローラ７２は、データ転送準備完了指示信号ＲＴＳを入力し、準備完了指示信号ＲＴＬを出力する。したがって構成は、図２２ないし図２４に示す構成と同じであり、内部コントローラ７２の構成は示さない。

図２５は、図２０に示すＤＲＡＭコントロール６４およびＤＲＡＭドライバ７４の構成を概略的に示す図である。図２５において、ＤＲＡＭコントロール６４は、外部コントローラから与えられるＤＲＡＭリードモード指示信号φＤＲｅおよびＤＲＡＭライトモード指示信号φＤＷｅならびに内部コントローラ７２から与えられるＤＲＡＭリードモード指示信号φＤＲｉおよびＤＲＡＭライトモード指示信号φＤＷｉを受けるゲート回路６４ａと、ゲート回路６４ａの信号の活性化に応答してＤＲＡＭメモリセルアレイを活性化するために必要とされる制御信号を順次活性化するアレイ活性制御回路６４ｂを含む。

図２５においては、アレイ活性制御回路６４ｂからは、ＤＲＡＭアレイにおける行選択動作開始を指示するロウデコードイネーブル信号ＲＤＥおよび列選択動作開始を指示するコラムデコードイネーブル信号ＣＤＥを代表的に示す。また、ＤＲＡＭメモリセルアレイ１へのデータの入出力は、レジスタ２０および２２を介して行なわれ、標準のＤＲＡＭのように入出力バッファを介しては行なわれない。本実施の形態においては、ＤＲＡＭアレイへのデータ読出またはデータ書込が行なわれる場合、内部での行選択動作および列選択動作シーケンスは同じであり、それぞれ所定のシーケンスに従って制御信号がアレイ活性制御回路６４ｂから発生される。ゲート回路６４ａは、モード指示信号φＤＲｅ、φＤＷｅ、φＤＲｉおよびφＤＷｉのいずれかが活性状態とされると、その出力信号を活性状態へ駆動する。

データ読出時とデータ書込時において行および列選択シーケンスが異なる場合には、書込モード指示信号φＤＷｅおよびφＤＷｉを受けるゲートと読出モード指示信号φＤＲｅおよびφＤＲｉを受けるゲートを別々に設け、これらの別々のゲートの出力信号をアレイ活性制御回路６４ｂへ与えるように構成すればよい。

また、ＤＲＡＭへのアクセス時に、ロウアドレスとコラムアドレスとが時分割多重化されて与えられ、ロウアドレス印加時には、アクティブコマンドが与えられ、かつコラムアドレス印加時にリード／ライトコマンドが与えられる構成の場合には、このアクティブコマンドを受けるゲートの出力信号により行選択動作が行なわれ、リード／ライトコマンドを受けるゲート回路の出力に従って列選択動作が実行される。メモリ集積回路装置へのコマンド印加シーケンスに従って適当な構成が利用されればよい。図２５においては、そのうちの代表的な構成を示す。

ＤＲＡＭコントロール６４は、さらに、外部コントローラからのモード指示信号φＤＲｅおよびφＤＷｅを受けるゲート回路６４ｃと、内部コントローラからのモード指示信号φＤＲｉおよびφＤＷｉを受けるゲート回路６４ｄと、ゲート回路６４ｃおよび６４ｄの出力信号に従って予め定められた優先順位に従ってアクセス競合を防止する調停回路６４ｅを含む。

調停回路６４ｅからの調停結果信号φＡＢｅは外部コントローラへ与えられ、調停結果信号φＡＢｉが内部コントローラへ与えられる。調停結果信号φＡＢｅおよびφＡＢｉは、アクセス禁止時には非活性状態とされる。調停結果信号φＡＢｅおよびφＡＢｉは、たとえば図２３および図２４に示すカウンタ６２ｗｃおよびカウンタ６２ｒｃへ与えられ、ＤＲＡＭへのアクセスが禁止される（レジスタとグローバルＩＯ線との間のデータ転送が禁止される）。ゲート回路６４ｃは、動作モード指示信号φＤＷｅおよびφＤＲｅの一方が活性状態とされると、その出力信号を活性状態へ駆動する。ゲート回路６４ｄは、信号φＤＷｉおよびφＤＲｉの一方が活性状態となるとその出力信号を活性状態へ駆動する。

調停回路６４ｅは、このゲート回路６４ｃおよび６４ｄの出力信号の一方のみが活性状態のときには、その活性状態とされたポート（外部コントローラまたは内部コントローラ）へのアクセスを許可するため、アクセス許可されたポートに対する調停結果信号φＡＢｅおよびφＡＢｉを活性状態とする。ゲート回路６４ｃおよび６４ｄの出力信号がともに活性状態になると予め定められた優先順位に従って調停が行なわれる。この調停は、早くアクセスを行なったポートがＤＲＡＭのアクセスへ行なうように構成されてもよい。一方のポートが常にＤＲＡＭへアクセスするように構成されてもよい。

ＤＲＡＭドライバ７４は、外部アドレス信号と内部アドレス信号とを受け、調停回路６４ｅからの調停結果信号φＡＢｅおよびφＡＢｉに従って一方を選択的に通過させるマルチプレクサ７４ａと、アレイ活性制御回路６４ｂからのロウデコードイネーブル信号ＲＤＥの活性化に応答して活性化され、マルチプレクサ７４ａを介して与えられるロウアドレス信号をデコードし、アドレス指定された行に対応するワード線ＷＬを選択状態へ駆動するロウデコーダ７４ｂと、アレイ活性制御回路６４ｂからのコラムデコードイネーブル信号ＣＤＥの活性化に応答して活性化され、マルチプレクサ７４ａから与えられるコラムアドレスをデコードし、アドレス指定された列に対応する列選択線ＣＳＬを選択状態へ駆動するコラムデコーダ７４ｃを含む。

マルチプレクサ７４ａを設けることにより、確実にＤＲＡＭのアクセスが許可されたポート（外部コントローラまたは内部コントローラ）からのアドレス信号に従ってメモリセル選択を行なうことができる。

図２０に示す構成に代えて、外部コントローラ６２および内部コントローラ７２へ、それぞれ外部インタフェース６０および内部インタフェース７０から外部アドレス信号および内部アドレス信号がそれぞれ与えられるように構成してもよい。この構成の場合には、調停回路６４ｅからの調停結果信号φＡＢｅおよびφＡＢｉにより、内部コントローラ６２および７２のアドレス出力の許可／禁止が決定される。禁止状態とされたアドレス出力はハイインピーダンス状態とされる。したがって同じアドレスバスを介してロウデコーダ７４ｂおよびコラムデコーダ７４ｃへ内部コントローラ７２および外部コントローラ６２からアドレス信号が与えられるように構成されても、アクセス禁止状態のアドレス出力はハイインピーダンス状態であり、正確にアクセス許可されたアドレスに従ったメモリセル選択を行なうことができる。

図２６に示すように、ＤＲＡＭメモリセルアレイ１の四辺に沿ってレジスタ２０、２２、３０および３２が配置される場合、各レジスタ２０、２２、３０および３２に対応してコントローラ８０、８２、８４および８６を配置する。コントローラ８０、８２、８４および８６各々へは、動作モードを指定するコマンドおよびレジスタ特定データが与えられる。このレジスタ特定データは、対応のコントローラが選択されたことを示すデータおよび転送先レジスタ特定データを含む。レジスタ間データ転送においてもレジスタ２０、２２、３０および３２がそれぞれ対応のコントローラ８０、８２、８４および８６により互いに独立に制御される。コントローラ８０、８２、８４および８６がそれぞれ与えられたコマンドに従って対応のレジスタ２０、２２、３０および３２をグローバルＩＯ線またはサブグローバルＩＯ線に接続することにより１つのレジスタから複数のレジスタへ同時にデータ転送を行なうことができる。

なお、図２６に示す構成において、レジスタ特定データは転送先レジスタへの転送準備完了を知らせるために用いられる。各コマンドがスタンバイ状態から特定の状態に設定されたときにコントローラ８０、８２、８４および８６が活性状態とされる。図１４に示すように、２つのレジスタ２０および３０が外部データバスに結合され、レジスタ２２および３２が内部データバスに結合される場合には、レジスタ間データ転送以外の動作でもこのレジスタ特定データは必要となる。

図２７は、ＤＲＡＭからのデータ読出シーケンスの他の変更例を示す図である。図２７においては、ＤＲＡＭメモリセルアレイから読出されたデータが同時にラッチ２０およびラッチ２２に転送されて格納される。

すなわち、時刻ｔ１において、ＤＲＡＭメモリセルアレイにおけるワード線ＷＬが選択状態へ駆動され、次いでセンスアンプが活性化され、選択ビット線およびこの選択ワード線ＷＬに接続されかつデータ転送が行なわれない非選択ビット線電位がそれぞれ対応のメモリセルデータに応じて変化しかつラッチされる。列選択線ＣＳＬが選択状態へ駆動されると、選択ビット線のセンスアンプによりラッチされたデータがグローバルＩＯデータバスＧＩＯ上に伝達され、グローバルＩＯデータバスＧＩＯ上の電位が、選択メモリセルデータＲＤに応じた電位レベルに変化する。

時刻ｔ２において、リード転送指示信号φｂｅｒおよびφｂｉｒが外部コントローラ６２および内部コントローラ７２（図２０参照）から発生される（活性化される）。この活性状態のリード転送指示信号φｂｅｒおよびφｂｉｒに応答してラッチ２０およびラッチ２２のデータ読出部が活性化され、グローバルＩＯデータバスＧＩＯ上の読出データＲＤがラッチ２０およびラッチ２２にそれぞれ格納される。

外部コントローラから与えられるリード転送指示信号φｂｅｒは外部クロックＥｘＣＬＫに同期した信号であり、一方、内部コントローラから与えられるリード転送指示信号φｂｉｒは内部クロックＩｎＣＬＫに同期した信号である。したがって、これらの信号φｂｅｒおよびφｂｉｒは、同じ時刻ｔ２において活性化される必要はない。また、これらの信号φｂｅｒおよびφｂｉｒは同じ時間の間活性状態とされる必要もない。内部コントローラおよび外部コントローラはそれぞれ外部制御信号および内部制御信号により独立に制御することができる。したがって、この図２２ないし図２４に示す構成を利用して、この図２７に示すＤＲＡＭメモリセルアレイからの読出データをレジスタ２０およびレジスタ２２へ同時に転送する動作を実現することができる。

ここで、外部コントローラおよび内部コントローラへ同時にＤＲＡＭリードコマンドを与えた場合、図２５に示すＤＲＡＭコントロール６４による調停動作により、一方のコントローラのみが動作可能状態とされる。したがって、この図２７に示すように同時に転送指示信号φｂｅｒおよびφｂｉｒを活性化するためには、後に説明するような調停回路が必要となる。しかしながら、この場合、単にグローバルＩＯ線上のデータを読込むコマンドを別に準備しておき、このコマンドに従って一方のレジスタはグローバルＩＯデータバスＧＩＯ上のデータを読込む動作のみを行ない、他方のレジスタが、ＤＲＡＭリード動作を行なってＤＲＡＭメモリセルアレイから読出されるデータを読込む動作を行なうように構成すればよい。この場合、単に準備されるコマンドが増加するだけであり、先の外部コントローラおよび内部コントローラの構成は特に変更する必要はない。

［調停回路の変更例］
図２８は、図２５に示すＤＲＡＭコントロール６４の変更例の構成を示す図である。図２８においては、調停動作を行なう部分のみの構成を示す。ＤＲＡＭメモリセルアレイの活性化を行なうアレイ活性制御回路もこのＤＲＡＭコントロール６４に含まれている。図２８において、ＤＲＡＭコントロール６４は、図２５に示す構成に加えて、さらにＤＲＡＭリードモード指示信号φＤＲｅおよびφＤＲｉを受けるゲート回路６４ｆと、外部アドレス信号と内部アドレス信号との一致を検出する一致検出回路６４ｇと、ゲート回路６４ｆの出力信号と一致検出回路６４ｇの出力信号とを受けるゲート回路６４ｈと、ゲート回路６４ｈの出力信号と図２５に示す調停回路６４ｅからの調停結果信号φＡＢｅを受けるゲート回路６４ｉと、ゲート回路６４ｈの出力信号と調停結果信号φＡＢｉを受けるゲート回路６４ｊを含む。

ゲート回路６４ｉからの調停結果指示信号φＡＢｅｅは、外部コントローラへ与えられ、ゲート回路６４ｊからの調停結果指示信号φＡＢｉｉは内部コントローラへ与えられる。調停結果指示信号φＡＢｅｅおよびφＡＢｉｉは、非活性化時Ｌレベルとなって、対応のコントローラの動作を禁止する。

ゲート回路６４ｆは、ＤＲＡＭリードモード指示信号φＤＲｅおよびφＤＲｉがともに活性状態のときに活性状態の信号（Ｈレベルの信号）を出力する。一致検出回路６４ｇは、外部アドレス信号と内部アドレス信号が同じアドレスを指定するときには活性状態（Ｈレベル）の信号を出力する。ゲート回路６４ｈは、ゲート回路６４ｆの出力信号と一致検出回路６４ｇの出力信号がともに活性状態のときに、その出力信号を活性状態（Ｈレベル）とする。ゲート回路６４ｉは、ゲート回路６４ｈの出力信号が活性状態のときには、その調停結果信号φＡＢｅの状態にかかわらず調停結果指示信号φＡＢｅｅを活性状態とする。同様に、ゲート回路６４ｇも、ゲート回路６４ｈの出力信号が活性状態のときには、調停結果信号φＡＢｉの状態にかかわらずその調停結果指示信号φＡＢｉｉを活性状態とする。

この図２８に示すＤＲＡＭコントロールの調停動作においては、外部および内部回路がともにＤＲＡＭメモリセルアレイの同じアドレス位置のメモリセルデータの読出を行なう場合には、ゲート回路６４ｈの出力信号が活性状態となり、調停結果指示信号φＡＢｅｅおよびφＡＢｉｉがともに活性状態とされ、外部コントローラおよび内部コントローラがともに動作可能状態とされる。したがって、この場合には図２０に示すレジスタ２０およびレジスタ２２がともにグローバルＩＯ線ＧＩＯ０〜ＧＩＯｎに接続されて、そのグループＩＯ線ＧＩＯ０〜ＧＩＯｎ上に隣接したメモリセルデータを読込み格納する。

ＤＲＡＭドライバ（図２０参照）は、図２５に示すように、調停回路６４ｅの調停結果に従って外部アドレス信号および内部アドレス信号の一方を選択してメモリセル選択動作を行なう。外部アドレス信号および内部アドレス信号は同じアドレスを指定しており、いずれのアドレスが利用されても何ら問題は生じない。

図２８に示すように、ＤＲＡＭメモリセルアレイの同じアドレス位置のデータ読出を外部装置および内部回路が同時に要求した場合には、レジスタ２０および２２へのデータ読込を許可することにより、１回の動作で、ＤＲＡＭメモリセルアレイからレジスタ２０およびレジスタ２２へデータを転送することができ、データ転送効率を改善することができる（外部装置または内部回銘のウェイト時間をなくすことができるため）。

［実施の形態５］
図２９は、この発明の実施の形態５に従うメモリ集積回路装置の全体の構成を概略的に示す図である。この図２９に示すメモリ集積回路装置においては、レジスタ２２に関してＤＲＡＭメモリセルアレイ１と対向するようにＳＲＡＭアレイ９０が配置される。レジスタ２２の各レジスタ回路は、ＳＲＡＭアレイの内部データ線であるＳＲＡＭビット線ＳＢＬ０〜ＳＢＬｎに結合される。図２９においては、ＳＲＡＭアレイ９０内において、１つのワード線ＳＷＬとＳＲＡＭビット線ＳＢＬ０の交差部に配置されるＳＲＡＭメモリセルＳＭＣを代表的に示す。内部回路６６はこのＳＲＡＭアレイ９０へアクセスする。レジスタ２０に対しては外部インタフェース６０が設けられ、装置外部とのデータの授受を行なう。この外部インタフェース６０はバス幅交換機能を有し、外部データバスのバス幅に応じたデータの入出力を行なう。

ＳＲＡＭは、ＤＲＡＭよりも高速のメモリである。レジスタ２２を介してＤＲＡＭメモリセルアレイ１とＳＲＡＭアレイ９０との間でデータを一括して転送し、必要なデータをＳＲＡＭアレイ９０内に格納する。内部回路６６がＳＲＡＭアレイ９０へアクセスすることにより、必要とされるデータを高速でアクセスして処理を行なうことができる。ＳＲＡＭアレイ９０を、いわゆる「キャッシュ」として利用することにより、高速で処理を実行することのできるメモリ集積回路装置を実現することができる。また、ＳＲＡＭアレイ９０内の内部データバス線であるＳＲＡＭビット線ＳＢＬ０〜ＳＢＬｎをレジスタ２２に接続することにより、ＳＲＡＭアレイ９０から対応のデータを一括してレジスタ２２へ転送することができ、効率的なデータ転送を実現することができる。また、レジスタ２２とＳＲＡＭアレイ９０との間の専用の内部データバスを設ける必要がなく、配線占有面積が低減される。

［変更例１］
図３０は、この発明の実施の形態５の変更例１の構成を概略的に示す図である。図３０においては、内部回路のためのレジスタ２２が、インタフェース９５を介してＳＲＡＭ９０ａに結合される。インタフェース９５とレジスタ２２の間には内部データバス９７ａが配設され、インタフェース９５とＳＲＡＭ９０ａの間には内部データバス９７ｂが配設される。このインタフェース９５は、ＳＲＡＭ９０ａのデータバス幅（データビット数）に合わせてバス幅を変換する機能を備える。この場合、ＳＲＡＭ９０ａのデータビット幅が、レジスタ２２の格納ビット数（ＤＲＡＭアレイのグローバルＩＯ線ＧＩＯ０〜ＧＩＯｎの数）と同じであれば、インタフェース９５は、単にデータ転送時ＳＲＡＭ９０ａへのデータの書込／読出を制御するだけであり、特にバス幅変更機能を備える必要はない。

ＳＲＡＭ９０ａは、さらに、インタフェース９６を介して内部回路６６に結合される。このインタフェース９６は、内部回路６６からのアクセス要求のもとに、ＳＲＡＭ９０ａに対しアクセスする。このインタフェース９６は内部データバス９９を介してＳＲＡＭ９０ａに結合される。この場合、インタフェース９６は、またデータバス幅変換機能を備えていてもよい。この内部データバス９７ｂおよび９９は、ＳＲＡＭ９０ａのＳＲＡＭアレイ内のＳＲＡＭビット線であってもよい。

この図３０に示す構成においても、内部回路６６は、ＳＲＡＭ９０ａへアクセスすることができる。したがって、必要とされるデータを高速メモリであるＳＲＡＭ９０ａからアクセスして読出すことができ、高速のデータ処理が可能となり、また処理後のデータの格納をＳＲＡＭ９０ａへ行なうことにより、高速でデータ処理結果の格納を行なうことができる。これにより、高速処理機能を備えるメモリ集積回路装置を実現することができる。ＤＲＡＭアレイ１に対して外部回路用に設けられるレジスタ２０は、外部インタフェース６０を介して結合される。この構成は、先の図２９に示す構成と同じである。

［変更例２］
図３１は、この発明の実施の形態５の変更例２の構成を概略的に示す図である。この図３１に示すメモリ集積回路装置においては、図２９に示す構成と同様、ＳＲＡＭアレイ９０が配設される。このＳＲＡＭアレイ９０上にわたってメモリデータバス線ＭＤＢ０〜ＭＤＢｎが配設される。このメモリデータバス線ＭＤＢ０〜ＭＤＢｎはＳＲＡＭアレイ９０に関して、レジスタ２２と対向して配置されるレジスタ１００に接続される。レジスタ１００は、ＳＲＡＭアレイ９０と、ＳＲＡＭデータバスＳＤＢを介して一括してデータ転送を行なうことができる。このレジスタ１００へは、また内部回路６６がこの内部回路のデータバス幅に応じたビット数単位で選択的にアクセスする。この場合、内部回路６６は、レジスタ１００の内部回路６６に結合されるポートを順次選択する機能を備える。

レジスタ２２とレジスタ１００との間のメモリデータバスＭＤＢ（ＭＤＢ０〜ＭＤＢｎ）をＳＲＡＭアレイ９０上にわたって配設することにより、レジスタ２２およびレジスタ１００の間の配線領域を特に設ける必要がない。レジスタ２２とレジスタ１００とを直線状のメモリデータバス線ＭＤＢ０〜ＭＤＢｎで接続することができ、最短距離でデータ転送を行なうことが可能となる。

また、レジスタ１００がＳＲＡＭアレイ９０とＳＲＡＭデータバスＳＤＢを介してデータ転送を行なうことにより、高速でデータの転送を行なうことができる。

このＳＲＡＭデータバスＳＤＢは、ＳＲＡＭアレイのＳＲＡＭビット線にそれぞれ接続されてもよい。メモリデータバス線ＭＤＢ０〜ＭＤＢｎは、ＳＲＡＭビット線よりも上層の配線層に形成されており、問題なくデータ転送をＳＲＡＭアレイ９０とレジスタ１００の間で行なうことができる。

この図３１の構成の場合、内部回路６６はレジスタ１００に格納されたデータを順次アクセスする。内部回路６６内に、プリフェッチメモリが設けられており、プリフェッチメモリに順次データを格納しておけば、内部回路６６は高速で必要とされるデータ処理を行なうことができる。またＳＲＡＭアレイ上層のメモリデータバス線ＭＤＢ０〜ＭＤＢｎをＳＲＡＭアレイ９０上層にわたって配設することにより、ＳＲＡＭアレイとレジスタ１００との間のデータ転送とレジスタ２２とレジスタ１００との間のデータ転送を並行して行なうことが可能となる。

［チップレイアウト］
図３２は、この発明に従うメモリ集積回路装置のチップ全体のレイアウトを概略的に示す図である。図３２において、メモリ集積回路装置２００は、４つの領域♯Ａ、♯Ｂ、♯Ｃ、および♯Ｄに分割して配置される。領域♯Ａにおいては、一例として２Ｍビットの記憶容量を備えるＤＲＡＭマット（アレイ）２０２ａおよび一例として８Ｋビットの記憶容量を備えるＳＲＡＭアレイ２０４ａが配置される。ＤＲＡＭアレイ２０２ａの両側に、第１のレジスタとしてのバスインタフェースユニット２０６ａと、第２のレジスタとしてのＤＲＡＭリード／ライトバッファレジスタ（ＤＲＷＢ）２０８ａが配置される。ＤＲＡＭメモリアレイ２０２ａとＤＲＡＭリード／ライトバッファ２０８ａの間にＤＲＡＭメモリセルアレイの列を選択するためのコラムデコーダ２１４ａが配置され、ＤＲＡＭメモリアレイ２０２ａのチップ中央側にＤＲＡＭメモリアレイ２０２ａの行を選択するためのロウデコーダ２１２ａが配置される。ＳＲＡＭアレイ２０４ａに関してＤＲＡＭリード／ライトバッファ（ＤＲＷＢ）２０８ａと対向してＳＲＡＭアレイ２０４ａとデータを転送するためのメモリリード／ライトバッファ（ＭＲＷＢ）２１０ａが配置される。このメモリリード／ライトバッファ２１０ａは、先に図３１に示すレジスタ１００に対応する。

領域♯Ｂにおいては、ＤＲＡＭメモリアレイ（マット）２０２ｂ、ＳＲＡＭアレイ２０４ｂ、バスインタフェースユニット（ＢＩＵ）２０６ｂ、ＤＲＡＭリード／ライトバッファ（ＤＲＷＢ）２０８ｂ、メモリリード／ライトバッファ（ＭＲＷＢ）２１０ｂ、コラムデコーダ２１４ｂおよびロウデコーダ２１２ｂが配置される。この領域♯Ａと領域♯Ｂにおける各構成要素は、この集積回路装置の中央領域に関して鏡映対称的に配置される。バスインタフェースユニット（ＢＩＵ）２０６ａおよび２０６ｂは、それぞれ外部とデータの転送を行ない、外部データバスに合わせてバス幅を変更する機能を併せ持つ。したがってこのバスインタフェースユニット（ＢＩＵ）２０６ａおよび２０６ｂは、それぞれ先の第１のレジスタおよび外部インタフェース両者を含む。

領域♯Ｃにおいては、ＤＲＡＭアレイ２０２ｃ、ＳＲＡＭアレイ２０４ｃ、バスインタフェースユニット（ＢＩＵ）２０６ｃ、ＤＲＡＭリード／ライトバッファ（ＤＲＷＢ）２０８ｃ、メモリリード／ライトバッファ（ＭＲＷＢ）２１０ｃ、ロウデコーダ２１２ｃ、およびコラムデコーダ２１４ｃが配置される。この領域♯Ｃにおける構成要素の配置は、領域♯Ａにおける構成要素の配置と図の縦方向についての中心線に関して鏡映対称とされる。

領域♯Ｄにおいては、ＤＲＡＭアレイ２０２ｄ、ＳＲＡＭアレイ２０４ｄ、バスインタフェースユニット（ＢＩＵ）２０６ｄ、ＤＲＡＭリード／ライトバッファ（ＤＲＷＢ）２０８ｄ、メモリリード／ライトバッファ（ＭＲＷＢ）２１０ｄ、コラムデコーダ２１４ｄおよびロウデコーダ２１２ｄが配置される。この領域♯Ｃと♯Ｄにおける構成要素は、この集積回路装置２００の横方向に延在する中心線に関して鏡映対称的に配置される。各領域♯Ａ〜♯Ｄにおける構成要素の配置を中心線に沿って鏡映対称的に配置することにより、１つの領域において構成要素を最適配置することにより、容易にこのメモリ集積回路装置２００を最適配置することができる。

メモリ集積回路装置２００の中央領域の破線で囲むブロック領域内に内部回路領域２５０が設けられ、必要とされる内部回路が配置される。この内部回路領域２５０内に内部回路およびコントローラなどが配置される。

なお、図３２においては明確に示していないが、ＳＲＡＭアレイ２０４ａ、２０４ｂ、２０４ｃおよび２０４ｄに対してもそれぞれロウデコーダが配置される。コラムデコーダはメモリリード／ライトバッファ（ＭＲＷＢ）をＳＲＡＭアレイとの間に配置される。メモリリードバッファ（ＭＲＷＢ）とＳＲＡＭアレイとの間のデータ転送が全ビット線について同時に行なわれる場合、列選択動作は特に必要ではない。ＳＲＡＭアレイ２０４ａ〜２０４ｄの各々は、２５６行３２列に配列されるメモリセルを含む。ＤＲＡＭアレイ２０２ａ〜２０２ｄの各々は、グローバル１０線の数は３２本である。したがって、領域♯Ａ〜♯Ｄにおいて同時にデータ転送を行なうことにより、１２８ビットのデータ転送をＤＲＡＭアレイおよびＳＲＡＭアレイに対して行なうことができる。これにより、高速のデータ転送を行なうことができる。また内部回路領域２５０に形成される内部回路がＳＲＡＭアレイに対して、またはメモリリード／ライトバッファ（ＭＲＷＢ）に対してアクセスするときには、高速で内部回路が必要とされるデータを処理することができる。

以上のように、この発明の実施の形態５に従えば、ＤＲＡＭの両側に設けられるレジスタのうち一方の内部回路のために設けられるレジスタに対しさらに内部データバスを用いてＳＲＡＭと接続したため、内部回路は高速メモリであるＳＲＡＭにアクセスすることができ、高速のデータ処理を実現することができる。

［他の適用例］
この発明に従うメモリ集積回路装置の内部回路としては、アドレス信号および制御信号を生成する機能を備える回路であればよく、シーケンスコントローラの制御の下に論理処置を行なうロジックおよびプログラムに従って動作を行なうプロセッサいずれが内部回路として設けられてもよい。

また、内部回路は、アドレスを生成することなく、画像データ処理などのようなシーケンシャルに同じ処理を繰返し実行する構成であってもよい。この場合には、単に内部回路がデータ要求を生成するかまたは所定のタイミングで内部で自動的にアドレスが生成される。外部のコントローラがデータ処理タイミング（外部クロック信号により進行状況をモニタすることができる）、およびＤＲＡＭのアクセスを制御する。

以上この発明の好ましい実施の形態について詳細に説明してきた。しかしながら本発明は、これまでに説明した実施の形態に限定されるものではなく、種々の変形が可能であり、本発明の範囲は添付の請求の範囲の記載により決定される。

この発明は、プロセッサなどのロジックと同一半導体チップ上に集積化される混載メモリに適用することにより、高速でデータの書込および読出を行う混載メモリを実現することができる。このメモリを用いてシステムを構築することにより、高速で出た処理を行うことのできる処理システムを実現することができる。

この発明のメモリ集積回路装置において用いられるＤＲＡＭメモリセルアレイの構成を概略的に示す図である。 図１に示すメモリセルアレイの１つの列ブロックに対するバス配置を概略的に示す図である。 図１に示すメモリセルアレイの１つの行ブロックに対するバス配置を示す図である。 図１に示すメモリセルアレイの１つのサブブロックの構成を概略的に示す図である。 メモリセルアレイにおける各配線層の関係を概略的に図解する図である。 この発明の実施の形態１に従うメモリ集積回路装置の要部の構成を概略的に示す図である。 図６に示すレジスタに含まれるレジスタ回路の構成を概略的に示す図である。 レジスタ回路と選択メモリセルとの接続経路を概略的に示す図である。 この発明の実施の形態１における動作を示す波形図である。 図６に示すレジスタに含まれるレジスタ回路の第１の変更例の構成を概略的に示す図である。 レジスタとＤＲＡＭメモリセルアレイの選択メモリセルとの間のデータ転送動作を示す波形図である。 図６に示すレジスタに含まれるレジスタ回路の第２の変更例の構成を示す図である。 この発明の実施の形態２におけるメモリ集積回路装置の要部の構成を概略的に示す図である。 図１３に示すレジスタ配置におけるレジスタ間接続を概略的に示す図である。 この図１３に示すレジスタ配置におけるデータ転送動作の一例を示す波形図である。 図１３に示すレジスタ間を接続するためのバス配置を示す図である。 レジスタ間接続配線の配線層の配置を概略的に示す図である。 実施の形態３におけるレジスタ間接続バスの他の配置を示す図である。 図１８に示すバス配置におけるバス配線層の関係を概略的に示す図である。 この発明の実施の形態４におけるメモリ集積回路装置の要部の構成を概略的に示す図である。 図２０に示すメモリ集積回路装置の動作を示す波形図である。 図２０に示す外部コントローラの構成を概略的に示す図である。 図２２に示すレジスタ制御回路のデータ書込制御信号発生部の構成を概略的に示す図である。 図２２に示すレジスタ制御回路のデータ読出のための信号発生部の構成を概略的に示す図である。 図２０に示すＤＲＡＭコントロールおよびＤＲＡＭドライバの構成を概略的に示す図である。 この発明の実施の形態４の変更例の構成を概略的に示す図である。 この発明の実施の形態４におけるデータ転送動作を示す波形図である。 この発明の実施の形態４におけるＤＲＡＭコントロールの構成を概略的に示す図である。 この発明の実施の形態５におけるメモリ集積回路装置の全体の構成を概略的に示す図である。 この発明の実施の形態５におけるメモリ集積回路装置の変更例の構成を概略的に示す図である。 この発明の実施の形態５におけるメモリ集積回路装置の変更例の構成を概略的に示す図である。 この発明のメモリ集積回路装置のチップレイアウトを概略的に示す図である。

符号の説明

１ ＤＲＡＭアレイ（メモリセルアレイ）、ＳＢＡ００−ＳＢＡ７７ サブアレイブロック、ＲＢ＃０−ＲＢ＃７ 行ブロック、ＣＢ＃０−ＣＢ＃７ 列ブロック、ＧＩＯａ−ＧＩＯｎ グローバルＩＯ線、ＬＩＯａ−ＬＩＯｄ ローカルＩＯ線、１１ ワード線、１２ ビット線、１３ 金属配線、１５ａ−１５ｄ グローバルＩＯ線、１６ａ−１６ｄ 列選択線、２０ 第１のレジスタ、２２ 第２のレジスタ、２５ レジスタ回路、３０，３２ レジスタ、ＳＧＩＯ０−ＳＧＩＯｎ サブグローバルＩＯ線、４１ａー４１ｄ ローカルＩＯ配線、４２ａ−４２ｄ サブグローバルＩＯ配線、４３ グローバルＩＯ配線、６０ 外部インタフェース、６２ 外部コントローラ、６４ ＤＲＡＭコントロール、６６ 内部回路（ロジック）、６８ 逓倍回路、７０ 内部インタフェース、７２ 内部コントローラ、７４ ＤＲＡＭドライバ、８０，８２，８４，８６ コントローラ、９０ ＳＲＡＭアレイ、９５ インタフェース、１００ レジスタ、２０２ａ−２０２ｄ ＤＲＡＭアレイ、２０４ａ−２０４ｄ ＳＲＡＭアレイ、２０６ａ−２０６ｄ バスインタフェースユニット、２０８ａ−２０８ｄ ＤＲＡＭリード／ライトバッファ、２１０ａ−２１０ｄ メモリリード／ライトバッファ、２１２ａ−２１２ｄ ロウデコーダ、２１４ａ−２１４ｄ コラムデコーダ。

Claims (9)

1. 行列状に配列される複数のメモリセルを有するメモリセルアレイ、
   前記メモリセルアレイ上に渡って配設され、前記メモリセルアレイの選択列とデータの授受を行う複数の内部データバス線、および
   前記メモリセルアレイの４辺に沿って配置され、各々が前記複数の内部データバス線それぞれに対応して配置される複数の単位レジスタ回路を含む４つのレジスタを備え、前記４つのレジスタは、少なくとも、前記複数の内部データバス線に関して対向して配置されるレジスタを含み、
   前記４つのレジスタそれぞれに対応して分散配置され、レジスタ特定情報を含むとともに少なくとも該特定されたレジスタに対するデータの転送を指示するデータ転送指示に応答して、選択的に前記４つのレジスタの特定されたレジスタを前記複数の内部データバス線に結合する制御回路を備え、
   外部からの前記制御回路への指示は、前記メモリセルアレイへのデータの書込およびレジスタ間のデータ転送をそれぞれ指示するデータ書込および転送指示を含み、
   前記制御回路は、
   前記外部からの指示が前記レジスタ間データ転送を指示するとき、前記４つのレジスタの少なくとも２つのレジスタを、対応の制御回路により、内部データバス線に結合して前記データ転送指示が指定する前記少なくとも２つのレジスタの一方から前記内部データバス線に書込データを転送して、前記少なくとも２つのレジスタの残りのレジスタへ書込データを書込み、
   前記外部からの指示が前記メモリセルアレイへのデータの書込を指示するとき、該外部からの指示により指定されたレジスタの対応の制御回路により、該指定されたレジスタを前記内部データバス線に結合して該指定されたレジスタから書込データを前記内部データバス線に転送して、前記メモリセルアレイの列から選択されて前記内部データバス線に結合された選択列へ該指定されたレジスタから転送されたデータを書込む、メモリ集積回路装置。
2. 前記メモリセルアレイは、
   行列状に配列され、各々が複数行複数列に配列される複数のメモリセルを有する複数のサブアレイブロックと、
   サブアレイブロックに対応して配置され、かつサブアレイブロック各々に対して所定数設けられる複数のローカルデータバス線とを備え、前記複数のサブアレイは、行方向に整列して配置されるサブアレイブロックが行ブロックを構成し、また、列方向に整列して配置されるサブアレイブロックが列ブロックを構成し、
   前記複数の内部データバス線は、
   前記複数のローカルデータバス線と異なる配線層に形成され、かつ列ブロック各々に対して所定数配置される複数のグローバルデータバス線を含む、請求項１記載のメモリ集積回路装置。
3. 前記４つのレジスタの少なくとも１つのレジスタは、前記メモリ集積回路装置の外部装置に結合され、
   前記４つのレジスタの前記外部装置に結合されるレジスタ以外の残りのレジスタの少なくとも１つのレジスタは、前記メモリ集積回路装置の内部回路に結合される、請求項１記載のメモリ集積回路装置。
4. 前記制御回路は、
   外部制御信号に応答して前記外部装置に結合されるレジスタの動作を制御する第１の制御回路と、
   前記内部回路からの制御信号に応答して前記内部回路に結合されるレジスタの動作を制御する第２の制御回路を含む、請求項３記載のメモリ集積回路装置。
5. 前記メモリセルアレイのメモリセルは、ダイナミック型メモリセルである、請求項１記載のメモリ集積回路装置。
6. 前記メモリセルアレイおよび前記メモリセルアレイの列方向において対向するレジスタは、矩形形状の半導体チップの４分割領域各々に配置される、請求項１記載のメモリ集積回路装置。
7. 前記４つのレジスタは、
   前記メモリ集積回路装置外部の装置に結合される第１のレジスタと、
   前記メモリ集積回路装置の内部回路に結合される第２のレジスタとを含み、
   前記内部回路は、
   前記メモリセルアレイよりも高速でアクセス可能なメモリユニットと、
   前記内部データバス線と別に、前記メモリユニットと前記第２のレジスタとの間に設けられる内部バス線とを含む、請求項１記載のメモリ集積回路装置。
8. 前記メモリユニットは、複数のスタティック型メモリセルを含む、請求項７記載のメモリ集積回路装置。
9. 前記制御回路は、前記レジスタ間データ転送指示に従うデータ転送を、前記メモリセルアレイの選択列が前記内部データバス線と切り離されたときに実行する、請求項１記載のメモリ集積回路装置。

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