JP4102870B2 - ロジックとの混載に適した構成を有するメモリを備えるメモリ集積回路装置 - Google Patents
ロジックとの混載に適した構成を有するメモリを備えるメモリ集積回路装置 Download PDFInfo
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Description
この発明はメモリ集積回路装置に関し、特に、DRAM(ダイナミック・ランダム・アクセス・メモリ)と複数のデータ転送用レジスタとが同一チップ上に搭載されたメモリ集積回路装置に関する。より特定的には、この発明はDRAMと、プロセサなどのロジックと、DRAM−ロジック間およびDRAM−外部間データ転送用レジスタとが同一チップ上に搭載されたロジック内蔵DRAMに関する。
背景技術
プロセサなどのロジックはその性能は改善されており、またその動作速度も速くなっている。メモリシステムにおいて主記憶として利用されるDRAM(ダイナミック・ランダム・アクセス・メモリ)もその記憶容量が増大し、また動作速度も速くされている。DRAMは、メモリセルが、情報を電荷の形態で格納するためのキャパシタと、そのキャパシタを選択するための絶縁ゲート型電界効果トランジスタ(MOSトランジスタ)で構成されるアクセストランジスタを含む。キャパシタへの情報書込時および読出時このアクセストランジスタによる記憶情報のしきい値電圧損失をなくすため、アクセストランジスタのゲート電位(ワード線電位)は通常動作電源電圧よりも高い電圧レベルにまで昇圧される。このため、DRAMの構成要素の微細化はプロセサなどのロジックLSI(大規模集積回路)の構成要素の微細化よりも遅れており、DRAMの動作速度はプロセサなどのロジックLSIのそれに追随することはできない。したがって、DRAMを主記憶として利用するメモリシステムの性能は、このDRAMの動作速度により制限を受ける。また、DRAMとロジックLSIとの間のデータ転送においては、DRAMのデータ入出力ピン端子数により一度に転送されるデータのビット数が決定され、高速で大量のデータの転送を行なうことができず、この間プロセサなどのロジックLSIは必要とされるデータが到達するまでウエイト状態とされるため、システムの性能が低下する。
上述のようなDRAMに起因する問題を解決するために、DRAMとプロセサなどのロジックとを同一チップ上に形成することが考えられる。DRAMとロジックとの間のデータバスはチップ内部配線であり、バス幅(バスのビット数)を大きくすることができ、またボード上配線に比べてこのチップ内部配線は低負荷であり、高速で大量のデータを転送することができる。このようなDRAMとロジックとを同一チップ上に搭載するロジック内蔵DRAMまたはDRAM混載ロジックLSIにおいて、データ転送を効率的に行なうためにDRAMをどのように構成し、またDRAMと外部回路または内部回路(ロジック)との間のデータ転送をどのように行なうかについては十分考慮する必要がある。
発明の開示
この発明の目的は、プロセサなどのロジックとの集積化に適した構成を有するメモリ集積回路装置を提供することである。
この発明の他の目的は、データ転送を効率的に行なうことのできる、ロジックとの集積化に適した構成を有するメモリ集積回路装置を提供することである。
この発明に係るメモリ集積回路装置は、メモリアレイの選択メモリセルとデータの授受を行なう複数の内部データバス線にこのデータバスのバス幅と同じ数のレジスタ回路を各々が有する複数のレジスタを結合する。
好ましくは、複数のレジスタは、メモリアレイの4辺の少なくとも2辺に沿って個々に配置される。また、好ましくは内部データバス線延在方向において対向するようにレジスタを配置する。
さらに、この対向して配置されるレジスタと別に、内部データバス線と別の配線層の接続配線を用いて内部データバス線に接続されるレジスタをメモリアレイの残りの辺に沿って配置する。
また、複数のレジスタ各々には、制御回路の制御の下にデータのリード/ライトを行なう機能を持たせる。
メモリアレイの内部データバス線を用いてレジスタを相互接続することにより、レジスタ間データ転送のために別の配線を配置する必要がなく、配線占有面積を低減することができる。
また、メモリアレイ内の内部データバス線は、直線的に配列されており、最短距離をもってレジスタ間を相互接続することができ、高速データ転送が可能となる。
また、複数のレジスタを内部データバス線に相互接続しておくことにより、1つのレジスタからメモリアレイの選択メモリセルへのデータ書込と同時に他方のレジスタへのデータ転送が可能となる。また、メモリアレイから読出されたデータを複数のレジスタへ同時に格納することができる。
また、別の配線層を用いてさらにレジスタを内部データバス線に接続することにより、さまざまな内部回路または外部回路へ高速でデータ転送を行なうことができる。
この発明の上述の目的および特徴ならびに他の特徴および利点は、以下に添付の図面を参照して行なう好ましい実施例の詳細な説明からより一層明らかとなろう。
【図面の簡単な説明】
図1は、この発明のメモリ集積回路装置において用いられるDRAMメモリセルアレイの構成を概略的に示す図である。
図2は、図1に示すメモリセルアレイの1つの列ブロックに対するバス配置を概略的に示す図である。
図3は、図1に示すメモリセルアレイの1つの行ブロックに対するバス配置を示す図である。
図4は、図1に示すメモリセルアレイの1つのサブブロックの構成を概略的に示す図である。
図5はメモリセルアレイにおける各配線層の関係を概略的に図解する図である。
図6はこの発明の実施の形態1に従うメモリ集積回路装置の要部の構成を概略的に示す図である。
図7は、図6に示すレジスタに含まれるレジスタ回路の構成を概略的に示す図である。
図8は、レジスタ回路と選択メモリセルとの接続経路を概略的に示す図である。
図9は、この発明の実施の形態1における動作を示す波形図である。
図10は、図6に示すレジスタに含まれるレジスタ回路の第1の変更例の構成を概略的に示す図である。
図11は、レジスタとDRAMメモリセルアレイの選択メモリセルとの間のデータ転送動作を示す波形図である。
図12は、図6に示すレジスタに含まれるレジスタ回路の第2の変更例の構成を示す図である。
図13は、この発明の第2の実施の形態におけるメモリ集積回路装置の要部の構成を概略的に示す図である。
図14は、図13に示すレジスタ配置におけるレジスタ間接続を概略的に示す図である。
図15は、この図13に示すレジスタ配置におけるデータ転送動作の一例を示す波形図である。
図16は、図13に示すレジスタ間を接続するためのバス配置を示す図である。
図17は、レジスタ間接続配線の配線層の配置を概略的に示す図である。
図18は、実施の形態3におけるレジスタ間接続バスの他の配置を示す図である。
図19は、図18に示すバス配置におけるバス配線層の関係を概略的に示す図である。
図20は、この発明の実施の形態4におけるメモリ集積回路装置の要部の構成を概略的に示す図である。
図21は、図20に示すメモリ集積回路装置の動作を示す波形図である。
図22は、図20に示す外部コントローラの構成を概略的に示す図である。
図23は、図22に示すレジスタ制御回路のデータ書込制御信号発生部の構成を概略的に示す図である。
図24は、図22に示すレジスタ制御回路のデータ読出のための信号発生部の構成を概略的に示す図である。
図25は、図20に示すDRAMコントロールおよびDRAMドライバの構成を概略的に示す図である。
図26は、この発明の実施の形態3の変更例の構成を概略的に示す図である。
図27は、この発明の実施の形態3におけるデータ転送動作を示す波形図である。
図28は、この発明の実施の形態4におけるDRAMコントロールの構成を概略的に示す図である。
図29は、この発明の実施の形態5におけるメモリ集積回路装置の全体の構成を概略的に示す図である。
図30は、この発明の実施の形態5におけるメモリ集積回路装置の変更例の構成を概略的に示す図である。
図31は、この発明の実施の形態5におけるメモリ集積回路装置の変更例の構成を概略的に示す図である。
図32は、この発明のメモリ集積回路装置のチップレイアウトを概略的に示す図である。
発明を実施するための最良の形態
[実施の形態1]
図1は、この発明に用いられるDRAMのアレイ部の構成の一例を概略的に示す図である。図1において、DRAMアレイ1は、後に説明するが、行列状に配置される複数のダイナミック型メモリセルを備える。このメモリセルアレイ1は、各々が複数行・複数列に配列された複数のダイナミック型メモリセルを備える複数のサブアレイブロックSBA00〜SBA77に分割される。これらのサブアレイブロックSBA00〜SBA77は行列状に配置され、各々が行方向に整列して配置される8個のサブアレイブロックを含む8個の行ブロックRB♯0〜RB♯7および各々が列方向に整列して配置される8個のサブアレイを含む列ブロックCB♯0〜CB♯7に分割される。メモリセルアレイ1においてのメモリセル選択動作時、8個の行ブロックRB♯0〜RB♯7のうち1つの行ブロックが選択状態へ駆動される。
図2は、図1に示す1つの列ブロックCB♯iの内部データバス線の配置を示す図である。図2において、列ブロックCB♯iは、8個のサブアレイブロックSBA0i〜SBA7iを含む。これらのサブアレイブロックSBA0i〜SBA7iに共通に4つのグローバルIO線(対)GIOa〜GIOdが配置される。グローバルI/O線GIOa〜GIOdは、列方向に延在して配設される。サブアレイブロックSBA0i〜SBA7iそれぞれに対して、4つのローカルIO線(対)LIOa、LIOb、LIOcおよびLIOdが設けられる。これらのローカルIO線LIOa〜LIOdは、対応のサブアレイブロックに対してのみデータの授受を行なう。1つの列ブロックCB♯iにおいて8つのサブアレイブロックSBA0i〜SBA7iのうち1つのサブアレイブロックが選択状態とされ、選択されたサブアレイブロックがローカルIO線LIOa〜LIOdを介してグローバルIO線GIOa〜GIOdとデータの授受を行なう。
図3は、図1に示す8つの行ブロックのうちの1つの行ブロックRB♯jの概略構成を示す図である。図3において、行ブロックRB♯jは、行方向に整列して配置される8個のサブアレイブロックSBAj0〜SBAj7を含む。これらのサブアレイブロックSBAj0〜SBAj7それぞれに対して、4つのローカルIO線LIOa〜LIOdが配置される。サブアレイブロックSBAj0〜SBAj7に共通にワード線WL0〜WL255が配置される。これらのワード線WL0〜WL255の各々には、サブアレイブロックSBAj0〜SBAj7の1行に整列して配置されるメモリセルが接続される。
サブアレイブロックSBAj0〜SBAj7それぞれに対して、列方向に延在して配置される4つのグローバルIO線GIOが配置される。図3において、サブアレイブロックSBAj0には4つのグローバルIO線GIO0〜GIO3が配置され、サブアレイブロックSBAj1には、グローバルIO線GIO4〜GIO7が配置される。サブアレイブロックSBAj7に対しては、グローバルIO線GIO28〜GIO31が配置される。したがって合計32本のグローバルIO線が配置され、同時に32ビットのメモリセルのデータの転送を行なうことができる。グローバルIO線は、サブアレイブロックの間の領域に配置される。この領域においては、メモリセルは配置されていない。この領域は、ワード線シャント領域WSと呼ばれる。このワード線シャント領域WSにおいて、ワード線WL0〜WL255の各々は、低抵抗の金属配線(第1層アルミニウム配線)と接続される。サブアレイブロック内におけるワード線は、第1層ポリシリコン配線で構成される。比較的抵抗の高いポリシリコンワード線を低抵抗の金属配線層とワード線シャント領域WSにおいて接続することにより、ワード線の抵抗を等価的に低くし、高速でワード線選択信号を伝達する。
図4は、図1に示すメモリアレイの1つのサブアレイブロックの構成を概略的に示す図である。図4において、サブアレイブロックSBAijに対し、4つのグローバルIO線GIOa〜GIOdが配置される。サブアレイブロックSBAijは、256行128列に配置されるメモリセルMCを含む。ワード線WL0〜WL255の各々には、1行のメモリセルMCが接続される。メモリセルMCの各列に対応してビット線BL0〜BL127が配置される。ビット線BL0〜BL127それぞれに対し、活性化時対応のビット線上の電位を検知し増幅しかつラッチするセンスアンプSAが配置される。周知のごとく、DRAMにおいては、ビット線BL0〜BL127の各々は、互いに相補な信号線で構成され、センスアンプSAは対応のビット線の相補信号線の電位を差動的に増幅する。図4においては図面を簡略化するために、ビット線対をビット線として示す。したがって、ローカルIO線LIOa〜LIOdおよびグローバルIO線GIOa〜GIOdもすべて相補信号線対である。
センスアンプSAはビット線BL0〜BL127の両側に交互に配置される。すなわち偶数番号のビット線BL0、BL2、…BL126に対しては、センスアンプSAはローカルIO線LIOaおよびLIObに近い位置に設けられ、奇数番号のビット線BL1、BL3、…BL127に対しては、センスアンプSAはローカルIO線LIOcおよびLIOdに近い位置に設けられる。このセンスアンプの配置は「交互配置型」として知られている。
メモリセルアレイの列方向に延在して、図示しないコラムデコーダからの列選択信号を伝達する列選択線CSL0〜CSL31が列ブロック内のサブアレイブロック共通に配置される。これらの列選択線CSL0〜CSL31の各々は、選択時には同時に4つのビット線を選択する。図4においては、列選択線CSL0によりビット線BL0〜BL3が同時に選択され、列選択線CSL31は、ビット線BL124、125(図示せず)およびビット線BL126およびBL127を選択する。各センスアンプと近接するローカルIO線の間に、列選択線上の信号に応答して導通し、対応のセンスアンプを近接して配置されるローカルIO線へ接続するための列選択ゲートTGが配置される。図4においては、ビット線BL0〜BL127それぞれに対し、列選択ゲートTG0〜TG127が設けられる。
さらに、図示しないブロックデコーダからの行ブロック選択信号φBSに応答して導通して、ローカルIO線LIOaおよびLIObをグローバルIO線GIOaおよびGIObにそれぞれ接続するブロック選択ゲートBSGaおよびブロック選択信号φBSに応答して導通して、ローカルIO線LIOcおよびLIOdをグローバルIO線GIOcおよびGIOdに接続するブロック選択ゲートBSGbが設けられる。この行ブロック選択信号φBSは、行ブロックに含まれるサブアレイブロックに共通に与えられる。1つの列選択線により同時に4つのビット線が選択されてローカルIO線LIO〜LIOdを介してグローバルIO線GIOa〜GIOdに接続される。
メモリセルMCは、情報を格納するためのキャパシタMSと、対応のワード線上の信号電位に応答して導通し、キャパシタMSを対応のビット線に接続するためのアクセストランジスタMTを含む。アクセストランジスタMTは、nチャネルMOSトランジスタで構成される。
なお、図4においては、1つのサブアレイに対するローカルIO線およびGIO線の配置を示すために、1つのサブアレイブロックにおいて、センスアンプSAが交互に配置されている。しかしながら、このセンスアンプSAの配置としては、列方向において隣接するサブアレイブロックと共有される「シェアードセンスアンプ構成」がとられてもよい。この場合、ローカルIO線は、2つのサブアレイブロック(列方向において隣接するサブアレイブロック)により共有される。この「交互配置型シェアードセンスアンプ構成」においても、選択サブアレイにおいて同時に4つのビット線が選択されてグローバルI/O線に接続される。
図5は、1つのサブアレイブロックにおける各信号線の配線層を概略的に示す図である。図5において、メモリセルが形成される半導体基板領域10表面上に、第1層ポリシリコンで構成されるワード線(WL)11が配設される。図5においては、図面を簡略化するために、この半導体基板領域10表面に形成されるメモリセルの構成は示していない。この第1層ポリシリコン配線層に形成されるワード線11上に、列方向に延在する、第2層ポリシリコン配線層に形成されるビット線(BL)12が配設される。
このビット線12上に、ワード線11と平行に、第1層金属(たとえばアルミニウム)配線層に形成される金属配線(AL)13が配設される。この金属配線13は、ワード線シャント領域において、コンタクト14を介してワード線11と接続される。この第1層金属(たとえばアルミニウム)配線層に形成される金属配線13上のワード線シャント領域に対応する領域に、列方向に延在する、第2層金属(たとえばアルミニウム)配線層に形成されるグローバルIO線15a,15b,15cおよび15dが配置される。また、第2層金属(たとえばアルミニウム)配線層に形成される列選択線(CSL)16a〜16bが列方向に延在して配置される。
ビット線12および列選択線16a〜16bを多層構造とすることにより、ビット線12のピッチに悪影響を及ぼすことなく列選択線16a〜16bを配設することができる。また、列選択線16a〜16bは、4つのビット線12に対し1つ設けられるだけであり、余裕を持って列選択線を配置することができる。
同様に、ワード線シャント領域に配置されるグローバルIO線(GIO)15a〜15dは、ワード線シャント領域に配設されるため、サブアレイブロック内のメモリセルの配置に何ら悪影響を及ぼすことなくこれらのグローバルIO線15a〜15dを配設することができる。ローカルIO線(LIOa〜LIOd)は図5においては示していないが、これらは金属配線13と同一の配線層の第1層金属(たとえばアルミニウム)配線層に形成される。また、列選択線CSLと列選択ゲートTG(TG0〜TG127)との間の配線も、第1層金属(たとえばアルミニウム)配線で形成される。
また、メモリセルのキャパシタが、スタック型キャパシタの場合、このキャパシタが平面型スタックトキャパシタまたはT字型スタックトキャパシタの場合、キャパシタの電極(セルプレート電極)はビット線の下層にありかつワード線よりも上層に形成される。メモリセルキャパシタが円筒型スタックトキャパシタの場合、このセルプレート電極は、ビット線よりも上層に形成される。
なお、上述の説明において、メモリセルアレイが、2Mビットの記憶容量を備えると説明している。しかしながら、このメモリセルアレイの記憶容量はさらに多くてもよく、適用される用途に応じて適当に定められる。
図6は、この発明の実施の形態1に従うメモリ集積回路装置の構成を概略的に示す図である。図6において、メモリセルアレイ1の列方向に対向する辺に沿って第1のレジスタ20および第2のレジスタ22が配置される。メモリセルアレイ1は図1ないし図5に示す構成と同様の構成を備える。これらのレジスタ20および22は、メモリセルアレイ1内に配設されるグローバルIO線GIO0〜GIOnに接続される。グローバルIO線GIO0〜GIOnは、メモリセルアレイ選択時、このメモリセルアレイ1の選択されたメモリセルとデータの授受を行なう。したがってレジスタ20および22をこのグローバルIO線GIO0〜GIOnに接続することにより、メモリセルアレイ1の選択時、一方のレジスタとメモリセルアレイの選択メモリセルとの間でデータの授受を行なうことができ、かつ他方レジスタへも、このデータを転送することができる。
メモリセルアレイ1の非選択時においては、図4に示すブロック選択信号φBSは非活性状態であり、グローバルIO線GIO0〜GIOnは、メモリセルアレイ1のローカルIOバスLIO(LIOa〜LIOd)と分離される。したがってこのメモリセルアレイ1の非活性状態のときレジスタ20および22の間でグローバルIO線GIO0〜GIOnを利用してデータを転送することができる。メモリセルアレイ1が選択状態とされ、ワード線が選択状態に駆動されている状態においても、列選択信号が非活性状態に置かれていれば、グローバルIO線GIO0〜GIOnは、メモリセルアレイ1の選択メモリセルとのデータの授受を行なわないため、同様このグローバルIO線GIO0〜GIOnを利用してレジスタ20および22の間でデータを転送することができる(DRAMにおいては、行選択/駆動回路と列選択/駆動回路は別々の制御回路である)。
この図6に示すように、メモリセルアレイ1の対向する辺に沿ってレジスタ20および22をそれぞれ配置することにより、レジスタ20および22間のデータ転送のために別のデータバスを配置する必要がなく、配線占有面積が低減される。また、グローバルIO線GIO0〜GIOnは、メモリセルアレイ1の列方向に沿って直線的に配置されており、レジスタ20および22の間の距離を最短とすることができ、高速でデータ転送を行なうことができる。また、レジスタ20および22は、グローバルIO線GIO0〜GIOnに接続されているため、これらのグローバルIO線GIO0〜GIOnへ同時にデータを転送することができ、このグローバルIO線GIO0〜GIOnの数を多くすることにより、大量のデータを一括して転送することができ、データ転送効率を改善することができる(8Mビットの記憶容量のアレイの場合、グローバルIO線の数は、32・4=128となる)。
さらに、このレジスタ20および22をグローバルIO線GIO0〜GIOnと接続することにより、これらのレジスタ20および22を、DRAMの入出力バッファとして機能させることができ、DRAMの入出力バッファを介してデータの入出力を行なう必要がなく、高速のデータ転送を行なうことができる。この入出力バッファは別途設けられていてもよい。IOセレクタを介して入出力バッファとグローバルIOバスとが結合される。
図7は、図6に示すレジスタ20および22に含まれるレジスタ回路の構成を概略的に示す図である。図7においては、1つのグローバルIO線GIOiに対して設けられるレジスタ回路25を代表的に示す。図7において、レジスタ回路25は、与えられた情報をラッチするラッチ25aと、転送指示信号φaに応答して導通し、ラッチ25aを他回路に接続する接続ゲート25bと、転送指示信号φbに応答して、ラッチ25aとグローバルIO線GIOiとを電気的に接続する接続ゲート25cを含む。他回路は、メモリアレイ1以外の回路であればよく、外部回路または同一チップ内に設けられた内部回路(ロジックまたはプロセサ)であればよい。
ラッチ25aは、双方向にデータを転送しかつ格納する機能を備える。すなわち、ラッチ25aは、他回路から与えられるデータを格納し、かつ他回路へこの格納データを転送する機能を備える。さらにこのラッチ25aは、グローバルIO線GIOi上にデータを転送し、またこのグローバルIO線GIOi上に与えられたデータを格納する機能を備える。
図8は、図7に示すレジスタ回路25と、メモリセルアレイのメモリセルMCとの間の接続を示す図である。図8においては、ラッチ25aは、1対のインバータで構成されるインバータラッチの構成を有する。このレジスタ回路25は、内部IO線(グローバルIO線GIOおよびローカルIO線LIO)を介してメモリセルアレイの列選択ゲートTGに接続される。この列選択ゲートTGのコントロールゲートには、列選択線CSLからの列選択信号が与えられる。この列選択ゲートTGはさらにセンスアンプSAを介してビット線BLに接続される。ビット線BLとワード線WLの交差部にメモリセルMCが配置される。センスアンプSAの駆動能力(ラッチ能力)はラッチ25aのインバータラッチのラッチ能力よりも大きくされる。次にこの図8に示す接続におけるデータ転送動作について図9に示すタイミングチャート図を参照して説明する。
まず、レジスタ回路25からメモリセルMCへのデータ転送動作について説明する。ラッチ25aには、データAが格納されている。DRAMライト指示が与えられると、転送指示信号φbが活性状態とされ(図8においてHレベル)、接続ゲート25cが導通し、ラッチ25aに格納されたデータが内部IO線IO上に伝達される。次いで、書込指示信号およびアドレス信号に従って、列選択線CSL上の列選択信号が活性状態とされ(図8においてHレベル)、列選択ゲートTGが導通し、内部IO線とビット線BLとを接続する。センスアンプSAはまだ活性状態とされていないため、この列選択信号により選択されたビット線BLが内部IO線に接続され、ビット線BLの信号電位は内部IO線上の電位に変化する。非選択ビット線は、列選択ゲートTGが非導通状態であり、プリチャージ状態を維持している。
この選択ビット線上の電位が確定状態とされると、ワード線WLの電位が立上がり、メモリセルMCの記憶情報が対応のビット線BLに伝達される。選択ビット線の電位は、レジスタ回路25(ラッチ25a)から転送されたデータに対応する信号電位に設定されており、選択ビット線電位はメモリセルMCの記憶情報が読出されてもほとんど変化しない(読出電圧は極めて小さい)。一方、非選択ビット線においては、このメモリセルの記憶情報に従ってその電位がプリチャージ電位から変化する。図9においては、非選択ビット線へHレベルのデータが読出された状態が一例として示される。また、選択ビット線電位を、HレベルおよびLレベルとしているのは、ビット線BLは、相補信号線対を備えているためである。この非選択ビット線の電位差が十分に拡大されると、センスアンプSAが活性化され、各ビット線BLに生じた電位差を差動増幅する。選択ビット線においては、レジスタ回路25から転送されたデータに対応する電位がセンスアンプSAによりラッチされる。非選択ビット線においては、ビット線BLに読出された電位に従ってHレベルおよびLレベルへの電位変化が生じる。
このセンスアンプSAが活性化され、所定期間が経過すると、ワード線WLがLレベルに立下がり、メモリセルMCのキャパシタとビット線BLとが分離される。次いでセンスアンプSAが非活性状態とされ、ビット線BL上のデータ(信号電位)のメモリセルMCへの書込(非選択ビット線においてはリストア動作)が完了する。また列選択線CSLへの信号が非活性状態となり、列選択ゲートTGが非導通状態となり、また転送指示信号φbがLレベルの非活性状態とされ、レジスタ25のラッチ25aが内部IO線と切り離される。
なお、データのレジスタからメモリセルアレイ(DRAM)への転送動作時において、転送指示信号φbは、センスアンプSAの活性化時に、非活状態とされてもよい(図9においてこのタイミングを破線で示す)。ラッチ25aを選択ビット線BLに接続して、転送データを選択ビット線BLに転送した後にセンスアンプSAを活性化することにより、センスアンプSAの駆動力がラッチ25aのラッチ能力よりも大きい場合においても確実にレジスタ回路25からDRAMメモリセルアレイ1のメモリセルMCへデータを転送することができる。
また、図9に示すレジスタからDRAMのデータ転送時において、ワード線WLは、列選択信号CSLよりも早いタイミングで選択状態へ駆動されてもよい。非選択ビット線は内部IO線に接続されず、選択ビット線のみが内部IO線に接続されるため、何ら問題は生じない。
次に、DRAMメモリセルアレイからレジスタへのデータ転送動作について説明する。このDRAMからレジスタへのデータ転送時においては、まずワード線WLが選択状態へ駆動され、選択ビット線および非選択ビット線いずれにおいても対応のメモリセルMCの記憶情報に従ってその電位がプリチャージ電位から変化する。図9においては、選択ビット線のメモリセルMCがHレベルのデータを記憶しており、非選択ビット線に接続されるメモリセルMCがLレベルのデータを記憶している場合の電位変化が一例として示される。
次いでセンスアンプSAが活性化され、ビット線BL上の電位差が検知され、増幅されかつラッチされる。センスアンプSAによるビット線の増幅およびラッチ動作が完了すると、列選択線CSL上の列選択信号が活性状態とされ、列選択ゲートTGが導通状態とされる。これにより、選択ビット線BLが内部IO線に接続され、内部IO線の電位が、選択ビット線BLの電位に応じた電位レベルに変化する。次いで、内部IO線IO上の電位が安定になると、転送指示信号φbが活性状態とされ、この内部IO線IO上のデータがラッチ25aに転送され、ラッチ25aには、選択メモリセルMCの記憶データBがラッチされる。
DRAMメモリセルアレイからレジスタへのデータ転送時においては、DRAMのセンスアンプSAをレジスタ回路25に対する転送指示信号φbよりも早いタイミングで活性状態とする。これにより、センスアンプSAの駆動能力はラッチ25aのラッチ能力よりも十分大きいため、確実にメモリセルMCの記憶データがラッチ25aにラッチされる。
図6に示すレジスタ20および22の間でのデータ転送時においては、列選択線CSL上の列選択信号がすべて非活性状態にあることを条件として、レジスタ20および22間でデータ転送が実行される。このレジスタ間転送を行なうための制御の構成は、単にDRAMのコラムデコーダを活性化するコラムデコーダイネーブル信号が活性状態にあるか非活性状態にあるかを判別し、その判別結果に従ってレジスタ間データ転送の許可/不許可を判定する構成により容易に実現される。
[レジスタ回路の変更例]
図10は、図6に示すレジスタ20および22に含まれるレジスタ回路25の変更例の構成を示す図である。図10において、レジスタ回路25は、与えられたデータをラッチするラッチ25aと、読出転送指示信号φarの活性化に応答して活性化され、他回路から与えられるデータを増幅してラッチ25aへ転送する3状態バッファ25arと、書込転送指示信号φawの活性化に応答して活性化され、ラッチ25aのラッチデータを他回路へ転送する3状態バッファ25awと、書込転送指示信号φbwの活性化に応答して活性化され、ラッチ25aのラッチデータをグローバルIO線GIOi上に伝達する3状態バッファ25cwと、読出転送指示信号φbrの活性化に応答して活性化され、グローバルIO線GIOi上のデータを増幅してラッチ25aへ転送する3状態バッファ25crを含む。
3状態バッファ25ar、25aw、25cwおよび25crは、非活性化時出力ハイインピーダンス状態となる。3状態バッファ25arおよび25crの駆動力は、ラッチ25aの駆動力よりも大きくされる。3状態バッファ25cwの駆動力は、DRAMアレイに含まれるセンスアンプSAのラッチ能力よりも大きくされる。次に、この図10に示すレジスタ回路25とDRAMアレイのデータ転送動作について図11に示す動作波形図を参照して説明する。
レジスタ回路25とDRAMメモリセルの接続経路は図8に示す接続経路と同じであり、図8を併せて参照する。
まず、レジスタからDRAMメモリセルへのデータ転送動作について説明する。DRAMメモリセルアレイにおいては、データ書込指示に従って、与えられたアドレス信号に従ってワード線WLが選択状態へ駆動される。次いで選択ワード線WLの電位の立上がりに応答して、このワード線WLに接続されるメモリセルのデータが対応のビット線上に伝達される。図11において、選択ビット線(データ転送を受けるビット線)に接続されるメモリセルMCがHレベルのデータを格納し、非選択ビット線(データ転送を受けないビット線)に接続されるメモリセルがLレベルのデータを格納している場合のビット線の電位変化が一例として示される。
次いで、センスアンプSAが活性化され、ビット線の電位が検知、増幅されかつラッチされる。このセンスアンプSAによるセンス動作が完了し、各ビット線の電位が確定すると、列選択線CSL上の列選択信号が活性状態とされる。これにより、選択ビット線が内部IO線に接続され、選択ビット線のデータ(センスアンプによりラッチされているデータ)が内部IO線上に伝達される。次いで書込転送指示信号φbwが活性状態とされ、3状態バッファ25cwが活性化され、ラッチ25aに格納されたデータが内部IO線を介して選択ビット線に伝達される。
この3状態バッファ25cwの駆動力はセンスアンプSAの駆動力よりも大きいため、選択ビット線の電位は、このラッチ25aに格納されたデータに対応する電位へ変化する。選択ビット線電位が転送されたデータに応じて変化しかつ安定化すると、メモリセルへのデータ書込が完了し、ワード線WLが非選択状態へ駆動され、次いでセンスアンプSAが非活性状態とされる。また、列選択線CSL上の列選択信号が非選択状態とされ、各ビット線が内部IO線IOと分離されて、また所定電位レベルにプリチャージされる。また、書込転送指示信号φbwが非活性状態とされ、3状態バッファ25cwが非活性状態となり、出力ハイインピーダンス状態となる。この書込転送指示信号φbwの活性化期間は、選択ビット線電位が伝送された書込データに対応する電位レベルに変化して安定化する期間すなわち、センスアンプのラッチデータが書込データに応じて変化しかつ安定化する時間であればよい。
次に、DRAMアレイからレジスタへのデータ転送動作について説明する。このDRAMメモリセルアレイからレジスタへの転送の際においても、データ転送指示に従ってDRAMアレイにおいてメモリセル選択動作が行なわれる。すなわち、レジスタからDRAMのデータ転送動作の場合と同様にして、まずワード線WLが選択状態へ駆動され、次いでセンスアンプSAが活性化される。これにより、各ビット線の電位はメモリセルの記憶データに応じた電位レベルに保持される。このビット線電位が安定化すると、列選択線CSL上に活性状態の列選択信号が与えられ、列選択ゲートTGが導通し、選択ビット線の電位(センスアンプSAによりラッチされている)が内部IO線IO上に伝達される。内部IO線IO上の電位が選択ビット線の電位に応じた電位レベルに変化しかつ安定化すると、読出転送指示信号φbrが活性化され(図11において、Hレベル)、3状態バッファ25crが活性化され、内部データ線IOへの信号電位を増幅し、ラッチ25aへ伝達する。これにより、選択メモリセルのデータがラッチ25aにラッチされる。
この図10に示す構成の場合、レジスタとDRAMメモリセルアレイの間のデータ転送の方向にかかわらず、メモリセル選択シーケンス(各信号の活性化タイミング)は同じである。したがって、DRAMアレイへのアクセス指示が与えられるときにメモリセル選択動作を開始することが要求されるだけであり、動作モードに応じて信号の活性化タイミングを異ならせる必要がなく、制御が容易となる。
また、このワード線WL上の信号、センスアンプSAおよび列選択線CSL上の列選択信号の活性化タイミングは、従来のDRAMのそれと同じであり、複雑な設計変更は何ら要求されない。また、DRAMセンスアンプSAは、内部IO線IOを対応のビット線上の電位に応じて駆動する能力が要求されるだけであり、大きな駆動能力は要求されないため、センスアンプの占有面積を低減することができる。
またラッチ25aも、単に与えられたデータを保持する能力が要求されるだけであり、大きなラッチ能力は何ら要求されない。レジスタ間転送においては、レジスタ20および22のうちの一方のレジスタにおいて書込転送指示信号φbwが活性化され、他方のレジスタにおいて読出転送指示信号φbrが活性状態とされる。これにより、確実に、一方のレジスタから他方のレジスタへグローバルIO線GIOiを介してデータの転送を行なうことができる。
[レジスタ回路の変更例2]
図12は、図6に示すレジスタ20および22に含まれるレジスタ回路の第2の変更例の構成を示す図である。図12において、レジスタ回路25は、他回路から与えられるデータをラッチしかつラッチデータをグローバルIO線GIOi上に伝達する書込バッファ26wと、グローバルIO線GIOi上のデータをラッチしかつラッチしたデータを他回路へ転送する読出バッファ26rを含む。これらの書込バッファ26wおよび読出バッファ26rは他回路へのデータバス線とグローバルIO線GIOiの間に並列に設けられる。
書込バッファ26wは、読出転送指示信号φarの活性化に応答して活性化され、他回路から与えられたデータを増幅するアンプ26waと、アンプ26waにより増幅されたデータをラッチするラッチ回路26wbと、書込転送指示信号φbwの活性化に応答して活性化され、ラッチ回路26wbにラッチされたデータをグローバルIO線GIOi上に伝達するドライバ26wcを含む。ドライバ26wcは、DRAMメモリセルアレイのセンスアンプよりも大きな駆動力を有し、高速でグローバルIO線GIOiをラッチ回路26wbにラッチされたデータに対応する電位レベルへ駆動する。
読出バッファ26rは、読出転送指示信号φbrの活性化に応答して活性化され、グローバルIO線GIOi上のデータを増幅するアンプ26raと、アンプ26raにより増幅されたデータをラッチするラッチ回路26rbと、書込転送指示信号φbwの活性化に応答して活性化され、ラッチ回路26rbのラッチデータを他回路へ伝達するドライバ26rcを含む。このドライバ26rcも他回路へのデータバス線を高速で駆動する。ドライバ26wcおよび26rcは、非活性化時出力ハイインピーダンス状態にある。ラッチ回路26wbおよび26rbは、与えられたデータをラッチする機能を備えていればよく、それぞれ、たとえば図10に示すようなインバータラッチで構成される。転送指示信号φar、φbw、φbr、およびφawは先の図10に示す転送指示信号と同じである。したがって、この図12に示すレジスタ回路とDRAMとの間のデータ転送動作は、図11に示す動作波形図で示される動作と同じである。
図12に示すように、読出バッファ26rおよび書込バッファ26wを設けることにより、他回路からのデータのラッチとグローバルIO線GIOi上のデータのラッチを並行して行なうことができ、データ転送効率を改善することができる。
以上のように、この発明の実施の形態1に従えば、DRAMメモリセルアレイの内部データ線であるグローバルIO線GIOiそれぞれにデータ転送のためのレジスタ回路を設けたため、レジスタ間のデータ転送をDRAMの内部データバス(グローバルIO線)を用いて行なうことができ、配線占有面積を低減することができる。また、DRAMアレイのグローバルIO線の延在方向について対向する2辺に沿って配設しているため、レジスタ間距離を最短とすることができ、高速でデータ転送を行なうことができる。
[実施の形態2]
図13は、この発明の実施の形態2に従うメモリ集積回路装置の要部の構成を概略的に示す図である。この図13に示す集積回路装置においては、グローバルIO線GIO0〜GIOnに接続されるレジスタ20および22に加えて、さらに、メモリセルアレイ1の行方向において対向する辺に沿ってレジスタ30および32がそれぞれ配置される。レジスタ30および32は、レジスタ20および22と同じ構成を備える。レジスタ20および22は、先の実施の形態1において述べたレジスタ回路のいずれの構成を備えてもよい。レジスタ30および32は、行方向に沿ってメモリセルアレイ1上にわたって延在して配置されるサブグローバルIO線SGIO0〜SGIOnにより相互接続される。レジスタ30および32の各々は、これらのサブグローバルIO線SGIO0〜SGIOnそれぞれに対応して配置されるレジスタ回路を備える。サブグローバルIO線SGIO0〜SGIOnは、グローバルIO線GIO0〜GIOnにそれぞれ相互接続される。
図14は、この図13に示すレジスタの配置におけるレジスタ間相互接続を模式的に示す図である。図14において、レジスタ20および22は、グローバルIOデータバスGIOにより相互接続される。グローバルIOデータバスは、グローバルIO線GIO0〜GIOnを含む。レジスタ30および32は、サブグローバルIOデータバスSGIOにより相互接続される。サブグローバルIOデータバスSGIOは、サブグローバルIO線SGIO0〜SGIOnを含む。
グローバルIOデータバスGIOとサブグローバルIOデータバスSGIOとは、コンタクトCTHにより相互接続される。レジスタ20および30は、メモリ集積回路装置の外部の装置に外部データバスを介して接続される。レジスタ22および32は、内部データバスを介して内部回路(プロセサなどのロジック)に接続される。
レジスタ20、22、30および32は、先の実施の形態1において示した構成のいずれかを備える。図14においては、ドライバまたはアンプまたはゲートをスイッチング素子として例示的に示す。
レジスタ20は、ラッチ20aと、転送指示信号φEK1に応答して活性化され、外部データバスとラッチ20aの間でデータ転送を行なうスイッチング素子20bと、転送指示信号φGK1に応答して活性化され、ラッチ20aとグローバルIOデータバスGIOとの間でデータ転送を行なうスイッチング素子20cを含む。レジスタ22は、ラッチ22aと、転送指示信号φIK2に応答して活性化され、内部データバスとラッチ22aの間でデータ転送を行なうスイッチング素子22bと、転送指示信号φGK2の活性化に応答して活性化され、ラッチ22aとグローバルIOデータバスGIOとの間でデータ転送を行なうスイッチング素子22cを含む。
レジスタ30は、ラッチ30aと、転送指示信号φEK3の活性化に応答して活性化され、ラッチ30aと外部データバスとの間でデータ転送を行なうスイッチング素子30bと、転送指示信号φGK3の活性化に応答して活性化され、ラッチ30aとサブグローバルIOデータ線SGIOとの間でのデータ転送を行なうスイッチング素子30cを含む。
レジスタ32は、ラッチ32aと、転送指示信号φIK4の活性化に応答して活性化され、内部データバスとラッチ32aとの間でデータ転送を行なうスイッチング素子32bと、転送指示信号φGK4の活性化に応答して活性化され、ラッチ32aとサブグローバルIOデータバスSGIOとの間でデータ転送を行なうスイッチング素子32cを含む。次にこのレジスタ20からレジスタ22、30、および32へのデータ転送およびDRAMメモリセルへのデータ書込動作について図15に示すタイミングチャート図を参照して説明する。
外部データバス上にデータ(A)が与えられ、このデータ(A)の取込指示信号が与えられると、時刻t1において、転送指示信号φEK1が活性状態のHレベルとされ、ラッチ20aに外部データバス上のデータ(A)がラッチされる。次いで、レジスタ間転送指示またはDRAM書込指示が与えられると、時刻t2において、転送指示信号φGK1が活性状態のHレベルとされ、スイッチング素子20cにより、グローバルIOデータバスGIOおよびサブグローバルSGIOが駆動され、これらのデータバスGIOおよびSGIO上にデータ(A)が伝達される。
レジスタ間データ転送が指令されている場合には、DRAMアレイへのアクセスが行なわれていないことを条件として、時刻t3において転送指示信号φGK2およびφGK4が活性状態のHレベルとされ、ラッチ22aおよび32aにデータ(A)が転送されてラッチされる。次いで、DRAMへのデータ書込が指令されると、時刻t4においてワード線が選択状態へ駆動されかつ列選択線CSL上の列選択信号が選択状態とされ、このアドレス指定されたメモリセルへデータ(A)が書込まれる。このDRAMメモリセルへのデータ書込の時刻t5においては転送指示信号φGK1が非活性状態とされる。DRAMメモリセルアレイにおいては、センスアンプにより書込データがラッチされており、転送指示信号φGK1がワード線および列選択線CSLの選択状態にある間に非活性状態へ駆動されてもDRAMへのデータ書込は確実に行なわれる。
データ読出およびレジスタ間転送においては、先の実施の形態1の場合と同様のシーケンスで、選択メモリセルのデータをデータバスGIOおよびSGIO上に読出した後に、データ転送先のレジスタのスイッチング素子を活性状態とする。
DRAMアレイ周辺に沿って複数のレジスタ(図13においては4個のレジスタ)を配置することにより、たとえば外部データバスからレジスタ20へのデータを書込む動作と並行して、レジスタ30からDRAMへデータを書込むことができる。レジスタ20および30を交互に利用することにより、効率的に外部データのDRAMへの書込を行なうことができる。また、レジスタ22および32においても交互に利用することにより、内部データバスに接続されるプロセサなどのロジックとDRAMとの間で高速でデータの転送を行なうことができる。
また図14に示すように、レジスタ20および30が外部データバスに共通に結合され、またレジスタ22および32が内部データバスに共通に結合される構成に代えて、レジスタ20のみが外部データバスに結合され、レジスタ22、30および32がそれぞれ別々の内部データバスに接続される場合、各内部のロジックを各レジスタ近傍に配置することにより、必要とされるロジック(プロセサなど)とレジスタの間でのデータ転送を効率的に行なうことができる。
以上のように、この発明の実施の形態2に従えば、DRAMアレイの四辺に対応してレジスタを配置することにより、各レジスタに対応して内部回路を配置することにより、内部回路とDRAMアレイとの間での高速データ転送を行なうことができる。また、外部から与えれたデータをDRAMメモリセルアレイへ書込むとともに、内部データバスを介して内部回路(プロセサなどのロジック)へ転送することができ、外部から与えられるデータを一旦DRAMへ書込んだ後に、再びDRAMへアクセスして内部回路へこの書込データを転送する必要がなく、データ転送を効率的に行なうことができる。
なお、図14および図15に示す転送指示信号の発生については後に説明する。
[実施の形態3]
図16は、サブグローバルIO線、グローバルIO線およびローカルIO線の配置を概略的に示す図である。図16においては、一例として、メモリセルアレイは8個の行ブロックRB♯0〜RB♯7と8個の列ブロックCB♯0〜CB♯7に分割される。各サブアレイブロック(図示せず)に対して4つのローカルIO線LIOa〜LIOdが配置される。先の実施の形態1と同様、ワード線シャント領域にグローバルIO線GIO0〜GIO31が、各列ブロックに対し4本の割合で配置される。
サブグローバルIO線SGIO0〜SGIO31は、ローカルIO線LIOa〜LIOdと平行に同一配線層に形成される。したがって、1つの行ブロックに対し4本のサブグローバルIO線が配置されるようにサブグローバルIO線SGIO0〜SGIO31が分散して配置される。サブグローバルIO線SGIO0〜SGIO31は、それぞれ、グローバルIO線GIO0〜GIO31にコンタクトCH0〜CH31を介して電気的に持続される。
図17は、図16のバス配置における各IO線の配線層の関係を模式的に示す図である。図17において、半導体基板40上に、第1層金属(たとえばアルミニウム)配線層でたとえば構成されるローカルIO配線41a、41b、41c、および41dが形成される。ローカルIO配線41bおよび41cの間に、同様、第1層金属(たとえばアルミニウム)配線層に形成されるサブグローバルIOバス配線42aおよび42bが配置され、ローカルIO配線41dに隣接して、第1層金属(たとえばアルミニウム)配線層に形成されるサブグローバルIO配線42cおよび42dが配置される。グローバルIO配線(GIO)43は、これらの配線41a〜41dおよび42a〜42dより上層のたとえば第2層金属(たとえばアルミニウム)配線により形成され、サブグローバルIO配線42aとアルミニウムなどの金属材料のコンタクト部材CHにより接続される。サブグローバルIO線42b、42cおよび42dも、図示しない領域においてそれぞれ対応のグローバルIO配線に同様のコンタクト部材CHにより接続される。アルミニウム配線に代えて別の金属配線が用いられてもよい。
この図17に示すように、ローカルIO線LIOa〜LIOdと同一配線層にサブグローバルIO線SGIO0〜SGIO31を配置することにより、新たに、このサブグローバルIO線のための配線層を追加する必要がなく、配線層増加によるプロセスコストの増加を抑制することができる。
[変更例]
図18は、サブグローバルIO線の配置の変更例を示す図である。図18において、メモリセルアレイ1へのワード線シャント領域にグローバルIO線GIO〜GIOnが配置される。一方、メモリセルアレイ1上にわたって、メモリセルアレイ1において用いられていない配線層に形成されるサブグローバルIO線SGIO0〜SGIOnが分散して配置される。これらのサブグローバルIO線SGIO0〜SGIOnはそれぞれ、グローバルIO線GIO0〜GIOnとコンタクト部材CH0〜CHnにより接続される。サブグローバルIO線SGIO0〜SGIOnは、メモリセルアレイ1において用いられる配線層と異なる配線層に形成されており、メモリセルアレイ1上に適当な間隔をおいて分散して配置することができる。
図19は、図18に示すサブグローバルIO線配置における配線層の関係を模式的に示す図である。図19において、半導体基板50上に、ワード線WLのための第1層ポリシリコン配線51が配設される。この第1層ポリシリコン配線51上に、ビット線BLのための第2層ポリシリコン配線52が配置される。この第2層ポリシリコン配線52上に、ワード線WLの抵抗を低減するための第1層金属(たとえばアルミニウム)配線(AL)53が配設される。この第1層金属(たとえばアルミニウム)配線層に、ローカルIO線LIOのための第1層金属(たとえばアルミニウム)配線54a〜54dが所定の間隔をおいて配置される。この第1層金属(たとえばアルミニウム)配線53、および54a〜54d上に、グローバルIO線GIOiのための第2層金属(たとえばアルミニウム)配線55が配設される。
この第2層金属(たとえばアルミニウム)配線55上に、サブグローバルIO線SGIOのための第3層金属(たとえばアルミニウム)配線56a、56b、および56cが所定の間隔をおいて配置される。第3層金属配線56aは、コンタクト部材CHを介して、第2層金属配線55に接続される。
この図19に示すように、サブグローバルIO線SGIO0〜SGIOnのための配線を第3層金属配線層に形成することにより、メモリセルアレイ1におけるレイアウトに何ら影響を及ぼすことなくサブグローバルIO線SGIO0〜SGIOnを配置することができる。また、ローカルIO線のための配線54a〜54dの間にサブグローバルIO線を配置する必要がなく、ローカルIO線のレイアウト面積が低減される。
なお、この図19に示す配線層の関係は、正確な断面構造を示してはいない。グローバルIO線GIOiは、ワード線シャント領域に配設され、その領域においてはビット線BLは配設されず、第1層金属配線53と第1層ポリシリコン配線51とが接続されるためである。
なお、このサブグローバルIO線のための配線層は、第3層金属配線層でなくもよい。メモリセルアレイ1において用いられていない配線層であればよく、グローバルIO線のための第2層金属(たとえばアルミニウム)配線55よりも下層に形成されてもよい。
以上のように、この発明の実施の形態3に従えば、メモリセルアレイ1の行方向において対向するレジスタを、ローカルIO線と平行なサブグローバルIO線により相互接続しているため、最短距離でこれらのレジスタを相互接続することができ、レジスタ間データ転送を高速で行なうことができる。また、これらのサブグローバルIO線とローカルIO線とを同一配線層に形成すれば、追加の配線層が不要となり、配線層増加に伴うプロセスコストの増加を抑制できる。また、このサブグローバルIO線をメモリセルアレイ1において用いられていない配線層に形成することにより、メモリセルアレイ1のレイアウトに何ら影響を受けることなくサブグローバルIO線を配設することができ、配線レイアウトが容易となる。また、ローカルIO線の間にサブグローバルIO線を配設する必要がなく、ローカルIO線のレイアウト面積を低減することができる。
[実施の形態4]
図20は、この発明の実施の形態4に従うメモリ集積回路装置の全体の構成を概略的に示す図である。図20において、DRAMメモリセルアレイ1の列方向についての両側に、レジスタ20および22が対向して配置される。レジスタ20および22は、DRAMメモリセルアレイ1の内部データバス線であるグローバルIO線GIO0〜GIOnに接続される。これらのレジスタ20および22メモリセルアレイ1の構成は、先の実施の形態1において説明したものと同じである。
メモリ集積回路装置は、さらに、レジスタ20と外部との間のインタフェースをとるための外部インタフェース60を含む。この外部インタフェース60は、外部から与えられる外部制御信号および外部アドレス信号を外部クロック信号ExCLKに同期して取込み、バッファ処理した外部制御信号およびアドレス信号を生成する。外部インタフェース60は、さらに、外部クロック信号ExCLKに同期して外部データの書込および読出を行なう。この外部インタフェース60は、レジスタ20とデータの授受のみを行ない、外部制御信号および外部アドレス信号はレジスタ20へは転送されない。
メモリ集積回路装置は、さらに、外部インタフェース60から与えられる外部制御信号をデコードし、レジスタ20のデータ転送動作を制御する転送制御信号φaeおよびφbeを生成する外部コントローラ62を含む。この外部コントローラ62は、また外部制御信号をデコードし、そのデコード結果がDRAMアレイ1へのアクセスを示すときには、DRAM1に対する指定された動作を示す制御信号を生成し、DRAMコントロール64へ与える。このDRAMコントロール64の構成については後に詳細に説明する。
メモリ集積回路装置は、さらに、データの処理機能およびDRAMに対するアクセス指示およびアドレス信号を生成する機能を備える内部回路(ロジック)66を含む。この内部回路(ロジック)66は、たとえばプロセッサを含む。この内部回路66は、外部クロック信号ExCLKを逓倍する逓倍回路68から与えられる内部クロック信号InCLKに同期して動作する。外部コントローラ62は、外部クロック信号ExCLKに同期して動作する。クロック信号ExCLKおよびInCLKは同期している。
レジスタ22と内部回路66の間に、内部インタフェース68が設けられる。この内部インタフェース70は、外部インタフェース60と同様の構成を備え、内部クロック信号InCLKに同期して内部回路66から与えられるアドレス信号および制御信号を取込みかつこの内部クロック信号InCLKに同期して内部回路66とデータの授受を行なう。この内部インタフェース70は、取込んだアドレス信号および制御信号を内部コントローラ72へ与える。
内部コントローラ72は、逓倍回路68からの内部クロック信号InCLKに同期して内部制御信号をデコードし、そのデコード結果に従ってレジスタ22のデータ転送動作を制御する転送制御信号φaiおよびφbiを生成する。内部コントローラ72は、また内部制御信号をデコードし、そのデコード結果がDRAMアレイ1へのアクセスを示す場合には、指定された動作モードを指定する制御信号をDRAMコントロール64へ与える。
DRAMコントロール64は、外部コントローラ62および内部コントローラ72から与えられるアクセス指示信号に従って、アクセス調停を必要に応じて行なって、その指定された動作モードに従ってDRAMドライバ74を駆動する。このDRAMドライバ74は、DRAMアレイ1のワード線を選択するためのロウデコーダおよび列選択線を駆動するコラムデコーダ、センスアンプを活性化するセンスアンプ活性化回路、ビット線を所定電位にプリチャージするビット線プリチャージ/イコライズ回路およびそれらの制御信号を発生するアレイ周辺回路をすべて含む。DRAMコントロール64からのDRAMドライバ74に含まれるコラムデコーダを活性化するコラムデコードイネーブル信号CDEがまた外部コントローラ62および内部コントローラ72へ与えられる。外部コントローラ62および内部コントローラ72は、このコラムデコードイネーブル信号CDEが活性状態のときには、レジスタ間のグローバルIO線GIO0〜GIOnを介してのデータ転送が禁止される。
また外部コントローラ62と内部コントローラ72の間には、データ転送状態を示す転送状態指示RTが送受される。このデータ転送状態指示(フラグまたはビット)RTにより、レジスタ間のデータ転送時において、データ転送元のレジスタがグローバルIO線GIO0〜GIOnを転送データに従って駆動しているか否かを判別し、グローバルIO線GIO0〜GIOnが駆動された後に、転送先のレジスタがデータ書込状態に設定される。この外部コントローラ62と内部コントローラ72の間で、データ転送状態指示RTを送受することにより、確実にレジスタ間データ転送を行なうことができる。
図20において、内部コントローラ72は、また外部に対し、ロード/ストア信号およびロード/ストア転送信号を与えるように示される。ロード/ストア信号は、DRAMアレイと外部装置との間のデータのロード/ストアを指令する。ロード/ストア転送信号は、この内部回路と外部装置との間でのデータのロード/ストアを指示する。これらのロード/ストア信号またはロード/ストア転送信号に従って外部に設けられたコントローラが外部制御信号をそれぞれ所定の状態に設定する。ロード/ストア信号およびロード/ストア転送信号は、内部回路66が、プロセッサなどのようなプログラムに従って処理を実行する場合に生成される。画像データの処理などのように、データ処理が常時所定の順序で繰返し実行される場合には、このロード/ストア転送信号およびロード/ストア信号は特に必要ではない。外部コントローラが、所定のタイミングでこのDRAMアレイへのデータのロード/ストア動作を実行する。
レジスタ20およびレジスタ22に対しそれぞれ外部制御信号に従って動作する外部コントローラ62および内部制御信号に従って動作する内部コントローラ72を設けることにより、レジスタ20および22のそれぞれに対し外部制御信号および内部制御信号による制御が競合することがなく、正確なデータの転送およびDRAMアレイへのデータの書込/読出を行なうことができる。次に、図20に示すメモリ集積回路装置のレジスタ間データ転送動作およびDRAMアレイへのデータ書込動作について図21に示すタイミングチャート図を参照して説明する。
まず、DRAMメモリセルアレイへのデータ書込動作について説明する。
レジスタ20には、既に書込データ(WD)が格納されている。外部からの制御信号がDRAMメモリセルアレイへのデータ書込を指示するDRAMライト指示状態に設定される。クロックサイクル♯1において外部クロック信号ExCLKの立上がりに同期して外部インタフェース60がこの外部制御信号を取込み外部コントローラ62へ与える。そのときまた、DRAMメモリセルアレイのデータ書込を行なうアドレスを指定するDRAMアドレスが与えられ、同様、クロックサイクル♯1の外部クロック信号ExCLKの立上がりに同期して外部インタフェース60により取込まれ、DRAMドライバ74へ与えられる。
外部コントローラ62は、このDRAMライトを指示する外部制御信号に従ってDRAMコントロール64へデータ書込を指示する信号を与える。同時に、外部コントローラ62は、レジスタ20からグローバルIO線GIO0〜GIOn上に書込データを転送するために、転送指示信号φbeを活性状態とする。この活性状態の転送指示信号φbeに従ってレジスタ20がその格納された書込データ(WD)をグローバルIO線GIO上に伝達する。
DRAMドライバ74は、DRAMコントロール64の制御のもとに、アドレス指定された列に対応する列選択線CSLを選択状態へ駆動する。次いで、このDRAMアドレスに含まれるロウアドレスに従って、アドレス指定された行に対応するワード線が選択状態に駆動される。これにより、選択メモリセルへ、グローバルIO線GIOからの書込データ(WD)が転送されて書込まれる。書込に要するクロックサイクル期間(図21においては2クロックサイクル)が経過すると、転送指示信号φbeが非活性状態とされ、グローバルIO線GIOがハイインピーダンス状態(または所定電位レベルのプリチャージ状態)に復帰する。また、列選択線CSLおよびワード線も非選択状態へ駆動される。
なお、この図21に示すデータ書込動作においては、DRAMアドレスが、ロウアドレスおよび列アドレスが同時に与えられており、ノンマルチプレクスアドレスとして示されている。したがって列選択線CSLをワード線よりも早いタイミングで立上げることができる。この行列選択シーケンスは、通常のDRAMにおけるように、ワード線が列選択線CSLよりも早いタイミングで活性状態へ駆動されるように構成されてもよい。また、DRAMアドレスは、ロウアドレスとコラムアドレスがマルチプレクスして与えられてもよい。この場合、外部制御信号はDRAMをアクティブ状態にするアクティブコマンドと、データの書込/読出を示すライト/リードコマンドとして別々に与えられる。アクティブコマンドが与えられるときにロウアドレス信号が取込まれて、DRAMメモリセルアレイの行選択動作が行なわれる。リード/ライトコマンドが与えられたときにコラムアドレスが取込まれ、列選択動作およびデータの書込/読出が行なわれる(従来のクロック同期型DRAMの動作シーケンスと同様)。
レジスタ20に格納されたデータを、グローバルIO線GIO0〜GIOnを介して選択メモリセルへ一括して書込むことにより、外部データバスのビット幅(外部データのビット数)が狭くても、大量のデータを一括して書込むことができ、高速書込を実現することができる。外部データはレジスタ20のレジスタ回路へ順次書込まれる。
次にレジスタ間データ転送動作について説明する。このレジスタ間データ転送においても、レジスタ20には転送用データ(TD)が格納されている状態においてレジスタ間データ転送が指示されるときの動作シーケンスが示される。外部制御信号がレジスタ間データ転送を指示するGIO転送指示状態に設定される。クロックサイクル♯4の外部クロック信号ExCLKの立上がりに同期して外部インタフェース60がこの外部制御信号を取込み外部コントローラ62に与える。外部コントローラ62は、この外部制御信号によるGIO転送指示に従って、DRAMコントロール64からのコラムデコードイネーブル信号CDEの非活性状態のときに、レジスタ20へ転送指示信号φbeを活性状態とする。これにより、グローバルIO線GIO0〜GIOn上にレジスタ20からの転送用データ(TD)が転送される。外部コントローラ62は、レジスタ20へ活性状態の転送指示信号φbeを伝えた後、所定のタイミングでレジスタ間データ転送の準備ができたことを示す信号RTを内部コントローラ72へ与える。
内部コントローラ72は、内部回路66からの内部制御信号に従ってレジスタ間データ転送が行なわれてデータを内部回路66へロードすることが知らされている(ロード/ストア転送指示信号が出力されている)。したがって内部コントローラ72は、この内部制御信号のGIOデータ取込指示と外部コントローラ62からのデータ転送準備完了指示RTとに従ってレジスタ22に対する転送指示信号φbiを所定期間活性状態とする。この活性状態の転送指示信号φbiに従ってレジスタ22はグローバルIO線GIO0〜GIOn上に伝達されている転送用データ(TD)を取込みラッチする。この後、内部回路66からのロード要求に従って内部コントローラ72の制御のもとに転送指示信号φaiが活性状態とされ、レジスタ22に格納された転送用データ(TD)が内部データバス71および内部インタフェース70を介して内部回路66へ転送される。
なお、レジスタ22からレジスタ20へのデータ転送も同様に行なうことができる。この場合、内部コントローラ72がロード/ストア転送指示信号を活性状態とし、外部コントローラに対しデータ転送を行なうことを知らせる。
これに応答して、外部に設けられたコントローラがレジスタ22からの転送データをレジスタ20へ格納するのに必要とされる転送指示信号を生成して外部インタフェース60へ与える。この外部制御信号の転送指示に従って外部コントローラ62が接続指示信号φbeを活性状態としてレジスタ22とグローバルIO線GIO0〜GIOnの接続を制御する。この場合においても、内部コントローラ72からの転送データ準備完了指示RTの準備完了指示に従って外部コントローラ62によるレジスタ20の制御が行なわれる。
図22は、図20に示す外部コントローラ62の全体の構成を概略的に示す図である。図22において、外部コントローラ62は、外部インタフェース60から与えられる外部制御信号を外部クロック信号ExCLKに従ってデコードし、該デコード結果に従って指定された動作モードを指定する信号を生成するコマンドデコーダ62aと、コマンドデコーダ62aからの動作モード指定信号に従ってレジスタ20に対する接続制御信号(転送指示信号)を発生するレジスタ制御回路62bを含む。図22においては、レジスタ20とグローバルIO線GIO0〜GIOnとの接続を制御するための制御信号および動作モード指示信号のみを示す。
コマンドデコーダ62aは、外部クロック信号ExCLKに従って、複数の外部制御信号の状態の組合せに従って指定された動作モードを判定する。複数の外部制御信号の状態の組合せで動作モードを指定することにより、各動作モードに対応して外部制御信号を設ける必要がなく、外部制御信号の数を低減することができる。レジスタ20からレジスタ22へのデータ転送が指定されたときには、ストア転送指示信号φRTSが活性状態とされる。レジスタ22からレジスタ20へのデータ転送が指定されたときには、ロード転送指示信号φRTLが活性状態とされる。DRAMアレイからのメモリセルデータの読出が指定されたときには、DRAMリード指示信号φDRが活性状態とされる。DRAMメモリセルアレイ1へのデータの書込が指定されたときには、DRAMライト指示信号φDWが活性状態とされる。
レジスタ制御回路62bは、これらの制御信号φRTS、φRTL、φDRおよびφDWと、図20に示すDRAMコントロール64からのコラムデコードイネーブル信号CDEおよび内部コントローラ72からの転送準備完了指示信号RTSに従って転送指示信号φberおよびφbewを活性状態とする。ここで、レジスタ20の構成としては、図10または図12に示す構成を想定しており、レジスタ20は、データ書込およびデータ読出が別々の経路を介して行なわれる。転送指示信号φberは、グローバルIO線GIO0〜GIOnからレジスタ20へのデータ転送を活性化する。信号φbewは、レジスタ20からグローバルIO線GIO0〜GIOnへのデータ転送を活性化する。レジスタ制御回路62bは、さらに、内部コントローラ72に対し、転送指示信号φbewの活性化に応答して転送準備完了指示信号RTLを与える。
図23は、レジスタ制御回路62bの転送指示信号φbew発生部の構成の一例を概略的に示す図である。図23において、ライト転送指示信号φbew発生部は、ストア転送モード指示信号φRTSとコラムデコードイネーブル信号CDEを受けるゲート回路62waと、ゲート回路62waの出力信号の活性化に応答して起動されて外部クロック信号ExCLKをカウントし、所定のクロックサイクル期間活性状態の信号を出力するカウンタ62wbと、DRAMライトモード指示信号φDWの活性化に応答して起動されて、外部クロック信号ExCLKをカウントし所定期間活性状態の信号を出力するカウンタ62wcと、カウンタ62wbおよび62wcの出力信号を受けるゲート回路62wdと、カウンタ62wbの出力信号を所定時間遅延する遅延回路62weを含む。
カウンタ62wcは、DRAMアレイへのデータ書込時に起動され、このDRAMへのデータ書込に要する期間活性状態の信号を出力する。カウンタ62wbは、レジスタ20からレジスタ22へのデータ転送時、この転送動作に必要とされる期間活性状態の信号を出力する。
ゲート回路62waは、ストア転送モード指示信号φRTSが活性状態にあり、かつコラムデコードイネーブル信号CDEが非活性状態のときに活性状態の信号を出力する。ゲート回路62wdは、カウンタ62wbおよび62wcの一方の出力信号の活性状態の間ライト転送指示信号φbewを活性状態とする。遅延回路62weからのデータ転送準備完了指示信号RTSは、このライト転送指示信号φbewが活性状態とされた後に活性状態とされる。遅延回路62weは、カウンタ62wbの出力信号の活性化のみを所定期間遅延する回路であってもよく、またカウンタ62wbの出力信号の活性化に応答して所定時間経過後所定の時間幅を有するワンショットのパルス信号を発生する遅延ワンショットパルス発生回路であってもよい。
この図23に示す構成においては、レジスタ20からレジスタ22へのデータ転送が指定されたときには、コラムデコードイネーブル信号CDEの非活性状態を条件としてカウンタ62wdが活性化され、ゲート回路62wdからのライト転送指示信号φbewが所定期間活性状態とされる。これにより、レジスタ20に格納された書込データがグローバルIO線GIO0〜GIOn上に転送される。DRAMメモリセルアレイへのデータ書込時には、DRAMライトモード指示信号φDWが活性状態とされ、カウンタ62wcの出力信号が活性状態となる。このときには、このDRAMへのデータ書込タイミングに合わせて、ライト転送指示信号φbewが活性状態とされる。
また、遅延回路62weは、ストア転送指示が与えられて、レジスタ20からグローバルIO線GIO0〜GIOn上に転送データが伝達されてから、その出力信号RTSを活性状態とする。レジスタ22は、グローバルIO線GIO0〜GIOnの転送データを正確に取込むことができる。
図24は、図22に示すレジスタ制御回路62bのリード転送指示信号φber発生部の構成の一例を示す図である。図24において、リード転送指示信号発生部は、転送準備完了指示信号RTLとロード転送モード指示信号φRTLを受けるゲート回路62raと、ゲート回路62raの出力信号の活性化に応答して起動されて外部クロック信号ExCLKをカウントして所定期間活性状態の信号を出力するカウンタ62rbと、DRAMリードモード指示信号φDRの活性化に応答して起動されて外部クロック信号ExCLKをカウントして所定期間活性状態の信号を出力するカウンタ62rcと、カウンタ62rbおよび62rcの出力信号を受けるゲート回路62rdを含む。
ゲート回路62rdからリード転送指示信号φberが出力される。リード転送指示信号発生部においてはコラムデコードイネーブル信号CDEは与えられない。データ転送準備完了指示信号RTLは、コラムデコードイネーブル信号CDEの非活性を条件として活性状態とされるためである。
この図24に示す構成においては、レジスタ22において転送データが準備されかつ外部からロード転送指示信号(コマンド)が与えられるとゲート回路62raの出力信号が活性状態となる。またカウンタ62rbは、このゲート回路62raの出力信号の活性化に応答して起動されて外部クロック信号ExCLKをカウントして、転送データの読込に必要とされる期間その出力信号を活性状態とする。
DRAMメモリセルアレイからのデータを読込む場合には、DRAMリードモード指示信号φDRが活性状態とされる。カウンタ62rcは、このDRAMメモリセルアレイからデータを読込むのに必要とされる期間その出力信号を活性状態とする。ゲート回路62rdは、したがって、レジスタ間データ転送およびDRAMメモリセルデータ読出の各動作モードにおいて必要とされる期間リード転送指示信号φberを活性状態とする。
なお、この図23および図24に示すレジスタ制御回路の構成においては、外部クロック信号ExCLKをカウントするカウンタを用いて転送指示信号φbewおよびφberを活性化する期間を決定している。しかしながら、外部からの制御信号に従ってこれらの制御信号の活性化タイミングが決定されてもよい。特に、DRAMライトモード指示信号φDWおよびDRAMリードモード指示信号φDRが、外部から与えられるDRAMをプリチャージ状態に移行させるプリチャージコマンドに従って非活性状態とされる構成の場合には、この信号φDWおよびφDRに応答するカウンタは特に設ける必要はなく、それぞれ活性状態への移行タイミングが各動作モードに合わせて設定されるように構成されればよい。
また、内部コントローラ72も、この図22ないし図24に示す外部コントローラ62の構成と同様の構成を備える。与えられる信号が外部制御信号に代えて内部制御信号となる。また、内部コントローラ72は、データ転送準備完了指示信号RTSを入力し、準備完了指示信号RTLを出力する。したがって構成は図22ないし図24に示す構成と同じであり、内部コントローラ72の構成は示さない。
図25は、図20に示すDRAMコントロール64およびDRAMドライバ74の構成を概略的に示す図である。図25において、DRAMコントロール64は、外部コントローラから与えられるDRAMリードモード指示信号φDReおよびDRAMライトモード指示信号φDWeならびに内部コントローラ72から与えられるDRAMリードモード指示信号φDRiおよびDRAMライトモード指示信号φDWiを受けるゲート回路64aと、ゲート回路64aの信号の活性化に応答してDRAMメモリセルアレイを活性化するために必要とされる制御信号を順次活性化するアレイ活性制御回路64bを含む。
図25においては、アレイ活性制御回路64bからは、DRAMアレイにおける行選択動作開始を指示するロウデコードイネーブル信号RDEおよび列選択動作開始を指示するコラムデコードイネーブル信号CDEを代表的に示す。また、DRAMメモリセルアレイ1へのデータの入出力は、レジスタ20および22を介して行なわれ、標準のDRAMのように入出力バッファを介しては行なわれない。本実施の形態においては、DRAMアレイへのデータ読出またはデータ書込が行なわれる場合内部での行選択動作および列選択動作シーケンスは同じであり、それぞれ所定のシーケンスに従って制御信号がアレイ活性制御回路64bから発生される。ゲート回路64aは、モード指示信号φDRe、φDWe、φDRiおよびφDWiのいずれかが活性状態とされると、その出力信号を活性状態へ駆動する。
データ読出時とデータ書込時において行および列選択シーケンスが異なる場合には、書込モード指示信号φDWeおよびφDWiを受けるゲートと読出モード指示信号φDReおよびφDRiを受けるゲートを別々に設け、これらの別々のゲートの出力信号をアレイ活性制御回路64bへ与えるように構成すればよい。
また、DRAMへのアクセス時に、ロウアドレスとコラムアドレスとが時分割多重化されて与えられ、ロウアドレス印加時には、アクティブコマンドが与えられ、かつコラムアドレス印加時にリード/ライトコマンドが与えられる構成の場合には、このアクティブコマンドを受けるゲートの出力信号により行選択動作が行なわれ、リード/ライトコマンドを受けるゲート回路の出力に従って列選択動作が実行される。メモリ集積回路装置へのコマンド印加シーケンスに従って適当な構成が利用されればよい。図25においては、そのうちの代表的な構成を示す。
DRAMコントロール64は、さらに、外部コントローラからのモード指示信号φDReおよびφDWeを受けるゲート回路64cと、内部コントローラからのモード指示信号φDRiおよびφDWiを受けるゲート回路64dと、ゲート回路64cおよび64dの出力信号に従って予め定められた優先順位に従ってアクセス競合を防止する調停回路64eを含む。
調停回路64eからの調停結果信号φABeは外部コントローラへ与えられ、調停結果信号φABiが内部コントローラへ与えられる。調停結果信号φABeおよびφABiは、アクセス禁止時には非活性状態とされる。調停結果信号φABeおよびφABiは、たとえば図23および図24に示すカウンタ62wcおよびカウンタ62rcへ与えられ、DRAMへのアクセスが禁止される(レジスタとグローバルIO線との間のデータ転送が禁止される)。ゲート回路64cは、動作モード指示信号φDWeおよびφDReの一方が活性状態とされるとその出力信号を活性状態へ駆動する。ゲート回路64dは、信号φDWiおよびφDRiの一方が活性状態となるとその出力信号を活性状態へ駆動する。
調停回路64eは、このゲート回路64cおよび64dの出力信号の一方のみが活性状態のときには、その活性状態とされたポート(外部コントローラまたは内部コントローラ)へのアクセスを許可するため、アクセス許可されたポートに対する調停結果信号φABeおよびφABiを活性状態とする。ゲート回路64cおよび64dの出力信号がともに活性状態になると予め定められた優先順位に従って調停が行なわれる。この調停は、早くアクセスを行なったポートがDRAMのアクセスへ行なうように構成されてもよい。一方のポートが常にDRAMへアクセスするように構成されてもよい。
DRAMドライバ74は、外部アドレス信号と内部アドレス信号とを受け、調停回路64eからの調停結果信号φABeおよびφABiに従って一方を選択的に通過させるマルチプレクサ74aと、アレイ活性制御回路64bからのロウデコードイネーブル信号RDEの活性化に応答して活性化され、マルチプレクサ74aを介して与えられるロウアドレス信号をデコードし、アドレス指定された行に対応するワード線WLを選択状態へ駆動するロウデコーダ74bと、アレイ活性制御回路64bからのコラムデコードイネーブル信号CDEの活性化に応答して活性化され、マルチプレクサ74aから与えられるコラムアドレスをデコードし、アドレス指定された列に対応する列選択線CSLを選択状態へ駆動するコラムデコーダ74cを含む。
マルチプレクサ74aを設けることにより、確実にDRAMのアクセスが許可されたポート(外部コントローラまたは内部コントローラ)からのアドレス信号に従ってメモリセル選択を行なうことができる。
図20に示す構成に代えて、外部コントローラ62および内部コントローラ72へ、それぞれ外部インタフェース60および内部インタフェース70から外部アドレス信号および内部アドレス信号がそれぞれ与えられるように構成してもよい。この構成の場合には、調停回路64eからの調停結果信号φABeおよびφABiにより、内部コントローラ62および72のアドレス出力の許可/禁止が決定される。禁止状態とされたアドレス出力はハイインピーダンス状態とされる。したがって同じアドレスバスを介してロウデコーダ74bおよびコラムデコーダ74cへ内部コントローラ72および外部コントローラ62からアドレス信号が与えられるように構成されても、アクセス禁止状態のアドレス出力はハイインピーダンス状態であり、正確にアクセス許可されたアドレスに従ったメモリセル選択を行なうことができる。
図26に示すように、DRAMメモリセルアレイ1の四辺に沿ってレジスタ20、22、30および32が配置される場合、各レジスタ20、22、30および32に対応してコントローラ80、82、84および86を配置する。コントローラ80、82、84および86各々へは、動作モードを指定するコマンドおよびレジスタ特定データが与えられる。このレジスタ特定データは、対応のコントローラが選択されたことを示すデータおよび転送先レジスタ特定データを含む。レジスタ間データ転送においてもレジスタ20、22、30および32がそれぞれ対応のコントローラ80、82、84および86により互いに独立に制御される。コントローラ80、82、84および86がそれぞれ与えられたコマンドに従って対応のレジスタ20、22、30および32をグローバルIO線またはサブグローバルIO線に接続することにより1つのレジスタから複数のレジスタへ同時にデータ転送を行なうことができる。
なお、図26に示す構成において、レジスタ特定データは転送先レジスタへの転送準備完了を知らせるために用いられる。各コマンドがスタンバイ状態から特定の状態に設定されたときにコントローラ80、82、84および86が活性状態とされる。図14に示すように、2つのレジスタ20および30が外部データバスに結合され、レジスタ22および32が内部データバスに結合される場合には、レジスタ間データ転送以外の動作でもこのレジスタ特定データは必要となる。
図27は、DRAMからのデータ読出シーケンスの他の変更例を示す図である。図27においては、DRAMメモリセルアレイから読出されたデータが同時にラッチ20およびラッチ22に転送されて格納される。
すなわち、時刻t1において、DRAMメモリセルアレイにおけるワード線WLが選択状態へ駆動され、次いでセンスアンプが活性化され、選択ビット線およびこの選択ワード線WLに接続されかつデータ転送が行なわれない非選択ビット線電位がそれぞれ対応のメモリセルデータに応じて変化しかつラッチされる。列選択線CSLが選択状態へ駆動されると、選択ビット線のセンスアンプによりラッチされたデータがグローバルIOデータバスGIO上に伝達され、グローバルIOデータバスGIO上の電位が、選択メモリセルデータRDに応じた電位レベルに変化する。
時刻t2において、リード転送指示信号φberおよびφbirが外部コントローラ62および内部コントローラ72(図20参照)から発生される(活性化される)。この活性状態のリード転送指示信号φberおよびφbirに応答してラッチ20およびラッチ22のデータ読出部が活性化され、グローバルIOデータバスGIO上の読出データRDがラッチ20およびラッチ22にそれぞれ格納される。
外部コントローラから与えられるリード転送指示信号φberは外部クロックExCLKに同期した信号であり、一方、内部コントローラから与えられるリード転送指示信号φbirは内部クロックInCLKに同期した信号である。したがってこれらの信号φberおよびφbirは同じ時刻t2において活性化される必要はない。またこれらの信号φberおよびφbirは同じ時間の間活性状態とされる必要もない。内部コントローラおよび外部コントローラはそれぞれ外部制御信号および内部制御信号により独立に制御することができる。したがって、この図22ないし図24に示す構成を利用して、この図27に示すDRAMメモリセルアレイからの読出データをレジスタ20およびレジスタ22へ同時に転送する動作を実現することができる。
ここで、外部コントローラおよび内部コントローラへ同時にDRAMリードコマンドを与えた場合、図25に示すDRAMコントロール64による調停動作により、一方のコントローラのみが動作可能状態とされる。したがってこの図27に示すように同時に転送指示信号φberおよびφbirを活性化するためには、後に説明するような調停回路が必要となる。しかしながら、この場合、単にグローバルIO線上のデータを読込むコマンドを別に準備しておき、このコマンドに従って一方のレジスタはグローバルIOデータバスGIO上のデータを読込む動作のみを行ない、他方のレジスタが、DRAMリード動作を行なってDRAMメモリセルアレイから読出されるデータを読込む動作を行なうように構成すればよい。この場合、単に準備されるコマンドが増加するだけであり、先の外部コントローラおよび内部コントローラの構成は特に変更する必要はない。
[調停回路の変更例]
図28は、図25に示すDRAMコントロール64の変更例の構成を示す図である。図28においては、調停動作を行なう部分のみの構成を示す。DRAMメモリセルアレイの活性化を行なうアレイ活性制御回路もこのDRAMコントロール64に含まれている。
図28において、DRAMコントロール64は、図25に示す構成に加えて、さらにDRAMリードモード指示信号φDReおよびφDRiを受けるゲート回路64fと、外部アドレス信号と内部アドレス信号との一致を検出する一致検出回路64gと、ゲート回路64fの出力信号と一致検出回路64gの出力信号とを受けるゲート回路64hと、ゲート回路64hの出力信号と図25に示す調停回路64eからの調停結果信号φABeを受けるゲート回路64iと、ゲート回路64hの出力信号と調停結果信号φABiを受けるゲート回路64jを含む。
ゲート回路64iからの調停結果指示信号φABeeは、外部コントローラへ与えられ、ゲート回路64jからの調停結果指示信号φABiiは内部コントローラへ与えられる。調停結果指示信号φABeeおよびφABiiは、非活性化時Lレベルとなって、対応のコントローラの動作を禁止する。
ゲート回路64fは、DRAMリードモード指示信号φDReおよびφDRiがともに活性状態のときに活性状態の信号(Hレベルの信号)を出力する。一致検出回路64gは、外部アドレス信号と内部アドレス信号が同じアドレスを指定するときには活性状態(Hレベル)の信号を出力する。ゲート回路64hは、ゲート回路64fの出力信号と一致検出回路64gの出力信号がともに活性状態のときにその出力信号を活性状態(Hレベル)とする。ゲート回路64iは、ゲート回路64hの出力信号が活性状態のときには、その調停結果信号φABeの状態にかかわらず調停結果指示信号φABeeを活性状態とする。同様に、ゲート回路64gも、ゲート回路64hの出力信号が活性状態のときには、調停結果信号φABiの状態にかかわらずその調停結果指示信号φABiiを活性状態とする。
この図28に示すDRAMコントロールの調停動作においては、外部および内部回路がともにDRAMメモリセルアレイの同じアドレス位置のメモリセルデータの読出を行なう場合には、ゲート回路64hの出力信号が活性状態となり、調停結果指示信号φABeeおよびφABiiがともに活性状態とされ、外部コントローラおよび内部コントローラがともに動作可能状態とされる。したがってこの場合には図20に示すレジスタ20およびレジスタ22がともにグローバルIO線GIO0〜GIOnに接続されて、そのグループIO線GIO0〜GIOn上に隣接したメモリセルデータを読込み格納する。
DRAMドライバ(図20参照)は、図25に示すように、調停回路64eの調停結果に従って外部アドレス信号および内部アドレス信号の一方を選択してメモリセル選択動作を行なう。外部アドレス信号および内部アドレス信号は同じアドレスを指定しており、いずれのアドレスが利用されても何ら問題は生じない。
図28に示すように、DRAMメモリセルアレイの同じアドレス位置のデータ読出を外部装置および内部回路が同時に要求した場合には、レジスタ20および22へのデータ読込を許可することにより、1回の動作で、DRAMメモリセルアレイからレジスタ20およびレジスタ22へデータを転送することができ、データ転送効率を改善することができる(外部装置または内部回路のウェイト時間をなくすことができるため)。
[実施の形態5]
図29は、この発明の実施の形態5に従うメモリ集積回路装置の全体の構成を概略的に示す図である。この図29に示すメモリ集積回路装置においては、レジスタ22に関してDRAMメモリセルアレイ1と対向するようにSRAMアレイ90が配置される。レジスタ22の各レジスタ回路は、SRAMアレイの内部データ線であるSRAMビット線SBL0〜SBLnに結合される。図29においては、SRAMアレイ90内において、1つのワード線SWLとSRAMビット線SBL0の交差部に配置されるSRAMメモリセルSMCを代表的に示す。内部回路66はこのSRAMアレイ90へアクセスする。レジスタ20に対しては外部インタフェース60が設けられ、装置外部とのデータの授受を行なう。この外部インタフェース60はバス幅交換機能を有し、外部データバスのバス幅に応じたデータの入出力を行なう。
SRAMはDRAMよりも高速のメモリである。レジスタ22を介してDRAMメモリセルアレイ1とSRAMアレイ90との間でデータを一括して転送し、必要なデータをSRAMアレイ90内に格納する。内部回路66がSRAMアレイ90へアクセスすることにより、必要とされるデータを高速でアクセスして処理を行なうことができる。SRAMアレイ90を、いわゆる「キャッシュ」として利用することにより、高速で処理を実行することのできるメモリ集積回路装置を実現することができる。また、SRAMアレイ90内の内部データバス線であるSRAMビット線SBL0〜SBLnをレジスタ22に接続することにより、SRAMアレイ90から対応のデータを一括してレジスタ22へ転送することができ、効率的なデータ転送を実現することができる。また、レジスタ22とSRAMアレイ90との間の専用の内部データバスを設ける必要がなく、配線占有面積が低減される。
[変更例1]
図30は、この発明の実施の形態5の変更例1の構成を概略的に示す図である。図30においては、内部回路のためのレジスタ22がインタフェース95を介してSRAM90aに結合される。インタフェース95とレジスタ22の間には内部データバス97aが配設され、インタフェース95とSRAM90の間には内部データバス97bが配設される。このインタフェース95は、SRAM90aのデータバス幅(データビット数)に合わせてバス幅を変換する機能を備える。この場合、SRAM90aのデータビット幅が、レジスタ22の格納ビット数(DRAMアレイのグローバルIO線GIO0〜GIOnの数)と同じであれば、インタフェース95は、単にデータ転送時SRAM90aへのデータの書込/読出を制御するだけであり、特にバス幅変更機能を備える必要はない。
SRAM90aは、さらに、インタフェース96を介して内部回路66に結合される。このインタフェース96は、内部回路66からのアクセス要求のもとに、SRAM90aに対しアクセスする。このインタフェース96は内部データバス99を介してSRAM90aに結合される。この場合、インタフェース96は、またデータバス幅変換機能を備えていてもよい。この内部データバス97bおよび99は、SRAM90aのSRAMアレイ内のSRAMビット線であってもよい。
この図30に示す構成においても、内部回路66は、SRAM90aへアクセスすることができる。したがって、必要とされるデータを高速メモリであるSRAM90aからアクセスして読出すことができ、高速のデータ処理が可能となり、また処理後のデータの格納をSRAM90aへ行なうことにより、高速でデータ処理結果の格納を行なうことができる。これにより、高速処理機能を備えるメモリ集積回路装置を実現することができる。DRAMアレイ1に対して外部回路用に設けられるレジスタ20は、外部インタフェース60を介して結合される。この構成は、先の図29に示す構成と同じである。
[変更例2]
図31は、この発明の実施の形態5の変更例2の構成を概略的に示す図である。この図31に示すメモリ集積回路装置においては、図29に示す構成と同様、SRAMアレイ90が配設される。このSRAMアレイ90上にわたってメモリデータバス線MDB0〜MDBnが配設される。このメモリデータバスMDB0〜MDBnはSRAMアレイ90に関して、レジスタ22と対向して配置されるレジスタ100に接続される。レジスタ100は、SRAMアレイ90と、SRAMデータバスSDBを介して一括してデータ転送を行なうことができる。このレジスタ100へは、また内部回路66がこの内部回路のデータバス幅に応じたビット数単位でレジスタ100へ選択的にアクセスする。この場合、内部回路66は、レジスタ100の内部回路66に結合されるポートを順次選択する機能を備える。
レジスタ22とレジスタ100との間のメモリデータバスMDB(MDB0〜MDBn)をSRAMアレイ90上にわたって配設することにより、レジスタ22およびレジスタ100の間の配線領域を特に設ける必要がない。ただレジスタ22とレジスタ100とを直線状のメモリデータバス線MDB0〜MDBnで接続することができ、最短距離でデータ転送を行なうことが可能となる。
またレジスタ100がSRAMアレイ90とSRAMデータバスSDBを介してデータ転送を行なうことにより、高速でデータの転送を行なうことができる。このSRAMデータバスSDBは、SRAMアレイのSRAMビット線にそれぞれ接続されてもよい。メモリデータバス線MDB0〜MDBnは、SRAMビット線よりも上層の配線層に形成されており、問題なくデータ転送をSRAMアレイ90とレジスタ100の間で行なうことができる。
この図31構成の場合、内部回路66はレジスタ100に格納されたデータを順次アクセスする。内部回路66内に、プリフェッチメモリが設けられており、プリフェッチメモリに順次データを格納しておけば、内部回路66は高速で必要とされるデータ処理を行なうことができる。またSRAMアレイ上層のメモリデータバス線MDB0〜MDBnをSRAMアレイ90上層にわたって配設することにより、SRAMアレイとレジスタ100との間のデータ転送とレジスタ22とレジスタ100との間のデータ転送を並行して行なうことが可能となる。
[チップレイアウト]
図32は、この発明に従うメモリ集積回路装置のチップ全体のレイアウトを概略的に示す図である。図32において、メモリ集積回路装置200は、4つの領域♯A、♯B、♯C、および♯Dに分割して配置される。領域♯Aにおいては、一例として2Mビットの記憶容量を備えるDRAMマット(アレイ)202aおよび一例として8Kビットの記憶容量を備えるSRAMアレイ204aが配置される。DRAMアレイ202aの両側に、第1のレジスタとしてのバスインタフェースユニット206aと、第2のレジスタとしてのDRAMリード/ライトバッファレジスタ(DRWB)208aが配置される。DRAMメモリアレイ202aとDRAMリード/ライトバッファ208aの間にDRAMメモリセルアレイの列を選択するためのコラムデコーダ214aが配置され、DRAMメモリアレイ202aのチップ中央側にDRAMメモリアレイ202aの行を選択するためのロウデコーダ212aが配置される。SRAMアレイ204aに関してDRAMリード/ライトバッファ(DRWB)208aと対向してSRAMアレイ204aとデータを転送するためのメモリリード/ライトバッファ(MRWB)210aが配置される。このメモリリード/ライトバッファ210aは、先に図31に示すレジスタ100に対応する。
領域♯Bにおいては、DRAMメモリアレイ(マット)202b、SRAMアレイ204b、バスインタフェースユニット(BIU)206b、DRAMリード/ライトバッファ(DRWB)208b、メモリリード/ライトバッファ(MRWB)210b、コラムデコーダ214bおよびロウデコーダ212bが配置される。この領域♯Aと領域♯Bにおける各構成要素は、この集積回路装置の中央領域に関して鏡映対称的に配置される。バスインタフェースユニット(BIU)206aおよび206bは、それぞれ外部とデータの転送を行ない、外部データバスに合わせてバス幅を変更する機能を併せ持つ。したがってこのバスインタフェースユニット(BIU)206aおよび206bは、それぞれ先の第1のレジスタおよび外部インタフェース両者を含む。
領域♯Cにおいては、DRAMアレイ202c、SRAMアレイ204c、バスインタフェースユニット(BIU)206c、DRAMリード/ライトバッファ(DRWB)208c、メモリリード/ライトバッファ(MRWB)210c、ロウデコーダ212c、およびコラムデコーダ214cが配置される。この領域♯Cにおける構成要素の配置は、領域♯Aにおける構成要素の配置と図の縦方向についての中心線に関して鏡映対称とされる。
領域♯Dにおいては、DRAMアレイ202d、SRAMアレイ204d、バスインタフェースユニット(BIU)206d、DRAMリード/ライトバッファ(DRWB)208d、メモリリード/ライトバッファ(MRWB)210d、コラムデコーダ214dおよびロウデコーダ212dが配置される。この領域♯Cと♯Dにおける構成要素は、この集積回路装置200の横方向に延在する中心線に関して鏡映対称的に配置される。各領域♯A〜♯Dにおける構成要素の配置を中心線に沿って鏡映対称的に配置することにより、1つの領域において構成要素を最適配置することにより、容易にこのメモリ集積回路装置200を最適配置することができる。
メモリ集積回路装置200の中央領域の破線で囲むブロック領域内に内部回路領域250が設けられ、必要とされる内部回路が配置される。この内部回路領域250内に内部回路およびコントローラなどが配置される。
なお、図32においては明確に示していないが、SRAMアレイ204a、204b、204cおよび204dに対してもそれぞれロウデコーダが配置される。コラムデコーダはメモリリード/ライトバッファ(MRWB)をSRAMアレイとの間に配置される。メモリリードバッファ(MRWB)とSRAMアレイとの間のデータ転送が全ビット線について同時に行なわれる場合、列選択動作は特に必要ではない。SRAMアレイ204a〜204dの各々は、256行32列に配列されるメモリセルを含む。DRAMアレイ202a〜202dの各々は、グローバルIO線の数は32本である。したがって領域♯A〜♯Dにおいて同時にデータ転送を行なうことにより、128ビットのデータ転送をDRAMアレイおよびSRAMアレイに対して行なうことができる。これにより、高速のデータ転送を行なうことができる。また内部回路領域250に形成される内部回路がSRAMアレイに対して、またはメモリリード/ライトバッファ(MRWB)に対してアクセスするときには、高速で内部回路が必要とされるデータを処理することができる。
以上のように、この発明の実施の形態5に従えば、DRAMの両側に設けられるレジスタのうち一方の内部回路のために設けられるレジスタに対しさらに内部データバスを用いてSRAMと接続したため、内部回路は高速メモリであるSRAMにアクセスすることができ、高速のデータ処理を実現することができる。
[他の適用例]
この発明に従うメモリ集積回路装置の内部回路としては、アドレス信号および制御信号を生成する機能を備える回路であればよく、シーケンスコントローラの制御の下に論理処置を行なうロジックおよびプログラムに従って動作を行なうプロセッサいずれが内部回路として設けられてもよい。
また、内部回路は、アドレスを生成することなく、画像データ処理などのようなシーケンシャルに同じ処理を繰返し実行する構成であってもよい。この場合には、単に内部回路がデータ要求を生成するかまたは所定のタイミングで内部で自動的にアドレスが生成される。外部のコントローラがデータ処理タイミング(外部クロック信号により進行状況をモニタすることができる)、およびDRAMのアクセスを制御する。
以上この発明の好ましい実施の形態について詳細に説明してきた。しかしながら本発明は、これまでに説明した実施の形態に限定されるものではなく、種々の変形が可能であり、本発明の範囲は添付の請求の範囲の記載により決定される。
Claims (1)
- メモリ集積回路装置であって、
行列状に配列される複数のメモリセルを有するメモリセルアレイ、
前記メモリセルアレイ上を渡って配置され、前記メモリセルアレイの選択された列とデータを授受する複数の内部データバス線、
各々が、前記複数の内部データバス線それぞれに対応して配置される複数の単位レジスタ回路を含む複数のレジスタ、および
データ転送指示に応答して、前記複数のレジスタの選択されたレジスタを前記複数の内部データバス線に結合する制御回路を備え、
前記複数のレジスタのすべてよりも少なくかつ少なくとも1つのレジスタが前記メモリ集積回路装置外部の外部装置に結合され、
前記複数のレジスタの少なくとも1つの残りのレジスタは、前記メモリ集積回路装置の内部回路に結合され、
前記制御回路は、
外部から与えられるデータ読出要求指示および外部アドレス信号と前記内部回路から与えられるデータ読出要求指示および内部アドレス信号とを受け、前記外部から与えられたデータ読出要求指示および前記内部回路からのデータ読出要求指示とが共に活性化されているかおよび前記外部アドレス信号と前記内部アドレス信号とが一致しているかを判定する判定回路と、
前記判定回路からの同時活性化の指示と前記アドレス信号の一致を示す一致指示とに応答して、前記外部装置に結合されるレジスタおよび前記内部回路に結合されるレジスタを内部データバス線に結合し、前記内部データバス線に読み出されたデータを前記外部装置に結合されるレジスタおよび前記内部回路に結合されるレジスタに読み込む読出仲裁回路とを含む、メモリ集積回路装置。
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