JP2002108691A

JP2002108691A - 半導体記憶装置および半導体記憶装置の制御方法

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Publication number: JP2002108691A
Application number: JP2000299012A
Authority: JP
Inventors: Tadaaki Yamauchi; 忠昭山内; Kunihiko Kozaru; 邦彦小猿
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2000-09-29
Filing date: 2000-09-29
Publication date: 2002-04-12
Also published as: US6931482B2; TW511096B; US20020040437A1; DE60103601D1; KR20020025650A; DE60103601T2; KR100442216B1; EP1202281B1; EP1202281A1

Abstract

(57)【要約】【課題】マイコンシステムにおいて制御しやすいロジ
ック内蔵ＤＲＡＭを提供する。【解決手段】インタフェース部２は、アドレス信号Ａ
ＤＤ．で指定される領域が、ロジック制御領域である場
合には、ＤＲＡＭ４とデータを授受する代わりに、レジ
スタ６とデータ授受を行なう。その際のデータ信号ＤＡ
ＴＡは、レジスタ６に保持されるロジック回路８に対す
る制御コマンドや、処理のための入力データである。レ
ジスタ６の保持内容に応じて、ロジック回路８は、たと
えば、暗号処理や、画像処理等の、マイコンでは時間を
要してしまう処理を実行する。処理結果はレジスタ６に
保存され、ＤＲＡＭに対する読出と同様のシーケンスで
読出される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、より特定的にはロジック回路を内蔵した半導体
記憶装置およびその制御方法に関する。

【０００２】

【従来の技術】図５３は、従来の、６４Ｍｂｉｔの容量
を有し、ワード構成が×１６ｂｉｔであるシンクロナス
ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）の
ピン配置を示した図である。

【０００３】図５４は、ＳＤＲＡＭの端子名と機能とを
示した図である。図５３、図５４を参照して、従来のＳ
ＤＲＡＭは、５４ピンの端子を有するパッケージに収め
られており、マスタクロックが入力される端子ＣＬＫ，
クロックイネーブル信号が入力される端子ＣＫＥ，チッ
プセレクト信号が入力される端子／ＣＳ，ロウアドレス
ストローブ信号が入力される端子／ＲＡＳ，コラムアド
レスストローブ信号が入力される端子／ＣＡＳ，ライト
イネーブル信号が入力される端子／ＷＥを有している。

【０００４】従来のＳＤＲＡＭは、さらに、データ入出
力信号を授受する端子ＤＱ０〜ＤＱ１５，出力ディスエ
ーブル信号／ライトマスク信号が入出力される端子ＤＱ
Ｍ（Ｕ／Ｌ），アドレスが入力される端子Ａ０〜Ａ１
１，バンクアドレスが入力される端子ＢＡ０，ＢＡ１，
電源が与えられる端子ＶＤＤ，出力用電源が与えられる
端子ＶＤＤＱ，接地電位が与えられる端子ＶＳＳ，出力
用接地電位が与えられる端子ＶＳＳＱを有している。

【０００５】これらの端子は、図５３に示すように、１
番ピンから１３番ピンおよび４２番ピンから５４番ピン
の間にデータ入出力端子および電源が配置され、１５番
ピンから１９番ピンおよび３７番ピンから３９番ピンの
間に制御信号およびクロック信号が配置されており、２
０番ピンから３５番ピンの間にアドレス入力ピンが配置
されている。このような端子配置は、ある程度汎用性を
有しており、メモリを搭載するシステムに用いられる基
板にもよく使われている。

【０００６】図５５は、従来のロジック内蔵ＤＲＡＭの
構成を示す図である。図５５を参照して、チップ５０１
には、ＤＲＡＭ５０４とロジック５０８が搭載されてお
り、ＤＲＡＭへのアクセス用の制御信号／ＲＡＳ，／Ｃ
ＡＳ，…，／ＣＳや、アドレス信号ＡＤＤ．およびデー
タ信号ＤＡＴＡを入力する、あるいは、出力する端子が
設けられている。

【０００７】チップ５０１には、さらに、ロジック特有
の制御ピンＣＴＲ０，ＣＴＲ１や、ロジックにアクセス
要求をするリクエスト信号ＲＥＱを入力する端子および
ロジックが処理完了を外部に知らせるためのストローブ
信号ＳＴＲＢを出力するための端子を含んでいる。

【０００８】

【発明が解決しようとする課題】従来は、ロジック５０
８を制御するために、ロジック５０８のための特有なピ
ンを設けていたため、図５３で示したような汎用的なＤ
ＲＡＭに対してピン数が増えたり、またボード上でシス
テムを組むためにロジック混在ＤＲＡＭを制御するため
に専用のコントローラを準備する必要があった。したが
って、通常のマイクロコンピュータに接続するような汎
用性が失われたり、またはシステムをコントロールする
ためにマイクロコンピュータに特殊なコマンドを使う必
要があった。

【０００９】この発明の目的は、汎用的なＤＲＡＭと同
様な制御方法でロジック部を制御することが可能なロジ
ック回路を混載した半導体記憶装置を提供することであ
る。

【００１０】

【課題を解決するための手段】請求項１に記載の半導体
記憶装置は、外部から与えられる制御信号、アドレスお
よびデータを受ける端子群と、アドレスによって指定さ
れる領域に対して制御信号に応じてデータの授受を行な
うメモリセルアレイと、メモリセルアレイに対して制御
信号、アドレスおよびデータが与えられるシーケンスと
同じシーケンスで端子群に制御信号、アドレスおよびデ
ータが与えられた場合に、アドレスが所定の第１の領域
を指定したときに制御信号、アドレスおよびデータの少
なくともいずれか１つに応じてデータ処理を行なうロジ
ック回路とを備える。

【００１１】請求項２に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成に加えて、端子群か
ら制御信号、アドレスおよびデータを受け、アドレスに
応じてメモリセルアレイとロジック回路のいずれか一方
に対して、制御信号、アドレスおよびデータの少なくと
もいずれか１つに応じた動作を指示するインターフェイ
ス部をさらに備え、ロジック回路は、インターフェイス
部からの指示内容を保持するデータ保持部と、データ保
持部の保持内容に応じてデータ処理を行なうデータ処理
回路とを含む。

【００１２】請求項３に記載の半導体記憶装置は、請求
項２に記載の半導体記憶装置の構成に加えて、指示内容
は、データ処理回路の動作を指定するコマンドと、デー
タ処理回路が処理する入力データとを含み、データ保持
部は、コマンドを保持する第１の保持回路と、入力デー
タを保持する第２の保持回路と、入力データをデータ処
理回路がデータ処理した処理結果を保持する第３の保持
回路とを含む。

【００１３】請求項４に記載の半導体記憶装置は、請求
項３に記載の半導体記憶装置の構成に加えて、データ保
持部は、データ処理回路がデータ処理を完了したか否か
を示すフラグを保持する第４の保持回路をさらに含む。

【００１４】請求項５に記載の半導体記憶装置は、請求
項３に記載の半導体記憶装置の構成において、データ処
理回路は、暗号処理を行ない、入力データは、暗号の鍵
データを含む。

【００１５】請求項６に記載の半導体記憶装置は、請求
項２に記載の半導体記憶装置の構成において、指示内容
は、データ処理回路の複数の動作モードの指定を含み、
データ保持部は、複数の動作モードを保持する保持回路
を有し、保持回路は、メモリアレイに一回に書込むデー
タ幅分のビットの容量を有し、ロジック回路に対する複
数の動作モードの指定は、メモリセルアレイに対する１
回のデータ書込を行なうシーケンスと同じシーケンスで
行なわれる。

【００１６】請求項７に記載の半導体記憶装置は、請求
項２に記載の半導体記憶装置の構成に加えて、インター
フェイス部は、制御信号に応じて書換え可能なモードレ
ジスタを含み、インターフェイス部は、モードレジスタ
の保持値に応じて第１の領域をアドレス空間のどこに割
当てるかを決定する。

【００１７】請求項８に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成において、所定の第
１の領域は、メモリセルアレイのアドレス空間の一部の
領域である。

【００１８】請求項９に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成において、所定の第
１の領域は、メモリセルアレイのアドレス空間以外の仮
想的なアドレス空間の一部の領域である。

【００１９】請求項１０に記載の半導体記憶装置は、請
求項９に記載の半導体記憶装置の構成において、ロジッ
ク回路は、仮想的なアドレス空間の一部である所定の第
１の領域へのアクセスに応じて、所定の第１の領域に対
応するメモリセルアレイのアドレス空間に格納されたデ
ータに処理を加える。

【００２０】請求項１１に記載の半導体記憶装置の制御
方法は、外部から与えられる制御信号、アドレスおよび
データを受ける端子群と、アドレスによって指定される
領域に対して制御信号に応じてデータの授受を行なうメ
モリセルアレイと、メモリセルアレイに対して制御信
号、アドレスおよびデータが与えられるシーケンスと同
じシーケンスで端子群に制御信号、アドレスおよびデー
タが与えられた場合に、アドレスが所定の第１の領域を
指定したときに制御信号、アドレスおよびデータの少な
くともいずれか１つに応じてデータ処理を行なうロジッ
ク回路とを備える半導体記憶装置の制御方法であって、
第１の領域を予約領域に指定するステップと、メモリセ
ルアレイへの書込シーケンスと同じシーケンスでアドレ
スによって第１の領域を指定してロジック回路へのコマ
ンドを与えるステップとを備える。

【００２１】請求項１２に記載の半導体記憶装置の制御
方法は、請求項１１に記載の半導体記憶装置の制御方法
の構成に加えて、メモリセルアレイへの読出シーケンス
と同じシーケンスで第１の領域を指定してロジック回路
の処理結果を読出すステップをさらに備える。

【００２２】請求項１３に記載の半導体記憶装置の制御
方法は、請求項１１に記載の半導体記憶装置の制御方法
の構成に加えて、半導体記憶装置は、端子群を介して、
キャッシュメモリを内蔵するマイクロコンピュータと接
続され、第１の領域をキャッシュメモリを使用しない領
域として指定するステップをさらに備える。

【００２３】請求項１４に記載の半導体記憶装置は、外
部から与えられる制御信号、アドレスおよびデータを受
ける第１の端子群と、行列状に配置される複数のメモリ
セルを含み、外部から与えられる選択信号に応じて活性
化され、アドレスによって指定される領域に対して制御
信号に応じてデータの授受を行なうメモリと、選択信号
に応じてメモリと相補的に活性化され、アドレスおよび
データの少なくともいずれか１つに応じてデータ処理を
行なうロジック回路と、選択信号を受ける第２の端子と
を備える。

【００２４】請求項１５に記載の半導体記憶装置は、請
求項１４に記載の半導体記憶装置の構成において、メモ
リは、第１の端子群に時分割に与えられる行アドレスと
列アドレスとを含むアドレスに応じてメモリセルの選択
動作を行ない、ロジック回路は、第１の端子群に一括し
て与えられるアドレスに応じて動作を行なう。

【００２５】請求項１６に記載の半導体記憶装置は、請
求項１５に記載の半導体記憶装置の構成に加えて、ロジ
ック回路は、行アドレスと列アドレスの変化を検知して
動作タイミングを発生するＡＴＤ回路を含む。

【００２６】

【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。

【００２７】［実施の形態１］図１は、本発明の実施の
形態１の半導体記憶装置１の構成を示したブロック図で
ある。

【００２８】図１を参照して、半導体記憶装置１は、制
御信号／ＲＡＳ，／ＣＡＳ，…，／ＣＳ，／ＷＥなどの
制御信号を受ける端子とアドレス信号ＡＤＤを受ける端
子とデータ信号ＤＡＴＡを受ける端子と、制御信号／Ｒ
ＡＳ，／ＣＡＳ，…，／ＣＳ，／ＷＥ、アドレス信号Ａ
ＤＤ．およびデータ信号ＤＡＴＡに応じて内部に制御信
号を出力するインターフェイス部２と、インターフェイ
ス部２の出力を受けて動作をするＤＲＡＭ４と、インタ
ーフェイス部２から与えられるデータやコマンドとを保
持するレジスタ６と、レジスタ６およびインターフェイ
ス部２からの出力に応じて信号処理などの動作を行なう
ロジック回路８とを含む。

【００２９】チップ１の端子は、汎用ＤＲＡＭで用いら
れている端子のみである。したがって、汎用ＤＲＡＭチ
ップを収めているのと同じパッケージを用いることがで
きる。たとえば図５３に示したようなピン配置を有する
パッケージである。

【００３０】そのため、本発明の半導体記憶装置１を既
存のアプリケーションで用いる場合に、既存の汎用ＤＲ
ＡＭと入換えるだけであるので、ボードの再設計や専用
の制御ＬＳＩを開発する必要がない。すなわち、汎用Ｄ
ＲＡＭとピンコンパチブルであるため、ソフトウェアの
変更だけで、新たな機能を追加することができる。たと
えば新たな機能としては、画像の高速処理用の回路や、
暗号処理などのマイクロコンピュータでは時間がかかっ
てしまう処理を行なうロジック回路の追加が考えられ
る。また、汎用ＤＲＡＭを収めているパッケージに数本
の未使用の端子、たとえば図５３における３６番ピンや
４０番ピンのようなＮＣ（ノンコネクション）ピンを用
いて制御信号を入力するようにしてもよい。

【００３１】次に、具体的な制御方法を説明する。搭載
されるロジック回路の制御には、いわゆるメモリマップ
ドＩＯ方式を適用する。

【００３２】図２は、実施の形態１のロジック内蔵半導
体記憶装置のメモリマップの例を示した図である。

【００３３】図２を参照して、チップに搭載されるＤＲ
ＡＭの容量を６４Ｍｂｉｔとし、ワード構成を×１６と
する。ＤＲＡＭのアドレスは、ＸアドレスがＸ０〜Ｘ１
３，ＹアドレスがＹ０〜Ｙ７である。よって、８ＭＢｙ
ｔｅを制御するメモリアドレスは０ｈ〜３ＦＦＦＦＦｈ
である。

【００３４】汎用のＤＲＡＭでは、このアドレス空間す
べてにデータをライトしてリードできる。このようなデ
ータをライトしてリードできる空間をＤＲＡＭ空間と呼
ぶことにする。本発明では、ある特定の領域を搭載する
ロジック回路のためのロジック制御領域に割当てる。た
とえばアドレスの０ｈ〜１Ｆｈの空間をロジック制御領
域に割当てる。ロジック制御領域の容量は、たとえば、
２５６×２Ｂｙｔｅの５１２Ｂｙｔｅである。このアド
レス空間に書込むデータによってロジックを制御するコ
マンドやモードを選択することができる。

【００３５】図２では、最下位アドレスに領域を確保し
たが、最上位側（３ＦＦＦＦＦｈ〜３ＦＦＦＥ０ｈ）に
ロジック制御領域を割当ててもよい。搭載するＤＲＡＭ
としてＳＤＲＡＭを想定した場合には、モードレジスタ
セット時にアドレスを割当てる領域を選択することがで
きるようにしてもよい。また、モードレジスタセット時
にロジック制御領域を割当てなければ、通常の６４Ｍｂ
ｉｔのＳＤＲＡＭとして使用することもできる。

【００３６】図３は、外部から入力される信号がロジッ
ク回路へ伝達される様子を説明するための図である。

【００３７】図３を参照して、インターフェイス部２
は、制御信号／ＲＡＳ，／ＣＡＳ，…，／ＣＳ，／Ｗ
Ｅ、アドレス信号ＡＤＤ．およびデータ信号ＤＡＴＡを
受けるバッファ３と、バッファ３の出力を受けてデコー
ドするデコード回路５とを含んでおり、デコード回路５
の出力に応じてレジスタ６はモードやコマンドなどの情
報を保持し、これらの保持した情報に応じてロジック回
路８が制御される。

【００３８】デコード回路５は、アドレス信号ＡＤＤと
データ信号ＤＡＴＡをデコードするが、アドレス信号に
よって指定されるロジック制御領域に書込まれたデータ
をそのままレジスタ６に保存する場合もある。レジスタ
が、ＳＲＡＭ（スタティックランダムアクセスメモリ）
などで構成されている場合には、アドレス信号ＡＤＤに
応じて指定されるＳＲＡＭの領域にデータが保持される
場合もある。また、レジスタ６の代わりに保持回路とし
てＤＲＡＭの一部の領域を用い、その領域にロジック回
路制御用のデータを保持させてもよい。

【００３９】図４は、実施の形態１の半導体記憶装置の
標準的なタイミングを説明するための波形図である。

【００４０】図４においては、データ入出力端子から入
力および出力が可能なＳＤＲＡＭにおいて、連続して８
つのデータを書込みまたは読出す動作を示す。連続して
読出されるデータのビット数はバースト長と呼ばれ、Ｓ
ＤＲＡＭでは通常モードレジスタによって変更すること
が可能である。

【００４１】図４を参照して、時刻ｔ１において、外部
からのクロック信号ｅｘｔ．ＣＬＫ（たとえばシステム
クロック）の立上がりエッジで外部からの制御信号（ロ
ウアドレスストローブ信号／ＲＡＳ、コラムアドレスス
トローブ信号／ＣＡＳ、アドレス信号ＡＤＤなど）が取
込まれる。ロウアドレスストローブ信号／ＲＡＳが活性
状態のＬレベルにあり、コラムアドレスストローブ信号
／ＣＡＳおよびライトイネーブル信号／ＷＥはＨレベル
にあるため、ロウアクティブコマンドＡＣＴが入力され
たことになる。このときのアドレス信号ＡＤＤはロウア
ドレスＸａとして取込まれる。

【００４２】時刻ｔ２において、コラムアドレスストロ
ーブ信号／ＣＡＳが活性状態のＬレベルとなり、クロッ
ク信号ｅｘｔ．ＣＬＫの立上がりに同期して内部に取込
まれる。コラムアドレスストローブ信号／ＣＡＳがＬレ
ベルで、ロウアドレスストローブ信号／ＲＡＳおよびラ
イトイネーブル信号／ＷＥがＨレベルという制御信号の
組み合わせは、リードコマンドＲＥＡＤである。このと
きのアドレス信号ＡＤＤはコラムアドレスＹとして取込
まれる。

【００４３】アドレスで指定された領域が、図２のＤＲ
ＡＭ空間である場合には、この取込まれたロウアドレス
ＸａおよびコラムアドレスＹｂに従って図１のＤＲＡＭ
４内において行および列の選択動作が実施される。

【００４４】ロウアドレスＸａおよびコラムアドレスＹ
ｂが図２のロジック指定領域のアドレスである場合に
は、選択されるのは、図１のＤＲＡＭ４の行および列で
はなく、レジスタ６の所定の領域である。たとえば、こ
の所定の領域には、ロジック８の動作状態を示すフラグ
や、ロジック８の演算結果が格納されている。

【００４５】Ｄ／Ｑは、データ入出力端子から入出力さ
れるデータ信号ＤＡＴＡを示す。ロウアドレスストロー
ブ信号／ＲＡＳがＬレベルに立下がってから所定のクロ
ック周期（図４においては６クロックサイクル）が経過
した後時刻ｔ３において最初のデータｑ０が出力され、
データｑ０に引き続きデータｑ１〜ｑ７が連続して出力
される。このデータの出力はクロック信号ｅｘｔ．ＣＬ
Ｋの立下がりに応答して出力される。

【００４６】この出力されたデータは、ＤＲＡＭ４に保
持されていたデータ、または、レジスタ６の内容であ
る。レジスタ６の内容は、たとえば、ロジック８の動作
状態を示すフラグや、ロジック８の演算結果である。

【００４７】時刻ｔ４以降は書込動作を示す。時刻ｔ４
において、ロウアクティブコマンドＡＣＴが入力され、
ロウアドレスＸｃが取込まれる。時刻ｔ５において、コ
ラムアドレスストローブ信号／ＣＡＳおよびライトイネ
ーブル信号／ＷＥがともに活性状態のＬレベルであり、
かつ、ロウアドレスストローブ信号／ＲＡＳがＨレベル
の組合せ、すなわち、ライトコマンドＷＲＩＴＥが与え
られると、そのときのクロック信号ｅｘｔ．ＣＬＫの立
上がりエッジにおいてコラムアドレスＹｄが取込まれる
とともに、そのときに与えられていたデータｄ０が最初
の書込データとして取込まれる。

【００４８】アドレスで指定された領域が、図２のＤＲ
ＡＭ空間である場合には、ロウアドレスストローブ信号
／ＲＡＳおよびコラムアドレスストローブ信号／ＣＡＳ
の立下がりに応答して、ＳＤＲＡＭ内部においては行お
よび列選択動作が実施される。以降クロック信号ｅｘ
ｔ．ＣＬＫに同期して順次入力データｄ１〜ｄ７が取込
まれ、対応するメモリセルに書込まれる。

【００４９】ロウアドレスＸｃおよびコラムアドレスＹ
ｄで指定される領域が、図２のロジック指定領域である
場合には、選択されるのは、図１のＤＲＡＭ４の行およ
び列ではなく、レジスタ６の所定の領域である。この場
合は、入力データｄ１〜ｄ７は、レジスタ６の所定の領
域に書込むデータである。たとえば、与えるデータは、
ロジック８が処理する画像データ、暗号データ等の処理
データや、リセット、処理開始等の動作を指定するコマ
ンドデータである。

【００５０】［実施の形態１の変形例］図５は、実施の
形態１の変形例であるロジック内蔵ＤＲＡＭ１０の構成
を示すブロック図である。

【００５１】図５を参照して、ロジック内蔵ＤＲＡＭ１
０は、制御信号／ＲＡＳ，／ＣＡＳ，…，／ＣＳ、アド
レス信号ＡＤＤ、データ信号ＤＡＴＡを受けるインター
フェイス１２と、インターフェイス部１２の出力に応じ
て動作するＤＲＡＭ４と、インターフェイス部１２の出
力に応じて制御用データを保持するレジスタ１４，１６
と、レジスタ１４，１６にそれぞれ保持される制御用デ
ータに応じて動作するロジック回路１８，２０を有す
る。

【００５２】図６は、図５に示したロジック内蔵ＤＲＡ
Ｍ１０のメモリマップを示した図である。

【００５３】図６を参照して６４Ｍｂａｔのアドレス空
間０ｈ〜３ＦＦＦＦＦｈのうちアドレス０ｈ〜１Ｆｈは
ロジック回路１８に対する制御コマンドやデータを書込
むロジック制御領域であり、アドレス２０ｈ〜２Ｆｈ
は、ロジック回路２０に対するコマンドやデータを書込
むロジック制御領域である。

【００５４】このように、メモリマップドＩＯ空間を、
複数個に分割し、搭載する複数個のロジック回路を制御
することが可能となる。

【００５５】［実施の形態２］図７は、実施の形態２の
ロジック内蔵ＤＲＡＭ３０の構成を示すブロック図であ
る。

【００５６】図７を参照して、ロジック内蔵ＤＲＡＭ３
０は、ＳＤＲＡＭ部３２と、ロジック部３４とを含む。

【００５７】ＳＤＲＡＭ部３２は、外部からの信号を受
けてそれに応じた制御信号を出力するインターフェイス
部３６と、インターフェイス部３６からの出力に応じて
データの保持を行なうＤＲＡＭコア３８とを含む。イン
ターフェイス部３６は、制御信号／ＣＳ，／ＲＡＳ，／
ＣＡＳ，／ＷＥおよびＤＱＭを受ける制御信号入力回路
４０と、クロック信号ＣＬＫおよびクロックイネーブル
信号ＣＫＥを受けて内部クロックを発生するクロックバ
ッファ４４と、クロックバッファ４４の出力に同期して
アドレス信号Ａ０〜Ａｎを取込むアドレスバッファ４６
と、内部クロックに同期してデータ信号ＤＱ０〜ＤＱｎ
の入出力を行なう入出力回路５２とを含む。

【００５８】インターフェイス部３６は、さらに、制御
信号入力回路４０の出力に応じコマンド信号ＡＣＴ，Ｐ
ＲＥなどを出力する制御回路４２と、制御回路４２の出
力に応じてアドレスバッファ４６の出力をＸアドレス，
Ｙアドレスとしてマルチプレクスするマルチプレクサ４
８とを含む。

【００５９】マルチプレクサ４８は、モードレジスタセ
ット（ＭＲＳ）コマンドに応じてアドレス信号Ａ０〜Ａ
ｍのいずれかの信号ビットに応じて設定可能なモードレ
ジスタ５０を含んでいる。

【００６０】ＤＲＡＭコア３８は、行列状にメモリセル
が配置されるメモリセルアレイ５４と、マルチプレクサ
４８から与えられるロウアドレスに応じてメモリセルア
レイ５４の行選択を行なうロウデコーダ５６と、マルチ
プレクサ４８から与えられるコラムアドレスに応じてメ
モリセルアレイ５４の列選択を行なうロウデコーダ５６
と、選択されたメモリセルからデータを読出し、かつ、
選択されたメモリセルに対してデータの書込みを行なう
センスアンプドライバ＆ライトドライバ６０とを含む。

【００６１】ロジック部３４は、暗号演算ロジック７４
と、インターフェイス部３６の出力に応じて暗号演算ロ
ジック７４の制御をするためのモード情報や暗号演算ロ
ジックに入力するデータおよび暗号演算ロジックの演算
結果を保持するレジスタ部７２とを含む。

【００６２】レジスタ部７２は、アドレス信号Ａ０〜Ａ
ｍによって指定される領域が所定値の場合に活性化さ
れ、入出力回路５２を介して外部から入力されるデータ
信号を取込むためのセレクタ７６と、セレクタ７６を介
して外部から与えられたデータを書込む制御レジスタ７
８，モードレジスタ８０およびデータレジスタ８４と、
暗号演算ロジックから出力されるデータを保持してその
保持データをセレクタ７６，入出力回路５２を介して外
部にデータ信号ＤＱ０〜ＤＱｎとして読出すためのステ
ータスレジスタ８２、データレジスタ８６とを含む。

【００６３】図８は、実施の形態２のロジック内蔵ＤＲ
ＡＭに適用されるシステムのメモリマップを示した図で
ある。

【００６４】図８を参照して、システムメモリマップ中
の外部ＲＡＭ領域がロジック内蔵ＤＲＡＭに対応する。
ロジック内蔵ＤＲＡＭは、その領域がロジック制御領域
とＤＲＡＭ領域に分割されており、ロジック制御領域へ
のアクセスによって内蔵する暗号ロジックを制御する。
このロジック制御領域に対応するシステムメモリマップ
上の領域はシステム予約領域とし、ＣＰＵのキャッシュ
およびＭＭＵ（メモリマネージメントユニット）を使用
する場合には、キャッシュ不可能領域としておく。ま
た、オペレーティングシステムがこの領域にロードされ
ないように、予めシステムのファームウェアで制御す
る。さらに、アプリケーションプログラムもこの領域を
使用禁止とする。

【００６５】このロジック制御領域は、たとえば、ＤＲ
ＡＭのロウアドレスＸ＝３ＦＦＦｈ，コラムアドレスＹ
＝０Ｈ〜ＦＦｈに割当てる。

【００６６】図７の制御レジスタ７８はＸ＝３ＦＦＦ
ｈ，Ｙ＝００ｈに割当てられる。モードレジスタ８０
は、Ｈ＝３ＦＦＦｈ，Ｙ＝０１ｈに割当てられる。ステ
ータスレジスタ８２は、アドレスＸ＝３ＦＦＦｈ，Ｙ＝
０２ｈに割当てられる。第１のデータレジスタ８４は、
アドレスＸ＝３ＦＦＦｈ，Ｙ＝０３ｈに割当てられ、第
２のデータレジスタ８６は、アドレスＸ＝３ＦＦＦｈ，
Ｙ＝０４ｈに割当てられる。

【００６７】この例では、Ｘ＝３ＦＦＦｈのページ（Ｙ
＝００ｈ〜ＦＦｈ）を制御コマンド領域に割当ててい
る。したがって、図７の構成でＡＣＴコマンド入力時
に、Ｘ＝３ＦＦＦｈが入力された時点で、レジスタ部７
２にアクセスできるようにマルチプレクサを制御してお
く。さらに、レジスタのイネーブル信号やレジスタを制
御しているクロックも動作させておく。このようにすれ
ば、制御コマンドを入力期間中以外でレジスタ部７２で
消費する電力を抑えることができる。また、Ｘ＝３ＦＦ
Ｆｈのページにリード、ライトコマンドが入っても既に
レジスタ部７２が活性化されているので、レジスタへの
アクセスが遅延されることはない。

【００６８】図７の、暗号演算ロジック７４は、ネット
ワーク上のセキュリティ確保のために使われている主要
な暗号方式のアクセラレータを内蔵している。この暗号
演算ロジック７４は、電子認証で用いられる公開鍵方式
と認証後のデータ送受信で用いられる秘密鍵暗号方式の
機能をサポートしている。暗号専用のロジック回路で処
理するので、処理を汎用のＣＰＵで処理するよりも低消
費電力で高速に処理を行なうことができ、たとえば電池
駆動のシステム等に適している。

【００６９】図９は、図７の暗号演算ロジック７４がサ
ポートする暗号方式を示した図である。

【００７０】図９を参照して、暗号演算ロジック７４
は、公開鍵暗号方式としてＲＳＡをサポートし、秘密鍵
暗号方式としてＤＥＳ方式とＴｒｉｐｌｅ−ＤＥＳ方式
とをサポートする。さらに、秘密鍵暗号方式では、主要
なブロック暗号化モードであるＥＣＢ（Electric Code
Book），ＣＢＣ（Cipher Block Chaining），ＯＦＢ（O
utput Feed Back），ＣＦＢ（Cipher Feed Back）の各
モードをサポートしている。暗号演算ロジック７４は、
アプリケーションの適合性を高めるため、暗号化におい
てクリティカルな処理が割当てられており、その他はロ
ジック内蔵ＤＲＡＭ３０を制御するマイクロコンピュー
タ側でソフトウェア処理することになる。そして最大の
特徴は、汎用のＳＤＲＡＭとピンコンパチブルで暗号制
御が実現できることである。

【００７１】次に、図８に示したロジック制御領域の各
レジスタにどのような割当がされているかを説明する。

【００７２】図１０〜図１８は、レジスタに割当てられ
るデータを説明するための図である。

【００７３】図７、図１０を参照して、制御レジスタ７
８は、Ｙアドレスが０ｈのＤ０〜Ｄ１５の１６ビットが
割当てられている。そして、ビットＤ０に１を書込むこ
とにより暗号機能がリセットされる。すなわち、暗号演
算ロジック７４に所定時間のリセットパルスを与える処
理が実行される。また、ビットＤ１が１である場合に
は、暗号演算ロジック７４が暗号処理中であることを示
す。したがって、外部から暗号演算ロジックにアクセス
する場合には、ビットＤ１に示されるフラグが０である
ことを確認してからアクセスしなければならない。

【００７４】この制御レジスタ７８は、公開鍵と秘密鍵
の両方式共通に用いられる。次に秘密鍵方式の制御に用
いられるいくつかのレジスタの例について説明する。

【００７５】図７，図１１を参照して、Ｙ＝１ｈのアド
レスに対しては、モードレジスタ８０が割当てられてお
り、この１６ビットのうちビットＤ１，Ｄ０は、暗号方
式選択に使用される。この２つのビットが“０１”であ
れば暗号方式はＤＥＳである“１０”であれば暗号方式
はトリプルＤＥＳである。“００”であれば暗号方式は
ホールドされる。

【００７６】ビットＤ５〜Ｄ２は、ブロック暗号化モー
ド選択に使用される。このビットが“０００１”であれ
ばブロック暗号化モードはＥＣＢが指定される。また
“００１０”の場合はブロック暗号化モードはＣＢＣが
指定される。“０１００”の場合には暗号モードはＯＦ
Ｂが指定される。これらのビットが“１０００”の場合
にはブロック暗号化モードはＣＦＢ６４に指定される。
またこれらのビットが“００００”の場合はブロック暗
号化モードはホールドされる。

【００７７】ビットＤ８〜Ｄ６は暗号処理の単位量を指
定するデータ処理モードの選択に使用される。これらの
ビットが“００１”の場合には処理を８Ｂｙｔｅ単位で
行なうノーマルモードが指定され、“０１０”の場合は
ブロック長を指定したブロック単位で処理を行なうブロ
ックモードが指定され、“１００”の場合にはバッファ
に蓄積した情報を単位として一括処理するバッファモー
ドが指定され、“０００”の場合にはデータ処理モード
はホールドされる。

【００７８】このように、Ｙ＝１ｈの１アドレス２Ｂｙ
ｔｅのデータの１６ビットを複数のモード指定に割当て
ることができるので、２の１６乗の組合せを有効に使用
すれば、指定するモードが複数ある場合であっても１回
のアクセスで動作モードの指定を完了することができ
る。

【００７９】図７、図１２を参照して、アドレスＹ＝０
２ｈにはステータスレジスタ８２が割当てられている。
ステータスレジスタのビットＤ１，Ｄ０が“０１”であ
るときは暗号化を示し、“１０”であるときは復号化を
示し、“００”であるときはホールドを示す。ビットＤ
５，Ｄ４が“０１”であるときには、平文または暗号文
の入力スタートを示しており、“１０”であるときには
入力ストップを示し、“００”であるときはホールドを
示す。

【００８０】ビットＤ９〜Ｄ６は、ＯＦＢ，ＣＦＢの１
ブロック中のテキスト長を表わす。図７、図１３を参照
して、Ｙアドレス３ｈ〜６ｈは６４ビットのＤＥＳの鍵
などが格納される領域である。

【００８１】図７、図１４を参照して、第１のデータレ
ジスタ８６は、Ｔｒｉｐｌｅ−ＤＥＳに使用される鍵を
格納する領域である。アドレスＹ＝７ｈ〜Ａｈの領域が
相当する。

【００８２】データレジスタ８４，８６は、ともに外部
からは１本のレジスタに見えるが、実際には複数のレジ
スタで構成されており、一種のファーストインファース
トアウト（ＦＩＦＯ）メモリである。

【００８３】その他には、図７には図示されていないが
図１５に示すような初期ベクトルを設定するレジスタ、
図１６に示すようなブロック長の指定をするレジスタ、
図１７に示すようなバッファ本数を指定するレジスタ、
図１８に示すようなバッファＩＤを示すようなレジスタ
などがある。

【００８４】なお、公開鍵方式、たとえばＲＳＡ暗号処
理を行なうために、Ｙ＝１２ｈ〜１Ｆｈの領域は予約領
域とされている。公開鍵方式の場合には、暗号処理結果
が内蔵のレジスタに保持されるため、暗号処理中であっ
てもＤＲＡＭ領域にアクセスすることができる。

【００８５】ＳＤＲＡＭに対するＡＣＴコマンドで読込
まれるロウアドレスＸが３ＦＦＦｈの場合に、マルチプ
レクサ４８がこれを検出しセレクタ７６を活性化する。
そして、リードコマンドまたはライトコマンドでコラム
アドレスＹが入力されることによりいずれのレジスタに
アクセスするかが選択される。そして入出力回路５２を
介して外部から入力されるデータがレジスタに書込まれ
る。

【００８６】実施の形態２の場合には、ロジック制御領
域として確保したアドレス領域は、３ＦＦＦ００ｈ〜３
ＦＦＦＦＦｈであったが、モードレジスタセット命令で
セットできる図７におけるレジスタ５０の保持内容に応
じて、マルチプレクサにおいて割当てアドレスを変更で
きるようにすることにより、さまざまなマイクロコンピ
ュータシステムに本発明のロジック内蔵ＤＲＡＭを搭載
することが可能となる。モードレジスタセット命令でア
ドレスを割当てない場合には、本発明のロジック内蔵Ｄ
ＲＡＭは通常の６４ＭｂｉｔのＳＤＲＡＭとして使用可
能である。通常のＳＤＲＡＭとして使用する用途のため
に、モードレジスタに内部搭載ロジックを使用するか否
かを指定するビットを設けてもよい。

【００８７】［実施の形態３］図１９は、本発明のロジ
ック内蔵ＤＲＡＭ９２とマイクロコンピュータ９０とが
接続される様子を示した図である。

【００８８】マイクロコンピュータ９０には、ＣＰＵコ
ア９４と、キャッシュメモリ９６と、メモリコントロー
ラ９８および外部バスインターフェイス回路１００が含
まれており、これらは内部バス１０２によって接続され
ている。外部バスインターフェイス回路１００は、ＣＰ
Ｕコア９４からの指令に応じてロジック内蔵ＤＲＡＭに
対して制御信号およびアドレス信号およびデータを出力
する。したがって、外部バスインターフェイス回路１０
０とロジック内蔵ＤＲＡＭ９２とは制御信号／ＲＡＳ，
／ＣＡＳ，…，／ＣＳなどの制御信号を伝達する制御信
号バスと、アドレス信号ＡＤＤ．を伝達するアドレスバ
スとデータＤＡＴＡを伝達するデータバスとによって接
続されている。

【００８９】このようなシステムにおいてロジック内蔵
ＤＲＡＭ９２を制御するためには、マイクロコンピュー
タ９０上で走るソフトウェアで留意しなければならない
事項がある。

【００９０】図２０は、ロジック内蔵ＤＲＡＭの制御を
説明するためのフローチャートである。

【００９１】図２０を参照して、まず最初にステップＳ
１において、ロジック制御領域となるアドレスを予約領
域に指定する。つまり、ロジック回路に対するコマンド
制御用のアドレス空間上にプログラムが割当てられない
ようにする。割当てない方法としては、たとえば、ＯＳ
（オペレーションシステム）の機能を用いてロジック制
御領域を予約領域にする方法がある。

【００９２】メモリー管理、割り込み管理、プロセス間
通信といったシステムの基本的な制御を行う、ＯＳにお
ける中核部分であるカーネル自体がロジック制御領域に
割当てられないように、ＯＳの立上がり時点にも注意を
要する。したがって、カーネル自体がロジック制御領域
に割当てられないように注意して、予約領域をＯＳ側で
指定しておく。

【００９３】次に、ステップＳ２において、データキャ
ッシュありのシステムにおいては、ロジック制御領域を
キャッシュ不可能領域にしている。

【００９４】すなわち、図１９におけるＣＰＵコア９４
からロジック内蔵ＤＲＡＭ９２に対して所定のアドレス
空間を指定してコマンドに相当するデータを内部バス１
０２に送った場合であっても、キャッシュメモリ９６が
動作すると、そのコマンドに相当するデータはキャッシ
ュメモリ９６に書込まれてしまい、ロジック内蔵ＤＲＡ
Ｍ９２には伝達されない場合があり得る。すると、ロジ
ック内蔵ＤＲＡＭ９２に搭載しているロジック回路は、
そのコマンドに応じて動作できなくなる。したがって、
ロジック制御領域がキャッシュされないように設定する
必要がある。大抵のマイクロコンピュータでは、一部の
アドレス空間をアンキャッシャブル領域に指定する制御
が可能である。

【００９５】また、メモリマネージメントユニット機能
を有している場合には、仮想アドレス空間がロジック制
御領域で用いられないように設定する。

【００９６】このように、キャッシュメモリがあるよう
なシステムでは、システムの初期設定において、ロジッ
ク内蔵ＤＲＡＭのロジック制御領域に対しては、キャッ
シュメモリを使用しないようにし、必ずアクセスされる
ようにする。

【００９７】次に、ステップＳ３において、割当てた領
域にノーマルライトすることによってロジック制御のた
めのコマンドを入力し、ステップＳ４においてノーマル
リードによりロジックの処理状況のチェックや処理結果
の読出を行なうことができる。さらに、ステップＳ５に
おいて処理がまだ終了していなければ、ステップＳ３，
Ｓ４を繰返すことになる。具体的には、図１０で説明し
たように、アドレスＹ＝０ｈのビットＤ１に書込まれて
いるフラグをチェックすることにより、処理状況を判断
することができる。このフラグをチェックして、処理の
完了を確認してからマイクロコンピュータは演算結果を
アクセスするなど次の動作を始めることができる。

【００９８】したがって、本発明によれば、従来では処
理の終了を専用のピンで受け手側に伝えていたのに対し
ＳＤＲＡＭに通常のノーマルリードを行なうことにより
フラグ状態をチェックすることが可能となる。

【００９９】［実施の形態４］実施の形態１〜実施の形
態３で示した例は、チップに搭載するＤＲＡＭメモリの
一部の空間をつぶしてコマンド制御用の空間を割当てて
いた。したがって、割当てた部分だけはマイクロコンピ
ュータシステムのメインメモリとしては使えなかった。

【０１００】実施の形態４では、ゴースト空間を制御用
に割当てる。図２１は、実施の形態４において割当てた
メモリマップを示した図である。

【０１０１】図２１を参照して、搭載するＤＲＡＭを、
６４Ｍｂｉｔの容量でワード構成が×１６のＳＤＲＡＭ
であるとすると、ＸアドレスはＸ０〜Ｘ１３、Ｙアドレ
スはＹ０〜Ｙ７であった。Ｘアドレスを１端子追加し、
Ｘ１４＝“０”の領域を実メモリ空間とし、Ｘ１４＝
“１”の領域をゴースト空間とする。メモリが存在しな
いこのダミーのゴースト空間の一部をロジック制御領域
に割当てる。この空間には必ず直接アクセスがされるよ
うに実施の形態３で示したような工夫をしておく。

【０１０２】Ｘ１４を与えるための端子が１端子増加す
ることになるが、パッケージで未使用端子がある場合に
はそれを割当てればよい。たとえば図５３の４０番ピン
や３６番ピンなどのＮＣ端子を割当てればよい。図２１
ではＸ１４のアドレスを追加した場合を示したが、Ｙア
ドレスを１ビット追加してもよい。すなわちＹ８＝０の
領域をＤＲＡＭ空間とし、Ｙ８＝１の領域をゴースト空
間とすることもできる。ＤＲＡＭではＸアドレスとＹア
ドレスとは、通常はマルチプレクスされており、Ｘアド
レスのほうがビットが多いので、Ｙアドレスを追加する
場合には、使用する端子の追加は必要ない。

【０１０３】以上は、ゴースト空間の一部にロジック制
御領域を割当てた場合を示したが、ゴースト空間に対し
てリードすると、それに対応する実空間のアドレスに格
納されているデータに演算が加えられて出力されたり、
そのアドレスのデータが書き直される場合も考えられ
る。すなわち、Ｘ１４＝１としてアクセスすると、指定
したアドレスのＸ１４＝０とした実空間のアドレスに保
持されているデータに何らかの処理を加えるようにして
もよい。この場合においても、Ｘ１４のアドレスを拡張
する代わりにＹ８のアドレスを拡張してもよく、また、
Ｘ１４が１の場合にゴースト空間としたが、Ｘ１４＝０
の場合をゴースト空間とし、Ｘ１４＝１の場合を実メモ
リ空間としてもよい。Ｙ８のアドレスを拡張する場合も
Ｙ８＝０の場合をゴースト空間とし、Ｙ８＝１の場合を
実メモリ空間としてもよい。

【０１０４】［実施の形態５］図２２は、実施の形態５
のロジック内蔵ＤＲＡＭ１１１の構成を示した図であ
る。

【０１０５】図２２を参照して、ロジック内蔵ＤＲＡＭ
１１１には、通常のＤＲＡＭ１１４を制御するためのア
ドレスＡＤＤ．、データＤＱおよびクロック信号ＣＬＫ
や制御信号／ＲＡＳ，／ＣＡＳ，…，／ＣＳ，／ＷＥを
制御するための端子に加えて、信号ＷＥ＿Ｌ，ＡＤＤ＿
Ｌを与えるための端子が設けられている。

【０１０６】ロジック内蔵ＤＲＡＭ１１１は、さらに、
通常のＤＲＡＭ１１４と、所定の制御信号を保持するた
めのレジスタ１１６と、レジスタ１１６の保持情報に応
じて動作するロジック回路１１８とを含む。

【０１０７】すなわち、制御専用の端子を最小限付け加
えることによって制御空間を自由に設定することができ
る。図２２では、追加した制御端子は、制御信号ＷＥ＿
Ｌ，ＡＤＤ＿Ｌが入力される端子である。追加する端子
は、図５３で示した３６ピンや４０ピンのようなＮＣピ
ンに割当てればよい。

【０１０８】制御信号ＡＤＤ＿ＬがＬレベルの場合にＤ
ＲＡＭアクセスモードにされ、制御信号ＡＤＤ＿ＬがＬ
レベルからＨレベルになると、ＤＲＡＭ１１４は非活性
化され代わりにレジスタ１１６に信号が入力可能となり
ロジック１１８が動作するモードとなる。

【０１０９】図２３は、実施の形態５におけるマイクロ
コンピュータシステムのメモリマップを示した図であ
る。

【０１１０】図２３を参照して、０ｈ〜３ＦＦＦＦＦｈ
がＤＲＡＭ空間に割当てられる。ＸアドレスがＸ０〜Ｘ
１３の１４ビット、ＹアドレスがＹ０〜Ｙ７の８ビット
であり、マイクロコンピュータシステムにおいてＤＲＡ
Ｍ空間を指定するアドレスビットとしては、あわせてＡ
０〜Ａ２１までが用いられる。

【０１１１】そして、たとえば、制御信号ＡＤＤ＿Ｌが
入力される端子をマイクロコンピュータシステムのアド
レスビットＡ２３と接続した場合には、ロジック制御領
域は、８０００００ｈ〜８０３ＦＦＦｈを割当てること
ができる。つまり、アドレスビットＡ２３＝“１”と
し、アドレスピンマルチプレクスを使用しないときに、
アドレスを入力する最大数の端子からＤＲＡＭのアドレ
スとして指定することができる範囲すなわち、Ｘアドレ
スとして指定可能な範囲と同じ０ｈ〜３ＦＦＦｈがロジ
ック制御領域として割当可能な範囲である。実際に使用
する際には、ロジック制御領域の上限は必要に応じて設
定すればよい。

【０１１２】ただし、マイクロコンピュータが、アドレ
スビットＡ２３＝“１”である他のアドレス領域を使用
する可能性がある場合には、ロジック制御領域（８００
０００ｈ〜８０３ＦＦＦｈ）にアクセスする場合のみ、
ロジック内蔵ＤＲＡＭに対してチップセレクト信号／Ｃ
Ｓを活性化させる必要がある。

【０１１３】図２４は、実施の形態５のロジック内蔵Ｄ
ＲＡＭの制御を説明するための動作波形図である。

【０１１４】図２４を参照して、時刻ｔ１まではクロッ
ク信号ＣＬＫに同期した通常のＤＲＡＭに対するアクセ
スが行なわれる。

【０１１５】時刻ｔ１において制御信号ＡＤＤ＿ＬがＨ
レベルになると、ロジック回路に対するコマンド制御モ
ードに入る。以降、クロック信号ＣＬＫに同期してアド
レス信号ＡＤＤによって指定されたレジスタにデータの
授受が行なわれる。図２４の場合には、追加された制御
信号／ＷＥ＿ＬがＬレベルであるので、コマンド制御用
レジスタにコマンド入力がなされる。

【０１１６】［実施の形態５の変形例］図２５は、実施
の形態５の変形例を説明するための図である。

【０１１７】通常のＤＲＡＭアドレス空間をアクセスす
るときには、マイクロコンピュータ１３２は、ＣＰＵコ
ア１３４から指定されたアドレスに対して、メモリコン
トローラ１３６がマルチプレクス回路１４０を用いてＸ
アドレスおよびＹアドレスをアドレス信号Ａ０〜Ａ１３
が伝達されるアドレスバスにマルチプレクスして出力す
る。

【０１１８】しかし、図２３で示したように、ＤＲＡＭ
空間とは異なる領域にロジック制御領域が割当てられる
場合には、メモリコントローラ１３６は、マルチプレク
ス回路１４０を用いないでそのままアドレスを外部バス
インターフェイス回路１４２から出力することになる。

【０１１９】この場合には、アドレス信号Ａ０〜Ａ２０
のうち、マルチプレクスされた後有効となっているピン
数に対応するアドレス信号Ａ０〜Ａ１３を用いてＳＲＡ
Ｍと同様な方法でアドレスの指定がなされる。この場
合、信号Ａ１４〜Ａ２０は何であってもかまわない状
態、いわゆる「Don't Care」の状態である。このような
アドレス信号Ａ０〜Ａ２０が／ＣＳの活性化とともに指
定されると、応じてロジック内蔵ＤＲＡＭ１２１が処理
を行なう。

【０１２０】ただし、この場合も、マイクロコンピュー
タが、アドレスビットＡ２３＝“１”である他のアドレ
ス領域を使用する可能性がある場合には、ロジック制御
領域（８０００００ｈ〜８０３ＦＦＦｈ）にアクセスす
る場合のみ、ロジック内蔵ＤＲＡＭに対してチップセレ
クト信号／ＣＳを活性化させる必要がある。

【０１２１】かかる場合には、ロジック内蔵ＤＲＡＭ１
２１は、レジスタ１２６の一部にアドレスの変化を検知
するＡＴＤ（Address Transition Detect）回路１３０
を設ける。

【０１２２】図２６は、実施の形態５の変形例の動作を
説明するための動作波形図である。この場合には、時刻
ｔ１までは、制御信号ＡＤＤ＿ＬはＬレベルであり、通
常のＤＲＡＭアクセスがなされるが、ＡＤＤ＿ＬがＨレ
ベルになると、ロジック回路に対するコマンド制御モー
ドに入る。このとき、／ＷＥ＿ＬがＨレベルの場合に
は、ライトモードが指定されて／ＷＥ＿ＬがＨレベルの
場合にはリードモードが指定される。

【０１２３】そして、アドレス信号Ａ０〜Ａ１３によっ
て指定されるアドレスＡＤＤが変化すると、ＡＴＤ回路
１３０がこれを検知し、クロック信号ＣＬＫにかかわら
ず内部の動作クロックを発生しＤＱに与えられる信号を
内部のコマンドレジスタにライトしたり、アドレスで指
定されるレジスタの内容をＤＱ端子からリードすること
ができる。

【０１２４】以上説明したように、半導体記憶装置１２
１の制御信号／ＷＥ＿Ｌを受ける端子とマイクロコンピ
ュータ１３２側のＳＲＡＭ制御用に出力される信号Ａ２
３が出力される端子とを接続することで、半導体記憶装
置１２１をＳＲＡＭのように制御すれば特殊な機能をマ
イクロコンピュータ側に入れる必要がない。マイクロコ
ンピュータは、外部拡張したＳＲＡＭ等のメモリに対し
てデータの書込または読出を行なう通常のコマンドを実
行すれば、半導体記憶装置１２１に搭載したロジック回
路を制御することができる。

【０１２５】［実施の形態６］実施の形態６では、より
具体的な暗号ロジック内蔵ＤＲＡＭについて説明する。
以降、この暗号ロジック内蔵ＤＲＡＭをセキュリティ−
ＳＤＲＡＭ（ＳｃＲＡＭ）と称する。

【０１２６】図２７は、ＳｃＲＡＭ２００の構成を示し
たブロック図である。図２７を参照して、ＳｃＲＡＭ２
００は、外部からクロック信号ＣＬＫを受けるクロック
バッファ２０２と、外部とデータ信号ＤＱを授受するた
めの入出力バッファ２０４と、外部からアドレス信号Ａ
ＤＤ，コマンド信号ＣＭＤおよび信号ＣＲＹＰを受ける
入力バッファ２０６とを含む。

【０１２７】ＳｃＲＡＭ２００は、さらに、入力バッフ
ァ２０６の出力に応じて動作モード情報を保持するモー
ドレジスタ２０８と、入力バッファ２０６およびモード
レジスタ２０８の出力に応じてＳｃＲＡＭの制御を行な
うＤＲＡＭ制御アドレスカウンタ２１０と、ＤＲＡＭ制
御アドレスカウンタ２１０の制御の下にデータ保持動作
を行なうＤＲＡＭ部２１２とを含む。

【０１２８】入出力バッファ２０４とＤＲＡＭ部２１２
とは内部バスｍｂｕｓ［１５：０］で接続される。ＤＲ
ＡＭ部２１２は、複数のバンクを備えており、各バンク
はメモリアレイ、ロウデコーダ、コラムデコーダおよび
センスアンプ、入出力制御回路を含んでいる。

【０１２９】ＳｃＲＡＭ２００は、さらに、セレクタ２
１４と、レジスタＲＥＧ０，ＲＥＧ１，ＲＥＧ２と、カ
ウンタ２２０，２２４と、制御回路２２２と、暗号ロジ
ック２２８とを含む。

【０１３０】モードレジスタ２０８には、ＳＤＲＡＭの
制御コマンドであるモードレジスタセット（ＭＲＳ）時
のパラメータが保存される。このパラメータとしては、
ＳＤＲＡＭのモード設定だけでなく、制御レジスタＲＥ
Ｇ０〜ＲＥＧ２のアクセスのイネーブル／ディスエーブ
ルも設定できる。また、ＭＲＳが入力されると制御レジ
スタＲＥＧ０〜ＲＥＧ２および暗号ロジック２２８がリ
セットされる。

【０１３１】ＳｃＲＡＭ２００には、暗号ロジック機能
を制御するために３種類の制御レジスタＲＥＧ０〜ＲＥ
Ｇ３が設けられている。

【０１３２】制御レジスタＲＥＧ０は暗号ロジックを制
御するコマンドや、モードを制御するためのレジスタで
ある。制御レジスタＲＥＧ１は、暗号ロジックの入力デ
ータの保持をするレジスタである。制御レジスタＲＥＧ
１の保持容量は最大４ｋｂである。

【０１３３】制御レジスタＲＥＧ２は、暗号ロジックの
出力結果を保持するレジスタである。制御レジスタＲＥ
Ｇ２もその保持容量は最大４ｋｂである。

【０１３４】次に、制御レジスタＲＥＧ０〜ＲＥＧ２に
対するアクセス方法を説明する。外部から制御レジスタ
をアクセスすることにより、ＳｃＲＡＭ２００の内蔵す
る暗号ロジックの制御、データの入出力、低消費電力化
モードの制御を行なうことができる。

【０１３５】図２８は、制御レジスタの設定に応じたメ
モリマップの状態変化を説明するための図である。

【０１３６】図２８を参照して、ＳｃＲＡＭの内蔵する
暗号機能を制御するには、２通りの方法がある。

【０１３７】まず第１の方法は、制御レジスタアクセス
イネーブル信号ＣＲＹＰとして外部から１を入力するこ
とである。これにより、Ｘ＝♯３ＦＦＦのページが制御
レジスタ領域となる。

【０１３８】第２の方法は、制御レジスタアクセスイネ
ーブル信号ＣＲＹＰが０の場合に、ＳＤＲＡＭのモード
設定のためＭＲＳコマンドを入力するときに、アドレス
ビットＡ１０として１を入力することである。この場合
は、アドレスビットＡ１１が０の場合には、Ｘ＝♯３Ｆ
ＦＦのページが制御レジスタ領域になる。また、アドレ
スビットＡ１１が１の場合には、Ｘ＝♯００００のペー
ジが制御レジスタ領域となる。

【０１３９】ＳｃＲＡＭの制御レジスタを使用しない場
合は、ＳＤＲＡＭのモードを設定するための通常のＭＲ
ＳコマンドをＡ１０＝０に設定することにより入力す
る。この場合、制御レジスタアクセスイネーブル信号Ｃ
ＲＹＰ＝０にする必要がある。信号ＣＲＹＰやＭＲＳコ
マンド入力からｔＲＳＣ以降には、ＳｃＲＡＭは新たな
コマンドに対して動作可能となる。

【０１４０】制御レジスタアクセスがイネーブルの期
間、特定のロウアドレス（Ｘ＝♯３ＦＦＦまたは、Ｘ＝
♯０）のアドレス空間に、定められたデータをライト／
リードすることによって、制御用レジスタＲＥＧ０〜Ｒ
ＥＧ２にアクセスすることができる。この間は、暗号を
ロジック制御用に割当てられた４ｋビットのアドレス空
間をメモリとして用いることはできない。それ以外の空
間については、通常のメモリ領域として外部からアクセ
スすることが可能である。

【０１４１】ここで、制御レジスタアクセスに対応する
アドレス空間に外部からアクセスした場合には、ＤＲＡ
Ｍ部２１２に対してはアクセスが行なわれない。したが
って、制御レジスタアクセスのイネーブル状態から抜け
れば、制御レジスタ領域であった特定のロウアドレスに
対応するメモリ空間を通常のメモリ空間としてアクセス
することができる。制御レジスタアクセスのイネーブル
状態から抜ける前にレジスタに設定した値は、信号ＣＲ
ＹＰを０にして動作モードから抜けた場合には保持され
る。しかし、ＭＲＳコマンドを用いてモードから抜けた
場合には、レジスタに設定した値はリセットされる。す
なわち、ＭＲＳコマンドを入れることにより、レジスタ
をリセットすることができる。

【０１４２】制御用レジスタＲＥＧ０〜ＲＥＧ２に対す
るアクセスは、制御用レジスタに割当てられたアドレス
空間内で、汎用ＳＤＲＡＭと同じシーケンスでアクセス
することにより行なわれる。制御レジスタからの読出デ
ータは、ＳＤＲＡＭのモードレジスタセット時に設定さ
れた同じＣＡＳレイテンシで出力されるが、制御用のレ
ジスタへのアクセス時のバースト長は１に固定される。

【０１４３】次に、図２７のモードレジスタ２０８につ
いて説明する。図２９、図３０、図３１は、図２７に示
したモードレジスタ２０８を説明するための図である。

【０１４４】図２９を参照して、モードレジスタセット
命令はクロック信号ＣＬＫの立上がり時にコマンド信号
ＣＭＤに含まれる信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／
ＷＥをすべてＬレベルに設定することにより与えられ、
このときにアドレス信号ＡＤＤに含まれるアドレスビッ
トＢＡ０，ＢＡ１，Ａ０〜Ａ１１で設定される値が図３
０に示す各ビットに書込まれる。ただし、アドレスビッ
トＡ８，Ａ７は、０に設定される。他のビットは図３１
で示すように種々の設定に割当てられている。

【０１４５】モードレジスタセットではＳＤＲＡＭのモ
ード設定、ＳＤＲＡＭのローパワーモード設定、および
制御レジスタのアクセスを行なうことができる。

【０１４６】ＳＤＲＡＭのモード設定では、バースト
長、バーストタイプ、および／ＣＡＳレイテンシをプロ
グラムすることができる。

【０１４７】ＳＤＲＡＭのローパワーモード設定では、
非パワーダウンモード時のプリチャージスタンバイ電流
を低減することができる。ただし、このモードを使用す
るには、入力信号のセットアップタイムを５ｎｓ以上に
する必要がある。

【０１４８】制御レジスタのアクセスでは、モードレジ
スタセット時に、ビットＡ１０を１にすると、暗号機能
を制御するためのレジスタ空間が現われる。この方法
は、信号ＣＲＹＰを入力する端子の制御ができないため
に、この端子を０に固定したシステムに適している。制
御レジスタへのアクセスは、ＳＤＲＡＭのアクセスシー
ケンスと同じで、同じ／ＣＡＳレイテンシでデータが出
力される。しかし、制御レジスタのアクセスは常にバー
スト長が１に固定されている。

【０１４９】モードレジスタセットによりセットされた
データは、次のＭＲＳコマンドが入力されるまでモード
レジスタに格納される。次のＭＲＳコマンドは、両バン
クが非活性化状態にあれば入力できる。ＭＲＳコマンド
からｔＲＳＣ後には、ＳＤＲＡＭは新たなコマンドに対
して動作可能となる。また、ＭＲＳコマンドが入力され
ると制御レジスタがリセットされる。制御レジスタの内
容を保持したまま、制御レジスタアクセスのディスエー
ブルとイネーブルとを切換えるには、ＳＤＲＡＭのモー
ドレジスタセット時にビットＡ１０を０にして信号ＣＲ
ＹＰの制御を行なうことで実現することができる。

【０１５０】図３２は、ＳｃＲＡＭの暗号制御エントリ
・エグジットに関連する状態遷移図である。

【０１５１】電源投入がされると初期状態３４０にＳｃ
ＲＡＭの状態が遷移する。続いて信号ＣＲＹＰを１にす
ると、暗号制御がイネーブルな状態３４４に遷移する。
一方信号ＣＲＹＰが０の場合であっても、モードレジス
タセットコマンドによりビットＡ１０を１に設定するこ
とにより暗号制御イネーブル状態３４４に遷移させるこ
とができる。

【０１５２】パワーオンの初期状態３４０において信号
ＣＲＹＰを０に設定し、モードレジスタコマンドによっ
てビットＡ１０を０にすると暗号制御ディスエーブルな
状態３４２に遷移する。

【０１５３】状態３４２から３４４に遷移させるために
は、信号ＣＲＹＰを１にすることによる場合と、信号Ｃ
ＲＹＰが０の状態であってモードレジスタセットコマン
ドによりビットＡ１０を１に設定することによる場合と
がある。

【０１５４】一方、暗号制御イネーブル状態３４４から
暗号制御ディスエーブル状態３４２に遷移させるには、
暗号制御イネーブル状態３４４に信号ＣＲＹＰを１に設
定して入った場合には逆に信号ＣＲＹＰを０に設定する
ことにより遷移させることができる。また、信号ＣＲＹ
Ｐを０に設定し、モードレジスタセットコマンドでビッ
トＡ１０を１に設定してイネーブル状態３４４に入った
場合には、モードレジスタセットコマンドによりビット
Ａ１０を０に設定することによりディスエーブル状態３
４２へと遷移させることができる。

【０１５５】図３３は、制御レジスタアクセスの一例を
示した動作波形図である。図３３を参照して、制御レジ
スタアクセス領域としてＸ＝♯３ＦＦＦのページが割当
てられた場合を示す。ＳＤＲＡＭのモードがＣＡＳレイ
テンシＣＬ＝３に設定されているので、レジスタ出力も
ＣＬ＝３のタイミングになっている。

【０１５６】ここで、モードレジスタセットにより設定
されたバースト長ＢＬによらず、レジスタアクセスに関
しては、バースト長は１に固定される。したがって、リ
ード／ライトコマンドとコラムアドレスとを毎サイクル
入力する必要がある。

【０１５７】図３４〜図３７は、制御レジスタのアドレ
スマップを示した図である。図３４はコラムアドレスが
ｈ００，ｈ０１の場合を示し、図３５は、コラムアドレ
スがｈ０２の場合を示し、図３６は、コラムアドレスが
ｈ０３，ｈ０４，ｈ０５，ｈ０６の場合を示す。図３７
は、コラムアドレスがｈ１３〜ｈ２０の場合について示
す。

【０１５８】これらのＸアドレスはＸ＝ｈ３ＦＦＦまた
はＸ＝ｈ０いずれかに初期設定された値である。

【０１５９】次にＳｃＲＡＭの内蔵する暗号機能の特徴
について説明する。ＳｃＲＡＭは、ネットワーク上のセ
キュリティ確保のために使われている、主要な暗号方式
のアクセラレータを内蔵している。また、ＳｃＲＡＭ
は、電子認証で用いられる公開鍵方式と認証後のデータ
送受信で用いられる秘密鍵暗号方式の機能をサポートし
ている。これらは、図２７に示す専用の暗号ロジック２
２８で処理するので、低消費電力で高速暗号処理が必要
なシステムに適する。

【０１６０】サポートする暗号方式については、図９で
示した場合と同様であり、公開鍵暗号方式としてＲＳＡ
を、秘密鍵暗号方式としてＤＥＳとトリプルＤＥＳとを
サポートしている。さらに、秘密鍵暗号方式では、主要
ブロック暗号モードであるＥＣＢ，ＣＢＣ，ＯＦＢ，Ｃ
ＦＢ−６４をサポートしている。

【０１６１】一般的なネットワークだけでなく、インタ
ーネットでも、これらの暗号方式は主要な暗号方式とし
て用いられている。主要なブラウザであるネットスケー
プコミュニケータやインターネットエクスプローラな
ど、暗号化電子メール方式であるＳ／ＭＩＭＥにも対応
することができる。今後の拡大が期待される電子商取引
市場では、これらの暗号方式を用いたセキュリティの確
立が重要になると考えられる。また、携帯電話への運用
が予想されるワイヤレスアプリケーションプロトコル
（ＷＡＰ）でも上述の暗号化方式がサポートされるた
め、ＳｃＲＡＭは、さまざまなシステムに幅広い適合性
がある。

【０１６２】ＳｃＲＡＭは、アプリケーションの適合性
を高めるため、内部暗号ロジックにより、暗号化でクリ
ティカルな処理のみを受け持つ。すなわち、ハッシュ、
データエンコーディング、パディングなどの処理は、従
来どおりソフトウェア側で受け持つことになり、アプリ
ケーション側の自由度を高めるように考慮されている。
また、ＲＳＡでは、ソフトウェア処理で要する処理時間
の大部分を占めていた次のａ），ｂ）の演算のみを処理
する。

【０１６３】ａ）ＲＳＡによる電子認証を高速化する
ため、べき乗剰余演算Ｍ^e ｍｏｄＮ、モンゴメリー乗算剰余演算Ｘ＊Ｙ＊Ｒ^-1 ｍｏｄ
Ｎ、剰余演算ＹｍｏｄＮを実施する。

【０１６４】ｂ）暗号化通信の高速化をするために、
トリプルＤＥＳ、ＤＥＳ（ＣＢＣ，ＥＣＢ，ＯＦＢ，Ｃ
ＦＢ−６４）の演算を行なう。ただし、最終テキストブ
ロック部のパディング処理は、規格によってさまざまで
あるので、適宜、ソフトウェアで処理する必要がある。

【０１６５】続いて、暗号処理速度について述べる。ア
ドレス処理専用ロジックとＤＲＡＭのワンチップ化によ
って、高速化と低消費電力化とを実現している。その結
果、携帯端末に適した低電源電圧（２．５Ｖ系）で、１０２４ｂｉｔＲＳＡ暗号署名処理時間：１００−２
００ｍｓ約６０ＭｂｐｓのトリプルＤＥＳ処理。ＤＥＳであれ
ば、約１８０Ｍｂｐｓ。の性能を実現することができ
る。

【０１６６】また、ＳｃＲＡＭは、特定のアドレス空間
をアクセスすることで、暗号ロジック部分を制御してい
るので、汎用ＳＤＲＡＭとピン交換を実現することがで
きる。また、暗号機能をディスエーブルにすれば、ＳＤ
ＲＡＭとしての機能のみを使用することもできる。

【０１６７】続いて暗号機能制御方法について説明す
る。先に説明したように、ＳｃＲＡＭに内蔵している暗
号機能の制御は、制御レジスタに対してアクセスを行な
うことで実行することができる。制御レジスタにアクセ
スするには、モードレジスタセット時に所定のアドレス
を入力するか、信号ＣＲＹＰが与えられる端子を１に設
定して、特定のアドレスにアクセスすることによって制
御レジスタにアクセスすることができる。ここで、制御
レジスタに割当てられたデフォルトのアドレス空間は、
Ｘ＝ｈ３ＦＦＦのページである。また、ＭＲＳコマンド
入力時に、ビットＡ１０，Ａ１１をともに１に設定すれ
ば、Ｘ＝ｈ０のページに制御レジスタを割当てることも
できる。

【０１６８】しかし、ファームウエア設計では、制御レ
ジスタアクセスのために予約された空間を、それ以外の
用途で使用しないことが要求される。たとえば、アプリ
ケーションやカーネルにこの空間を割当てることを禁止
しなければならない。カーネルに関しては、ブート時に
割当てられないように注意する必要がある。

【０１６９】続いて、システム設計の例を説明する。図
３８は、信号ＣＲＹＰを与える端子を制御可能なシステ
ムを説明するための図である。

【０１７０】図３８を参照して、一般のマイコン（ＭＣ
Ｕ）が備えているＩ／Ｏポートを、ＣＲＹＰ信号を受け
る端子に接続することができるシステムについて例示し
ている。この構成では、システムのブート前にＣＲＹＰ
端子を０にすることができれば、制御レジスタに割当て
られたアドレス空間が現われていないので、プログラム
を初期ロードする空間には制約がない。プログラムがロ
ードされた領域がＸ＝ｈ３ＦＦＦを含んでいる場合に
は、その後ＣＲＹＰ端子を１に設定して、制御レジスタ
に割当てられたアドレス空間をＸ＝ｈ０のページに変更
する必要がある。

【０１７１】図３９、図４０は、ＣＲＹＰ端子を制御不
可能なシステムについて説明するための図である。

【０１７２】図３９を参照して、ＣＲＹＰ端子に与える
値を０に固定した場合には、ＳｃＲＡＭのモードレジス
タセット（ＭＲＳ）入力時に、ビットＡ１０を１にして
制御レジスタへのアクセスをイネーブルにする。このと
きに、ビットＡ１１でプログラムがロードされていない
空間を選択する。

【０１７３】図４０を参照して、ＣＲＹＰ端子に与える
値を１に固定した場合には、Ｘ＝ｈ３ＦＦＦのページに
制御レジスタへのアクセス空間が割当てられるので、こ
の空間を避けてプログラムのロードを行なう必要があ
る。

【０１７４】図４１は、制御レジスタへの設定の説明を
するための動作波形図である。図４１を参照して、制御
レジスタの設定に関して信号入力の一例が示される。制
御レジスタへのアクセスでＤＲＡＭと唯一異なる点は、
ＭＲＳの設定によらずバースト長が１になることであ
る。それ以外に関しては、ＤＲＡＭと同じタイミング、
かつ、同じシーケンスで、制御レジスタに対してアクセ
スを行なう。

【０１７５】図４１では、制御レジスタにアクセスする
ためのアドレス空間がＸ＝ｈ３ＦＦＦの場合を例として
示している。

【０１７６】まず時刻ｔ１において、制御レジスタにア
クセスするためのアドレスＸ＝ｈ３ＦＦＦが入力され
る。

【０１７７】続いて時刻ｔ２において、ソフトリセット
がされる。時刻ｔ３では、モード設定（１）がなされ
る。モード設定（１）は、秘密鍵暗号方式としてＤＥＳ
−５６を選択し、ＣＢＣモードで処理を行なうモード設
定である。

【０１７８】続いて時刻ｔ４ではモード設定（２）が行
なわれる。モード設定（２）は、暗号化、ＲＥＧ１とＲ
ＥＧ２のアドレスカウンタをリセット。初期値としてＩ
Ｖを使う。というモードが設定される。

【０１７９】時刻ｔ５〜ｔ６では、秘密鍵が入力され
る。時刻ｔ６〜ｔ７では、イニシャルベクトルＩＶが入
力される。

【０１８０】時刻ｔ７〜ｔ８では、８バイト単位の平文
を入力し、平文入力後時刻ｔ８においてＥＯＦ（エンド
オブファイル）の入力が行なわれる。

【０１８１】そして時刻ｔ９では、フラグ領域に対する
リードを行ない、暗号ロジックが処理中か否かをチェッ
クする。

【０１８２】このチェック結果はＣＡＳレイテンシでデ
ータ信号ＤＱとして読出される。続いて、ＳｃＲＡＭが
サポートする秘密鍵暗号方式について説明する。

【０１８３】図４２〜図４４は、暗号化処理の基本単位
について示した概略図である。図４２は、鍵の長さが５
６ｂｉｔのＤＥＳを示し、図４３は、鍵の長さが１１２
ｂｉｔのトリプルＤＥＳ方式を示し、図４４は、鍵の長
さが１６８ｂｉｔのトリプルＤＥＳ方式について示して
いる。ＳｃＲＡＭでは、秘密鍵暗号化方式としてＤＥＳ
とトリプルＤＥＳとをサポートしている。インターネッ
トのセキュリティソケットレイヤ、Ｓ／ＭＩＭＥの電子
メール、ワイヤレスアプリケーションプロトコルでこれ
らの暗号化方式は利用されている。なお、トリプルＤＥ
Ｓは、ＤＥＳを暗号化−復号化−暗号化の３回処理を行
なったものである。

【０１８４】図４５〜図４７は、復号化処理の単位につ
いて示した概略図である。図４５は、図４２の暗号化に
対応する復号化を示し、図４６は、図４３の暗号化に対
応する復号化を示し、図４７は、図４４の暗号化に対応
する復号化を示す。

【０１８５】続いて、ＳｃＲＡＭがサポートする秘密鍵
暗号の暗号利用モードについて説明する。例として、Ｅ
ＣＢ，ＣＢＣの２つのモードについて説明する。

【０１８６】図４８、図４９は、ＥＣＢモードについて
説明するための図である。図４８、図４９を参照して、
ＥＣＢモードは基本モードであり、暗号／復号処理基本
単位に当たる。暗号化では、通常のデータ（平文）Ｍを
図４８に示すように６４ビットごとに分解したブロック
Ｍｉ（Ｍ＝Ｍ１、Ｍ２、Ｍ３…）を送信者と受信者のみ
が共通に持つ秘密の鍵と呼ばれるデータＫを用いて、各
ブロックごとに暗号化処理を行なう。そして、６４ビッ
トの暗号文Ｃｉ（Ｃ＝Ｃ１、Ｃ２、Ｃ３…）が生成され
る。復号化では、図４９に示すように、６５ビットの暗
号文Ｃｉを受取り、暗号化に用いたものと同じ鍵データ
Ｋを用いて、平文Ｍｉ（Ｍ＝Ｍ１、Ｍ２、Ｍ３…）を生
成する。

【０１８７】次にＣＢＣモードについて説明する。図５
０は、ＣＢＣモードの演算を説明するための図である。

【０１８８】図５０を参照して、ＣＢＣモードでは、ま
ず暗号化は、平文Ｍを６４ビットごとに分解したブロッ
クＭｉをＥＣＢモードと同様に暗号化を行なう。そし
て、さらに、この暗号文ブロックＣｉと、次のブロック
Ｍｉ＋１との排他的論理和を次の暗号化の入力とする。
これを繰返して次々と連鎖させるのである。

【０１８９】一方、復号化は、暗号ブロック文ＣｉをＥ
ＣＢモードと同様に復号化した結果をＭｉとし、Ｃｉを
次の暗号文ブロックＣｉ＋１の復号結果との排他的論理
和をとり、出力平文ブロックＭｉ＋１とする。これを繰
返して次々と連鎖させるのである。なお、図５０におい
て、平文はＭｉ、暗号文はＣｉ（ｉ＝１，２，…）、暗
号鍵Ｋを用いた暗号化をＥｋ、復号化をＤｋとする。

【０１９０】また、ＩＶ（イニシャルベクトル）は初期
値であり、最初の暗号化と復号化の際に用いられる。Ｉ
Ｖは、暗号側と復号側とで同一の値を用いる。ＩＶの値
は、第三者に知られてもよいので、ＩＶは送信者と受信
者との間で秘密に送る必要がない。ＩＶの値を変える
と、同じメッセージから異なった暗号文が生成される。

【０１９１】図５１は、ＣＢＣモードにおける暗号化の
概要を示した概念図である。図５２は、ＣＢＣモードに
おける復号化の概要を示した概念図である。

【０１９２】図５１、図５２を参照して、ＳｃＲＡＭに
一度に入力可能な平文長はレジスタＲＥＧ１のサイズで
ある４ｋビットである。したがって、４ｋビットよりも
長い平文を処理する場合には、直前の暗号文ブロックＣ
ｉが初期値になるように制御レジスタに対して設定を行
なう。

【０１９３】本明細書の実施の形態では、ＳＤＲＡＭに
本発明を適用した場合を例として示したが、ＳＤＲＡＭ
に制限されるものではなく、非同期型のＤＲＡＭ、たと
えばＥＤＯ（Extended Data Out）ＤＲＡＭ等にも本発
明を適用することも可能である。また、同期型の他のＤ
ＲＡＭ、たとえばＤＤＲ（Double Data Rate）型のイン
タフェースを有するＤＲＡＭ等であっても本発明を適用
することが可能である。

【０１９４】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０１９５】

【発明の効果】請求項１〜３に記載の半導体記憶装置
は、汎用的なメモリに対してデータ、アドレスおよび制
御信号を与えるのと同様なシーケンスで信号を与えるこ
とで内蔵するロジック回路を制御することができ、既存
のシステムに大きな変更を加える必要がなく、容易に制
御することができる。

【０１９６】請求項４に記載の半導体記憶装置は、請求
項３に記載の半導体記憶装置の奏する効果に加えて、通
常のメモリに対する読出を所定アドレスを指定して行な
うことで、内蔵するロジック回路の動作状態を確認する
ことができる。

【０１９７】請求項５に記載の半導体記憶装置は、請求
項３に記載の半導体記憶装置の奏する効果に加えて、内
蔵するロジック回路が暗号処理を行なう場合に容易に制
御を行なうことができる。

【０１９８】請求項６に記載の半導体記憶装置は、請求
項２に記載の半導体記憶装置の奏する効果に加えて、短
時間で複数のモード設定を行なうことができる。

【０１９９】請求項７に記載の半導体記憶装置は、請求
項２に記載の半導体記憶装置の奏する効果に加えて、予
約領域が様々なマイコンシステムに対応できる。

【０２００】請求項８に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の奏する効果に加えて、既
存のメモリと置き換えて使用することが可能である。

【０２０１】請求項９に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の奏する効果に加えて、内
蔵メモリを有効に活用することができる。

【０２０２】請求項１０に記載の半導体記憶装置は、請
求項９に記載の半導体記憶装置の奏する効果に加えて、
特別な制御端子や命令がなくても内蔵メモリの保持デー
タを内蔵ロジック回路に処理させることができる。

【０２０３】請求項１１〜１３に記載の半導体記憶装置
の制御方法は、マイコンシステムにおいて、ロジック内
蔵の半導体記憶装置を容易に制御することができる。

【０２０４】請求項１４〜１６に記載の半導体記憶装置
は、最小限の制御端子の追加で、内蔵メモリにアドレス
やデータを与える経路を有効に使用して、内蔵するロジ
ック回路の制御を行なうことができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１の半導体記憶装置１の
構成を示したブロック図である。

【図２】実施の形態１のロジック内蔵半導体記憶装置
のメモリマップの例を示した図である。

【図３】外部から入力される信号がロジック回路へ伝
達される様子を説明するための図である。

【図４】実施の形態１の半導体記憶装置の標準的なタ
イミングを説明するための波形図である。

【図５】実施の形態１の変形例であるロジック内蔵Ｄ
ＲＡＭ１０の構成を示すブロック図である。

【図６】図５に示したロジック内蔵ＤＲＡＭ１０のメ
モリマップを示した図である。

【図７】実施の形態２のロジック内蔵ＤＲＡＭ３０の
構成を示すブロック図である。

【図８】実施の形態２のロジック内蔵ＤＲＡＭに適用
されるシステムのメモリマップを示した図である。

【図９】図７の暗号演算ロジック７４がサポートする
暗号方式を示した図である。

【図１０】レジスタに割当てられるデータ例を示した
第１の図である。

【図１１】レジスタに割当てられるデータ例を示した
第２の図である。

【図１２】レジスタに割当てられるデータ例を示した
第３の図である。

【図１３】レジスタに割当てられるデータ例を示した
第４の図である。

【図１４】レジスタに割当てられるデータ例を示した
第５の図である。

【図１５】レジスタに割当てられるデータ例を示した
第６の図である。

【図１６】レジスタに割当てられるデータ例を示した
第７の図である。

【図１７】レジスタに割当てられるデータ例を示した
第８の図である。

【図１８】レジスタに割当てられるデータ例を示した
第９の図である。

【図１９】本発明のロジック内蔵ＤＲＡＭ９２とマイ
クロコンピュータ９０とが接続される様子を示した図で
ある。

【図２０】ロジック内蔵ＤＲＡＭの制御を説明するた
めのフローチャートである。

【図２１】実施の形態４において割当てたメモリマッ
プを示した図である。

【図２２】実施の形態５のロジック内蔵ＤＲＡＭ１１
１の構成を示した図である。

【図２３】実施の形態５におけるマイクロコンピュー
タシステムのメモリマップを示した図である。

【図２４】実施の形態５のロジック内蔵ＤＲＡＭの制
御を説明するための動作波形図である。

【図２５】実施の形態５の変形例を説明するための図
である。

【図２６】実施の形態５の変形例の動作を説明するた
めの動作波形図である。

【図２７】ＳｃＲＡＭ２００の構成を示したブロック
図である。

【図２８】制御レジスタの設定に応じたメモリマップ
の状態変化を説明するための図である。

【図２９】図２７に示したモードレジスタ２０８を説
明するための第１図である。

【図３０】図２７に示したモードレジスタ２０８を説
明するための第２図である。

【図３１】図２７に示したモードレジスタ２０８を説
明するための第３図である。

【図３２】ＳｃＲＡＭの暗号制御エントリ・エグジッ
トに関連する状態遷移図である。

【図３３】制御レジスタアクセスの一例を示した動作
波形図である。

【図３４】制御レジスタのアドレスマップを示した第
１図である。

【図３５】制御レジスタのアドレスマップを示した第
２図である。

【図３６】制御レジスタのアドレスマップを示した第
３図である。

【図３７】制御レジスタのアドレスマップを示した第
４図である。

【図３８】信号ＣＲＹＰを与える端子を制御可能なシ
ステムを説明するための図である。

【図３９】ＣＲＹＰ端子を制御不可能なシステムにつ
いて説明するための第１の図である。

【図４０】ＣＲＹＰ端子を制御不可能なシステムにつ
いて説明するための第２の図である。

【図４１】制御レジスタへの設定の説明をするための
動作波形図である。

【図４２】暗号化処理の基本単位について示した第１
の概略図である。

【図４３】暗号化処理の基本単位について示した第２
の概略図である。

【図４４】暗号化処理の基本単位について示した第３
の概略図である。

【図４５】復号化処理の単位について示した第１の概
略図である。

【図４６】復号化処理の単位について示した第２の概
略図である。

【図４７】復号化処理の単位について示した第３の概
略図である。

【図４８】ＥＣＢモードについて説明するための第１
図である。

【図４９】ＥＣＢモードについて説明するための第２
図である。

【図５０】ＣＢＣモードの演算を説明するための図で
ある。

【図５１】ＣＢＣモードにおける暗号化の概要を示し
た概念図である。

【図５２】ＣＢＣモードにおける復号化の概要を示し
た概念図である。

【図５３】従来の、シンクロナスダイナミックランダ
ムアクセスメモリ（ＳＤＲＡＭ）のピン配置を示した図
である。

【図５４】ＳＤＲＡＭの端子名と機能とを示した図で
ある。

【図５５】従来のロジック内蔵ＤＲＡＭの構成を示す
図である。

【符号の説明】

１半導体記憶装置、２インターフェイス部、３バ
ッファ、５デコード回路、６，１４，１６，１１６，
１２６レジスタ、８，１１８ロジック回路、１０，
３０，９２，１１１，１２１ロジック内蔵ＤＲＡＭ、
１２インターフェイス部、１８，２０ロジック回
路、３２ＳＤＲＡＭ部、３４ロジック部、３６イ
ンターフェイス部、３８ＤＲＡＭコア、４０制御信
号入力回路、４２制御回路、４４クロックバッフ
ァ、４６アドレスバッファ、４８マルチプレクサ、５
０モードレジスタ、５２入出力回路、５４メモリ
セルアレイ、５６ロウデコーダ、６０ライトドライ
バ、７２レジスタ部、７４暗号演算ロジック、７６
セレクタ、７８制御レジスタ、８０モードレジス
タ、８２ステータスレジスタ、８４，８６データレ
ジスタ、９０，１３２マイクロコンピュータ、９４，１
３４ＣＰＵコア、９６キャッシュメモリ、９８，１
３６メモリコントローラ、１００，１４２外部バス
インターフェイス回路、１０２内部バス、１２１半
導体記憶装置、１３０ＡＴＤ回路、１４０マルチプ
レクス回路。

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5B024 AA11 AA15 BA18 BA21 BA29 CA15 CA21 5B060 MM01 5J104 NA02 NA21 NA22 NA27 NA37 PA14

Claims

【特許請求の範囲】

【請求項１】外部から与えられる制御信号、アドレス
およびデータを受ける端子群と、前記アドレスによって指定される領域に対して前記制御
信号に応じて前記データの授受を行なうメモリセルアレ
イと、前記メモリセルアレイに対して前記制御信号、前記アド
レスおよび前記データが与えられるシーケンスと同じシ
ーケンスで前記端子群に前記制御信号、前記アドレスお
よび前記データが与えられた場合に、前記アドレスが所
定の第１の領域を指定したときに前記制御信号、前記ア
ドレスおよび前記データの少なくともいずれか１つに応
じてデータ処理を行なうロジック回路とを備える、半導
体記憶装置。
【請求項２】前記端子群から前記制御信号、前記アド
レスおよび前記データを受け、前記アドレスに応じて前
記メモリセルアレイと前記ロジック回路のいずれか一方
に対して、前記制御信号、前記アドレスおよび前記デー
タの少なくともいずれか１つに応じた動作を指示するイ
ンターフェイス部をさらに備え、前記ロジック回路は、前記インターフェイス部からの指示内容を保持するデー
タ保持部と、前記データ保持部の保持内容に応じてデータ処理を行な
うデータ処理回路とを含む、請求項１に記載の半導体記
憶装置。
【請求項３】前記指示内容は、前記データ処理回路の動作を指定するコマンドと、前記データ処理回路が処理する入力データとを含み、前記データ保持部は、前記コマンドを保持する第１の保持回路と、前記入力データを保持する第２の保持回路と、前記入力データを前記データ処理回路がデータ処理した
処理結果を保持する第３の保持回路とを含む、請求項２
に記載の半導体記憶装置。
【請求項４】前記データ保持部は、前記データ処理回路がデータ処理を完了したか否かを示
すフラグを保持する第４の保持回路をさらに含む、請求
項３に記載の半導体記憶装置。
【請求項５】前記データ処理回路は、暗号処理を行な
い、前記入力データは、暗号の鍵データを含む、請求項３に記載の半導体記憶装
置。
【請求項６】前記指示内容は、前記データ処理回路の複数の動作モードの指定を含み、前記データ保持部は、前記複数の動作モードを保持する保持回路を有し、前記保持回路は、前記メモリアレイに一回に書込むデー
タ幅分のビットの容量を有し、前記ロジック回路に対する前記複数の動作モードの指定
は、前記メモリセルアレイに対する１回のデータ書込を
行なうシーケンスと同じシーケンスで行なわれる、請求
項２に記載の半導体記憶装置。
【請求項７】前記インターフェイス部は、前記制御信号に応じて書換え可能なモードレジスタを含
み、前記インターフェイス部は、前記モードレジスタの保持
値に応じて前記第１の領域をアドレス空間のどこに割当
てるかを決定する、請求項２に記載の半導体記憶装置。
【請求項８】前記所定の第１の領域は、前記メモリセルアレイのアドレス空間の一部の領域であ
る、請求項１に記載の半導体記憶装置。
【請求項９】前記所定の第１の領域は、前記メモリセルアレイのアドレス空間以外の仮想的なア
ドレス空間の一部の領域である、請求項１に記載の半導
体記憶装置。
【請求項１０】前記ロジック回路は、仮想的なアドレ
ス空間の一部である前記所定の第１の領域へのアクセス
に応じて、前記所定の第１の領域に対応する前記メモリ
セルアレイのアドレス空間に格納されたデータに処理を
加える、請求項９に記載の半導体記憶装置。
【請求項１１】外部から与えられる制御信号、アドレ
スおよびデータを受ける端子群と、前記アドレスによっ
て指定される領域に対して前記制御信号に応じて前記デ
ータの授受を行なうメモリセルアレイと、前記メモリセ
ルアレイに対して前記制御信号、前記アドレスおよび前
記データが与えられるシーケンスと同じシーケンスで前
記端子群に前記制御信号、前記アドレスおよび前記デー
タが与えられた場合に、前記アドレスが所定の第１の領
域を指定したときに前記制御信号、前記アドレスおよび
前記データの少なくともいずれか１つに応じてデータ処
理を行なうロジック回路とを備える半導体記憶装置の制
御方法であって、前記第１の領域を予約領域に指定するステップと、前記メモリセルアレイへの書込シーケンスと同じシーケ
ンスで前記アドレスによって前記第１の領域を指定して
前記ロジック回路へのコマンドを与えるステップとを備
える、半導体記憶装置の制御方法。
【請求項１２】前記メモリセルアレイへの読出シーケ
ンスと同じシーケンスで前記第１の領域を指定して前記
ロジック回路の処理結果を読出すステップをさらに備え
る、請求項１１に記載の半導体記憶装置の制御方法。
【請求項１３】前記半導体記憶装置は、前記端子群を
介して、キャッシュメモリを内蔵するマイクロコンピュ
ータと接続され、前記第１の領域を前記キャッシュメモリを使用しない領
域として指定するステップをさらに備える、請求項１１
に記載の半導体記憶装置の制御方法。
【請求項１４】外部から与えられる制御信号、アドレ
スおよびデータを受ける第１の端子群と、行列状に配置される複数のメモリセルを含み、外部から
与えられる選択信号に応じて活性化され、前記アドレス
によって指定される領域に対して前記制御信号に応じて
前記データの授受を行なうメモリと、前記選択信号に応じて前記メモリと相補的に活性化さ
れ、前記アドレスおよび前記データの少なくともいずれ
か１つに応じてデータ処理を行なうロジック回路と、前記選択信号を受ける第２の端子とを備える、半導体記
憶装置。
【請求項１５】前記メモリは、前記第１の端子群に時
分割に与えられる行アドレスと列アドレスとを含む前記
アドレスに応じて前記メモリセルの選択動作を行ない、前記ロジック回路は、前記第１の端子群に一括して与え
られる前記アドレスに応じて動作を行なう、請求項１４
に記載の半導体記憶装置。
【請求項１６】前記ロジック回路は、前記行アドレスと前記列アドレスの変化を検知して動作
タイミングを発生するＡＴＤ回路を含む、請求項１５に
記載の半導体記憶装置。