JPH07141175A - アクティブメモリおよび処理方式 - Google Patents

アクティブメモリおよび処理方式

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JPH07141175A
JPH07141175A JP6115229A JP11522994A JPH07141175A JP H07141175 A JPH07141175 A JP H07141175A JP 6115229 A JP6115229 A JP 6115229A JP 11522994 A JP11522994 A JP 11522994A JP H07141175 A JPH07141175 A JP H07141175A
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memory
data
circuit
broadcast
bus
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JP6115229A
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English (en)
Inventor
George R Doddington
アール．ドディントン ジョージ
Basavaraj Pawate
パワテ バサバルジ
Shivaling Mahant-Shetti
マハント − シェッティ シバリング
Derek Smith
スミス デレック
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Texas Instruments Inc
Original Assignee
Texas Instruments Inc
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Publication date
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
    • G06F15/7821—Tightly coupled to memory, e.g. computational memory, smart memory, processor in memory

Abstract

(57)【要約】 【目的】 データおよび計算結果を保持する記憶位置の
ローおよびカラムを含むデータメモリを含むアクティブ
メモリを提供する。 【構成】 ブロードキャストメモリ２２は制御命令を保
持する記憶位置のローおよびカラムを含んでいる。デー
タメモリ２０から検索された第１および第２のデータ語
を使用して第１の演算を実施しかつ第１の演算結果およ
び前の演算結果を使用して第２の演算を実施する計算回
路２６が設けられる。制御回路２４がブロードキャスト
メモリ２２から受信した制御命令に応答してデータメモ
リ２０から前記計算回路２６への第１および第２のデー
タ語の転送と第１および第２の演算の実施を制御するよ
うに作動する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般的にデータ処理に関
し、特に分散信号処理装置、方式および方法に関する。
【０００２】
【従来の技術】コンピュータシステムにより実施される
タスクの複雑さが増すにつれ、中央処理装置（ＣＰＵ）
の負担、システムメモリサイズ、およびシステムアドレ
スおよびデータバスのトラフィックも全て増大しつつあ
る。特に、行列計算、音声合成、画像信号処理、および
デジタル信号処理に関連するタスクの多くは計算集約的
であり最終結果を得る前に沢山の基本的な算術演算を実
行する必要のある場合が多い。例えば、デジタル信号処
理応用ではドット積を計算する必要のある場合が多い。
ドット積の計算にはいくつかの乗算および加算を実施す
る必要があり、その各々が従来の処理方式ではシステム
中央処理装置により実施しなければならない。さらに、
中間和および積を記憶して演算の進行につれてメモリか
ら検索しなければならない。したがって、ＣＰＵには全
ての算術演算を実施するタスクだけでなくメモリに対す
るデータ転送を制御するタスクの負担もかかる。したが
ってメモリは初期生データおよび全ての中間結果を処理
するのに充分な大きさでなければならない。最後に、た
とえ多数のＣＰＵを使用しても、アドレス、データおよ
び結果が交換されるため関連するアドレスおよびデータ
バスのトラフィックが重要となる。
【０００３】
【発明が解決しようとする課題】したがって、計算集約
的応用をより効率的に処理する装置、方式および方法に
対するニーズが生じている。このような装置、方式およ
び方法はＣＰＵのタスク負担を軽減し、所要メモリ量を
最少限に抑え、バスの帯域幅を効率的に使用するもので
なければならない。さらに、このような装置、方式およ
び方法は現在利用できるデバイスおよびシステム構成と
互換性のあるものでなければならない。
【０００４】
【課題を解決するための手段】データおよび計算結果を
保持する記憶位置のローおよびカラムを含むデータメモ
リを有するアクティブメモリが提供される。制御命令を
保持する記憶位置のローおよびカラムを含むブロードキ
ャスト（ｂｒｏａｄｃａｓｔ）メモリも提供される。デ
ータメモリから検索される第１および第２のデータ語を
使用して第１の演算を実施しかつ第１の演算結果および
前の演算結果を使用して第２の演算を実施する計算回路
が含まれる。ブロードキャストメモリから受信する制御
命令に応答して作動する制御回路がデータメモリから計
算回路への第１および第２のデータ語の転送および第１
および第２の演算の実施を制御する。
【０００５】本発明の概念に包含される装置、方式およ
び方法により計算集約的応用はより効率的に処理され
る。例えば、本発明の概念を包含するアクティブメモリ
デバイスを使用したシステムにより分散処理を実現する
ことができる。分散処理によりＣＰＵのタスク負担が軽
減され、所要メモリ量が最少限に抑えられ、バスの帯域
幅がより効率的に使用される。
【０００６】
【実施例】本発明の概念を包含するアーキテクチュアを
使用した処理システム１０を図１に示す。処理システム
１０はデータバス１６およびアドレスバス１８を介して
いくつかのアクティブメモリデバイス１４に接続されて
いる中央処理装置（ＣＰＵ）１２を含んでいる。図１の
アーキテクチュアにおいて、主システム制御および計算
機能は例えば汎用マイクロプロセッサ、マイクロコント
ローラ、デジタル信号プロセッサ、もしくはグラフィッ
クプロセッサとすることができるＣＰＵ１２により提供
される。後記するように、一般的なシステム操作に必要
なデータおよび命令記憶を行う他に、アクティブメモリ
デバイス１４は問題解決操作に必要な分散計算およびデ
ータ処理を行う。
【０００７】実施例のシステム１０では、代表的に行列
演算や音声合成時に必要な繰返し計算等のデータ集約的
計算がアクティブメモリデバイス１４を使用して分散的
に実施される。例えば、ＣＰＵ１２は所与の問題に必要
な生データのサブセットを各アクティブメモリ１４にロ
ードすることができる。各アクティブメモリ１４は次
に、ＣＰＵ１２が同時に他のタスクを実施できる間に、
対応するデータサブセットに所与の演算セットを実施す
る。アクティブメモリ１４へ分散されたタスクが完了す
ると、ＣＰＵ１２は結果を検索して問題の解決を完了す
る。好ましくは、システム１０内の各アクティブメモリ
１４は選択された従来の（“イナクティブ”）メモリユ
ニットのピン配置（例えば、２８ピンｐｉｎｏｕｔ）と
互換性のあるピン配置を有している。このようにして、
アクティブメモリ１４および従来のイナクティブメモリ
を所与のボードや他の支持構造上で交替させることがで
きる。
【０００８】ＣＰＵ１２にかかる計算負担を最少限に抑
える他に、アクティブメモリデバイス１４を使用した分
散処理によりデータバス１６およびアドレスバス１８を
より効率的に利用することができる。本質的に、アクテ
ィブデバイス１４によりデータが圧縮すなわち低減され
てデータバス１６を介した生データおよび中間結果の交
換およびアドレスバス１８を介した対応するアドレス送
信が実質的に低減されるようになされる。
【０００９】本発明の概念を包含するアクティブメモリ
１４の機能ブロック図を図２に示す。アクティブメモリ
１４はデータランダムアクセスメモリ２０（ＲＡＭ）、
ブロードキャストＲＡＭ２２、コントローラ２４および
データパス２６を含むシングルチップもしくはモジュー
ル（“デバイス”）として構成することができる。シン
グルチップの実施例では、データＲＡＭ２０およびブロ
ードキャストＲＡＭ２２は所与のデバイスセットに対し
て標準化された構成として製造することができコントロ
ーラ２４およびデータパス２６は所与のデバイスもしく
はデバイスのサブセットの動作要求に適合するようにカ
ストマイズされる。
【００１０】データＲＡＭ２０はスタティックランダム
アクセスメモリ（ＳＲＡＭ）もしくはダイナミックラン
ダムアクセスメモリアレイ（ＤＲＡＭ）とすることがで
きる。図２において、ＲＡＭ２０は１２８ロー１２８カ
ラム構成とされたＲＡＭセルの２Ｋ×８メモリとして示
されている。図２に示す構成の他に、いくつかの交番Ｒ
ＡＭアーキテクチュアのいずれかを使用することもでき
ることがお判りと思われる。データＲＡＭ２０にはロー
アドレス回路２８を含むアレイ内の選定セルに対してデ
ータを読み取りおよび書き込む回路と、ローアドレスマ
ルチプレクサ３０と、第１段復号（カラムアドレス）回
路３２と、カラムアドレスマルチプレクサ３４と、入出
力回路３６が関連している。マルチプレクサ３０により
システムアドレスバス１８もしくはコントローラ２４か
らローアドレス回路２８へアドレスビットが通される。
個別信号もしくはアドレス値自体に応答して選定を行う
ことができる。同様に、マルチプレクサ３４によりアド
レスバス１８もしくはコントローラ２４からのアドレス
ビットが通される。マルチプレクサ３０、３４と入出力
回路３６によりデータバス１６およびアドレスバス１８
を介してＣＰＵ１２からもしくは内部バス３８を介して
データパス２６からデータＲＡＭのセルへデータビット
を転送することができる。
【００１１】図２の実施例では、４本の隣接ビット線の
各セットがマルチプレクサ３３を介して第１段デコーダ
３２により多重化されて３２ビット幅の内部バス３８が
形成される（例えば、２５６カラムメモリアーキテクチ
ュアを使用する場合には、内部バスは６４ビット幅とな
る）。実施例では、Ｉ／Ｏ回路３６はアドレスバス１８
からのアドレスビットに応答して３２ビット内部バス３
８上の４セットの隣接８ビットの一つを選定してシステ
ムデータバス１６へ伝達する４：１マルチプレクサとし
て作動する。別の実施例では、内部バス３８の幅やシス
テムバス１６と連絡されるライン（ビット）数に応じて
入出力回路の構成を変えることができる。
【００１２】ブロードキャストＲＡＭ２２もスタティッ
クもしくはダイナミックとすることとができ、ローアド
レス回路４０を含むそのメモリセルアレイに対してデー
タの書き込みおよび読み取りを行う回路と、ローアドレ
スマルチプレクサ４２と、第１段（カラム）復号回路４
４と、マルチプレクサ４６と、入出力回路４８と関連し
ている。図２において、ブロードキャストＲＡＭは２ロ
ー１２８カラム構成とされているが、他の実施例では交
番ロー／カラム構成を使用することができる。ブロード
キャストＲＡＭ２２に関連するリード／ライト回路はＲ
ＡＭ２０に関連するリード／ライト回路と同様に作動す
る。マルチプレクサ４５を介した実施例の第１段デコー
ダ回路４４により、ブロードキャストＲＡＭ２２内の１
２８カラムメモリの各隣接４カラムに対して第２の内部
バス５０を介してデータパス２６に接続されている選定
３２ビットによる４：１多重化が行われる。マルチプレ
クサ４２、４６によりシステムアドレスバス１８もしく
はコントローラ２４からのアドレスビットが選択的に通
される。したがって、マルチプレクサ４２、４６と入出
力回路４８によりＣＰＵ１２もしくはデータパス２６を
介したコントローラ２４からブロードキャストＲＡＭ２
６のセルへデータを転送することができる。
【００１３】データＲＡＭ２０に関連する対応する回路
と同様に、ローアドレス回路４０、マルチプレクサ４
２、４６、第１段復号回路４４、入出力回路４８の特定
構成はブロードキャストＲＡＭ２２のセルアレイ内のロ
ーおよびカラム数、内部バス５０の幅、システムアドレ
スバス１８から受信されるビット数、およびシステムデ
ータバス１４と連絡されるビット（線）数等の要因に基
いて変動する。好ましくは、データバス１６とデータＲ
ＡＭ２０に関連する入出力回路３６およびブロードキャ
ストＲＡＭ２２に関連する入出力回路４８との接続は従
来のメモリｐｉｎｏｕｔとの互換性を与えるために１組
のピン（Ｄφ−Ｄ７）を介して行われる。同様に、デー
タＲＡＭ２０およびブロードキャストＲＡＭ２２に関連
するリード／ライト回路の接続は（図示せぬ）１組のピ
ンを介して行うことができる。アクティブメモリ１４は
システムメモリの一部であるため、メモリ１４はメモリ
チップの特性を示すことが好ましい。すなわち、メモリ
１４はメモリチップのように効率的で、サイズが小さく
かつ従来の（“イナクティブ”）メモリチップのピン配
置と互換性のある最少数のデータおよびアドレスピンし
か使用しないものでなければならない。
【００１４】コントローラ２４の制御の元でデータパス
２６により内部バス３８、５０を介してデータが方路決
定され所望の分散計算機能が得られる。所望の計算機能
を実施するためにチップやユニットをカストマイズする
のに必要なランダム論理、プログラマブルゲートアレイ
回路、もしくはプログラマブル論理アレイ回路としてデ
ータパス２６を実現することができる。例えば、データ
パス２６は加算器や乗算器を含んで行列乗算器の例や音
声応用における比較器回路を実現することができる。さ
らに、コントローラ２４およびデータパス２６は共にデ
ジタル信号プロセッサのテキサスインスツルメンツＴＩ
−３２０ファミリーに見られるようなデジタル信号プロ
セッサ回路として実現することができる。
【００１５】システム１０の実施例では、アクティブメ
モリ１４がシステムアドレスバス１８から受信する対応
する数のアドレスビットに対して利用可能な最高アドレ
ススペースに各ブロッドキャストＲＡＭ２２が配置され
る。これにより、各ブロードキャストＲＡＭ２２はチッ
プセレクト信号なしで書込みおよび読取りを行うことが
できる。さらに、システム１０内のアクティブメモリ１
４の全てのブロードキャストＲＡＭ２２を同時にアクセ
スすることができる。所与のメモリ１４に対するブロー
ドキャストＲＡＭ２２はコントローラ２６が選定された
計算を実施するのに使用する命令およびデータをＣＰＵ
１２からデータバス１６を介して受信する。
【００１６】代表的な計算では、ＣＰＵ１２は各アクテ
ィブメモリ１４のデータＲＡＭ２０へデータバス１６か
らデータを書き込む。代表的に各データＲＡＭ２０は演
算される全体データセットの異なるサブセットを保持す
る。例えば、行列乗算の場合には、各データＲＡＭ２０
は関与する行列の対応するローに対するデータを保持す
ることができる。各コントローラ２４が従う制御シーケ
ンスはアドレスバス１８上にハイアドレスビットが存在
する時に各ブロードキャストＲＡＭ２２へ書き込まれる
ようにデータバス１６へ与えられる。同様に、システム
１０により実施される所望する計算の少くとも一つの引
数（ベクトル）が各ブロードキャストＲＡＭ２２へ書き
込まれる。代表的に、システム１０内の全てのブロード
キャストＲＡＭ２２へ同じベクトルが書き込まれる。
【００１７】一実施例において、ブロードキャストメモ
リスペース内のダミー位置において各アクティブメモリ
デバイス１４のコントローラ２４およびデータパス２６
により引数の実行が開始される。特に、制御シーケンス
に指示されるコントローラ２４によりデータパス２６は
ブロードキャストＲＡＭ２２から検索される引数をデー
タＲＡＭ２０からのデータの各ローへ与える。各データ
ＲＡＭ２０内のデータの所与のローへ引数を与えた結果
は同じローに沿った１つもしくは２つの選定バイト位置
へコントローラ２４によりデータパス２６を介して書き
戻される。コントローラ２４によりデータＲＡＭ２０内
の全データが演算されるように全てのローアドレスおよ
びデータＲＡＭ第１段デコーダ３２の４対１マルチプレ
クサへの全アドレスが巡回される。
【００１８】コントローラ２４およびデータパス２６に
実現することができる一種の計算回路は図３に示す乗算
−累算回路５２である。乗算−累算回路５２は次式に従
ったドット積計算のような応用に有用である。
【００１９】
【数１】
【００２０】図３の実施例では、内部バス３８上の各１
６ビットはそれぞれバスインターフェイス５４を介して
マルチプレクサ５６のＸおよびＹ入力に接続されてい
る。乗算器の３２ビット出力は１対１６ビットシフター
５８へ与えられる。多くのデジタル信号応用では級数計
算の第１項（すなわち、Ｘ1 およびＹ1 項）は１よりも
小さいため、シフター５８を使用して乗算器の出力を正
規化し先縁ゼロの数を低減することができる。次に演算
器（ＡＬＵ）６０のＡ出力へポストシフター３２ビット
が与えられる。演算器６０には加減算等の基本的な算術
演算の他に増減分およびＡＮＤ、ＯＲ等の論理演算を実
施する機能を持たせることができる。ＡＬＵ６０からの
３２ビット出力は１６ビットハイレジスタおよび１６ビ
ットローレジスタへ分割することができる累算器６２へ
送られる。累算器６２およびＡＬＵ６０はＡＬＵ６０に
より実施される現在の演算結果が累算器６２へ入力され
ＡＬＵ６０により実施された前の演算結果がＡＬＵ６０
のＢ入力へ戻されるようにパイプライン接続される。Ａ
ＬＵ６０の出力はシフター６４へもパイプライン接続さ
れる。シフター６４はバスインターフェイス５４および
内部バス３８を介してデータＲＡＭ２０へ戻す出力の最
上位１６ビットを選定する。
【００２１】乗算−累算演算では、データＲＡＭ２０の
所与のローから取り出した２つの１６ビット語が第１段
復号回路３２から内部バス３２を介して与えられ次に乗
算器５６により乗算されてＡＬＵ６０のＢ入力へ与えら
れる。乗算結果は累算器６２からのＢ入力に与えられる
前の乗算／加算結果と加算される。効率を良くするため
に、シフターにより選定される最上位１６結果ビットが
データＲＡＭ２０内の同じローの位置へ返送される。級
数計算が進むと、データがローごとに検索されて結果は
ローごとにデータＲＡＭ２０へ書き戻される。
【００２２】コントローラ２４が乗算−累算を指示する
ための制御シーケンスを保持する他に、ブロードキャス
トＲＡＭはデータパス２６の乗算／累算回路の特定演算
を規定するためのデータを受信し記憶する。例えば、ど
れだけ多くのＸijおよびＹik項を乗算しかつ加算すべき
かを規定する命令語、およびシフター６４により選定さ
れる１６ビットをブロードキャストＲＡＭに記憶してコ
ントローラ２４が使用するようにすることができる。
【００２３】アクティブメモリデバイスが各データＲＡ
Ｍ２０に予め書き込まれたデータで演算を行う間、ＣＰ
Ｕ１２は解放されて他のタスクを受け持つことができ
る。次に、アクティブメモリにより分散計算タスクの完
了が表示された後で、ＣＰＵ１２は各アクティブメモリ
１４のデータＲＡＭ２０からの低減（圧縮）された結果
の検索へ戻る。
【００２４】本発明およびその利点について詳細に説明
してきたが、特許請求の範囲に明記された発明の精神お
よび範囲内でさまざまな変更、置換および修正が可能で
ある。
【００２５】以上の説明に関して更に以下の項を開示す
る。 (1) データおよび計算結果を保持する記憶位置のロー
およびカラムを含むデータメモリと、制御命令を保持す
る記憶位置のローおよびカラムを含むブロードキャスト
メモリと、前記データメモリから検索した第１および第
２のデータ語を使用して第１の演算を実施しかつ前記第
１の演算結果および前の演算結果を使用して第２の演算
を実施する計算回路と、前記ブロードキャストメモリか
ら受信した制御命令に応答して作動して前記データメモ
リから前記計算回路への前記第１および第２のデータ語
の転送と前記第１および第２の演算の実施を制御する制
御回路と、を具備するアクティブメモリ。
【００２６】(2) データビットおよび演算結果ビット
を保持する複数のローおよびカラム構成とされたメモリ
セルアレイを含むデータメモリと、前記データメモリに
接続されて前記データおよび結果ビットを前記データメ
モリ内の前記セルおよび第１の内部バス間で選択的に転
送するデータメモリ制御回路と、制御ビットを保持する
複数のローおよびカラム構成とされたメモリセルアレイ
を含むブロードキャストメモリと、前記ブロードキャス
トメモリに接続されて前記制御ビットを前記ブロードキ
ャストメモリ内の前記セルおよび第２の内部バス間で選
択的に転送するブロードキャストメモリと、前記デー
タ、制御、および結果ビット流を前記第１および第２の
内部バスを介して方路決定しかつ選定された演算を実施
するように作動するデータパスであって、前記データメ
モリから検索されて前記第１の内部バスへ与えられる前
記データビットの第１および第２の語を乗算してその積
を前の演算結果へ加算するように作動する乗算／累算回
路を含むデータパスと、前記ブロードキャストメモリ制
御回路、前記データメモリ制御回路、および前記データ
パスに接続され、前記ブロードキャストメモリから検索
された前記制御ビットのいくつかに応答して前記第１の
内部バスを介した前記データメモリから前記データパス
への前記第１および第２の語の転送および前記乗算器／
累算器による乗算および加算の実施を指示するコントロ
ーラと、を具備するメモリ。
【００２７】(3) 中央処理装置と、前記中央処理装置
に接続されたアドレスバスと、前記中央処理装置に接続
されたデータバスと、単体として構成されたアクティブ
メモリデバイスと、を具備する処理方式であって、前記
アクティブメモリデバイスは、データビットおよび計算
結果ビットを保持する複数のローおよびカラム構成とさ
れたメモリセルアレイを含むデータメモリと、前記アド
レスバスおよび前記データメモリに接続されて前記デー
タメモリ内の前記セルおよび第１の内部バス間でデータ
および結果ビットを選択的に転送するデータメモリ制御
回路と、前記第１の内部バスおよび前記データバスに接
続されて両者間でデータおよび結果ビットを選択的に転
送するデータメモリ入出力回路と、制御ビットを保持す
る複数のローおよびカラム構成とされたメモリセルアレ
イを含むブロードキャストメモリと、前記ブロードキャ
ストメモリおよび前記アドレスバスに接続されて前記ブ
ロードキャストメモリ内の前記セルおよび第２の内部バ
ス間で選択的に制御ビットを転送するブロードキャスト
メモリ制御回路と、前記第２の内部バスおよび前記デー
タバスに接続されて両者間で選択的に制御ビットを転送
するブロードキャストメモリ入出力回路と、前記データ
メモリから検索されて前記第２の内部バスへ与えられる
第１および第２のデータ語を使用して第１の演算を実施
しかつ前記第１の演算結果および記憶された前の演算結
果を使用して第２の演算を実施するように作動する計算
回路と、前記計算回路、前記ブロードキャストメモリ制
御回路、および前記データメモリ制御回路に接続され、
前記ブロードキャストメモリから検索した前記制御ビッ
トのいくつかに応答して前記データメモリからの前記第
１および第２の語の転送、前記計算回路による前記第１
および第２の演算の実施、および前記第２の演算結果の
前記データメモリへの転送を制御するように作動するコ
ントローラと、を具備する処理方式。
【００２８】(4) 第３項記載の方式であって、前記計
算回路は、前記第１および第２の語に対して前記第１の
算術演算を実施しそれに応答して第１の結果を与える第
１の回路と、前記第２の算術演算を実施それに応答して
第２の結果を与える第２の回路であって、前記第１の回
路から前記第１の結果を受信して前記第２の演算を実施
するのに使用する第２の回路と、前記前の演算の前記結
果を一時的に記憶する累算器であって、前記累算器に記
憶される前記結果は前記第２の回路へ与えられて前記第
２の演算を実施するのに使用される累算器と、を具備す
る処理方式。
【００２９】(5) 第３項記載の方式であって、前記計
算回路は、それぞれ第１および第２の入力ポートへ与え
られる前記第１および第２の語を乗算してその積を出力
ポートへ与えるように作動する乗算器と、各入力ポート
に与えられるデータ語を加算してその和を出力ポートに
与えるように作動する演算器であって、前記乗算器の前
記出力に与えられる積が前記演算器の第１の前記入力ポ
ートへ与えられる演算器と、前記演算器の前記出力ポー
トに与えられる前の結果を一時的に記憶する累算器であ
って、前記累算器に記憶されている前記前の結果は前記
演算器の第２の前記入力ポートへ与えられて前記演算器
の前記第１のポートへ与えられる前記積に加算される累
算器と、を具備する処理方式。
【００３０】(6) データおよび計算結果を保持する記
憶位置のローおよびカラムを含むデータメモリを含むア
クティブメモリが提供される。ブロードキャストメモリ
は制御命令を保持する記憶位置のローおよびカラムを含
んでいる。データメモリから検索された第１および第２
のデータ語を使用して第１の演算を実施しかつ第１の演
算結果および前の演算結果を使用して第２の演算を実施
する計算回路が設けられる。制御回路はブロードキャス
トメモリから受信した制御命令に応答してデータメモリ
から前記計算回路への第１および第２のデータ語の転送
と第１および第２の演算の実施を制御するように作動す
る。
【００３１】注記） (c) 著作権、 *Ｍ* テキサスインスツルメンツ社、１９
９３年。本特許文書の開示の一部に著作権保護の対象と
なる資料が含まれている。著作権およびマスクワーク所
有者は米国特許庁で閲覧できる特許文書や特許開示、特
許ファイルもしくは記録をいかなる人がファクシミリで
再生しても異議を唱えないが、それ以外については全て
の著作権およびマスクワークの権利を保有するものとす
る。
【００３２】関連特許の相互参照 同じ譲受人の下記の特許および出願が参照としてここに
組み込まれている。 米国特許出願 号、アトニードケッ
ト番号第３２３５０−７１４号、ＴＩ−１３４３８、
“分散処理装置、方式および方法”、出願日、 米国特許出願 号、アトニードケッ
ト番号第３２３５０−７１５号、ＴＩ−１３４３９、
“メモリ埋込サーチ演算器を実現する装置、方式および
方法”、出願日 、 米国特許出願 号、アトニードケッ
ト番号第３２３５０−７１６号、ＴＩ−１３４４０、
“カネルバメモリを実現する装置、方式および方法”、
出願日 、 。
【図面の簡単な説明】
【図１】本発明の概念を実施したデータ処理方式のブロ
ック図。
【図２】図１に示すアクティブメモリデバイスの実施例
の機能ブロック図。
【図３】図２に示すアクティブメモリデバイスの計算回
路の実施例の機能ブロック図。
【符号の説明】
１４ アクティブメモリ ２０ データメモリ ２２ ブロードキャストメモリ ２４ 制御回路 ２６ 計算回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 17/16 (72)発明者 シバリング マハント − シェッティ アメリカ合衆国テキサス州リチャードソ ン，スコッツボロ レーン 1405 (72)発明者 デレック スミス アメリカ合衆国ルイジアナ州ラファイエッ ト，ルーズベルト ストリート 512

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 データおよび計算結果を保持する記憶位
    置のローおよびカラムを含むデータメモリと、 制御命令を保持する記憶位置のローおよびカラムを含む
    ブロードキャストメモリと、 前記データメモリから検索した第１および第２のデータ
    語を使用して第１の演算を実施し前記第１の演算結果お
    よび前の演算結果を使用して第２の演算を実施する計算
    回路と、 前記ブロードキャストメモリから受信する制御命令に応
    答して作動して前記データメモリから前記計算回路への
    前記第１および第２のデータ語の転送と前記第１および
    第２の演算の実施を制御する制御回路と、 を具備するアクティブメモリ。
  2. 【請求項２】 中央処理装置と、 前記中央処理装置に接続されたアドレスバスと、 前記中央処理装置に接続されたデータバスと、 単体として構成されたアクティブメモリデバイスと、 を具備する処理方式であって、前記アクティブメモリデ
    バイスは、 データビットおよび計算結果を保持する複数のローおよ
    びコラム構成とされたメモリセルアレイを含むデータメ
    モリと、 前記アドレスバスおよび前記データメモリに接続されて
    前記データメモリ内の前記セルと第１の内部バスとの間
    でデータおよび結果ビットを選択的に転送する データメモリ制御回路と、前記第１の内部バスおよび前
    記データバスに接続されて両者間でデータおよび結果ビ
    ットを選択的に転送するデータメモリ入出力回路と、 制御ビットを保持する複数のローおよびカラム構成とさ
    れたメモリセルアレイを含むブロードキャストメモリ
    と、 前記ブロードキャストメモリおよび前記アドレスバスに
    接続されて前記ブロードキャストメモリ内の前記セルと
    第２の内部セルとの間で選択的に制御ビットを転送する
    ブロードキャストメモリ制御回路と、 前記第２の内部バスおよび前記データバスに接続されて
    両者間で選択的に制御ビットを転送するブロードキャス
    トメモリ入出力回路と、 前記データメモリから検索されて前記第１の内部バスへ
    与えられる第１および第２のデータ語を使用して第１の
    演算を実施かつ前記第１の演算結果及び記憶された前の
    演算結果を使用して第２の演算を実施する計算回路と、 前記計算回路と、前記ブロードキャストメモリ制御回路
    と、前記データメモリ制御回路に接続され、前記ブロー
    ドキャストメモリから受信する前記制御ビットのいくつ
    か応答して前記データメモリからの前記第１および第２
    の語の転送と、前記計算回路による前記第１および第２
    の演算の実施と、前記第２の演算結果の前記データメモ
    リへの転送とを制御するコントローラと、 を具備する処理方式。
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