TW511096B - Semiconductor memory device and controlling method thereof - Google Patents

Description

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【發明所屬之技術領域】 本，明係關於-種半導體記憶裝置，更特^之係關於 種内设邏輯電路之半導體記憶裝置及其控制方法。 【背景技術之說明】 萬位元）容量，字元構 記憶體（SDRAM)之接腳 圖53係顯示具有習知之64Mbi t (百 成為X 1 6 b i t的同步型動態隨機存取 配置圖。 圖54係顯示SDRAM之端子名稱與功能的示意圖。 參照圖53、圖54，習知之SDRAM，係收容在具有54支接 =之％子的封I内，其具有用以輸入主時脈的端子〔匕〖、 輸入時脈致能信號的端子CKE、輸人晶片選擇信號的端子 /CS、輸入列位址選通信號的端子/RAS、輸入行位址選通 仏號的端子/CAS、及輸入寫入致能信號的端子/WE。 習知之SDRAM，更具有用以授受資料輸出入信號的端子 DQO DQ15、輸出入輸出失效信號/寫入遮蔽信號的端子 dqm(u/l)、輸入位址的端子A0〜A1丨、輸入群組位址的端子 BAO BA1、提供電源的端子、提供輸出用電源的端子 VDDQ、提供接地電位的端子vss、及提供輸出用接地電位 的端子VSSQ。

产如圖53所示，該等的端子，係在第】接腳至第丨3接腳及 第42接腳至第54接腳之間配置有資料輸出入端子及電源， 第lj接腳至第1 9接腳及第3 7接腳至第3 9接腳之間配置有控 制L號及日寸脈彳§號，弟2 0接腳至第3 5接腳之間配置有位址 輸入接腳。該種的端子配置，具有某種程度的通用性，且

511096 五、發明說明（2) 常被使用於搭载有記憶體之系統中所用的基板上^ 圖55係顯不習知之内設邏輯電路⑽―的構成圖。 參照圖55，晶片501上，搭載有DRAM5〇4與邏輯電路 508，並設有用以輸入或輸ώΜΑΜ進行存取用之 :子/⑴、··.、 U 501 t ’ Μ含有用以輸人邏輯電 腳CTRO、CTR1、或對邏輯電路進行存取要求之有要之:二接 REQ的端子及用以使邏輯電路對外部通知。h 信號STRB的端子。 凡成之遠通 習知以來’為了要控制邏輯 路508用之特有的接腳，所以 由於设置邏輯電 而言會增加接腳數、曳為了才其Θ所不之通用的DR AM 備控制混設邏輯電路之_專用 ^糸、=有^要準 與一般之微電腦相連接的通用性，=:因而，失去了 要對微電腦使用特殊的命令。 < 馮了要控制系統而必 【發明之概要】 本發明之目的在於提供一種 樣的控制方法以控制邏輯邻二可以與通用之dram同 置。 p之邏輯電路的半導體記憶裝 本發明歸納而言，係一種半 子群、記憶單元陣列及邏輯電路二17憶裝置，其包含有端 端子群，係用以接受由外 · 料。記憶單元陣列，係按照控制信號=信號、位址及資 對位址所指定的區 五、發明說明（3) 域進行資料之授受。 —一—' 控制信號、位址；號】J ; = :與對記憶單元陣列 n;rrr的=址對端 2預疋之弟一區域時月况田位址已指 中之至少-個以進行資料處理制^、位址信號及資料 當按照本發明之另一能 之控制方法，JL肖A t :守，其係一種半導體記情| f 驟。 〃包含有所指定的步驟、及提供命令置 輯::體记憶裝置，其包含有端子群、記憶單元陣列及邏 料。記：單接：=部提供之控制信號、位址及資 域進行資料之授受。邏：電、：制：：以對位址所指定的區 :魏控制信號址： = = =同的時序，= ΐ Ϊ i ί第：區域時，就按照控制信號：：址ί ϊ ί已指 中之至少一個以進行資料處理。 位址“唬及資料 所指定的步驟，係骑 广上> 命令的步驟，係以與寫入：f:憶= = = :中 ::B:序’而依位址來指定第-區域並對邏 當按照本發明之更另一態樣時，其係 置’其包含有第一端子群、記憶 體記憶裝 第-端子群，係用以接受由外部提供信號、位址 第7頁 C:\2D-CODE\90-08\90112890.ptd 511096 五 發明說明（4) =號及資_。第二端子罢係用以接受由外部提供之古 唬。記憶體’係包含配置成行列狀的複數個圮憶 ： 述選擇信號：ί作’且按照上述控制；號以對： ^述位址所指定的區威進行上述資料之授受。邏輯 二η上述選擇信號：：上述記憶體呈互補式動作，並按 =述位址及上述貧料：之至少一個而進行資料處理。 因而，本發明之主要優點’係可以與 供賢料、位址及控制信號者同樣的時序 &二扼 即可控制内設的邏輯料，且沒有 較大的變更，即可輕易控制。輯既有的糸統追加 .本發明之另一優點，係可在微雷腦έ ^ _ 設邏輯電路之半導體記憶裝置。 ’、、、、，莖易控制内 本發明之更另一優點，係可以爭 加，並有效地使用對内建記憶體接'"之控，端子的追 以進行内設之邏輯電路的控制。/、立址或貪料的路徑， 【較佳實施例之說明】 圖1係顯示本發明實施例丨之半 方塊圖。 °己憶扁置1之構成的 參照圖1，半導體記憶裝置丨， /RAS、/CAS、…、/CS、/耽等控制;=妾受控制信號 信號ADD的端子及接受資料信 °唬的柒子、接受位址 照控制信號/RAS、/CAS、...Ί 的端子；介面部2，按 資料信號DATA以對内部輪出控=S、/WE、位址信號ADD及 部2之輸出以進行動作； °就，DRAM4，接受介面 子"。6，用以保持由介面部2提

C:\2D-CQDE\90-08\90112890.ptd 第8頁 511096 五、發明說明（5) 供之資料或命令；以及邏輯電路8，按昭 面部2之輪出以進行信號處理等的動作。 _存器6及介 晶片1之端子，係只有通用DRAM中所採用的沪 而’可使用與收容通用dram晶片者相同的而。 因 如圖5 3所示之接腳配置的封裝。 、。例如具有 因此’在既有之應用中採用本發明之丰道触^ 的情況，由於只是改換既有之通用DRam，二j =凌置1 發晶舟之再設計或專用之控制LSI。亦即，由於^必要開 DRAM與接腳互換性（pin compatible)，所以σ 體’即可追力““嫩。例如可考慮追二象理 二或進行在密碼處理等的微電腦中需花時間之處 理的砧輯黾路之追加，以作為其新的功能。又， 用MAM之封裝内亦可使用數支未使用之端子，例如圖 之第36接腳或第40接腳之NC(非連接）接腳以輸入控制传 號。 工口 ,,Ϊ次L說明具體的控制方法。在所搭载之邏輯電路的控 制中’適用所謂的記憶體對映式輸入/輸出 (memory-mapped 1〇)方式 0 圖2係顯示實施例1之内設邏輯電路之半導體記憶裝置的 記憶體分佈圖之例示圖。 —參照圖^，、將搭载於晶片中的DRAM之容量設為64Mbit， 字兀構成設為X 16。DRAM之位址，係X位址為X0〜X13，Y位 址為Y〇〜Y7 °因而’用以控制8Mbyte之記憶體位址為 Oh〜3FFFFFh 。

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第9頁 五、發明說明（6) 在通用之D R A Μ中，"δτ #4* 料。將可寫入及讀出节種：:立址空間全部寫入及讀出資 發明中，係分配在：載以S間？為DRAM空間。在本 路控制區域上。例如將位：：二 巧：用，輯電 路控制區域上。邏輯電路控制區域之容量：::輯電 2Byte之512Byte。可選擇依寫該 的x 邏輯電路的命令或模式。气八伹址二間的貧料以控制 圖2中，雖係在最下階位址上禮伴p a y θ 上階側（3FmFh〜3FFmh)分1 ===，最 設疋柃分配位址的區域。又， 擇^在杈式日存裔 配邏輯電路控制區域❸舌 =式暫存器設定時未分 之SMAM。 、亦可使用作為通常之64Mbi t 態Γ係用以說明由外部輸入之信號傳遞至邏輯電路的樣

^ " fflCS ： /；；Λ2 . ； ^ ； ；! ' /CAS 3，及接受缓衝器3之輸出並予 / 。號DATA的緩衝器 器6可按照解碼電路5之輸出而保電路5，暫存 並:安照該等所保持的資訊而控制命令等的資訊， 早碼電路5，雖係解碼位址信號一 但是亦有直接將寫入位址信號^Λ 貧料信號DATA ’ 内的資料保存於暫存器6内的情況曰。疋之邏輯電路控制區域 態隨機存取記憶體）等所構成的曰，益，在由SRAM(靜 月/兄，亦有在按照位址信

號ADD在所指定之SRAM的區 —使用DRAM之一部分區域作 保持貧料的情況。又，功 使該區域保持邏輯電路控用持，路以取代暫存器6， 可 =區域保持邏輯電路控制以： … 圖4係用以說明實施例i 貝枓。 波形圖。 卞♦肢冗憶裝置之標準定時的 圖4中，係顯示在可由資 的SDRAM中，連續寫入或讀個出^端子進行輸入及輸出 資料的位元數稱為叢訊(b 貝枓的動作。連續讀出之 模式位址來作變更。 〇長度，在SDRAM中通常可依 參照圖4，在時刻t ] φ ，& 士 +

十ΓΤ κ /丨丄/ 中 係在來自外部之時脈信號 e X ΐ · C L Κ (例如系統時脈）的 f ♦取入來自外部之控制信

:進Λ ? !址選通信號/RAS係處於動作狀態之L '仃立址邊通信號/CAS及寫入致能信號/WE係處於η位 、；所以可輸入列動作命令ACT。此時的位址信號綱係當 作列位址Xa來取入。

在時刻t2 ’行位址選通信號/CAS係變成動作狀態之L位 準，且與時脈信之上升同步而取入於内部。行 位址，，#號/CAS為L位準，而列位址選通信號/RAS及寫 入致能信號/WE為Η位準之控制信號的組合，係為讀出命令 READ °此時的位址信號⑽!）係當作行位址γ來取入。 在由位址所指定的區域為圖2之DR μ空間時，可按照該 所取入之列位址Xa及行位aYb而在圖1之麗錢4内實施列及 行之選擇動作。

C:\2D-C0DE\90-08\90112890.ptd 第11頁 511096

五、發明說明（9) 當由列位址Xc及行位址Yd所指定的區域為圖2之邏輯電 路指定，域的情況，則被選擇者，並非則之廳^之列及 =丄而疋暫存器6之預定區域。該情況，輪入資料di , :寫入暫存器6之預定區域内的資料。例如，所提供的資 =邏輯電路8所處理的資料、密石馬資料等的處理資 =三或指定重設、處理開始等動作的命令資料。 【貫施例1之修正例】 的作為實蝴之修正例之㈣㈣電賴觀 ^/t；S "T1 V ^ ^ " MTA的介面部12 ;按日匕二/2 ^信號卿及資料信號 按昭介面邱19令μ l、丨面#12之輪出而動作的DRAM4 ; 按|面部12之輸出而保持控制用 以及按照分別保持於暫存哭 貝卄的瞀存裔14、16， 邏輯電路1 8、2 0。 °。 之控制用資料而動作的 圖6係顯示圖5所示之肉μ、r # 圖的示意圖。 d又璉軻電路DRAM10的記憶體分佈 參照圖6，64Mbi t夕a。& 〜IFh係對邏輯電路18寫工間^〜3FF叮Fh之中，位址Oh 區域，位址20h〜2Fh，· # f+工制/卩令或資料的邏輯電路控制 的邏輯電路控制區域/、、、邏輯電路20寫入命令及或資料 如此，將記憶體對眛— 即：控制所搭載之複數；二電輸路出。空間分割成複數個， 【貫施例2】

C:\2D-CODE\90-08\90112890.ptd 第13頁 511096 五、發明說明（ίο) 圖7係顯示實施例2之内設邏輯電路DRAM3〇的構成方塊 圖。 參照圖7，内設邏輯電路DRAM30，係包含SdraM部32及邏 輯電路部3 4。 SDRAM部32 ’係包含有接受來自外部的信號並響應此而 輸出控制信號的介面部3 6、及按照來自介面部3 6之輸出而 進行資料保持的DRAM磁心3 8。介面部3 6，係包含有接受控 制信號/RAS、/CAS...../cs、/WE及DQM之控制信號輸入 電路4 0 ;接受時脈信號CLK及時脈致能信號cke以產生内部 時脈的時脈緩衝器44 ;與時脈緩衝器44之輸出同步而取入I. 位址信號A 0〜An的位址緩衝器4 6 ;以及與内部時脈同步而 進行資料#5虎DQ0〜DQn之輸出入的輸出入電路μ。 介面部3 6，更包含有按照控制信號輸出入電路4 〇之輸出 而輸出命令信號ACT、PRE等的控制電路42 ;以及按照控制 電路4 2之輸出而將位址緩衝器4 6之輸出當作X位址、γ位址 作多工處理的多工器4 8。 多工器48，係按照模式暫存器設定（MRS)命令而可依位 址信號A 0〜Am之任一個信號位元來設定的模式暫存器5 〇。 DRAM磁心3 8，係包含有記憶單元配置成行列狀的記憶單 元陣列5 4，按照由多工器4 8所提供的列位址以進行記憶單塌^ 元陣列5 4之列選擇的列解碼器5 6 ;按照由多工器4 8所提供 的行位址以進行記憶單元陣列54之行選擇的行解碼器58 ; 以及由被選擇之記憶單元中讀出資料，且對被選擇之記憶 單元進行資料之寫入的感測放大器驅動器&寫入驅動器

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邏輯電路部34，係包含有密碼運算邏輯電路74 ;以及按 照介面部36之輸出而保持用以進行密碼運算邏輯電路74 2 控制的模式資訊或輸入至密碼運算邏輯電路内之資料及穷 碼運算邏輯電路之運算結果的暫存器部7 2。 山

暫存器部72，係包含有：在由位址信號A0〜Am所指定之 區域為預定值的情況會動作，用以取入介以輸出入曰電^路52 而由外部輸入之資料信號的選擇器76 ;寫入介以選擇哭76 而由外部提供之資料的控制暫存器78、模式暫存哭8〇 :次 料暫存器84 ;以及保持由密碼運算邏輯電路所輸出°的次二 並介以選擇器76、輸出入電路52而對外部讀出該保=粗 以作為資料信號DQ0〜DQn的狀態暫存器82、資料^貝”、 圖8係顯示適用於實施例2之内設邏輯電路卯錢 ^ 憶體分佈圖的示意圖。 ’、、、、之記 參照圖8，系統記憶體地圖中之外部RAM區域係 邏輯電路DRAM。内設邏輯電路DRAM，係將其區域八=内設 輯電路控制區域及DRAM區域，依對邏輯電路;制成邏 取作業以控制内設的密碼邏輯電路。對應該^ 存 區域之系統記憶體分佈圖上的區域係當作备 控制 且在使用CPU之快取及MMU(記憶體f理單元）的情況^ 作為不,可快取的區域。又，以操作系統未 ：先 的方式，預先以系統之韌體來控制。更且 〜品域内 止使用該區域。 更且’應用程式亦禁

511096 五、發明說明（12) δ亥邏輯電路控制區域，例如係分配在J)μ之列位址 X = 3FFFh、行位址Υ = 〇η〜FFh t。 圖7之控制暫存器78係分配在X = 3FFFh、Y = 〇〇h中。模式 暫存器80，係分配在x = 3FFFh、y = 〇ih中。狀態暫存器82X， 係分配在X = 3FFFh、Y = 〇2h中。第一資料暫存器84，係八-在X = 3FFFh、Y = 03h中。第二資料暫存器86，係分配在刀配 X = 3FFFh、Y = 〇4h 中。 在該例中，係將X = 3FFFh之頁（Y=〇〇h〜FFh)分配在控 令區域中。因而，在以圖7之構成輸入ACT命令時，^二 入X = 3FFFh之時間點上，可以對暫存器部72進行存取之别 J 2先控制多工器。更且，予員先使暫存器之致能 制f存；之時脈動作。如此的話，則除了在輸入控制命； 之期間中以外，亦可抑制在暫存器部72中所消耗的電力。 i二ir:3FFFh之頁中輸入讀出、寫入命令由於暫存 态部7 2已動作，所以盔法斟鉍十_ , 圖7之密碼運算邏輯電路74曰/ ^延遲子取作業° 安全性而使用的主：密電碼路方 該密碼運算邏輯電路74，係 t^(accelerator)。 方式及認證後之資料收發持；子認證用之公開鍵 於係在密碼專用之邏輯電路中：鍵：碼方式的功能。由 處理還可以較低的消耗以比通用之㈣中 驅動之系統等。 、進仃處理，例如適於電池 圖9係顯示圖7之密碼運算 的示意圖。 邏輯電路74所支持之密碼方式

第16頁 511096 五、發明說明（13) 參照圖9，密碼運算邏輯電路74，係用以支持RSA以作為 公開鍵密碼方式，並支持DES方式及Triple-DES方式以作 為秘密鍵密法方式。更且，在秘密鍵密碼方式中，係用以 支持作為主要之區塊密碼化模式的^^^以⑼打“^仏 Book) ^CBCCCipher Block Chaining) ^0FB(0utput Feed Back)、CFB(Cipher Feed Back)之各模式。密碼運算邏輯 電路74，為了要提咼應用之適合性，而可在密碼化中分配 臨界處理，其他則在用以控制内設邏輯電路DRAM3〇的 腦侧進行軟體處理。其最大之特徵在於，可以通用之 S D R A Μ及接腳互換性來實現密碼控制。 j說明是否可在圖8所示之邏輯電路控制區域的各 曰存裔進行何種的分配。 圖圖1 0〜圖1 8 ’係用以說明被分配至暫存器之資料的示意 參照圖7、圖10，控制暫存器78 D0〜D15的16位元。然後，蕤击斟办—ηη # “位址為0h之 ,备 俊猎由對位兀D〇寫入1以重設宓派 功此。亦即，執行對密碼運算邏輯電路^ / ·、、、 重設脈波的處理。又，在位元 係預“間之 運算邏輯電路74為密碼處理中。因而，糸顯不後碼 邏輯電路進行存取的情況，必須在立_卜=密碼運算 旗標為〇以後進行存取作業。、 u疋Di中所顯示的 該控制暫存哭7 8，a u ^ 式。 係、共同使用公開鍵及秘密鍵之兩方 其次就使用於秘宓結士 a > “ 山鍵方式之控制的幾個暫存器之力加以 第17頁 C:\2D-CODE\90-08\90112_.ptd 五、發明說明（14) 說明。 參照圖7、圖11，辦y 1 6位元之中的位元])丨、D之/立址分配模式暫存器80，該 二個位元若為” 〇 1 ”則资〇 ’係使用於密碼方式選擇中。該 式為Triple-DES。若I"碼方式為DES，若為’，10，，則密碼方 位元D5~D2，係使用\〇D〇"則密碼方式被保持。 為，，00 0 1，，則區塊密瑪化塊费碼化模式選擇。該位元若 之情況區塊密碼化模Hi”定為ECB。又，在"0010" 況密碼模式就指定為〇^0疋為(：^。在該等"〇1〇〇"之情 塊密碼化模式就指定為CF° 1等的位元為” woo”之情況區 之情況區塊密碼化模;^ ^ /又，該等的位元為"0000" 供武就被保持。 位元D8〜D6係使用於抬宗 模式選擇。該等的位元馬處：之單位量的資料處理 進行處理的正常模式，為之^况就指定以8Byte單位 e ^ ^ ^ ^ 為01 〇之炀況就指定以指定區塊 長二1鬼 進仃處理的區塊模式，為"100"之情況就 指定以蓄積於緩衝器中的資 ’ 搵穴，Α,,ηηη” > &干的為位進仃成批處理的緩衝 杈式為000之h況資料處理模式就被保持。 如此，由於可將¥ = 個位址2Byte之資料的16位元分 配至複數個模式指定中，所以若有效使用2之工6次方的組 合，則即使在所指定的模式有複數個的情況亦可以1次之 存取來完成動作模式之指定。 參照圖7、圖12，在位址Y = 〇2h中分配有狀態暫存器82。 狀態暫存器之位元D1、D0當為”01”時則顯示密碼化：當為 "1 〇π時則顯示解碼化，當為，，00”時則顯示保持。位元^ :

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在實施例2之情況，確保作為邏輯 區域，雖係為3FFF00h〜3FFFFFh，彳e η >工制區域的位址 口口叹疋命令來設定的圖7之暫存器5〇的保 杈^^ 多工器中分配且可變更位址，藉此即可才夂谷，P U在 統中搭載本發明之内設邏輯電路DR y ^種的微電腦秀 設定命令而分配位址的情況=月之；ΐ依模式暫存11 _ ^ ^ ^ +心明之内設邏輯電路DRAi ；s； ° AM來使用的用途方面，亦可在模式暫存器中設置用 以和疋是否使用内部搭載邏輯電路的位元。 【實施例3】 圖1 9係顯示連接有本發明之内設邏輯電路卯錢92與微電 細9 0的樣態圖。 微電腦90中，包含有CPU磁心94、快閃記憶體96、記憶 體控制器98及外部匯流排介面電路100，該等係依内部匯 流排1 0 2而連接。外部匯流排介面電路丨〇 〇，係按照來自 CPU磁心94之指令而對内設邏輯電路dram輸出控制信號、 位址信號及資料。因而，外部匯流排介面電路丨〇 〇及内設 邏輯電路DRAM92，係依用以傳遞控制信號/RAS、/CAS、 …、/CS等控制信號的控制信號匯流排、用以傳遞位址信 號ADD.的位址匯流排及用以傳遞資料信號DATA的資料匯流 排來連接。 在該種系統中為了控制内設邏輯電路DRAM92.，就有必需 留意在微電腦9 0上進行軟體運轉的事項。 圖20係用以說明内設邏輯電路DRAM之控制的流程圖。

511096 五、發明說明（17) 苓照圖2 0，首先最初在步驟s丨中，指定 制區域之位址為預約區域。·句話說，在：邏域η 令控制用的位址空間上未分配有程式。八、輯電路之叩 如有使用os(作業系統）之功能以將邏輯電ς 法，’例 預約區域的方法。 彳工制區域設為 在0S之上升時點亦須注意，進行記憶 Μ 理、處理間通信之系統的基本控制，以作‘中中斷管 ”磁心本身不被分配至邏輯電路控制區域中。：核心： 注意磁心本身並未被分配至邏輯電路區 而， 在0S側指定預約區域。 钔區域中，並預先 其次，在步驟S2，具有資料快取的系 路控制區域當作不可快取區域。 、 係將邏輯電 亦即，即使在從圖19之CPU磁心94對内 DRAM92指定預定之位址空間之後，將相告於入耳人电路 至内部匯流排1〇2内的情況，當快取田9 °y的資料送 有可能相當於該命令的資料亦會寫人^體=作時，亦 未被傳送至内設邏輯電路DRM92中 。^96中，且 載：：設邏輯電路DRAM92的邏輯電路， 而動作。目而’就有必要將邏輯電 制=按照該命令 快取。在大致的微電腦方面，可進行；=域設定成未被 指定於非可快取區域 將"卩分之位址空間 ^ ΘA甲的控制0 又’在具有記悵辨 址空間未被邏輯g路二理單元功此的情況，係設定虛擬位 如此，在有c區域所使用。 憶體之系統方面’在系統之初期設定

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五、發明說明（19) 記憶體空間，將XI 4 = π 1 ”之區域當作虛擬空間。將記憔體 不存在之該虛設的虛擬空間之一部分分配至邏輯電路控制 區域。該空間必須先進行如實施形態3所示的佈局以便 直接進行存取。 用以提供X 1 4之端子雖有增加1個端子，但是在封裝上有 未使用端子的情況只要對之分配即可。例如只要分配圖Μ 之第4 0接腳或第3 6接腳等的ν C端子即可。圖2 1中雖係顯示 追加Χ14之位址的情況，但是亦可對γ位址追加1位元/亦、 即，可將Υ8 = 0之區域當作DRAM空間，將γ8 = 1之區域當作虛 擬空間。在DRAM中X位址與γ位址，通常被進行多工處理， 由於X位址有較夕的位元，所以在追加Y位址的情況，就沒 有必要追加要使用的端子。 以上’雖係顯示對虛擬空間之一部分分配邏輯電路控制 區域的情況，但是亦可考慮當對虛擬空間讀出時，會對儲 存在與之對應之實際空間位址内的資料追加運算及輸出， 或重寫該位址之資料的情況。亦即，當以χΐ4=1進行存取 k ’亦可對保持於所指定之位址當作χ丨4 = 〇之實際空間位 址内的貧料加上任何的處理。即使在該情況下，亦可擴張 Υ8之位址以取代擴張Χ14之位址，又，在XI 4為1的情況雖 係當作虛擬空間，但是亦可將χι 4= 〇之情況當作虛擬空間 + ’而將X 14 = 1之情況當作實際記憶體空間。在擴張Y8之位 址的情況亦可將¥8 = 〇之情況當作虛擬空間，而將γ8 = 1之情 況當作貫際記憶體空間。 【實施例5】

C:\2D-CQDE\90-08\90112890.ptd 第23頁 511096 五、發明說明（20) 一^------ 圖22係顯示實施例5之内設邏輯電路DRAM1 u的構成圖。 夢照圖22，在内設邏輯電路抑^11中，除了設有用以 控制通常之DRAM114的位址ADD.、資料DQ及時脈信號cu或 用以控制控制信號/rAS、/CAS...../CS、/WE的端子，還 設有用以提供信號WE-L、ADD — L的端子。 内设邏輯電路DRAM1 1 1，更包含有通常之DRAM1 14、用以 保^預定之控制信號的暫存器丨丨6、及按照暫存器〗丨6之保 持資訊而動作的邏輯電路1 1 8。 亦即，藉由將控制專用之端子設在最小限即可自由設定 控制空間。圖22中，所追加的控制端子，係輸入有控制信 娩WE_L、ADD_L的端子。追加的端子，只要分配圖53所示 之第3 6接腳或第40接腳的nc接腳即可。 在控制^為L位準之情況就設在DRAM存取模式， 當控制信號ADD — L從L位準變成H位準時，DRAM1丨4就無法動 作而代之者係信號可入至暫存器丨〗6中且變成邏輯電路丨】8 動作的模式。 圖23係顯示實施例5之微電腦系統之記憶體分佈圖的示 意圖。 麥照圖23，Oh〜3FFFFFh係被分配至在DRAM空間内。χ位 址為X0〜X13之14位元’γ位址為γ〇~γ728位元，微電腦系❶ 統中用以指定DRAM空間的位址位元，一併使用至A〇〜A21。 然後，例如，在將輸入有控制信號ADD-L的端子與微電 腦系統之位址位元A23相連接的情況，邏輯電路控制區域 可分配80〇0〇〇h〜803FFFh。換句話說，當位址位元a23 =

五、發明說明（21) ” 1 ” ，且不使用位址接腳多工時， 门

的端子中指定作為DRAM之位址的範圍輸位址之^大數 位址之範圍相同的〇h〜3FFFh P人可私疋作為X 域的乾圍。在實際使用時，邏 包幺制& 按照需要設定即可。 ^电路控龍域之上限只要 址=微電腦，在有可能使用位址位元A23”"之直他位 址£域牯，只有在對邏輯電路控制區域 ^ 4 ( 800 000h〜803FFFh)進行存取的 路DRAM使晶片選擇信號/cs動作。而要對内§又邏輯電 圖24係用以說明實施例5之內奢 的動作波形圖。 之内建邏輯電路之DRAM之控制 參照圖2 4，在時刻t 1為口可' m 常糧AM進行存Γ 與時脈信號CLK同步之通 電= Ϊ制信號丄變成Η位準時，就進入對邏輯 ^ 式。以後’與時脈信號CLK同步對依位 指定的暫存器進行資料之授受。圖24之情 = 的控制信號/WE-LM位準，所以可對命令 才工制用暫存裔輸入命令。 【實施例5之修正例】 〇 二25二用以說明實施例5之修正例的示意圖。 cpif磁常之肫〇位址空間時，微電腦132 ’係相對於 哭電路"un ^指定的位址’使記憶體控制器136使用多工 ^=40,位址及γ位址對傳遞位址 ~A13的位址 匯抓排多工輸出。

五、發明說明（22) =，如圖23所示，在與DRAM空間不同的區域上分配有 路控制區域之情況，記憶體控制器—，係不使用 D。電路1 4 G而直接將位址從外部匯流排介面電路】4 2輸 出0 f j情况下，位址信號A〇〜A2〇之中可使用對應多工之後 ^有效之接腳數的位址信號A〇〜A i 3而以與㈣相同的方 庐：位址之指定。該情況’信號A14〜a2〇係為無論是什 ^亦，所謂的狀態’所謂的「D〇n，t Care(不在乎）」的狀 ，虽該種的位址A0〜A20與/cs之動作皆被指定時，内設 邏軏電路DRAM1 21就可依此而進行處理。 {疋°玄h况，在彳放電腦有可能使用位址位元A 2 3 =π 1" 之其他位址區域時，只有在對邏輯電路控制區域 (8〇〇〇〇〇h〜8〇3FFFh)進行存取的情況，需要對内設邏輯電 路DRAM使晶片選擇信號/CS動作。 該種情況下，内設邏輯電路卯謔121，係在暫存器126之 一部分上設置用以檢知位址之變化的ATD(Address 丁 r a n s i t i ο n D e t e c t )電路 1 3 〇。 圖2 6係用以說明實施例5之修正例之動作的動作波形 圖。 y 該情況下，在時刻tl為止，控制信號ADD—L為L位 雖 然可進打通常之DRAM存取，但是當ADD-L為11位準 入對邏輯電路之命令控制模式。此時，在位準 時，就被指定寫入模式，而在/WE — L為[位準時，就被指定 讀出模式。 ’ θ

C:\2D-CODE\90-08\90112890.ptd 第26頁 511096 五、發明說明（23) 然後，田依但址信號A〇〜A1 3而指定的位址add變化時， ATD電路130就會檢知此變化，且無關於時脈信號cLK而產 生内部之動作時脈並將供至DQ的信號寫入内部之命令暫存 器’或可從DQ端子讀出位址所指定之暫存器的内容。 如以^說明般，藉由連接用以接受半導體記憶裝置丨2][ 之控制信號/WE—L的端子及輸出微電腦132侧之SRAM控制用 所輸出之彳5號A23的端子，若以SRAM之方式控制半導體記 憶裝置1 2 1則沒有必要將特殊的功能加入微電腦側。微電 腦，若執行對外部擴張之SRAM等的記憶體進行資料之寫入 或讀出的通常命令’則可控制搭載於半導體記憶裝置丨2 1 上的邏輯電路。 “ 【實施例6】 貝加例6中’係就更具體的内設密碼邏輯電路⑽a ϋ加以 說明。以後’將該内設密碼邏輯電路DRAM稱為安全性 SDRAM(ScDRAM)。 圖27係顯示ScRAM20 0之構成的方塊圖。 參知、圖2 7，S c R A Μ 2 0 0，係包含有由外部接受時脈信號 CLK的叶脈緩衝為2 0 2 ;與外部進行資料信號j)Q之授受的輸 出入緩衝器204 ;以及由外部接受位址信號ADD、命令信號 CMD及信號CRYP的輸入緩衝器2〇6。

ScRAM20 0，更包含有按照輸入緩衝器2〇6之輸出而保持 動作模式的模式暫存器208 ·，按照輸入緩衝器2〇6及模式暫 存器208之輸出而進行scram之控制的dram控制位址計數器 2 1 0 ;以及在DRAM控制位址計數器2 1 〇之控制下進行資料保

五、發明說明（24) 持動作的DR AM部212。 輸出入缓衝器204及DRAM部212係以内部匯流排肋1^[ 15 : ]連接。DRAM部2 1 2 ’係具備有複數個群组，各群组包含 有記憶體陣列、列解碼器、行解碼器及感測放大器、輸出 入控制電路。 = RAM2 0 0，更包含有選擇器214、暫存器REG〇、REG1、 2 = 2。、計數器22〇、224、控制電路222及密碼邏輯電路 哭ΐΐί暫存器208 ’保存有SDRAM《控制命令的模式暫存 時之參數。該參數，並不只有sDRM之膜設 ^ ί =定控制暫存器REG〇〜REG2之存取的致能/失效。 設。田MRS輸入時REG0〜REG2及密碼邏輯電路228亦會被重 之輸入；暫Ϊ!暫存删係用以保持密碼邏輯電路 4kb。 °。。控制暫存器REG1之保持容量最大為 控制暫存哭β P 9 的暫存器。^彳新丄係用以保持密碼邏輯電路之輸出結果 並二存器REG2之保持容量最大亦為^。 藉由從;卜以：：；R:G°〜REG2之存取方法。 的密碼邏輯電路之t暫存器，即可進行scram2〇〇之内設 工制、資料之輸出入、低消耗電力化模

丄上 五、發明說明（25) ----- 式的控制。 變=係用以說明按照控制暫存器之記憶體分佈圖的狀態 方法"、、圖28，在用以控制ScRAM之内設的密碼功能中有2種 絲Ϊ，第一個方法，從外部輸入1以作為控制暫存器存取 =^就CRYP。藉此，X = #3FFF之頁就變成控制暫存區。 :—個方法’係在控制暫存器存取致能信號CRYp為〇的 ΛΠ當為了 SDRAM之模式設定而輸入MRS命令時，就輸入 ^从，作為位址位元A10。該情況下，在位址位元A11為〇之情 Λ ]夕=3FFF之頁就變成控制暫存區。又，當位址位元All 為I#之情況，X = #0 0 0 0之頁就變成控制暫存區。 定使AM之控制暫存器的情況，係藉由將用以設 =ΚΑΜ之模式的通常MRS命令設定為A1_來輸入。該^ 一节r’pvt ί广要没為控制暫存器存取致能信號CRYP = 〇。從 仏旒CRYP或MRS命合於X r n U 伙 令動作。 ⑤至"^8(：以後，ScRAM係可對新的命 可對控制用暫存4:址R 空F /寫入/,出被決定的資料，即 使用將密碼分配至為邏輯 並不月匕 以作為記憶體。此外；；二路控：用二k位兀的位址空間 部進行存取。 二間，可*作通吊之記憶區而從外 在此’在對應控制暫存器存取之位址空間從外部進行存

第29頁 發明說明（26) 取的情況，無法對DRAM部212進行存 ，暫存器存取之致能狀態的話，丁可存存取：^ 存區之特定列位址的記憶體空間以作子制暫 間。在脫離控制暫存器存取之致能二 上的值，會在將信號CRYP設且 子裔 得到俘杜。彳e Η ^ 凡離勒作衩式之情況下 況，用MRS命令而從動作模式脫離的情

:八，；暫存器中的值會被重設。亦即，藉由輸入MRS 命令，可重設暫存器。 日街柳』八賴5 斬：ί::暫=器_〇’62之存取，係在分配至控制用 i來二、ΐ空間内，藉由以與通用SDRAM相同的時序存 :ί =哭ί”，存器之讀出資料，雖係靖αΪ; 伸“又ΐ =設定之相同的⑴等待時間來輸出’ ^-。疋對技制用之暫存器進行存取時的叢訊長度係固定在 其次’就圖2 7之模式暫存器2 0 8加以說明。 井Ϊ 式暫存器設定命令係在時脈信號CLK為上

2ϋ ΐ於命令信號CMD内之信號/CS、/RAS、/CAS巧/WE 址位元Μ。、BA1上V:…於位址信號通内之位 各位元中。但是，位^/定的值被寫入於圖30所示的 位元則如圖31所示“ =、A? ’被設定為〇。其他的 被刀配為各種的設定。 吴> θ子裔没定方面係可進行SDRAM之模式設定、SDRam

jiiuy〇 五、發明說明（27) 之低電力模式設定、及控制暫存哭 S D R A Μ之模式設定中，可規書彳業 子 /CAS等待時間。 了規^叢讯長度、叢訊型式、及 在SDRAM之低電力握4' # t + 式時之預充電待機電流V又但是，面，▽減低非電源切斷模 將輸入信號之建立時間（set 使用該模式時，有需要 护制靳在哭 六 p t1 m e)設在5 n s以上。 位元A 1 0設為1，則可出 、式曰存夯汉疋日守，當將 間。該方法，係因無法進行卫=密碼功能的暫存器空 所以適於將該端子固定在〇剧入彳§號⑶仲之端子的控制， 取，係細AM之存取時序相^統中。對控制暫存器之存 間輸出資料。但是，控制可以相同的/CAS等待時 定在1。 存裔之存取平常叢訊長度係固 依模式暫存益設定所設定的 輸入之前儲存在模式暫存哭、枓，係在下一個MRS命令 組皆處於非動作狀態的話;於下—個MRS命令，若兩群 後’SDRAM可對新的命令動輪入。從關S命令至tRSC之 暫存器就會被重設。在保 *又，當MRS命令輸入時控制 用以切換控制暫存器存取之f制暫存器之内容的狀態下， SDRAM之模式暫存器設定時失/文與致能的動作，係在 號CRYP之控制即可實現。9田將位元A10設為〇並進行信 圖32係與ScRAM之密碼控制 圖。 ％入·輸出相關的狀態遷移 當電源輸入時ScRAM之狀能 心就會遷移至初期狀態34〇。接 311096 五、發明說明（28) 著，當將信號CRYP設為1時，密碼控制就會遷移至致能的 狀態344。另一方面，即使信號CRYp為〇之情況，亦可利用 模式暫存器設定模式而將位元A1 0設定為1藉以遷移至密碼 控制致能狀態344。 +在電源接通之初期狀態34〇中將信號⑶”設定為〇，且依 模式暫存器命令將位元A10設為〇時就會遷移至密碼控制失 效的狀態3 4 2。 為了從狀態342遷移至狀態344，有時有將信號CRYp設為 I的情況’以及信號CRYP為0之狀態利用模式暫存器設定模

式將位元A 1 0設定為1的情況。 另一方面，說明從密碼控制致能狀態344遷移至密碼控 制失效的狀態342的情況。當將信號CRYp設為i之後進入$ 碼控制致能狀態344的情況，反而可將信號CRYp設定為〇 ^ ，=，t 、又，s將^號CRYP設定為〇，且利用模式暫存 态叹疋杈式將位元A10設定為i以進入致能狀態344的情 :、卷==暫存器設定模式將位細設定^^ 之遷移至失效狀態342。 ％ f33係顯示控制暫存器存取之一例的動作波形圖。

二，圖弋、’顯示分配X=#3FFF之頁以作為控制暫存器 二知、的情況。由於SDRAM之模式被設定在cas等待。^ CL = 3，所以暫存器輸出以變成cl = 3之定時。 曰 1 依Ϊ式暫存器設定所設定的叢訊長度儿， °。 ，叢汛長度係被固定為1。因而，有必要名 週期輸入讀出/寫入命令及行位址。 有义要为

511096 五、發明說明（29) 圖34至圖37係顯示控制暫存器之位址分佈圖的示意圖。 圖3 4係顯不行位址為h 〇 〇、h 〇〗之情況，圖3 5係顯示行位 址為h 0 2之情況’圖3 6係顯示行位址為h 〇 3、h 〇 4、h 〇 5、 h06之情況，圖37係顯示行位址ghl3〜h20之情況。 該等的X位址係初期設定在x = h3FFF或^㈣中之一種的 值0 其-人’就ScRAM之内設的密碼功能之特徵加以說明。 ScRAM，内設有確保網路上之安全性而使用之主要密碼方 式的加速器。又，ScRAM，係用以支持電子認證用之公開 鍵f式及認證後之資料收發用之秘密鍵密碼方式的功能。 該等，由於係以圖27之專用的密碼邏輯電路228處理，所 以適於低消耗電力且需要高速密碼處理的系統。 有，所支持之密碼方式，係與圖9所示之情況相同，公 開鍵在碼方式係支持RSA，秘密鍵密碼方式係

Tri：ie^s ° ^ , 塊搶碼模式之ECB、CBC、0FB、CFB-64。 " J Ϊ:ί:般的網路，即使是網際網路’該等的密碼方 式亦可當作主要的密碼方式來使用。ScRAM ’亦 I万 為主要瀏覽器之網景通訊器或網頁瀏覽 密碼化電子郵件之麵E。今後期待擴大之以;= 中，使用該等密碼方式的安全性之確立變得非矛^市％ 又，在預設行動電話之運用的無線應用協定（w 。 i:: 戶斤以scram，在各種的系 統上有寬廣的適合性。 禋的糸

第33頁 m C:\2D-CODE\90-08\90112890.ptd 511096 五、發明說明（30)

ScRAM ’為了要提高應用之適合性，而利用内部密碼邏 輯電路’而以密碼化只接受臨界的處理。亦即，雜湊 (hash)、資料編碼、填補（padding)等的處理，係與習知 相同在軟體侧擔任，以提高應用側之自由側。又，RSA 中’只處理在軟體處理中所需要之佔有處理時間大部分的 以下之a)、b)之運算。 a) 為了使RSA之電子認證高速化，而實施如下。 冪次方剩餘運算 Me mod N、 蒙哥馬利（Montgomery)乘法剩餘運算 X χ Υ χ R-〗m〇d N、

剩餘運鼻 Y m o d N b) 為了使密碼化通信高速化，而進行Triple-DES、 DES(CBC、ECB、0FB、CFB-64)之運算。但是，最終本文塊 部之填補處理，由於依規格而有各式各樣，所以有必要適 當地以軟體來處理。 接著，就密碼處理速度加以敘述。 依位址處理專用邏輯電路與DRAM之單晶片化，以實現高 速化與低消耗電力化。結果，在適於可攜式終端之低電源 電壓（2· 5V系）下，1 〇24b i t之RSA密碼署名處理時間會變成 100〜20 0ms左右。亦即，Triple-DES處理下，若約為 60Mbit之DES的話，則可實現約為180Mbps之性能。 又，ScRAM，由於係藉由存取特定之位址空間，以控制密 碼邏輯電路部分，所以可與通用SDRAM實現接腳交換。 又’若使密碼功能失效的話，則亦可只使用當作SDRAM的

C:\2D-C0DE\90-08\90112890.ptci 第 34 頁 511096

功能。 接著就密碼功能控制方法加以說明。 如則面說明般，内設於ScRAM之密碼功能的控 ，由對控制暫存器進行存取來執行。在對控制 係可 :取方面，可在模式暫存器設定時輸入預定d: 二供^唬CRYP的端子設定為！ ’並藉由對特定之位 制暫存器進行存取。&此，分配 仃 之預设（default)的位址空間，係以x = h3FFF所示二存益 ，，在輸入MRS命令時，若將位元A 1〇、AU皆設定' 活，，亦可對以x = h〇所示的頁分配控制暫存器。”、、、 不Ϊ ί Α Ϊ Ϊ體設計方®，已被要求在除此以外之用途中 秽 二要控制暫存器存取所預約的空間。例如，必項 ==應用程式或磁心程式分配該空間。關於磁心程式？ 有必，注意在啟動程式（BOOT)時不被分配。 接著，說明系統設計之例。 立=38係用以說明可控制提供信號CRYP之端子的系統之示 忍圖。 1 =二、圖38，係就可連接用以接受CRYp信號之端子的系統

_ ^不具備有一般之微電腦（MCU)的I/O埠。在該構成中， ::在系統啟動程式前將CRYP端子設為〇的話，則由於不 見被刀配至控制暫存器的位址空間，所以沒有對初期 載=式的空間加以限制。在載入程式之區域包含 / 一、 F的情況，就有必要之後將CRYP端子設定為1，且將 刀配至控制暫存器之位址空間變更成X = hO之頁。

五、發明說明（32) 圖3 9、圖4 0係用ιν % 口口 圖 。 手、用以说明不可控制CRYP端子之系統的示意 並使對控制暫存哭\ 二疋RS)吋，就將位元A10設為1 擇未載入程式編為致能。此時，以位元An選 之在Λ供至咖端子之值固定在1的情況，由於 以有必要避開^配門有Λ控制暫存器進行存取的空間，所 k Θ工間而進行程式之載入。 圖41係用以說明對控制暫存器設 參照圖41，關於控制暫存 ：作波形圖。 例。對栌制韌在之6又疋係顯示信號輸入之一 例社制暫存盗進行存取與DRAM唯一不 依MRS之設定叢訊長度會變门2係在於不 同的定時，a i日η aa 士十 除此以外，係以與DRAM相 IJ的疋％且相冋的時序，對控制暫存哭進杆在抱 圖41中’係顯示以用以對控制暫 。 間為X = h3FFF之情況為例。 θ存。。進仃存取的位址空 輸入用以對控制暫存器進行存取的位址 接著在時刻12，完成軟體重設。 在時刻t3，完成模式設定⑴。模式設定⑴ DES-56作為秘密鍵密碼方式，以CBC ^擇 設定。 L ^式進仃處理的模式 接著在時刻t4進行模式設定（2)。模式設定（2) 抵碼化、肫^與⑽以之位址計數器。可設定使用π = M1U96

在時刻15〜16，輸入秘密鍵。 在時刻16〜17，輸入初期向量I v。 /在時刻t7〜1:8 ’輸入8位元組單位之普通文，普通文輸入 後在時刻18進行E 0 F (檔案終點）之輸入。 然後在時刻t9，進行對旗標區域之讀出，並核對密碼邏 輯電路是否在處理中。 。亥核對結果係以CAS等待時間讀出作為資料信號dq。 接著’就ScRAM所支持的秘密鍵密碼方式加以說明。 圖4 2至圖4 4 ’係就密碼化處理之基本單位加以顯示的概 略圖。 圖42係顯示鍵之長度為5 6b i t的DES，圖4 3係顯示鍵之長 度為112bit之Triple-DES方式。在ScRAM中，係支持DES與

Triple-DES以作為秘密鍵密碼化方式。該等的密碼化方式 可以網際網路之安全性插座層（securi ty s〇cket layer) .、S/M I ME之電子郵件、無線應用協定來利用。另 外丄Triple-DES，係對DES進行密碼化—解碼化_密碼化 圖45至圖47係顯示解碼化處理之單位的概略 圖45係顯示對應圖42之密碼化的解碼化， 應圖43之密碼化的解碼化，圖47係顯 二：係頌不對 的解碼化。 对應圖44之密碼化 接著，說明ScRAM所支持之秘密鍵密碼 式。舉例說明ECB、CBC之二個模式。 山馬利用模

511096 五、發明說明（34) 圖48、圖49係用以說明ECB模式的示意圖。 筝照圖48、圖49，ECB模式係基本模式，且符合密碼/解 碼處理基本單位。密碼化中，係使用只有發送者與接收者 共同持有如圖48所示在每一64位元中分解通常之資料（普 通文）Μ的區塊I (m = M1、M2、M3…）之被稱為秘密鍵的資料 K以在各區塊中進行密碼化處理。然後，可產生6 4位开 之密碼文Ci(C = Cl、C2、C3…）。在解碼化中，如圖49所 係接受65位元之密碼文Ci，並使用與密碼化所用 同的鍵貧料κ，以產生普通文Mi(M=M1、M2、M3 ·。 其次說明CBC模式。 圖50係用以說明CBC模式之運算的示意圖。 芩肤圖50，在CBC模式中，首先密碼化，係盥£ η ΐ 一6 4位元t分解普通文m的區塊m i而進彳t ^ :或閘當作下-個密碼化的輪入。重;此 斤::的 的㈡：：：；：或閘，以作為輸出“文= [、密碼文係Ci(i=1、2、···），蔣你用中，普通文係 當作Ek，將解碼化當作Dk。）们吏用心馬戲的密碼化 時戶=(。=向量初期值，為最初之密碼化與解碼化 V 係在岔碼側與解碼側使用同一值。丨ν之 第38頁 C:\2D-CODE\90-08\90ii2890.ptd 五、發明說明（35) 2 ^於亦可為第三者所知，所以1 V沒有必要在發送者與 自 之間秘始、發送。當改變I V之值時，就可從相同的訊 心中產生不同的密碼文。 圖51係顯示CBC模式中之密碼化概要的概念圖。 圖^係顯示CBC模式中之解碼化概要的概^圖。 圖51、圖52，可一次輸入至ScRAMr的普通文長度 ，曰f器REG1之尺寸的让位元。因而，在處理比牡位元還 長的普通文之情況，係以之前的密碼文區塊π變成初期值 的方式對控制暫存器進行設定。 本說明書之實施形態中，雖係顯示本發明適於SDRM中 的情況為例，但是並非被限制於SDRAM，本發明亦可適用 於非同步型之DRAM，例如EDCKExtended Data 〇ut)DRAM 等 中。又，即使為同步型之其他dram，例如具有雙倍資料速 率DDR(Double Data Rate)型之介面的DRAM等亦可適用本 發明。 【元件編號之說明】 1 半導體記憶裝置 2 介面部 3 緩衝器 5 解碼電路 6、1 4、1 6、11 6、1 2 6 暫存器 8、11 8 邏輯電路 10、30、92、111、121 内設邏輯電路 DRAM 12 介面部

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五、 發明說明 (36) 18 ^ 20 邏 輯 電 路 32 SDRAM 部 34 邏 輯 電 路 部 36 介 面 部 38 DRAM 磁 心 40 控 制 信 號 Ψμ 入 電 路 42 控 制 電 路 44 時 脈 緩 衝 器 46 位 址 緩 衝 器 48 多 工 器 50 模 式 暫 存 器 52 fm 出 入 電 路 54 1己 憶 單 元 陣 列 56 列 解 碼 器 60 寫 入 馬區 動 器 72 暫 存 器 部 74 密 碼 運 算 邏 輯 電 路 76 選 擇 器 78 控 制 暫 存 器 80 模 式 暫 存 器 82 狀 態 暫 存 器 84 >86 資 料 暫 存 器 90 >132 微 電 腦 94 、134 CPU 磁 K Ο

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C:\2D-GODE\90-08\90112890.ptd 第41頁 圖 式簡單說明 圖 式簡單說明 圖1係顯矛士 、 圖。下本發明實施例1之半導體記憶裝置1之構成的 方塊圖 圖2係_、 記憶體分”'傅實施例1之内設邏輯電路之半導體記憶裝置的 _(mem〇ry㈣口）之例示圖。 固0係用以〜、 態圖。 ^兄明由外部輸入之#號傳遞至邏輯電路的樣 圖4係用以〜、 、 波形圖。 兄明貝施例1之半導體纟己憶裝置之標準定時的 圖5係顯+ ^ 的構成方掩為實施例1之修正例之内設邏輯電路DRAM1 0 尾圖。 圖6係顯干 圖的示意圖不。圖5所示之内設邏輯電路DRAM10的記憶體分佈 圖7係_ ~ ^ 圖。’、不貫施例2之内設邏輯電路DRAM30的構成方塊 圖8係_ - & 愔辦八Γ不適用於實施例2之内設邏輯電路DRAM系統之記 U體刀佈圖的示意圖。 圖9係顯不圖7之密碼運算邏輯電路μ所支持之密方式 的不思圖。 ❹ 顯示被分配至暫存器之資料例的第一圖。 :糸顯示被分配至暫存器之資料例的第二圖。 :2糸顯示被分配至暫存器之資料例的第三圖。 =係顯示被分配至暫存器之資料例的第四圖。 ^係，、、員示被分配至暫存器之資料例的第五圖。 回係顯示被分配至暫存器之資料例的第六圖。

M1096 圖式簡單說明 圖1 6係 圖1 ?係 圖1 8係 圖1 9係 腦9 0的樣 圖20係 圖2 1係 圖。 圖22係 圖23係 意圖。 圖2 4係 的動作波 圖2 5係 圖2 6係 圖。 圖2 7係 圖2 8係 產生狀態 圖2 9係 圖3 0係 圖31係 圖32係 圖。 顯示被分配至暫存器之資料例的第七圖。 顯不被分配至暫存器之資料例的第八圖。 ::示”配至暫存器之資料例的第九圖。 連接有本發明之内設邏輯電路麗92與微電 :以邏輯電路DRAM之控制的流程圖。 顯不貫施例4中所分配之記憶體分佈圖的示意 顯示實施例5之内設邏輯電路卯錢丨 顯示實施例5之微電腦系1 、冓成圖。 冤恥糸統之記憶體分佈圖的示 用以說明實施例5之内建邏 形圖。 、铒寬路之DRAM之控制 用以說明實施例5之修正例的示意圖。 用以說明實施例5之修正例之動作的動作波形 顯示SCRAM2 0 0之構成的方塊圖。 用以說明記憶體分佈圖按昭 變化的示意圖。 ，'、拴制暫存态之設定而 用以說明圖2 7所示之掇士 & ^ 用以說明圖27所示之模J 的第-圖。 用以說明圖27所示之模二::f 208的第二圖。 與ScRAM之密碼控制輪入X子器^的第三圖。 輸出相關的狀態遷移

511096 圖式簡單說明 ____ 圖3 3係顯不控制暫存器存取之一 圖34係顯示控制暫存器之位址八」^動作波形圖。 圖35係顯示控制暫存器之位址：：，的第-圖。 圖36係顯示控制暫存器之位址分佈圖=弟二圖。 圖37係顯示控制暫存器之位址分二^弟三圖。 圖38係就可控制提供信號CRYP之浐:沾第四圖。 示意圖。 而于的系統加以說明的 圖39係就不能控制CRYp端子之 圖40係就不能控制CRYp端子之以說明的第一圖。 圖41係用以說明對控制暫存器進以二；。 圖42係顯示密碼化處理之基本單 ^動4乍波形圖。 圖4 3係顯示密碼化處理之美太 、〜一概略圖。 圖44係顯示密碼化處理之“單位概J圖。 圖45係顯示解碼化處理之單位的第略圖。 圖46係顯示解碼化處理之單位的第二概略圖。 圖47係顯不解碼化處理之單位的第三概略圖。 圖48係用以說明ECb模式的第一圖。 圖49係用以說明ECB模式的第二圖。 圖50係用以說明CBC模式之運算的示意圖。 圖51係顯不CBC模式中之密碼化概要的概念圖。 圖52係顯不CBC模式中之解碼化概要的概念圖。 圖53係顯示習知同步型動態隨機存取記憶體（sdram)之 接腳配置圖。 圖54係顯示SDRAM之端子名稱與功能的示意圖。

511096 圖式簡單說明 圖5 5係顯示習知内設邏輯電路D R A Μ的構成圖。 i

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Claims (1)

1. 六、申請專利範圍 1 · 一種半導體 料 端子群，用以接i f置，其係包含有： ’· &外部提供之控制信號、位址及 έ己憶早元陣列， 、 的區域進行上述資述控制信號以對上述位址所指定 邏輯電路，在以^之杈爻；以及 號、上述位址信號:及H 2記憶單元陣列提供上述控制信 端子群提供上述控制：貝料之時序相同的時序，對上述 況，當上述位址已指^ = 一上述位址信號及上述資料之情 制信號、上述位址 、疋之第一區域時，就按照上述控 處理。 "k上述資料中之至少一個進行資料 2 ·如申清專利範圍繁 有介面部，該介面部係上半導體群y'裝置’其更包含 上述位址信號及上述資料这鳊子群接受上述控制信號、 單元陣列與上述邏輯電路並彳女如、上述位址以對上述記憶 制信號、上述位址作铼b ^^之任一方’指示其按照上述控 動作， 唬及上述資料中之至少一個而進行的 上述邏輯電路，包含有· 資料保持部，用以保持 及 目上述"面部之指示内容；以 資料處理電路，按照卜： 資料處理。 、、m料保持部之保持内容以進行 3 ·如申请專利範圍第9 、 指示内容，包含有： 、半導體記憶裝置，其中上述

   C:\2D-CQDE\90-08\90112890.ptd 第46頁 六、申請專利範圍 用以指定上述二蒼 上述資料處處；電路之動作的命令；以及 u、+、次t 玉路所處理的輸入資料， 上述—貝料保持部， 第一保持雷踗 第二保持電：：；以保持上述命令； 第三保持電路=以保持上述輸入資料’·以及 & #_ ，用以保持上述資料處理電路s+ μ、+、^ 寅枓進仃-貧料處理的處理結果。 路_上述輸入 U:請專利範園第3項之半導體記憶 貧料處理電路係用以進行密碼處理， 其十上述 上述輸入資料係包含密.碼之鍵資料。 5·如申請專利範圍第2項之半導體記憶裝i， 指示内容，係包含上述動、中上述 指定， 後数個動作模式的 上述資料保持部，係具有用以保持上 的保持電路， 復数個動作模式 上述保持電路，係具有對上述記憶單元陣列 A 料寬的位元容量， ”、、 一 _人之資 對上述邏輯電路之上述複數個動作模式的护 對上述圯憶單元陣列進行一次之資料寫 以與 序所進行者。 之¥序相同的時 6·如申請專利範圍第2項之半導體記憶裝置，苴 介面部，係包含可按照上述控制信# _ ’、 上述 器， 現進仃重寫的模式暫存 上述介面部，係用以按照上述模式暫存“㈣值^

   六、申請專利範圍 定是否將上述繁_ σ 7·如申性 乐二區域分配至位址空間的某處者。 預定之第Γ ^利範圍第1項之半導體記憶裝置，其中上述 區域。 區或 係上述記憶單元陣列之位址空間的局部 預定之第I f利範圍第1項之半導艚記憶裝j 1_其中上沭_ 虛擬位址办=，係上述記憶單元陣列之位址空間以外之 9如:間的局部區域。 邏輯電:明專=圍第8項之半導體記憶裝置，其中上述 的第一區域係按照對作為虛擬位址空間之局部之上述預定 篦一 Fv所進行的存取作業，以對儲存於與上述預定之 施加處理 ' w 上述記憶單元陣列之位址空間内的資料 子群，種半導體記憶裝置之控制方法，其係包含有：端 惟單-1以接叉由外部提供之控制信號、位址及資料；記 城推一歹】 知7照上述控制信號以對上述位址所指定的區 ^ ^ 述資料之授受，以及邏輯電路，在以與對上述記 思二元陣列&供上述控制信號、上述位址信號及上述資料 ^ =序相同的時序，對上述端子群提供上述控制信號、上 料中之至少一個以進行資料處理者，’L立址信號及上述貧 該方法包含有以下之步驟： 將上述第一區域指定至預定區域中，·以 以與寫入至上述記憶單元陣列中之 1 v吋序相同的時序，

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   第48頁 六、申^ϊί 而依上述位址來於〜 --' '令者。 Κ上述第1域並對上述邏輯電路提供 法，I如申請專利範圍第 4 /、更包含有以與g 、之半導體記憶裝置之控制方 的時序來指定上述記憶單元陣列中之讀出時 处5結果的步驟。述弟—區域並讀出上述邏輯電路之 法，4如中'請專利範圍第10項之丰莫^ 設有快：述半導體記憶裳置:广己憶裝置之控制方 該方法^憶體的微電腦相ΐ接 述端子群而與内 Ί區一域的步驟。 弟一區域為不使用上述快取記憶 第-端種子半：體記憶裝置，其係包含有： 號及資料；爷，用以接受由外部提供之控制信號、位址信 ΐ ^端子，用以接受由外部提供之選擇> 照上述ΐ擇ίΐ =行狀的複數個記憶單元，並可按 位址所而動# ’且按照1述控制信鞔以對由上述 邏的區域進行上述資料之授受；以及 動 ，’按照上述選擇信號而與上述記 料處理亚^照上述位址及上述資料中之至少〜個而進 述記憶如J請專利範圍第13項之半導體記憶裝置，a中上 、’係按照包含對上述第一端子群分 ^ 址與行位U从 ， 》而于辟刀時提供之列位 止的上述位址以進行上述記憶單元之選擇動作，

   511096 六、申請專利範圍 上述邏輯電路，係按照以成批方式對上述第一端子群提供 的上述位址而進行動作。 1 5.如申請專利範圍第1 4項之半導體記憶裝置，其中上 述邏輯電路，係包含有檢知上述列位址與上述行位址之變 化以產生動作定時的ATD電路。

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