JP2007011517A

JP2007011517A - 集積回路装置

Info

Publication number: JP2007011517A
Application number: JP2005189094A
Authority: JP
Inventors: Susumu Sasaki; 享佐々木
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2005-06-29
Filing date: 2005-06-29
Publication date: 2007-01-18

Abstract

【課題】複数のチップセレクト信号を受け取ることなく、上位装置から内蔵のレジスタへのアクセスを受け付け、かつ、上位装置とメモリとの仲介を行うことができる集積回路装置を提供する。
【解決手段】画像処理ＬＳＩ１０には、レジスタ１２と制御部１１が設けられている。制御部１１は、チップセレクト信号ＣＳがアサートされており、かつ、アドレス信号が非開放領域４２のアドレスを指定するものである場合には、ＣＰＵ２０によるレジスタ１２へのアクセスの仲介を行い、チップセレクト信号ＣＳがアサートされており、かつ、アドレス信号が開放領域４１のアドレスを指定するものである場合には、ＣＰＵ２０による画像メモリ４０へのアクセスを仲介する。
【選択図】図１

Description

本発明は、画像処理等に好適な集積回路装置に関する。

一般的にＣＰＵとメモリなどの周辺装置とをバスにより接続したシステムにおいて、ＣＰＵは、ある周辺装置に対するアクセスを行う場合、その周辺装置にチップセレクト信号を与え、その周辺装置との間でバスを介して信号の授受を行う。また、このようなチップセレクト信号を生成するためのＣＰＵの負担をなくすため、ＣＰＵによって出力されるアドレス信号から、ＣＰＵのアクセス対象である周辺装置を特定し、その周辺装置に対してチップセレクト信号を出力するデコーダを備えたシステムも提案されている。なお、この種のシステムは例えば特許文献１に開示されている。
特開平６−３３２７９８号公報

ところで、上述した従来の技術では、ＣＰＵ自身がチップセレクト信号を生成するか、デコーダがＣＰＵに代わってチップセレクト信号を生成するかはさておき、いずれにしても、ＣＰＵのアクセス対象となる周辺装置の数だけチップセレクト信号を生成する手段がシステム内に必要である。このため、周辺装置の数が多い場合には、チップセレクト信号を伝えるための配線が増える等、システムの構成が煩雑なものになる。ここで、バスに直接接続された複数の独立した周辺装置がＣＰＵのアクセス対象となるようなシステムの場合、周辺装置毎にチップセレクト信号を発生するのは止むを得ないところである。しかし、システムによっては、バスに直接接続された周辺装置に加えて、バスには直接接続されてはいないが、バスに接続された周辺装置に接続されたメモリがＣＰＵのアクセス対象となるようなものもある。例えば、画像メモリの接続された画像処理ＬＳＩがバスに接続されており、ＣＰＵがバスを介して画像処理ＬＳＩ内のレジスタにアクセスするともに、バスおよび画像ＬＳＩを介して画像メモリにアクセスするように構成されたシステムである。この種のシステムにおいては、ＣＰＵによる画像処理ＬＳＩ内のレジスタおよび画像処理ＬＳＩに接続されたメモリへの選択的なアクセスを可能にするため、２種類のチップセレクト信号が生成される。しかし、ＣＰＵのアクセス対象となる画像処理ＬＳＩ内のレジスタは、画像処理のための制御データを記憶するために用いられるものであり、その記憶容量は極めて小容量である。このような小容量のレジスタにアクセスするために、画像メモリ用のチップセレクト信号とは別にレジスタ用のチップセレクト信号をＣＰＵまたはデコーダに生成させ、このチップセレクト信号を画像処理ＬＳＩに供給するための信号配線を設けるのは経済的ではない。また、ＣＰＵとメモリとの仲介を行う画像処理ＬＳＩは、ＣＰＵのアクセス対象が画像処理ＬＳＩ内のレジスタであるのか画像メモリであるのかを判別するため、レジスタ用のチップセレクト信号と画像メモリ用のチップセレクト信号を受け取る必要がある。このため、各チップセレクト信号を受け取るための２個の入力端子を画像処理ＬＳＩに設けなければならないという問題がある。以上、画像処理ＬＳＩを例に説明したが、ＣＰＵによる内蔵のレジスタへのアクセスを受け付け、かつ、ＣＰＵによるメモリへのアクセスを仲介することが可能な他の集積回路装置においても同様な問題がある。

この発明は、以上説明した事情に鑑みてなされたものであり、複数のチップセレクト信号を受け取ることなく、上位装置から内蔵のレジスタへのアクセスを受け付け、かつ、上位装置とメモリとの仲介を行うことができる集積回路装置を提供することを目的とする。

この発明は、メモリに接続され、上位装置からの要求に従い、前記メモリを用いた情報処理を行う集積回路装置において、レジスタと、チップセレクト信号および複数ビットのアドレス信号を受け取り、前記チップセレクト信号がアサートされており、かつ、前記アドレス信号が所定範囲内のアドレスを指定するものである場合には、前記上位装置による前記レジスタへのアクセスの仲介を行い、前記チップセレクト信号がアサートされており、かつ、前記アドレス信号が前記所定範囲外のアドレスを指定するものである場合には、前記上位装置による前記メモリへのアクセスを仲介する制御手段とを具備することを特徴とする集積回路装置を提供する。
かかる発明によれば、制御手段は、チップセレクト信号を複数受け取ることなく、アドレス信号が示すアドレスにより上位装置のアクセス対象がレジスタであるのかメモリであるのかを判別することができる。

以下、図面を参照し、この発明の実施の形態を説明する。
図１は、この発明の一実施形態である画像処理ＬＳＩ１０を用いたコンピュータシステムの構成例を示すブロック図である。このコンピュータシステムでは、システム全体を制御する上位装置であるＣＰＵ２０と、ＣＰＵ２０の周辺装置である画像処理ＬＳＩ１０と、他の周辺装置３０とが、アドレスバスＡＢおよびデータバスＤＢを共有している。ＣＰＵ２０は、アドレスバスＡＢおよびデータバスＤＢに接続された各周辺装置の１つにアクセスする場合、その周辺装置に対応付けられたチップセレクト信号をアサートし、アドレスバスＡＢおよびデータバスＤＢを介して、その周辺装置と信号の授受を行う。

画像処理ＬＳＩ１０には、ＳＤＲＡＭ（Synchronous Dynamic Random
Access Memory）などによる画像メモリ４０と画像入力装置５０と表示装置６０とが接続されている。ここで、画像入力装置５０は、外部から画像データを取得して、画像処理ＬＳＩ１０に供給する装置であり、例えばチューナやカメラなどをこの画像入力装置５０として用いることができる。表示装置６０は、画像処理ＬＳＩ１０による制御の下、各種の画像を表示する装置である。

画像処理ＬＳＩ１０は、制御部１１と、レジスタ１２と、画像処理部１３とを有している。画像処理部１３は、制御部１１による制御の下、画像メモリ４０内の画像データや画像入力装置５０により取得される画像データを用いた画像処理を行う。制御部１１は、画像処理ＬＳＩ１０内の各部を制御するとともに、画像入力装置５０により画像データを取得するための制御、取得された画像データを画像メモリ４０内に格納するための制御、画像メモリ４０内の画像データを表示装置６０に表示させる制御などを行う。レジスタ１２は、このような各種の制御を制御部１１に行わせるための各種の制御データを記憶するための手段として用いられる。例えば、ある動作例では、表示装置６０に表示させる画像データの画像メモリ４０内における格納領域を特定するアドレス、表示装置６０の表示画面上における画像データの表示領域を特定する表示アドレス、表示装置６０の水平同期信号および垂直同期信号の各周期、表示画面の縦方向および横方向の各ドット数などがレジスタ１２に格納され、このレジスタ１２内の制御データに従い、画像メモリ４０内の画像データを表示装置６０に表示させるための制御が制御部１１により行われる。

本実施形態において、画像処理ＬＳＩ１０内のレジスタ１２は、２５６バイトの容量を有している。本実施形態では、このレジスタ１２と画像メモリ４０の組について１種類のチップセレクト信号ＣＳが用意されている。ＣＰＵ２０は、このチップセレクト信号ＣＳをアサートすることにより、アドレスバスＡＢおよびデータバスＤＢを介して画像処理ＬＳＩ１０内のレジスタ１２に、あるいはアドレスバスＡＢおよびデータバスＤＢと画像処理ＬＳＩ１０を介して画像メモリ４０にアクセスすることができる。この場合において、ＣＰＵ２０のアクセス対象がレジスタ１２であるのか画像メモリ４０であるのかの判別は、画像処理ＬＳＩ１０の制御部１１により行われるが、その詳細については後述する。

画像処理ＬＳＩ１０は、ｎ個（ｎは複数）のアドレス入力端子とｎ個のアドレス出力端子を有している。従って、画像メモリ４０が１番地当たり１バイトのデータを記憶するものとすると、最大２^ｎバイトの記憶容量を有する画像メモリ４０を画像処理ＬＳＩ１０に接続して使用することができる。この場合、画像処理ＬＳＩ１０のｎ個のアドレス出力端子は画像メモリ４０のｎ個のアドレス入力端子に接続され、画像処理ＬＳＩ１０のｎ個のアドレス入力端子はアドレスバスＡＢにおける下位ｎビット分の各ビット線に接続される。勿論、画像メモリ４０として、２^ｎバイトよりも記憶容量の少ない画像メモリ４０を使用することもできる。例えば記憶容量が２^ｎ−１バイトである画像メモリ４０を使用する場合、画像処理ＬＳＩ１０のアドレス出力端子のうち下位ｎ−１ビット分のアドレス出力端子を画像メモリ４０のｎ−１個のアドレス入力端子に接続し、画像処理ＬＳＩ１０の下位ｎ−１ビット分のアドレス入力端子をアドレスバスＡＢにおける下位ｎ−１ビット分の各ビット線に接続し、画像処理ＬＳＩ１０の上位１ビット分のアドレス入力端子をＨレベルにクランプすればよい。

次に、画像処理ＬＳＩ１０における制御部１１によって行われるＣＰＵ２０のアクセス対象の判別方法について説明する。まず、本実施形態では、アドレス信号によりアドレス指定可能な画像メモリ４０内の全メモリ空間を、ＣＰＵ２０による直接的なアクセスが可能な開放領域４１と、ＣＰＵ２０による直接的なアクセスが不可能な非開放領域４２とに区分して取り扱う。ここで、非開放領域４２は、レジスタ１２の記憶容量に相当する大きさの記憶容量（この例では２５６バイト）を有している。そして、制御部１１は、チップイネーブル信号ＣＳがアサートされている場合において、アドレス入力端子に与えられるアドレス信号が開放領域４１を指定している場合には、ＣＰＵ２０による画像メモリ４０へのアクセスの仲介を行う。具体的には、画像処理ＬＳＩ１０のアドレス入力端子に与えられるアドレス信号をアドレス出力端子から出力し、ＣＰＵ２０によってデータバスＤＢに出力されたデータ信号を画像メモリ４０に書き込み、あるいは画像メモリ４０から読み出したデータ信号をデータバスＤＢに出力する。また、制御部１１は、チップイネーブル信号ＣＳがアサートされている場合において、アドレス入力端子に与えられるアドレス信号が非開放領域４２を指定している場合には、ＣＰＵ２０のアクセス対象がレジスタ１２であると見做し、ＣＰＵ２０によってデータバスＤＢに出力されたデータ信号をレジスタ１２におけるアドレス信号により指定された領域に書き込み、あるいはレジスタ１２におけるアドレス信号により指定された領域からデータ信号を読み出してデータバスＤＢに出力するのである。

本実施形態では、レジスタ１２の記憶容量が２５６バイトである場合、画像メモリ４０における最終番地Ａｍａｘから２５６バイト分の領域が非開放領域４２とされる。このように最終番地から２５６バイト分の領域を非開放領域４２とするのは、画像メモリ４０の最初の番地を開放領域４１のスタートアドレスとした方が開放領域４１内の画像データを用いた演算処理が容易になるからである。仮に、画像メモリ４０の最初の番地から始まる２５６バイト分の領域を非開放領域４２とし、その後に開放領域４１を設けると、画像処理の内容によっては、所望の画像データのアドレスを指定するのに２５６バイト分のオフセットを考慮する必要が生じ、そのための演算が煩わしい。このような煩わしさを回避するため、本実施形態では、画像メモリ４０における最終番地から２５６バイト分の領域を非開放領域４２としているのである。

また、本実施形態では、画像処理ＬＳＩ１０のアドレス入力端子を全て使用してアクセスすることができる最大記憶容量（２^ｎバイト）よりも画像メモリ４０の記憶容量が少ない場合、既に述べたように、画像メモリ４０に対して供給されることのないアドレス信号の上位ビットを画像処理ＬＳＩ１０のアドレス入力端子においてＨレベルにクランプして使用することとしている。これは、画像処理ＬＳＩ１０を介してアクセスされる画像メモリ４０の最終番地Ａｍａｘを、画像メモリ４０の記憶容量如何に拘わらず、常に２^ｎ−１番地とするためである。図２（ａ）は、画像メモリ４０の記憶容量が画像処理ＬＳＩ１０を介してアクセスすることができる最大記憶容量（２^ｎバイト）と一致している場合のメモリマップを示しており、図２（ｂ）は、画像メモリ４０の記憶容量がこれよりも少ない２^ｎ−１バイトである場合のメモリマップを示している。後者の場合、画像処理ＬＳＩ１０のアドレス入力端子においてｎビットのアドレス信号の最上位ビットがＨレベルにクランプされているため、ｎビットのアドレス信号によりアドレス指定可能な０番地〜２^ｎ−１番地のうち後半の２^ｎ−１から２^ｎ−１番地に画像メモリ４０の全メモリ空間が割り当てられる。このように、本実施形態では、画像メモリ４０の記憶容量如何に拘わらず、２^ｎ−２５６番地〜２^ｎ−１番地が非開放領域４２とされる。そして、２^ｎ−２５６番地〜２^ｎ−１番地がレジスタ１２の各記憶エリアを特定するアドレスとして使用される。従って、制御部１１は、画像処理ＬＳＩ１０に接続される画像メモリ４０の記憶容量如何に拘わらず、ｎ個のアドレス入力端子に与えられるｎビットのアドレス信号のみにより、アクセス対象がレジスタ１２であるのか画像メモリ４０であるのかを判別することができる。

本実施形態において、ＣＰＵ２０は、非開放領域４２に直接アクセスすることはできない。しかし、ＣＰＵ２０が画像メモリ４０の全ての記憶容量を使用して処理を行うことは一般的に起こり得ず、また、非開放領域４２の容量は、レジスタ１２と同じでよいので、極めて小さな容量で済む。このため、ＣＰＵ２０が非開放領域４２に直接アクセスすることができないとしても、実用上問題になることはない。

また、ＣＰＵ２０は、非開放領域４２に直接アクセスすることはできないが、非開放領域４２へのアクセスの途が完全に絶たれている訳ではない。例えば本実施形態では、表示装置６０に表示させる画像データの画像メモリ４０における格納領域として、非開放領域４２を含む領域を選択し、その領域の開始アドレスと終了アドレスをレジスタ１２に格納することも可能である。この場合、レジスタ１２に格納された開始アドレスと終了アドレスにより指定される領域内の画像データが制御部１１によって画像メモリ４０から読み出され、表示装置６０に表示される。このように、ＣＰＵ２０は、レジスタ１２を介して間接的に非開放領域４２にアクセスし、そこに格納されたデータを利用することができる。

画像処理ＬＳＩ１０の制御部１１は、ＣＰＵ２０の介在なしに実行する処理のために、非開放領域４２を利用することができる。一例として、制御部１１は、画像入力装置５０により取得される画像データであるキャプチャデータを非開放領域４２に格納する。好ましい態様において、制御部１１は、この非開放領域４２に格納されたキャプチャデータを単独で表示装置６０に表示させ、あるいはこのキャプチャデータと開放領域４１内の画像データとを合成する画像処理を画像処理部１３に行わせ、その結果得られる合成画像を表示装置６０に表示させる。

以上説明したように、本実施形態によれば、レジスタ１２に相当する記憶容量を有し、ＣＰＵ２０による直接的なアクセスを認めない非開放領域４２を画像メモリ４０内に設定し、画像処理ＬＳＩ１０は、この非開放領域４２に対応したアドレスがＣＰＵ２０によって指定された場合には、アクセス対象がレジスタ１２であると解釈するようにしたので、ＣＰＵ２０は、複数のチップセレクト信号を用いることなく、レジスタ１２と画像メモリ４０に選択的にアクセスをすることができる。また、上述したように、非開放領域４２を画像メモリ４０に設けたとしても実用上問題は発生しない。従って、本実施形態によれば、犠牲を払うことなく、従来は画像処理ＬＳＩおよび画像メモリの各々について必要であったチップセレクト信号を１個に減らし、画像処理ＬＳＩおよびこれを用いたコンピュータシステムを安価かつ簡素な構成にすることができる。

この発明の一実施形態である画像処理ＬＳＩを用いたコンピュータシステムの構成を示すブロック図である。同実施形態における画像メモリのメモリマップを例示する図である。

符号の説明

１０……画像処理ＬＳＩ、１２……レジスタ、１３……画像処理部、４０……画像メモリ、４１……開放領域、４２……非開放領域、２０……ＣＰＵ、５０……画像入力装置、６０……表示装置、ＡＢ……アドレスバス、ＤＢ……データバス、３０……他の周辺装置。

Claims

メモリに接続され、上位装置からの要求に従い、前記メモリを用いた情報処理を行う集積回路装置において、
レジスタと、
チップセレクト信号および複数ビットのアドレス信号を受け取り、前記チップセレクト信号がアサートされており、かつ、前記アドレス信号が所定範囲内のアドレスを指定するものである場合には、前記上位装置による前記レジスタへのアクセスの仲介を行い、前記チップセレクト信号がアサートされており、かつ、前記アドレス信号が前記所定範囲外のアドレスを指定するものである場合には、前記上位装置による前記メモリへのアクセスを仲介する制御手段と、
を具備することを特徴とする集積回路装置。
前記制御手段は、前記上位装置を介することなく、前記メモリにおける前記所定範囲内のアドレスに対応したエリアにデータを格納する手段と、前記メモリに格納されたデータを用いた処理を行う手段とを具備することを特徴とする請求項１に記載の集積回路装置。