JPH1049428A - 演算処理機能付メモリｌｓｉとそれを用いる主記憶システム及びその制御方法 - Google Patents
演算処理機能付メモリｌｓｉとそれを用いる主記憶システム及びその制御方法Info
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- JPH1049428A JPH1049428A JP8204668A JP20466896A JPH1049428A JP H1049428 A JPH1049428 A JP H1049428A JP 8204668 A JP8204668 A JP 8204668A JP 20466896 A JP20466896 A JP 20466896A JP H1049428 A JPH1049428 A JP H1049428A
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Abstract
(57)【要約】
【課題】 メモリバスに要求されるデータバンド幅を削
減することが可能な演算処理機能付きの主記憶システム
を提供する。 【解決手段】 任意個数の演算処理機能付メモリ１２と
任意個数のメモリ１１から演算処理機能付主記憶システ
ム１を構成する。演算処理機能付メモリ１２は、メモリ
部１３の記憶データに対して演算処理部１４で演算処理
を実行することができる。演算処理機能付メモリ１２と
メモリ１１は同一のメモリバス１６に接続される。メモ
リバス１６を介した特定アドレスへのリード／ライトア
クセス動作を利用する等の制御方法により、プロセッサ
３１から演算処理機能付主記憶システム１に対して演算
処理開始要求と演算処理結果要求を行ない、演算処理機
能付主記憶システム１からプロセッサ３１へ演算処理結
果回答を行なう。
減することが可能な演算処理機能付きの主記憶システム
を提供する。 【解決手段】 任意個数の演算処理機能付メモリ１２と
任意個数のメモリ１１から演算処理機能付主記憶システ
ム１を構成する。演算処理機能付メモリ１２は、メモリ
部１３の記憶データに対して演算処理部１４で演算処理
を実行することができる。演算処理機能付メモリ１２と
メモリ１１は同一のメモリバス１６に接続される。メモ
リバス１６を介した特定アドレスへのリード／ライトア
クセス動作を利用する等の制御方法により、プロセッサ
３１から演算処理機能付主記憶システム１に対して演算
処理開始要求と演算処理結果要求を行ない、演算処理機
能付主記憶システム１からプロセッサ３１へ演算処理結
果回答を行なう。
Description
【０００１】
【発明の属する技術分野】本発明はプロセッサシステム
の中で用いられる演算処理機能付メモリとそれを使った
主記憶システム及びこのシステムの制御方法に関する。
の中で用いられる演算処理機能付メモリとそれを使った
主記憶システム及びこのシステムの制御方法に関する。
【０００２】
【従来の技術】パーソナルコンピュータ、ワークステー
ションなどの計算機システムあるいはコンピュータは、
一般的にプロセッサシステムという名称で呼ばれる。従
来技術によるプロセッサシステムに関しては、例えば、
ヘネシー（Ｊｏｈｎ Ｌ． Ｈｅｎｎｅｓｓｙ），パタ
ーソン（Ｄａｖｉｄ Ａ． Ｐａｔｔｅｒｓｏｎ）著の
Ｃｏｍｐｕｔｅｒ Ａｒｃｈｉｔｅｃｔｕｒｅ： Ａ
Ｑｕａｎｔｉｔａｔｉｖｅ Ａｐｐｒｏａｃｈ （Ｍｏ
ｒｇａｎ Ｋａｕｆｍａｎｎ Ｐｕｂｌｉｓｈｅｒｓ
Ｉｎｃ．発行）や、アレクサンドリディス（Ｎｉｋｉｔ
ａｓ Ａｌｅｘａｎｄｒｉｄｉｓ）著のＤｅｓｉｇｎ
ｏｆ Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ−Ｂａｓｅｄ Ｓ
ｙｓｔｅｍｓ （Ｐｒｅｎｔｉｃｅ Ｈａｌｌ発行）な
どに詳しい説明がある。
ションなどの計算機システムあるいはコンピュータは、
一般的にプロセッサシステムという名称で呼ばれる。従
来技術によるプロセッサシステムに関しては、例えば、
ヘネシー（Ｊｏｈｎ Ｌ． Ｈｅｎｎｅｓｓｙ），パタ
ーソン（Ｄａｖｉｄ Ａ． Ｐａｔｔｅｒｓｏｎ）著の
Ｃｏｍｐｕｔｅｒ Ａｒｃｈｉｔｅｃｔｕｒｅ： Ａ
Ｑｕａｎｔｉｔａｔｉｖｅ Ａｐｐｒｏａｃｈ （Ｍｏ
ｒｇａｎ Ｋａｕｆｍａｎｎ Ｐｕｂｌｉｓｈｅｒｓ
Ｉｎｃ．発行）や、アレクサンドリディス（Ｎｉｋｉｔ
ａｓ Ａｌｅｘａｎｄｒｉｄｉｓ）著のＤｅｓｉｇｎ
ｏｆ Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ−Ｂａｓｅｄ Ｓ
ｙｓｔｅｍｓ （Ｐｒｅｎｔｉｃｅ Ｈａｌｌ発行）な
どに詳しい説明がある。
【０００３】図９に、従来のプロセッサシステムの一般
的な構成を示した。図９において、プロセッサシステム
は、プロセッサ３１、システムコントローラ３２、２次
キャッシュメモリ３４、主記憶システム９、Ｉ／Ｏサブ
システム３３などで構成される。
的な構成を示した。図９において、プロセッサシステム
は、プロセッサ３１、システムコントローラ３２、２次
キャッシュメモリ３４、主記憶システム９、Ｉ／Ｏサブ
システム３３などで構成される。
【０００４】プロセッサ３１は、１つのＬＳＩ上に集積
化されたマイクロプロセッサとして実現されるのが普通
である。また、プロセッサ３１は、その内部に１次キャ
ッシュメモリ３５を搭載している。システムコントロー
ラ３２はプロセッサ３１からの主記憶アクセスもしくは
Ｉ／Ｏアクセスにより主記憶システム９や二次キャッシ
ュメモリ３４、もしくはＩ／Ｏサブシステム３３をコン
トロールしたり、Ｉ／Ｏサブシステム３３からの割り込
み要求をプロセッサ３１に伝えたりする。
化されたマイクロプロセッサとして実現されるのが普通
である。また、プロセッサ３１は、その内部に１次キャ
ッシュメモリ３５を搭載している。システムコントロー
ラ３２はプロセッサ３１からの主記憶アクセスもしくは
Ｉ／Ｏアクセスにより主記憶システム９や二次キャッシ
ュメモリ３４、もしくはＩ／Ｏサブシステム３３をコン
トロールしたり、Ｉ／Ｏサブシステム３３からの割り込
み要求をプロセッサ３１に伝えたりする。
【０００５】プロセッサ３１とシステムコントローラ３
２は、コントロール信号線３６−１、アドレス信号線３
６−２、データ信号線３６−３で接続されている。
２は、コントロール信号線３６−１、アドレス信号線３
６−２、データ信号線３６−３で接続されている。
【０００６】また、システムコントローラ３２と主記憶
システム９はメモリバス１６で接続されている。パーソ
ナルコンピュータの世界では、システムコントローラ３
２は複数のＬＳＩに分かれて実現されており、よって一
般にチップセットあるいは周辺チップセットという名前
で呼ばれている。
システム９はメモリバス１６で接続されている。パーソ
ナルコンピュータの世界では、システムコントローラ３
２は複数のＬＳＩに分かれて実現されており、よって一
般にチップセットあるいは周辺チップセットという名前
で呼ばれている。
【０００７】図１０に従来の主記憶システム９の構成例
を示した。主記憶システム９とは、プロセッサシステム
がその演算処理を行なうための入力データ、演算処理途
中データや演算処理の出力データ、あるいは演算処理を
行なうためのプログラムなどを記憶するシステムであ
る。
を示した。主記憶システム９とは、プロセッサシステム
がその演算処理を行なうための入力データ、演算処理途
中データや演算処理の出力データ、あるいは演算処理を
行なうためのプログラムなどを記憶するシステムであ
る。
【０００８】プロセッサ３１においてロード／ストア命
令が発行されることにより、プロセッサ３１から主記憶
システム９内の記憶データに対する主記憶空間リード／
ライト動作が実行される。
令が発行されることにより、プロセッサ３１から主記憶
システム９内の記憶データに対する主記憶空間リード／
ライト動作が実行される。
【０００９】図１０において、主記憶システム９は複数
のＤＲＡＭＬＳＩ１１（以下ＤＲＡＭ１１）から構成さ
れており、それぞれのＤＲＡＭ１１は内部にＤＲＡＭセ
ルアレイとセンスアンプやデコーダ等からなるメモリ部
１３を含んでいる。それぞれのＤＲＡＭ１１は、コント
ロール信号線１６−１、アドレス信号線１６−２、デー
タ信号線１６−３に接続されている。これら３つの信号
線をまとめてメモリバス１６と呼ぶ。メモリバス１６
は、図９に示したように、主記憶システム９とシステム
コントローラ３２の接続に用いられる。データ信号線１
６−３は読みだしデータと書き込みデータの双方に用い
られるため、双方向の信号線である。
のＤＲＡＭＬＳＩ１１（以下ＤＲＡＭ１１）から構成さ
れており、それぞれのＤＲＡＭ１１は内部にＤＲＡＭセ
ルアレイとセンスアンプやデコーダ等からなるメモリ部
１３を含んでいる。それぞれのＤＲＡＭ１１は、コント
ロール信号線１６−１、アドレス信号線１６−２、デー
タ信号線１６−３に接続されている。これら３つの信号
線をまとめてメモリバス１６と呼ぶ。メモリバス１６
は、図９に示したように、主記憶システム９とシステム
コントローラ３２の接続に用いられる。データ信号線１
６−３は読みだしデータと書き込みデータの双方に用い
られるため、双方向の信号線である。
【００１０】また、主記憶システム９のデータバンド
幅、すなわちメモリバス１６のバスバンド幅を大きくす
るため、データ信号線１６−３に各ＤＲＡＭ１１のデー
タ入出力端子数よりも大きなビット幅を持たせ、データ
信号線１６−３の一部分を個別のＤＲＡＭ１１に接続す
る構成が一般的である。例えば、それぞれのデータ入出
力端子の数が１６ビットであるＤＲＡＭ１１を８個用い
て１２８ビットの幅を持つデータ信号線１６−３に接続
する構成などが良く用いられる。このような主記憶シス
テム９の構成で用いられるＤＲＡＭ１１には、例えば、
ファーストページモードＤＲＡＭ、エクステンデッド・
データ・アウト（ＥＤＯ）ＤＲＡＭ、シンクロナスＤＲ
ＡＭなどがある。
幅、すなわちメモリバス１６のバスバンド幅を大きくす
るため、データ信号線１６−３に各ＤＲＡＭ１１のデー
タ入出力端子数よりも大きなビット幅を持たせ、データ
信号線１６−３の一部分を個別のＤＲＡＭ１１に接続す
る構成が一般的である。例えば、それぞれのデータ入出
力端子の数が１６ビットであるＤＲＡＭ１１を８個用い
て１２８ビットの幅を持つデータ信号線１６−３に接続
する構成などが良く用いられる。このような主記憶シス
テム９の構成で用いられるＤＲＡＭ１１には、例えば、
ファーストページモードＤＲＡＭ、エクステンデッド・
データ・アウト（ＥＤＯ）ＤＲＡＭ、シンクロナスＤＲ
ＡＭなどがある。
【００１１】図１１に従来の主記憶システム９の別の構
成例を示した。図１１においては、メモリバス１６はコ
ントロール信号線１６−１と双方向のデータ／アドレス
信号線１６−４で接続されている。この場合、データ／
アドレス信号線１６−４は、図１０の構成例におけるデ
ータ信号線１６−３と違い、各ＤＲＡＭ１１のデータ／
アドレス入出力端子のビット幅と同一のビット幅分だけ
用意されている。
成例を示した。図１１においては、メモリバス１６はコ
ントロール信号線１６−１と双方向のデータ／アドレス
信号線１６−４で接続されている。この場合、データ／
アドレス信号線１６−４は、図１０の構成例におけるデ
ータ信号線１６−３と違い、各ＤＲＡＭ１１のデータ／
アドレス入出力端子のビット幅と同一のビット幅分だけ
用意されている。
【００１２】このような構成は、図１０における主記憶
システム９の構成では、メモリバスバンド幅を大きくす
るためには多くのＤＲＡＭ１１を主記憶システム９に使
用しなければならないという問題を解決するために考え
出されたものである。このような主記憶システム９の構
成で用いられるＤＲＡＭ１１には、例えば、ランバスＤ
ＲＡＭなどがある。
システム９の構成では、メモリバスバンド幅を大きくす
るためには多くのＤＲＡＭ１１を主記憶システム９に使
用しなければならないという問題を解決するために考え
出されたものである。このような主記憶システム９の構
成で用いられるＤＲＡＭ１１には、例えば、ランバスＤ
ＲＡＭなどがある。
【００１３】このような構成は、メモリバス１６を構成
する信号線とＤＲＡＭ１１の入出力端子を少なくし、か
わりに信号線を高速に駆動することによりバスバンド幅
を高めることを狙ったものである。ここで、信号線の本
数を減らすことにより、高速駆動によるノイズの発生
や、信号線間の遅延時間のばらつきなどの問題を低減す
ることが出来るので、このような高速駆動が可能とな
る。
する信号線とＤＲＡＭ１１の入出力端子を少なくし、か
わりに信号線を高速に駆動することによりバスバンド幅
を高めることを狙ったものである。ここで、信号線の本
数を減らすことにより、高速駆動によるノイズの発生
や、信号線間の遅延時間のばらつきなどの問題を低減す
ることが出来るので、このような高速駆動が可能とな
る。
【００１４】図１０における主記憶システム９の構成で
は、ＤＲＡＭ１１を並列に並べることでメモリバスバン
ド幅を確保しているため、メモリバスバンド幅を大きく
するためには多くのＤＲＡＭ１１を主記憶システム９に
使用しなければならないという問題がある。図１１にお
ける主記憶システム９の構成では、メモリバス１６を高
速に駆動することでメモリバスバンド幅を確保するた
め、このような問題は生じない。図１１における主記憶
システム９の構成で用いられるＤＲＡＭ１１には、例え
ば、ランバスＤＲＡＭなどがある。
は、ＤＲＡＭ１１を並列に並べることでメモリバスバン
ド幅を確保しているため、メモリバスバンド幅を大きく
するためには多くのＤＲＡＭ１１を主記憶システム９に
使用しなければならないという問題がある。図１１にお
ける主記憶システム９の構成では、メモリバス１６を高
速に駆動することでメモリバスバンド幅を確保するた
め、このような問題は生じない。図１１における主記憶
システム９の構成で用いられるＤＲＡＭ１１には、例え
ば、ランバスＤＲＡＭなどがある。
【００１５】ランバスＤＲＡＭでは、メモリバス１６の
高速駆動を実現するために、メモリバス１６の構成方法
や駆動方法に関して独自の技術を開発しているが、本発
明とは関係ないため、ここでは説明を省略する。なお、
ランバスＤＲＡＭに関しては、米国ランバス（Ｒａｍｂ
ｕｓ）社発行のランバステクノロジガイドに詳しい記述
がある。
高速駆動を実現するために、メモリバス１６の構成方法
や駆動方法に関して独自の技術を開発しているが、本発
明とは関係ないため、ここでは説明を省略する。なお、
ランバスＤＲＡＭに関しては、米国ランバス（Ｒａｍｂ
ｕｓ）社発行のランバステクノロジガイドに詳しい記述
がある。
【００１６】一方、メモリ、特にＤＲＡＭと演算処理回
路とを１つのＬＳＩ上に混載し、チップ内のメモリもし
くはＤＲＡＭを用いて一定の演算処理機能を実行するこ
とが可能なＬＳＩを構成する方法が提案されている。こ
のような技術は一般にロジック−ＤＲＡＭ混載技術など
と呼ばれている。ロジック−ＤＲＡＭ混載技術に関する
従来技術の代表的な例が、１９９６年のＩｎｔｅｒｎａ
ｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉ
ｔｓ Ｃｏｎｆｅｒｅｎｃｅで発表された、“Ａ Ｍｕ
ｌｔｉｍｅｄｉａ ３２ｂ ＲＩＳＣ Ｍｉｃｒｏｐｒ
ｏｃｅｓｓｏｒｗｉｔｈ １６Ｍｂ ＤＲＡＭ”（Ｔｏ
ｒｕ Ｓｈｉｍｉｚｕ氏他、２１６頁）や“Ａ ７．６
８ＧＩＰＳ，３．８４ＧＢ／ｓ，１Ｗ，Ｐａｒａｌｌｅ
ｌ Ｉｍａｇｅ−Ｐｒｏｃｅｓｓｉｎｇ ＲＡＭ Ｉｎ
ｔｅｇｒａｔｉｎｇ ａ １６Ｍｂ ＤＲＡＭ ａｎｄ
１２８ Ｐｒｏｃｅｓｓｏｒｓ”（Ｙｏｓｈｉｈａｒ
ｕ Ａｉｍｏｔｏ氏他、３７２頁）などである。これら
を以下では、それぞれロジック−ＤＲＡＭ混載従来技術
１及びロジック−ＤＲＡＭ混載従来技術２と呼ぶことに
する。
路とを１つのＬＳＩ上に混載し、チップ内のメモリもし
くはＤＲＡＭを用いて一定の演算処理機能を実行するこ
とが可能なＬＳＩを構成する方法が提案されている。こ
のような技術は一般にロジック−ＤＲＡＭ混載技術など
と呼ばれている。ロジック−ＤＲＡＭ混載技術に関する
従来技術の代表的な例が、１９９６年のＩｎｔｅｒｎａ
ｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉ
ｔｓ Ｃｏｎｆｅｒｅｎｃｅで発表された、“Ａ Ｍｕ
ｌｔｉｍｅｄｉａ ３２ｂ ＲＩＳＣ Ｍｉｃｒｏｐｒ
ｏｃｅｓｓｏｒｗｉｔｈ １６Ｍｂ ＤＲＡＭ”（Ｔｏ
ｒｕ Ｓｈｉｍｉｚｕ氏他、２１６頁）や“Ａ ７．６
８ＧＩＰＳ，３．８４ＧＢ／ｓ，１Ｗ，Ｐａｒａｌｌｅ
ｌ Ｉｍａｇｅ−Ｐｒｏｃｅｓｓｉｎｇ ＲＡＭ Ｉｎ
ｔｅｇｒａｔｉｎｇ ａ １６Ｍｂ ＤＲＡＭ ａｎｄ
１２８ Ｐｒｏｃｅｓｓｏｒｓ”（Ｙｏｓｈｉｈａｒ
ｕ Ａｉｍｏｔｏ氏他、３７２頁）などである。これら
を以下では、それぞれロジック−ＤＲＡＭ混載従来技術
１及びロジック−ＤＲＡＭ混載従来技術２と呼ぶことに
する。
【００１７】ロジック−ＤＲＡＭ混載従来技術１は、プ
ロセッサ３１と主記憶システム９の内の一部を一つのＬ
ＳＩ内に搭載したものである。プロセッサシステムの中
ではプロセッサ３１の位置を占め、主記憶容量がチップ
内のＤＲＡＭだけで充分な場合は、外づけの主記憶シス
テム９をまったく必要としないという利点がある。
ロセッサ３１と主記憶システム９の内の一部を一つのＬ
ＳＩ内に搭載したものである。プロセッサシステムの中
ではプロセッサ３１の位置を占め、主記憶容量がチップ
内のＤＲＡＭだけで充分な場合は、外づけの主記憶シス
テム９をまったく必要としないという利点がある。
【００１８】一方、ロジック−ＤＲＡＭ混載従来技術２
は、画像処理専用の並列プロセッサとその並列プロセッ
サに画像データを供給するＤＲＡＭとを一つのＬＳＩ内
に搭載したものである。プロセッサシステムの中ではＩ
／Ｏサブシステム３３の位置を占め、画像処理だけをＩ
／Ｏサブシステム３３内で高速処理する機能を持つ。
は、画像処理専用の並列プロセッサとその並列プロセッ
サに画像データを供給するＤＲＡＭとを一つのＬＳＩ内
に搭載したものである。プロセッサシステムの中ではＩ
／Ｏサブシステム３３の位置を占め、画像処理だけをＩ
／Ｏサブシステム３３内で高速処理する機能を持つ。
【００１９】
【発明が解決しようとする課題】上で説明した主記憶シ
ステムに関する従来の技術には、必要なメモリバスバン
ド幅の確保が困難であるという問題がある。充分なメモ
リバスバンド幅の確保ができない場合、たとえプロセッ
サの性能が高くてもプロセッサシステムの実効的な性能
は不十分なメモリバスバンド幅により律速されてしま
う。また、上で説明したロジック−ＤＲＡＭ混載技術に
関する従来の技術には、このような主記憶システムのメ
モリバスバンド幅の確保の問題に対する有効な解決策に
は成り得ないという問題がある。以下これらの問題を説
明する。
ステムに関する従来の技術には、必要なメモリバスバン
ド幅の確保が困難であるという問題がある。充分なメモ
リバスバンド幅の確保ができない場合、たとえプロセッ
サの性能が高くてもプロセッサシステムの実効的な性能
は不十分なメモリバスバンド幅により律速されてしま
う。また、上で説明したロジック−ＤＲＡＭ混載技術に
関する従来の技術には、このような主記憶システムのメ
モリバスバンド幅の確保の問題に対する有効な解決策に
は成り得ないという問題がある。以下これらの問題を説
明する。
【００２０】一般にプロセッサ３１の処理能力と、その
処理能力をフルに引き出すために必要とされる主記憶シ
ステム９のメモリバス９のデータバンド幅、すなわちメ
モリバスバンド幅とは比例することが知られている。こ
れは、任意のプログラムの全体の処理の中で必要とする
主記憶アクセスの回数が決まっているため、より高速に
その処理を実行しようとすると、単位時間あたりにより
多くの主記憶アクセスを実行する必要が生じるからであ
る。半導体技術の進展に伴い、プロセッサ３１の処理能
力は等比級数的な向上を続けている。このような性能向
上に見合うだけのメモリバスバンド幅を確保することは
非常に困難である。その理由は、一つにはメモリバス１
６が複数のＬＳＩ間を結ぶボード上の配線であるため、
配線あたりの負荷容量が大きく、ＬＳＩ内部の配線に比
べて高速動作が難しいためである。
処理能力をフルに引き出すために必要とされる主記憶シ
ステム９のメモリバス９のデータバンド幅、すなわちメ
モリバスバンド幅とは比例することが知られている。こ
れは、任意のプログラムの全体の処理の中で必要とする
主記憶アクセスの回数が決まっているため、より高速に
その処理を実行しようとすると、単位時間あたりにより
多くの主記憶アクセスを実行する必要が生じるからであ
る。半導体技術の進展に伴い、プロセッサ３１の処理能
力は等比級数的な向上を続けている。このような性能向
上に見合うだけのメモリバスバンド幅を確保することは
非常に困難である。その理由は、一つにはメモリバス１
６が複数のＬＳＩ間を結ぶボード上の配線であるため、
配線あたりの負荷容量が大きく、ＬＳＩ内部の配線に比
べて高速動作が難しいためである。
【００２１】また、別の理由は、ＬＳＩの外部Ｉ／Ｏピ
ンを通してＬＳＩ内とボード上の配線であるメモリバス
１６が結ばれるため、ＬＳＩ内部の配線に比べて信号線
の本数自体が限られてしまうためである。このように、
メモリバス１６の信号線の動作速度の点からも信号線の
本数の点からも、必要なメモリバスバンド幅の確保は非
常に難しい問題となっている。
ンを通してＬＳＩ内とボード上の配線であるメモリバス
１６が結ばれるため、ＬＳＩ内部の配線に比べて信号線
の本数自体が限られてしまうためである。このように、
メモリバス１６の信号線の動作速度の点からも信号線の
本数の点からも、必要なメモリバスバンド幅の確保は非
常に難しい問題となっている。
【００２２】一般に、二つの回路ブロック間のデータ転
送バンド幅の向上を図りたい時に、最も効果的な手段は
これらの回路ブロックを一つのＬＳＩ内部に搭載するこ
とである。これは、ＬＳＩ内部では、信号線の動作速度
と信号線の本数の両面においてボード上の配線に比べて
大幅な向上を見込めるためである。従って、ロジック−
ＤＲＡＭ混載技術は、上に述べたような主記憶システム
９のメモリバスバンド幅の確保という点で、解決策とな
り得る可能性がある。しかしながら、従来のロジック−
ＤＲＡＭ混載技術はプロセッサ３１かもしくはＩ／Ｏサ
ブシステム３３内に適用されているもので、それぞれ、
主記憶システム９のメモリバスバンド幅の改善という点
では満足な解決策とは言えない。これは以下の理由によ
る。
送バンド幅の向上を図りたい時に、最も効果的な手段は
これらの回路ブロックを一つのＬＳＩ内部に搭載するこ
とである。これは、ＬＳＩ内部では、信号線の動作速度
と信号線の本数の両面においてボード上の配線に比べて
大幅な向上を見込めるためである。従って、ロジック−
ＤＲＡＭ混載技術は、上に述べたような主記憶システム
９のメモリバスバンド幅の確保という点で、解決策とな
り得る可能性がある。しかしながら、従来のロジック−
ＤＲＡＭ混載技術はプロセッサ３１かもしくはＩ／Ｏサ
ブシステム３３内に適用されているもので、それぞれ、
主記憶システム９のメモリバスバンド幅の改善という点
では満足な解決策とは言えない。これは以下の理由によ
る。
【００２３】前述のロジック−ＤＲＡＭ混載従来技術１
は、プロセッサ３１（もしくはその上で走るアプリケー
ションプログラム）が本来必要とする主記憶システムの
記憶容量の大きさよりもプロセッサ３１に混載したＤＲ
ＡＭの容量の方が大きければ、メモリバスバンド幅の確
保の点で有効な解となっている。
は、プロセッサ３１（もしくはその上で走るアプリケー
ションプログラム）が本来必要とする主記憶システムの
記憶容量の大きさよりもプロセッサ３１に混載したＤＲ
ＡＭの容量の方が大きければ、メモリバスバンド幅の確
保の点で有効な解となっている。
【００２４】しかしながら、主記憶システム９の記憶容
量は拡張可能性を有していることが極めて重要であり、
かつその絶対値はＬＳＩ内に混載可能なＤＲＡＭの容量
よりも大きい場合が多い。拡張可能性が必要なのは、ア
プリケーションの種類により必要な記憶容量が異なるた
め、コストの観点から様々な記憶容量を持つ主記憶シス
テム９をサポート可能なことが重要だからである。ま
た、必要な主記憶システム９の記憶容量は、例えば１６
メガバイト程度から２５６メガバイト程度に亙り、一つ
のＬＳＩ内に混載可能なＤＲＡＭの容量よりも大きい。
このような原因によりロジック−ＤＲＡＭ混載従来技術
１に基づくプロセッサ１１の外部に主記憶システム９を
接続しなければならないようになった場合、プロセッサ
１１と外部の主記憶システム９間に必要なメモリバスバ
ンド幅を確保することは非常に難しい。
量は拡張可能性を有していることが極めて重要であり、
かつその絶対値はＬＳＩ内に混載可能なＤＲＡＭの容量
よりも大きい場合が多い。拡張可能性が必要なのは、ア
プリケーションの種類により必要な記憶容量が異なるた
め、コストの観点から様々な記憶容量を持つ主記憶シス
テム９をサポート可能なことが重要だからである。ま
た、必要な主記憶システム９の記憶容量は、例えば１６
メガバイト程度から２５６メガバイト程度に亙り、一つ
のＬＳＩ内に混載可能なＤＲＡＭの容量よりも大きい。
このような原因によりロジック−ＤＲＡＭ混載従来技術
１に基づくプロセッサ１１の外部に主記憶システム９を
接続しなければならないようになった場合、プロセッサ
１１と外部の主記憶システム９間に必要なメモリバスバ
ンド幅を確保することは非常に難しい。
【００２５】一方、ロジック−ＤＲＡＭ混載従来技術２
は、Ｉ／Ｏサブシステム３３内で特定の処理を行なう場
合にのみ一つのＬＳＩ内での高バンド幅データ転送を活
かすことができる技術であり、主記憶システム９のメモ
リバスバンド幅確保の点では何ら解決策にはなり得な
い。
は、Ｉ／Ｏサブシステム３３内で特定の処理を行なう場
合にのみ一つのＬＳＩ内での高バンド幅データ転送を活
かすことができる技術であり、主記憶システム９のメモ
リバスバンド幅確保の点では何ら解決策にはなり得な
い。
【００２６】プロセッサ３１の代わりにＩ／Ｏサブシス
テム３３内で特定の処理を実行することで、副次的効果
として、プロセッサ３１の負荷とそれに伴って要求され
るメモリバスバンド幅とを減らすことが可能ではある
が、逆に高性能化を続けるプロセッサ３１の性能をフル
に活かすことができないという問題もある。
テム３３内で特定の処理を実行することで、副次的効果
として、プロセッサ３１の負荷とそれに伴って要求され
るメモリバスバンド幅とを減らすことが可能ではある
が、逆に高性能化を続けるプロセッサ３１の性能をフル
に活かすことができないという問題もある。
【００２７】なぜならば、このような方法は、プロセッ
サ３１で行なわれていた処理をＩ／Ｏサブシステム３３
に移すことを意味するからである。また、前述の従来技
術１と同様に、Ｉ／Ｏサブシステム３３内のロジック−
ＤＲＡＭ混載従来技術２に基づくＬＳＩ内のＤＲＡＭ以
外のメモリをアクセスしようとした時に、高バンド幅デ
ータ転送が行なえなくなるなど、記憶容量の拡張性とい
う点で問題がある。
サ３１で行なわれていた処理をＩ／Ｏサブシステム３３
に移すことを意味するからである。また、前述の従来技
術１と同様に、Ｉ／Ｏサブシステム３３内のロジック−
ＤＲＡＭ混載従来技術２に基づくＬＳＩ内のＤＲＡＭ以
外のメモリをアクセスしようとした時に、高バンド幅デ
ータ転送が行なえなくなるなど、記憶容量の拡張性とい
う点で問題がある。
【００２８】本発明の目的は、高性能化するプロセッサ
１１に見合うだけの主記憶システム９のメモリバスバン
ド幅の確保が困難であるという問題を解決する、演算処
理機能付メモリＬＳＩと演算処理機能付主記憶システム
とを提供することにある。本発明の他の目的は、従来技
術の主記憶システムからスムーズに移行することが可能
な上記演算処理機能付主記憶システムを提供することに
ある。
１１に見合うだけの主記憶システム９のメモリバスバン
ド幅の確保が困難であるという問題を解決する、演算処
理機能付メモリＬＳＩと演算処理機能付主記憶システム
とを提供することにある。本発明の他の目的は、従来技
術の主記憶システムからスムーズに移行することが可能
な上記演算処理機能付主記憶システムを提供することに
ある。
【００２９】
【課題を解決するための手段】本発明の演算処理機能付
メモリＬＳＩは、チップ内部にメモリ部と共に演算処理
部を搭載しており、演算処理部においてメモリ部に記憶
されたデータを対象とした演算を行なうものである。本
発明の演算処理機能付メモリＬＳＩは、演算処理部を搭
載せずにメモリ部だけで構成されたメモリＬＳＩと同一
の入出力端子を具備するか、もしくはメモリ部だけで構
成されたメモリＬＳＩが接続されるメモリバスにそのま
ま接続して使用することが可能なことが特徴である。
メモリＬＳＩは、チップ内部にメモリ部と共に演算処理
部を搭載しており、演算処理部においてメモリ部に記憶
されたデータを対象とした演算を行なうものである。本
発明の演算処理機能付メモリＬＳＩは、演算処理部を搭
載せずにメモリ部だけで構成されたメモリＬＳＩと同一
の入出力端子を具備するか、もしくはメモリ部だけで構
成されたメモリＬＳＩが接続されるメモリバスにそのま
ま接続して使用することが可能なことが特徴である。
【００３０】本発明の演算処理機能付主記憶システム
は、複数の演算処理機能付メモリＬＳＩと複数の従来技
術のメモリＬＳＩから構成され、それぞれの個数を、そ
れぞれが零個の場合を含み、任意に設定可能なことが特
徴である。また、演算処理機能付メモリＬＳＩとメモリ
部だけで構成されたメモリＬＳＩが同一のメモリバスに
接続されることも特徴である。
は、複数の演算処理機能付メモリＬＳＩと複数の従来技
術のメモリＬＳＩから構成され、それぞれの個数を、そ
れぞれが零個の場合を含み、任意に設定可能なことが特
徴である。また、演算処理機能付メモリＬＳＩとメモリ
部だけで構成されたメモリＬＳＩが同一のメモリバスに
接続されることも特徴である。
【００３１】本発明の演算処理機能付主記憶システムを
用いたプロセッサシステムは、一部の演算処理を、プロ
セッサではなく、演算処理機能付主記憶システム側で実
行することがその特徴である。
用いたプロセッサシステムは、一部の演算処理を、プロ
セッサではなく、演算処理機能付主記憶システム側で実
行することがその特徴である。
【００３２】本発明の演算処理機能付主記憶システムの
制御方法は、プロセッサのロード／ストア命令の発行に
基づく主記憶空間へのリード／ライト動作を利用し、演
算処理機能付主記憶システムにおいて、特定のアドレス
へのライト動作を演算処理開始要求、特定のアドレスへ
のリード動作を演算処理結果要求として解釈することを
特徴とする。
制御方法は、プロセッサのロード／ストア命令の発行に
基づく主記憶空間へのリード／ライト動作を利用し、演
算処理機能付主記憶システムにおいて、特定のアドレス
へのライト動作を演算処理開始要求、特定のアドレスへ
のリード動作を演算処理結果要求として解釈することを
特徴とする。
【００３３】本発明の演算処理機能付主記憶システムの
別の制御方法は、プロセッサのコプロセッサ制御命令の
発行に基づくコプロセッサ制御動作を利用し、演算処理
機能付主記憶システムにおいて、コプロセッサ起動動作
を演算処理開始要求、コプロセッサ同期動作を演算処理
結果要求として解釈することを特徴とする。
別の制御方法は、プロセッサのコプロセッサ制御命令の
発行に基づくコプロセッサ制御動作を利用し、演算処理
機能付主記憶システムにおいて、コプロセッサ起動動作
を演算処理開始要求、コプロセッサ同期動作を演算処理
結果要求として解釈することを特徴とする。
【００３４】本発明の演算処理機能付メモリモジュール
は、外部端子としてメモリバス入出力端子を有し、プリ
ント基板上に演算処理機能付メモリＬＳＩとメモリ部だ
けで構成されたメモリＬＳＩとをそれぞれ任意個数ずつ
搭載することを特徴とする。
は、外部端子としてメモリバス入出力端子を有し、プリ
ント基板上に演算処理機能付メモリＬＳＩとメモリ部だ
けで構成されたメモリＬＳＩとをそれぞれ任意個数ずつ
搭載することを特徴とする。
【００３５】本発明の演算処理機能付メモリＬＳＩは、
ＬＳＩ外部へデータを取り出さずにＬＳＩ内部で演算処
理を行なうことができる。また、メモリ部だけで構成さ
れたメモリＬＳＩと同一の入出力端子を有するか、もし
くは同一のメモリバスに接続して使用することが可能な
ため、従来のプロセッサを用いたままで、演算処理機能
付メモリＬＳＩを用いた主記憶システムを構成すること
が可能である。
ＬＳＩ外部へデータを取り出さずにＬＳＩ内部で演算処
理を行なうことができる。また、メモリ部だけで構成さ
れたメモリＬＳＩと同一の入出力端子を有するか、もし
くは同一のメモリバスに接続して使用することが可能な
ため、従来のプロセッサを用いたままで、演算処理機能
付メモリＬＳＩを用いた主記憶システムを構成すること
が可能である。
【００３６】本発明の演算処理機能付主記憶システム
は、それぞれの演算処理機能付メモリＬＳＩ内部で演算
処理を行なうため、これを用いたプロセッサシステムに
おいては、記憶容量の拡張可能性を維持しながら、必要
とされるメモリバスバンド幅が少なくて済む。
は、それぞれの演算処理機能付メモリＬＳＩ内部で演算
処理を行なうため、これを用いたプロセッサシステムに
おいては、記憶容量の拡張可能性を維持しながら、必要
とされるメモリバスバンド幅が少なくて済む。
【００３７】また、本発明の演算処理機能付主記憶シス
テムは、従来のプロセッサとメモリバスをそのままにし
たままで、従来の主記憶システムと置き換えるだけで使
用できるため、従来の主記憶システムからスムーズに移
行することが可能である。
テムは、従来のプロセッサとメモリバスをそのままにし
たままで、従来の主記憶システムと置き換えるだけで使
用できるため、従来の主記憶システムからスムーズに移
行することが可能である。
【００３８】更に、本発明の演算処理機能付メモリモジ
ュールを演算処理機能付主記憶システムに用いることに
より、従来のメモリモジュールと差し替えるだけで簡便
に本発明の演算処理機能付主記憶システムを使用するこ
とが可能である。
ュールを演算処理機能付主記憶システムに用いることに
より、従来のメモリモジュールと差し替えるだけで簡便
に本発明の演算処理機能付主記憶システムを使用するこ
とが可能である。
【００３９】
【発明の実施の形態】図１は、本発明による演算処理機
能付主記憶システムの構成の第１の実施の形態の構成を
示すブロック図である。図１において演算処理機能付主
記憶システム１は、任意個数のＤＲＡＭＬＳＩ１１（以
下ＤＲＡＭ１１）と任意個数の演算処理機能付ＤＲＡＭ
ＬＳＩ１２（以下ＤＲＡＭ１２）とから構成されてい
る。
能付主記憶システムの構成の第１の実施の形態の構成を
示すブロック図である。図１において演算処理機能付主
記憶システム１は、任意個数のＤＲＡＭＬＳＩ１１（以
下ＤＲＡＭ１１）と任意個数の演算処理機能付ＤＲＡＭ
ＬＳＩ１２（以下ＤＲＡＭ１２）とから構成されてい
る。
【００４０】ＤＲＡＭ１１はメモリ部１３のみで構成さ
れており、演算処理機能付ＤＲＡＭ１２はメモリ部１３
と演算処理部１４とから構成されている。主記憶システ
ム１内のＤＲＡＭ１１及び１２はそれぞれメモリバス１
６に接続されている。メモリバス１６はコントロール信
号線１６−１、アドレス信号線１６−２、データ信号線
１６−３で構成されている。従来技術の第１の例として
図１０に示した主記憶システム９と同様に、データ信号
線１６−３のみが双方向の信号線である。
れており、演算処理機能付ＤＲＡＭ１２はメモリ部１３
と演算処理部１４とから構成されている。主記憶システ
ム１内のＤＲＡＭ１１及び１２はそれぞれメモリバス１
６に接続されている。メモリバス１６はコントロール信
号線１６−１、アドレス信号線１６−２、データ信号線
１６−３で構成されている。従来技術の第１の例として
図１０に示した主記憶システム９と同様に、データ信号
線１６−３のみが双方向の信号線である。
【００４１】演算処理機能付ＤＲＡＭ１２内の演算処理
部１４で行なう処理の典型的な例は、画像を対象とした
処理である。例えば、動画像の伸長を行なうアプリケー
ションプログラムにおいては、ＤＣＴ（Ｄｉｓｃｒｅｔ
ｅ Ｃｏｓｉｎｅ Ｔｒａｎｓｆｏｒｍａｔｉｏｎ）処
理、逆ＤＣＴ処理や、画像フレーム間の差分処理、フィ
ルタリング処理などを行なう。また、逆に動画像の圧縮
を行なうアプリケーションプログラムにおいては、これ
らの処理の他に、動きベクトルの検索を行なう処理など
を実行する。プロセッサ３１側では、これらのアプリケ
ーションプログラム全体の制御を行ない、以上のような
動画像データを直接取り扱う処理の実行を演算処理機能
付ＤＲＡＭ１２に要求し、処理結果を受けとる。
部１４で行なう処理の典型的な例は、画像を対象とした
処理である。例えば、動画像の伸長を行なうアプリケー
ションプログラムにおいては、ＤＣＴ（Ｄｉｓｃｒｅｔ
ｅ Ｃｏｓｉｎｅ Ｔｒａｎｓｆｏｒｍａｔｉｏｎ）処
理、逆ＤＣＴ処理や、画像フレーム間の差分処理、フィ
ルタリング処理などを行なう。また、逆に動画像の圧縮
を行なうアプリケーションプログラムにおいては、これ
らの処理の他に、動きベクトルの検索を行なう処理など
を実行する。プロセッサ３１側では、これらのアプリケ
ーションプログラム全体の制御を行ない、以上のような
動画像データを直接取り扱う処理の実行を演算処理機能
付ＤＲＡＭ１２に要求し、処理結果を受けとる。
【００４２】このような処理を行なうために、演算処理
部１４は、加算器、乗算器などのハードウェアを備えて
いる必要が有る。典型的には、ＤＳＰ（Ｄｉｇｉｔａｌ
Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）や近年のマイク
ロプロセッサに搭載されているマルチメディア処理ユニ
ットなどを演算処理部１４として搭載することが考えら
れる。マルチメディア処理ユニットについては、例えば
Ｉｎｔｅｌ社のＭＭＸ（Ｍｕｌｔｉｍｅｄｉａ Ｅｘｔ
ｅｎｔｉｏｎ）仕様などで詳しく述べられている。
部１４は、加算器、乗算器などのハードウェアを備えて
いる必要が有る。典型的には、ＤＳＰ（Ｄｉｇｉｔａｌ
Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）や近年のマイク
ロプロセッサに搭載されているマルチメディア処理ユニ
ットなどを演算処理部１４として搭載することが考えら
れる。マルチメディア処理ユニットについては、例えば
Ｉｎｔｅｌ社のＭＭＸ（Ｍｕｌｔｉｍｅｄｉａ Ｅｘｔ
ｅｎｔｉｏｎ）仕様などで詳しく述べられている。
【００４３】図２は、本発明による演算処理機能付主記
憶システムの構成の第２の実施の形態の構成を示すブロ
ック図である。図２において演算処理機能付主記憶シス
テム１は、任意個数のＤＲＡＭ１１と任意個数の演算処
理機能付ＤＲＡＭ１２とから構成されている。ＤＲＡＭ
１１はメモリ部１３から構成されており、演算処理機能
付ＤＲＡＭ１２はメモリ部１３と演算処理部１４とから
構成されている。演算処理機能付主記憶システム１内の
ＤＲＡＭ１１及び演算処理機能付ＤＲＡＭ１２はそれぞ
れメモリバス１６に接続されている。メモリバス１６は
コントロール信号線１６−１、データ／アドレス信号線
１６−４に接続されている。従来技術の第２の例として
図１１に示した主記憶システム９と同様に、データ／ア
ドレス信号線１６−４は双方向の信号線である。
憶システムの構成の第２の実施の形態の構成を示すブロ
ック図である。図２において演算処理機能付主記憶シス
テム１は、任意個数のＤＲＡＭ１１と任意個数の演算処
理機能付ＤＲＡＭ１２とから構成されている。ＤＲＡＭ
１１はメモリ部１３から構成されており、演算処理機能
付ＤＲＡＭ１２はメモリ部１３と演算処理部１４とから
構成されている。演算処理機能付主記憶システム１内の
ＤＲＡＭ１１及び演算処理機能付ＤＲＡＭ１２はそれぞ
れメモリバス１６に接続されている。メモリバス１６は
コントロール信号線１６−１、データ／アドレス信号線
１６−４に接続されている。従来技術の第２の例として
図１１に示した主記憶システム９と同様に、データ／ア
ドレス信号線１６−４は双方向の信号線である。
【００４４】図１及び図２において演算処理機能付ＤＲ
ＡＭ１２とＤＲＡＭ１１が同一のメモリバス１６にそれ
ぞれ接続されていることから明らかなように、本発明に
よる演算処理機能付ＤＲＡＭ１２は通常用いられている
ＤＲＡＭ１１と同一の入出力信号端子を有するか、もし
くは最低限同一のメモリバス１６に入出力信号端子をそ
のまま接続可能なことを特徴としている。
ＡＭ１２とＤＲＡＭ１１が同一のメモリバス１６にそれ
ぞれ接続されていることから明らかなように、本発明に
よる演算処理機能付ＤＲＡＭ１２は通常用いられている
ＤＲＡＭ１１と同一の入出力信号端子を有するか、もし
くは最低限同一のメモリバス１６に入出力信号端子をそ
のまま接続可能なことを特徴としている。
【００４５】ここで同一の入出力信号端子を有すると
は、入出力端子の端子数とその端子位置が同一であり、
かつ電気的な信号インタフェースが同一であることを意
味する。電気的な信号インタフェースとは、例えば入力
端子であるか出力端子であるか、あるいは信号の電位レ
ベルの設定や、有効に信号を入出力できるタイミングの
設定などを意味する。また、同一のメモリバス１６に入
出力信号端子をそのまま接続可能であるとは、演算処理
機能付ＤＲＡＭ１２の入出力端子の内の一部がＤＲＡＭ
１１の入出力信号端子と同一であることを意味する。
は、入出力端子の端子数とその端子位置が同一であり、
かつ電気的な信号インタフェースが同一であることを意
味する。電気的な信号インタフェースとは、例えば入力
端子であるか出力端子であるか、あるいは信号の電位レ
ベルの設定や、有効に信号を入出力できるタイミングの
設定などを意味する。また、同一のメモリバス１６に入
出力信号端子をそのまま接続可能であるとは、演算処理
機能付ＤＲＡＭ１２の入出力端子の内の一部がＤＲＡＭ
１１の入出力信号端子と同一であることを意味する。
【００４６】なお、ここで同一のメモリバス１６に接続
可能なのは、任意の入出力信号端子構成を持つＤＲＡＭ
１１と、これをベースにして演算処理部１４を追加する
ことにより構成された演算処理機能付ＤＲＡＭ１２に関
してであって、任意の入出力端子構成を持つＤＲＡＭ１
１と任意の入出力端子構成を持つ演算処理機能付ＤＲＡ
Ｍが同一のメモリバス１６に接続されて可能なことを意
味している訳ではない。
可能なのは、任意の入出力信号端子構成を持つＤＲＡＭ
１１と、これをベースにして演算処理部１４を追加する
ことにより構成された演算処理機能付ＤＲＡＭ１２に関
してであって、任意の入出力端子構成を持つＤＲＡＭ１
１と任意の入出力端子構成を持つ演算処理機能付ＤＲＡ
Ｍが同一のメモリバス１６に接続されて可能なことを意
味している訳ではない。
【００４７】図１及び図２において、本発明による演算
処理機能付主記憶システム１は、演算処理機能付ＤＲＡ
Ｍ１２の数を任意に設定できる点をその特徴としてい
る。演算処理機能付ＤＲＡＭ１２が零個であれば、従来
技術の主記憶システム９の第１、第２の例とそれぞれ同
一の構成となる。
処理機能付主記憶システム１は、演算処理機能付ＤＲＡ
Ｍ１２の数を任意に設定できる点をその特徴としてい
る。演算処理機能付ＤＲＡＭ１２が零個であれば、従来
技術の主記憶システム９の第１、第２の例とそれぞれ同
一の構成となる。
【００４８】図３は、本発明による演算処理機能付主記
憶システム１を用いたプロセッサシステムの実施の形態
の構成を示すブロック図である。図３において本発明に
よるプロセッサシステム３は、プロセッサ３１、システ
ムコントローラ３２、２次キャッシュメモリ３４、演算
処理機能付主記憶システム１、Ｉ／Ｏサブシステム３３
で構成される。
憶システム１を用いたプロセッサシステムの実施の形態
の構成を示すブロック図である。図３において本発明に
よるプロセッサシステム３は、プロセッサ３１、システ
ムコントローラ３２、２次キャッシュメモリ３４、演算
処理機能付主記憶システム１、Ｉ／Ｏサブシステム３３
で構成される。
【００４９】プロセッサ３１は、１つのＬＳＩ上に集積
化されたマイクロプロセッサとして実現されるのが普通
である。また、プロセッサ３１は、その内部に１次キャ
ッシュ３５を搭載している。
化されたマイクロプロセッサとして実現されるのが普通
である。また、プロセッサ３１は、その内部に１次キャ
ッシュ３５を搭載している。
【００５０】システムコントローラ３２はプロセッサ３
１からの主記憶アクセスもしくはＩ／Ｏアクセスにより
演算処理機能付主記憶システム１や二次キャッシュメモ
リ３４、もしくはＩ／Ｏサブシステム３３をコントロー
ルしたり、Ｉ／Ｏサブシステム３３からの割り込み要求
をプロセッサ３１に伝えたりする機能を持つ。更に、プ
ロセッサ３１から主記憶システム１への演算処理開始要
求や演算処理結果要求、もしくは主記憶システム１から
プロセッサ３１への演算処理結果回答もシステムコント
ローラ３２を介してそれぞれ主記憶システム１やプロセ
ッサ３１へ伝えられる。プロセッサ３１とシステムコン
トローラ３２は、コントロール信号線３６−１、アドレ
ス信号線３６−２、データ信号線３６−３で接続されて
いる。また、システムコントローラ３２と主記憶システ
ム１はメモリバス１６で接続されている。
１からの主記憶アクセスもしくはＩ／Ｏアクセスにより
演算処理機能付主記憶システム１や二次キャッシュメモ
リ３４、もしくはＩ／Ｏサブシステム３３をコントロー
ルしたり、Ｉ／Ｏサブシステム３３からの割り込み要求
をプロセッサ３１に伝えたりする機能を持つ。更に、プ
ロセッサ３１から主記憶システム１への演算処理開始要
求や演算処理結果要求、もしくは主記憶システム１から
プロセッサ３１への演算処理結果回答もシステムコント
ローラ３２を介してそれぞれ主記憶システム１やプロセ
ッサ３１へ伝えられる。プロセッサ３１とシステムコン
トローラ３２は、コントロール信号線３６−１、アドレ
ス信号線３６−２、データ信号線３６−３で接続されて
いる。また、システムコントローラ３２と主記憶システ
ム１はメモリバス１６で接続されている。
【００５１】本発明による演算処理機能付主記憶システ
ム１の制御方法では、プロセッサ３１から主記憶システ
ム１に対して演算処理開始要求を送ることにより主記憶
システム１で演算処理を開始し、プロセッサ３１から主
記憶システム１に対して演算処理結果要求を送ること
で、主記憶システム１からプロセッサ３１に演算処理結
果回答を送ることを特徴としている。
ム１の制御方法では、プロセッサ３１から主記憶システ
ム１に対して演算処理開始要求を送ることにより主記憶
システム１で演算処理を開始し、プロセッサ３１から主
記憶システム１に対して演算処理結果要求を送ること
で、主記憶システム１からプロセッサ３１に演算処理結
果回答を送ることを特徴としている。
【００５２】図４は、本発明のプロセッサシステム３に
おいて演算処理機能付主記憶システム１における演算処
理を可能にするための、本発明の主記憶システム１の制
御方法の第１の実施の形態を示す説明図である。図４の
実施の形態では、プロセッサ３１においてストア命令と
ロード命令をそれぞれ実行することにより、プロセッサ
３１の演算処理開始要求と演算処理結果要求を演算処理
機能付主記憶システム１へ送ることを特徴としている。
おいて演算処理機能付主記憶システム１における演算処
理を可能にするための、本発明の主記憶システム１の制
御方法の第１の実施の形態を示す説明図である。図４の
実施の形態では、プロセッサ３１においてストア命令と
ロード命令をそれぞれ実行することにより、プロセッサ
３１の演算処理開始要求と演算処理結果要求を演算処理
機能付主記憶システム１へ送ることを特徴としている。
【００５３】図４において、プロセッサ３１は、何らか
の処理を行なった後に、まず特定の主記憶アドレスＡ１
へのストア命令を発行している。この時、ストアされる
べきライトデータはレジスタＲｘの内容として与えられ
る。主記憶システム１側では、この特定の主記憶アドレ
スＡ１へのライト動作を演算処理開始要求だと解釈す
る。演算処理開始要求の中身は主記憶システム１側でラ
イトデータを解釈することにより得られる。
の処理を行なった後に、まず特定の主記憶アドレスＡ１
へのストア命令を発行している。この時、ストアされる
べきライトデータはレジスタＲｘの内容として与えられ
る。主記憶システム１側では、この特定の主記憶アドレ
スＡ１へのライト動作を演算処理開始要求だと解釈す
る。演算処理開始要求の中身は主記憶システム１側でラ
イトデータを解釈することにより得られる。
【００５４】次に、プロセッサ３１は、特定の主記憶ア
ドレスＡ２へのロード命令を発行している。主記憶シス
テム１側では、この特定の主記憶アドレスへのリード動
作を演算処理結果要求だと解釈する。演算処理結果要求
に対して、主記憶システム１は、当該の演算処理結果回
答をリードデータとしてプロセッサ３１へ送る。プロセ
ッサ３１は、送られてきたリードデータをレジスタＲｙ
に格納する。
ドレスＡ２へのロード命令を発行している。主記憶シス
テム１側では、この特定の主記憶アドレスへのリード動
作を演算処理結果要求だと解釈する。演算処理結果要求
に対して、主記憶システム１は、当該の演算処理結果回
答をリードデータとしてプロセッサ３１へ送る。プロセ
ッサ３１は、送られてきたリードデータをレジスタＲｙ
に格納する。
【００５５】このように、本発明の制御方法の第１の実
施の形態では、特定のアドレスへのロード／ストア命令
発行による当該のアドレスへのリード／ライト動作を主
記憶システム１側で解釈することにより、演算処理開始
要求、演算処理結果要求、演算処理結果回答のそれぞれ
を実現することを特徴としている。
施の形態では、特定のアドレスへのロード／ストア命令
発行による当該のアドレスへのリード／ライト動作を主
記憶システム１側で解釈することにより、演算処理開始
要求、演算処理結果要求、演算処理結果回答のそれぞれ
を実現することを特徴としている。
【００５６】これらのリード／ライト動作は、ＤＲＡＭ
１１に対する通常のリード／ライト動作と全く同様に行
なわれる。従って、図１のメモリバス１６上では、コン
トロール信号線１６−１を用いてリードもしくはライト
の動作の種類が伝達され、アドレス信号線１６−２を用
いてリード／ライト動作のアドレスが伝達され、双方向
のデータ信号線１６−３を用いて演算処理開始要求の際
の要求内容と演算処理結果回答とがそれぞれ伝達され
る。
１１に対する通常のリード／ライト動作と全く同様に行
なわれる。従って、図１のメモリバス１６上では、コン
トロール信号線１６−１を用いてリードもしくはライト
の動作の種類が伝達され、アドレス信号線１６−２を用
いてリード／ライト動作のアドレスが伝達され、双方向
のデータ信号線１６−３を用いて演算処理開始要求の際
の要求内容と演算処理結果回答とがそれぞれ伝達され
る。
【００５７】図２のメモリバス１６上では、双方向のデ
ータ／アドレス信号線１６−４を用いてリード／ライト
動作のアドレスが伝達され、演算処理開始要求の際の要
求内容と演算処理結果回答とがそれぞれ伝達される。
ータ／アドレス信号線１６−４を用いてリード／ライト
動作のアドレスが伝達され、演算処理開始要求の際の要
求内容と演算処理結果回答とがそれぞれ伝達される。
【００５８】図５は、図４の本発明による演算処理機能
付主記憶システムの制御方法の実施の形態に対応する、
演算処理機能付メモリＬＳＩ内の主記憶空間のマッピン
グ方法に関する実施の形態の説明図である。図５では、
演算処理機能付ＤＲＡＭ１２に関して、その内部主記憶
空間のマッピング方法の二つの場合を示している。
付主記憶システムの制御方法の実施の形態に対応する、
演算処理機能付メモリＬＳＩ内の主記憶空間のマッピン
グ方法に関する実施の形態の説明図である。図５では、
演算処理機能付ＤＲＡＭ１２に関して、その内部主記憶
空間のマッピング方法の二つの場合を示している。
【００５９】図５（ａ）では演算処理機能付ＤＲＡＭ１
２の内部主記憶空間はデータ領域とＩ／Ｆ領域（インタ
フェース領域）に分けられている。演算処理機能付ＤＲ
ＡＭ１２は、Ｉ／Ｆ領域に対するライト動作は演算処理
開始要求、リード動作は演算処理結果要求として解釈す
る。データ領域には演算処理の対象となる入力データや
演算処理途中データ、演算処理の結果データなどが記憶
されている。
２の内部主記憶空間はデータ領域とＩ／Ｆ領域（インタ
フェース領域）に分けられている。演算処理機能付ＤＲ
ＡＭ１２は、Ｉ／Ｆ領域に対するライト動作は演算処理
開始要求、リード動作は演算処理結果要求として解釈す
る。データ領域には演算処理の対象となる入力データや
演算処理途中データ、演算処理の結果データなどが記憶
されている。
【００６０】図５（ｂ）では、更にマクロコード領域が
設けられている。この領域には、演算処理機能付ＤＲＡ
Ｍ１２内で行なわれる演算処理の手順を示す部分的なプ
ログラムが記憶される。この部分的なプログラムをマク
ロコードと呼ぶ。
設けられている。この領域には、演算処理機能付ＤＲＡ
Ｍ１２内で行なわれる演算処理の手順を示す部分的なプ
ログラムが記憶される。この部分的なプログラムをマク
ロコードと呼ぶ。
【００６１】図５（ａ）と図５（ｂ）に示したメモリマ
ップ方法のどちらを使用するかは図４で説明した主記憶
システム１の制御方法のより具体的な演算処理要求方法
に依存する。プロセッサ３１の演算処理開始要求に際し
て、具体的な処理内容を要求内容として送る場合は図５
（ａ）のメモリマップ方法が適している。この場合、複
数のステップからなる演算処理を要求するためにはその
ステップ毎にプロセッサ３１から演算処理要求を発行す
る必要が生じる。
ップ方法のどちらを使用するかは図４で説明した主記憶
システム１の制御方法のより具体的な演算処理要求方法
に依存する。プロセッサ３１の演算処理開始要求に際し
て、具体的な処理内容を要求内容として送る場合は図５
（ａ）のメモリマップ方法が適している。この場合、複
数のステップからなる演算処理を要求するためにはその
ステップ毎にプロセッサ３１から演算処理要求を発行す
る必要が生じる。
【００６２】一方、図５（ｂ）に示したように演算処理
機能付ＤＲＡＭ１２にマクロコードを記憶している場合
は、一連の演算処理をプロセッサ３１から演算処理機能
付主記憶システム１へ要求するに際して、当該のマクロ
コードの先頭アドレスを含む演算処理要求を発行すれば
良い。
機能付ＤＲＡＭ１２にマクロコードを記憶している場合
は、一連の演算処理をプロセッサ３１から演算処理機能
付主記憶システム１へ要求するに際して、当該のマクロ
コードの先頭アドレスを含む演算処理要求を発行すれば
良い。
【００６３】図６は、図４で説明した制御方法の実施の
形態に対応する、演算処理機能付主記憶システムの主記
憶空間マッピング方法に関する実施の形態の説明図であ
る。図６の左側には実主記憶空間が、右側には仮想主記
憶空間がそれぞれ示されている。
形態に対応する、演算処理機能付主記憶システムの主記
憶空間マッピング方法に関する実施の形態の説明図であ
る。図６の左側には実主記憶空間が、右側には仮想主記
憶空間がそれぞれ示されている。
【００６４】図６では、実主記憶空間のうち、一つの演
算処理機能付ＤＲＡＭ１２内の主記憶空間の部分だけが
示されており、この部分は、図５（ｂ）にならって、デ
ータ領域、マクロコード領域、Ｉ／Ｆ領域に分けられて
いる。
算処理機能付ＤＲＡＭ１２内の主記憶空間の部分だけが
示されており、この部分は、図５（ｂ）にならって、デ
ータ領域、マクロコード領域、Ｉ／Ｆ領域に分けられて
いる。
【００６５】一方、図６の仮想主記憶空間は、図９の従
来の主記憶システム９の場合と同様に、データ空間とテ
キスト空間の二つの空間に分けられている。演算処理機
能付ＤＲＡＭ１２のデータ領域及びＩ／Ｆ領域は仮想主
記憶空間のデータ空間から、マクロコード領域は仮想主
記憶空間のテキスト空間からそれぞれマッピングされ
る。ここでテキスト空間とはプログラムが格納される空
間で、データ空間とはそれ以外のものが格納される空間
で、データ領域とＩ／Ｆ領域を含む。
来の主記憶システム９の場合と同様に、データ空間とテ
キスト空間の二つの空間に分けられている。演算処理機
能付ＤＲＡＭ１２のデータ領域及びＩ／Ｆ領域は仮想主
記憶空間のデータ空間から、マクロコード領域は仮想主
記憶空間のテキスト空間からそれぞれマッピングされ
る。ここでテキスト空間とはプログラムが格納される空
間で、データ空間とはそれ以外のものが格納される空間
で、データ領域とＩ／Ｆ領域を含む。
【００６６】図４から図６を引用して説明した本発明に
よる演算処理機能付主記憶システムの制御方法の実施の
形態に関しては、次のような注意が必要である。図６に
おいて説明した仮想主記憶空間から実主記憶空間へのマ
ッピングを実現するためには、例えばメモリマップ関数
などという名前で知られているライブラリ関数を用い
て、それぞれの領域が当該の演算処理機能付ＤＲＡＭ１
２に対応する実主記憶空間へ正しくマッピングされるよ
うに制御する必要がある。また、Ｉ／Ｆ領域、マクロコ
ード領域はキャッシングされないように、アンキャッシ
ャブル指定にする必要がある。
よる演算処理機能付主記憶システムの制御方法の実施の
形態に関しては、次のような注意が必要である。図６に
おいて説明した仮想主記憶空間から実主記憶空間へのマ
ッピングを実現するためには、例えばメモリマップ関数
などという名前で知られているライブラリ関数を用い
て、それぞれの領域が当該の演算処理機能付ＤＲＡＭ１
２に対応する実主記憶空間へ正しくマッピングされるよ
うに制御する必要がある。また、Ｉ／Ｆ領域、マクロコ
ード領域はキャッシングされないように、アンキャッシ
ャブル指定にする必要がある。
【００６７】ここでキャッシングとは、プロセッサ３１
内に搭載された１次キャッシュメモリ３５あるいは２次
キャッシュメモリ３４に、これらの領域の記憶内容がコ
ピーされてしまう事である。アンキャッシャブル指定に
するとは、このようなコピーが起きないように指定する
ことを意味する。このような指定が必要は理由は、これ
らの領域はプロセッサ３１と演算処理機能付ＤＲＡＭ１
２の双方がこれらの領域にアクセスするため、演算処理
機能付ＤＲＡＭ１２内のこれらの領域の記憶内容の他に
１次キャッシュメモリ３５あるいは２次キャッシュメモ
リ３４にコピーが存在すると、記憶内容のくい違いが生
じる可能性が有るためである。
内に搭載された１次キャッシュメモリ３５あるいは２次
キャッシュメモリ３４に、これらの領域の記憶内容がコ
ピーされてしまう事である。アンキャッシャブル指定に
するとは、このようなコピーが起きないように指定する
ことを意味する。このような指定が必要は理由は、これ
らの領域はプロセッサ３１と演算処理機能付ＤＲＡＭ１
２の双方がこれらの領域にアクセスするため、演算処理
機能付ＤＲＡＭ１２内のこれらの領域の記憶内容の他に
１次キャッシュメモリ３５あるいは２次キャッシュメモ
リ３４にコピーが存在すると、記憶内容のくい違いが生
じる可能性が有るためである。
【００６８】図７は、本発明のプロセッサシステム３に
おいて演算処理機能付主記憶システム１における演算処
理を可能にするための、本発明の制御方法の第２の実施
の形態を示す説明図である。この実施の形態において
は、プロセッサ３１において、主記憶空間へのロード／
ストア命令ではなく、コプロセッサ制御命令を用いて演
算処理開始要求、演算処理結果要求、演算処理結果回答
の動作を行なう点を特徴としている。ここで、コプロセ
ッサ制御命令とは、以下に説明するコプロセッサ起動命
令、コプロセッサ同期命令の双方を意味する。
おいて演算処理機能付主記憶システム１における演算処
理を可能にするための、本発明の制御方法の第２の実施
の形態を示す説明図である。この実施の形態において
は、プロセッサ３１において、主記憶空間へのロード／
ストア命令ではなく、コプロセッサ制御命令を用いて演
算処理開始要求、演算処理結果要求、演算処理結果回答
の動作を行なう点を特徴としている。ここで、コプロセ
ッサ制御命令とは、以下に説明するコプロセッサ起動命
令、コプロセッサ同期命令の双方を意味する。
【００６９】図７において、コプロセッサ起動命令が、
Ａｃｔ Ｃｐという命令コードで示されている。この命
令によりコプロセッサ起動動作、すなわち演算処理開始
要求が行なわれる。コプロセッサ起動命令における引数
Ｎは、コプロセッサＮを起動することを意味し、引数Ｒ
ｘは要求内容を保持するレジスタを指定する。また、コ
プロセッサ同期命令はＳｙｎｃ Ｃｐという命令コード
で示されている。この命令によりコプロセッサ同期動
作、すなわち演算処理結果要求と演算処理結果回答が行
なわれる。コプロセッサ同期命令における引数Ｎは、コ
プロセッサＮを起動することを意味し、引数Ｒｙは演算
処理結果を受けとるレジスタを指定する。
Ａｃｔ Ｃｐという命令コードで示されている。この命
令によりコプロセッサ起動動作、すなわち演算処理開始
要求が行なわれる。コプロセッサ起動命令における引数
Ｎは、コプロセッサＮを起動することを意味し、引数Ｒ
ｘは要求内容を保持するレジスタを指定する。また、コ
プロセッサ同期命令はＳｙｎｃ Ｃｐという命令コード
で示されている。この命令によりコプロセッサ同期動
作、すなわち演算処理結果要求と演算処理結果回答が行
なわれる。コプロセッサ同期命令における引数Ｎは、コ
プロセッサＮを起動することを意味し、引数Ｒｙは演算
処理結果を受けとるレジスタを指定する。
【００７０】これらのコプロセッサ起動動作／コプロセ
ッサ同期動作は、メモリバス１６を介して演算処理機能
付主記憶システム１内の演算処理機能付ＤＲＡＭ１２へ
伝達される。従って、図１のメモリバス１６上では、コ
ントロール信号線１６−１を用いてコプロセッサ起動も
しくは同期の動作の種類が伝達され、アドレス信号線１
６−２を用いてコプロセッサの番号が伝達され、双方向
のデータ信号線１６−３を用いて演算処理開始要求の際
の要求内容と演算処理結果回答とがそれぞれ伝達され
る。
ッサ同期動作は、メモリバス１６を介して演算処理機能
付主記憶システム１内の演算処理機能付ＤＲＡＭ１２へ
伝達される。従って、図１のメモリバス１６上では、コ
ントロール信号線１６−１を用いてコプロセッサ起動も
しくは同期の動作の種類が伝達され、アドレス信号線１
６−２を用いてコプロセッサの番号が伝達され、双方向
のデータ信号線１６−３を用いて演算処理開始要求の際
の要求内容と演算処理結果回答とがそれぞれ伝達され
る。
【００７１】また図２のメモリバス１６上では、双方向
のデータ／アドレス信号線１６−４を用いてコプロセッ
サの番号が伝達され、演算処理開始要求の際の要求内容
と演算処理結果回答とがそれぞれ伝達される。なお、コ
プロセッサ番号はそれぞれの演算処理機能付ＤＲＡＭ１
２と１対１に対応する場合もあり得るし、それぞれのＤ
ＲＡＭ１２に複数のコプロセッサ番号が割り当てられる
場合もあり得る。
のデータ／アドレス信号線１６−４を用いてコプロセッ
サの番号が伝達され、演算処理開始要求の際の要求内容
と演算処理結果回答とがそれぞれ伝達される。なお、コ
プロセッサ番号はそれぞれの演算処理機能付ＤＲＡＭ１
２と１対１に対応する場合もあり得るし、それぞれのＤ
ＲＡＭ１２に複数のコプロセッサ番号が割り当てられる
場合もあり得る。
【００７２】このようなコプロセッサ制御命令を備えた
プロセッサの例としてはベクトル型計算機システムにお
けるスカラープロセッサが例として上げられる。また、
一般のマイクロプロセッサにおけるＩ／Ｏ空間へのアク
セス命令をコプロセッサ制御命令として使用することも
可能である。また、この実施の形態では、コントロール
信号線１６−１にリード／ライト動作のみでなくコプロ
セッサ制御動作をも伝達させるため、図１に示した実施
の形態においてファーストページモードＤＲＡＭ、ＥＤ
Ｏ ＤＲＡＭ、シンクロナスＤＲＡＭなどのＤＲＡＭ１
１を用いた場合は、ＤＲＡＭ１１のコントロール信号入
力端子に比べて演算処理機能付ＤＲＡＭ１２のコントロ
ール信号入力端子の数を増やす必要がある。
プロセッサの例としてはベクトル型計算機システムにお
けるスカラープロセッサが例として上げられる。また、
一般のマイクロプロセッサにおけるＩ／Ｏ空間へのアク
セス命令をコプロセッサ制御命令として使用することも
可能である。また、この実施の形態では、コントロール
信号線１６−１にリード／ライト動作のみでなくコプロ
セッサ制御動作をも伝達させるため、図１に示した実施
の形態においてファーストページモードＤＲＡＭ、ＥＤ
Ｏ ＤＲＡＭ、シンクロナスＤＲＡＭなどのＤＲＡＭ１
１を用いた場合は、ＤＲＡＭ１１のコントロール信号入
力端子に比べて演算処理機能付ＤＲＡＭ１２のコントロ
ール信号入力端子の数を増やす必要がある。
【００７３】一方、図２に示した実施の形態においてラ
ンバスＤＲＡＭをＤＲＡＭ１１として用いた場合には、
ランバスＤＲＡＭが限られたコントロール信号入力端子
上に伝達されるパケットの時系列的なプロトコルにより
動作モードを表現する手法をとっているため、コントロ
ール信号入力端子の数を増やさずに、プロトコルを変更
するだけで演算処理機能付ＤＲＡＭ１２を図７を用いて
説明したコプロセッサ命令により制御動作に対応させる
ことが可能になる。
ンバスＤＲＡＭをＤＲＡＭ１１として用いた場合には、
ランバスＤＲＡＭが限られたコントロール信号入力端子
上に伝達されるパケットの時系列的なプロトコルにより
動作モードを表現する手法をとっているため、コントロ
ール信号入力端子の数を増やさずに、プロトコルを変更
するだけで演算処理機能付ＤＲＡＭ１２を図７を用いて
説明したコプロセッサ命令により制御動作に対応させる
ことが可能になる。
【００７４】図８は、本発明による演算処理機能付メモ
リモジュールの実施の形態の構成を示した説明図であ
る。図８に示した演算処理機能付メモリモジュール８は
複数個数のＤＲＡＭ１１と複数個数の演算処理機能付Ｄ
ＲＡＭ１２とから構成され、プリント基板８１上にこれ
らを実装したものである。外部端子はメモリバス入出力
端子８６であり、演算処理機能付主記憶システムに用い
た場合、メモリバス１６に接続される。ＤＲＡＭ１１と
演算処理機能付ＤＲＡＭ１２の個数の比は任意に設定可
能である。図８の演算処理機能付メモリモジュール８
は、演算機能付ＤＲＡＭ１２を一切含まない場合、主に
パーソナルコンピュータ等の主記憶に使用されるＳＩＭ
Ｍ（Ｓｉｎｇｌｅ Ｉｎｌｉｎｅｄ Ｍｅｍｏｒｙ Ｍ
ｏｄｕｌｅ）やＤＩＭＭ（Ｄｕａｌ Ｉｎｌｉｎｅｄ
Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）などと呼ばれるメモリモ
ジュールに対応するものである。
リモジュールの実施の形態の構成を示した説明図であ
る。図８に示した演算処理機能付メモリモジュール８は
複数個数のＤＲＡＭ１１と複数個数の演算処理機能付Ｄ
ＲＡＭ１２とから構成され、プリント基板８１上にこれ
らを実装したものである。外部端子はメモリバス入出力
端子８６であり、演算処理機能付主記憶システムに用い
た場合、メモリバス１６に接続される。ＤＲＡＭ１１と
演算処理機能付ＤＲＡＭ１２の個数の比は任意に設定可
能である。図８の演算処理機能付メモリモジュール８
は、演算機能付ＤＲＡＭ１２を一切含まない場合、主に
パーソナルコンピュータ等の主記憶に使用されるＳＩＭ
Ｍ（Ｓｉｎｇｌｅ Ｉｎｌｉｎｅｄ Ｍｅｍｏｒｙ Ｍ
ｏｄｕｌｅ）やＤＩＭＭ（Ｄｕａｌ Ｉｎｌｉｎｅｄ
Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）などと呼ばれるメモリモ
ジュールに対応するものである。
【００７５】
【発明の効果】本発明の第１の効果は、演算処理機能付
主記憶システム内で演算処理を行なうことにより、プロ
セッサシステムのメモリバス上に必要とされるデータバ
ンド幅を削減できることである。これは、従来のプロセ
ッサシステムでは、主記憶システムからプロセッサへメ
モリバス上を転送されていたデータが、演算処理機能付
主記憶システム内、より具体的には演算処理機能付メモ
リＬＳＩ内で処理されるようになるためである。
主記憶システム内で演算処理を行なうことにより、プロ
セッサシステムのメモリバス上に必要とされるデータバ
ンド幅を削減できることである。これは、従来のプロセ
ッサシステムでは、主記憶システムからプロセッサへメ
モリバス上を転送されていたデータが、演算処理機能付
主記憶システム内、より具体的には演算処理機能付メモ
リＬＳＩ内で処理されるようになるためである。
【００７６】例えば、縦方向に８画素、横方向に８画素
の二つの画像ブロック間で引き算をする処理を考える。
１画素の大きさは１バイトであるとし、引き算に要する
時間がＳ秒であるとする。プロセッサ上で処理を行なう
場合、メモリバス上のデータバンド幅はトータルで毎秒
１９２バイト／Ｓとなる。これは、６４画素の画像ブロ
ック二つをプロセッサ側に読みだし、引き算した結果の
６４画素の画像ブロック一つを主記憶システム側に書き
込むからである。つまり６４×２＋６４＝１９２であ
る。×２の部分は引き算をする二つの画像の読み出し、
＋の部分は計算結果の書き込みである。
の二つの画像ブロック間で引き算をする処理を考える。
１画素の大きさは１バイトであるとし、引き算に要する
時間がＳ秒であるとする。プロセッサ上で処理を行なう
場合、メモリバス上のデータバンド幅はトータルで毎秒
１９２バイト／Ｓとなる。これは、６４画素の画像ブロ
ック二つをプロセッサ側に読みだし、引き算した結果の
６４画素の画像ブロック一つを主記憶システム側に書き
込むからである。つまり６４×２＋６４＝１９２であ
る。×２の部分は引き算をする二つの画像の読み出し、
＋の部分は計算結果の書き込みである。
【００７７】一方、演算処理機能付主記憶システム内で
当該の演算処理を行なう場合、プロセッサから演算処理
機能付主記憶システムへ演算処理開始要求を送り、演算
処理が終ったかどうかを演算処理結果要求により検知す
るだけでよい。演算処理開始要求、演算処理結果要求、
演算処理結果回答はそれぞれ４バイト程度で実現可能で
あるため、この場合のデータバンド幅は毎秒１２Ｂ／Ｓ
バイトとなり、従来技術の場合の約６％と大幅に削減さ
れる。
当該の演算処理を行なう場合、プロセッサから演算処理
機能付主記憶システムへ演算処理開始要求を送り、演算
処理が終ったかどうかを演算処理結果要求により検知す
るだけでよい。演算処理開始要求、演算処理結果要求、
演算処理結果回答はそれぞれ４バイト程度で実現可能で
あるため、この場合のデータバンド幅は毎秒１２Ｂ／Ｓ
バイトとなり、従来技術の場合の約６％と大幅に削減さ
れる。
【００７８】本発明の第２の効果は、従来のプロセッサ
システムで、主記憶システムをそのまま演算処理機能付
主記憶システムに置き換えるだけで、その他の変更は全
くないかもしくは軽微な変更のみで、上記第１の効果を
得ることができる点である。その理由を以下、二つの場
合に分けて説明する。
システムで、主記憶システムをそのまま演算処理機能付
主記憶システムに置き換えるだけで、その他の変更は全
くないかもしくは軽微な変更のみで、上記第１の効果を
得ることができる点である。その理由を以下、二つの場
合に分けて説明する。
【００７９】第１の場合は、主記憶空間へのリード／ラ
イト動作を用いて演算処理機能付主記憶システムの演算
処理を動作させる制御方法を用いた場合である。この場
合は、従来のプロセッサシステムにおける一時的なマイ
クロプロセッサ、メモリバス等をそのまま用いることが
できる。
イト動作を用いて演算処理機能付主記憶システムの演算
処理を動作させる制御方法を用いた場合である。この場
合は、従来のプロセッサシステムにおける一時的なマイ
クロプロセッサ、メモリバス等をそのまま用いることが
できる。
【００８０】第２の場合は、コプロセッサ制御命令を用
いて演算処理機能付主記憶システムの演算処理を動作さ
せる制御方法を用いた場合である。この場合でも、従来
技術として紹介したランバスＤＲＡＭ等をメモリＬＳＩ
として使用すれば、同一のメモリバスをそのまま用いて
演算処理機能付ＤＲＡＭの演算処理を制御することがで
きる。
いて演算処理機能付主記憶システムの演算処理を動作さ
せる制御方法を用いた場合である。この場合でも、従来
技術として紹介したランバスＤＲＡＭ等をメモリＬＳＩ
として使用すれば、同一のメモリバスをそのまま用いて
演算処理機能付ＤＲＡＭの演算処理を制御することがで
きる。
【００８１】本発明の第３の効果は、第２の効果によ
り、従来の主記憶システムを本発明の演算処理機能付主
記憶システムに置き換えるだけで、従来のプロセッサシ
ステムから簡単に性能の向上を図ることができる点であ
る。更に、本発明による演算処理機能付メモリモジュー
ルを演算処理機能付主記憶システムとして用いることに
より、メモリモジュールを差し替えるだけで簡便にこの
ような効果を得ることができる。
り、従来の主記憶システムを本発明の演算処理機能付主
記憶システムに置き換えるだけで、従来のプロセッサシ
ステムから簡単に性能の向上を図ることができる点であ
る。更に、本発明による演算処理機能付メモリモジュー
ルを演算処理機能付主記憶システムとして用いることに
より、メモリモジュールを差し替えるだけで簡便にこの
ような効果を得ることができる。
【００８２】本発明の第４の効果は、演算処理機能付メ
モリＬＳＩの数を増やすことにより、段階的に演算処理
性能の向上を図ることができる点である。これは、演算
処理部の数が増えるため、これらを並列に動作させるこ
とで性能向上が実現できるからである。
モリＬＳＩの数を増やすことにより、段階的に演算処理
性能の向上を図ることができる点である。これは、演算
処理部の数が増えるため、これらを並列に動作させるこ
とで性能向上が実現できるからである。
【００８３】なお、本発明の実施の形態の説明において
は、メモリＬＳＩとして、ＤＲＡＭＬＳＩを特に取り上
げ説明を行なったが、他のメモリＬＳＩ、例えば不揮発
性の強誘電体メモリＬＳＩなどを用いても同様の演算処
理機能付メモリＬＳＩ及び演算処理機能付主記憶システ
ムを構成することが可能である。
は、メモリＬＳＩとして、ＤＲＡＭＬＳＩを特に取り上
げ説明を行なったが、他のメモリＬＳＩ、例えば不揮発
性の強誘電体メモリＬＳＩなどを用いても同様の演算処
理機能付メモリＬＳＩ及び演算処理機能付主記憶システ
ムを構成することが可能である。
【図１】本発明による演算処理機能付主記憶システムの
構成の第１の実施の形態を示すブロック図である。
構成の第１の実施の形態を示すブロック図である。
【図２】本発明による演算処理機能付主記憶システムの
構成の第２の実施の形態を示すブロック図である。
構成の第２の実施の形態を示すブロック図である。
【図３】本発明による演算処理機能付主記憶システムを
用いたプロセッサシステムの構成の実施の形態を示すブ
ロック図である。
用いたプロセッサシステムの構成の実施の形態を示すブ
ロック図である。
【図４】本発明による演算処理機能付主記憶システムの
制御方法の第１の実施の形態に関する説明図である。
制御方法の第１の実施の形態に関する説明図である。
【図５】図４の実施の形態に対応する、本発明による演
算処理機能付主記憶システムの制御方法における演算処
理機能付メモリＬＳＩ内の主記憶空間のマッピング方法
の実施の形態を示した説明図である。
算処理機能付主記憶システムの制御方法における演算処
理機能付メモリＬＳＩ内の主記憶空間のマッピング方法
の実施の形態を示した説明図である。
【図６】図４の実施の形態に対応する、本発明による演
算処理機能付主記憶システムの制御方法における演算処
理機能付主記憶システムの主記憶空間のマッピング方法
の実施の形態を示した説明図である。
算処理機能付主記憶システムの制御方法における演算処
理機能付主記憶システムの主記憶空間のマッピング方法
の実施の形態を示した説明図である。
【図７】本発明による演算処理機能付主記憶システムの
制御方法の第２の実施の形態に関する説明図である。
制御方法の第２の実施の形態に関する説明図である。
【図８】本発明による演算処理機能付メモリモジュール
の実施の形態の構成を示した説明図である。
の実施の形態の構成を示した説明図である。
【図９】従来技術による主記憶システムを用いたプロセ
ッサシステムの構成の例を示したブロック図である。
ッサシステムの構成の例を示したブロック図である。
【図１０】従来技術による主記憶システムの構成の例を
示したブロック図である。
示したブロック図である。
【図１１】従来技術による主記憶システムの別の構成の
例を示したブロック図である。
例を示したブロック図である。
１ 演算処理機能付主記憶システム １１ ＤＲＡＭＬＳＩ １２ 演算処理機能付ＤＲＡＭＬＳＩ １６ メモリバス ３ プロセッサシステム ８ 演算処理機能付メモリモジュール ８６ メモリバス入出力端子
Claims (9)
- 【請求項１】一つのＬＳＩ内に演算処理部とメモリ部と
を混載し、前記演算処理部により前記メモリ部内に記憶
されたデータを用いて演算処理を行なうことが可能な演
算処理機能付メモリＬＳＩであって、メモリ部のみで構
成されるメモリＬＳＩの入出力端子構成と入出力端子構
成が全く同一であることを特徴とする演算処理機能付メ
モリＬＳＩ。 - 【請求項２】メモリ部のみで構成されるメモリＬＳＩの
入出力端子と端子数、端子配置、信号インタフェースが
同一である請求項１に記載の演算処理機能付メモリＬＳ
Ｉ。 - 【請求項３】一つのＬＳＩ内に演算処理部とメモリ部と
を混載し、前記演算処理部により前記メモリ部内に記憶
されたデータを用いて演算処理を行なうことが可能な演
算処理機能付メモリＬＳＩであって、メモリ部のみで構
成されるメモリＬＳＩが接続されるメモリバスに入出力
端子をそのまま接続することが可能な前記演算処理機能
付メモリＬＳＩ。 - 【請求項４】メモリバスにつながる入出力端子の端子
数、端子配置、信号インタフェースが、メモリ部のみで
構成されるメモリＬＳＩと同一である請求項３に記載の
演算処理機能付メモリＬＳＩ。 - 【請求項５】請求項１、２、３または４に記載の演算処
理機能付メモリＬＳＩであって、前記メモリ部をダイナ
ミックランダムアクセスメモリとして構成することを特
徴とする演算処理機能付メモリＬＳＩ。 - 【請求項６】プロセッサと共に用いることでプロセッサ
システムを構成し、請求項１、２、３、４または５に記
載の演算処理機能付メモリＬＳＩと、メモリ部のみで構
成されるメモリＬＳＩをそれぞれ任意個数用いて構成さ
れ、かつ同一のメモリバスに複数の演算処理機能付メモ
リＬＳＩと複数の前記メモリＬＳＩが接続されることを
特徴とする演算処理機能付主記憶システム。 - 【請求項７】前記プロセッサのロード／ストア命令によ
り実行される主記憶空間へのリード／ライト動作を用
い、主記憶空間ライト動作により演算処理機能付主記憶
システムへの演算処理開始要求、主記憶空間リード動作
により演算処理機能付主記憶システムへの演算処理結果
要求をそれぞれ行なうことを特徴とする請求項６に記載
の演算処理機能付主記憶システムの制御方法。 - 【請求項８】前記プロセッサのコプロセッサ制御命令に
より実行されるコプロセッサへの起動／同期動作を用
い、コプロセッサ起動動作により演算処理機能付主記憶
システムへの演算処理開始要求、コプロセッサ同期動作
により演算処理機能付主記憶システムへの演算処理結果
要求をそれぞれ行なうことを特徴とする請求項６記載の
演算処理機能付主記憶システムの制御方法。 - 【請求項９】プリンタ基板上に、請求項１、２、３、４
または５に記載の演算処理機能付メモリＬＳＩとメモリ
部のみで構成されるＬＳＩをそれぞれ任意個数搭載する
ことで構成され、外部端子としてメモリバス入出力端子
を有することを特徴とする演算処理機能付メモリモジュ
ール。
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