JP2000010854A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 半導体チップの面積の削減などにより小型化
できるようにしたメモリ制御装置の提供。 【解決手段】 ステータス生成部１１は、アドレス生成
の種別毎に動作する複数のステータス生成器１１ａ〜１
１ｎから構成されている。アドレス生成の際に、その複
数のステータス生成器１１ａ〜１１ｎのうちの１つがそ
のアドレス生成の種別に応じてアドレスの変動情報を生
成し、この生成したアドレスの変動情報に基づいて、デ
ータパスコントローラ１２とアドレスデータパス部１３
がアドレスの生成を行う。データパスコントローラ１２
とアドレスデータパス部１３は、複数のステータス生成
器１１ａ〜１１ｎに共通の構成要素となっている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シンクロナスＤＲ
ＡＭ（以下、ＳＤＲＡＭという）やＤＲＡＭなどの半導
体メモリを制御するメモリ制御装置に関する。

【０００２】

【従来の技術】従来、ＭＰＥＧ（モーション・ピクチュ
ア・エキスパート・グループ）などの画像圧縮や画像伸
長をするための画像処理装置は、その取り扱う画像デー
タが大量であるため、外部にＤＲＡＭやＳＤＲＡＭ等の
大容量データを記憶できるメモリが接続するようになさ
れており、それらのメモリを制御し、データの書き込
み、読み込みを行うためのメモリ制御装置を備えてい
る。

【０００３】この種のメモリ制御装置としては、例えば
図１３に示すようなものが知られている。このメモリ制
御装置は、図１３に示すように、要求／応答コントロー
ラ１、アドレス生成部２、ＳＤＲＡＭ５の制御を行うＳ
ＤＲＡＭコントローラ３、レジスタ４などから構成され
ている。アドレス生成部２は、ＰＦアドレス生成部（ピ
クセル・フィルタリング・アドレス生成部）２ａ、ＭＣ
（動き補償）アドレス生成部２ｂ、・・・ＦＩＦＯ（フ
ァーストイン・ファーストアウト）アドレス生成部２ｎ
等から構成されている。

【０００４】このような構成からなるメモリ制御装置で
は、要求／応答コントローラ１が、ＳＤＲＡＭ５に対す
るデータの読み／書きの要求を受け付けると優先順位の
チェックを行い、要求信号よりも高い優先順位の要求が
なければ、その要求信号を受け付ける。このように要求
信号が受け付けられると、要求信号に対応するアドレス
生成部２ａ〜２ｎが選択され、この選択されたアドレス
生成部２ａ〜２ｎはその要求信号に応じてアドレス計算
を実行する。アドレス生成部２ａ〜２ｎで計算されたア
ドレスからの出力は、例えばトライステート・バッファ
（図示せず）により制御される。ＳＤＲＡＭコントロー
ラ３は、アドレス生成部２ａ〜２ｎからアドレスを受け
取りＳＤＲＡＭ５に対して所定のアドレス制御を行う。

【０００５】ここで、ＳＤＲＡＭコントローラ３は、ハ
ードウエア・シーケンサにより制御されるようになって
いる。また、ＳＤＲＡＭコントローラ３は、ページ・バ
ウンダリ（ロウアドレスが変化する部分）やデータの転
送の終了などにおいて、プリ・チャージ（Ｐｒｅ−ｃｈ
ａｒｇｅ）を行う場合は、メモリ・チップを構成する２
つのバンクをプリ・チャージするようになっている。

【０００６】

【発明が解決しようとする課題】このような従来のメモ
リ制御装置では、外部からの要求信号に基づいてアドレ
ス計算を行うアドレス生成部２ａ〜２ｎがアドレス生成
の種別の個数だけ必要となる上に、各アドレス生成部２
ａ〜２ｎは加算器やカウンタなど同様のリソースからそ
れぞれ構成される。このため、アドレス生成部２ａ〜２
ｎの個数が例えば１０個というように多い場合にはその
リソースも増加して大型化し、特に、メモリ制御装置を
集積回路で構成する場合には半導体チップの面積が大き
くなるので、その面積の削減が望まれていた。

【０００７】そこで、本発明の目的は、半導体チップの
面積の削減などにより小型化できるようにしたメモリ制
御装置を提供することにある。

【０００８】

【課題を解決するための手段】上記課題を解決し、本発
明の目的を達成するために、請求項１に記載の発明は、
外部からの要求に応じてメモリのアドレスを生成し、こ
の生成したアドレスで指定されるメモリセルに対してデ
ータの読み書き動作を行うように前記メモリを制御する
メモリ制御装置において、前記メモリのアドレスの生成
の種別毎に設けられ、外部からの要求に応じてアドレス
の生成の種別を受け取ると、この受け取った種別に応じ
てアドレスの生成を行う際にアドレスの変動情報を生成
する、複数のステータス生成手段と、このステータス生
成手段で生成された前記アドレスの変動情報に基づい
て、前記外部からの要求に応じたアドレスを生成するア
ドレス生成手段とを備えるようにした。

【０００９】

【発明の実施の形態】以下、本発明の好適な実施形態に
ついて、図面を参照しつつ説明する。まず、この実施の
形態のメモリ制御装置の構成の概要について、図１を参
照して説明する。図１は、本発明の実施形態のメモリ制
御装置の全体の構成を、制御対象であるメモリとともに
示すブロック図であり、ＭＰＥＧ画像処理装置に適用さ
れた例である。

【００１０】このメモリ制御装置は、図１に示すよう
に、要求／応答コントローラ１と、ステータス生成部１
１と、データパスコントローラ１２と、アドレスデータ
パス部１３と、ＳＤＲＡＭコントローラ１４と、レジス
タ４とを備え、ＳＤＲＡＭコントローラ１４がＳＤＲＡ
Ｍ５を制御するように構成されている。なお、このメモ
リ制御装置は、各構成要素がチップ上に集積回路化され
ている。

【００１１】また、このメモリ制御装置では、ステータ
ス生成部１１がアドレス生成の種別毎に動作する複数の
ステータス生成器１１ａ〜１１ｎを有している。そし
て、アドレス生成の際には、その複数のステータス生成
器１１ａ〜１１ｎのうちの１つがそのアドレス生成の種
別に応じてアドレスの変動情報を生成し、この生成した
アドレスの変動情報に基づいて、データパスコントロー
ラ１２とアドレスデータパス部１３がその種別に応じた
アドレスの生成を行うようになっている。従って、デー
タパスコントローラ１２とアドレスデータパス部１３と
は、各ステータス生成器１１ａ〜１１ｎに共通の構成要
素となっている。

【００１２】さらに、このメモリ制御装置では、ＳＤＲ
ＡＭコントローラ１４がアドレスデータパス部１３で生
成されたアドレスをＳＤＲＡＭ５に出力するとともに、
そのアドレスで指定されるＳＤＲＡＭ５のメモリセルに
対してデータの読み書き動作を行うようになっている。

【００１３】次に、このメモリ制御装置の各部の詳細な
構成について、以下に図面を参照して説明する。要求／
応答コントローラ１は、外部からＳＤＲＡＭ５に対する
データの読み込みまたは書き込みの要求を受け付け、そ
の要求が複数の場合には、予め設定されている優先順位
に従ってインターナル・リクエストをステータス生成部
１１ａ〜１１ｎとデータパスコントローラ１２に出力す
るように構成されている。

【００１４】レジスタ４は、外部と電気的に接続され、
かつ外部から後述のようにアドレス計算に必要な数値が
設定可能に構成されている。ステータス生成部１１は、
図１に示すように、ＰＦステータス生成器（ピクセル・
フィルタリングステータス生成器）１１ａ、ＭＣステー
タス生成器（動き補償ステータス生成器）１１ｂ、・・
・ＦＩＦＯステータス生成器（ファーストイン・ファー
ストアウト・ステータス生成器）１１ｎから構成され
る。この各ステータス生成器１１ａ〜１１ｎは、ピクセ
ル・フィルタリングや動き補償のようなアドレス生成の
種別に対応するものであり、要求／応答コントローラ１
からの要求信号に応じて選択されるようになっている。
そして、各ステータス生成器１１ａ〜１１ｎは、アドレ
ス生成の際には、後述のようにアドレスの変動状態（ス
テータス信号）を生成し、この生成したアドレスのステ
ータス信号をデータパスコントローラ１２に通知するよ
うに構成されている。

【００１５】次に、ステータス生成部１１におけるアド
レスのステータス生成の一例として、ＰＦステータス生
成器１１ａの場合について説明する。例えば、ＭＰＥＧ
（Ｍｏｔｉｏｎ Ｐｉｃｔｕｒｅ Ｅｘｐｅｒｔ Ｇｒ
ｏｕｐ）で採用され各画素に対して所定のフィルタ処理
を行うピクセル・フィルタリング（Ｐｉｘｅｌ Ｆｉｌ
ｔｅｒｉｎｇ）、または動き補償（Ｍｏｔｉｏｎ Ｃｏ
ｍｐｅｎｓａｔｉｏｎ）の処理単位は、本実施の形態に
おいては、図２に示すような８×８のマクロブロックの
単位で行われ、ＳＤＲＡＭ５へのデータ転送は、図２に
示すように４×４からなるブロック毎に行われてそのデ
ータがメモリセルに格納される。なお、８×８のマクロ
ブロックとしたのは、データバス幅を１６ビットとし、
またフィールド単位としたためで、通常の１６×１６で
行っても良い。

【００１６】ここで、図２中の各数値は、ＳＤＲＡＭ５
内のアドレスを示す。このため、データの転送中にデー
タがブロックのバウンダリ（図２のブロック同士を仕切
る太く書いた境界線）をまたぐ場合には、アドレス値が
シーケンシャルでなく不連続に変化する。例えば、図２
に示すように、データの転送が水平方向にブロックをま
たぐ場合にはそのアドレスの値が「１３」変化し、垂直
方向にブロックをまたぐ場合にはそのアドレスの値が
「２０」変化する。

【００１７】また、データ転送の領域（リージョン：Ｒ
ｅｇｉｏｎ）が変化する場合にも、アドレス値が不連続
に変化し、この場合には次の２つのステータスが考えら
れ、この点について図３を参照して説明する。図３は、
画像の実空間とデータ転送の領域の関係を模式的に表し
た図である。 （ａ）スモール領域（Ｓｍａｌｌ Ｒｅｇｉｏｎ） スモール領域とは、データ転送の領域中に連続したアド
レスのデータが４個未満しかない場合（ＣＡＳレイテン
シが２の場合、ＣＡＳレイテンシが３の場合には連続し
たアドレスのデータが５個未満）であり、図３の領域
「Ｒ０」、「Ｒ４」がスモール領域に該当する。 （ｂ）ラージ領域（Ｌａｒｇｅ Ｒｅｇｉｏｎ） ラージ領域とは、データ転送の領域中に連続したアドレ
スのデータが４個以上ある場合（ＣＡＳレイテンシが２
の場合、ＣＡＳレイテンシが３の場合には連続したアド
レスのデータが５個以上）であり、図３の領域「Ｒ
１」、「Ｒ５」がラージ領域に該当する。

【００１８】ＰＦステータス生成器１１ａがアドレス生
成の際に生成するステータスをまとめると図４の表のよ
うになる。図４の表に示すように、ステータスには、ホ
リゾンタル・リージョン・エンド（Ｈｏｒｉｚｏｎｔａ
ｌ Ｒｅｇｉｏｎ Ｅｎｄ）、ホリゾンタル・ブロック
・バウンダリ（Ｈｏｒｉｚｏｎｔａｌ Ｂｌｏｃｋ Ｂ
ｏｕｎｄａｒｙ）、バーチカル・ブロック・バウンダリ
（Ｖｅｒｔｉｃａｌ Ｂｌｏｃｋ Ｂｏｕｎｄａｒ
ｙ）、ネクストリージョン（Ｎｅｘｔ Ｒｅｇｉｏ
ｎ）、セット・スモール・リージョン（Ｓｅｔ Ｓｍａ
ｌｌ Ｒｅｇｉｏｎ）、セット・ラージ・リージョン
（Ｓｅｔ Ｌａｒｇｅ Ｒｅｇｉｏｎ）、イニシャライ
ズ・アドレス（Ｉｎｉｔｉａｌｉｚｅ Ａｄｄｒｅｓ
ｓ）があり、これらの各内容は図４に示す通りである。
この内容の一例について説明すると、ホリゾンタル・リ
ージョン・エンドの場合には、データの転送位置が水平
方向にリージョンの最後まで到達したときにアクティブ
になり、この旨がデータパスコントローラ１２に通知さ
れる。

【００１９】次に、データパスコントローラ１２の構成
について、図１および図５を参照して説明する。このデ
ータパスコントローラ１２は、図１に示すように、アド
レス生成の際に、ステータス生成器１１ａ〜１１ｎのう
ちの１つからアドレス生成の種別に応じたステータス信
号を受け取り、この受け取ったステータス信号に基づい
てアドレスデータパス部１３が外部からの要求に応じた
所定のアドレスを生成するように、アドレスデータパス
部１３などを制御するように構成されている。

【００２０】このデータパスコントローラ１２は、具体
的には図５に示すように、オフセットアドレス計算部１
２１、イニシャルアドレス計算部１２２、制御信号生成
部１２３、およびステータス生成部コントローラ１２４
から構成されている。

【００２１】オフセットアドレス計算部１２１は、レジ
スタ４にセットされるベースアドレスの値を例えば３２
倍し、この値をオフセットアドレスとしてアドレスデー
タパス部１３の加算器１３９に出力するように構成され
ている。

【００２２】イニシャルアドレス計算部１２２は、外部
の要求に基づいてデータの転送開始時のアドレスの初期
値を計算し、この計算した初期値をアドレスデータパス
部１３のレジスタ（Ｒｅｇ１１）に転送するように構成
されている。例えば、ピクセル・フィルタリングのアド
レス計算では、各リージョンの先頭アドレスを計算する
ようになっている。

【００２３】制御信号生成部１２３は、ステータス生成
器１１ａ〜１１ｎから送られてくる各ステータス信号
と、ＳＤＲＡＭコントローラ１４からのノップ・チェッ
ク・フラグ（図１０のビット９〜ビット１１に示すＮＯ
Ｐ Ｃｈｅｃｋ Ｆｌａｇ）に基づいてアドレスデータ
パス部１３を制御する制御信号を生成し、この生成した
制御信号をアドレスデータパス部１３のインストラクシ
ョンメモリ・ポインタ１３０に出力するように構成され
ている。

【００２４】なお、上記のノップ・チェック・フラグ
は、後述するイニシャルプロセス中とスモールリージョ
ン・ジャンププロセス中に、ステータス生成器１１ａ〜
１１ｎなどを一時的に非動作状態（Ｎｏｎ−Ｏｐｅｒａ
ｔｉｏｎ（以下、ＮＯＰというつ））にさせる場合のタ
イミングを示すフラグである。

【００２５】制御信号生成部１２３で生成される制御信
号としては、アドレス生成スタート信号、第１加算信
号、第２加算信号、アドレス初期値セット信号、アドレ
ス生成一時停止信号があり、以下に各信号について説明
する。

【００２６】アドレス生成スタート信号は、アドレス生
成を開始するための制御信号であり、ＳＤＲＡＭコント
ローラ１４の有するＳＤＲＡＭコマンドメモリ１４１に
格納されている（図１０のビット３の制御コマンド）。

【００２７】第１加算信号は、現在のアドレス値に
「１」の加算をするように指示するための制御信号であ
る。第２加算信号は、ディフォルト値以外の値を現在の
アドレス値に加算することを指示するための制御信号で
ある。例えば、図４の表において、ステータスがホリゾ
ンタル・リージョン・エンドの場合には４を加算するこ
とであり、ホリゾンタル・ブロック・リージョンの場合
には１３を加算することである。

【００２８】アドレス初期値セット信号は、アドレスの
初期値をセットするための制御信号である。上述のピク
セル・フィルタリングの場合において、各リージョンに
ジャンプする場合には、この信号がアクティブとなる。

【００２９】アドレス生成一時停止信号（ｎｏｐ１〜ｎ
ｏｐ４）は、アドレスデータパス部１３におけるアドレ
スの生成を一時止めるための制御信号である。この信号
は、連続したアドレスのデータの数と、ＳＤＲＡＭ５へ
の制御コマンドの出し方により決まるものである。この
アドレス生成一時停止信号（ｎｏｐ１〜ｎｏｐ４）は、
その信号に応じて１〜４サイクルの間、アドレスの生成
を止める。例えば、上記のスモール領域の場合には、１
サイクルの間、アドレスデータパス部１３におけるアド
レスの生成を止める。

【００３０】ステータス生成制御部１２４は、ＳＤＲＡ
Ｍコントローラ１４からのステータス生成スタート信号
（図１０のビット３の制御コマンド）などにより各ステ
ータス生成器１１ａ〜１１ｎの動作を制御するステータ
ス生成制御信号を生成し、この生成したステータス生成
制御信号を各ステータス生成器１１ａ〜１１ｎに供給す
るように構成されている。

【００３１】このステータス生成制御信号がアクティブ
の場合に、各ステータス生成器１１ａ〜１１ｎは動作す
る。このステータス生成制御信号は、ＳＤＲＡＭコント
ローラ１４からのステータス生成スタート信号を受けて
アクティブとなり、アドレス生成一時停止信号（ｎｏｐ
１〜４）がアクティブの場合にはディアクティブにな
る。また、ブロック中において転送サイクルをカウント
し、このカウント値が０になると、ステータス生成制御
信号をディアクティブにする。

【００３２】次に、アドレスデータパス部１３の構成に
ついて、図１および図６を参照して説明する。このアド
レスデータパス部１３は、図１に示すように、データパ
スコントローラ１２から送られてくる制御信号によりイ
ンストラクションメモリ１３１の読み出しアドレスを決
定し、この読み出された命令に基づいてＳＤＲＡＭ５の
アドレス（フィジカルアドレス）を生成（計算）するよ
うに構成されている。

【００３３】このアドレスデータパス部１３は、具体的
には、例えば図６に示すように、インストラクションメ
モリ・ポインタ１３０と、インストラクションメモリ１
３１と、インストラクションデコーダ１３２と、複数の
レジスタ（Ｒｅｇ２０〜Ｒｅｇ２７）と、レジスタ（Ｒ
ｅｇ１０）と、レジスタ（Ｒｅｇ１１）と、レジスタ選
択スイッチ１３６と、レジスタ選択スイッチ１３７と、
加算器１３８と、加算器１３９とから構成されている。

【００３４】インストラクションメモリ・ポインタ１３
０は、データパスコントローラ１２からの制御信号に基
づいてインストラクションメモリ１３１のアドレスを指
定するようになっている。インストラクションメモリ１
３１には、例えば図７に示すような命令が格納され、こ
の命令の具体的なデータの一例が図８に示されている。
この点については後述する。

【００３５】インストラクションデコーダ１３２は、イ
ンストラクションメモリ１３１に格納されている命令デ
ータがインストラクションメモリ・ポインタ１３０のア
ドレス指定により読み出されると、この読み出された命
令データをデコード（復号化）し、このデコードされた
命令データをレジスタ選択スイッチ１３６、１３７に出
力するようになっている。

【００３６】レジスタ（Ｒｅｇ２０〜Ｒｅｇ２７）はそ
れぞれ８ビットで構成され、この各レジスタ（Ｒｅｇ２
０〜Ｒｅｇ２７）には、アドレスの生成に必要な定数値
をセット（格納）するようになっている。その定数値
は、初期化時にレジスタ４にあらかじめセットされ、要
求／応答コントローラ１に要求が受け付けられたとき
に、その要求に応じてレジスタ（Ｒｅｇ２０〜Ｒｅｇ２
７）にセットされるようになっている。

【００３７】レジスタ（Ｒｅｇ１１）は２１ビットで構
成され、イニシャルアドレス計算部１２２で計算された
イニシャルアドレス（初期値アドレス）が格納されるよ
うになっている。例えば、ピクセル・フィルタリングに
かかるデータの転送時には、各ラインの先頭アドレスが
格納される。

【００３８】レジスタ（Ｒｅｇ１０）は２１ビットで構
成され、アキュームレータ（累算器）として機能し、加
算器１３８の加算結果が格納されるようになっている。
レジスタ選択スイッチ１３６は、そのインストラクショ
ンデコーダ１３２からの出力データに基づきレジスタ
（Ｒｅｇ２０〜Ｒｅｇ２７）のうちの１つのレジスタを
選択するように構成されている。このため、この選択さ
れたレジスタの格納内容は加算器１３８の一方の入力側
に供給される。

【００３９】レジスタ選択スイッチ１３７は、そのイン
ストラクションデコーダ１３２からの出力データに基づ
きレジスタ（Ｒｅｇ１０）またはレジスタ（Ｒｅｇ１
１）のうちの一方のレジスタを選択するように構成され
ている。このため、この選択されたレジスタの格納内容
は加算器１３８の他方の入力側に供給される。

【００４０】加算器１３８は、レジスタ選択スイッチ１
３６で選択されたレジスタ（Ｒｅｇ２０〜Ｒｅｇ２７）
のうちの１つのレジスタの格納内容と、レジスタ選択ス
イッチ１３７で選択されたレジスタ（Ｒｅｇ１０）また
はレジスタ（Ｒｅｇ１１）のうちのいずれかのレジスタ
の格納内容とを加算し、その加算結果を加算器１３９と
レジスタ（Ｒｅｇ１０）に出力するようになっている。

【００４１】加算器１３９は、加算器１３８の加算結果
（相対アドレス）と、オフセットアドレス計算部１２１
で計算されたオフセットアドレスとを加算してＳＤＲＡ
Ｍ５のアドレス（フィジカルアドレス）を算出し、この
加算結果をＳＤＲＡＭコントローラ１４に出力するよう
になっている。

【００４２】なお、以上説明したアドレスデータパス部
１３では、レジスタ（Ｒｅｇ１１）にイニシャルアドレ
スの値を格納し、加算器１３９にオフセットアドレスを
供給するように構成したが、レジスタ（Ｒｅｇ１１）に
オフセットアドレス値とイニシャルアドレス値との和の
値を格納するようにすれば、加算器１３９は省略可能で
ある。

【００４３】次に、インストラクションメモリ１３１に
格納される命令について、図７を参照して説明する。こ
のインストラクションメモリ１３１の各番地には、図７
に示すように、レジスタ（Ｒｅｇ１０）またはレジスタ
（Ｒｅｇ１１）のうちのいずれか一方を選択するととも
に、レジスタ（Ｒｅｇ２０〜Ｒｅｇ２７）のうちのいず
れか１つを選択し、この選択した両レジスタの各格納値
を加算する命令が格納されている。例えば、その１番地
には、「ＡＤＤ Ｓｅｌｅｃｔ Ｒ１１ Ｓｅｌｅｃｔ
Ｒ２０」という命令が格納されている。この命令の内
容は、「レジスタ（Ｒｅｇ１１）とレジスタ（Ｒｅｇ２
０）とを選択し、その選択した各レジスタの格納内容を
加算せよ」という意味である。

【００４４】このようにインストラクションメモリ１３
１に格納される命令は、具体的には図８に示すようなデ
ータから構成されるので、この命令データについて図８
を参照して説明する。

【００４５】この命令データは、図８に示すように全体
が１６ビットで構成される。また、この命令データは、
図８に示すように、上位側のビット１２〜ビット１５で
形成され加算などを指示するオペレーション・コード
と、ビット８〜ビット１１で形成されレジスタ（Ｒｅｇ
１０）またはレジスタ（Ｒｅｇ１１）のうちの一方を選
択するレジスタ選択命令と、ビット４〜ビット７で形成
されレジスタ（Ｒｅｇ２０〜Ｒｅｇ２７）のうちからい
ずれか１つを選択するレジスタ選択命令と、ビット１で
形成されアドレスデータパス部１３のノップ動作を終了
させるノップダン（ＮＯＰ Ｄｏｎｅ）と、ビット０で
形成されアドレスデータパス部１３のノップ動作時にイ
ンストラクションメモリ１３１の読み出しアドレスを１
だけインクリメントさせるノップインクリメント（ＮＯ
Ｐ Ｉｎｃｒｅｍｅｎｔ）とから構成されている。例え
ばオペレーション・コードが「加算（Ａｄｄ）」の場合
には、上位側のビット１２〜ビット１５におけるデータ
が「０００１」となる。

【００４６】なお、図７に示すように、上記のインスト
ラクションメモリ１３１の３２番地から３５番地には、
ＮＯＰオぺレーションのためのデータが格納されてい
る。２サイクル以上のＮＯＰオペレーション信号がアク
ティブになると（上記の信号ｎｏｐ２〜ｎｏｐ４のいず
れか）、インストラクションメモリ１３１の対応する番
地（例えば信号ｎｏｐ４の場合には３２番地）のデータ
が読み出され、この読み出されたデータのビット０の
「ＮＯＰ Ｉｎｃｒｅｍｅｎｔ（図８参照）」がアクテ
ィブのため、インストラクションメモリ１３１の読み出
しアドレスがインクリメントされる。この間、ＮＯＰサ
イクル（デッド・サイクル）となる。そして、最後に１
サイクルＮＯＰに対応する３５番地のデータが読み出さ
れ、このデータのビット１に「ＮＯＰ Ｄｏｎｅ（図８
参照）」が記述されているので、ＮＯＰサイクルを終了
する。

【００４７】次に、ＳＤＲＡＭコントローラ１４の構成
について、図１および図９を参照して説明する。このＳ
ＤＲＡＭコントローラ１４は、図１に示すように、ＳＤ
ＲＡＭコマンドメモリ１４１を備え、このＳＤＲＡＭコ
マンドメモリ１４１に格納されるコマンドを読み出し、
この読み出したコマンドに基づいてＳＤＲＡＭ５やデー
タパスコントローラ１２の制御を行うように構成され
る。

【００４８】このＳＤＲＡＭコントローラ１４は、具体
的には図９に示すように、ＳＤＲＡＭコマンドメモリ・
リードアドレスジェネレータ１４２と、ＳＤＲＡＭコマ
ンドメモリ１４１と、アドレスセレクタ１４３と、シン
クロナイゼーション（同期）部１４４とから構成され
る。

【００４９】ＳＤＲＡＭコマンドメモリ・リードアドレ
スジェネレータ１４２は、ＳＤＲＡＭコマンドメモリ１
４１の読み出しアドレスを、データパスコントローラ１
２からのコマンドにより生成するようになっている。

【００５０】ＳＤＲＡＭコマンドメモリ１４１には、Ｓ
ＤＲＡＭ５などを制御するためのコマンドデータが格納
され、このコマンドデータは初期化時に外部のホストコ
ンピュータなどから書き込まれるようになっている。Ｓ
ＤＲＡＭコマンドメモリ１４１に格納されるコマンドデ
ータについては後述する。

【００５１】アドレスセレクタ１４３は、アドレスデー
タパス部１３の加算器１３９からフィジカルアドレスを
受け取ると、この受け取ったフィジカルアドレスのうち
からロウアドレス、コラムアドレスなどを、ＳＤＲＡＭ
コマンドメモリ１４１に格納されるデータのうちビット
４〜ビット８に基づいて選択出力するようになってい
る。

【００５２】シンクロナイゼーション部１４４は、ＳＤ
ＲＡＭコマンドメモリ１４１から読み出されたＳＤＲＡ
Ｍ５の制御信号と、アドレスセレクタ１４３により選択
されたＳＤＲＡＭアドレスとをＳＤＲＡＭ５のクロック
に同期させてＳＤＲＡＭ５に出力するようになってい
る。上記のＳＤＲＡＭ５に出力される制御信号としては
は、図１に示すように、データの書き込みにかかるライ
トイネーブル信号（ＷＥＮ）、コラムアドレスを出力す
るためのコラム・アドレス・ストローブ信号（ＣＡＳ
Ｎ）、ローアドレスを出力するためのロー・アドレス・
ストローブ信号（ＲＡＳＮ）、チップ選択のためのチッ
プセレクト信号（ＣＳＮ）がある。

【００５３】また、ＳＤＲＡＭコマンドメモリ１４１に
格納されるデータを読み出した際に、そのデータのう
ち、図１０に示すビット３と、ビット９〜ビット１１の
コマンドとをＳＤＲＡＭ５のシーケンス・インフォメー
ションとしてデータパスコントローラ１２とステータス
生成器１１ａ〜１１ｎに出力するようになっている。

【００５４】次に、ＳＤＲＡＭコマンドメモリ１４１に
格納されるコマンドデータの一例について、図１０を参
照して説明する。このコマンドデータは、図１０に示す
ように、全体が１６ビットで構成される。このコマンド
データは、上位側のビット１２〜ビット１５で形成され
ＳＤＲＡＭ５を制御するためのＳＤＲＡＭコマンドと、
ビット９〜ビット１１で形成されＮＯＰの起こるタイミ
ングを示すＮＯＰチェックフラグと、ビット４〜ビット
８で形成されＳＤＲＡＭ５の制御コマンドの選択を行う
選択信号（セレクテッドコマンド）と、各種の制御を行
う制御コマンドとから構成される。

【００５５】コマンドデータを具体的に説明すると、Ｓ
ＤＲＡＭコマンドのうち、図１０に示すように、ビット
１２はライトイネーブル（Ｗｒｉｔｅ Ｅｎａｂｌｅ
Ｂａｒ）、ビット１３はコラム・アドレス・ストローブ
（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）、ビ
ット１４はロー・アドレス・ストローブ（Ｒｏｗ Ａｄ
ｄｒｅｓｓ Ｓｔｒｏｂｅ）、ビット１５はチップセレ
クト（Ｃｈｉｐ Ｓｅｌｅｃｔ）である。

【００５６】ＳＤＲＡＭ５の制御コマンドの選択を行う
選択信号のうち、図１０に示すように、ビット４はアク
ティブコマンド（Ａｃｔｉｖｅ Ｃｏｍｍａｎｄ）、ビ
ット５はネクストバンク・アクティブコマンド（Ｎｅｘ
ｔ Ｂａｎｋ ＡｃｔｉｖｅＣｏｍｍａｎｄ）、ビット
６はリード／ライト・コマンド（Ｒｅａｄ／Ｗｒｉｔｅ
Ｃｏｍｍａｎｄ）、ビット７はイグノアコマンド（Ｉ
ｇｎｏｒｅ Ｃｏｍｍａｎｄ）、ビット８はプリチャー
ジ・コマンド（Ｐｒｅ−Ｃｈａｒｇｅ Ｃｏｍｍａｎ
ｄ）である。

【００５７】制御コマンドのうち、図１０に示すよう
に、ビット０は後述のプロセスの終了を示すコマンド・
プロセス・ダン（Ｃｏｍｍａｎｄ Ｐｒｏｃｅｓｓ Ｄ
ｏｎｅ）、ビット１はＳＤＲＡＭコマンドメモリ１４１
の読み出しアドレスの加算を示すコマンド、ビット２は
データの転送終了を示すトランスファ・ダン（Ｔｒａｎ
ｓｆｅｒ Ｄｏｎｅ）、ビット３はステータス生成器１
１ａ〜１１ｎの動作の開始を指示するステータス・ジェ
ネレーション・スタート（Ｓｔａｔｕｓ Ｇｅｎｅｒａ
ｔｉｏｎ Ｓｔａｒｔ）である。

【００５８】ところで、ＳＤＲＡＭコマンドメモリ１４
１に格納されるコマンドデータは、図１１に示すよう
に、ＳＤＲＡＭ５の制御を実行する単位（以下、プロセ
スという）で読み出され、このプロセスの単位でＳＤＲ
ＡＭコントローラ１４がＳＤＲＡＭ５の制御を行うの
で、以下に各プロセスの概要について図１１を参照して
説明する。なお、各プロセス間の遷移は、データパスコ
ントローラ１２から送られてくるステータス信号（制御
信号）により決定される。 （Ａ）アイドルプロセス このアイドルプロセスＰ１は、初期化後、またはデータ
の転送が終了したときに移行するものである。 （Ｂ）イニシャルプロセス このイニシャルプロセスＰ２は、アイドルプロセスの状
態にあり、データ転送の要求が受け付けられると移行す
るプロセスである。このプロセスの期間は、ＳＤＲＡＭ
コマンドメモリ１４１の読み出しアドレスはインクリメ
ントされる（図１０のビット１参照）。また、このイニ
シャルプロセスの期間は、終了するまで他のプロセスへ
のジャンプは禁止される。 （Ｃ）リード／ライトプロセス このリード／ライトプロセスＰ３は、アドレスが不連続
に変化するときに、新たにリード／ライトコマンドを発
行するためにジャンプするものである。 （Ｄ）イグノアプロセス このイグノアプロセスＰ４は、アドレスが連続的に変化
する場合、またはＳＤＲＡＭ５の機能上、他のコマンド
を出力するできない場合（例えば、ＳＤＲＡＭ５の同一
バンクに対するアクティブ・コマンドとリード／ライト
・コマンドの間のサイクル）に、移行するものである。 （Ｅ）スモールリージョン・ジャンププロセス このスモールリージョン・ジャンププロセスＰ５は、ピ
クセル・フィルタリングのデータ転送において、次のリ
ージョンがスモールリージョンである場合に移行するも
のである。このとき、前のリージョンの転送を終了する
ためにプリチャージコマンドを発行する。このため、１
サイクルのデッドサイクルが生じる。このプロセスの期
間は、ＳＤＲＡＭコマンドメモリ１４１の読み出しアド
レスはインクリメントされ、かつエンドプロセス以外の
他のプロセスへのジャンプは禁止される。 （Ｆ）ラージリージョン・ジャンププロセス このラージリージョン・ジャンププロセスＰ６は、ピク
セル・フィルタリングのデータ転送において、次のリー
ジョンがラージリージョンである場合に移行するもので
ある。このプロセスの期間は、ＳＤＲＡＭコマンドメモ
リ１４１の読み出しアドレスはインクリメントされ、か
つ他のプロセスへのジャンプは禁止される。 （Ｇ）エンドプロセス このエンドプロセスＰ７は、アドレス生成が終了したと
きに移行するものである。このプロセスでは、ＳＤＲＡ
Ｍ５の両方のバンクをプリチャージする。このプロセス
の後、アイドルプロセスに移行する。

【００５９】ここで、図１１における矢印は各プロセス
の遷移を示し、例えば、イニシャルプロセスでは、イニ
シャルプロセスよりも下側に位置するいずれのプロセス
にジャンプ可能であることを示す。

【００６０】次に、以上のように構成される実施の形態
の動作について図面を参照して説明するが、ここでは、
アドレス生成（計算）の具体例について、図１２を参照
してピクセル・フィルタリングの場合を例に説明する。

【００６１】図１２は画素の集合からなる画像の実空間
を表し、同図中の各画素位置における各数値は各画素の
データが格納されているＳＤＲＡＭ５内のアドレス（フ
ィジカルアドレス）を示す。また、図１２において、白
抜きの三角形で指定されている部分がブロックの境界を
示し、黒色の三角形で指定されている部分がマクロブロ
ックの境界を示す。 （１）初期化時（リセット時） いま、初期化時またはリセット時とすると、このときに
は、外部のホストコンピュータからアドレスデータパス
部１３のインストラクションメモリ１３１に外部の要求
に応じたデータが、例えば図７に示すように格納され
る。 （２）外部要求の受け付け 要求／応答コントローラ１は、外部のモジュールからピ
クセル・フィルタリングの要求信号を受け付けると、こ
の要求よりも優先順位の高い要求がないことを確認し、
その要求があったことをインターナル・リクエストとし
てＰＦステータス生成器１１ａとデータパスコントロー
ラ１２に対して通知する。 （３）ステータス生成の開始とオフセットアドレスの設
定 データパスコントローラ１２は、そのインターナル・リ
クエストを受け取ると、ＰＦステータス生成器１１ａを
イネーブルにする信号を出力する。また、データパスコ
ントローラ１２からはデータの転送の開始を示すアドレ
ス（オフセットアドレス）が出力される。

【００６２】なお、説明の便宜上、図６に示す加算器１
３９は使用せず、そのオフセットアドレスは図６のレジ
スタ（Ｒｅｇ１１）に格納されるものとする。この場合
には、図１２に示すようにオフセットアドレスとして図
１２に示す「７」がレジスタ（Ｒｅｇ１１）に格納され
る。

【００６３】次に、データパスコントローラ１２がイン
ストラクションメモリ・ポインタ１３０に対して制御信
号を出力すると、この制御信号に基づいてインストラク
ションメモリ・ポインタ１３０がインストラクションメ
モリ１３１のアドレス「０」を指定する。このため、図
７に示すインストラクションメモリ１３１の番地「０」
の命令データが読み出されてインストラクションデコー
ダ１３２に出力される。インストラクションデコーダ１
３２は、その命令データをデコードしてレジスタ選択ス
イッチ１３６、１３７に出力する。

【００６４】ここで、インストラクションメモリ１３１
のアドレス「０」に格納される命令データは、図７に示
すように、「レジスタ（Ｒｅｇ１１）とレジスタ（Ｒｅ
ｇ２０）とを選択し、その選択した両レジスタの格納内
容を加算せよ」である。このため、選択スイッチ１３６
はレジスタ（Ｒｅｇ２０）を選択する一方、選択スイッ
チ１３７はレジスタ（Ｒｅｇ１１）を選択するので、レ
ジスタ（Ｒｅｇ１１）に格納されている「７」とレジス
タ（Ｒｅｇ２０）にあらかじめ格納されている「０」と
が加算器１３８で加算され、この加算結果である「７」
が加算器１３９に出力されるとともにレジスタ（Ｒｅｇ
１０）に格納される。 （４）ブロックの境界における動作 その後、ＰＦステータス生成器１１ａは、図１２に示す
ように、現在の画素位置が白抜きの三角形で示されてい
るブロックの境界にあることをデータパスコントローラ
１２に通知する。データパスコントローラ１２は、この
ステータスを受け取ると、アドレスデータパス部１３の
インストラクションメモリ１３１の読み出しアドレスを
決定する制御信号を生成し、この生成した制御信号をイ
ンストラクションメモリ・ポインタ１３０に出力する。

【００６５】この場合には、インストラクションメモリ
１３１の読み出しアドレスは「２」となるので、そのア
ドレス「２」の命令データが読み出されてインストラク
ションデコーダ１３２でデコードされる。これにより、
選択スイッチ１３６はレジスタ（Ｒｅｇ２４）を選択す
る一方、選択スイッチ１３７はレジスタ（Ｒｅｇ１０）
を選択するので、レジスタ（Ｒｅｇ１１）に格納されて
いる「７」とレジスタ（Ｒｅｇ２４）に格納されている
「１３」とが加算器１３８で加算され、この加算結果で
ある「２０」が加算器１３９に出力されるとともにレジ
スタ（Ｒｅｇ１０）に格納される。 （５）アドレスが連続的に変化する場合 アドレス「２１」〜アドレス「２３」の間はアドレスが
連続的に変化するので、ＰＦステータス生成器１１ａ
は、何もステータスを出力しない。データパスコントロ
ーラ１２は、その期間には現在のアドレスに「１」を加
算するための制御信号をインストラクションメモリ・ポ
インタ１３０に出力する。この結果、インストラクショ
ンメモリ１３１のアドレス「１」の命令データが読み出
されてインストラクションデコーダ１３２でデコードさ
れる。これにより、選択スイッチ１３６はレジスタ（Ｒ
ｅｇ２１）を選択する一方、選択スイッチ１３７はレジ
スタ（Ｒｅｇ１０）を選択するので、レジスタ（Ｒｅｇ
１０）に格納されている「２０」とレジスタ（Ｒｅｇ２
１）に格納されている「１」とが加算器１３８で加算さ
れ、この加算結果である「２１」が加算器１３９に出力
されるとともにレジスタ（Ｒｅｇ１０）に格納される。
このような動作は、アドレス「２３」が計算されるまで
継続される。 （６）マクロブロックの境界における動作 そして、図１２に示すように、アドレス「２３」の計算
が終了すると、ＰＦステータス生成器１１ａは、現在の
画素位置がマクロブロックの境界にある旨の信号をデー
タパスコントローラ１２に出力する。データパスコント
ローラ１２は、その信号を受け取るとアドレスデータパ
ス部１３のインストラクションメモリ１３１の読み出し
アドレスを決定する制御信号を生成し、この生成した制
御信号をアドレスデータパス部１３のインストラクショ
ンメモリ・ポインタ１３０に出力する。

【００６６】この場合には、インストラクションメモリ
１３１の読み出しアドレスは「３」となるので、そのア
ドレス「３」の命令データが読み出されてインストラク
ションデコーダ１３２でデコードされる。これにより、
選択スイッチ１３６はレジスタ（Ｒｅｇ２３）を選択す
る一方、選択スイッチ１３７はレジスタ（Ｒｅｇ１１）
を選択するので、レジスタ（Ｒｅｇ１１）に格納されて
いるアドレス「７」とレジスタ（Ｒｅｇ２３）に格納さ
れている「４」とが加算器１３８で加算され、この加算
結果である「１１」が加算器１３９に出力されるととも
にレジスタ（Ｒｅｇ１１）に格納される。この結果、レ
ジスタ（Ｒｅｇ１１）の値は「２３」から「１１」に更
新される。 （７）次のマクロブロックへの移行 その後、アドレスの計算値が図１２に示すアドレス「６
３」の位置（縦方向、横方向ともにマクロブロックの境
界位置）になると、ＰＦステータス生成器１１ａは、ア
ドレスの計算が次のマクロブロックに移行することを示
す信号をデータパスコントローラ１２に通知する。デー
タパスコントローラ１２は再度オフセットアドレスを計
算し、この計算されたオフセットアドレスはアドレスデ
ータパス部１３のレジスタ（Ｒｅｇ１１）に格納され
る。このときのオフセットアドレスは「６８」となる。

【００６７】データパスコントローラ１２は、上記の通
知を受け取ると、アドレスデータパス部のインストラク
ションメモリ１３１の読み出しアドレスを決定する制御
信号を生成し、この生成した制御信号をインストラクシ
ョンメモリ・ポインタ１３０に出力する。

【００６８】この場合には、インストラクションメモリ
１３１の読み出しアドレスは「０」となるので、そのア
ドレス「０」の命令データが読み出されてインストラク
ションデコーダ１３２でデコードする。これにより、選
択スイッチ１３６はレジスタ（Ｒｅｇ２０）を選択する
一方、選択スイッチ１３７はレジスタ（Ｒｅｇ１１）を
選択するので、レジスタ（Ｒｅｇ１１）に格納されてい
る「６８」とレジスタ（Ｒｅｇ２０）に格納されている
「０」とが加算器１３８で加算され、この加算結果であ
る「６８」が加算器１３９に出力されるとともにレジス
タ（Ｒｅｇ１０）に格納される。 （８）終了 以上のような動作を繰り返し、図１２に示す４つのマク
ロブロックにまたがる斜線部の各領域（Ｒ０、Ｒ１、Ｒ
２、Ｒ３）の８１個のデータの全ての転送が終了する
と、データパスコントローラ１２はＰＦステータス生成
器１１ａのイネーブル信号をオフにする。これにより、
ＰＦステータス生成器１１ａは動作が停止状態になる。

【００６９】以上説明したように、この実施の形態で
は、アドレス生成の種別に応じてアドレスの変動情報を
生成する複数のステータス生成器１１ａ〜１１ｎが、デ
ータパスコントローラ１２とアドレスデータパス部１３
とを共有化できるようにした。このため、この実施の形
態では、構成部品の個数を大幅に減少でき、その結果、
半導体チップの面積の削減ができ、装置全体を小型化で
きる。

【００７０】また、この実施の形態では、アキュムレー
タとして機能するレジスタ（Ｒｅｇ１１）、データ転送
にかかる所定のアドレスを記憶するレジスタ（Ｒｅｇ１
１）、複数のアドレスの変動値を格納するレジスタ（Ｒ
ｅｇ２０〜Ｒｅｇ２７）、インストラクションメモリ１
３１などを備え、ステータス生成器１１ａ〜１１ｎで生
成される変動情報に基づいて、インストラクションメモ
リ１３１の制御データを読み出し、この読み出したデー
タに応じてレジスタ（Ｒｅｇ１０）またはレジスタ（Ｒ
ｅｇ１１）に格納されるアドレスのうちの１つを選択す
るとともに、レジスタ（Ｒｅｇ２０〜Ｒｅｇ２７）に格
納される１つの変動値を選択し、その選択したアドレス
と変動値とを加算するようにした。このため、アドレス
生成の際には、その初期化時に、アドレス生成の種別に
応じて、インストラクションメモリ１３１に制御データ
を格納するとともに、レジスタ（Ｒｅｇ２０〜Ｒｅｇ２
７）には変動値を格納することができるので、アドレス
生成の種別に柔軟に対応できるという利点がある。

【００７１】さらに、この実施の形態では、このＳＤＲ
ＡＭコントローラ１４がＳＤＲＡＭコマンドメモリ１４
１を備え、このＳＤＲＡＭコマンドメモリ１４１にアド
レス生成の種別に応じてＳＤＲＡＭ５などを制御するた
めのコマンドを予め格納しておき、データパスコントロ
ーラ１２からのアドレスの変動情報（制御信号）に基づ
いてＳＤＲＡＭコマンドメモリ１４１に格納されるコマ
ンドを読み出し、この読み出したコマンドに基づいてＳ
ＤＲＡＭ５の制御動作を行うようにした。このため、ア
ドレス生成の種別に応じた各種の制御コマンドをＳＤＲ
ＡＭコマンドメモリ１４１にあらかじめ格納しておくこ
とができるので、アドレス生成の種別に応じた制御に柔
軟に対応できる。

【００７２】

【発明の効果】以上説明したように、本発明では、メモ
リのアドレスの生成の種別毎に設けられ、外部からの要
求に応じてアドレスの生成の種別を受け取ると、この受
け取った種別に応じてアドレスの生成を行う際にアドレ
スの変動情報を生成する、複数のステータス生成手段
と、このステータス生成手段で生成されたアドレスの変
動情報に基づいて、外部からの要求に応じたアドレスを
生成するアドレス生成手段とを備え、複数のステータス
生成手段がアドレス生成手段を共有化できるようにし
た。このため、本発明では、構成部品の個数を大幅に減
少でき、装置全体を小型化できる。

【図面の簡単な説明】

【図１】本発明の実施形態のメモリ制御装置の全体構成
を、メモリとともに示すブロック図である。

【図２】ピクセル・フィルタリングで処理されるデータ
の処理単位（マクロブロック）を示す図である。

【図３】画像の実空間とその画像の読み出し範囲の関係
を説明する図である。

【図４】ＰＦステータス生成器においてアドレス生成の
際に生じるステータス名とその内容をまとめた表であ
る。

【図５】データパスコントローラの詳細な構成の一例を
示すブロック図である。

【図６】アドレスデータパス部の詳細な構成の一例を示
すブロック図である。

【図７】メモリインストラクションメモリに格納される
命令データの格納例を模式的に表した図である。

【図８】メモリインストラクションメモリに格納される
命令データの構成の一例を説明する表である。

【図９】ＳＤＲＡＭコントローラの詳細な構成の一例を
示すブロック図である。

【図１０】ＳＤＲＡＭコマンドメモリに格納されるコマ
ンドの構成の一例を説明する表である。

【図１１】ＳＤＲＡＭコントローラがＳＤＲＡＭなどの
制御を行う際の実行単位（プロセス）の一例を示す図で
ある。

【図１２】この実施形態の動作を説明するための説明図
である。

【図１３】従来装置の構成を示すブロック図である。

【符号の説明】 １ 要求／応答コントローラ ５ ＳＤＲＡＭ １１ ステータス生成部 １１ａ〜１１ｎ ステータス生成器 １２ データパスコントローラ １３ アドレスデータパス部 １４ ＳＤＲＡＭコントローラ １３０ インストラクションメモリ・ポインタ １３１ インストラクションメモリ １３２ インストラクションデコーダ １３６、１３７ レジスタ選択スイッチ １３８、１３９ 加算器 １４１ ＳＤＲＡＭコマンドメモリ Ｒｅｇ１０、Ｒｅｇ１１ レジスタ Ｒｅｇ２０〜Ｒｅｇ２７ レジスタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 外部からの要求に応じてメモリのアドレ
   スを生成し、この生成したアドレスで指定されるメモリ
   セルに対してデータの読み書き動作を行うように前記メ
   モリを制御するメモリ制御装置において、 前記メモリのアドレスの生成の種別毎に設けられ、外部
   からの要求に応じてアドレスの生成の種別を受け取る
   と、この受け取った種別に応じてアドレスの生成を行う
   際にアドレスの変動情報を生成する、複数のステータス
   生成手段と、 このステータス生成手段で生成された前記アドレスの変
   動情報に基づいて、前記外部からの要求に応じたアドレ
   スを生成するアドレス生成手段と、 を備えたことを特徴とするメモリ制御装置。