JP2001273800A - 半導体集積回路 - Google Patents

半導体集積回路

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JP2001273800A JP2000088408A JP2000088408A JP2001273800A JP 2001273800 A JP2001273800 A JP 2001273800A JP 2000088408 A JP2000088408 A JP 2000088408A JP 2000088408 A JP2000088408 A JP 2000088408A JP 2001273800 A JP2001273800 A JP 2001273800A
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
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Abstract

(57)【要約】 【課題】LSI に搭載された複数のDRAM回路をテストする
際のテスト時間を短縮したり、複数のDRAM回路の読み出
しデータを高速に転送させる。 【解決手段】複数のDRAM回路11、12と、テスト制御信号
入力を受けて各DRAM回路に対するテストを並行に行う機
能を有する制御回路13と、制御回路により制御され、テ
スト時にはDRAMマクロ信号入力を複数のDRAM回路に供給
する機能を有する入力セレクタ14と、制御回路により制
御され、テスト時には複数のDRAM回路の各出力信号を選
択制御してマクロ出力端子18に出力させる機能を有する
出力セレクタ15とを具備する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、同一半導体チップ
上に複数のマクロ回路を搭載した多マクロ搭載半導体集
積回路に係り、特にデータ転送や各マクロ回路のテスト
等を行うための制御回路に関するもので、複数のDRAM回
路を搭載したLSI 、複数のDRAM回路とロジック回路を混
載したDRAM混載ロジックLSI などに使用されるものであ
る。
【０００２】
【従来の技術】複数のマクロ回路を搭載した多マクロ搭
載LSI として、複数のDRAM回路（マクロ回路）を搭載し
たDRAMとか、DRAM回路と他の種類のマクロ回路（例えば
ロジック回路）を混載したDRAM混載ロジックLSI などが
ある。
【０００３】従来、複数のDRAM回路を搭載したLSI にお
いて、複数のDRAM回路をテストする際には、各DRAM回路
毎に別々にテストを行っている。
【０００４】図７および図８は、例えば同期型の複数の
DRAM回路を搭載した従来のLSI において２個のDRAM回路
を連続的にテストする場合のアクセスの順序を説明する
ためにアクセスパターンを示す模式図およびフローチャ
ートである。
【０００５】即ち、まず、第１のDRAM回路に対して、最
初のロウについて全カラムのメモリセルを順次にアクセ
スし、このようなアクセスを次のロウから最後のロウま
で繰り返す。次に、第２のDRAM回路に対して、上記第１
のDRAM回路と同様にアクセスする。
【０００６】この場合、第１のDRAM回路について、ロウ
のアクセス毎に、バンクアクティブ信号BACTを活性化し
た後にロウ選択を行って各カラム順にリード（READ）動
作を行うアクセス期間tRASおよびビット線プリチャージ
信号BPRCによりビット線プリチャージ動作を行うプリチ
ャージ期間tPR を必要とし、さらに、第２のDRAM回路に
ついても、ロウのアクセス毎にアクセス期間tRASおよび
プリチャージ期間tPRを必要とする。
【０００７】しかし、上記したように各DRAM回路をアク
セスする際、各DRAM回路毎にアクティブからプリチャー
ジまでの時間tRASと、プリチャージからアクティブまで
の時間tRP を必要とすることは、テスト時間が長くかか
るという問題がある。
【０００８】図９は、例えば同期型の複数のDRAM回路を
搭載した従来のLSI において２個のDRAM回路を同様に制
御してDRAM回路外部にデータ転送を行う場合のアクセス
の順序を示すフローチャートである。
【０００９】即ち、まず、第１のDRAM回路に対して、最
初のロウについて全カラムのメモリセルを順次にアクセ
スする。次に、第２のDRAM回路に対して、最初のロウに
ついて全カラムのメモリセルを順次にアクセスする。こ
のように第１のDRAM回路に対するアクセスと第２のDRAM
回路に対するアクセスとを交互に切り換えながら、次の
ロウから最後のロウまでアクセスを繰り返す。
【００１０】この場合、各ロウのアクセス毎に、バンク
アクティブ信号BACTを活性化した後にロウ選択を行って
各カラム順にリード動作を行うアクセス期間tRASおよび
ビット線プリチャージ信号BPRCによりビット線プリチャ
ージ動作を行ってから別のDRAM回路のバンクアクティブ
信号BACTを活性化するまでのプリチャージ期間tPR を必
要とする。
【００１１】しかし、上記したように複数のDRAM回路に
交互にアクセスしてDRAM回路から読み出したデータを転
送させる時に、上記したように各DRAM回路毎にアクティ
ブからプリチャージまでの時間tRASと、プリチャージし
てから別のDRAM回路をアクティブにするまでの時間tRP
を必要とすることは、オーバーヘッドタイムを必要とす
るので、高速にデータを転送させたい時に問題がある。
【００１２】図１０は、DRAM回路のバンク１個分の一部
を代表的に示している。
【００１３】このメモリセルアレイは、ロウ方向に配置
されたワード線WLi と直交するカラム方向に配置された
ビット線対BLi 、/BLiの各交差部に対応して配置（マト
リクス配置）された１トランジスタ・１キャパシタ構成
のメモリセルMCからなるサブセルアレイ部と、このサブ
セルアレイ部の両側に配置され、選択されたロウのメモ
リセルMCからビット線BLi あるいは/BLiに読み出された
データを増幅するセンスアンプS/A 群を具備し、カラム
選択線CSLiにより選択されるカラムスイッチCSを介して
データの書込み／読み出しが行われる。
【００１４】
【発明が解決しようとする課題】上記したように複数の
DRAM回路を搭載した従来のLSI は、各DRAM回路から読み
出したデータを高速に転送させたい時に問題がある。ま
た、各DRAM回路をテストする際のテスト時間が長くかか
るという問題があった。
【００１５】本発明は上記の問題点を解決すべくなされ
たもので、複数のDRAM回路の読み出しデータを高速に転
送させることが可能になる多マクロ搭載半導体集積回路
を提供することを目的とする。
【００１６】また、本発明の他の目的は、複数のDRAM回
路をテストする際のテスト時間を短縮し得る多マクロ搭
載半導体集積回路を提供することにある。
【００１７】
【課題を解決するための手段】本発明の第１の多マクロ
搭載半導体集積回路は、複数のDRAM回路と、テスト制御
信号入力を受けて前記各DRAM回路に対する入出力制御及
びテスト制御を並行に行う機能を有する制御回路と、前
記制御回路により制御され、DRAMマクロ信号入力を前記
複数のDRAM回路の任意の一個に機能を有する入力セレク
タと、前記制御回路により制御され、通常動作時には前
記複数のDRAM回路の任意の一個の出力信号を選択してマ
クロ出力端子に出力させ、テスト時には前記複数のDRAM
回路の各出力信号を選択制御してマクロ出力端子に出力
させる機能を有する出力セレクタとを具備することを特
徴とする。
【００１８】本発明の第２の多マクロ搭載半導体集積回
路は、複数のDRAM回路と、前記複数のDRAM回路にそれぞ
れ対応して設けられ、制御信号入力を受けてそれぞれ対
応するDRAM回路の制御を行う機能を有する複数の制御回
路と、前記制御信号入力を受けて制御され、通常動作時
には前記複数のDRAM回路の任意の一個の出力信号を選択
してマクロ出力端子に出力させ、テスト時には前記複数
のDRAM回路の各出力信号を選択制御してマクロ出力端子
に出力させる機能を有する出力セレクタとを具備するこ
とを特徴とする。
【００１９】本発明の第３の多マクロ搭載半導体集積回
路は、複数のDRAM回路と、制御信号入力を受けて前記複
数のDRAM回路を同時にかつ個別に制御する個別制御機能
を有する個別制御回路と、DRAMマクロ信号入力を、前記
複数のDRAM回路の任意の一個に供給する機能を有する入
力セレクタと、前記複数のDRAM回路の任意の一個の出力
信号を選択してマクロ出力端子に出力させる機能を有す
る出力セレクタとを具備することを特徴とする。
【００２０】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
【００２１】＜第１の実施の形態＞図１は、第１の実施
の形態に係る複数のDRAM回路（マクロ回路）を同一半導
体チップ上に搭載したLSI の一部を示すブロック図であ
る。
【００２２】このLSI チップは、第１のDRAM回路11と、
第２のDRAM回路12と、テスト制御信号入力を受けて２個
のDRAM回路11、12に対する各種制御を行う機能を有する
制御回路13と、入力セレクタ14および出力セレクタ15を
具備している。
【００２３】LSI チップ外部には、テスト制御信号入力
用の制御入力端子16と、DRAMマクロ信号入力用のマクロ
入力端子17と、DRAMマクロ信号出力用のマクロ出力端子
18が設けられている。そして、上記テスト制御入力端子
16は制御回路13に接続され、マクロ入力端子17は入力セ
レクタ14に接続され、マクロ出力端子18は出力セレクタ
15に接続されている。
【００２４】入力セレクタ14は、アドレス入力、データ
入力などが時系列に入力するDRAMマクロ信号入力を、２
個のDRAM回路11、12の任意の一方に供給する機能（通常
動作時）と両方に供給する機能（制御回路13により制御
されるテスト時）を有する。
【００２５】出力セレクタ15は、２個のDRAM回路11、12
の任意の一方の出力信号を選択制御してマクロ出力端子
18に出力させる機能（通常動作時）と、２個のDRAM回路
11、12の各出力信号を交互に選択制御してマクロ出力端
子18に出力させる機能（テスト回路により制御されるテ
スト時）を有する。
【００２６】図２および図３は、図１のLSI において例
えば同期型の２個のDRAM回路11、12を並行にテストする
場合のアクセスの順序を説明するためにアクセスパター
ンを示す模式図およびフローチャートである。
【００２７】制御回路13は、制御信号入力を受けると、
２個のDRAM回路11、12を並行にテストするために、入力
セレクタ14を制御してDRAMマクロ信号入力を２個のDRAM
回路11、12の両方に入力させ、出力セレクタ15を制御し
て２個のDRAM回路11、12の各出力信号を交互に選択して
マクロ出力端子18に出力させるように制御する。
【００２８】この際、２個のDRAM回路11、12の最初のロ
ウについて、まず、第１のDRAM回路11の各カラム順にメ
モリセルをアクセスし、次いで、第２のDRAM回路12に対
して各カラム順にメモリセルをアクセスする。このよう
なアクセスを、２個のDRAM回路11、12の次のロウから最
後のロウまで繰り返す。
【００２９】ここで、２個のDRAM回路11、12の１つのロ
ウをアクセスするのに必要な時間は、バンクアクティブ
信号BACTを活性化した後に第１のDRAM回路11の各カラム
順にリード（READ）動作を行う第１のアクセス期間と、
出力セレクタ15を制御して第１のDRAM回路11の所定幅の
データを出力させる第１の出力期間と、第２のDRAM回路
12の各カラム順にリード（READ）動作を行う第２のアク
セス期間と、ビット線プリチャージ信号BPRCによりビッ
ト線プリチャージ動作を行うプリチャージ期間と、出力
セレクタ15を制御して第２のDRAM回路12の所定幅のデー
タを出力させる第２の出力期間である。なお、プリチャ
ージ期間と第２の出力期間とは順序を入れ替えてもよ
い。
【００３０】上記したように２個のDRAM回路11、12を同
時に制御しながら並行にテストを行うことにより、従来
例に比べてテスト時間が短くて済み、テスト効率の良い
DRAM混載LSI を実現することができる。
【００３１】＜第２の実施の形態＞前述した第１の実施
の形態のDRAM混載LSI は、２個のDRAM回路11、12を１個
の制御回路13により共通に制御したが、テスト回路付き
のDRAM回路を複数個搭載したDRAM混載LSI についても、
第１の実施の形態に準じて実施可能であり、その例を以
下に説明する。
【００３２】図４は、第２の実施の形態に係るDRAM混載
ロジックLSI の一部を示すブロック図である。
【００３３】このLSI チップは、第１のDRAM回路41a
と、第２のDRAM回路42a と、テスト制御信号入力を受け
て第１のDRAM回路41a に対する各種のテストを行う機能
を有する第１のテスト回路41b と、テスト制御信号入力
を受けて第２のDRAM回路42a に対する各種のテストを行
う機能を有する第２のテスト回路42b と、出力セレクタ
25を具備している。
【００３４】LSI チップ外部には、制御入力端子26と、
DRAMマクロ信号入力用のマクロ入力端子27と、DRAMマク
ロ信号出力用のマクロ出力端子28が設けられている。そ
して、制御入力端子26は第１のテスト回路41a および第
２のテスト回路42a に共通に接続され、マクロ入力端子
27は第１のテスト回路41b および第２のテスト回路42b
に共通に接続され、マクロ出力端子28は出力セレクタ25
に接続されている。
【００３５】アドレス入力、データ入力などが時系列に
入力するDRAMマクロ信号入力は、第１のテスト回路41b
を介して第１のDRAM回路41a に入力し、また、第２のテ
スト回路42b を介して第２のDRAM回路42a に入力する。
【００３６】出力セレクタ25は、第１のDRAM回路41a か
ら第１のテスト回路41b を介して出力する第１の出力信
号および第２のDRAM回路42a から第２のテスト回路42b
を介して出力する第２の出力信号を選択してマクロ出力
端子25に出力させる機能（通常動作時）と、第１の出力
信号および第２の出力信号を交互に選択してマクロ出力
端子25に出力させる機能（テスト時）を有する。
【００３７】上記第２の実施の形態のDRAM混載ロジック
LSI においても、例えば同期型の２個のDRAM回路41a 、
42a を並行にテストする場合に、第１の実施の形態のLS
I の動作に準じてアクセスすることが可能であるので、
第１の実施の形態と同様の効果が得られる。
【００３８】なお、必要に応じて、第１のテスト回路41
b および第２のテスト回路42b に出力データ圧縮（例え
ば128 ビットを8 ビットに圧縮）機能を持たせてもよ
い。
【００３９】＜第２の実施の形態の変形例＞前述した第
２の実施の形態のLSI は、DRAMマクロ信号入力を第１の
テスト回路41b および第２のテスト回路42b に共通に入
力したが、図中点線で示すように、制御信号により任意
の一方のテスト回路を選択して入力するための入力セレ
クタ24を付加してもよい。これにより、テスト時には、
第１のテスト回路41a にはオール"1" 、第２のテスト回
路42a にオール"0" のように、２個のテスト回路41a、4
2a に別のデータを書き込むことが可能になる。
【００４０】＜第３の実施の形態＞前述した各実施の形
態は、複数のDRAM回路を同様に制御してテストを行う例
を示したが、複数のDRAM回路を個別に制御して例えばデ
ータ転送を行う例について、以下に説明する。
【００４１】図５は、第３の実施の形態に係る複数のDR
AM回路と１個の論理回路（マクロ回路、例えばマイクロ
コンピュータ）を同一半導体チップ上に搭載したDRAM混
載ロジックLSI の一部を示すブロック図である。
【００４２】このLSI チップは、論理回路50と、第１の
DRAM回路51と、第２のDRAM回路52と、制御信号入力を受
けて各DRAM回路51、52を同時にかつ個別に制御する個別
制御機能を有する個別制御回路53と、入力セレクタ54お
よび出力セレクタ55を具備している。
【００４３】LSI チップ外部には、個別制御信号入力用
の制御入力端子56と、DRAMマクロ信号入力用のマクロ入
力端子57と、DRAMマクロ信号出力用のマクロ出力端子58
が設けられている。そして、制御入力端子56は個別制御
回路53に接続され、マクロ入力端子57は入力セレクタ54
に接続され、マクロ出力端子58は出力セレクタ55に接続
されている。
【００４４】入力セレクタ54は、アドレス入力、データ
入力などが時系列に入力するDRAMマクロ信号入力を、２
個のDRAM回路51、52の任意の一方に供給する機能を有す
る。
【００４５】出力セレクタ55は、２個のDRAM回路51、52
の任意の一方の出力信号を選択制御してマクロ出力端子
58に出力させる機能を有する。
【００４６】個別制御回路53は、制御信号入力を受ける
と、各DRAM回路51、52を同時にかつ個別に制御し、例え
ば各DRAM回路51、52から交互にデータを読み出して外部
に転送するように制御する。
【００４７】図６は、図５のLSI において２個のDRAM回
路51、52から交互にアクティブにしてデータを読み出し
てDRAM回路の外部にデータ転送を行う場合のアクセス
（インターリーブアクセス）の順序を示すフローチャー
トである。
【００４８】即ち、第１のDRAM回路51にバンクアクティ
ブ信号BACTを供給し、出力セレクタ55を第１のDRAM回路
51の出力信号の選択が可能な状態に制御し、第１のDRAM
回路51の各カラムから順次にデータを読み出して出力し
た後、ビット線プリチャージ信号BPRCを供給する。この
間において、第１のDRAM回路51に読み出し制御信号READ
を供給しつつ、第２のDRAM回路52にバンクアクティブ信
号BACTを供給し、第１のDRAM回路51にビット線プリチャ
ージ信号BPRCを供給しつつ、出力セレクタ55を第２のDR
AM回路52の出力信号の選択が可能な状態に制御してお
く。
【００４９】これにより、第１のDRAM回路51から１回分
のデータの読み出しが完了すると、直ちに、第２のDRAM
回路52の各カラムから順次にデータを読み出して出力す
ることが可能になる。そして、第２のDRAM回路52に読み
出し制御信号READを供給しつつ、第１のDRAM回路51にバ
ンクアクティブ信号BACTを供給し、第２のDRAM回路52に
ビット線プリチャージ信号BPRCを供給しつつ、出力セレ
クタ55を第１のDRAM回路51の出力信号の選択が可能な状
態に制御しておく。
【００５０】このような動作を繰り返すことにより、各
DRAM回路51、52からデータを交互に読み出す時のプリチ
ャージからアクティブまでの時間tRP による時間的な制
約を受けないようにする（見掛け上、時間tRP を隠す）
ことができるので、読み出したデータを高速に転送する
ことが可能になる。
【００５１】
【発明の効果】上述したように本発明の多マクロ搭載半
導体集積回路によれば、複数のDRAM回路をテストする際
のテスト時間を短縮することができ、また、複数のDRAM
回路の読み出しデータを高速に転送させることができ
る。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る複数のDRAM回
路（マクロ回路）を同一半導体チップ上に搭載したDRAM
混載LSI の一部を示すブロック図。
【図２】図１のLSI において２個のDRAM回路を並行にテ
ストする場合のアクセスの順序を説明するためにアクセ
スパターンを示す模式図。
【図３】図１のLSI において２個のDRAM回路を並行にテ
ストする場合のアクセスの順序を示すフローチャート。
【図４】本発明の第２の実施の形態に係るDRAM混載ロジ
ックLSI の一部を示すブロック図。
【図５】本発明の第３の実施の形態に係る複数のDRAM回
路（マクロ回路）と１個のロジック回路（マクロ回路）
を同一半導体チップ上に搭載したDRAM混載ロジックLSI
の一部を示すブロック図。
【図６】図５のLSI において２個のDRAM回路から交互に
データを読み出して外部にデータ転送を行う場合のアク
セスの順序を示すフローチャート。
【図７】複数のDRAM回路を搭載した従来のLSI において
２個のDRAM回路を連続的にテストする場合のアクセスの
順序を説明するためにアクセスパターンを示す模式図お
よびフローチャート。
【図８】複数のDRAM回路を搭載した従来のLSI において
２個のDRAM回路を連続的にテストする場合のアクセスの
順序を示すフローチャート。
【図９】同期型の複数のDRAM回路を搭載した従来のLSI
において２個のDRAM回路を同様に制御してDRAM回路外部
にデータ転送を行う場合のアクセスの順序を示すフロー
チャート。
【図１０】DRAM回路のバンク１個分の一部を代表的に示
す回路図。
【符号の説明】 11…第１のDRAM回路、 12…第２のDRAM回路、 13…制御回路、 14…入力セレクタ、 15…出力セレクタ、 16…テスト制御入力端子、 17…マクロ入力端子、 18…マクロ出力端子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 北城 岳彦 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5B024 AA15 BA25 BA29 CA16 EA02 5F038 DF05 DF16 DT05 DT15 DT17 EZ20 5L106 AA01 DD00 EE00 FF01 GG00

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 複数のDRAM回路と、 テスト制御信号入力を受けて前記各DRAM回路に対する入
    出力制御及びテスト制御を並行に行う機能を有する制御
    回路と、 前記制御回路により制御され、DRAMマクロ信号入力を前
    記複数のDRAM回路の任意の一個に機能を有する入力セレ
    クタと、 前記制御回路により制御され、通常動作時には前記複数
    のDRAM回路の任意の一個の出力信号を選択してマクロ出
    力端子に出力させ、テスト時には前記複数のDRAM回路の
    各出力信号を選択制御してマクロ出力端子に出力させる
    機能を有する出力セレクタとを具備することを特徴とす
    る半導体集積回路。
  2. 【請求項２】 前記制御回路は、前記各DRAM回路に対す
    るテストを並行に行う際、各DRAM回路の最初のロウにつ
    いて、１個のDRAM回路の各カラム順にメモリセルをアク
    セスする動作を各DRAM回路に対して順次行わせ、この
    後、各DRAM回路の次のロウから最後のロウに対して、前
    記最初のロウに対する動作と同様の動作を順次行わせる
    ことを特徴とする請求項１記載の半導体集積回路。
  3. 【請求項３】 複数のDRAM回路と、 前記複数のDRAM回路にそれぞれ対応して設けられ、制御
    信号入力を受けてそれぞれ対応するDRAM回路の入出力制
    御及びテスト制御を行う機能を有する複数の制御回路
    と、 前記制御信号入力を受けて制御され、通常動作時には前
    記複数のDRAM回路の任意の一個の出力信号を選択してマ
    クロ出力端子に出力させ、テスト時には前記複数のDRAM
    回路の各出力信号を選択制御してマクロ出力端子に出力
    させる機能を有する出力セレクタとを具備することを特
    徴とする半導体集積回路。
  4. 【請求項４】 前記制御回路は、それぞれ対応するDRAM
    回路のテストを行う際、それぞれ対応するDRAM回路の最
    初のロウについて各カラム順にメモリセルをアクセスす
    る動作を行わせ、この後、次のロウから最後のロウに対
    して、前記最初のロウに対する動作と同様の動作を順次
    行わせることを特徴とする請求項３記載の半導体集積回
    路。
  5. 【請求項５】 前記制御回路は、制御信号入力端子に接
    続されており、前記制御信号入力端子から他のマクロ回
    路を介することなく直接に制御回路を制御可能であるこ
    とを特徴とする請求項１乃至４のいずれか１項に記載の
    半導体集積回路。
  6. 【請求項６】 複数のDRAM回路と、 制御信号入力を受けて前記複数のDRAM回路を同時にかつ
    個別に制御する個別制御機能を有する個別制御回路と、 DRAMマクロ信号入力を、前記複数のDRAM回路の任意の一
    個に供給する機能を有する入力セレクタと、 前記複数のDRAM回路の任意の一個の出力信号を選択して
    マクロ出力端子に出力させる機能を有する出力セレクタ
    とを具備することを特徴とする半導体集積回路。
  7. 【請求項７】 前記個別制御回路は、制御信号入力を受
    けると、各DRAM回路から順次にデータを読み出して外部
    に転送する動作を繰り返すように制御することを特徴と
    する請求項６記載の半導体集積回路。
  8. 【請求項８】 前記個別制御回路は、１個のDRAM回路に
    バンクアクティブ信号BACTを供給し、前記出力セレクタ
    を前記１個のDRAM回路の出力信号の選択が可能な状態に
    制御し、前記１個のDRAM回路の各カラムから順次にデー
    タを読み出して出力した後、ビット線プリチャージ信号
    BPRCを供給するように制御し、 かつ、前記１個のDRAM回路に読み出し制御信号READを供
    給している間に、別の１個のDRAM回路にバンクアクティ
    ブ信号BACTを供給し、前記１個のDRAM回路にビット線プ
    リチャージ信号BPRCを供給している間に、前記出力セレ
    クタを前記別の１個のDRAM回路の出力信号の選択が可能
    な状態に制御することにより、前記１個のDRAM回路から
    １回分のデータの読み出しが完了すると、直ちに、前記
    別の１個のDRAM回路の各カラムから順次にデータを読み
    出して出力することを可能としたことを特徴とする請求
    項７記載の半導体集積回路。
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