JP2003100906A - 半導体装置 - Google Patents

半導体装置

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Abstract

(57)【要約】 【課題】 電源配線を増強しつつ有効なユーザの配線領
域を確保し、且つコストの増加を抑え得ることが困難で
あった。 【解決手段】 基本単位ブロック１２−２の上層には、
第２のデータ線１８が配置されている。第２のデータ線
１８に沿って第１の配線可能領域２０が設けられ、この
第１の配線可能領域２０に第１の電源配線３１が配置さ
れる。基本単位ブロック１２−１の上には、第１の配線
可能領域２０と直交方向に第２の配線可能領域２１が設
けられ、この第２の配線可能領域２１に第１の電源配線
３１と同層の第２の電源配線３２が設けられている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置、例え
ばＡＳＩＣ（Application Specific IntegratedCircuit
s）に係わり、特に、ロジック回路等と混載されるメモ
リマクロに関する。
【０００２】
【従来の技術】近年、多層配線技術が進み、メモリセル
アレイ上に１２８本以上もの広いバス幅を有するグロー
バル配線のようなデータ線が配設されるようになってい
る。このようなグローバル配線は、信号の遅延を抑える
ため、厚い膜厚の上層配線層で構成されることが多い。
一方、このグローバル配線はメモリセルアレイ上の全領
域を覆うようにレイアウトされることは稀である。一般
的には、電源配線やその他の通過配線とともにレイアウ
トされる。これら電源配線やその他の通過配線は、グロ
ーバル配線の間にグローバル配線と平行に配置される。
メモリセルアレイ上に配置された電源配線において、グ
ローバル配線に沿った方向には複数の電源配線を設ける
ことができる。このため、グローバル配線に沿った方向
において、電源配線のトータルの抵抗値を低くすること
ができる。しかし、グローバル配線と直交する方向は、
グローバル配線を横切る電源配線を設けることが困難で
ある。このため、電源配線の数が極端に少なく制限さ
れ、その長さ及び配設位置も制限される。例えばグロー
バル配線と直交する方向において、電源配線は、グロー
バル配線の一方の端部に１本配置される。このため、グ
ローバル配線と直交する方向に配置される電源配線のト
ータルの抵抗値が高くなる。このような従来の電源配線
の配置の場合、メモリセルアレイの全領域に十分な電圧
を供給することが困難であった。
【０００３】また、上記従来のレイアウトの場合、通過
配線を配置するための配線可能領域はグローバル配線と
平行する一方向にだけしか許されてない。このように一
方向だけにレイアウトされた配線可能領域は、ユーザに
とって、利用価値が乏しく、有効に活用されることが少
ない。この問題点を解決するためには、さらに上層に、
前記配線可能領域と直交方向に配線層を設けることが考
えられる。しかし、この場合、生産コストが増加すると
いう問題がある。
【０００４】
【発明が解決しようとする課題】近年、ＡＳＩＣに適用
されるメモリマクロ、例えばＤＲＡＭ（ダイナミックＲ
ＡＭ）マクロが盛んに開発されている。このＤＲＡＭマ
クロにおいて、マクロないに配置される電源ピンの位置
に関する制約の緩和、及びマクロの上層を通過するユー
ザの配線領域に関する制約の緩和が特に要求されてい
る。すなわち、ＤＲＡＭマクロの面積は、チップ全体の
数十％を占める。このため、ＤＲＡＭマクロをチップの
どこに配置するかは、チップ全体のフロアプランに大き
な影響を与える。例えば上記のように電源配線が低抵抗
な方向と高抵抗な方向を有するＤＲＡＭマクロは、複数
の電源ピンをマクロのある一辺に設けなければならない
という制約が生じる。この制約のため、ＤＲＡＭマクロ
をチップ周辺に配置された電源パッドの近傍に配置する
必要が生じる。しかも、ＤＲＡＭマクロ上を通過するユ
ーザの配線領域の方向に制限がある場合、その制約を満
足させるために、ＤＲＡＭマクロをチップの四隅に配置
しなければならない。
【０００５】また、ＤＲＡＭマクロは、高動作周波数及
びデータ線の高ビット幅などが要求されている。動作周
波数を上げる場合、消費電流が増加する。これを補うた
め、電源配線を増加する必要がある。しかし、データ線
の間に配設された電源配線だけでは十分ではなく、特に
データ線と直交方向に電源配線を追加する必要が生じ
る。
【０００６】一方、データ線のビット幅を増加するため
にはデータ線を階層化することが有効である。それを実
現するためには配線層を追加する必要がある。ところ
が、ビット幅を増加するために追加されたデータ配線
は、既存のデータ線と平行方向とする必要がある。この
構成では、電源配線も既存の電源配線と平行となる。こ
のため、データ線と直交方向の電源配線を強化すること
が困難である。また、データ線と直交方向にユーザの配
線領域を提供することもできない。つまり、電源配線の
強化とデータ線幅の追加、及びユーザの配線領域を提供
するためには、最低でも２層の配線層を追加する必要が
ある。しかし、この場合、製造工程が増加するととも
に、コストが増大するという問題がある。
【０００７】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、電源配線を
増強できるとともに、有効なユーザの配線領域を確保で
き、しかもコストの増加を抑え得る半導体装置を提供し
ようとするものである。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
上記課題を解決するため、複数の第１の基本単位ブロッ
クを有し、前記各第１の基本単位ブロックは、マトリク
ス状に配列された複数のメモリセルを有するメモリセル
アレイと、前記メモリセルを選択する第１の選択線と、
前記第１の選択線と直交して配置され、前記選択された
メモリセルからのデータを伝送する第１のデータ線と、
前記第１のデータ線に接続されたセンスアンプとを有
し、前記複数の第１の基本単位ブロックのうち端部に位
置する１つの第１の基本単位ブロックを除く、他の基本
単位ブロックの上層に、前記第１のデータ線と同一方向
に設けられ、前記第１のデータ線に選択的に接続される
複数の第２のデータ線と、前記複数の第１の基本単位ブ
ロックの上層に、前記第２のデータ線と並行して配置さ
れた第１の配線と、前記複数の第１の基本単位ブロック
のうち端部に位置する１つの第１の基本単位ブロックの
上層で、前記第１の配線と直交方向に配置され第２の配
線とを具備している。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
【００１０】（第１の実施形態）図１は、本発明の第１
の実施形態に係るメモリマクロ、例えばＤＲＡＭマクロ
の一例を示している。このＤＲＡＭマクロ１１は、例え
ば２つの基本単位ブロック１２−１、１２−２と、二階
層のデータ線により構成されている。第１階層を構成す
る基本単位ブロック１２−１、１２−２は同一構成であ
る。このため、基本単位ブロック１２−１の構成を説明
し、基本単位ブロック１２−２については、基本単位ブ
ロック１２−１と同一部分に同一符号を付す。
【００１１】基本単位ブロック１２−１は、メモリセル
アレイ１３、ロウデコーダ１４、カラムデコーダ１５、
第１のセンスアンプ１６、複数の選択トランジスタ１７
により構成されている。メモリセルアレイ１３には、複
数のメモリセルＭＣがマトリクス状に配置されている。
各メモリセルＭＣは、例えば１つのトランジスタＴｒ
と、１つのキャパシタＣｐにより構成されている。これ
らメモリセルＭＣは第１の選択線としてのワード線ＷＬ
と第１のデータ線としてのビット線ＢＬに接続されてい
る。このメモリセルアレイは、例えば１Ｍｂｉｔの記憶
容量を有し、５１２本のワード線ＷＬと、２０４８本の
ビット線ＢＬを有している。
【００１２】前記ワード線ＷＬは前記ロウデコーダ１４
に接続され、このロウデコーダ１４により選択される。
ビット線ＢＬは、前記第１のセンスアンプ１６に接続さ
れている。この第１のセンスアンプ１６はビット線ＢＬ
の電位を増幅する。前記カラムデコーダ１５には、複数
のカラム選択線ＣＳＬが接続されている。このカラム選
択線ＣＳＬは前記選択トランジスタ１７のゲートに接続
されている。これら選択トランジスタ１７の電流通路の
一端部は前記第１のセンスアンプ１６に接続され、電流
通路の他端部は後述する第２のデータ線に接続されてい
る。これら選択トランジスタ１７は、カラムデコーダ１
５の出力信号に応じて前記ビット線ＢＬを第２のデータ
線に接続する。
【００１３】基本単位ブロック１２−２の上層には、ビ
ット線ＢＬと同一方向に複数の第２のデータ線１８が設
けられている。これら第２のデータ線１８は、基本単位
ブロック１２−１、１２−２の選択トランジスタ１７の
電流通路の他端に接続されている。これら第２のデータ
線１８は、基本単位ブロック１２−２に隣接して配置さ
れた第２のセンスアンプ１９に接続されている。
【００１４】基本単位ブロック１２−１、１２−２の上
層で、複数の第２のデータ線１８に隣接して複数の第１
の配線可能領域２０が設けられている。一般に、ＤＲＡ
Ｍにおいて、第１のデータ線としてのビット線ＢＬは、
リソグラフィ技術が許す限りの微少な配線パターンとさ
れる。選択トランジスタ１７はビット線ＢＬを選択的に
第２のデータ線１８に接続する。このため、第２のデー
タ線１８の本数はビット線の数の１／４又は１／８程度
に削減される。このため、余った領域を第１の配線可能
領域２０として使用することができる。この第１の配線
可能領域２０は、第２のデータ配線１８と同一の配線層
であり、例えばユーザが通過配線を形成するための領域
として使用される。
【００１５】ＤＲＡＭマクロ１１の端部に位置する基本
単位ブロック１２−１において、前記メモリセルアレイ
１３の上層には第２のデータ線１８が形成されていな
い。この部分に前記第１の配線可能領域２０と直交方向
に第２の配線可能領域２１が設けられている。この第２
の配線可能領域２１は、第１の配線可能領域２０と同層
である。この第２の配線可能領域２１も例えばユーザが
通過配線を形成するための領域として使用される。
【００１６】図２は、図１に示す矢印ＩＩ−ＩＩ線に沿
った断面図である。図２において、図１と同一部分には
同一符号を付す。
【００１７】ワード線ＷＬは例えばポリシリコンにより
形成されたゲート配線層ＧＣと第２の配線層Ｍ２で構成
されている。ゲート配線層ＧＣと第２の配線層Ｍ２は、
メモリセルアレイ内の数ヵ所で、図示せぬコンタクトに
より短絡されている。ワード線を二層の配線層で構成す
る理由は、高抵抗のゲート配線層ＧＣで生じる信号の伝
送遅延を低減するためである。
【００１８】一方、ビット線ＢＬは、ゲート配線層ＧＣ
と第２の配線層Ｍ２の間に位置する第１の配線層Ｍ１で
構成される。
【００１９】通過配線２２は、第３の配線層Ｍ３で構成
される。この通過配線２２は前記第２の配線可能領域２
１に配置されている。図２には示していないが、第２の
データ線１８も第３の配線層Ｍ３により構成される。
【００２０】図３は、図１に示した第１の配線領域２０
と第２の配線可能領域２１をＤＲＡＭマクロ１１の電源
配線の敷設領域として使用する例を示している。図３に
おいて、図１と同一部分には同一符号を付し、詳細な説
明は省略する。
【００２１】図３に示すＤＲＡＭマクロ１１は、さら
に、２つの基本単位ブロック１２−３、１２−４を有し
ている。基本単位ブロック１２−３、１２−４内の構成
は基本単位ブロック１２−１、１２−２と同様である。
これら基本単位ブロック１２−３、１２−４も基本単位
ブロック１２−１、１２−２と同様に、第１階層であ
る。これら基本単位ブロック１２−２、１２−３、１２
−４の上方には、前記第２のデータ線１８が配置されて
いる。基本単位ブロック１２−１〜１２−４の上方に
は、第２のデータ線１８と同一方向に第１の配線可能領
域２０が設けられている。各第１の配線可能領域２０に
は、第２の第２のデータ線１８に沿って第１の電源配線
３１が形成されている。この第１の電源配線３１は、第
２の第２のデータ線１８と同一の配線層である。
【００２２】また、前記第２の配線可能領域２１には、
第２の電源配線３２が形成されている。この第２の電源
配線３２の一端部は、例えば半導体チップの周辺部に配
置された電源パッド３３に接続されている。第２の電源
配線３２は各第１の電源配線３１の一端部に接続されて
いる。
【００２３】さらに、前記第２のセンスアンプ１９の上
層には、例えば前記第２の電源配線３２と平行して第３
の電源配線３４が形成されている。この第３の電源配線
３４の一端部は、例えば半導体チップの周辺部に配置さ
れた電源パッド３５に接続されている。第３の電源配線
３４は各第１の電源配線３１の他端部に接続されてい
る。このようにして、複数の第１の電源配線３１には第
２、第３の電源配線３２、３４を介して電源が供給され
る。
【００２４】図４は、図３のＩＶ−ＩＶ線に沿った断面
図である。図４に示すように、第２のデータ線１８、第
１の電源配線３１は、第３の配線層Ｍ３により形成され
ている。
【００２５】ところで、メモリの記憶容量が増加する
と、第２のデータ線１８の配線長が長くなる。これに伴
う信号の伝送遅延を抑えるため、第２のデータ線１８
は、第３の配線層Ｍ３のように、膜厚の厚い上層の配線
層を用いることが有効である。また、この厚い配線層は
電源配線としても有用であることは言うまでもない。前
述したように、第１の配線層Ｍ１はメモリセルアレイ内
の第１のデータ線としてのビット線ＢＬに使用され、第
２の配線層Ｍ２はワード線ＷＬに使用されている。これ
らの第１、第２の配線層Ｍ１、Ｍ２はメモリセルアレイ
の高密度実装を可能にするために、リソグラフィ技術が
許す限りの狭い間隔で敷設されている。また、狭間隔の
配置を可能とするため、第１、第２の配線層Ｍ１、Ｍ２
は膜厚が薄い。これに対して、第３の配線層Ｍ３の膜厚
は、第１、第２の配線層Ｍ１、Ｍ２のそれのほぼ２倍に
設定されている。このため、第３の配線層（Ｍ３）は配
線層自体が低抵抗であり、且つ下層との配線間容量を削
減できるため、消費電力が小さく、信号の高速な伝送が
可能となる。
【００２６】図５（ａ）（ｂ）は、第１の実施形態の動
作を示すものであり、図５（ａ）は、シミュレーション
に適用した半導体チップを概略的に示し、図５（ｂ）は
シミュレーション結果を示している。
【００２７】図５（ａ）に示すように、半導体チップ４
１は、例えば２つのＤＲＡＭマクロ４２、４３を有して
いる。図５（ａ）において、図３と同一部分には同一符
号を付している。ＤＲＡＭマクロ４２、４３の相互間に
は、電源配線４４が設けられている。この電源配線４４
の一端部は電源パッド４５に接続されている。この電源
配線４４は、ＤＲＡＭマクロ４２、４３の各第２、第３
の電源配線３２、３４に接続されている。
【００２８】上記構成において、電源パッド３３，３５
からＤＲＡＭマクロ４２、４３に電源を供給し、ＤＲＡ
Ｍマクロ４２、４３の各部の電源電位をシミュレーショ
ンした。
【００２９】図５（ｂ）は、図５（ａ）に示す矢印４６
方向から見たシミュレーション結果を示している。図５
（ｂ）に示すように、第１の実施形態に示す構成の場
合、ＤＲＡＭマクロ４２、４３の各部の電位の低下が少
ない。換言すれば、ＤＲＡＭマクロ４２、４３の全領域
にほぼ等しい電源電圧を供給することができる。
【００３０】図６（ａ）は、各ＤＲＡＭマクロの第２の
配線可能領域２１に電源配線を敷設しない場合の構成の
一例を示し、図６（ｂ）は図６（ａ）に示す構成のシミ
ュレーション結果を示している。図６（ｂ）に示すよう
に、第２の配線可能領域２１に電源配線を敷設しない場
合、第１の電源配線３１のそれぞれに十分な電源電圧を
供給することが困難である。このため、各ＤＲＡＭマク
ロの中央部において電源電位の低下が顕著となる。
【００３１】上記第１の実施形態によれば、ＤＲＡＭマ
クロ１１は、複数のメモリセルアレイ１３を有し、第１
のデータ線としてのビット線ＢＬより上層に第１のデー
タ線に沿って複数の第２のデータ線１８を配置してい
る。これら第２のデータ線１８に沿い、複数の第１の配
線可能領域２０を設け、さらに、第２のデータ線１８の
形成されていないメモリセルアレイ１３の上層に第２の
データ線１８と直交方向に第２の配線可能領域２１を設
けている。したがって、第２のデータ線１８と平行な方
向、及び第２のデータ線１８と直交方向に第１、第２の
配線可能領域２０、２１がある。このため、配線の自由
度を増加でき、有効な配線可能領域を提供できる。
【００３２】また、第２のデータ線１８に沿い、複数の
メモリセルアレイに対応して、複数の第１の電源配線３
１を配置している。複数のメモリセルアレイのうち一端
部に位置するメモリセルアレイの上には第２のデータ線
１８を設けず、第２のデータ線１８と同層で、第２のデ
ータ線１８と直交方向に第２の電源配線３２を配置して
いる。第２の電源配線３２は第１の電源配線３１の一端
部に共通接続されている。第１の電源配線３１の他端部
は、第１の電源配線３１と直交して配置された第３の電
源配線３４により共通接続されている。このため、第
２、第３の電源配線３２、３４により、複数の第１の電
源配線３１に電源を供給することができる。したがっ
て、ＤＲＡＭマクロの全領域にほぼ均等に電源を供給す
ることができ、ＤＲＡＭの安定動作を図ることができ
る。しかも、第２のデータ線１８、第１乃至第３の電源
配線３１、３２、３４は同一の配線層に形成されてい
る。このため、配線層を追加する必要がなく、製造コス
トを低減できる。
【００３３】（第２の実施形態）図７は、第２の実施形
態を示すものであり、第１の実施形態と同一部分には同
一符号を付す。第２の実施形態は、メモリマクロとして
のＤＲＡＭマクロを用いてＡＳＩＣとして全体チップを
設計する場合について考える。
【００３４】図７に示すＤＲＡＭマクロは、図３に示す
ＤＲＡＭマクロと基本単位ブロックの数が相違するだけ
で、基本的な構成は図３に示すＤＲＡＭマクロと同一で
ある。したがって、図７において、図３と同一部分には
同一符号を付し、詳細な説明は省略する。
【００３５】図７に示すＤＲＡＭマクロ１１は、例えば
１６Ｍｂｉｔの記憶容量を有し、１５個の基本単位ブロ
ック１２−１、１２−２〜１２−１５が配置されてい
る。現在の製造技術において、１つのＤＲＡＭマクロ１
１のサイズは、例えば５ｍｍ×２ｍｍとなる。図７に示
すＤＲＡＭマクロ１１の場合、第２のセンスアンプ１９
が配置された辺側に１２８本のデータ入出力バスＩ／Ｏ
ＢＳが配置される。このように幅の広いデータ入出力バ
スＩ／ＯＢＳを長い距離に亘って敷設した場合、大きな
面積を必要とする。したがって、データ入出力バスＩ／
ＯＢＳを短くするため、データ入出力バスＩ／ＯＢＳの
近傍にロジック回路が配置される。しかし、極端に細長
い長方形のチップは、１枚のウェハから採れるチップ数
を減少させる。また、このような形状のチップはパッケ
ージに封印する際にも問題が生じることがある。これら
のことを考慮すると、４つのＤＲＡＭマクロをその短辺
方向に横に並べ、チップ形状を例えば１０ｍｍ×１０ｍ
ｍの正方形に仕上げることが最良である。
【００３６】図８は、図７に示すＤＲＡＭマクロ１１を
４個用いた半導体チップのフロアプランの一例を示して
いる。半導体チップ５１は、ほぼ正方形とされている。
半導体チップ５１の周辺部には、複数のパッド５２が配
置されている。ＤＲＡＭマクロ１１−１は、半導体チッ
プ５１の例えば角部に配置されている。ＤＲＡＭマクロ
１１−２は、ＤＲＡＭマクロ１１−１のパッドとは反対
側に、ＤＲＡＭマクロ１１−１と並行して配置されてい
る。ＤＲＡＭマクロ１１−２の第２、第３の電源配線３
２、３４、及び第２の配線可能領域２１は、ＤＲＡＭマ
クロ１１−１の第２、第３の電源配線３２、３４、及び
第２の配線可能領域２１に連続されている。
【００３７】また、ＤＲＡＭマクロ１１−３は、半導体
チップ５１の例えば一辺部に沿って配置されている。Ｄ
ＲＡＭマクロ１１−４は、ＤＲＡＭマクロ１１−３のパ
ッドとは反対側に、ＤＲＡＭマクロ１１−３と並行して
配置されている。ＤＲＡＭマクロ１１−４の第２、第３
の電源配線３２、３４、及び第２の配線可能領域２１
は、ＤＲＡＭマクロ１１−３の第２、第３の電源配線３
２、３４、及び第２の配線可能領域２１に連続されてい
る。
【００３８】ＤＲＡＭマクロ１１−１、１１−２のデー
タ入出力バスＩ／ＯＢＳは、ユーザ領域に形成されたロ
ジック回路５３に接続される。また、ＤＲＡＭマクロ１
１−３、１１−４のデータ入出力バスＩ／ＯＢＳは、ユ
ーザ領域に形成されたロジック回路５４に接続される。
【００３９】さらに、ＤＲＡＭマクロ１１−１の第２、
第３の電源配線３２、３４はそれぞれ電源パッド５２ａ
に接続される。ＤＲＡＭマクロ１１−２への電源供給は
ＤＲＡＭマクロ１１−１の第２、第３の電源配線３２、
３４にそれぞれ接続された、ＤＲＡＭマクロ１１−２の
第２、第３の電源配線３２、３４を介して行われる。
【００４０】また、ＤＲＡＭマクロ１１−３の第２、第
３の電源配線３２、３４はそれぞれ複数の電源パッド５
２ａに接続されている。ＤＲＡＭマクロ１１−４への電
源供給はＤＲＡＭマクロ１１−３の第２、第３の電源配
線３２、３４にそれぞれ接続された、ＤＲＡＭマクロ１
１−４の第２、第３の電源配線３２、３４を介して行わ
れる。
【００４１】また、第１の配線可能領域２０と第２の配
線可能領域２１をユーザ配線領域として解放している。
このため、ＤＲＡＭマクロ１１−１，１１−２の連続し
た第２の配線可能領域２１にユーザが使用する通過配線
５５を設けることができる。この通過配線５５の一端部
は例えば複数のパッド５２に接続され、他端部は例えば
ロジック回路５６に接続される。
【００４２】ＤＲＡＭマクロ１１−１の外部において、
通過配線５５と第２の電源配線３２とが交差することが
考えられる。しかし、ＤＲＡＭマクロ１１−１とパッド
の相互間の領域は、配線に関する規制が緩和されてい
る。このため、この領域において電源配線より下層の配
線を利用することにより、配線層を増加することなく、
通過配線と電源配線とを交差させることができる。
【００４３】さらに、ＤＲＡＭマクロ１１−３，１１−
４の連続した第２の配線可能領域２１にも、同様にユー
ザが使用する通過配線５７を設けることが可能である。
【００４４】上記第２の実施形態によれば、複数のＤＲ
ＡＭマクロを各ＤＲＡＭマクロの第２、第３の電源配線
３２，３４が連続するように、並べて配置している。こ
のため、電源パッドの近傍に配置されたＤＲＡＭマクロ
を介してその隣のＤＲＡＭマクロへ電源を供給すること
ができる。したがって、電源パッドに隣接しないＤＲＡ
Ｍマクロに電源を供給することができるため、ＤＲＡＭ
マクロの配置に関する制約を緩和することができる。
【００４５】また、上記構成の場合、ＤＲＡＭマクロの
データ入出力バスＩ／ＯＢＳと反対側に、必ずしも電源
パッドを設ける必要がない。このため、フロアプランの
自由度を向上できる。しかも、ＤＲＡＭマクロ１１−
２，１１−４のように、チップの中央付近にＤＲＡＭマ
クロを配置することも可能である。このため、ＤＲＡＭ
マクロの配置に関する制約を緩和することができる。
【００４６】さらに、第１の配線可能領域２０と第２の
配線可能領域２１をユーザ配線領域として解放してい
る。このため、第１、第２の配線可能領域２０、２１に
ユーザの信号線を配置することが可能となる。したがっ
て、ユーザの配線において、迂回配線を減少できるた
め、配線長を短縮でき、信号の高速伝送が可能となる。
【００４７】一方、図９は、図６（ａ）に示すＤＲＡＭ
マクロを用いた半導体チップのフロアプランの一例を示
している。
【００４８】図６（ａ）に示すＤＲＡＭマクロは、デー
タ線方向の電源配線は強固である。しかし、データ線と
直交する方向の電源配線は高抵抗である。この欠点を補
うため、データ線方向の電源配線を電源パッドに接続す
る必要がある。このため、４つのＤＲＡＭマクロ６２−
１、６２−２、６２−３、６２−４は、半導体チップ６
１の電源パッドにそれぞれ対応して配置する必要があ
る。複数の電源配線６３の一端部は、複数の電源パッド
６４ａにそれぞれ接続されている。また、電源配線６３
と直交する電源配線６５は、電源パッド６４ｂにそれぞ
れ接続されている。このように、各ＤＲＡＭマクロへの
電源供給に関して、第２の実施形態に比べて多くパッド
を必要とするため、ＤＲＡＭマクロの配置が制約され
る。
【００４９】また、ＤＲＡＭマクロ６２−１、６２−
２、６２−３、６２−４は、電源配線６３と直交方向の
配線可能領域を有していない。このため、複数の信号パ
ッド６４ｃと、ＤＲＡＭマクロ６２−１、６２−２、６
２−３、６２−４の相互間に配置されたロジック回路６
６とを接続する各配線６７は、ＤＲＡＭマクロ６２−
１、６２−２、６２−３、６２−４の周囲を迂回する必
要がある。このため、配線６５の配線長が長くなり、信
号の伝送速度が低下する可能性がある。
【００５０】また、電源配線６３と直交方向の配線可能
領域を有していないため、第２の実施形態のように、複
数のＤＲＡＭマクロを電源配線６３と直交方向に配置す
ることが困難である。
【００５１】このように、図９に示すフロアプランに比
べて、第２の実施形態に示すフロアプランが優れている
ことが明らかである。
【００５２】（第３の実施形態）図１０は、本発明の第
３の実施形態を示している。第３の実施形態は、高速動
作を目指してデータ線を３階層としている。さらに、電
源配線も２階層としている。図１０において、図１、図
３と同一部分には同一符号を付す。
【００５３】図１０において、ＤＲＡＭマクロ７１は、
２階層の基本単位ブロックを有している。基本単位ブロ
ック１２−１、１２−２，１２−３，１２−４は、それ
ぞれ第１階層の基本単位ブロックを構成している。各基
本単位ブロック１２−１、１２−２，１２−３，１２−
４の構成は、第１、第２の実施形態と同様である。これ
ら４つの基本単位ブロック１２−１、１２−２，１２−
３，１２−４、及び第２のセンスアンプ１９、選択トラ
ンジスタ７３により、第２階層の基本単位ブロック７２
−１，７２−２，７２−３，７２−４がそれぞれ構成さ
れている。各基本単位ブロック１２−１、１２−２，１
２−３，１２−４の第１のセンスアンプ１６は選択トラ
ンジスタ１７、及び第２のデータ線１８を介して第２の
センスアンプ１９に接続される。
【００５４】第２階層の基本単位ブロック７２−２，７
２−３，７２−４の上層に複数の第３のデータ線７４が
配置されている。これら第３のデータ線７４の一端部
は、第２階層の基本単位ブロック７２−４に隣接して配
置された第３のセンスアンプ７５に接続されている。第
２階層の基本単位ブロック７２−１，７２−２，７２−
３，７２−４の各第２のセンスアンプ１９は、選択トラ
ンジスタ７３を介して第３のデータ線７４に接続され
る。
【００５５】ＤＲＡＭマクロ７１の端部に位置する第２
階層の基本単位ブロック７２−１を構成する第２のセン
スアンプ１９は、基本単位ブロック７２−１に隣接して
配置されている。このため、基本単位ブロック７２−１
の上層に第３のデータ線７４を敷設する必要がない。そ
こで、このスペースに第３のデータ線７４と同じ配線層
を用いて、第３のデータ線７４と直交方向に複数の第２
の電源配線７６が敷設される。この第２の電源配線７６
は、第２のデータ線１８と同層の第１の電源配線３１に
接続される。第２の電源配線７４は、第１、第２の実施
形態における第２、第３の電源配線３２，３４に相当す
る。
【００５６】一方、他の第２階層の基本単位ブロック７
２−２，７２−３，７２−４上には、第３のデータ線７
４が敷設されている。しかし、第２のデータ線１８と同
様にその配線間隔には余裕がある。そこで、第３のデー
タ線７４と同層に、第３のデータ線７４に沿って第３の
電源配線７７が敷設される。第１の電源配線１８も第３
の電源配線７７と同一方向に敷設されている。このた
め、第１、第３の電源配線１８，７７に沿った方向にお
けるトータルの配線抵抗を非常に低くすることができ
る。
【００５７】第２の電源配線７６に供給された電流は、
基本単位ブロック７２−１，７２−２，７２−３，７２
−４の第１、第３の電源配線１８，７７に流れる。した
がって、ＤＲＡＭマクロ７１のどの方向にも十分な電源
を供給できる。
【００５８】図１１は、図１０のＸＩ−ＸＩ線に沿った
断面図であり、図１０と同一部分には、同一符号を付
す。図１１に示すように、第２のデータ線１８及び第１
の電源配線３１は第３層配線Ｍ３により形成され、第３
のデータ線７４、第３の電源配線７７は第４層配線Ｍ４
により構成されている。
【００５９】ここで、データ線を階層構造とした場合、
高速動作が実現できる理由について簡単に説明する。図
１０に示すように、第３のデータ線７４は、数ｍｍに及
ぶ非常に長い配線である。低抵抗でかつ低い結合容量の
上層配線を用いることにより配線遅延を軽減している。
しかし、それでも第３のデータ線７４の結合容量は１ｐ
Ｆを越える。このため、第３のデータ線７４を駆動する
には大きな電流駆動能力を有するドライバが必要であ
る。したがって、第３のデータ線７４に接続される第２
のセンスアンプ１９及び第３のセンスアンプ７５を構成
するトランジスタのチャネル幅は２０μｍ程の大きさと
なる。これに対して、第２のデータ線１８は配線長が短
い。これに伴い配線に寄生する結合容量も小さくなる。
この第２のデータ線１８に多数接続される第１のセンス
アンプ１６を構成するトランジスタのチャネル幅は２μ
ｍ程度である。すなわち、チップ内の占有面積を小さく
抑えるため、第１のセンスアンプ１６を構成するトラン
ジスタのサイズを大きくすることができない。したがっ
て、第２のデータ線１８の寄生容量が小さいことは高速
動作を実現するために重要である。
【００６０】さらに、ＤＲＡＭセルを構成するトランジ
スタのチャネル幅は０．２μｍ程度であり、このトラン
ジスタに接続される第１のデータ線としてのビット線Ｂ
Ｌはさらに低容量であることが求められる。例えば１０
ｎｓ程度の高速動作を実現するために、配線容量は１０
０ｆＦ以下である必要がある。
【００６１】一方、高速動作が可能なデータ線構造を用
いた場合、半導体を高速に動作させると、それに伴い消
費電流が増加してしまう。前述したように、データ線の
階層化は高速動作には重要な技術である。しかし、その
消費電流によって電源配線の電位が低下しては、高速動
作が不可能である。
【００６２】第３の実施形態によれば、データ線を階層
構造し、且つ、その動作に必要な低抵抗の電源配線を形
成している。したがって、電源配線の電位低下を防止し
て高速動作を実現できる。しかも、データ線と電源配線
を同一の階層構造とすることにより、これらを同一の製
造工程で形成することができる。このため、製造コスト
の増加を抑えることができる利点を有している。
【００６３】図１２、図１３は、第１階層の基本単位ブ
ロック１２−１〜１２−４に適用される第１のセンスア
ンプの一例を示している。第１階層の基本単位ブロック
１２−１〜１２−４において、ビット線ＢＬの間隔は、
リソグラフィ技術が許す限りの狭い間隔で敷設されてい
る。このため、センスアンプのピッチを緩和する必要が
ある。
【００６４】図１２は、例えば第１のセンスアンプ１
６、及び選択トランジスタ１７をメモリセルアレイＭＣ
の両側に配置した場合を示している。
【００６５】図１３は、シェアードセンスアンプ構成を
示している。この場合、隣接するメモリセルアレイＭＣ
Ａにより第１のセンスアンプ１６が共有される。すなわ
ち、メモリセルアレイに属する第１のデータ線に対し
て、選択トランジスタ１７を介して第１のセンスアンプ
１６が接続される。このような構成とすることにより、
一層センスアンプの占有面積を削減できる。
【００６６】尚、上記第１乃至第３の実施形態は、本発
明をＤＲＡＭマクロに適用した場合について説明した。
しかし、これに限定されるものではなく、他のメモリマ
クロに適用することも可能である。
【００６７】その他、本発明の要旨を変えない範囲にお
いて種々変形実施可能なことは勿論である。
【００６８】
【発明の効果】以上、詳述したように本発明によれば、
電源配線を増強できるとともに、有効なユーザの配線領
域を確保でき、しかもコストの増加を抑え得る半導体装
置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すものであり、配
線可能領域を示す回路構成図。
【図２】図１に示す矢印ＩＩ−ＩＩ線に沿った断面図。
【図３】本発明の第１の実施形態を示すものであり、電
源配線を示す回路構成図。
【図４】図３のＩＶ−ＩＶ線に沿った断面図。
【図５】図５（ａ）は、第１の実施形態の動作をシミュ
レーションするための半導体チップを概略的に示す平面
図、図５（ｂ）は図５（ａ）に示す半導体チップのシミ
ュレーション結果を示す特性図。
【図６】図６（ａ）は、図５（ａ）と異なる構成の半導
体チップを示す平面図、図６（ｂ）は図６（ａ）に示す
半導体チップのシミュレーション結果を示す特性図。
【図７】本発明の第２の実施形態に係るメモリマクロの
一例を示す平面図。
【図８】図７に示すメモリマクロを用いた半導体チップ
のフロアプランの一例を示す平面図。
【図９】図６（ａ）に示すＤＲＡＭマクロを用いた半導
体チップのフロアプランの一例を示す平面図。
【図１０】本発明の第３の実施形態に係るメモリマクロ
の一例を示す平面図。
【図１１】図１０のＸＩ−ＸＩ線に沿った断面図。
【図１２】第３の実施形態に適用されるセンスアンプの
一例を示す構成図。
【図１３】第３の実施形態に適用されるセンスアンプの
他の例を示す構成図。
【符号の説明】
１１、１１−１〜１１−４…ＤＲＡＭマクロ、 １２−１〜１２−１５…基本単位ブロック、 １３…メモリセルアレイ（ＭＣＡ）、 １４…ロウデコーダ（ＲＤＣ）、 １５…カラムデコーダ（ＣＤＣ）、 １６…第１のセンスアンプ（Ｓ／Ａ）、 １７…選択トランジスタ、 ＭＣ…メモリセル、 ＢＬ…ビット線（第１のデータ線）、 ＷＬ…ワード線、 １８…第２のデータ配線、 １９…第２のセンスアンプ、 ２０、２１…第１、第２の配線可能領域、 ３１、３２、３４…第１、第２、第３の電源配線、 ５２ａ…電源パッド、 ５３、５４、５６…ロジック回路、 ５５…通過配線、 ７２−１〜７２−４…第２階層の基本単位ブロック、 ７３…選択トランジスタ、 ７４…第３のデータ線、 ７５…第３のセンスアンプ、 ７６…第２の電源配線、 ７７…第３の電源配線。

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 複数の第１の基本単位ブロックを有し、 前記各第１の基本単位ブロックは、 マトリクス状に配列された複数のメモリセルを有するメ
    モリセルアレイと、前記メモリセルを選択する第１の選
    択線と、 前記第１の選択線と直交して配置され、前記選択された
    メモリセルからのデータを伝送する第１のデータ線と、 前記第１のデータ線に接続されたセンスアンプとを有
    し、 前記複数の第１の基本単位ブロックのうち端部に位置す
    る１つの第１の基本単位ブロックを除く、他の基本単位
    ブロックの上層に、前記第１のデータ線と同一方向に設
    けられ、前記第１のデータ線に選択的に接続される複数
    の第２のデータ線と、 前記複数の第１の基本単位ブロックの上層に、前記第２
    のデータ線と並行して配置された第１の配線と、 前記複数の第１の基本単位ブロックのうち端部に位置す
    る１つの第１の基本単位ブロックの上層で、前記第１の
    配線と直交方向に配置され第２の配線とを具備すること
    を特徴とする半導体装置。
  2. 【請求項２】 前記第１の配線は、第１の電源配線であ
    り、前記第２の配線は、前記第１の電源配線に接続され
    る第２の電源配線と、通過配線であることを特徴とする
    請求項１記載の半導体装置。
  3. 【請求項３】 複数の第１の基本単位ブロックを有し、 前記各第１の基本単位ブロックは、 マトリクス状に配列された複数のメモリセルを有するメ
    モリセルアレイと、 前記メモリセルを選択する第１の選択線と、 前記第１の選択線と直交して配置され、前記選択された
    メモリセルからのデータを伝送する第１のデータ線と、 前記第１のデータ線に接続されたセンスアンプとを有
    し、 前記複数の第１の基本単位ブロックのうち端部に位置す
    る１つの第１の基本単位ブロックを除く、他の基本単位
    ブロックの上層に、前記第１のデータ線と同一方向に設
    けられ、前記第１のデータ線に選択的に接続される複数
    の第２のデータ線と、 前記複数の第１の基本単位ブロックの上層に、前記第２
    のデータ線と並行して配置された複数の第１の電源配線
    と、 前記複数の第１の基本単位ブロックのうち端部に位置す
    る１つの第１の基本単位ブロックの上層で、前記第１の
    電源配線と直交方向に配置され、前記第１の電源配線の
    一端部に接続された第２の電源配線と、 前記第２のデータ線と同層で、前記第１の電源配線と直
    交方向に配置され、前記第１の電源配線の他端部に共通
    接続された第３の電源配線と、 前記複数の第１の基本単位ブロックのうち端部に位置す
    る１つの第１の基本単位ブロックの上層で、前記第２の
    電源配線に沿って配置された配線とを具備することを特
    徴とする半導体装置。
  4. 【請求項４】 前記複数の第１の基本単位ブロックの前
    記第２、第３の電源配線方向に隣接して配置された複数
    の第２の基本単位ブロック、これら第２の基本単位ブロ
    ックは前記第１の基本単位ブロックと同一構成とされ、
    前記第２の基本単位ブロックの第２、第３の電源配線の
    一端部は、前記第１の基本単位ブロックの前記第２、第
    ３の電源配線の他端部に接続されることを特徴とする請
    求項３記載の半導体装置。
  5. 【請求項５】 前記第１の基本単位ブロックの配線は第
    １の通過配線であることを特徴とする請求項３記載の半
    導体装置。
  6. 【請求項６】 前記第２の基本単位ブロックの配線は第
    ２の通過配線であり、この第２の通過配線の端部は前記
    第１の基本単位ブロックの前記第１の通過配線の端部に
    接続されることを特徴とする請求項５記載の半導体装
    置。
  7. 【請求項７】 周辺に複数の電源パッド及び複数の信号
    パッドを含むパッド群が配置された半導体チップと、 前記半導体チップの一辺に配置された前記パッド群に沿
    って配置された第１のメモリマクロと、 第１のメモリマクロの前記パッド群と反対側に配置され
    た第２のメモリマクロとを有し、 前記第１、第２のメモリマクロは複数の基本単位ブロッ
    クを有し、 前記各基本単位ブロックは、 マトリクス状に配列された複数のメモリセルを有するメ
    モリセルアレイと、前記メモリセルを選択する第１の選
    択線と、 前記第１の選択線と直交して配置され、前記選択された
    メモリセルからのデータを伝送する第１のデータ線と、 前記第１のデータ線に接続されたセンスアンプとを有
    し、 前記第１のデータ線より上層で、第１のデータ線と並行
    に設けられ、前記第１のデータ線に選択的に接続される
    複数の第２のデータ線と、 前記第２のデータ線と同層で、第２のデータ線と並行し
    て配置された複数の第１の電源配線と、 前記第２のデータ線と同層で、前記第１の電源配線と直
    交方向に配置され、前記第１の電源配線の一端部に共通
    接続された第２の電源配線と、 前記第２のデータ線と同層で、前記第１の電源配線と直
    交方向に配置され、前記第１の電源配線の他端部に共通
    接続された第３の電源配線と、 前記第２のデータ線と同層で、前記第２の電源配線に沿
    って配置された配線とを具備することを特徴とする半導
    体装置。
  8. 【請求項８】 前記第１のメモリマクロの前記第２、第
    ３の電源配線の一端部は前記電源パッドに接続されるこ
    とを特徴とする請求項７記載の半導体装置。
  9. 【請求項９】 前記第２のメモリマクロの前記第２、第
    ３の電源配線の一端部は前記第１のメモリマクロの前記
    第２、第３の電源配線の他端部に接続されることを特徴
    とする請求項８記載の半導体装置。
  10. 【請求項１０】 前記第１のメモリマクロの前記配線
    は、前記第２のメモリマクロの前記配線と連続されるこ
    とを特徴とする請求項７記載の半導体装置。
  11. 【請求項１１】 複数の第１階層の基本単位ブロック
    と、 前記複数の第１階層の基本単位ブロックを含む複数の第
    ２階層の基本単位ブロックとを有し、 前記各第１階層の基本単位ブロックに設けられた第１の
    データ線と、 前記複数の第１階層の基本単位ブロックの上層に配置さ
    れ、前記第１のデータ線と選択的に接続される第２のデ
    ータ線と、 前記複数の第２階層の基本単位ブロックのうち、端部に
    位置する１つの第２階層の基本単位ブロックを除く他の
    基本単位ブロックの上層に前記第２のデータ線に沿って
    配置され、前記第２のデータ線に選択的に接続される第
    ３のデータ線と、 前記複数の第１階層の基本単位ブロックの上層に、前記
    第２のデータ線に沿って配置された第１の電源配線と、 前記複数の第２階層の基本単位ブロックのうち、端部に
    位置する１つの第２階層の基本単位ブロックの上層に、
    前記第３のデータ線と直交方向に配置され、前記第１の
    電源配線に接続された第２の電源配線とを具備すること
    を特徴とする半導体装置。
  12. 【請求項１２】 前記第１階層の基本単位ブロックは、 複数のメモリセルを有するメモリセルアレイと、 前記第１のデータ線と直交して配置され、前記メモリセ
    ルを選択する選択線と、 前記第１のデータ線に接続されたセンスアンプと、 前記第１のデータ線を前記第２のデータ線に接続する第
    １の選択回路とを具備することを特徴とする請求項１１
    記載の半導体装置。
  13. 【請求項１３】 前記第２階層の基本単位ブロックは、
    前記第２のデータ線の電位を増幅する第２のセンスアン
    プと、 前記第２のデータ線を前記第３のデータ線に接続する第
    ２の選択回路とを具備することを特徴とする請求項１２
    記載の半導体装置。
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