DE102006021022A1

DE102006021022A1 - Speichermodul und Speichersystem

Info

Publication number: DE102006021022A1
Application number: DE102006021022A
Authority: DE
Inventors: Hong-Kyun Seongnam Kim; Do-Chan Choi
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2005-05-03
Filing date: 2006-04-28
Publication date: 2006-12-28
Also published as: US20070038831A1; JP2006313538A; KR100588599B1

Abstract

Die Erfindung bezieht sich auf ein Speichermodul und ein korrespondierendes Speichersystem sowie auf ein damit ausgerüstetes Computersystem. DOLLAR A Erfindungsgemäß umfasst das Speichermodul eine Mehrzahl von Halbleiterspeicherbauelementen, die konfiguriert sind, um erste Daten zu speichern, wobei wenigstens eines hiervon eine niedrigere Latenz aufweist. Ein erfindungsgemäßes Speichersystem umfasst eine Mehrzahl von Speichermodulen (200), wobei wenigstens ein Speichermodul (210) davon eine niedrigere Latenz aufweist. DOLLAR A Verwendung in der Halbleiterspeichertechnologie.

Description

Die Erfindung betrifft ein Speichermodul und ein korrespondierendes Speichersystem sowie ein damit ausgerüstetes Computersystem.

In einem Halbleiterspeicherbauelement ist eine vorbestimmte Zeitperiode von einer Eingabe eines Lesebefehls bis zu einer Ausgabe von Lesedaten erforderlich. Die vorbestimmte Zeitperiode wird als Latenz bezeichnet. Die Latenz variiert entsprechend dem Typ des Halbleiterspeicherbauelements. Unter den Halbleiterspeicherbauelementen haben einige Halbleiterspeicherbauelemente, wie ein dynamischer Speicher mit direktem Zugriff (DRAM), ein statischer Speicher mit direktem Zugriff (SRAM) usw., eine relativ niedrige Latenz.

Seit elektronische Geräte, wie Computer, immer komplizierter werden und mehr Funktionen aufweisen, sind Halbleiterspeicherbauelemente zur Verwendung in den elektronischen Geräten erforderlich, welche eine erhöhte Kapazität aufweisen. Daher kann es vorteilhafter sein, statt mehrerer separater Halbleiterspeicherbauelemente ein Speichermodul zu verwenden, in welchem eine Mehrzahl von Halbleiterspeicherbauelementen auf einer Leiterplatte (PCB) montiert ist.

Der Erfindung liegt das technische Problem zugrunde, ein Speichermodul und ein korrespondierendes Speichersystem sowie ein Computersystem bereitzustellen, welche eine vergleichsweise hohe Betriebsgeschwindigkeit bei ziemlich niedriger Latenz ermöglichen.

Die Erfindung löst dieses Problem durch die Bereitstellung eines Speichermoduls mit den Merkmalen des Patentanspruchs 1, eines Speichersystems mit den Merkmalen des Patentanspruchs 8 und eines Computersystems mit den Merkmalen des Patentanspruchs 13. Vorteilhafte Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.

Die Erfindung stellt ein Speichermodul mit einer niedrigeren Latenz sowie ein Speichersystem zur Verfügung, welches durch Einbindung eines Speichermoduls mit einer niedrigeren Latenz in das Speichersystem eine verbesserte Leistungsfähigkeit aufweist.

Vorteilhafte Ausführungsformen der Erfindung sind in den Zeichnungen dargestellt und werden nachfolgend beschrieben. Es zeigen:
1 eine schematische Darstellung eines Speichersystems,
2A und 2B Draufsichten auf ein Ausführungsbeispiel eines Speichermoduls mit einer niedrigen Latenz, welches im Speichersystem gemäß 1 enthalten sein kann,
3A und 3B Draufsichten auf ein anderes Ausführungsbeispiel eines Speichermoduls mit einer niedrigen Latenz, welches im Speichersystem gemäß 1 enthalten sein kann,
4 ein Zeitablaufdiagramm, welches eine Latenz eines Speichermoduls während eines Lesevorgangs darstellt, und
5 eine schematische Darstellung eines Computersystems mit einem Speichersystem wie jenem von 1.
1 zeigt ein Speichersystem gemäß einem exemplarischen Ausführungsbeispiel der Erfindung, welches eine Mehrzahl von Speichermodulen 200 und eine Speichersteuereinheit 100 umfasst. Die Mehrzahl von Speichermodulen 200 umfasst ein Speichermodul 210 mit einer relativ niedrigen Latenz und normale Speichermodule 220, 230, 240, 250, 260, 270 und 280 mit einer normalen Latenz. Obwohl in 1 dargestellt ist, dass das Speichersystem nur ein Speichermodul 210 mit einer niedrigen Latenz und sieben normale Speichermodule 220, 230, 240, 250, 260, 270 und 280 umfasst, kann die Anzahl von Speichermodulen mit einer niedrigen Latenz und die Anzahl der normalen Speichermodule mit normaler Latenz des Speichersystems in verschiedenen Ausführungsformen variieren.
Zusätzlich umfasst das Speichersystem einen Hauptbus 150, über welchen ein Signal und Daten zwischen der Speichersteuerschaltung 100 und den Speichermodulen 200 übertragen werden. Die Speichersteuerschaltung 100 kann ein „Tag", d.h. ein Identifizierungskennzeichen, 110 umfassen. Die Speichersteuerschaltung 100 steuert den Betrieb der Speichermodule 200.
Die Speichersteuerschaltung 100 erkennt Speichermodule 200 mit einer niedrigen Latenz durch Verwendung des Identifizierungskennzeichens 110, so dass die Speichermodule 200 mit der niedrigen Latenz als normale Cachespeicher verwendet werden können. Zudem kann jedes der Speichermodule 210, 220, 230, 240, 250, 260, 270 und 280 einen fort geschrittenen Speicherpuffer (AMB) als Speicherpuffer umfassen. Der AMB sollte in Übereinstimmung mit einem speziellen Protokoll entworfen werden, das für jeden Typ von Halbleiterspeicherbauelement geeignet ist.
Wenn das Halbleiterspeicherbauelement, mit welchem das Speichermodul ausgerüstet ist, beispielsweise ein statischer Speicher mit direktem Zugriff (SRAM) ist, sollte der AMB ein SRAM-Protokoll unterstützen, und wenn das Halbleiterspeicherbauelement, mit welchem das Speichermodul ausgerüstet ist, ein dynamischer Speicher mit direktem Zugriff (DRAM) ist, sollte der AMB ein DRAM-Protokoll unterstützen. Es ist wünschenswert, dass das Speichermodul mit der niedrigen Latenz näher an der Speichersteuerschaltung als die normalen Speichermodule angeordnet ist.
Die 2A und 2B zeigen Draufsichten auf das Speichermodul 210 aus 1 mit niedriger Latenz. 2A zeigt eine erste Seite des Speichermoduls 210 mit niedriger Latenz, und 2B zeigt eine zweite Seite des Speichermoduls 210. In den 2A und 2B wird aus Gründen der Klarheit auf interne Busse und Übertragungsleitungen verzichtet, durch welche Signale übertragen werden.
Unter Bezugnahme auf die 2A und 2B kann das Speichermodul 210 mit niedriger Latenz aus 1 eine Leiterplatte (PCB) 300, eine Mehrzahl von Halbleiterspeicherbauelementen 311 bis 328, eine Mehrzahl von Modulanschlüssen TABS und einen Speicherpuffer 329 umfassen. Zudem umfasst das Speichermodul 210 mit niedriger Latenz einen nicht dargestellten internen Bus zur Übertragung von Signalen und Daten zwischen dem Speicherpuffer 329 und der Mehrzahl von Modulanschlüssen TABS. Das Speichermodul 210 mit niedriger Latenz in den 2A und 2B ist beispielsweise ein vollständig gepuffertes Dual-Inline-Speichermodul (FBDIMM), welches den fortgeschrittenen Speicherpuffer (AMB) als Speicherpuffer 329 verwendet. Der AMB ist ein Speicherpuffer, welcher die Anforderungen des Standards des Joint Electron Devices Engineering Councils (JEDEC) erfüllt, der eine parallel-zu-seriell Datentransformation vorschreibt.
Die jeweiligen Halbleiterspeicherbauelemente 311 bis 328 in den 2A und 2B umfassen ein DRAM mit niedriger Latenz. Die Mehrzahl der Modulanschlüsse TABS wird verwendet, um Signale und Daten zwischen dem Speichermodul 210 und externen Einheiten zu übertragen. Der Speicherpuffer 329 puffert Daten, welche von den Halbleiterspeicherbauelementen 311 bis 328 ausgegeben werden, um die gepufferten Daten den Modulanschlüssen TABS zur Verfügung zu stellen. Zudem puffert der Speicherpuffer 329 ein Signal und Daten, welche von einer externen Einheit über die Modulanschlüsse TABS eingegeben werden, um das gepufferte Signal und die gepufferten Daten den Halbleiterspeicherbauelementen 311 bis 328 zur Verfügung zu stellen.
Die 3A und 3B zeigen Draufsichten auf das Speichermodul 210 aus 1 mit niedriger Latenz gemäß einem anderen erfindungsgemäßen Ausführungsbeispiel. 3A zeigt eine erste Seite des Speichermoduls 210 mit niedriger Latenz, und 3B zeigt eine zweite Seite des Speichermoduls 210. In den 3A und 3B wird aus Gründen der Klarheit auf interne Busse und Übertragungsleitungen verzichtet, durch welche Signale übertragen werden.
Unter Bezugnahme auf die 3A und 3B kann das Speichermodul 210 mit niedriger Latenz aus 1 eine PCB 400, eine Mehrzahl von Halbleiterspeicherbauelementen 411 bis 428, eine Mehrzahl von Modulanschlüssen TABS und einen Speicherpuffer 429 umfassen. Zudem umfasst das Speichermodul 210 mit niedriger Latenz einen nicht dargestellten internen Bus zur Übertragung von Signalen und Daten zwischen dem Speicherpuffer 429 und der Mehrzahl von Modulanschlüssen TABS. Das Speichermodul 210 mit niedriger Latenz in den 2A und 2B ist ein vollständig gepuffertes Dual-Inline-Speichermodul (FBDIMM), welches den fortgeschrittenen Speicherpuffer (AMB) als Speicherpuffer 429 verwendet. Der AMB ist ein Speicherpuffer, welcher die Anforderungen des Standards des JEDEC erfüllt.
Ein Teil der in den 3A und 3B dargestellten jeweiligen Halbleiterspeicherbauelemente 411 bis 414, 419 bis 423 kann SRAMs mit niedriger Latenz entsprechen, und die verbleibenden Halbleiterspeicherbauelemente 415 bis 418, 424 bis 428 können normalen DRAMs entsprechen, die eine normale Latenz aufweisen. Die SRAMs 411 bis 414, 419 bis 423 sind auf der linken Seite von der Mitte der PCB 400 aus gesehen angeordnet und die normalen DRAMs 415 bis 418, 424 bis 428 mit der normalen Latenz sind auf der rechten Seite in den 3A und 3B angeordnet. Es sei jedoch angemerkt, dass die Halbleiterspeicherbauelemente 411 bis 428 in beliebigen anderen Kombinationen aus den SRAMs mit niedriger Latenz und den normalen DRAMs gebildet werden können.
Die Mehrzahl der Modulanschlüsse TABS wird zur Übertragung von Signalen zwischen dem Speichermodul 210 und einer externen Einheit verwendet. Der Speicherpuffer 429 puffert Daten, welche von den Halbleiterspeicherbauelementen 411 bis 428 ausgegeben werden, um die gepufferten Daten den Modulanschlüssen TABS zur Verfügung zu stellen. Zudem puffert der Speicherpuffer 429 ein Signal und Daten, welche von einer externen Einheit über die Modulanschlüsse TABS eingegeben werden, und stellt das gepufferte Signal und die gepufferten Daten den Halbleiterspeicherbauelementen 411 bis 428 zur Verfügung.
4 zeigt ein Zeitablaufdiagramm, welches eine Latenz eines Speichermoduls während eines Lesevorgangs darstellt. In 4 bezeichnet „CK" einen Takt, der in einem Speichersystem verwendet wird, und „CMD" bezeichnet einen Befehl. „DQ(A)" bezeichnet Daten, die vom Speicher in einem Fall ausgegeben werden, dass alle Speicherbauelemente im Speichermodul DRAMs mit niedriger Latenz umfassen. „DQ(B)" bezeichnet Daten, die vom Speicher in einem Fall ausgegeben werden, dass eine Hälfte der Speicherbauelemente im Speichermodul SRAMs umfassen und die verbleibende Hälfte der Speicherbauelemente DRAMs umfassen. Zusätzlich bezeichnet „DQ(C)" Daten, die vom Speicher ausgegeben werden, wenn alle Speicherbauelemente im Speichermodul die normalen DRAMs mit der normalen Latenz umfassen.
Das Speichersystem gemäß 4 arbeitet in einem 4-Bit-Bündelmodus, das bedeutet, dass das Speichersystem vier Dateneinheiten D1 bis D4 oder D5 bis D8 in Reaktion auf einen Lesebefehl ausgibt, der alle zwei Taktperioden des Taktes CK erzeugt wird. Wenn alle Speicherbauelemente im Speichermodul SRAMs umfassen, weist DQ(A) die Latenz von LAT1 auf. Wenn eine Hälfte der Speicherbauelemente des Speichermoduls SRAMs umfasst und die verbleibende Hälfte normale DRAMs umfasst, weist DQ(B) die Latenz von LAT2 auf. Zusätzlich weist DQ(C) die Latenz von LAT3 auf, wenn alle Speicherbauelemente im Speichermodul normale DRAMs mit einer normalen Latenz umfassen.
Unter Bezugnahme auf 4 wird ersichtlich, dass, wenn eine Hälfte der Speicherbauelemente im Speichermodul SRAMs umfasst und die verbleibende Hälfte DRAMs umfasst, Daten ungefähr eine Taktperiode früher ausgegeben werden, als wenn alle Speicherbauelemente normale DRAMs mit einer normalen Latenz umfassen. Das heißt, dass, wenn die Taktperiode des Taktes CK ungefähr 3,8ns beträgt und eine Hälfte der Speicherbauelemente im Speichermodul SRAMs umfasst und die verbleibende Hälfte normale DRAMs umfasst, die Latenz verglichen damit, dass das Speichermodul nur aus DRAMs mit einer normalen Latenz aufgebaut ist, um ungefähr 3,8ns reduziert wird. Zusätzlich können, wenn alle Speicherbauelemente im Speichermodul SRAMs umfassen, Daten ungefähr sechs Taktperioden früher als bei einem Speichermodul ausgegeben werden, in dem alle Speicherbauelemente normale DRAMs umfassen.
In einem Speichersystem, das in einem 8-Bit-Bündelmodus arbeitet, was bedeutet, dass das Speichersystem acht Dateneinheiten D1 bis D8 in Reaktion auf einen Lesebefehl ausgibt, können Daten ungefähr zwei Taktperioden früher ausgegeben werden als bei einem Speichermodul, dessen Speicherbauelemente normale DRAMs mit einer normalen Latenz umfassen, wenn eine Hälfte der Speicherbauelemente des Speichermoduls SRAMs umfasst und die verbleibende Hälfte normale DRAMs umfasst.
Das heißt, dass, wenn die Taktperiode des Taktes CK ungefähr 3,8ns beträgt und eine Hälfte der Speicherbauelemente im Speichermodul SRAMs umfasst und die verbleibende Hälfte normale DRAMs umfasst, die Latenz des Speichermoduls verglichen damit, dass alle Speicherbauelemente im Speichermodul DRAMs mit einer normalen Latenz umfassen, um ungefähr 7,6ns reduziert wird.
5 zeigt eine schematische Darstellung eines erfindungsgemäßen Ausführungsbeispiels eines Computersystems, das eine Mehrzahl von Speichermodulen 540 und 550, eine Speichersteuereinheit 520, einen Kanal 530 und einen Prozessor 510 umfasst. Zusätzlich umfasst das Computersystem Hauptbusse 560 und 570, welche verwendet werden, um Daten und Signale zwischen der Speichersteuerschaltung 520 und der Mehrzahl von Speichermodulen 540 und 550 zu übertragen. Im Computersystem gemäß 5 werden beispielsweise Daten mit 72Bit gleichzeitig durch die Hauptbusse 560 und 570 übertragen. Die Mehrzahl von Speichermodulen 540 umfasst Speichermodule 541 bis 548 und die Mehrzahl von Speichermodulen 550 umfasst Speichermodule 551 bis 558.
Jedes der Speichermodule 540 und 550 umfasst wenigstens ein Speichermodul mit niedriger Latenz. Die Speichersteuerschaltung 520 steuert einen Betrieb der Speichermodule 541 bis 548 und 551 bis 558. Die Hauptbusse werden verwendet, um Signale und Daten zwischen der Speichersteuerschaltung 520 und der Mehrzahl von Speichermodulen 540 und 550 zu übertragen. Der Prozessor 510 steuert die Speichersteuerschaltung und führt verschiedene Signalverarbeitungen aus.
Der Prozessor 510 kann Cachespeicher L1, L2 und L3 umfassen. Zudem kann der Prozessor 510 die Speichermodule mit niedriger Latenz unter den Speichermodulen 541 bis 548, 551 bis 558 als zusätzlichen Cachespeicher verwenden.
Die Speichersteuerschaltung 520 gibt die Speichermodule mit niedriger Latenz, die als Cachespeicher verwendet werden sollen, unter Verwendung eines Identifizierungskennzeichens 521 frei, welches das Speichermodul mit niedriger Latenz unter den Speichermodulen erkennt.
Zusätzlich umfasst jedes der Speichermodule 541 bis 548 und 551 bis 558 den AMB als Speicherpuffer. Der AMB sollte in Übereinstimmung mit einem speziellen Protokoll entworfen werden, das für jeden Typ von Halbleiterspeicherbauelementen geeignet ist. Wenn beispielsweise das Halbleiterspeicherbauelement, mit dem das Speichermodul ausgerüstet ist, ein SRAM ist, sollte der AMB ein SRAM-Protokoll unterstützen, und wenn das Halbleiterspeicherbauelement, mit dem das Speichermodul ausgerüstet ist, ein DRAM ist, sollte der AMB ein DRAM-Protokoll unterstützen.
Obwohl die Erfindung hier unter Bezugnahme auf ein Halbleiterspeicherbauelement wie einem SRAM oder einem DRAM mit niedriger Latenz beschrieben wird, welches das Speichermodul mit niedriger Latenz bildet, wird angemerkt, dass auch jeder andere Typ von Halbleiterspeicherbauelement, der eine niedrige Latenz aufweist, verwendet werden kann, um das Speichermodul mit niedriger Latenz zu bilden.
Das Speichermodul und das Speichersystem können gemäß einem exemplarischen Ausführungsbeispiel der Erfindung einen FBDIMM umfassen, der nicht nur als ein mit einem Prozessor gekoppelter Cachespeicher wirkt, sondern auch als Pufferspeicher mit direktem Speicherzugriff (DMA). Die Abnahme der Leistungsfähigkeit eines Computersystems wird normalerweise durch die Zeitperiode verursacht, die eine zentrale Prozessoreinheit (CPU) benötigt, um Daten von einem Festplattenlaufwerk (HDD) oder einem Hauptspeicher zu holen. Durch Reduzieren der Latenz, d.h. der Zeitperiode, die zum Holen von Daten erforderlich ist, kann die Leistungsfähigkeit des Computersystems verbessert werden. Wenn das Speichermodul mit niedriger Latenz für den DMA-Pufferspeicher verwendet wird, kann die Latenz des Computersystems reduziert werden.
Um das Speichermodul mit niedriger Latenz als DMA-Pufferspeicher verwenden zu können, sollte ein Betriebssystem (OS) das Speichermodul mit niedriger Latenz erkennen. Daten, die von einem HDD usw. erfasst werden, können im Speichermodul mit niedriger Latenz gespeichert werden, um die Zeitperiode für einen Datenzugriff der zentralen Prozessoreinheit zu reduzieren. Zusätzlich können häufig bei einem Vorgang verwendete Daten im Speichermodul mit niedriger Latenz gespeichert werden, um die Geschwindigkeit des Gesamtsystems zu erhöhen.
Wie oben ausgeführt, kann in dem Speichermodul und Speichersystem gemäß exemplarischen Ausführungsbeispielen der Erfindung der Latenzzeitpunkt, an welchem Daten in Reaktion auf einen Lesebefehl ausgegeben werden, reduziert werden. Zudem kann das Speichermodul gemäß exemplarischen Ausführungsbeispielen der Erfindung als Cachespeicher, auf den von einem Prozessor zugegriffen wird, oder als DMA-Pufferspeicher verwendet werden.

Claims

Speichermodul mit – einer Mehrzahl von Halbleiterspeicherbauelementen (311 bis 328), die konfiguriert sind, um erste Daten zu speichern, wobei wenigstens eines der Halbleiterspeicherbauelemente eine niedrigere Latenz aufweist, – einer Mehrzahl von Modulanschlüssen (TABS), durch die ein Signal und Daten an/von einer externen Einheit übertragen werden, und – einem Speicherpuffer (329), der konfiguriert ist, um die ersten Daten zu puffern, die von den Halbleiterspeicherbauelementen an die Modulanschlüsse ausgegeben werden, und um zweite Daten und ein Signal zu puffern, die den Halbleiterspeicherbauelementen von einer externen Einheit über die Modulanschlüsse bereitgestellt werden.
Speichermodul nach Anspruch 1, das des Weiteren einen internen Bus aufweist, der konfiguriert ist, um ein Signal und Daten zwischen dem Speicherpuffer und der Mehrzahl von Modulanschlüssen zu übertragen.
Speichermodul nach Anspruch 1 oder 2, wobei der Speicherpuffer einem fortgeschrittenen Speicherpuffer entspricht, der eine seriell-zu-parallel Datentransformation mit einem Signal und Daten ausführt, die von einer externen Einheit bereitgestellt werden.
Speichermodul nach Anspruch 3, wobei der fortgeschrittene Speicherpuffer gemäß einem Protokoll für jeden Typ von Halbleiterspeicherbauelement entwickelt ist.
Speichermodul nach einem der Ansprüche 1 bis 4, wobei das Halbleiterspeicherbauelement mit niedrigerer Latenz einem dynamischen Speicher mit direktem Zugriff (DRAM) mit niedrigerer Latenz oder einem Netzwerk-DRAM entspricht.
Speichermodul nach einem der Ansprüche 1 bis 4, wobei das Halbleiterspeicherbauelement mit niedrigerer Latenz einem statischen Speicher mit direktem Zugriff (SRAM) mit niedrigerer Latenz entspricht.
Speichermodul nach einem der Ansprüche 1 bis 6, wobei alle Halbleiterspeicherbauelemente eine niedrigere Latenz aufweisen.
Speichersystem mit – einer Mehrzahl von Speichermodulen (200), wobei wenigstens eines der Speichermodule eine niedrigere Latenz aufweist, – einer Speichersteuereinheit (100) und – einem Hauptbus (150), der konfiguriert ist, um ein Signal und Daten zwischen der Speichersteuereinheit und den Speichermodulen zu übertragen.
Speichersystem nach Anspruch 8, das des Weiteren einen internen Bus umfasst, der konfiguriert ist, um ein Signal und Daten zwischen dem Speicherpuffer und Modulanschlüssen zu übertragen.
Speichersystem nach Anspruch 8 oder 9, wobei wenigstens eines der Speichermodule ein Speichermodul nach einem der Ansprüche 1 bis 7 ist.
Speichersystem nach einem der Ansprüche 8 bis 10, wobei das wenigstens eine Speichermodul als Cachespeicher benutzt wird.
Speichersystem nach einem der Ansprüche 8 bis 10, wobei das wenigstens eine Speichermodul als Pufferspeicher mit direktem Speicherzugriff benutzt wird.
Computersystem mit – einem Speichersystem nach einem der Ansprüche 8 bis 12 und – einem Prozessor (510), der konfiguriert ist, um die Speichersteuereinheit des Speichersystems zu steuern.