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Hintergrund
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1. Technisches Gebiet
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Diese Erfindung betrifft allgemein das Gebiet der Speichersysteme und betrifft insbesondere die Steuerung mehrerer Speicherkanäle.
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2. Hintergrund
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Durch die zunehmende Komplexität aktueller Computersysteme und durch die Fortschritte der Technologie, die zu immer höheren Prozessorgeschwindigkeiten führen, ist es zunehmend schwierig, das Systemverhalten zu optimieren, das häufig wesentlich von der Brandbreite und der Bearbeitungszeit bzw. Latenzzeit des Speichers des gegebenen Systems abhängt. Folglich kann das Zugreifen auf den Speicher mit der geringsten Wartezeit und der höchsten Ausnutzung der Speicherbandbreite das Verhalten des Systems verbessern und/oder optimieren. Wenn die erforderliche Zeit zum Zugreifen auf den Speicher und zum Abschließen einer gegeben Speicheranforderung anwächst, verlangsamt sich das System. Somit kann eine Verringerung der Zugriffszeit und/oder eine Zunahme des Durchsatzes auf dem Speicherbus das Systemverhalten vorteilhaft beeinflussen.
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In einer Vielzahl an Systemen, wozu Tischrechner, graphische Adapterkarten und Notebook-Computer u. a. gehören, werden dynamische Speicherelemente mit wahlfreiem Zugriff (DRAM) verwendet. DRAM-Bauelemente liefern viele Vorteile gegenüber anderen Speichertechnologien, wozu insbesondere statische Speicherbauelemente mit wahlfreiem Zugriff (SRAM) gehören. Diese Vorteile sind die hohe Speicherdichte und die geringe Leistungsaufnahme. Jedoch gehen diese Vorteile mit diversen Zeitverzögerungen einher, die beim Präparieren der Speicherzellen und anderer Komponenten in den DRAM-Bauelementen für einen nachfolgenden Zugriff auftreten, beispielsweise vor/nach jedem Lese/Schreibzugriff. Zu Beispielen derartiger Verzögerungen gehört die Zeit, die zum Ausführen einer Zeilenvoraufladung, einer Zeilenauffrischung und einer Zeilenaktivierung erforderlich ist. Um Speicheroperationen präziser zu verwalten und zu steuern, um diese Verzögerungen zu vermeiden, wurden zusätzliche Befehle - die zwischen dem Lese/Schreibzugriffen übertragen werden - eingeführt, woraus sich zusätzlicher Aufwand ergibt. Um das Systemverhalten und den Aufbau zu verbessern, indem die Speicherverwaltung für zentrale Verarbeitungseinheiten transparent gemacht wird, wird der Speicherzugriff typischerweise durch spezielle Speichersteuerungen verwaltet, die den Datenstrom zu/von dem Speicher steuern und die erforderlichen Speicherverwaltungsbefehle, etwa die Zeilenvoraufladung und die Zeilenaktivierung, ausführen. Ein großer Anteil an DRAM's, die heutzutage verwendet werden, gehören zur Familie der synchronen DRAM's mit doppelter Datenrate (DDR SDRAM). Ein DDR SDRAM (einschließlich eines DDR2 und DDR3) erreicht eine größere Bandbreite als ein SDRAM mit Einzeldatenrate, indem Daten auf der ansteigenden und abfallenden Flanke eines Synchronisiersignals auf der Grundlage des Systemtaksignals übertragen werden. Dies verdoppelt effektiv die Übertragungsrate, wodurch das Systemverhalten verbessert wird, ohne dass eine Vergrößerung der Frequenz des Speicherbusses erforderlich ist. Zusätzlich zur Datenübertragungsgeschwindigkeit wird das Leistungsverhalten eines Systems auch durch die Speicherbusbreite beeinflusst. Im Allgemeinen ist die Busbreite dadurch bestimmt, wie viele parallele Datenleitungen verfügbar sind, um mit den Speicherzellen zu kommunizieren. Die Busbreite einer Speichersteuerung legt auch fest, wie viele Datenbits die Steuerung gleichzeitig bewältigen kann. Dies kann von etwa 8 Bits in frühen Systemen bis 256 Bits in komplizierteren Systemen und Graphikkarten reichen. Um das DRAM-Verhalten weiter zu verbessern, werden im Hinblick auf die Busbreite viele Hauptplatinen mit Doppelkanalspeicherung konfiguriert, wodurch der Datendurchsatz zwischen dem DRAM und der Speichersteuerung durch effektives Verdoppeln der Busbreite verdoppelt wird.
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Die Doppelkanaltechnologie (oder allgemein die Mehrkanaltechnologie) wurde entwickelt, um hauptsächlich das Problem von Engstellen zu lösen. Wie zuvor angegeben ist, bestimmt der Aufbau einer Speichersteuerung typischerweise die Art und die Geschwindigkeit des DRAM's, der verwendet werden kann, sowie auch die maximale Größe jedes einzelnen Speichermoduls und die Gesamtspeicherkapazität des Systems. Es gibt Speichersteuerungen mit einer Vielzahl von eingebauten Merkmalen und Eigenschaften, aber diese waren in der Vergangenheit typischerweise so ausgebildet, dass eine Steuerung eines einzelnen Speicherkanals erreicht wurde. Vorteile einer Einzelkanalspeichersteuerung sind die geringen Kosten und die Flexibilität. Jedoch erzeugen Einzelkanalspeichersteuerungen eine Engstelle, wenn ihr Leistungsverhalten nicht ausreichend ist, um mit dem Leistungsverhalten der CPU Schritt zu halten. In vielen Fällen bleibt die CPU untätig, da keine Daten zum Bearbeiten vorhanden sind, wenn die Speichersteuerung nicht in der Lage ist, den erforderlichen Datenstrom aufrecht zu erhalten. Als allgemeine Regel gilt, dass die meisten Einzelkanalspeicher diese Engstelle bilden, wenn der Durchsatz des CPU-Busses den Busdurchsatz des einzelnen Speicherkanals übersteigt.
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Eine Doppelkanalkonfiguration umgeht typischerweise die Problematik einer Engstelle durch effektives Verdoppeln des Betrags an verfügbarer Speicherbandbreite. Anstelle eines Einzelspeicherkanals wird ein zweiter paralleler Kanal hinzugefügt, um die Engstelle zu reduzieren, indem zwei Speicherkanäle gleichzeitig betrieben werden. Somit kann die Doppelkanalarchitektur die bestehende SDRAM- (beispielsweise DDR) Technologie ausnutzen und kann das oder die Verfahren verbessern, mit denen auf den Speicher zugegriffen wird. Um Doppelkanalspeichersteuerungen zu verwenden, sind die DRAM-Bauelemente typischerweise auf zwei unterschiedliche Busse aufgeteilt, um den Speichersteuerungen den parallelen Zugriff zu ermöglichen, wodurch somit die theoretische Größe der Bandbreite des Busses verdoppelt wird. Aus Sicht des Funktionsverhaltens könnten mehr Kanäle eingerichtet werden (ein Kanal für jede DRAM-Zelle könnte eine ideale Lösung sein), aber auf Grund der Anschlusszahl, der Leitungskapazität und der Notwendigkeit für gleiche Länge für Leitungen mit parallelem Zugriff können zusätzliche Kanäle im Allgemeinen nur sehr schwer eingerichtet werden. Gegenwärtig werden graphische Subsysteme höherer Leistungsfähigkeit mit vier 64-Bitsimultanen Speichersteuerungen, die parallel arbeiten, versehen, um insgesamt 256 Datenleitungen gleichzeitig zu verwalten. In einigen Fällen werden Speichersteuerungen, die mehrere Kanäle handhaben können, so gestaltet, dass sie in einem „Mehrfachmodus“ arbeiten, wobei beispielsweise zwei 64-Bit-Speichersteuerungen verwendet werden, um ein 128-Bit-Speicherbauelement abzurufen, oder um eine einzelne logische 128-Bit-Schnittstelle zu verwalten.
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In der
US 2005/0033909 A1 wird eine Zweikanalarchitektur eines Speicherzugriffssystems beschrieben, die zwei separate Speicherkontroller aufweist, von denen jeder einen Speicherdatenbus, einen Speicheradressbus und einen Steuersignalbus umfasst.
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In vielen Rechnerarchitekturen, in denen hoch zuverlässige Speichersubsysteme erforderlich sind, werden redundante Speicherbauelemente und eine Fehlerkorrekturcodierung (ECC) verwendet, um mögliche Fehler zu korrigieren, die während des Betriebs auftreten können. Die ECC wird häufig mittels einem Mehr-Bit-Symbol aufgebaut, um Fehler zu korrigieren, die sich durch ein nicht funktionsfähiges Speicherbauelement ergeben. Diese Konfiguration/Verwendung der ECC wird häufig als „Chiptötungs-ECC“ bezeichnet. Doppelkanalkonfigurationen sind für die Chiptötungs-ECC relevant. Insbesondere ist die Chiptötungs-ECC ein Grund, warum Speichersteuerungen, die mehrere Kanäle unterstützen, so ausgebildet sind, dass sie in einem Mehrfachmodus arbeiten, wenn die durch die Chiptötungs-ECC erforderliche Bandbreite größer war als die Datenpfadbreite der Speicherbauelemente. Beispielsweise würde eine Unterstützung für eine x4-Chiptötungs-ECC bedeuten, dass jegliches 4-Bit-Symbol reparierbar ist, selbst wenn es vollständig falsch ist. Die Anzahl an x4-Symbolen, die von der Chiptötungs-ECC verwendet wird, bestimmt die Größe der erforderlichen Schnittstelle, d. h. der erforderlichen Breite des Datenpfads. Wenn beispielsweise 32-4 Symbole verwendet werden, würde eine 128-Bit-Schnittstelle erforderlich sein.
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Obwohl das gesamte Systemverhalten wesentlich verbessert werden kann, indem eine Peripherie für einen Doppelkanalspeicher vorgesehen wird, werden die Entwurfskomplexität und die Größe der Speichersteuerungen, die für die Handhabung von Doppelkanalkonfigurationen ausgebildet sind, unvermeidbar größer als bei Speichersteuerungen, die lediglich einen einzelnen Kanal verwalten, insbesondere, wenn eine Doppelkanalhandhabung sowohl in einer „vereinten“ als auch in einer „nicht vereinten“ Konfiguration erforderlich ist. Es ist daher problematisch, Speichersteuerungen zu gestalten und aufzubauen, die für eine Doppelkanalspeichersteuerung ausgebildet sind, während die Flächeneffizienz beibehalten wird und nicht wesentlich mehr Komplexität als in Speichersteuerungen erzeugt wird, die für die Handhabung lediglich eines einzelnen Speicherkanals ausgebildet sind.
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Andere entsprechende Probleme, die mit dem Stand der Technik verknüpft sind, werden für den Fachmann beim Vergleich derartiger konventioneller Technologie mit der vorliegenden Erfindung, wie sie hierin beschrieben ist, ersichtlich.
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Überblick über die Erfindung
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In der vorliegenden Erfindung wird bereitgestellt ein Verfahren zum Zugreifen auf einen Speicherkanal mit einem (2n)-Bit Datenpfad, wobei n eine positive Ganzzahl ist, wobei das Verfahren umfasst:
- Übertragen von Zugriffsinformation, die Adresseninformationen umfasst, zu einer ersten Speichersteuerung mit einem n-Bit-Datenpfad, um (2n)-Bit Datenblöcke über den Speicherkanal zu übertragen und/oder zu empfangen;
- Kopieren der Zugriffsinformation in eine zweite Speichersteuerung mit einem n-Bit-Datenpfad;
- in Reaktion auf das Übertragen der Zugriffsinformation und des Kopierens der Zugriffsinformation:
- Übertragen und/oder Empfangen eines ersten n-Bit-Bereichs jedes der (2n)-Bit Datenblöcke durch die erste Speichersteuerung über ihren n-Bit-Datenpfad; und
- Übertragen und/oder Empfangen eines verbleibenden n-Bit-Bereichs jedes der (2n)-Bit Datenblöcke durch die zweite Speichersteuerung über ihren n-Bit-Datenpfad; und weiterhin die Schritte umfassend:
- Übertragen an die erste Speichersteuerung einen oder mehrere (2n)-Bit Datenblöcke, die der Adresseninformation entsprechen, um den einen oder die mehreren (2n)-Bit Datenblöcke entsprechend der Adresseninformation zu speichern; und
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Kopieren des einen oder der mehreren (2n)-Bit Datenblöcke, die der Adresseninformation entsprechen, in die zweite Speichersteuerung.
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Es wird zudem bereitgestellt ein Speichersystem mit:
- einer ersten Speichersteuerung mit einem n-Bit-Datenpfad, wobei die erste Speichersteuerung ausgebildet ist, eine erste Art an Zugriffsinformation, die Adresseninformationen umfasst, zu empfangen, die zum Übertragen und/oder Empfangen entsprechender (2n)-Bit Datenblöcke über einen (2n)-Bit Speicherkanal vorgesehen ist;
- einer zweiten Speichersteuerung mit einem n-Bit-Datenpfad; und
- einem Steuerblock, der mit der ersten Speichersteuerung und der zweiten Speichersteuerung verbunden und ausgebildet ist, die erste Art an Zugriffsinformation, die von der ersten Speichersteuerung empfangen wird, in die zweite Speichersteuerung zu spiegeln;
- wobei die erste Speichersteuerung ausgebildet ist, einen ersten n-Bit-Bereich jedes der (2n)-Bit Datenblöcke über ihren n-Datenpfad entsprechend der empfangen ersten Art an Zugriffsinformation zu übertragen und/oder zu empfangen, und wobei die zweite Speichersteuerung ausgebildet ist, einen verbleibenden n-Bit-Bereich jedes der (2n)-Bit Datenblöcke über ihren n-Bit-Datenpfad gemäß der gespiegelten ersten Art an Zugriffsinformation zu übertragen und/oder zu empfangen;
- und wobei der Steuerblock weiterhin dazu ausgebildet ist, an die erste Speichersteuerung einen oder mehrere (2n)-Bit Datenblöcke zu übertragen, die der Adresseninformation entsprechen, um den einen oder die mehreren (2n)-Bit Datenblöcke entsprechend der Adresseninformation zu speichern; und
- den einen oder die mehreren (2n)-Bit Datenblöcke, die der Adresseninformation entsprechen, in die zweite Speichersteuerung zu kopieren.
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Andere Aspekte der Erfindung gehen aus dem Studium der folgenden detaillierten Beschreibung unter Bezugnahme auf die begleitenden Zeichnungen hervor, in denen:
- 1 eine Blockansicht eines anschaulichen Systems mit einer Speichersteuerung ist, die zum Zugreifen auf einen Speicher mittels eines Speicherbusses ausgebildet ist;
- 2 eine Teillogikblockansicht einer Ausführungsform der Speichersteuerung aus 1 ist;
- 3 eine detailliertere Blockansicht ist, in der eine Ausführungsform der Speichersteuerungskonfiguration aus 2 gezeigt ist; und
- 4 eine Blockansicht ist, in der eine Ausführungsform eines Aufbaus gezeigt ist, in welchem zwei 64-Bit-Speichersteuerungen verwendet werden, um 128-Bit-Daten für einen 128-Bit-Logikspeicherkanal bereitzustellen.
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Obwohl die Erfindung diversen Modifizierungen und alternativen Formen unterliegen kann, sind dennoch spezielle Ausführungsformen beispielhaft in den Zeichnungen gezeigt und werden nachfolgend detaillierter beschrieben. Zu beachten ist jedoch, dass die Zeichnungen und die Beschreibung nicht beabsichtigen, die Erfindung auf die spezielle offenbarte Form einzuschränken, sondern die Erfindung soll vielmehr alle Modifizierungen, Äquivalente und Alternativen abdecken, die innerhalb des Grundgedankens und des Schutzbereichs der vorliegenden Erfindung liegen, wie sie durch die angefügten Patentansprüche definiert ist.
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Art bzw. Arten zum Ausführen der Erfindung
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1 zeigt eine Blockansicht eines grundlegenden anschaulichen Systems 100, das ein Computersystem sein kann, in welchem eine Verarbeitungseinheit 100 mit einem Prozessorkern 101 eingerichtet ist, der mit einer Speichersteuerung 103 verbunden ist. In einigen Ausführungsformen ist der Prozessorkern 101 mit der Speichersteuerung 103 über eine Nordbrücke 107 gekoppelt, die ausgebildet ist, den Datenstrom zu und von dem Prozessorkern 101 zu verwalten. Die Speichersteuerung 103 ist mit einem Speicherbus 111 gekoppelt, über welchen die Speichersteuerung 103 den Zugriff zu dem Speicher 105 regelt, um den Datenaustausch zwischen der Verarbeitungseinheit 100 und dem Speicher 105 zu ermöglichen. Der Fachmann erkennt, dass das System 100 in vielfältiger Weise eingerichtet werden kann und dieses nur gezeigt ist, um den grundlegenden Aufbau darzustellen, in welchem der Speicherzugriff mittels einer Speichersteuerung gesteuert ist.
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In einer Gruppe aus Ausführungsformen umfasst die Speichersteuerung 103 Subschaltungen und/oder Komponenten, wozu Register zur Handhabung einer Reihe von Funktionen gehören, wie sie für das System 100 erforderlich sind. Beispielsweise enthält die Speichersteuerung 103 diverse Puffer für die Zwischenspeicherung von Daten, die zwischen dem Speicher 105 und dem Prozessorkern 101 ausgetauscht werden, und es kann eine Aufteilung in Sub-Steuerblöcke vorgesehen sein. In ähnlicher Weise kann der Speicher 105 mehrere Speicherelemente oder Speicherbauelemente in diversen Konfigurationen aufweisen, die ausgebildet sind, die Kommunikation mit der Speichersteuerung 103 über einen Speicherbus 111 abzuwickeln. Es sind diverse Ausführungsformen möglich und hierin berücksichtigt. Der Speicher 105 kann ein DRAM (dynamischer Speicher mit wahlfreiem Zugriff) sein und die Speichersteuerung 103 ist in diesem Falle eine DRAM-Steuerung. Insbesondere kann das System 100 einen DRAM mit doppelter Datenrate (DDRDRAM) beispielsweise einen DDR3-Speicher (Speicher 105) umfassen, der durch DDR3-Speichersteuerung 103 gesteuert ist. In einer Gruppe aus Ausführungsformen ist die DRAM-Steuerung 103 ausgebildet, den Zugriff auf die DRAM-Bauelemente 105 über mehr als einen Kanal, beispielsweise über duale Kanäle zu verwalten oder zu steuern.
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Beide DRAM-Kanäle besitzen eine spezifizierte Größe, beispielsweise eine Breite von 64-Bits. Somit ist ggf. ein einzelner DRAM-Kanal 64-Bits breit. Zwei DRAM-Kanäle parallel zueinander können daher eine effektive Busbreite von 128 Bits liefern. In einigen Systemkonfigurationen werden die beiden DRAM-Kanäle vorzugsweise miteinander „vereint“, um als eine einzelne logische 128-Bit-Schnittstelle zu fungieren. In gewissen anderen Systemkonfigurationen sind die beiden DRAM-Kanäle vorzugsweise „nicht vereint“, so dass diese als zwei unabhängige 64-Bit-Kanäle fungieren. Das Berücksichtigen beider Systemkonfigurationen erfordert das Bewahren der Unabhängigkeit der kleineren einzelnen Kanal-(Bus) Breite, was in dem zuvor genannten Beispiel das Beibehalten einer 64-Bit-Unabhängigkeit bedeuten würden. Zu beachten ist, dass, obwohl in den hierin erläuterten Ausführungsformen ein einzelner Kanal eine Busbreite von 64-Bits besitzt, in anderen Ausführungsformen ein einzelner Kanal eine andere Busbreite aufweisen kann, und es sind eine Vielzahl an Ausführungsformen und Systemkonfigurationen möglich und hierin berücksichtigt, in denen die Busbreite größer oder kleiner ist als 64 Bits.
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In einer Gruppe aus Ausführungsformen umfasst der DRAM 105 mehrere physikalische DIMM- (Doppelreihenspeichermodule). Das System 100 kann so ausgebildet sein, dass ein von der DRAM-Steuerung 103 angesprochner logischer DIMM entweder zwei identische physikalische 64-Bit DIMM's, die parallel betrieben werden, aufweist, um eine einzelne 128-Bit-Schnittstelle zu bilden (wie in einem vereinten Modus), oder er kann zwei physikalische 64-Bit-DIMM aufweisen (wie in einem nicht vereinten Modus). Um unabhängige 64-Bit-Kanäle beizubehalten, um damit die Möglichkeit zu bewahren, auf zwei 64-Bit breite logische DIMM zuzugreifen, ist die DRAM-Steuerung 105 mit zwei Speichersubsteuerungen versehen. Wie in 2 gezeigt ist, ist jede Speichersubsteuerung ausgebildet, mindestens einen jeweiligen einzelnen 64-Bit breiten Kanal im nicht vereinten Modus zu steuern, wobei eine der Steuerungen auch ausgebildet ist, einen 128-Bit-Kanal zu steuern. Wenn die beiden Speichersubsteuerungen im vereinten Modus betrieben werden, ist ein logisches DIMM ggf. zwei Kanäle breit. Für jedes physikalische DIMM eines logischen Doppelkanal-DIMM ist es unter Umständen erforderlich, dass sie in der Größe und somit den gesamten Zeitgeberparametern gleich sind, wobei beide Speichersubsteuerungen mit der gleichen Information programmiert sind. Wenn die Speichersubsteuerungen in einem 64-Bit-Modus betrieben werden, ist ein logischen DIMM äquivalent zu einem physikalischen 64-Bit-DIMM, wobei eine zugeordnete Speichersubsteuerung jeden Kanal steuert.
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Die in 2 gezeigte DRAM-Steuerung 203 repräsentiert eine mögliche Ausführungsform der DRAM-Steuerung 103, die in 1 gezeigt ist, und kann Speichersubsteuerungen 204 und 206 aufweisen, um entsprechend den Speicherkanal 0 bzw. 1 zu steuern. Die DRAM-Steuerung 203 ist ausgebildet, die Speichersubsteuerungen 204 und 206 entweder im vereinten oder nicht vereinten Modus zu betreiben. In der in 2 gezeigten Ausführungsform ist die Speichersubsteuerung 206 ausgebildet, einen 64-Bit-Datenpfad zu verwalten, und die Speichersubsteuerung 204 ist ausgebildet, einen 64-Bit-Datenpfad (im nicht vereinten Modus) oder einen 128-Bit-Datenpfad (im vereinten Modus) zu verwalten. Somit steuert im nicht vereinten Modus die Speichersubsteuerung 204 den 64-Bit-Datenpfad des Kanals 0, und die Speichersubsteuerung 206 steuert den 64-Bit-Datenpfad des Kanals 1. Im vereinten Modus ist die Speichersubsteuerung 206 deaktiviert und die Speichersubsteuerung 204 wird im 128-Bit-Modus betrieben, um beide Kanäle zu steuern. Dies macht es jedoch notwendig, dass der 64-Bit-Datenpfadausgang des Kanals 1 entsprechend in einem Multiplexbetrieb betrieben wird, abhängig davon, ob der Kanal 1 von der Speichersubsteuerung 206 (im nicht vereinbarten Modus) gesteuert wird, oder von der Steuerung 204 (im vereinten Modus) gesteuert wird. Somit ist ein Multiplexer (MUX) 208 ausgebildet, zwischen den jeweiligen 64-Bit-Datenpfaden unter Anwendung eines Vereinigungsmodussignals als Steuersignal auszuwählen. Wenn die Speichersubsteuerungen 204 und 206 in einem vereinten Modus betrieben werden, arbeitet der MUX 208 so, dass ein 64-Bit-Datenpfad 212 ausgewählt wird, wohingegen beim Betrieb im nicht vereinten Modus der MUX 208 so arbeitet, dass ein 64-Datenpfad 210 ausgewählt wird.
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Eine detailliertere Darstellung dieser Ausführungsform ist in 3 gezeigt. Der Speicher 105 umfasst physikalische 64-Bit DIMM's 302 und 304. Das DIMM 302 ist mit dem Datenpfad der DRAM-Substeuerung 204 verbunden, und das DIMM 304 ist mit dem Ausgangs-MUX 306 verbunden. Wie gezeigt, wird eine Nordbrücke 310 verwendet, um eine Schnittstelle zwischen beispielsweise einer zentralen Recheneinheit und den DRAM-Substeuerungen 204 und 206 bereitzustellen. In dieser Ausführungsform ist der Anschluss 0 (beispielsweise mittels Software) als eine 128-Bit-Steuerung konfiguriert, wenn im vereinten Modus gearbeitet wird. Folglich ist die DRAM-Substeuerung 204 mit einem 128-Bit-Datenpfad versehen, wobei die Bits 63:0 dem Kanal 0 (wie zuvor angegeben) entsprechen, und wobei die Bits 127:64 dem Kanal 1 entsprechen, wenn die DRAM-Substeuerung 204 im vereinten Modus verwendet wird. Somit wird der 64-Bit-Datenpfad, der dem Kanal 1 entspricht, ebenfalls zwischen der Nordbrücke 310 und dem DRAM-Substeuerungen 204 und 206 im Multiplexbetrieb ausgetauscht.
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Beim Betrieb im nicht vereinten Modus wird der MUX 208 verwendet, um die 64-Bit-Daten, die dem Kanal (Anschluss 1) entsprechen und von der Nordbrücke 310 erhalten werden, an die DRAM-Substeuerung 206 weiterzuleiten. Der MUX 306 wird dann verwendet, um die Daten aus der DRAM-Steuerung 206 zur Übertragung an das DIMM 304 des Kanals 1 auszuwählen. Bei Betriebsweise im vereinten Modus wird der MUX 308 verwendet, um die 64-Bit-Daten, die dem Anschluss 1 entsprechen und von der Nordbrücke 310 empfangen werden, an die DRAM-Substeuerung 204 als Bits 127:64 des 128-Bit-Datenpfads, der von der DRAM-Substeuerung 204 gesteuert wird, weiterzuleiten. Der MUX 306 wird dann verwendet, um die Bits 127:64 des Datenpfads von der DRAM-Steuerung 204 zur Ankopplung an das DIMM 304 des Kanals 1 auszuwählen. Des weiteren kann der MUX 306 auch verwendet werden, um die Adressen/Befehlsinformationen, die zum Adressieren von und zum Zugreifen auf die DIMM 302 und 304 auszuwählen. Im nicht vereinten Modus wird der MUX 306 verwendet, um Adressen- und Befehlsinformationen von der DRAM-Substeuerung 206 auszuwählen, während im vereinten Modus der MUX 306 verwendet wird, um Adressen- und Befehlsinformationen aus der DRAM-Substeuerung 204 auszuwählen.
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Obwohl dies eine Lösung darstellt, um der DRAM-Steuerung 103 die Fähigkeit zu verleihen, auf zwei unabhängige 64-Bit-Kanäle oder einen einzelnen 128-Bit-Kanal zuzugreifen (im Allgemeinen zwei unabhängige n-Bit-Kanäle oder ein einzelner (2n)-Bitkanal) führt das Konfigurieren der DRAM-Substeuerung derart, dass diese tatsächlich in der Lage ist 128 Bits zu verwalten, indem ein tatsächlicher 128-Bit-Datenpfad gesteuert wird, zu einer größeren Fläche, die von der DRAM-Substeuerung 204 eingenommen wird. Ferner kann der Multiplexbetrieb, der von dem MUX 306 und dem MUX 308 ausgeführt wird, problematisch sein, da das Einrichten der Quellensynchronisierbusse äußerst problematisch ist. Ferner kann es eine 128-Bit-Schnittstelle erforderlich machen, dass die DRAM-Substeuerung 204 einen wesentlichen Anteil an Daten in Konfigurationsregistern ablegt, um die DIMM-Art und den Speicherbereich der zusätzlichen DIMM's für den anderen 64-Bit-Kanal (d. h. für die Datenbits 127:64) zu bestimmen. Wie in 3 gezeigt ist, erfordert eine derartige Konfiguration auch einen vollständig 128-Bit-Datenpfad zwischen der DRAM-Substeuerung 204 und den DIMM 302 und 304, sowie zwischen der DRAM-Substeuerung 204 und der Nordbrücke 310, was in Anwesenheit einer weiteren Steuerung, etwa der DRAM-Substeuerung 206, die in einem nicht vereinten Modus arbeiten muss, schwierig einzurichten ist.
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4 zeigt eine alternative Ausführungsform 400, in der DRAM-Substeuerungen 404 und 406 beide ausgebildet sind, unabhängig entsprechende 64-Bit-Datenpfade zu steuern, wobei sie auch ausgebildet sind, zusammen einen einzelnen 128-Bit-Datenpfad zu steuern, wobei jede Substeuerung nicht mit einem tatsächlichen 128-Bit-Datenpfad versehen sein muss (wie in der in 3 gezeigten Konfiguration). In dieser Ausführungsform sind die unabhängigen DRAM-Substeuerungen 204 und 205 ausgebildet, als eine einzelne 128-Bit breite Doppelkanal-DRAM-Steuerung in einem vereinten Modus zu arbeiten, oder um als zwei Einzelkanal-DRAM-Steuerung mit 64 Bitbreite in einem nicht vereinten Modus zu arbeiten.
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Im Allgemeinen sind die DRAM-Substeuerungen 404 und 406 ausgebildet, um als eine einzelne <2n>-Bitbreite Doppelkanal-DRAM-Steuerung im vereinten Modus zu arbeiten, oder um als zwei Einzelkanal-DRAM-Steuerungen mit einer Breite von n-Bit im nicht vereinten Modus zu arbeiten. Im vereinten Modus sind beide DRAM-Subssteuerungen 406 und 404 mit der gleichen Information programmiert. Somit werden Informationen/Daten, die in eine erste Gruppe aus Registern geschrieben werden und die der DRAM-Substeuerung 404 entsprechen, beiden Kanälen (Anschlüssen) zugeleitet. Information/Daten, die in eine zweite Gruppe aus Registern geschrieben werden, die der DRAM-Substeuerung 406 entsprechen, werden ignoriert. Lese- und Schreiboperation werden auf die Größe der Cache-Zeile zugeschnitten, die in dem System verwendet werden. Beispielsweise werden in einer Gruppe aus Ausführungsformen 64-Byte-Cache-Zeilen verwendet. Für eine 64-Bit-Schnittstelle würde dies bedeuten, dass ein 8-Einheiten-Blockdatentransfer (oder eine Blocklänge von 8) vorgesehen ist. Für eine 128-Bit-Schnittstelle würde dies eine Blocklänge von 4 bedeuten.
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Vereinter Modus
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Beim Betrieb im vereinten Modus arbeiten in der in 4 gezeigten Konfiguration die DRAM-Substeuerungen 406 und 404 jeweils so, als ob sie die gesamte 128-Bit-Schnittstelle steuern würden, wobei jede tatsächlich eine Hälfte der 128-Bit-Schnittstelle steuert. Somit greift selbst beim Betrieb im vereinten Modus die DRAM-Substeuerung 406 auf das DIMM 304 zu und die DRAM-Substeuerung 404 greift auf das DIMM 302 zu. Jede Substeuerung stellt die Anzahl an Zeiteinheiten in einem Blocktransfer ein und stellt auch die Adressenzuordnung ein, so dass eine Funktion stattfindet, als ob der volle 128-Bit-Bus gesteuert würde. Somit repräsentiert die in 4 gezeigte Konfiguration eine optimale Lösung, da die DRAM-Substeuerung 404 und die DRAM-Substeuerung 406 so gestaltet und aufgebaut sind, dass sie identisch sind, und somit kein Multiplex-Betrieb erforderlich ist.
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Jede Substeuerung kann prinzipiell eine n-Bit- (beispielsweise 64-Bit-) Schnittstelle handhaben. Der Datenpfad durch jede Steuerung ist gleich, n-Bits, was in diesem Falle 64-Bits bedeutet. Obwohl jede Substeuerung lediglich eine entsprechende 64-Bit-Schnittstelle (n-Bit) steuert, ist somit jede Substeuerung für 128-Bit ausgelegt (2n)-Bit im Hinblick auf die Steuerlogik, beispielsweise zum Steuern eines logischen 128-Bit-Datenpfads ((2n)-Bit). Anders ausgedrückt, jede Substeuerung verhält sich logisch so, als ob sie Daten in 128-Bit- ((2n)-Bit)-Blöcken handhaben würde, d.h. es werden gleichzeitig 128 Bits an Daten ((2n-Bits)) übertragen und empfangen. Die volle Bandbreite wird erreicht, indem festgelegt wird, dass eine der Substeuerungen, beispielsweise die DRAM-Substeuerung 404, die ersten 64-Bits (n-Bits) jedes der 128-Bit-Datenblöcke ((2n)-Bitdatenblöcke) handhabt, und dass die andere Substeuerung, beispielsweise die DRAM-Substeuerung 406, eine zweite „Kopie“ der Befehle mit entsprechenden anderen 64-Bits (n-Bits) an Daten handhabt (die die verbleibende Hälfte jedes der vollständigen 128-Bit-Datenblöcke ((2n)-Bitdatenblöcke) repräsentieren), wobei beide Substeuerungen so betrieben werden, als ob sie den gesamten 128-Bit-Datenpfad ((2n)-Bit-Datenpfad) handhaben.
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In einer Gruppe an Ausführungsformen kann beim Systemhochlauf das BIOS die Substeuerungen konfigurieren und initialisieren, so dass sie in einem vereinten Modus arbeiten, wenn eine Steuerung eines einzelnen (2n)-Bit breiten Kanals gewünscht ist, und einer der Kanäle entsprechend einer der beiden Substeuerungen (beispielsweise der Kanal, der der DRAM-Substeuerung 404 entspricht) wird als der (2n)-Bit breite Kanal spezifiziert, der verwendet wird. Nach Beendigung der Initialisierung kann das BIOS einfach auf den spezifizierten Kanal zugreifen, wobei alle nachfolgenden Konfigurationszugriffe auf den spezifizierten Kanal (und damit auf die entsprechende Substeuerung) „gespiegelt“ oder kopiert werden auf die andere Substeuerung (mit der möglichen Ausnahme gewisser spezifizierter Übungsregister, die das BIOS individuell in jeder Substeuerung beschreibt, um sicherzustellen, dass die Substeuerung korrekt mit den jeweiligen Kanälen arbeitet). Nach Beendigung der Initialisierung muss im Allgemeinen das BIOS und jegliche (System) Software nicht mehr wissen, dass die Substeuerungen im vereinten Modus arbeiten, und es wird lediglich der als der (2n)-Bit breite Kanal spezifizierte Kanal (beispielsweise der Kanal, der der DRAM-Substeuerung 404 entspricht) angesprochen, wobei alle nachfolgenden Zugriffe auf den spezifizierten Kanal mittels der Nordbrücke 410 auf die andere Substeuerung gespiegelt werden (beispielsweise die DRAM-Substeuerung 406).
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Obwohl die vorliegende Erfindung mit Bezug zu speziellen Ausführungsformen beschrieben ist, ist zu beachten, dass die Ausführungsformen lediglich anschaulicher Natur sind und den Schutzbereich der Erfindung nicht beschränken. Es sind jegliche Variationen, Modifizierungen und Hinzufügungen und Verbesserungen an den beschriebenen Ausführungsformen möglich. Diese Variationen, Modifizierungen, Hinzufügungen und Verbesserungen liegen innerhalb des Schutzbereichs der Erfindung, wie sie in den folgenden Patentansprüchen angegeben ist.
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Industrielle Anwendbarkeit
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Diese Erfindung ist allgemein auf Mikroprozessoren anwendbar.
