DE102008030205B4

DE102008030205B4 - Speichermatrix auf mehr als einem Die

Info

Publication number: DE102008030205B4
Application number: DE102008030205.8A
Authority: DE
Inventors: Mohammed H. Taufique; Derwin Jallice; Donald W. McCauley; John P. Devale; Edward A. Brekelbaum; Jeffery P. II Rupley; Gabriel H. Loh; Bryan Black
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2007-06-29
Filing date: 2008-06-25
Publication date: 2015-01-08
Anticipated expiration: 2028-06-26
Also published as: US8059441B2; KR20090004618A; TWI405212B; DE102008030205A1; US20100149849A1; US20090001601A1; TW200910369A; KR100973607B1; US7692946B2

Abstract

Vorrichtung mit: einem ersten Die (111) mit einer ersten Mehrzahl von Speicherzellen (MC) für eine Speichermatrix (102) und einem zweiten Die (112) mit einer zweiten Mehrzahl von Speicherzellen (MC) für die Speichermatrix (102), wobei der zweite Die eine gemeinsame Leitung (125, 135) aufweist, damit die Speichermatrix digitale Signale für Speicherzellen der ersten und der zweiten Mehrzahl von Speicherzellen überträgt, wobei die ersten und zweiten Dies voneinander getrennt sind und gemeinsam die Speichermatrix bilden.

Description

Gebiet der Erfindung
Die hier beschriebenen Ausführungsformen betreffen eine Speichermatrix, ein System mit derselben und ein Verfahren zum Zugreifen auf selbige.
Eine entsprechende Vorrichtung wird mit den Merkmalen des unabhängigen Patentanspruchs 1, das zugehörige Verfahren mit den Merkmalen des unabhängigen Patentanspruchs 14 und ein entsprechendes System mit den Merkmalen des Anspruchs 19 definiert.
Die DE 10 2005 060 524 A1 offenbart eine Vorrichtung mit einem Die mit einer ersten Mehrzahl von Speicherzellen und einem zweiten Die mit einer zweiten Mehrzahl von Speicherzellen.
Kurze Beschreibung der Zeichnungen
Ausführungsformen werden in den Figuren der beigefügten Zeichnungen, in denen ähnliche Bezugssymbole ähnliche Elemente bezeichnen, beispielhaft erläutert und stellen keine Beschränkung dar.
1 zeigt für eine Ausführungsform ein Blockdiagramm einer Speicherschaltung mit einer Speichermatrix, die Speicherzellen auf zwei Dies bzw. Chips hat, wobei ein Die bzw. Chip eine gemeinsame Leitung zum Übertragen von digitalen Signalen für Speicherzellen auf beiden Dies bzw. Chips aufweist.
2 zeigt für eine Ausführungsform ein Blockdiagramm von Speicherzellen von zwei Chips, die einzeln mit einer gemeinsamen Leitung eines Chips verbunden sind.
3 zeigt für eine Ausführungsform ein Blockdiagramm von Speicherzellen von zwei Chips, die mit einer gemeinsamen Leitung eines Chips durch eine weitere Leitung verbunden sind.
4 zeigt für eine Ausführungsform ein Blockdiagramm von zwei Chips, wobei ein Chip eine gemeinsame Leitung zum Übertragen von digitalen Signalen für Speicherzellen auf beiden Chips aufweist und der andere Chip eine weitere Leitung zum Verlängern der gemeinsamen Leitung über beide Chips aufweist.
5 zeigt für eine Ausführungsform zwei Chips entsprechend den 1–4, wobei zumindest ein Teil eines Chips über zumindest einem Teil des anderen Chips angeordnet ist und mit dem anderen Chip verbunden ist.
6 zeigt für eine Ausführungsform ein Blockdiagramm von Speicherzellen auf zwei Chips, wobei ein Chip eine gemeinsame lokale Bitleitung zum Übertragen von digitalen Datensignalen für Speicherzellen auf beiden Chips aufweist.
7 zeigt für eine Ausführungsform ein Blockdiagramm von Speicherzellen auf zwei Chips, wobei ein Chip eine gemeinsame globale Bitleitung zum Übertragen von digitalen Datensignalen für Speicherzellen auf beiden Chips aufweist.
8 zeigt für eine Ausführungsform ein Blockdiagramm von Speicherzellen auf zwei Chips, wobei ein Chip eine gemeinsame Steuerleitung zum Übertragen von digitalen Steuersignalen für Speicherzellen auf beiden Chips aufweist.
9 zeigt für eine Ausführungsform ein Ablaufdiagramm zum Auswählen von, und Zugreifen auf, eine(r) oder mehrere(r) Speicherzellen einer Speichermatrix, die Speicherzellen auf zwei Chips hat, wobei ein Chip eine gemeinsame Leitung zum Übertragen von digitalen Signalen für Speicherzellen auf beiden Chips aufweist.
10 zeigt für eine Ausführungsform ein Blockdiagramm eines beispielhaften Systems mit einem Prozessor und einer Speicherschaltung, die eine Speichermatrix mit Speicherzellen auf zwei Chips aufweist, wobei ein Chip eine gemeinsame Leitung zum Übertragen von digitalen Signalen für Speicherzellen auf beiden Chips aufweist.
Die Figuren der Zeichnungen sind nicht unbedingt maßstabsgerecht gezeichnet.
Detaillierte Beschreibung
In der nachstehenden Beschreibung sind beispielhafte Ausführungsformen von Vorrichtungen, Verfahren und Systemen dargelegt, die eine Speichermatrix auf mehr als einem Die bzw. Chip betreffen. Merkmale, wie beispielsweise eine oder mehrere Strukturen, Funktionen und/oder Eigenschaften, werden der Einfachheit halber unter Bezugnahme auf nur eine Ausführungsform beschrieben, aber es können verschiedene Ausführungsformen mit einem oder mehreren beschriebenen geeigneten Merkmalen implementiert werden.
1 zeigt für eine Ausführungsform eine Speicherschaltung 100 mit einer Speichermatrix 102, die Speicherzellen (MCs), wie zum Beispiel Speicherzellen 121 und 126, und eine Zugriffssteuerschaltung 104 hat, die so geschaltet ist, dass sie den Zugriff auf Speicherzellen der Speichermatrix 102 steuert. Die Speichermatrix 102 kann bei einer Ausführungsform mehrere Speicherzellen auf einem ersten Chip 111 und mehrere Speicherzellen auf einem zweiten Chip 112 haben. Der Chip 112 kann bei einer Ausführungsform eine oder mehrere gemeinsame Leitungen, wie zum Beispiel eine gemeinsame Leitung 125, aufweisen, damit die Speichermatrix 102 digitale Signale für Speicherzellen auf dem Chip 111 und dem Chip 112 überträgt.
Der Chip 111 kann bei einer Ausführungsform mehrere Speicherzellen, wie zum Beispiel Speicherzellen 121 und 122, haben, die mit der gemeinsamen Leitung 125 auf dem Chip 112 verbunden sind, und der Chip 112 kann bei einer Ausführungsform mehrere Speicherzellen, wie zum Beispiel Speicherzellen 126 und 127, haben, die mit der gemeinsamen Leitung 125 verbunden sind. Der Chip 111 kann eine entsprechende Anzahl von entsprechenden Speicherzellen haben, die mit der gemeinsamen Leitung 125 verbunden sind, und der Chip 112 kann eine entsprechende Anzahl von entsprechenden Speicherzellen haben, die mit der gemeinsamen Leitung 125 verbunden sind.
Die gemeinsame Leitung 125 kann dazu verwendet werden, um entsprechende digitale Signale für Speicherzellen auf dem Chip 111 und dem Chip 112 zu übertragen. Die gemeinsame Leitung 125 kann bei einer Ausführungsform eine Bitleitung zum Übertragen von digitalen Datensignalen für Speicherzellen auf dem Chip 111 und dem Chip 112 sein. Die gemeinsame Leitung 125 kann bei einer Ausführungsform eine lokale Bitleitung sein. Die gemeinsame Leitung 125 kann bei einer Ausführungsform eine globale Bitleitung sein. Die gemeinsame Leitung 125 kann bei einer Ausführungsform eine Steuerleitung zum Übertragen von digitalen Steuersignalen für Speicherzellen auf dem Chip 111 und dem Chip 112 sein. Die gemeinsame Leitung 125 kann bei einer Ausführungsform zum Übertragen von digitalen Steuersignalen verwendet werden, um Speicherzellen auf dem Chip 111 und dem Chip 112 auszuwählen. Die gemeinsame Leitung 125 kann bei einer Ausführungsform zum Übertragen eines oder mehrerer Abgleichssignale für Speicherzellen auf dem Chip 111 und dem Chip 112 verwendet werden, zum Beispiel wenn die Speicherschaltung 100 bei einer Ausführungsform eine inhaltsadressierbare Speicherarchitektur hat.
Durch Verbinden von Speicherzellen des Chips 111 mit der gemeinsamen Leitung 125 des Chips 112 kann bei einer Ausführungsform die gemeinsame Leitung 125 so gestaltet werden, dass sie digitale Signale für eine gegebene Anzahl von Speicherzellen mit einer relativ kürzeren Länge im Vergleich zu beispielsweise der Länge überträgt, die die gemeinsame Leitung 125 hätte, um digitale Signale für die gleiche gegebene Anzahl von Speicherzellen zu übertragen, wenn sie alle auf dem Chip 112 angeordnet wären. Der Chip 111 und der Chip 112 können bei einer Ausführungsform gestapelt werden, damit die Transistorendichte erhöht werden kann und daher die gemeinsame Leitung 125 mit einer relativ kürzeren Länge gestaltet werden kann.
Durch Gestalten der gemeinsamen Leitung 125 mit einer relativ kürzeren Länge können bei einer Ausführungsform ihr ohmscher und kapazitiver Widerstand verringert werden. Durch Gestalten der gemeinsamen Leitung 125 mit einer relativ kürzeren Länge kann bei einer Ausführungsform daher die Größe von Treiber- und/oder Pull-down-Transistoren für die gemeinsame Leitung 125 verringert werden. Durch Gestalten der gemeinsamen Leitung 125 mit einer relativ kürzeren Länge können bei einer Ausführungsform daher der Stromverbrauch und/oder die Verzögerungszeit der gemeinsamen Leitung 125 verringert werden, und dadurch kann die Leistung verbessert werden. Durch Verkürzen der Verzögerungszeit bei einer Ausführungsform können Repeater und/oder Wiederholpuffer entfernt werden, da Pipe-Stufen eliminiert werden.
Mit anderen Worten, durch Verbinden von Speicherzellen des Chips 111 mit der gemeinsamen Leitung des Chips 112 bei einer Ausfühhrungsform kann die gemeinsame Leitung 125 so gestaltet werden, dass sie digitale Signale für eine relativ größere Anzahl von Speicherzellen im Vergleich beispielsweise zu der Anzahl von Speicherzellen überträgt, für die die gemeinsame Leitung 125 mit der gleichen Länge digitale Signale übertragen würde, wenn diese Speicherzellen alle auf dem Chip 112 angeordnet wären.
Die Speichermatrix 102 kann bei einer Ausführungsform eine entsprechende Anzahl von einer oder mehreren gemeinsamen Leitungen haben, um digitale Signale für eine entsprechende Anzahl von Speicherzellen des Chips 111 und für eine entsprechende Anzahl von Speicherzellen des Chips 112 zu übertragen.
Wie in 1 gezeigt, kann der Chip 111 bei einer Ausführungsform auch mehrere Speicherzellen, wie zum Beispiel Speicherzellen 131 und 132, haben, die mit einer gemeinsamen Leitung 135 auf dem Chip 112 verbunden sind, und der Chip 112 kann bei einer Ausführungsform mehrere Speicherzellen, wie zum Beispiel Speicherzellen 136 und 137, haben, die mit der gemeinsamen Leitung 135 verbunden sind. Der Chip 111 kann eine entsprechende Anzahl von entsprechenden Speicherzellen haben, die mit der gemeinsamen Leitung 135 verbunden sind, und der Chip 112 kann eine entsprechende Anzahl von entsprechenden Speicherzellen haben, die mit der gemeinsamen Leitung 135 verbunden sind. Die gemeinsame Leitung 135 kann in ähnlicher Weise wie die gemeinsame Leitung 125 verwendet werden oder auch nicht. Die gemeinsame Leitung 125 und die gemeinsame Leitung 135 können zum Übertragen desselben Typs von digitalen Signalen verwendet werden oder auch nicht. Die gemeinsame Leitung 125 und die gemeinsame Leitung 135 können zum Übertragen von digitalen Signalen für die gleiche Anzahl und/oder den gleichen Typ von Speicherzellen verwendet werden oder auch nicht.
Bei einer Ausführungsform können eine oder mehrere Speicherzellen des Chips 111 und/oder des Chips 112 mit mehr als einer gemeinsamen Leitung verbunden werden, die sich auf dem Chip 112 befindet und digitale Signale übertragen soll. Zum Beispiel kann eine Speicherzelle des Chips 111 mit einer gemeinsamen Leitung verbunden werden, die ein oder mehrere digitale Datensignale für die Speicherzelle übertragen soll, und sie kann mit einer anderen gemeinsamen Leitung verbunden werden, die ein oder mehrere digitale Steuersignale für die Speicherzelle übertragen soll.
In Zusammenhang mit dem Chip 112 ist zwar dargelegt worden, dass dieser eine oder mehrere gemeinsame Leitungen zum Übertragen von digitalen Signalen für Speicherzellen auf dem Chip 111 und dem Chip 112 hat, aber der Chip 111 kann bei einer Ausführungsform ebenso eine oder mehrere gemeinsame Leitungen zum Übertragen von digitalen Signalen für Speicherzellen auf dem Chip 111 und dem Chip 112 haben. Bei einer Ausführungsform kann nur der Chip 111 oder der Chip 112 eine oder mehrere gemeinsame Leitungen haben. Bei einer weiteren Ausführungsform können sowohl der Chip 111 als auch der Chip 112 eine oder mehrere gemeinsame Leitungen haben.
Die Zugriffssteuerschaltung 104 ist bei einer Ausführungsform zwar auf dem Chip 112 dargestellt, aber die Zugriffssteuerschaltung 104 kann sich bei einer anderen Ausführungsform auch auf dem Chip 111 befinden.
VERBINDEN VON SPEICHERZELLEN MIT EINER GEMEINSAMEN LEITUNG
Speicherzellen des Chips 111 und des Chips 112 können in einer geeigneten Weise mit einer gemeinsamen Leitung des Chips 112 verbunden werden.
Wie in 2 gezeigt, können mehrere Speicherzellen des Chips 111 bei einer Ausführungsform einzeln mit der gemeinsamen Leitung 125 des Chips 112 an verschiedenen einzelnen Positionen entlang der gemeinsamen Leitung 125 verbunden werden. Ebenso können mehrere Speicherzellen des Chips 112 bei einer Ausführungsform einzeln mit der gemeinsamen Leitung 125 des Chips 112 an verschiedenen einzelnen Positionen entlang der gemeinsamen Leitung 125 verbunden werden.
Wie in 3 gezeigt, können bei einer Ausführungsform mehrere Speicherzellen des Chips 111 einzeln mit einer Leitung 341 des Chips 111 an verschiedenen einzelnen Positionen entlang der Leitung 341 verbunden werden, und die Leitung 341 kann mit der gemeinsamen Leitung 125 des Chips 112 verbunden werden. Bei einer Ausführungsform kann eine andere Mehrzahl von Speicherzellen des Chips 111 einzeln mit einer anderen Leitung 342 des Chips 111 an verschiedenen einzelnen Positionen entlang der Leitung 342 verbunden werden, und die Leitung 342 kann einzeln mit der gemeinsamen Leitung 125 des Chips 112 an einer Position verbunden werden, die von der verschieden ist, an der die Leitung 341 mit der gemeinsamen Leitung 125 verbunden wird. Der Chip 111 kann bei einer Ausführungsform Speicherzellen haben, die in dieser Weise durch eine entsprechende Anzahl von einer oder mehreren Leitungen auf dem Chip 111 mit der gemeinsamen Leitung 125 des Chips 112 verbunden sind. Der Chip 112 kann bei einer Ausführungsform Speicherzellen haben, die in dieser Weise durch eine entsprechende Anzahl von einer oder mehreren Leitungen auf dem Chip 112 mit der gemeinsamen Leitung 125 des Chips 112 verbunden sind.
Wie in 4 gezeigt, können bei einer Ausführungsform mehrere Speicherzellen des Chips 111 einzeln mit einer Leitung 451 des Chips 111 an verschiedenen einzelnen Positionen entlang der Leitung 451 verbunden werden, und die Leitung 451 kann mit der gemeinsamen Leitung 125 des Chips 112 verbunden werden, um die gemeinsame Leitung 125 über den Chip 111 und den Chip 112 zu verlängern. Bei einer Ausführungsform können mehrere Speicherzellen des Chips 112 einzeln mit der gemeinsamen Leitung 125 an verschiedenen einzelnen Positionen entlang der gemeinsamen Leitung 125 verbunden werden.
Speicherzellen des Chips 111, die mit dieser gemeinsamen Leitung des Chips 112 verbunden sind, können mit dieser gemeinsamen Leitung in der gleichen oder einer ähnlichen Weise verbunden werden oder auch nicht. Zum Beispiel kann der Chip 111 eine oder mehrere Speicherzellen haben, die mit einer gemeinsamen Leitung des Chips 112 verbunden sind, ähnlich wie in 2 gezeigt, und kann Speicherzellen haben, die mit dieser gemeinsamen Leitung des Chips 112 verbunden sind, ähnlich wie in 3 gezeigt. Speicherzellen des Chips 112, die mit dieser gemeinsamen Leitung des Chips 112 verbunden sind, können mit dieser gemeinsamen Leitung in der gleichen oder einer ähnlichen Weise verbunden werden oder auch nicht. Speicherzellen des Chips 111, die mit einer gemeinsamen Leitung des Chips 112 verbunden sind, können mit dieser gemeinsamen Leitung in der gleichen oder einer ähnlichen Weise verbunden werden, in der Speicherzellen des Chips 112 mit dieser gemeinsamen Leitung verbunden werden, oder auch nicht.
Bei einer Ausführungsform können der Chip 111 und/oder der Chip 112 eine entsprechende Verknüpfungs-, Treiber- und/oder Pufferschaltung aufweisen, die so geschaltet ist, dass sie ein oder mehrere Signale zwischen einer oder mehreren Speicherzellen auf dem Chip 111 und einer oder mehreren gemeinsamen Leitungen auf dem Chip 112 überträgt. Bei einer Ausführungsform kann der Chip 112 eine entsprechende Verknüpfungs-, Treiber- und/oder Pufferschaltung aufweisen, die so geschaltet ist, dass sie ein oder mehrere Signale zwischen einer oder mehreren Speicherzellen auf dem Chip 112 und einer oder mehreren gemeinsamen Leitungen auf dem Chip 112 überträgt.
Der Chip 111 und der Chip 112 können in einer geeigneten Weise so zueinander positioniert werden und miteinander verbunden werden, dass Speicherzellen des Chips 111 mit einer oder mehreren gemeinsamen Leitungen des Chips 112 verbunden werden.
Bei einer Ausführungsform kann, wie in 5 gezeigt, zumindest ein Teil des Chips 111 über zumindest einem Teil des Chips 112 angeordnet werden. Bei einer Ausführungsform können der Chip 111 und der Chip 112 gestapelt werden. Der Chip 111 kann bei einer Ausführungsform eine kleinere Oberfläche an seiner Oberseite oder Unterseite als die Oberseite des Chips 112 haben. Der gesamte Chip 111 kann dann bei einer Ausführungsform über einem Teil des Chips 112 angeordnet werden. Bei einer Ausführungsform können ein oder mehrere leitende Bereiche an der Oberseite des Chips 111 mit einem oder mehreren leitenden Bereichen an der Oberseite des Chips 112 verbunden werden, um Speicherzellen des Chips 111 mit einer oder mehreren gemeinsamen Leitungen des Chips 112 zu verbinden.
Der Chip 111 kann bei einer Ausführungsform unter Verwendung eines entsprechenden dreidimensionalen(3D-)Bearbeitungsverfahrens mit dem Chip 112 verbunden werden. Der Chip 111 kann bei einer Ausführungsform mit dem Chip 112 verschmolzen werden. Der Chip 111 kann bei einer Ausführungsform mit dem Chip 112 verbunden werden, nachdem der Chip 111 und der Chip 112 von jeweiligen Wafern getrennt worden sind, die als Teil der Chip-auf-Chip-Technologie verbunden werden. Der Chip 111 kann bei einer Ausführungsform mit dem Chip 112 verbunden werden, bevor der Chip 111 und der Chip 112 von jeweiligen Wafern getrennt werden, die als Teil der Wafer-Wafer-Technologie verbunden werden. Der Chip 111 kann bei einer Ausführungsform mit dem Chip 112 verbunden werden, nachdem der Chip 111 von einem Wafer getrennt worden ist, noch bevor der Chip 112 von einem Wafer getrennt wird, die als Teil der Chip-Wafer-Technologie verbunden werden.
Der Chip 111 kann bei einer Ausführungsform mit dem Chip 112 verbunden werden, um Speicherzellen des Chips 111 mittels eines oder mehrerer Verbindungskontakte, wie zum Beispiel Verbindungskontakte 515 von 5, mit einer oder mehreren gemeinsamen Leitungen des Chips 112 zu verbinden. Zum Beispiel kann/können diese(r) Verbindungskontakt(e) bei einer Ausführungsform durch Ausbilden einer Verbindungskontaktschicht auf einer oberen leitenden Schicht des Chips 111 und/oder des Chips 112 und anschließendes Verbinden der Oberseiten des Chips 111 und des Chips 112 nach dem Ausrichten hergestellt werden. Bei einer Ausführungsform, bei der mehrere Speicherzellen des Chips 111 einzeln mit einer gemeinsamen Leitung des Chips 112 an verschiedenen einzelnen Positionen entlang dieser gemeinsamen Leitung verbunden werden, können diese Speicherzellen des Chips 111 mittels entsprechender Verbindungskontakte mit der gemeinsamen Leitung verbunden werden. Bei einer Ausführungsform, bei der mehrere Speicherzellen des Chips 111 einzeln mit einer Leitung des Chips 111 an verschiedenen einzelnen Positionen entlang dieser Leitung verbunden werden, kann diese Leitung mittels eines oder mehrerer Verbindungskontakte mit einer gemeinsamen Leitung des Chips 112 verbunden werden.
Der Chip 111 und der Chip 112 können bei einer Ausführungsform, wie in 5 gezeigt, gemeinsam in ein und demselben Baustein 518 gekapselt werden. Der Chip 111 und der Chip 112 können bei einer Ausführungsform unter Verwendung einer geeigneten Packungstechnik gemeinsam gekapselt werden.
In Verbindung mit dem Chip 111 ist zwar beschrieben worden, dass er über dem Chip 112 angeordnet wird und mit diesem verbunden wird, aber bei einer Ausführungsform kann der Chip 112 über dem Chip 111 angeordnet werden und mit diesem verbunden werden.
In dieser detaillierten Beschreibung benutzte Richtungsbegriffe, wie zum Beispiel „oberer” und „über”, werden der Einfachheit halber in Bezug auf einen Bezugsrahmen unabhängig davon benutzt, wie der Chip 111 und/oder der Chip 112 im Raum ausgerichtet sein mögen.
GEMEINSAME BITLEITUNG
Der Chip 112 kann bei einer Ausführungsform eine oder mehrere gemeinsame Bitleitungen für die Speichermatrix 102 aufweisen, um digitale Datensignale für Speicherzellen auf dem Chip 111 und dem Chip 112 zu übertragen.
Der Chip 112 kann bei einer Ausführungsform eine oder mehrere gemeinsame lokale Bitleitungen aufweisen. Wie in 6 gezeigt, können bei einer Ausführungsform mehrere Speicherzellen des Chips 111 mit einer gemeinsamen lokalen Bitleitung 661 des Chips 112 verbunden werden, und bei einer Ausführungsform können mehrere Speicherzellen des Chips 112 mit der gemeinsamen lokalen Bitleitung 661 verbunden werden. Speicherzellen des Chips 111 und des Chips 112 können in einer geeigneten Weise mit der gemeinsamen lokalen Bitleitung 661 verbunden werden. Bei einer Ausführungsform kann die gemeinsame lokale Bitleitung 661 im Großen und Ganzen der gemeinsamen Leitung 125 der 1, 2 und 4 entsprechen. Der Chip 112 kann bei einer Ausführungsform eine entsprechende Schaltung 665 aufweisen, um auf einer anderen Bitleitung 660 eines oder mehrere digitale Datensignale zu übertragen, die einem oder mehreren digitalen Datensignalen auf der gemeinsamen lokalen Bitleitung 661 entsprechen, und/oder um auf der gemeinsamen lokalen Bitleitung 661 ein oder mehrere digitale Datensignale zu übertragen, die einem oder mehreren digitalen Datensignalen auf der Bitleitung 660 entsprechen. Bei einer Ausführungsform kann diese Schaltung eine entsprechende Verknüpfungs-, Treiber- und/oder Pufferschaltung umfassen. Die Bitleitung 660 kann bei einer Ausführungsform auf dem Chip 112 angeordnet werden.
Die Bitleitung 660 kann bei einer Ausführungsform eine globale Bitleitung zum Übertragen von digitalen Datensignalen für mehrere gemeinsame lokale Bitleitungen sein, die mit Speicherzellen auf dem Chip 111 und dem Chip 112 verbunden sind. Wie in 6 gezeigt, kann der Chip 111 bei einer Ausführungsform auch mehrere Speicherzellen haben, die mit einer oder mehreren anderen gemeinsamen lokalen Bitleitungen des Chips 112 verbunden sind, wie zum Beispiel gemeinsamen lokalen Bitleitungen 662 und 663. Der Chip 112 kann bei einer Ausführungsform auch mehrere Speicherzellen haben, die mit einer oder mehreren anderen gemeinsamen lokalen Bitleitungen des Chips 112 verbunden sind. Der Chip 112 kann bei einer Ausführungsform eine entsprechende Schaltung aufweisen, um auf der Bitleitung 660 ein oder mehrere digitale Datensignale zu übertragen, die einem oder mehreren digitalen Datensignalen auf einer oder mehreren gemeinsamen lokalen Bitleitungen entsprechen, und/oder um auf einer oder mehreren gemeinsamen lokalen Bitleitungen ein oder mehrere digitale Datensignale zu übertragen, die einem oder mehreren digitalen Datensignalen auf der Bitleitung 660 entsprechen. Diese Schaltung kann bei einer Ausführungsform eine entsprechende Verknüpfungs-, Treiber- und/oder Pufferschaltung umfassen.
Speicherzellen des Chips 111 und des Chips 112, die bei einer Ausführungsform mit der gleichen gemeinsamen lokalen Bitleitung verbunden sind, können im Großen und Ganzen zumindest einem Teil einer Spalte von Speicherzellen für die Speichermatrix 102 entsprechen.
Der Chip 112 kann bei einer Ausführungsform eine oder mehrere gemeinsame globale Bitleitungen aufweisen. Wie in 7 gezeigt, können bei einer Ausführungsform mehrere Speicherzellen des Chips 111 mit einer gemeinsamen globalen Bitleitung 770 des Chips 112 verbunden werden, und bei einer Ausführungsform können mehrere Speicherzellen des Chips 112 mit der gemeinsamen globalen Bitleitung 770 verbunden werden. Speicherzellen des Chips 111 und des Chips 112 können in einer geeigneten Weise mit der gemeinsamen globalen Bitleitung 770 verbunden werden. Bei einer Ausführungsform kann die gemeinsame globale Bitleitung 770 im Großen und Ganzen der gemeinsamen Leitung 125 der 1, 3 und 4 entsprechen.
Speicherzellen des Chips 111 können bei einer Ausführungsform mit einer oder mehreren lokalen Bitleitungen auf dem Chip 111, wie zum Beispiel einer lokalen Bitleitung 771, verbunden werden, und eine oder mehrere dieser lokalen Bitleitung(en) können mit der gemeinsamen globalen Bitleitung 770 verbunden werden. Der Chip 111 kann bei einer Ausführungsform eine entsprechende Schaltung, wie zum Beispiel eine Schaltung 775, aufweisen, um auf einer oder mehreren lokalen Bitleitungen ein oder mehrere digitale Datensignale zu übertragen, die einem oder mehreren digitalen Datensignalen auf der gemeinsamen globalen Bitleitung 770 entsprechen, und/oder um auf der gemeinsamen globalen Bitleitung 770 ein oder mehrere digitale Datensignale zu übertragen, die einem oder mehreren digitalen Datensignalen auf einer oder mehreren lokalen Bitleitungen entsprechen. Diese Schaltung kann bei einer Ausführungsform eine entsprechende Verknüpfungs-, Treiber- und/oder Pufferschaltung umfassen.
Speicherzellen des Chips 112 können bei einer Ausführungsform mit einer oder mehreren lokalen Bitleitungen auf dem Chip 112, wie zum Beispiel einer lokalen Bitleitung 772, verbunden werden, und eine oder mehrere dieser lokalen Bitleitung(en) können mit der gemeinsamen globalen Bitleitung 770 verbunden werden. Der Chip 112 kann bei einer Ausführungsform eine entsprechende Schaltung, wie zum Beispiel eine Schaltung 776, aufweisen, um auf einer oder mehreren lokalen Bitleitungen ein oder mehrere digitale Datensignale zu übertragen, die einem oder mehreren digitalen Datensignalen auf der gemeinsamen globalen Bitleitung 770 entsprechen, und/oder um auf der gemeinsamen globalen Bitleitung 770 ein oder mehrere digitale Datensignale zu übertragen, die einem oder mehreren digitalen Datensignalen auf einer oder mehreren lokalen Bitleitungen entsprechen. Diese Schaltung kann bei einer Ausführungsform eine entsprechende Verknüpfungs-, Treiber- und/oder Pufferschaltung umfassen.
GEMEINSAME STEUERLEITUNGEN
Der Chip 112 kann bei einer Ausführungsform eine oder mehrere gemeinsame Steuerleitungen für die Speichermatrix 102 aufweisen, um digitale Steuersignale für Speicherzellen auf dem Chip 111 und dem Chip 112 zu übertragen.
Wie in 8 gezeigt, können bei einer Ausführungsform mehrere Speicherzellen des Chips 111 in einer geeigneten Weise mit einer gemeinsamen Steuerleitung 880 des Chips 112 verbunden werden, um ein oder mehrere digitale Steuersignale zu senden und/oder zu empfangen, und mehrere Speicherzellen des Chips 112 können bei einer Ausführungsform in einer geeigneten Weise mit der gemeinsamen Steuerleitung 880 verbunden werden, um ein oder mehrere digitale Steuersignale zu senden und/oder zu empfangen.
Bei einer Ausführungsform kann die Zugriffssteuerschaltung 104 so geschaltet werden, dass sie ein oder mehrere digitale Steuersignale auf der gemeinsamen Steuerleitung 880 überträgt, um eine oder mehrere Speicherzellen auf dem Chip 111 und/oder dem Chip 112 in einer geeigneten Weise zu steuern. Bei einer Ausführungsform kann die Zugriffssteuerschaltung 104 so geschaltet werden, dass sie ein oder mehrere digitale Steuersignale auf der gemeinsamen Steuerleitung 880 überträgt, um eine oder mehrere Speicherzellen auf dem Chip 111 und/oder dem Chip 112 für den Zugriff auszuwählen.
Bei einer Ausführungsform kann die Zugriffssteuerschaltung 104 so geschaltet werden, dass sie ein oder mehrere digitale Steuersignale auf der gemeinsamen Steuerleitung 880 von einer oder mehreren Speicherzellen auf dem Chip 111 und/oder dem Chip 112 empfängt. Bei einer Ausführungsform können eine oder mehrere Speicherzellen auf dem Chip 111 und/oder dem Chip 112 so verbunden werden, dass sie ein oder mehrere Abgleichssignale auf der gemeinsamen Steuerleitung 880 übertragen, um auf die Zugriffssteuerschaltung 104 zuzugreifen, zum Beispiel wenn die Speicherschaltung 100 bei einer Ausführungsform eine speicheradressierbare Architektur hat.
Die gemeinsame Steuerleitung 880 kann bei einer Ausführungsform im Großen und Ganzen der gemeinsamen Leitung 125 der 1, 2 und 4 entsprechen.
Wie in 8 gezeigt, kann der Chip 111 bei einer Ausführungsform auch mehrere Speicherzellen haben, die mit einer oder mehreren anderen gemeinsamen Steuerleitungen des Chips 112 verbunden sind, wie zum Beispiel gemeinsamen Steuerleitungen 881 und 882, die mit der Zugriffssteuerschaltung 104 verbunden sind. Der Chip 112 kann bei einer Ausführungsform auch mehrere Speicherzellen haben, die mit einer oder mehreren anderen gemeinsamen Steuerleitungen des Chips 112 verbunden sind, die mit der Zugriffssteuerschaltung 104 verbunden sind.
Bei einer Ausführungsform können Speicherzellen des Chips 111 und des Chips 112, die mit der gleichen gemeinsamen Steuerleitung verbunden sind, im Großen und Ganzen zumindest einem Teil einer Zeile von Speicherzellen für die Speichermatrix 102 entsprechen.
BEISPIELHAFTE FUNKTIONSWEISE
Die Zugriffssteuerschaltung 104 kann den Zugriff auf Speicherzellen der Speichermatrix 102 in einer geeigneten Weise steuern. Die Zugriffssteuerschaltung 104 kann bei einer Ausführungsform den Zugriff auf Speicherzellen der Speichermatrix 102 nach einem Ablaufdiagramm 900 von 9 steuern.
Wie in 9 gezeigt, kann bei einer Ausführungsform die Zugriffssteuerschaltung 104 für einen Block eine oder mehrere Speicherzellen der Speichermatrix 102 auswählen, die eine erste Mehrzahl von Speicherzellen auf dem Chip 111 und eine zweite Mehrzahl von Speicherzellen auf dem Chip 112 hat. Der Chip 112 kann bei einer Ausführungsform eine gemeinsame Leitung für die Speichermatrix 102 aufweisen, um digitale Signale für Speicherzellen der ersten und der zweiten Mehrzahl von Speicherzellen zu übertragen. Die Zugriffssteuerschaltung 104 kann bei einer Ausführungsform für den Block 902 die gemeinsame Leitung dazu verwenden, um ein oder mehrere digitale Steuersignale zu übertragen, um eine oder mehrere Speicherzellen auszuwählen.
Die Zugriffssteuerschaltung 104 kann bei einer Ausführungsform für den Block 904 auf eine oder mehrere ausgewählte Speicherzellen der Speichermatrix 102 zugreifen. Die Zugriffssteuerschaltung 104 kann bei einer Ausführungsform für den Block 904 die gemeinsame Leitung dazu verwenden, um ein oder mehrere digitale Datensignale beim Lesen oder Beschreiben einer ausgewählten Speicherzelle zu übertragen. Die Zugriffssteuerschaltung 104 kann bei einer Ausführungsform für den Block 904 auf eine oder mehrere ausgewählte Speicherzellen zugreifen, um Daten zu vergleichen, und kann die gemeinsame Leitung dazu verwenden, um ein oder mehrere Abgleichssignale zu übertragen.
BEISPIELHAFTES SYSTEM
Die Speicherschaltung 100 kann in einem entsprechenden System verwendet werden. 10 zeigt bei einer Ausführungsform ein beispielhaftes System 1000 mit einem Prozessor 1010 und der Speicherschaltung 100. Der Prozessor 1010 kann bei einer Ausführungsform getrennt von einem Chip hergestellt werden, der eine Schaltung für die Speicherschaltung 100 hat. Der Prozessor 1010 kann bei einer Ausführungsform zumindest teilweise auf nur einem Chip ausgebildet werden, der eine Schaltung für die Speicherschaltung 100 hat. Der Prozessor 1010 kann bei einer Ausführungsform zumindest teilweise auf zwei Chips ausgebildet werden, die eine Schaltung für die Speicherschaltung 100 haben. Die Speicherschaltung 100 kann bei einer Ausführungsform als Cache-Speicher zumindest für den Prozessor 1010 dienen. Die Speicherschaltung 100 kann bei einer Ausführungsform als Registerdatei für den Prozessor 1010 dienen, und der Prozessor 1010 kann bei einer Ausführungsform eine weitere Speicherschaltung für den Cache-Speicher haben. Das System 1000 kann bei einer weiteren Ausführungsform mehrere Prozessoren aufweisen, von denen einer oder mehrere ähnliche Speicherschaltungen haben können.
Der Prozessor 1010 kann bei einer Ausführungsform so geschaltet sein, dass er Strom von einer oder mehreren Stromquellen 1002 erhält. Die Stromquelle(n) 1002 kann/können bei einer Ausführungsform eine oder mehrere Energiezellen aufweisen, wie zum Beispiel eine Batterie und/oder eine Brennstoffzelle. Die Stromquelle(n) 1002 kann/können bei einer Ausführungsform einen Wechselstrom-Gleichstrom-Wandler aufweisen. Die Stromquellen 1002 können bei einer Ausführungsform einen Gleichstrom-Gleichstrom-Wandler aufweisen. Die Stromquelle(n) 1002 kann/können bei einer Ausführungsform einen oder mehrere Spannungsregler aufweisen, um die Versorgung des Prozessors 1010 mit Strom zu unterstützen.
Das System 1000 kann bei einer Ausführungsform außerdem Folgendes aufweisen: einen mit dem Prozessor 1010 verbundenen Chipsatz 1020, einen mit dem Chipsatz 1020 verbundenen BIOS-Speicher 1030 (BIOS: Basic Input/Output System), einen mit dem Chipsatz 1020 verbundenen flüchtigen Speicher 1040, einen mit dem Chipsatz 1020 verbundenen nichtflüchtigen Speicher und/oder eine oder mehrere mit dem Chipsatz 1020 verbundene nichtflüchtige Speichervorrichtungen 1050, eine oder mehrere mit dem Chipsatz 1020 verbundene Eingabevorrichtungen 1060, eine mit dem Chipsatz 1020 verbundene Anzeigevorrichtung 1070, eine oder mehrere mit dem Chipsatz 1020 verbundene Kommunikationsschnittstellen 1080 und/oder eine oder mehrere mit dem Chipsatz 1020 verbundene Eingabe-/Ausgabe-Vorrichtungen 1090.
Der Chipsatz 1020 kann bei einer Ausführungsform entsprechende Schnittstellen-Steuergeräte aufweisen, um eine entsprechende Kommunikationsverbindung mit dem Prozessor 1010 und/oder mit einer entsprechenden Vorrichtung oder Komponente herzustellen, die mit dem Chipsatz 1020 verbunden ist.
Der Chipsatz 1020 kann bei einer Ausführungsform ein Firmware-Steuergerät aufweisen, um eine Schnittstelle zu dem BIOS-Speicher 1030 bereitzustellen. Der BIOS-Speicher 1030 kann zum Speichern einer entsprechenden System- und/oder Video-BIOS-Software für das System 1000 verwendet werden. Der BIOS-Speicher 1030 kann einen entsprechenden nichtflüchtigen Speicher umfassen, wie zum Beispiel einen entsprechenden Flash-Speicher. Der BIOS-Speicher 1030 kann bei einer Ausführungsform alternativ in dem Chipsatz 1020 enthalten sein.
Der Chipsatz 1020 kann bei einer Ausführungsform ein oder mehrere Speichersteuergeräte zum Bereitstellen einer Schnittstelle zu dem flüchtigen Speicher 1040 aufweisen. Der flüchtige Speicher 1040 kann zum Laden und Speichern von Daten und/oder Befehlen, zum Beispiel für das System 1000, verwendet werden. Der flüchtige Speicher 1040 kann einen entsprechenden flüchtigen Speicher umfassen, wie zum Beispiel einen geeigneten dynamischen Schreib-Lese-Speicher (DRAM). Der Prozessor 1010 kann bei einer Ausführungsform die Speicherschaltung 100 zum Speichern von Daten und/oder Befehlen nutzen, die in dem flüchtigen Speicher 1040 gespeichert sind oder gespeichert werden sollen, zum Beispiel für einen schnelleren Zugriff auf diese Daten und/oder Befehle.
Der Chipsatz 1020 kann bei einer Ausführungsform ein Grafiksteuergerät aufweisen, um eine Schnittstelle zu der Anzeigevorrichtung 1070 herzustellen. Die Anzeigevorrichtung 1070 kann eine entsprechende Anzeigevorrichtung umfassen, wie zum Beispiel eine Katodenstrahlröhre (CRT) oder eine Flüssigkristallanzeige (LCD). Das Grafiksteuergerät kann sich bei einer Ausführungsform alternativ außerhalb des Chipsatzes 1020 befinden.
Der Chipsatz 1020 kann bei einer Ausführungsform ein oder mehrere Eingabe-/Ausgabe(E/A)-Steuergeräte aufweisen, um eine Schnittstelle zu dem nichtflüchtigen Speicher und/oder der/den nichtflüchtigen Speichervorrichtung(en) 1050, der/den Eingabevorrichtung(en) 1060, der/den Kommunikationsschnittstelle(n) 1080 und/oder der/den Eingabe-/Ausgabe-Vorrichtung(en) 1090 bereitzustellen.
Der nichtflüchtige Speicher und/oder die nichtflüchtige(n) Speichervorrichtung(en) 1050 können zum Beispiel zum Speichern von Daten und/oder Befehlen verwendet werden. Der nichtflüchtige Speicher und/oder die nichtflüchtige(n) Speichervorrichtung(en) 1050 kann/können einen entsprechenden nichtflüchtigen Speicher, wie zum Beispiel einen Flash-Speicher, umfassen und/oder kann/können eine oder mehrere entsprechende nichtflüchtige Speichervorrichtung(en) umfassen, wie zum Beispiel ein oder mehrere Festplattenlaufwerke (HDDs), ein oder mehrere CD-Laufwerke (CD: Compact Disc) und/oder ein oder mehrere DVD-Laufwerke (DVD: Digital Versatile Disc).
Die Eingabevorrichtungen(en) 1060 kann/können ein oder mehrere entsprechende Eingabevorrichtung(en) umfassen, wie zum Beispiel eine Tastatur, eine Maus und/oder eine andere geeignete Kursorsteuervorrichtung.
Die Kommunikationsschnittstelle(n) 1080 kann/können eine Schnittstelle für das System 1000 bereitstellen, um über ein oder mehrere Netzwerke und/oder mit einer anderen entsprechenden Vorrichtung zu kommunizieren. Die Kommunikationsschnittstelle(n) 1080 kann/können eine entsprechende Hardware und/oder Firmware aufweisen. Die Kommunikationsschnittstelle(n) 1080 kann/können bei einer Ausführungsform zum Beispiel einen Netzwerkadapter, einen drahtlosen Netzwerkadapter, ein Telefonmodem und/oder ein drahtloses Modem umfassen. Zur drahtlosen Kommunikation kann/können die Kommunikationsschnittstelle(n) 1080 bei einer Ausführungsform eine oder mehrere Antennen 1082 verwenden.
Die Eingabe-/Ausgabe-Vorrichtung(en) 1090 kann/können entsprechende Eingabe-/Ausgabe-Vorrichtung(en) umfassen, wie zum Beispiel eine Audiovorrichtung, um die Umwandlung von Ton in entsprechende digitale Signale zu unterstützen und/oder um die Umwandlung von digitalen Signalen in entsprechenden Ton zu unterstützen, eine Kamera, einen Camcorder, einen Drucker und/oder einen Scanner.
Es ist zwar dargelegt worden, dass ein oder mehrere Steuergeräte in dem Chipsatz 1020 angeordnet sind, aber ein oder mehrere Steuergeräte des Chipsatzes 1020 können auch in den Prozessor 1010 integriert werden, sodass der Prozessor 1010 direkt mit einer oder mehreren Vorrichtungen oder Komponenten kommunizieren kann. Zum Beispiel können ein oder mehrere Speichersteuergeräte bei einer Ausführungsform in den Prozessor 1010 integriert werden, sodass der Prozessor 1010 direkt mit dem flüchtigen Speicher 1040 kommunizieren kann.

Claims

Vorrichtung mit: einem ersten Die (111) mit einer ersten Mehrzahl von Speicherzellen (MC) für eine Speichermatrix (102) und einem zweiten Die (112) mit einer zweiten Mehrzahl von Speicherzellen (MC) für die Speichermatrix (102), wobei der zweite Die eine gemeinsame Leitung (125, 135) aufweist, damit die Speichermatrix digitale Signale für Speicherzellen der ersten und der zweiten Mehrzahl von Speicherzellen überträgt, wobei die ersten und zweiten Dies voneinander getrennt sind und gemeinsam die Speichermatrix bilden.
Vorrichtung nach Anspruch 1, wobei zumindest ein Teil eines der ersten und der zweiten Dies über zumindest einem Teil der anderen des ersten und zweiten Dies angeordnet ist und mit einem anderen der ersten und zweiten Dies so verbunden ist, dass er Speicherzellen der ersten Mehrzahl von Speicherzellen des ersten Dies mit der gemeinsamen Leitung des zweiten Dies verbindet.
Vorrichtung nach Anspruch 2, wobei Speicherzellen der ersten Mehrzahl von Speicherzellen des ersten Dies mittels eines oder mehrerer Verbindungskontakte mit der gemeinsamen Leitung des zweiten Dies verbunden sind.
Vorrichtung nach Anspruch 1, wobei Speicherzellen der ersten Mehrzahl von Speicherzellen des ersten Dies einzeln mit der gemeinsamen Leitung des zweiten Dies an verschiedenen einzelnen Positionen entlang der gemeinsamen Leitung verbunden sind.
Vorrichtung nach Anspruch 1, wobei Speicherzellen der zweiten Mehrzahl von Speicherzellen des zweiten Dies einzeln mit der gemeinsamen Leitung des zweiten Dies an verschiedenen einzelnen Positionen entlang der gemeinsamen Leitung verbunden sind.
Vorrichtung nach Anspruch 1, wobei der erste Die eine weitere Leitung (341, 342) aufweist, wobei Speicherzellen der ersten Mehrzahl von Speicherzellen des ersten Dies einzeln mit der weiteren Leitung des ersten Dies an verschiedenen einzelnen Positionen entlang der weiteren Leitung verbunden sind und wobei die weitere Leitung mit der gemeinsamen Leitung des zweiten Dies verbunden ist.
Vorrichtung nach Anspruch 1, wobei der zweite Die eine weitere Leitung aufweist, wobei Speicherzellen der zweiten Mehrzahl von Speicherzellen des zweiten Dies einzeln mit der weiteren Leitung des zweiten Dies an verschiedenen einzelnen Positionen entlang der weiteren Leitung verbunden sind und wobei die weitere Leitung mit der gemeinsamen Leitung des zweiten Dies verbunden ist.
Vorrichtung nach Anspruch 1, wobei der erste Die eine weitere Leitung (451), die mit Speicherzellen der ersten Mehrzahl von Speicherzellen verbunden ist, aufweist, damit die weitere Leitung die gemeinsame Leitung über den ersten und den zweiten Die verlängert.
Vorrichtung nach Anspruch 1, wobei die ersten und zweiten Dies in demselben Package angeordnet sind.
Vorrichtung nach Anspruch 1, wobei die gemeinsame Leitung eine Bitleitung zum Übertragen von digitalen Datensignalen für Speicherzellen der ersten und der zweiten Mehrzahl von Speicherzellen ist.
Vorrichtung nach Anspruch 1, wobei die gemeinsame Leitung digitale Steuersignale für Speicherzellen der ersten und der zweiten Mehrzahl von Speicherzellen übertragen soll.
Vorrichtung nach Anspruch 11, wobei der erste oder der zweite Die eine Steuerschaltung zum Übertragen eines oder mehrerer digitaler Steuersignale auf der gemeinsamen Leitung aufweist, um eine oder mehrere Speicherzellen der ersten Mehrzahl von Speicherzellen und/oder der zweiten Mehrzahl von Speicherzellen auszuwählen.
Vorrichtung nach Anspruch 11, wobei eine oder mehrere Speicherzellen der ersten Mehrzahl von Speicherzellen und/oder der zweiten Mehrzahl von Speicherzellen so ausgebildet sind, dass sie ein oder mehrere Abgleichssignale auf der gemeinsamen Leitung übertragen können.
Verfahren mit den Schritten: Auswählen einer oder mehrerer Speicherzellen einer Speichermatrix, die eine erste Mehrzahl von Speicherzellen auf einem ersten Die und eine zweite Mehrzahl von Speicherzellen auf einem zweiten Die hat, wobei der zweite Die eine gemeinsame Leitung aufweist, damit die Speichermatrix digitale Signale für Speicherzellen der ersten und der zweiten Mehrzahl von Speicherzellen überträgt; und Zugreifen auf eine oder mehrere ausgewählte Speicherzellen der Speichermatrix, wobei die ersten und zweiten Dies voneinander getrennt sind und gemeinsam die Speichermatrix bilden.
Verfahren nach Anspruch 14, wobei zumindest ein Teil eines der ersten und zweiten Dies über zumindest einem Teil eines anderen der ersten und zweiten Dies angeordnet ist und mit dem anderen der ersten und zweiten Dies so verbunden ist, dass er Speicherzellen der ersten Mehrzahl von Speicherzellen des ersten Dies mit der gemeinsamen Leitung des zweiten Dies verbindet.
Verfahren nach Anspruch 14, wobei das Zugreifen das Verwenden der gemeinsamen Leitung zum Übertragen eines oder mehrerer digitaler Datensignale beim Lesen oder Beschreiben einer ausgewählten Speicherzelle umfasst.
Verfahren nach Anspruch 14, wobei das Auswählen das Verwenden der gemeinsamen Leitung zum Übertragen eines oder mehrerer digitaler Steuersignale zum Auswählen einer oder mehrerer Speicherzellen umfasst.
Verfahren nach Anspruch 14, wobei das Zugreifen das Zugreifen auf eine oder mehrere ausgewählte Speicherzellen zum Vergleichen von Daten und das Verwenden der gemeinsamen Leitung zum Übertragen eines oder mehrerer Abgleichssignale umfasst.
System mit: einem Prozessor; einer Speicherschaltung, die mit dem Prozessor verbunden ist und eine Vorrichtung nach einem der Ansprüche 1 bis 13 enthält; und einem flüchtigen Speicher.