DE102018125633A1

DE102018125633A1 - SUB-Wortleitungstreiber und zugehörige Halbleiterspeichervorrichtungen

Info

Publication number: DE102018125633A1
Application number: DE102018125633.7A
Authority: DE
Inventors: Bok-yeon Won; Hyuckjoon Kwon
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2017-12-18
Filing date: 2018-10-16
Publication date: 2019-06-19
Also published as: US20190189186A1; KR20190073091A; CN109935258A

Abstract

Es werden Halbleiterspeichervorrichtungen offenbart. Eine Halbleiterspeichervorrichtung enthält einen ersten Haltetransistor, der mit einer ersten Wortleitung verbunden ist. Die Halbleiterspeichervorrichtung enthält einen zweiten Haltetransistor, der mit einer zweiten Wortleitung verbunden ist. Der erste Haltetransistor und der zweite Haltetransistor haben einen zusammengeführten Kanal. In einigen Ausführungsformen befinden sich der erste Haltetransistor und der zweite Haltetransistor in einem Sub-Wortleitungstreiber.

Description

QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
Diese Anmeldung beansprucht die Priorität der am 18. Dezember 2017 beim Koreanischen Amt für geistiges Eigentum eingereichten koreanischen Patentanmeldung Nr. 10-2017-0174402, deren Offenbarung hiermit durch Bezugnahme hierin in ihrer Gesamtheit aufgenommen wird.
TECHNISCHER HINTERGRUND
Die vorliegende Offenbarung bezieht sich auf Halbleiterspeichervorrichtungen und insbesondere auf Sub-Wortleitungstreiber zum Treiben von Wortleitungen und Halbleiterspeichergeräte mit Sub-Wortleitungstreiber.
Die Kapazität und Geschwindigkeit einer Halbleiterspeichervorrichtung, die in verschiedenen elektronischen Systemen verwendet wird, steigt aufgrund der Nachfrage der Nutzer nach hoher Leistung. Insbesondere kann ein typisches Beispiel für eine flüchtige Speichervorrichtung ein dynamischer Direktzugriffsspeicher (DRAM) sein. Eine Speicherzelle des DRAMs speichert Daten in Form von Ladungen, die in einem Zellenkondensator geladen werden. Der DRAM schreibt oder liest Daten in oder aus Speicherzellen unter Verwendung einer Wort- und einer Bitleitung. Speicherzellen, die mit einer Wortleitung verbunden sind, können eine Zeile bilden und basierend auf einer an eine Wortleitung angelegten Spannung arbeiten.
Mit zunehmender Kapazität des DRAMs kann die Anzahl der Speicherzellen, die mit einer Wortleitung verbunden sind, zunehmen, und der Abstand (oder ein Zellenabstand) zwischen den Wortleitungen kann kleiner werden. Wenn eine Wortleitungsspannung an eine Wortleitung angelegt wird, die mit mehreren Speicherzellen verbunden ist, kann es zu einer Geschwindigkeitsverzögerung kommen. Um die Verzögerung der Wortleitungsspannung zu verbessern, kann eine Technik verwendet werden, um eine Wortleitung in eine Vielzahl von Sub-Wortleitungen zu unterteilen und jede Sub-Wortleitung unter Verwendung eines Sub-Wortleitungstreibers SWD anzutreiben.
Auch wenn der Abstand (oder die Zellenteilung) zwischen den Wortleitungen mit zunehmendem Integrationsgrad abnimmt, gibt es eine Einschränkung bei der Reduzierung der Größe eines Sub-Wortleitungstreibers SWD. Wenn die Größe der Transistoren des Sub-Wortleitungstreibers zum Bereitstellen einer Wortleitungsspannung VPP, die eine Hochspannung ist, abnimmt, können die Transistoren durch Hochspannungsbeanspruchung beeinträchtigt werden.
ZUSAMMENFASSUNG
Ausführungsformen vorhandener erfinderischer Konzepte bieten einen Sub-Wortleitungstreiber mit Widerstand gegen Degradation, obwohl eine Zellenteilung relativ klein ist, und eine Halbleiterspeichervorrichtung, die diese beinhaltet.
Gemäß einigen exemplarischen Ausführungsformen kann eine Halbleiterspeichervorrichtung einen ersten Sub-Wortleitungstreiber beinhalten, der einen ersten Haltertransistor beinhaltet, der konfiguriert ist, um einer ersten Wortleitung als Reaktion auf ein Steuersignal eine negative Spannung zuzuführen. Die Halbleiterspeichervorrichtung kann einen zweiten Sub-Wortleitungstreiber beinhalten, der einen zweiten Haltetransistor beinhaltet, der konfiguriert ist, um die negative Spannung als Reaktion auf das Steuersignal an eine zweite Wortleitung zu liefern. Der erste Haltertransistor und der zweite Haltertransistor können gemeinsam ein erstes aktives Muster beinhalten, das sich in einer ersten Richtung erstreckt, die die erste Wortleitung und die zweite Wortleitung schneidet und mit der ersten Wortleitung und der zweiten Wortleitung über einen ersten direkten Kontakt bzw. einen zweiten direkten Kontakt verbunden ist. Der erste Haltertransistor und der zweite Haltertransistor können gemeinsam ein zweites aktives Muster beinhalten, das aus dem ersten aktiven Muster in eine zweite Richtung ragt, die die erste Richtung schneidet und mit einem dritten direkten Kontakt verbunden ist, der konfiguriert ist, um die negative Spannung zu liefern. Darüber hinaus können der erste Haltertransistor und der zweite Haltertransistor ein Gate-Muster auf einem Abschnitt des ersten aktiven Musters beinhalten.
Gemäß einigen exemplarischen Ausführungsformen kann ein Sub-Wortleitungstreiber einer Halbleiterspeichervorrichtung ein Substrat beinhalten, das einen ersten Drain-Bereich und einen zweiten Drain-Bereich einer Vielzahl von Haltertransistoren und einen gemeinsamen Source-Bereich der Vielzahl von Haltertransistoren beinhaltet. Die Vielzahl der Haltertransistoren kann konfiguriert werden, um eine Vielzahl von inaktiven Wortleitungen mit einer negativen Spannung zu koppeln. Darüber hinaus kann der Sub-Wortleitungstreiber der Halbleiterspeichervorrichtung eine gemeinsame Gate-Elektrode der Vielzahl von Haltetransistoren beinhalten. Der gemeinsame Source-Bereich der Vielzahl von Haltertransistoren kann mit dem ersten Drain-Bereich und dem zweiten Drain-Bereich der Vielzahl von Haltertransistoren nicht kollinear sein.
Gemäß einiger exemplarischer Ausführungsformen kann eine Halbleiterspeichervorrichtung einen ersten Haltertransistor beinhalten, der mit einer ersten Wortleitung verbunden ist und der konfiguriert ist, um der ersten Wortleitung als Reaktion auf ein Steuersignal eine Spannung zuzuführen. Darüber hinaus kann die Halbleiterspeichervorrichtung einen zweiten Haltetransistor beinhalten, der mit einer zweiten Wortleitung verbunden ist und der konfiguriert ist, um die Spannung an die zweite Wortleitung als Reaktion auf das Steuersignal zu liefern. Der erste Haltertransistor und der zweite Haltertransistor können einen zusammengeführten Kanal aufweisen.
Figurenliste
Das Vorstehende und andere Objekte und Merkmale gegenwärtiger erfinderischer Konzepte werden durch die detaillierte Beschreibung ihrer exemplarischen Ausführungsformen unter Bezugnahme auf die begleitenden Zeichnungen deutlich.

1 ist ein Blockdiagramm, das eine Kernstruktur einer dynamischen Direktzugriffsspeichervorrichtung gemäß einigen Ausführungsformen bestehender erfinderischer Konzepte veranschaulicht.
2 ist ein Blockdiagramm, das benachbarte Sub-Wortleitungstreiber gemäß einigen Ausführungsformen bestehender erfinderischer Konzepte veranschaulicht.
3 ist ein Schaltplan, der eine Struktur von Sub-Wortleitungstreibern veranschaulicht, die in 2 dargestellt sind.
4 ist ein Wellenformdiagramm, das den Betrieb eines Sub-Wortleitungstreibers von 3 veranschaulicht.
5 ist eine Ansicht, die ein Layout eines fusionierten Versorgungstransistors von 3 darstellt.
6 ist eine Schnittansicht eines fusionierten Haltungstransistors, der entlang einer Linie A-A' von 5 aufgenommen wurde.
7 ist eine Schnittansicht eines fusionierten Haltungstransistors, der entlang einer Linie B-B' von 5 aufgenommen wurde.
8 ist eine Ansicht, die schematisch eine Kanalform eines Versorgungstransistors gemäß einiger Ausführungsformen vorhandener erfinderischer Konzepte darstellt.
9 veranschaulicht ein Layout eines Beispiels eines fusionierten Versorgungstransistors gemäß einiger Ausführungsformen aktueller erfinderischer Konzepte.
10 veranschaulicht ein Layout eines Beispiels eines fusionierten Versorgungstransistors gemäß einiger Ausführungsformen vorhandener erfinderischer Konzepte.
11 veranschaulicht ein exemplarisches Layout zum Halten von Transistorstufen, die einen Subwort-Line-Treiber für aktuelle erfinderische Konzepte darstellen.
12 ist ein Blockdiagramm, das ein Computersystem mit einer Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen bestehender erfinderischer Konzepte darstellt.
13 ist ein Blockdiagramm, das eine Struktur eines dreidimensional gestapelten Speicherchips mit einem DRAM gemäß einigen Ausführungsformen bestehender erfinderischer Konzepte darstellt.
14 ist ein Blockdiagramm, das eine Struktur eines gestapelten Speicherchips mit einem DRAM gemäß einiger Ausführungsformen bestehender erfinderischer Konzepte veranschaulicht.

DETAILLIERTE BESCHREIBUNG
Im Folgenden werden die vorliegenden erfinderischen Konzepte ausführlich beschrieben, indem die Ausführungsformen der vorliegenden erfinderischen Konzepte unter Bezugnahme auf die beigefügten Zeichnungen erläutert werden. Gleiche Referenzzahlen in den Zeichnungen bezeichnen ähnliche Elemente, und redundante Erklärungen ähnlicher Elemente können weggelassen werden.
Nachfolgend kann ein synchrones DRAM (SDRAM) als Beispiel für eine Halbleitervorrichtung zur Beschreibung von Merkmalen und Funktionen bestehender erfinderischer Konzepte verwendet werden. Ein Fachmann kann jedoch leicht andere Vorzüge, Anwendungen und Leistungen bestehender erfinderischer Konzepte im Hinblick auf die hierin offenbarten Inhalte verstehen. Vorhandene erfinderische Konzepte können somit durch andere Ausführungsformen umgesetzt oder angewendet werden.
1 ist ein Blockdiagramm, das eine Kernstruktur einer dynamischen Direktzugriffsspeichervorrichtung (DRAM) gemäß einiger Ausführungsformen bestehender erfinderischer Konzepte darstellt. Unter Bezugnahme auf 1 kann ein DRAM 100 einen Zeilendecoder 110, Vordecoder (PXI GEN.) 112 und 114, Spannungsgeneratoren (PXID GEN.) 120, 122, 124 und 126, Sub-Wortleitungstreiber (SWD) 130, 140, 160 und 170, Leseverstärker (SA) (z.B. SA-Blöcke) 190, eine Zellenanordnung 192 und Verbindungen 194 beinhalten. Da sich vorliegende erfinderische Konzepte auf einen Subwortzeilentreiber beziehen, kann hier eine Beschreibung, die einer Spaltenauswahlstruktur zugeordnet ist, weggelassen werden.
Der Zeilendecoder 110 wählt als Reaktion auf eine eingegebene Zeilenadresse RADD eine Wortleitung einer Speicherzelle aus, auf die zugegriffen werden soll. Der Zeilendecoder 110 dekodiert die eingegebene Zeilenadresse RADD, um Wortleitungsfreigabesignale NWEI<n> (n ist eine ganze Zahl größer als „0“) zum Freigeben einer entsprechenden Wortleitung zu erzeugen. Die Wortleitungsfreigabesignale NWEI<n> des Zeilendecoders 110 können in einem Schreibmodus und einem Lesebetrieb, der ausgewählten Speicherzellen zugeordnet ist, aktiviert werden. Außerdem kann der Zeilendecoder 110 in einem selbstauffrischenden Betriebsmodus eine aus einem Adresszähler erzeugte Zeilenadresse RADD decodieren und eine entsprechende Wortleitung aktivieren.
Die Vordekoder 112 und 114 erzeugen als Reaktion auf die Zeilenadresse RADD die Vordekodiersignale PXI<0>, PXI<1>, PXI<2>, PXI<3>, etc. So können beispielsweise die Vordekoder 112 und 114 niedrigere Bits der Zeilenadresse RADD dekodieren, um Vordekodierungssignale PXI<j> (j ist eine ganze Zahl größer als „0“) entsprechend einer ausgewählten Wortleitung zu erzeugen. Die Vordekodierungssignale PXI<j> werden innerhalb der Verbindungen 194 über Hauptwortleitungen an die Treiberspannungsgeneratoren 120, 122, 124 und 126 übertragen.
Die Betriebsspannungsgeneratoren 120, 122, 124 und 126 erzeugen Steuersignale PXID<i> und PXIB<i> zum Antreiben einer Wortleitung als Reaktion auf die Vordekodiersignale PXI<0>, PXI<1>, PXI<2>, PXI<3>, etc. Wenn die Integration und Geschwindigkeit einer Halbleiterspeichervorrichtung höher wird, kann ein Pegel eines Hochspannungs-VPP zum Antreiben einer Wortleitung einen Einfluss auf die Zuverlässigkeit der Halbleiterspeichervorrichtung haben. Um die Zuverlässigkeit der Halbleiterspeichervorrichtung zu verbessern, kann es vorteilhaft sein, den Pegel des Hochspannungs-VPP zu senken und gleichzeitig einen Abfall eines Hochspannungspegels aufgrund eines Ableitstroms oder dergleichen zu verhindern/verhindern. Dementsprechend beinhalten die Betriebsspannungsgeneratoren 120, 122, 124 und 126 einen Pull-up-Treiber, um die Hochspannungs-VPP an eine ausgewählte Wortleitung zu liefern. Im Allgemeinen wird der Pull-Up-Treiber mit einem PMOS-Transistor realisiert.
Die Sub-Wortleitungstreiber 130, 140, 160 und 170 können eine ausgewählte Wortleitung als Reaktion auf die Wortleitungsfreigabesignale NWEI<n> und die Steuersignale PXID<i> und PXIB<i> aktivieren oder vorladen. Wenn eine Speicherzelle MC1 ausgewählt ist, wird das Wortleitungsfreigabesignal NWEI<0> aktiviert und die vom Betriebsspannungsgenerator 120 bereitgestellten Steuersignale PXID<2> und PXIB<2> werden aktiviert. In diesem Fall kann der Sub-Wortleitungstreiber 130 eine Wortleitung WL<1> ansteuern, wobei der Hochspannungs-VPP ein Pegel des Steuersignals PXID<2> ist. Die Bedienung des Subwort-Leitungstreibers 130 ist identisch mit den übrigen Subwort-Leitungstreibern 140, 160, 170, 170, 130', 140', 160' und 170'.
Insbesondere beinhaltet jeder der Sub-Wortleitungstreiber 130, 140, 160, 170, 130', 130', 140', 160' und 170' einen entsprechenden Haltetransistor. Die Haltetransistoren können NMOS-Transistoren sein. Die Sub-Wortleitungstreiber 130, 140, 160, 170, 130', 140', 160', 160' und 170' können eine deaktivierte Wortleitung mit einer negativen Spannung VBB2 über den Leistungstransistor vorladen. So beinhaltet beispielsweise der Sub-Wortleitungstreiber 130 einen Haltetransistor, der konfiguriert ist, um die Wortleitung WL<1> mit der negativen Spannung VBB2 als Reaktion auf das Steuersignal PXIB<2> vorzuladen. Ebenso beinhaltet der Sub-Wortleitungstreiber 140 einen Haltetransistor, der konfiguriert ist, um eine Wortleitung WL<5> mit der negativen Spannung VBB2 als Reaktion auf das Steuersignal PXIB<2> vorzuladen.
Zwei haltende Transistoren der benachbarten Sub-Wortleitungstreiber 130 und 140 können nach vorliegenden erfinderischen Konzepten zusammengeführt werden, um eine Gate-Elektrode zu teilen und eine gemeinsame Source aufzunehmen, der die negative Spannung VBB2 zugeführt wird. Das heißt, es kann ein Muster einer gemeinsamen Gate-Elektrode der benachbarten Sub-Wortleitungstreiber 130 und 140 vorgesehen werden, um einen einzigen Kanal zu bilden. In Bezug auf die beiden Haltetransistoren kann beispielsweise ein aktives Muster implementiert werden, um getrennte Drainagen zu bilden, die jeweils mit Wortleitungen verbunden sind, und um eine gemeinsame Source für die Versorgung der negativen Spannung VBB2 zu bilden. Insbesondere kann eine gemeinsame Gate-Elektrode auf dem aktiven Muster gebildet werden, so dass ein T-förmiger Kanal gebildet wird, der die getrennten Abläufe und die gemeinsame Source verbindet. So kann beispielsweise die gemeinsame Gate-Elektrode in Form eines Quadrats, eines Achtecks, eines Kreises oder einer Ellipse ausgebildet sein.
Eine Länge eines Kanals der Haltetransistoren kann leicht durch eine Form des gemeinsamen Gate-Musters der benachbarten Haltetransistoren und die Form eines Vorsprungs der gemeinsamen Source der benachbarten Haltetransistoren verlängert werden. Dementsprechend, auch wenn die Hochspannungs-VPP an ein Gate eines Wartungstransistors angelegt wird, kann der erweiterte Kanal es den Wartungstransistoren ermöglichen, einer Verschlechterung zu widerstehen. Das Layout des Haltungstransistors wird anhand von Begleitzeichnungen näher beschrieben. Die Kanalstruktur des Haltungstransistors kann identisch auf die benachbarten Sub-Wortleitungstreiber 160 und 170 sowie auf die Sub-Wortleitungstreiber 130', 140', 160' und 170' angewendet werden, die auf der Oberseite der Zellenanordnung 192 angeordnet sind.
Der Leseverstärkerblock 190 greift über ein Bitleitungspaar BL und BLB einer ausgewählten Spalte als Reaktion auf eine Spaltenadresse auf eine Speicherzelle zu. Außerdem kann der Leseverstärkerblock 190 weiterhin Komponenten zum Speichern von Eingangsdaten in einer ausgewählten Speicherzelle beinhalten. Der Leseverstärkerblock 190 kann die in einer Speicherzelle gespeicherten Daten während eines Selbstauffrischungsmodus neu schreiben. Der Leseverstärkerblock 190 kann mit Speicherzellen in einer offenen Bitleitungsstruktur verbunden werden.
Die Zellenanordnung 192 beinhaltet eine Vielzahl von Speicherzellen, die mit den Wortleitungen WL und Bitleitungen BL verbunden sind und in einer Zeilen- und einer Spaltenrichtung angeordnet sind. Jede der Speicherzellen kann einen Zellenkondensator und einen Zugriffstransistor beinhalten. In jeder Speicherzelle ist ein Gate des Zugriffstransistors mit einer der in Zeilenrichtung angeordneten Wortleitungen WL verbunden. Ein erstes Ende des Zugriffstransistors ist mit einer Bitleitung BL oder einer komplementären Bitleitung BLB verbunden, die sich in Spaltenrichtung erstreckt. Ein zweites Ende des Zugriffstransistors kann mit dem Zellenkondensator verbunden werden.
Die Sub-Wortleitungstreiber SWD des DRAM 100 gemäß einiger Ausführungsformen vorhandener erfinderischer Konzepte können einen fusionierten Haltetransistor mit einer größeren Kanallänge beinhalten. Das heißt, dass die Transistoren benachbarter Sub-Wortleitungstreiber SWD eine aktive Fläche zur Bildung eines T-förmigen Kanals beinhalten. Dementsprechend, auch wenn eine Zellenneigung abnimmt, kann eine Kanallänge eines haltenden Transistors eines Sub-Wortleitungstreibers nicht abnehmen (und in einigen Ausführungsformen nicht zunehmen). Dies kann bedeuten, dass ein Sub-Wortleitungstreiber mit einer Treiberkapazität von hoher Zuverlässigkeit implementiert wird.
2 ist ein Blockdiagramm, das benachbarte Sub-Wortleitungstreiber gemäß einiger Ausführungsformen bestehender erfinderischer Konzepte veranschaulicht. Die Sub-Wortleitungstreiber 130 und 140, die die Wortleitungen WL<1> und WL<5> antreiben und nebeneinander liegen, sind in 2 dargestellt.
Alle Sub-Wortleitungstreiber 130 und 140 können mit den Steuersignalen PXID<2> und PXIB<2> versehen werden. Der Sub-Wortleitungstreiber 130 kann als Reaktion auf das Wortleitungsfreigabesignal NWEIB<0> und der Sub-Wortleitungstreiber 140 als Reaktion auf das Wortleitungsfreigabesignal NWEIB<1> aktiviert werden. Wird das Wortleitungsfreigabesignal NWEIB<0> auf einen niedrigen Pegel „L“ aktiviert, versorgt der Sub-Wortleitungstreiber 130 die Wortleitung WL<1> mit dem über das Ansteuersignal PXID<2> bereitgestellten Hochspannungs-VPP. Wenn außerdem das Wortleitungsfreigabesignal NWEIB<0> eines hohen Pegels bereitgestellt wird, kann der Sub-Wortleitungstreiber 130 das Steuersignal PXID<2> blockieren und die Wortleitung WL<1>, die eine inaktive Wortleitung sein kann, mit der negativen Spannung VBB2 vorladen.
Ebenso, wenn das Wortleitungsfreigabesignal NWEIB<1> des Low-Pegels bereitgestellt wird, versorgt der Sub-Wortleitungstreiber 140 die Wortleitung WL<5> mit dem Hochspannungs-VPP, das durch das Steuersignal PXID<2> bereitgestellt wird. Wenn das Wortleitungsfreigabesignal NWEIB<1> des High-Pegels bereitgestellt wird, kann der Sub-Wortleitungstreiber 140 das Steuersignal PXID<2> blockieren und die Wortleitung WL<5> mit der negativen Spannung VBB2 vorladen.
Die Subwort-Leitungstreiber 130 und 140 beinhalten das Halten von Transistoren zum Halten der Wortleitungen WL<1> und WL<5> an der negativen Spannung VBB2 nach dem Vorladevorgang. Die Haltetransistoren können die Wortleitungen WL<1> und WL<5> als Reaktion auf das Steuersignal PXIB<2> auf ein Niveau der negativen Spannung VBB2 fixieren/koppeln. In diesem Fall können die Wortleitungen WL<1> und WL<5> unabhängig von einer Pegeländerung der Wortleitungsfreigabesignale NWEIB<0> und NWEIB<1> oder Rauschen (z.B. ein verrauschtes Signal) einen stabilen Spannungswert beibehalten.
Die Haltetransistoren der Sub-Wortleitungstreiber 130 und 140 beinhalten eine gemeinsame Source-Elektrode, die mit der negativen Spannung VBB2 versorgt wird, und eine gemeinsame Gate-Elektrode, an die das Steuersignal PXIB<2> angelegt wird. Die Haltetransistoren beinhalten zwei Drain-Elektroden, die jeweils mit den Wortleitungen WL<1> und WL<5> verbunden sind. In einer Struktur, in der Haltetransistoren voneinander getrennte Kanäle haben, können bei abnehmender Zellenteilung die Kanallängen der Haltetransistoren zwangsläufig abnehmen. Im Layout einiger Ausführungsformen gegenwärtiger erfinderischer Konzepte wird jedoch ein Kanal jedes Haushaltstransistors in Form von „I“ gebildet. Dementsprechend kann eine Kanallänge relativ zunehmen und die mit einer Hochspannung verbundene Beständigkeit gegen Degradation verbessert werden.
3 ist ein Schaltplan, der eine Struktur von Sub-Wortleitungstreibern veranschaulicht, die in 2 dargestellt sind. Unter Bezugnahme auf 3 weisen die Sub-Wortleitungstreiber 130 und 140 eine Schaltungsstruktur zum Treiben der Wortleitungen WL<1> und WL<5> auf. Insbesondere wenn die Gates der Halte (oder „keeper“) Transistoren KP1 und KP2 der Sub-Wortleitungstreiber 130 und 140 zusammengeführt werden, kann ein parasitärer Transistor KP12 zwischen den Wortleitungen WL<1> und WL<5> gebildet werden. Da die an die Wortleitungen WL<1> und WL<5> angelegten Spannungen jedoch nahezu gleich hoch sind, kann ein Strom zwischen einer Source und einem Drain des parasitären Transistors KP12 vernachlässigbar/ignorierbar sein.
Der Sub-Wortleitungstreiber 130 kann mit den Steuersignalen PXID<2> und PXIB<2> vom Betriebsspannungsgenerator 120 versehen werden (siehe 1). Der Sub-Wortleitungstreiber 130 ist mit dem Wortleitungsfreigabesignal NWEIB<0> vom Zeilendecoder 110 versehen. Der Sub-Wortleitungstreiber 130 beinhaltet einen Pull-up-Transistor PM1, einen Pull-down-Transistor NM 1 und den Haltetransistor KP 1. Der Pull-up-Transistor PM1 zieht die Wortleitung WL<1> bis zu einem Pegel des Steuersignals PXID<2> als Reaktion auf das Wortleitungsfreigabesignal NWEIB<0>. Im Gegensatz dazu zieht der Pull-Down-Transistor NM1 die Wortleitung WL<1> als Reaktion auf das Wortleitungsfreigabesignal NWEIB<0> auf die negative Spannung VBB2 herunter. Mit dem Haltungstransistor KP1 kann die Wortleitung WL<1> zu einem Zeitpunkt, zu dem die Wortleitung WL<1> deaktiviert ist, auf einem Niveau der negativen Spannung VBB2 gehalten werden. In einigen Ausführungsformen weist der Haltungstransistor KP1 eine mit der negativen Spannung VBB2 versorgte Source und eine mit der Wortleitung WL<1> verbundene Drain auf und wird als Reaktion auf das zum Antriebssignal PXIB<2> komplementäre Steuersignal PXID<2> ein- oder ausgeschaltet.
Der Sub-Wortleitungstreiber 140 kann mit den Steuersignalen PXID<2> und PXIB<2> vom Betriebsspannungsgenerator 120 versehen werden. Der Sub-Wortleitungstreiber 140 ist mit dem Wortleitungsfreigabesignal NWEIB<1> vom Zeilendecoder 110 versehen. Der Sub-Wortleitungstreiber 140 beinhaltet einen Pull-up-Transistor PM2, einen Pull-down-Transistor NM2 und den Haltetransistor KP2. Der Pull-up-Transistor PM2 zieht die Wortleitung WL<5> bis zu einem Pegel des Steuersignals PXID<2> als Reaktion auf das Wortleitungsfreigabesignal NWEIB<1>. Im Gegensatz dazu zieht der Pull-Down-Transistor NM2 die Wortleitung WL<5> als Reaktion auf das Wortleitungsfreigabesignal NWEIB<1> auf die negative Spannung VBB2 herunter. Der Haltetransistor KP2 ermöglicht es, die Wortleitung WL<5> auf einem Niveau der negativen Spannung VBB2 zu einem Zeitpunkt zu halten, zu dem die Wortleitung WL<5> deaktiviert ist. Zu diesem Zweck hat der Haltungstransistor KP2 eine Source, die mit der negativen Spannung VBB2 versorgt wird, und eine Drain, die mit der Wortleitung WL<5> verbunden ist, und wird als Reaktion auf das Steuersignal PXIB<2>, das komplementär zum Steuersignal PXID<2> ist, ein- oder ausgeschaltet.
Der parasitäre Transistor KP12 wird zwischen den Haltetransistoren KP1 und KP2 gebildet. Das heißt, der parasitäre Transistor KP12, der zwischen den Wortleitungen WL<1> und WL<5> ein- oder ausgeschaltet wird, wird basierend auf einer Gate-Form der Haltetransistoren gemäß einigen Ausführungsformen heutiger Erfindungskonzepte gebildet. Wird jedoch das Steuersignal PXIB<2> deaktiviert, wird der parasitäre Transistor KP12 abgeschaltet und damit die Wortleitungen WL<1> und WL<5> elektrisch getrennt. Da die Wortleitungen WL<1> und WL<5> nur bei deaktivierten Subwort-Leitungstreibern 130 und 140 auf der negativen Spannung VBB2 gehalten werden, hat der parasitäre Transistor KP12 keinen Einfluss auf die Ansteuerung der Wortleitungen WL<1> und WL<5>.
Der Haltungstransistor KP1 des Sub-Wortleitungstreibers 130 und der Haltungstransistor KP2 des Sub-Wortleitungstreibers 140 sind mit der gleichen Gatespannung versehen, die einer Spannung des Steuersignals PXIB<2> entspricht. Die gleiche negative Spannung VBB2 kann an die Source der Haltetransistoren KP1 und KP2 angelegt werden. Gemäß dem Layout einiger Ausführungsformen vorhandener erfinderischer Konzepte kann sich die Kanallänge jedes der Haltetransistoren KP1 und KP2 erhöhen. Dadurch kann die Hochspannungsfestigkeit der Haltetransistoren KP1 und KP2 verbessert werden. Zusammenfassend können die Haltetransistoren KP1, KP2 und KP12 einschließlich eines parasitären Transistors hierin als „fusionierter Haltetransistor 150“ bezeichnet werden.
4 ist ein Wellenformdiagramm, das den Betrieb eines Sub-Wortleitungstreibers von 3 veranschaulicht. Unter Bezugnahme auf 4 steuert der Sub-Wortleitungstreiber 130 die Wortleitung WL<1> mit dem Hochspannungs-VPP oder der negativen Spannung VBB2 als Reaktion auf das Wortleitungsfreigabesignal NWEIB<0>.
Der Subwort-Leitungstreiber 130 zieht eine Spannung der Wortleitung WL<1> als Reaktion auf das Wortleitungsfreigabesignal NWEIB<0> nach oben oder unten. Es wird davon ausgegangen, dass sich das Wortleitungsfreigabesignal NWEIB<0> auf einem hohen Pegel „H“ befindet, der einem inaktiven Zustand vor einem Zeitpunkt T1 entspricht. In diesem Fall wird davon ausgegangen, dass sich das Steuersignal PXID<2> auf dem niedrigen Pegel „L“ und das Steuersignal PXIB<2> auf dem hohen Pegel „H“ befindet. Die Wortleitung WL<1> kann auf der negativen Spannung VBB2 gehalten werden, während sich das Wortleitungsfreigabesignal NWEIB<0> in einem inaktiven Zustand befindet.
Zum Zeitpunkt T1 wird das Wortleitungsfreigabesignal NWEIB<0> bis zum niedrigen Pegel aktiviert. Außerdem kann das Steuersignal PXID<2> auf einen Pegel des Hochspannungs-VPP übergehen, und das Steuersignal PXIB<2> kann auf den niedrigen Pegel (z.B. VSS) übergehen. Da das Wortleitungsfreigabesignal NWEIB<0> auf den niedrigen Pegel übergeht, wird der Pull-up-Transistor PM1 eingeschaltet und der Pull-down-Transistor NM1 ausgeschaltet. Da das Steuersignal PXIB<2> auf dem niedrigen Pegel gehalten wird, ist auch der Versorgungstransistor KP1 ausgeschaltet. In diesem Fall sind die Wortleitung WL<1> und die Source des Versorgungstransistors KP1 elektrisch getrennt. Die Wortleitung WL<1> und die Source des Pull-up-Transistors PM1 sind verbunden. Somit wird das Steuersignal PXID<2> der Wortleitung WL<1> zugeführt. Vorzugsweise kann das Steuersignal PXID<2> einen Pegel des Hochspannungs-VPP aufweisen. Eine Spannung der Wortleitung WL<1> kann durch einen Pull-up-Betrieb des Pull-up-Transistors PM1 auf das Niveau des Hochspannungs-VPP ansteigen.
Zu einem Zeitpunkt T2 wird das Wortleitungsfreigabesignal NWEIB<0> auf den hohen Pegel deaktiviert. Darüber hinaus kann das Steuersignal PXID<2> auf einen Erdungspegel (VSS) übergehen, und das Steuersignal PXIB<2> kann auf den hohen Pegel übergehen. Da das Wortleitungsfreigabesignal NWEIB<0> auf den hohen Pegel übergeht, wird der Pull-up-Transistor PM1 ausgeschaltet und der Pull-down-Transistor NM1 eingeschaltet. Der Haltetransistor KP1 wird entsprechend dem Übergang des Steuersignals PXIB<2> auf den High-Pegel eingeschaltet. In diesem Fall sind die Wortleitung WL<1> und die Source des Haltungstransistors KP1 elektrisch verbunden, und die Wortleitung WL<1> und die Source des Pull-up-Transistors PM1 sind elektrisch getrennt. Somit kann eine Spannung der Wortleitung WL<1> durch den Pull-Down-Transistor NM1 und den Haltetransistor KP1 auf ein Niveau der negativen Spannung VBB2 absinken.
5 ist eine Ansicht, die ein Layout eines fusionierten Versorgungstransistors von 3 darstellt. Ein Layout zum Bilden des fusionierten Haltungstransistors 150 mit einer erweiterten Kanallänge benachbarter Sub-Wortleitungstreiber SWD1 und SWD2 ist in 5 dargestellt.
Zunächst kann in einem Substrat ein aktives Muster 151 gebildet werden. Im aktiven Muster 151 sind jeweils ein Kanal und ein Drain der Haltetransistoren KP1 und KP2 gebildet. Eine gemeinsame Source der Haltetransistoren KP1 und KP2 kann im aktiven Muster 151 gebildet werden. Die gemeinsame Source kann an einem Abschnitt des aktiven Musters 151 gebildet werden, an dem das aktive Muster 151 und ein Direktkontakt DC2 angeschlossen sind. Die negative Spannung VBB2 kann über den Direktkontakt DC2 an die gemeinsame Source angelegt werden. Zusätzlich kann der parasitäre Transistor KP12 gebildet werden, da zwischen den direkten Kontakten DC3 und DC4 ein Kanalbereich gebildet wird, der die beiden Wortleitungen WL<1> und WL<5> verbindet.
Ein linker Bereich des fusionierten Haltungstransistors 150, in dem das aktive Muster 151 mit der Wortleitung WL<1> über den direkten Kontakt DC3 verbunden ist, Fig.et Kanal und Drain eines ersten Haltungstransistors KP1. Der erste Haltetransistor KP1 ist der Haltetransistor KP1 des Sub-Wortleitungstreibers 130 (siehe 3). Ein rechter Bereich des fusionierten Haltungstransistors 150, in dem das aktive Muster 151 mit der Wortleitung WL<5> über den direkten Kontakt DC4 verbunden ist, Fig.et Kanal und Drain eines zweiten Haltungstransistors KP2. Der zweite Haltetransistor KP2 ist der Haltetransistor KP2 des Sub-Wortleitungstreibers 140 (siehe 3). Die gemeinsame Source (oder der „gemeinsame Source-Bereich“) der ersten und zweiten Haltetransistoren KP1 und KP2 ist nicht kollinear mit dem Drain (oder „Drain-Bereich“) des ersten Haltetransistors KP1 und dem Drain (oder „Drain-Bereich“) des zweiten Haltetransistors KP2. Dementsprechend erstreckt sich eine Achse, die sich durch die jeweiligen Abflüsse der ersten und zweiten Haltetransistoren KP1 und KP2 erstreckt, nicht durch die gemeinsame Source. Darüber hinaus kann der direkte Kontakt DC2 mit den direkten Kontakten DC3 und DC4 nicht kollinear sein.
Das aktive Muster 151 kann als im Wesentlichen ein zusammenhängender Bereich gebildet werden, kann aber in zwei Abschnitte unterteilt werden. Das heißt, das aktive Muster 151 beinhaltet ein erstes aktives Muster 151a, das sich in einer „x“-Richtung erstreckt, d.h. in einer Richtung, die die Wortleitungen WL<1> und WL<5> schneidet. Darüber hinaus beinhaltet das aktive Muster 151 ein zweites aktives Muster 151b, das in/nach einer „y“-Richtung zur Verbindung mit dem Direktkontakt DC2 zur Fig.ung der gemeinsamen Source-Elektrode der Haltetransistoren KP1 und KP2 vorsteht. Ein Abschnitt des aktiven Musters 151, aus dem das zweite aktive Muster 151b in Richtung „y“ vorsteht, d.h. ein Punkt, an dem sich das erste aktive Muster 151a und das zweite aktive Muster 151b treffen, kann jeder beliebige Punkt zwischen den direkten Kontakten DC3 und DC4 sein. Die Haltetransistoren KP1 und KP2 können gemeinsam/kollektiv das erste aktive Muster 151a und das zweite aktive Muster 151b umfassen (z.B. gemeinsam). So können beispielsweise die Haltetransistoren KP1 und KP2 entsprechende Abschnitte des ersten aktiven Musters 151a und entsprechende Abschnitte oder einen gemeinsamen Abschnitt des zweiten aktiven Musters 151b beinhalten.
Auf dem aktiven Muster 151 wird ein Gate-Muster 153 des fusionierten Haltungstransistors 150 gebildet. Das Gate-Muster 153 kann in Form eines Quadrats gebildet werden, wie in 5 dargestellt. Es kann durchaus verstanden werden, dass zwischen dem aktiven Muster 151 und dem Gate-Muster 153 eine Gate-Isolierschicht gebildet werden kann. Das Steuersignal PXIB<2> kann dem Gate-Muster 153 über den Direktkontakt DC1 zugeführt werden. Eine strukturelle Charakteristik des Gate-Musters 153 ist wie folgt. Das Gate-Muster 153 der vorliegenden erfinderischen Konzepte kann so vorgesehen werden, dass die beiden Haltetransistoren KP 1 und KP2 einen Kanal teilen. Das heißt, das Gate-Muster 153 der vorliegenden erfinderischen Konzepte kann es den beiden Haltetransistoren KP1 und KP2 ermöglichen, einen gemeinsamen Kanal zu haben. Dies kann bedeuten, dass die Kanäle der beiden Haltetransistoren KP1 und KP2 nicht unabhängig voneinander gebildet werden.
Wenn die Hochspannungs-VPP an das Gate-Muster 153 angelegt wird und die negative Spannung VBB2 an den Direktkontakt DC2 angelegt wird, können die Haltetransistoren KP1 und KP2 eingeschaltet werden. In einigen Ausführungsformen wird unter dem Gate-Muster 153 ein T-förmiger Kanal gebildet. Unter dem Gate-Muster 153 wird ein Kanal des ersten Haltungstransistors KP1, der eine elektrische Verbindung mit der Wortleitung WL<1> herstellt, in gespiegelter (d.h. spiegelbildlicher) „Γ“-Form gebildet. Außerdem wird unter dem Gate-Muster 153 in Form von „Γ“ ein Kanal des zweiten Haltungstransistors KP2 gebildet, der eine elektrische Verbindung mit der Wortleitung WL<5> herstellt. Infolgedessen kann die T-förmige Kanalfläche im aktiven Muster 151 gebildet werden, das unter dem Gate-Muster 153 angeordnet ist. Das heißt, jeder der ersten Haltetransistoren KP1 und der zweite Haltetransistor KP2 kann einen Kanal mit einer Länge von „L1“ aufweisen, der in Richtung „x“ gebildet ist, und einen Kanal mit einer Länge von „L2“, der in Richtung „y“ gebildet ist.
Wenn das Gate-Muster 153 der oben beschriebenen Form gebildet wird, kann sich eine Kanallänge von jedem der Haltetransistoren KP1 und KP2 erhöhen. Das heißt, im Vergleich zu einer Struktur, in der jeder der Haltetransistoren KP1 und KP2 einen unabhängigen Kanal aufweist, wird ein Kanal, der durch den fusionierten Haltetransistor 150 vorhandener erfinderischer Konzepte bereitgestellt wird, in einer gebogenen Form wie der Form von „Γ“ gebildet. Dementsprechend kann sich eine Kanallänge jedes der Haltetransistoren KP 1 und KP2 vergrößern, wodurch sich der Widerstand gegen Degradation der Haltetransistoren KP1 und KP2 verbessert.
Der fusionierte Haltungstransistor 150 der gegenwärtigen erfinderischen Konzepte kann die folgenden Eigenschaften aufweisen. Zunächst ragt ein Abschnitt, der eine gemeinsame Source Fig.et, des aktiven Musters 151 zur Bildung des fusionierten Versorgungstransistors 150 heraus und erstreckt sich in einer Abwärtsrichtung einer „y“-Achse. Zweitens ist das Gate-Muster 153 des fusionierten Haltungstransistors 150 auf dem aktiven Muster 151 in einer konvexen Polygonform vorgesehen, so dass sowohl zwei Abflüsse als auch eine gemeinsame Source abgedeckt sind. So kann beispielsweise das Gate-Muster 153 in Form eines Quadrats, Kreises oder einer Ellipse bereitgestellt werden. Gemäß der Struktur des Gate-Musters 153 werden Kanäle zum Halten von Transistoren, die verschiedene Wortleitungen ansteuern (z.B. WL<1> und WL<5>), mit einem einzigen, gemeinsamen (z.B. „fusionierten“) Kanal (z.B. in Form von „T“) unter dem Gate-Muster 153 implementiert.
6 ist eine Schnittansicht eines fusionierten Haltungstransistors, der entlang einer Linie A-A' von 5 aufgenommen wurde. Ein P-Substrat 102 zum Bilden des fusionierten Haltungstransistors 150, des Gate-Musters 153 und der Wortleitungen WL<1> und WL<5> sind in 6 dargestellt.
Bezogen auf den Querschnitt 150a des fusionierten Haltungstransistors 150 ist das P-Substrat (P-Sub) 102 zum Bilden von NMOS-Transistoren vorgesehen. N+ Dotierungsbereiche 103a und 103b, die als Drainagen der Haltetransistoren KP1 und KP2 dienen, werden im P-Substrat 102 gebildet. Eine Gate-Isolierschicht 152 und das Gate-Muster 153, das als gemeinsame Gate-Elektrode der Haltetransistoren KP1 und KP2 dient, werden nacheinander auf die resultierende Struktur gestapelt.
Der direkte Kontakt DC3 zum Verbinden der Wortleitung WL<1> und der N+ Dotierungsfläche 103a kann auf der N+ Dotierungsfläche 103a gebildet werden. Der direkte Kontakt DC4 zum Verbinden der Wortleitung WL<5> und des N+ Dotierungsbereichs 103b kann auf dem N+ Dotierungsbereich 103b gebildet werden. Die Kanallängen in Richtung „x“ der Haltetransistoren KP1 und KP2 können „L1“ sein, wie in 5 dargestellt.
7 ist eine Schnittansicht eines fusionierten Haltungstransistors, der entlang einer Linie B-B' von 5 aufgenommen wurde. Das P-Substrat 102 zum Bilden des fusionierten Haltungstransistors 150, der direkten Kontakte DC1 und DC2 und des Gate-Musters 153 ist in 7 dargestellt.
Bezogen auf den Querschnitt 150b des fusionierten Haltungstransistors 150 ist das P-Substrat (P-Sub) 102 zum Bilden von NMOS-Transistoren vorgesehen. Im P-Substrat 102 ist ein N+-Dotierungsbereich 104 ausgebildet, der als gemeinsame Source für die Haltetransistoren KP1 und KP2 dient. Die Gate-Isolierschicht 152 und das Gate-Muster 153, das als gemeinsame Gate-Elektrode der Haltetransistoren KP1 und KP2 dient, werden nacheinander auf die resultierende Struktur gestapelt. Darüber hinaus kann der direkte Kontakt DC 1 zum Bereitstellen des Ansteuersignals PXIB<2> an eine Gate-Elektrode auf dem Gate-Muster 153 gebildet werden. Auch der Direktkontakt DC2 zur Bereitstellung der negativen Spannung VBB2 an die gemeinsame Source des fusionierten Haltungstransistors 150 kann im N+-Dotierungsbereich 104 gebildet werden.
Wenn in der vorstehend beschriebenen Struktur die negative Spannung VBB2 über den direkten Kontakt DC2 an die Source des fusionierten Haltungstransistors 150 angelegt wird, wird eine umgekehrte Vorspannung zwischen dem N+-Dotierungsbereich 104 und dem P-Substrat 102 gebildet. In diesem Fall kann ein Source-Drain-Leckstrom der Haltetransistoren KP1 und KP2 mit dem N+-Dotierungsbereich 104 als Source gehemmt / blockiert werden.
Insbesondere in der vorstehend beschriebenen Struktur wird, wenn das Hochspannungs-VPP an das Gate-Muster 153 angelegt wird, ein Kanal der Richtung „y“ in der N+-Dotierungszone 104 und eine aktive Fläche unter dem Gate-Muster 153 gebildet. Das heißt, unter dem Gate-Muster 153 wird ein gemeinsamer Kanal mit einer Länge von „L2“ gebildet, der eine elektrische Verbindung mit der gemeinsamen Source der Haltetransistoren KP1 und KP2 herstellt.
In der oben beschriebenen Struktur des Gate-Musters 153 ist eine Kanallänge jedes der modellierten Haltetransistoren KP1 und KP2 „L1 + L2“. Das heißt, entsprechend der Struktur des fusionierten Haltungstransistors 150 weist der erste Haltungstransistor KP1 eine Kanallänge „L1 + L2“ auf, die einer Summe aus einer Kanallänge „L1“ in Richtung „x“ und einer Kanallänge „L2“ in Richtung „y“ entspricht. Außerdem weist der zweite Haltetransistor KP2, der symmetrisch (z.B. spiegelsymmetrisch) zum ersten Haltetransistor KP1 ausgebildet ist, die Kanallänge „L1 + L2“ auf, die einer Summe aus der Kanallänge „L1“ in Richtung „x“ und der Kanallänge „L2“ in Richtung „y“ entspricht. Dadurch kann die Verschlechterungsbeständigkeit der mit einer Hochspannung verbundenen Haltetransistoren KP1 und KP2 durch die zusätzlich in Richtung „y“ vorgesehene Kanallänge verbessert werden.
8 ist eine Ansicht, die schematisch eine Kanalform eines Haltetransistors gemäß einigen Ausführungsformen der vorliegenden erfinderischen Konzepte darstellt. Bezugnehmend auf 8 kann eine Kanallänge des unter dem Gatemuster 153 gebildeten zusammengeführten Haltetransistors 150 in der Richtung „y“ verlängert werden.
Ein Kanal CH1 des ersten Haltungstransistors KP1 kann unter dem Gate-Muster 153 sowohl in Richtung „x“ als auch in Richtung „y“ gebildet werden. Das heißt, der Kanal CH1 kann aus einem Kanalabschnitt in Richtung „x“ mit der Länge „L1“ und einem Kanalabschnitt in Richtung „y“ mit der Länge „L2“ bestehen. Darüber hinaus kann unter dem Gate-Muster 153 sowohl in Richtung „x“ als auch in Richtung „y“ ein Kanal CH2 des zweiten Haltungstransistors KP2 gebildet werden. Das heißt, der Kanal CH2 kann aus einem Kanalabschnitt in Richtung „x“ mit der Länge „L1“ und einem Kanalabschnitt in Richtung „y“ mit der Länge „L2“ bestehen.
Zusätzlich wird ein Kanal CH12 des parasitären Transistors KP12 zwischen den beiden Wortleitungen WL<1> und WL<5> gebildet. Eine Spannung zwischen gegenüberliegenden Enden des parasitären Transistors KP12, die jeweils mit Wortleitungen verbunden sind, kann jedoch in einer Ersatzschaltung des fusionierten Haltungstransistors 150, wie in 8 dargestellt, im Wesentlichen identisch sein. Dementsprechend kann der Kanal CH12 des parasitären Transistors KP12 gebildet werden, aber ein Strom, der durch den Kanal CH12 des parasitären Transistors KP12 fließt, kann vernachlässigbar/ignorierbar sein.
9 veranschaulicht ein Layout eines Beispiels eines fusionierten Versorgungstransistors gemäß einigen Ausführungsformen vorhandener erfinderischer Konzepte. Ein Gate-Muster 153c eines fusionierten Haltungstransistors 150c kann in Form eines Achtecks gebildet werden.
Eine Form des Gate-Musters 153c des in 9 dargestellten fusionierten Haltungstransistors 150c kann entsprechend den verschiedenen Bedingungen für die Implementierung des Sub-Wortleitungstreibers SWD unterschiedlich verändert werden. Insbesondere kann gut verstanden werden, dass eine Form des Gate-Musters in verschiedenen Formen von Polygonen unter Berücksichtigung eines Abstands (oder Zellenabstandes) zwischen den Wortleitungen WL<1> und WL<5> und der Anordnung / Beziehung zwischen den Wortleitungen WL<1> und WL<5> und einer Hauptwortleitung implementiert werden kann. So kann beispielsweise das Gate-Muster 153c in Form eines regelmäßigen Achtecks gebildet werden, in dem Segmente die gleiche Länge haben, oder in Form eines Achtecks, in dem sich die Längen benachbarter Segmente voneinander unterscheiden.
10 veranschaulicht ein Layout eines Beispiels eines fusionierten Versorgungstransistors gemäß einigen Ausführungsformen aktueller erfinderischer Konzepte. Ein Gate-Muster 153d eines fusionierten Haltetransistors 150d kann in Form eines Kreises gebildet werden.
Eine Form des Gate-Musters 153d des in 10 dargestellten fusionierten Haltungstransistors 150d kann entsprechend den verschiedenen Bedingungen für die Implementierung des Sub-Wortleitungstreibers SWD unterschiedlich verändert werden. Insbesondere kann gut verstanden werden, dass eine Form des Gate-Musters 153d in verschiedenen Formen von Bögen und/oder Polygonen unter Berücksichtigung eines Abstands (oder Zellenabstandes) zwischen den Wortleitungen WL<1> und WL<5> und der (Ordnungs-)Beziehung zwischen den Wortleitungen WL<1> und WL<5> und einer Hauptwortleitung implementiert werden kann. So kann beispielsweise das Gate-Muster 153d in Form eines Kreises oder in Form einer Ellipse gebildet werden, bei der ein Radius in einer bestimmten Richtung relativ lang ist.
11 veranschaulicht ein exemplarisches Layout zum Halten von Transistorstufen, die einen Subwort-Line-Treiber für aktuelle erfinderische Konzepte darstellen. Unter Bezugnahme auf 11 werden eine Vielzahl von Haltetransistoren in einem NSWD-Bereich gebildet, in dem NMOS-Transistoren eines Sub-Wortleitungstreibers SWD gebildet werden.
Zunächst können aktive Muster 256, 257, 258 und 259 in einem Substrat gebildet werden, um Haltetransistoren zum Bereitstellen der negativen Spannung VBB2 für die Wortleitungen WL<1> bis WL<7> zu Bilden. Jedes der aktiven Muster 256, 257, 258 und 259 beinhaltet ein aktives Muster, das in eine Richtung vorsteht, in der sich eine Wortleitung erstreckt, um eine gemeinsame Source von zwei zusammengeschlossenen Transistoren zu bilden.
Ein Gatemuster 251 kann auf dem aktiven Muster 256 in der Form eines Vierecks gebildet sein, das ein Typ eines konvexen Polygons sein kann. Das Gatemuster 251 kann durch ein Ansteuersignal PXIB angesteuert werden, das durch einen direkten Kontakt DC11 bereitgestellt wird. Ein linker Drain-Bereich des aktiven Musters 256 ist über einen direkten Kontakt DC21 mit der Wortleitung WL <6> verbunden. Ein rechter Drain-Bereich des aktiven Musters 256 ist über einen direkten Kontakt DC22 mit der Wortleitung WL <7> verbunden. Die negative Spannung VBB2 kann durch den direkten Kontakt DC 12 an den aktiven Bereich angelegt werden, der vorsteht, um eine gemeinsame Source zu Bilden. Zwei Haltetransistoren können gemäß dem oben beschriebenen Layout ausgebildet sein, aber ein Kanal kann unter dem Gatemuster 251 ausgebildet sein.
Ein Gatemuster 252 kann auf dem aktiven Muster 257 in der Form eines Vierecks gebildet sein, das ein Typ eines konvexen Polygons sein kann. Das Gatemuster 252 kann durch das Ansteuersignal PXIB angesteuert werden, das über einen direkten Kontakt DC 13 bereitgestellt wird. Ein linker Drain-Bereich des aktiven Musters 257 ist über einen direkten Kontakt DC31 mit der Wortleitung WL <4> verbunden. Ein rechter Drain-Bereich des aktiven Musters 257 ist über einen direkten Kontakt DC32 mit der Wortleitung WL <5> verbunden. Die negative Spannung VBB2 kann durch den direkten Kontakt DC12 an den aktiven Bereich angelegt werden, der nach oben ragt, um eine gemeinsame Source zu Bilden. Zwei Haltetransistoren können gemäß dem oben beschriebenen Layout gebildet werden, aber ein Kanal kann unter dem Gatemuster 252 ausgebildet sein.
Die aktiven Muster 258 und 259 und die darauf gebildeten Gatemuster 253 und 254 sind mit den aktiven Mustern 256 und 257 und den darauf ausgebildeten Gatemustern 251 und 252 identisch, mit Ausnahme der damit verbundenen Wortleitungen, und daher wird keine wiederholte Beschreibung erfolgen. Beispielsweise können die Direktkontakte DC14, DC15, DC16, DC41, DC42, DC51 und DC52 strukturiert und identisch / ähnlich wie die Direktkontakte DC11, DC12, DC13, DC21, DC22, DC31 bzw. DC32 verwendet werden.
12 ist ein Blockdiagramm, das ein Computersystem zeigt, das eine Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen der vorliegenden erfinderischen Konzepte enthält. Bezugnehmend auf 12 umfasst ein Computersystem 1000 einen Prozessor 1100, einen Eingabe / Ausgabe-Hub (IOH) 1200, einen Eingabe / Ausgabe-Controller-Hub (ICH) 1300, mindestens ein DRAM-Modul 1400 und eine Grafikkarte (oder „Grafikkarte“) 1500 Hier kann das Computersystem 1000 ein Personal Computer (PC), ein Server Computer, eine Workstation, ein Laptop, ein Mobiltelefon, ein Smartphone, ein Personal Digital Assistant (PDA), ein tragbarer Multimedia-Player (PMP) sein. , eine Digitalkamera, ein Digitalfernseher (TV), eine Set-Top-Box, ein Musikabspielgerät, eine tragbare Spielkonsole und ein Navigationssystem.
Der Prozessor 1100 kann verschiedene Berechnungsfunktionen wie spezifische Berechnungen oder Aufgaben ausführen. Beispielsweise kann der Prozessor 1100 ein Mikroprozessor oder eine zentrale Verarbeitungseinheit (CPU) sein. Der Prozessor 1100 kann einen einzelnen Prozessorkern enthalten oder kann mehrere Prozessorkerne (oder einen Mehrkern) enthalten. Zum Beispiel kann der Prozessor 1100 einen Multi-Core wie einen Dual-Core, einen Quad-Core, einen Hexa-Core oder dergleichen enthalten. Das Computersystem 1000 mit einem Prozessor 1100 ist auch in 4 dargestellt. Das Rechnersystem 1000 kann jedoch mehrere Prozessoren enthalten. Der Prozessor 1100 kann ferner ferner einen Cache-Speicher enthalten, der innerhalb oder außerhalb des Prozessors 1100 angeordnet ist.
Der Prozessor 1100 kann eine Speichersteuereinheit 1150 enthalten, die einen Betrieb des DRAM-Moduls 1400 steuert. Die in dem Prozessor 1100 enthaltene Speichersteuereinheit 1150 kann als „integrierte Speicherkontrollersteuerung (IMC)“ bezeichnet werden. Eine Speicherschnittstelle zwischen der Speichersteuerung 1150 und dem DRAM-Modul 1400 kann mit einem Kanal mit mehreren Signalleitungen oder mit mehreren Kanälen implementiert sein. Mit jedem Kanal können auch ein oder mehrere DRAM-Module verbunden sein. Die Speichersteuerung 1150 kann innerhalb des Eingabe- / Ausgabe-Hubs 1200 angeordnet sein. Der Eingabe- / Ausgabe-Hub 1200 mit der Speichersteuerung 1150 kann als „Speicher-Controller-Hub (MCH)“ bezeichnet werden.
Das DRAM-Modul 1400 kann eine Vielzahl von DRAM-Vorrichtungen enthalten, die Daten speichern, die von der Speichersteuerung 1150 bereitgestellt werden. Jede der DRAM-Vorrichtungen kann mit dem DRAM 100 von 1 implementiert werden. Das heißt, obwohl eine Zellteilung geschrumpft ist (z. B. relativ klein ist), kann jede der DRAM-Vorrichtungen einen Haltetransistor enthalten, der eine hohe Beständigkeit gegenüber einer Verschlechterung aufweist.
Der Eingabe / Ausgabe-Hub 1200 kann die Datenübertragung zwischen dem Prozessor 1100 und Geräten wie der Grafikkarte 1500 verwalten. Der Eingabe / Ausgabe-Hub 1200 kann über Schnittstellen verschiedener Arten / Arten mit dem Prozessor 1100 verbunden sein. Zum Beispiel können der Eingabe / Ausgabe-Hub 1200 und der Prozessor 1100 durch verschiedene Standards von Schnittstellen verbunden sein, wie z. B. ein Front-Side-Bus (FSB), ein Systembus, Hypertransport, Lightning Data Transport (LDT), Quickpath Interconnect (QPI), eine gemeinsame Systemschnittstelle (CSI) und dergleichen. Das Computersystem 1000 mit einem Eingabe / Ausgabe-Hub 1200 ist in 2 dargestellt. Das Rechnersystem 1000 kann jedoch eine Vielzahl von Eingabe / Ausgabe-Hubs enthalten.
Der Eingabe / Ausgabe-Hub 1200 kann verschiedene Schnittstellen mit Geräten bereitstellen. Zum Beispiel kann der Eingabe / Ausgabe-Hub 1200 eine AGP-Schnittstelle (Accelerated Graphics Port), eine PCIe-Schnittstelle (Peripheral Component Interface Express), eine Schnittstelle für eine Kommunikations-Streaming-Architektur (CSA) und dergleichen bereitstellen.
Die Grafikkarte 1500 kann über AGP oder PCIe mit dem Eingabe / Ausgabe-Hub 1200 verbunden sein. Die Grafikkarte 1500 kann eine Anzeigevorrichtung zum Anzeigen eines Bildes steuern. Die Grafikkarte 1500 kann einen internen Prozessor zum Verarbeiten von Bilddaten und eine interne Halbleiterspeichervorrichtung enthalten. Gemäß einigen Ausführungsformen kann der Eingabe- / Ausgabe-Hub 1200 die Grafikkarte 1500 enthalten, die außerhalb des Eingabe- / Ausgabe-Hubs 1200 angeordnet ist, oder er kann eine integrierte Grafikvorrichtung / Karte enthalten, anstatt die Grafikkarte 1500 separat zu verwenden. Das Grafikgerät ist in der Eingabe enthalten Der / Ausgangs-Hub 1200 kann als „integrierte Grafik“ bezeichnet werden. Der Eingabe / Ausgabe-Hub 1200, der eine Speichersteuerung und eine Grafikvorrichtung enthält, kann auch als „Grafik- und Speichercontroller-Hub (GMCH)“ bezeichnet werden.
Der Eingabe / Ausgabe-Controller-Hub 1300 kann Datenpufferung und Schnittstellenzuteilung durchführen, um zu ermöglichen, dass verschiedene Systemschnittstellen effizient arbeiten. Der Eingabe / Ausgabe-Controller-Hub 1300 kann über einen internen Bus mit dem Eingabe / Ausgabe-Hub 1200 verbunden sein. Zum Beispiel können der Eingabe / Ausgabe-Hub 1200 und der Eingabe / Ausgabe-Controller-Hub 1300 über eine direkte Medienschnittstelle (DMI), eine Hub-Schnittstelle, eine Enterprise-Southbridge-Schnittstelle (ESI), PCIe und dergleichen verbunden sein.
Der Eingabe / Ausgabe-Controller-Hub 1300 kann verschiedene Schnittstellen mit Peripheriegeräten bereitstellen. Beispielsweise kann der Eingabe / Ausgabe-Controller-Hub 1300 einen USB-Anschluss (Universal Serial Bus), einen SATA-Anschluss (Serial Advanced Technology Attachment), einen universellen Ein- / Ausgang (GPIO), einen Low-Pin-Count-Bus (LPC-Bus) bereitstellen, eine serielle Peripherie-Schnittstelle (SPI), PCI, PCIe und dergleichen.
Gemäß einigen Ausführungsformen können der Prozessor 1100, der Eingabe- / Ausgabe-Hub 1200 und der Eingabe- / Ausgabe-Controller-Hub 1300 mit separaten Chipsätzen oder integrierten Schaltungen oder zwei oder mehr des Prozessors 1100, dem Eingang / Ausgang, implementiert sein Hub 1200 und der Eingabe / Ausgabe-Controller-Hub 1300 kann mit einem Chipsatz implementiert werden.
13 ist ein Blockdiagramm, das eine Struktur eines dreidimensional gestapelten Speicherchips mit einem DRAM gemäß einigen Ausführungsformen der vorliegenden erfinderischen Konzepte darstellt. Bezugnehmend auf FIG. In 13 kann ein dreidimensional gestapelter Speicherchip 2000 eine Leiterplatte (PCB) 2100, einen Hostchip 2200 und einen Speicher (HBM) 2300 mit hoher Bandbreite umfassen.
Der Hostchip 2200, wie etwa SoC, CPU oder GPU, ist auf der PCB 2100 durch Flip-Chip-Höcker FB angeordnet bzw. damit verbunden. Eine Vielzahl von DRAM-Chips 2310 bis 2340 zum Bilden des HBM 2300 kann auf dem Hostchip 2200 gestapelt sein. Ein Pufferchip oder ein beliebiger anderer Logikchip kann ferner auf, unter oder zwischen den mehreren DRAM-Chips 2310 bis 2340 enthalten sein Implementieren Sie die Struktur des HBM 2300, indem Silizium-Durchkontaktierungs (TSV) -Leitungen in den mehreren DRAM-Chips 2310 bis 2340 ausgebildet werden. Die TSV-Leitungen können elektrisch mit Mikrobügeln MB verbunden sein, die zwischen den mehreren DRAM-Chips 2310 bis 2340 ausgebildet sind Hier kann die Vielzahl von DRAM-Chips 2310 bis 2340 mit / als der DRAM 100 von 1 implementiert werden. Das heißt, da jeder der Vielzahl von DRAM-Chips 2310 bis 2340 einen Haltetransistor enthält, der eine hohe Beständigkeit gegenüber einer Verschlechterung aufweist, selbst wenn ein Zellabstand verkleinert ist (z. B. relativ klein ist), kann die Vielzahl von DRAM-Chips 2310 bis 2340 sein hochintegriert sein mit hoher Datenintegrität.
Es ist möglich, den dreidimensional gestapelten Speicherchip 2000 einschließlich des HBM 2300 mit hoher Integration und hoher Datenintegrität zu implementieren.
14 ist ein Blockdiagramm, das eine Struktur eines gestapelten Speicherchips mit einem DRAM gemäß einigen Ausführungsformen der vorliegenden erfinderischen Konzepte darstellt. Bezugnehmend auf 14 kann ein gestapelter Speicherchip 3000 eine PCB 3100, eine TSV-Interposerschicht 3150, einen Hostchip 3200 und einen HBM 3300 enthalten.
Der gestapelte Speicherchip 3000 verbindet den HBM 3300 und den Hostchip 3200 unter Verwendung der TSV-Interposerschicht 3150. Die TSV-Interposerschicht 3150 ist auf der PCB 3100 angeordnet und über Flip-Chip-Bumps FB elektrisch mit der PCB 3100 verbunden.
Der Hostchip 3200 und die DRAM-Chips 3310 bis 3340 zum Bilden des HBM 3300 sind auf der Interposer-Schicht 3150 angeordnet. 14 einen Pufferchip oder einen Logikchip von 14. 13 kann weggelassen werden. Der Pufferchip oder der Logikchip kann jedoch zwischen dem DRAM-Chip 3310 und der TSV-Interposer-Schicht 3150 angeordnet sein. Um die Struktur des HBM 3300 zu implementieren, werden durch Silizium-Durchkontaktierungs (TSV) -Leitungen in den mehreren DRAM-Chips 3310 bis 409 gebildet Die TSV-Leitungen können elektrisch mit Mikropumpen MB verbunden sein, die zwischen den mehreren DRAM-Chips 3310 bis 3340 gebildet sind.
Hier kann die Vielzahl der Vielzahl von DRAM-Dies 3310 bis 3340 mit / als der DRAM 100 von 1 implementiert werden. Das heißt, da jeder der Vielzahl von DRAM-Chips 3310 bis 3340 einen Haltetransistor enthält, der einen hohen Widerstand gegenüber einer Verschlechterung aufweist, selbst wenn ein Zellabstand verkleinert ist (z. B. relativ klein ist), kann die Mehrzahl von DRAM-Chips 3310 bis 3340 sein hochintegriert sein mit hoher Datenintegrität.
Gemäß einigen Ausführungsformen der vorliegenden erfinderischen Konzepte kann es möglich sein, einen Sub-Wortleitungstreiber mit einer vergrößerten Kanallänge bereitzustellen, selbst wenn ein Abstand zwischen Wortleitungen reduziert ist. Dementsprechend kann es möglich sein, eine Halbleiterspeichervorrichtung mit hoher Zuverlässigkeit zusätzlich zur Verbesserung der Integration bereitzustellen.
Obwohl vorliegende erfinderische Konzepte unter Bezugnahme auf beispielhafte Ausführungsformen davon beschrieben worden sind, ist es für den Durchschnittsfachmann offensichtlich, dass verschiedene Änderungen und Modifikationen daran vorgenommen werden können, ohne vom Sinn und Umfang der vorliegenden erfinderischen Konzepte abzuweichen wie in den folgenden Ansprüchen dargelegt.

Claims

Halbleiterspeichervorrichtung, umfassend: einen ersten Sub-Wortleitungstreiber, der einen ersten Haltetransistor umfasst, der so konfiguriert ist, dass er ansprechend auf ein Ansteuersignal eine erste Spannung an eine erste Wortleitung liefert; und einen zweiten Sub-Wortleitungstreiber, der einen zweiten Haltetransistor umfasst, der konfiguriert ist, die negative Spannung ansprechend auf das Ansteuersignal an eine zweite Wortleitung zu liefern, wobei der erste Haltetransistor und der zweite Haltetransistor gemeinsam umfassen: ein erstes aktives Muster, das sich in einer ersten Richtung erstreckt, die die erste Wortleitung und die zweite Wortleitung schneidet und mit der ersten Wortleitung und der zweiten Wortleitung durch einen ersten direkten Kontakt bzw. einen zweiten direkten Kontakt verbunden ist; ein zweites aktives Muster, das aus dem ersten aktiven Muster in einer zweiten Richtung, die die erste Richtung schneidet, vorsteht und mit einem dritten direkten Kontakt verbunden ist, der zum Liefern der negativen Spannung konfiguriert ist; und ein Gatemuster auf einem Teil des ersten aktiven Musters.
Halbleiterspeichervorrichtung nach Anspruch 1, wobei sich ein einzelner Kanal des ersten Haltetransistors und des zweiten Haltetransistors zwischen dem ersten direkten Kontakt, dem zweiten direkten Kontakt und dem dritten direkten Kontakt befindet.
Halbleiterspeichervorrichtung nach Anspruch 2, wobei der einzelne Kanal eine „T“ -Form aufweist.
Halbleiterspeichervorrichtung nach Anspruch 1. wobei der erste Haltetransistor einen ersten NMOS-Transistor umfasst, und wobei der zweite Haltetransistor einen zweiten NMOS-Transistor umfasst.
Halbleiterspeichervorrichtung nach Anspruch 1, wobei der erste Sub-Wortleitungstreiber ferner umfasst: einen ersten Pull-up-Transistor, der konfiguriert ist, um die erste Wortleitung in Reaktion auf ein erstes Wortleitungsaktivierungssignal auf eine höhere Spannung als die negative Spannung hochzuziehen; und einen ersten Pull-Down-Transistor, der konfiguriert ist, um die erste Wortleitung als Reaktion auf das erste Wortleitungsaktivierungssignal auf die negative Spannung herunterzuziehen.
Halbleiterspeichervorrichtung nach Anspruch 5, wobei der zweite Sub-Wortleitungstreiber ferner umfasst: einen zweiten Pull-up-Transistor, der konfiguriert ist, um die zweite Wortleitung als Reaktion auf ein zweites Wortleitungsaktivierungssignal auf die höhere Spannung hochzuschalten; und einen zweiten Pull-Down-Transistor, der konfiguriert ist, um die zweite Wortleitung als Reaktion auf das zweite Wortleitungsaktivierungssignal auf die negative Spannung herunterzuziehen.
Halbleiterspeichervorrichtung nach Anspruch 1. wobei der erste Sub-Wortleitungstreiber und der zweite Sub-Wortleitungstreiber nebeneinander liegen, und wobei die Halbleiterspeichervorrichtung ferner einen parasitären Transistor umfasst, der sich zwischen dem ersten Sub-Wortleitungstreiber und dem zweiten Sub-Wortleitungstreiber befindet und der mit der ersten Wortleitung und der zweiten Wortleitung verbunden ist.
Halbleiterspeichervorrichtung nach Anspruch 1, ferner umfassend einen vierten direkten Kontakt, der sich auf dem Gatemuster befindet und der konfiguriert ist, um das Ansteuersignal für das Gatemuster bereitzustellen, wobei das Gatemuster mit dem zweiten aktiven Muster in Kontakt steht und umfasst eine Form eines konvexen Polygons, einer Ellipse oder eines Kreises.
Sub-Wortleitungstreiber einer Halbleiterspeichervorrichtung, wobei der Sub-Wortleitungstreiber Folgendes umfasst: ein Substrat, das einen ersten Drain-Bereich und einen zweiten Drain-Bereich einer Vielzahl von Haltetransistoren und einen gemeinsamen Source-Bereich der Vielzahl von Haltetransistoren umfasst, wobei die Vielzahl von Haltetransistoren dazu konfiguriert ist, eine Vielzahl von inaktiven Wortleitungen mit einem Negativ zu verbinden Stromspannung; und eine gemeinsame Gateelektrode der Mehrzahl von Haltetransistoren, wobei der gemeinsame Source-Bereich der Vielzahl von Keeper-Transistoren nicht kollinear mit dem ersten Drain-Bereich und dem zweiten Drain-Bereich der Vielzahl von Keeper-Transistoren ist.
Sub-Wortleitungstreiber nach Anspruch 9, wobei der erste Drain-Bereich, der gemeinsame Source-Bereich und die gemeinsame Gate-Elektrode einen ersten Haltetransistor aus der Vielzahl von Haltetransistoren bereitstellen, der zum Vorladen einer ersten Wortleitung konfiguriert ist der Vielzahl inaktiver Wortleitungen mit der negativen Spannung.
Sub-Wortleitungstreiber nach Anspruch 10, ferner umfassend einen ersten direkten Kontakt, der konfiguriert ist, um den ersten Drainbereich und die erste Wortleitung zu verbinden, und der sich auf dem ersten Drainbereich befindet.
Sub-Wortleitungstreiber nach Anspruch 11, wobei der zweite Drain-Bereich, der gemeinsame Source-Bereich und die gemeinsame Gate-Elektrode einen zweiten Haltetransistor aus der Vielzahl von Haltetransistoren bereitstellen, der zum Vorladen einer zweiten Wortleitung konfiguriert ist der Vielzahl inaktiver Wortleitungen mit der negativen Spannung.
Sub-Wortleitungstreiber nach Anspruch 12, ferner umfassend einen zweiten direkten Kontakt, der konfiguriert ist, um den zweiten Drainbereich und die zweite Wortleitung zu verbinden, und der sich auf dem zweiten Drainbereich befindet.
Sub-Wortleitungstreiber nach Anspruch 9, ferner umfassend einen gemeinsamen Kanal der Vielzahl von Keeper-Transistoren, der sich unter der gemeinsamen Gateelektrode und zwischen dem ersten Drainbereich, dem zweiten Drainbereich und dem gemeinsamen Sourcebereich befindet.
Sub-Wortleitungstreiber nach Anspruch 9, ferner umfassend einen parasitären Transistor, der eine Source und einen Drain aufweist, die jeweils mit dem ersten Drainbereich und dem zweiten Drainbereich verbunden sind.
Halbleiterspeichervorrichtung, umfassend: einen ersten Haltetransistor, der mit einer ersten Wortleitung verbunden ist und der konfiguriert ist, eine Spannung an die erste Wortleitung als Reaktion auf ein Ansteuersignal zu liefern; und einen zweiten Haltetransistor, der mit einer zweiten Wortleitung verbunden ist und der konfiguriert ist, die Spannung der zweiten Wortleitung als Reaktion auf das Ansteuersignal zuzuführen, wobei der erste Haltetransistor und der zweite Haltetransistor einen zusammengeführten Kanal umfassen.
Halbleiterspeichervorrichtung nach Anspruch 16, ferner umfassend eine Gateelektrode, die sich der erste Haltetransistor und der zweite Haltetransistor teilen.
Halbleiterspeichervorrichtung nach Anspruch 17, wobei die Gateelektrode eine konvexe Polygonform, eine Kreisform oder eine Ellipsenform aufweist.
Halbleiterspeichervorrichtung nach Anspruch 16, wobei der zusammengeführte Kanal eine „T“ -Form aufweist.
Halbleiterspeichervorrichtung nach Anspruch 19, wobei der erste Haltetransistor und der zweite Haltetransistor einen ersten NMOS-Haltetransistor eines ersten Sub-Wortleitungstreibers und einen zweiten NMOS-Haltetransistor eines zweiten Sub-Wortleitungstreibers umfassen.