CN109935258A - 子字线驱动器和相关的半导体存储器设备 - Google Patents

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Abstract

提供了半导体存储器设备。半导体存储器设备包括连接到第一字线的第一保持器晶体管。半导体存储器设备还包括连接到第二字线的第二保持器晶体管。第一保持器晶体管和第二保持器晶体管具有合并的沟道。在一些实施例中，第一保持器晶体管和第二保持器晶体管位于子字线驱动器中。

Description

子字线驱动器和相关的半导体存储器设备
相关申请的交叉引用
本申请要求于2017年12月18日在韩国知识产权局提交的韩国专利申请No.10-2017-0174402的优先权，其公开内容通过引用整体并入文本。
技术领域
本公开涉及半导体存储器设备，更具体地，涉及用于驱动字线的子字线驱动器和包括子字线驱动器的半导体存储器设备。
背景技术
基于用户对高性能的需求，在各种电子系统中使用的半导体存储器设备的容量和速度正在增大。具体地，易失性存储器设备的典型示例可以是动态随机存取存储器(dynamic random access memory，DRAM)。DRAM的存储器单元以电荷形式存储数据，这些电荷在单元电容器中充电。DRAM通过使用字线和位线向/从存储器单元中写入/读取数据。连接到字线的存储器单元可以构成一行，并且可以基于施加到字线的电压来操作。
随着DRAM容量的增大，连接到一个字线的存储器单元的数量可能增加，并且字线之间的距离(或单元间距)可能缩小。在字线电压被施加到与更多存储器单元相连的字线的情况下，可能发生速度延迟问题。为了改善字线电压的延迟，可以采用将一个字线划分成多个子字线并通过使用子字线驱动器SWD驱动每个子字线的技术。
然而，即使字线之间的距离(或单元间距)随着集成度的提高而缩小，子字线驱动器SWD尺寸的减小也是有限的。如果用于提供作为高电压的字线电压VPP的子字线驱动器的晶体管的尺寸减小，则晶体管可能由于高压应力而劣化。
发明内容
本发明构思的实施例提供一种子字线驱动器，该子字线驱动器即使单元间距相对较小也具有抗劣化性(resistance to degradation)，以及包括该子字线驱动器的半导体存储器设备。
根据一些示例实施例，半导体存储器设备可以包括第一子字线驱动器，该第一子字线驱动器包括第一保持器晶体管，该第一保持器晶体管被配置为响应于驱动信号向第一字线供应负电压。半导体存储器设备可以包括第二子字线驱动器，该第二子字线驱动器包括第二保持器晶体管，该第二保持器晶体管被配置为响应于驱动信号向第二字线供应负电压。第一保持器晶体管和第二保持器晶体管可以共同包括第一有源图案，该第一有源图案在与第一字线和第二字线交叉的第一方向上延伸，并且通过第一直接接触和第二直接接触分别与第一字线和第二字线连接。第一保持器晶体管和第二保持器晶体管可以共同包括第二有源图案，该第二有源图案在与第一方向交叉的第二方向上从第一有源图案突出，并且与被配置为供应负电压的第三直接接触连接。此外，第一保持器晶体管和第二保持器晶体管可以包括在第一有源图案的一部分上的栅极图案。
根据一些示例实施例，半导体存储器设备的子字线驱动器可以包括衬底，该衬底包括多个保持器晶体管的第一漏极区域和第二漏极区域，以及多个保持器晶体管的公共源极区域。多个保持器晶体管可以被配置为将多个无源(inactive)字线耦合到负电压。此外，半导体存储器设备的子字线驱动器可以包括多个保持器晶体管的公共栅电极。多个保持器晶体管的公共源极区域可以与多个保持器晶体管的第一漏极区域和第二漏极区域不共线。
根据一些示例实施例，半导体存储器设备可以包括第一保持器晶体管，该第一保持器晶体管连接到第一字线，并且被配置为响应于驱动信号向第一字线供应电压。此外，半导体存储器设备可以包括第二保持器晶体管，该第二保持器晶体管连接到第二字线，并且被配置为响应于驱动信号向第二字线供应电压。第一保持器晶体管和第二保持器晶体管可以具有合并的通道。
附图说明
通过参考附图详细描述本发明构思的示例实施例，本发明构思的上述以及其他目的和特征将变得显而易见。
图1是示出根据本发明构思的一些实施例的动态随机存取存储器设备的核心结构的框图。
图2是示出根据本发明构思的一些实施例的相邻子字线驱动器的框图。
图3是示出图2中所示出的子字线驱动器的结构的电路图。
图4是示出图3的子字线驱动器的操作的波形图。
图5是示出图3中的合并保持晶体管的布局的视图。
图6是沿图5的线A-A’截取的合并保持晶体管的截面图。
图7是沿图5中的线B-B’截取的合并保持晶体管的截面图。
图8是示意性地示出根据本发明构思的一些实施例的保持晶体管的沟道形状的视图。
图9示出了根据本发明构思的一些实施例的合并保持晶体管的示例的布局。
图10示出了根据本发明构思的一些实施例的合并保持晶体管的示例的布局。
图11示出了构成本发明构思的子字线驱动器的保持晶体管级的示例布局。
图12是示出根据本发明构思的一些实施例的包括半导体存储器设备的计算系统的框图。
图13是示出根据本发明构思的一些实施例的包括DRAM的三维堆叠存储器芯片的结构的框图。
图14是示出根据本发明构思的一些实施例的包括DRAM的堆叠存储器芯片的结构的框图。
具体实施方式
以下，将通过参考附图解释本发明构思的实施例来详细描述本发明构思。附图中相同的附图标记表示相同的元件，并且可以省略对相同元件的多余说明。
下面，同步DRAM(synchronous DRAM，SDRAM)可以被用作半导体器件的示例以用于描述本发明构思的特征和功能。然而，鉴于本文公开的内容，本领域技术人员可以容易地理解本发明构思的其他优点、应用和性能。因此，可以通过其他实施例来实施或应用本发明构思。
图1是示出根据本发明构思的一些实施例的动态随机存取存储器设备(DRAM)的核心结构的框图。参考图1，DRAM 100可以包括行解码器110、预解码器(PXI GEN.)112和114、驱动电压发生器(PXID GEN.)120、122、124和126、子字线驱动器(SWD)130、140、160和170、读出放大器(sense amplifier，SA)(例如，SA块)190、单元阵列192和节部(conjunction)194。这里，因为本发明构思涉及子字线驱动器，可以省略与列选择结构相关的描述。
行解码器110响应于输入行地址RADD选择要访问的存储器单元的字线。行解码器110对输入行地址RADD进行解码，以生成用于使能对应字线的字线使能信号NWEI<n>(n是大于“0”的整数)。行解码器110的字线使能信号NWEI<n>可以在与所选择的存储器单元相关联的写入操作模式和读取操作模式下激活。并且，在自刷新操作模式下，行解码器110可以对从地址计数器生成的行地址RADD进行解码，并且可以使能对相字线。
预解码器112和114响应于行地址RADD生成预解码信号PXI<0>、PXI<1>、PXI<2>、PXI<3>等。例如，预解码器112和114可以对行地址RADD的低位进行解码，以生成与所选择的字线相对应的预解码信号PXI<j>(j是大于“0”的整数)。预解码信号PXI<j>通过主字线被发送到节部194内的驱动电压发生器120、122、124和126。
驱动电压发生器120、122、124和126响应于预解码信号PXI<0>、PXI<1>、PXI<2>、PXI<3>等生成用于驱动字线的驱动信号PXID<i>和PXIB<i>。随着半导体存储器设备的集成度和速度变得更高，用于驱动字线的高电压VPP的电平可能对半导体存储器设备的可靠性产生影响。为了提高半导体存储器设备的可靠性，降低高电压VPP的电平并且同时抑制/防止由于漏电流等引起的高电压电平的降低可能是有益的。因此，驱动电压发生器120、122、124和126包括上拉驱动器，用于将高电压VPP供应给所选择的字线。通常，上拉驱动器用PMOS晶体管来实施。
子字线驱动器130、140、160和170可以响应于字线使能信号NWEI<n>以及驱动信号PXID<i>和PXIB<i>来激活或预充电所选择的字线。在存储器单元MC1被选择的情况下，字线使能信号NWEI<0>被激活，并且从驱动电压发生器120提供的驱动信号PXID<2>和PXIB<2>也被激活。在这种情况下，子字线驱动器130可以用高电压VPP驱动字线WL<1>，其中高电压VPP是驱动信号PXID<2>的电平。子字线驱动器130的操作同样应用于剩余的子字线驱动器140、160、170、130’、140’、160’和170’。
具体地，子字线驱动器130、140、160、170、130’、140’、160’和170’中的每一个包括相应的保持器晶体管。保持器晶体管可以是NMOS晶体管。子字线驱动器130、140、160、170、130’、140’、160’和170’可以通过保持晶体管对具有负电压VBB2的去激活的字线进行预充电。例如，子字线驱动器130包括保持晶体管，该保持晶体管被配置为响应于驱动信号PXIB<2>用负电压VBB2对字线WL<1>进行预充电。同样地，子字线驱动器140包括保持晶体管，该保持晶体管被配置为响应于驱动信号PXIB<2>用负电压VBB2对字线WL<5>进行预充电。
根据本发明构思，相邻子字线驱动器130和140的两个保持晶体管可以被分别合并以共享栅电极并且包括向其提供负电压VBB2的一个公共源极。也就是说，可以提供相邻子字线驱动器130和140的公共栅电极的图案以形成单个沟道。例如，对于两个保持晶体管，可以实施有源图案以形成分别连接到字线的分离的漏极，并且形成用于供应负电压VBB2的公共源极。具体地，可以在有源图案上形成公共栅电极，使得连接分离的漏极和公共源极的T形沟道形成。例如，公共栅电极可以形成为正方形、八边形、圆形或椭圆形。
保持晶体管的沟道的长度可以通过相邻保持晶体管的公共栅极图案的形状和相邻保持晶体管的公共源极的突出形状被容易地扩展。因此，即使高电压VPP被施加到保持晶体管的栅极，扩展沟道也可以允许保持晶体管抵抗劣化。将参考附图更全面地描述保持晶体管的布局。保持晶体管的沟道结构可以同样应用于相邻的子字线驱动器160和170，以及放置在单元阵列192上侧上的子字线驱动器130’、140’、160’和170’。
读出放大器块190响应于列地址，通过所选择的列的位线对BL和BLB访问存储器单元。并且，读出放大器块190还可以包括用于将输入数据存储在所选择的存储单元中的组件。读出放大器块190可以在自刷新模式期间重写存储在存储器单元中的数据。读出放大器块190可以以开路位线结构与存储器单元连接。
单元阵列192包括多个存储器单元，这些存储器单元与字线WL和位线BL连接，并在行方向和列方向上布置。存储器单元中的每一个可以包括单元电容器和存取晶体管。在每个存储器单元中，存取晶体管的栅极被连接到在行方向上布置的字线WL中的任何一个。存取晶体管的第一端被连接到在列方向上延伸的位线BL或互补位线BLB。存取晶体管的第二端可以被连接到单元电容器。
根据本发明构思的一些实施例，DRAM 100的子字线驱动器SWD可以包括具有增加的沟道长度的合并保持晶体管。也就是说，相邻子字线驱动器SWD的保持晶体管包括用于形成T形沟道的有源区。因此，即使单元间距减小，子字线驱动器的保持晶体管的沟道长度也可能不会减小(并且在一些实施例中，也可能不会增加)。这可能意味着，实施了具有高可靠性驱动能力的子字线驱动器。
图2是示出根据本发明构思的一些实施例的相邻子字线驱动器的框图。在图2中示出了驱动字线WL<1>和WL<5>并且彼此相邻的子字线驱动器130和140。
可以向所有子字线驱动器130和140提供驱动信号PXID<2>和PXIB<2>。可以响应于字线使能信号NWEIB<0>来激活子字线驱动器130，并且可以响应于字线使能信号NWEIB<1>来激活子字线驱动器140。如果字线使能信号NWEIB<0>被激活为低电平“L”，则子字线驱动器130向字线WL<1>提供通过驱动信号PXID<2>提供的高电压VPP。此外，如果提供高电平的字线使能信号NWEIB<0>，则子字线驱动器130可以阻止驱动信号PXID<2>并且可以用负电压VBB2对字线WL<1>进行预充电，字线WL<1>可以是无源字线。
同样地，如果提供低电平的字线使能信号NWEIB<1>，则子字线驱动器140向字线WL<5>提供通过驱动信号PXID<2>提供的高电压VPP。如果提供高电平的字线使能信号NWEIB<1>，则子字线驱动器140可以阻止驱动信号PXID<2>并且可以用负电压VBB2对字线WL<5>进行预充电。
子字线驱动器130和140包括保持晶体管，用于在预充电操作之后将字线WL<1>和WL<5>维持在负电压VBB2。保持晶体管可以响应于驱动信号PXIB<2>将字线WL<1>和WL<5>固定/耦合到负电压VBB2的电平。在这种情况下，不管字线使能信号NWEIB<0>和NWEIB<1>或噪声(例如，有噪声的信号)的电平变化如何，字线WL<1>和WL<5>都可以保持稳定的电压值。
子字线驱动器130和140的保持晶体管包括被供应有负电压VBB2的公共源电极和被施加驱动信号PXIB<2>的公共栅电极。保持晶体管包括两个分别与字线WL<1>和WL<5>连接的漏电极。在保持晶体管具有彼此分离的沟道的结构中，如果单元间距减小，则保持晶体管的沟道长度可能不可避免地减小。然而，在本发明构思的一些实施例的布局中，每个保持晶体管的沟道形成为“Γ”的形状。因此，沟道长度可以相对增加，并且可以提高与高电压相关联的抗劣化性。
图3是示出图2中所示出的子字线驱动器的结构的电路图。参考图3，子字线驱动器130和140分别具有用于驱动字线WL<1>和WL<5>的电路结构。具体地，当子字线驱动器130和140的保持(或“保持器”)晶体管KP1和KP2的栅极被合并时，可以在字线WL<1>和WL<5>之间形成寄生晶体管KP12。然而，由于施加到字线WL<1>和WL<5>的电压具有几乎相同的电平，所以寄生晶体管KP12的源极和漏极之间的电流可以被忽略/忽视。
子字线驱动器130可以被提供有来自驱动电压发生器120的驱动信号PXID<2>和PXIB<2>(参考图1)。子字线驱动器130被提供有来自行解码器110的字线使能信号NWEIB<0>。子字线驱动器130包括上拉晶体管PM1、下拉晶体管NM1和保持晶体管KP1。上拉晶体管PM1响应于字线使能信号NWEIB<0>将字线WL<1>上拉至驱动信号PXID<2>的电平。相反地，下拉晶体管NM1响应于字线使能信号NWEIB<0>将字线WL<1>下拉至负电压VBB2。在字线WL<1>被去激活的时间点处，保持晶体管KP1允许字线WL<1>保持在负电压VBB2的电平。在一些实施例中，保持晶体管KP1具有被供应有负电压VBB2的源极和连接到字线WL<1>的漏极，并且响应于与驱动信号PXID<2>互补的驱动信号PXIB<2>而导通或截止。
子字线驱动器140可以被提供有来自驱动电压发生器120的驱动信号PXID<2>和PXIB<2>。子字线驱动器140被提供有来自行解码器110的字线使能信号NWEIB<1>。子字线驱动器140包括上拉晶体管PM2、下拉晶体管NM2和保持晶体管KP2。上拉晶体管PM2响应于字线使能信号NWEIB<1>将字线WL<5>上拉至驱动信号PXID<2>的电平。相反地，下拉晶体管NM2响应于字线使能信号NWEIB<1>将字线WL<5>向下拉至负电压VBB2。在字线WL<5>被去激活的时间点处，保持晶体管KP2允许字线WL<5>保持在负电压VBB2的电平。为此，保持晶体管KP2具有被供应有负电压VBB2的源极和连接到字线WL<5>的漏极，并且响应于与驱动信号PXID<2>互补的驱动信号PXIB<2>而导通或截止。
在保持晶体管KP1和KP2之间形成寄生晶体管KP12。也就是说，根据本发明构思的一些实施例，基于保持晶体管的栅极形状，形成在字线WL<1>和WL<5>之间导通或截止的寄生晶体管KP12。然而，在驱动信号PXIB<2>被去激活的情况下，寄生晶体管KP12被截止，并且因此，字线WL<1>和WL<5>被电分离。因此，由于字线WL<1>和WL<5>仅在子字线驱动器130和140被去激活时才保持在负电压VBB2，所以寄生晶体管KP12对驱动字线WL<1>和WL<5>没有影响。
子字线驱动器130的保持晶体管KP1和子字线驱动器140的保持晶体管KP2被提供有相同的栅极电压，该栅极电压与驱动信号PXIB<2>的电压相对应。可以向保持晶体管KP1和KP2的源极提供相同的负电压VBB2。根据本发明构思的一些实施例的布局，保持晶体管KP1和KP2中的每一个的沟道长度可以增加。因此，可以改善保持晶体管KP1和KP2的对高电压应力的抗性。共同地，保持晶体管KP1、KP2和包括寄生晶体管的KP12在这里可以称为“合并保持晶体管150”。
图4是示出图3的子字线驱动器的操作的波形图。参考图4，子字线驱动器130响应于字线使能信号NWEIB<0>用高电压VPP或负电压VBB2驱动字线WL<1>。
子字线驱动器130响应于字线使能信号NWEIB<0>而上拉或下拉字线WL<1>的电压。假设字线使能信号NWEIB<0>在时间点T1之前处于与非激活(inactive)状态相对应的高电平“H”。在这种情况下，假设驱动信号PXID<2>处于低电平“L”并且驱动信号PXIB<2>处于高电平“H”。在字线使能信号NWEIB<0>处于非激活状态时，字线WL<1>可以保持在负电压VBB2。
在时间点T1处，字线使能信号NWEIB<0>被激活为低电平。并且，驱动信号PXID<2>可以转变到高电压VPP的电平，并且驱动信号PXIB<2>可以转变到低电平(例如，VSS)。当字线使能信号NWEIB<0>转变为低电平时，上拉晶体管PM1导通，并且下拉晶体管NM1被截止。并且，当驱动信号PXIB<2>保持在低电平时，保持晶体管KP1被截止。在这种情况下，字线WL<1>和保持晶体管KP1的源极电分离。字线WL<1>和上拉晶体管PM1的源极相连接。如此以来，驱动信号PXID<2>被供应到字线WL<1>。优选地，驱动信号PXID<2>可以具有高电压VPP的电平。字线WL<1>的电压可以通过上拉晶体管PM1的上拉操作增加到高电压VPP的电平。
在时间点T2处，字线使能信号NWEIB<0>被去激活为高电平。另外，驱动信号PXID<2>可以转变为接地(VSS)电平，并且驱动信号PXIB<2>可以转变为高电平。当字线使能信号NWEIB<0>转变为高电平时，上拉晶体管PM1被截止，并且下拉晶体管NM1被导通。保持晶体管KP1根据驱动信号PXIB<2>的转变而导通。在这种情况下，字线WL<1>和保持晶体管KP1的源极被电连接，并且字线WL<1>和上拉晶体管PM1的源极被电分离。如此以来，字线WL<1>的电压可以通过下拉晶体管NM1和保持晶体管KP1降低到负电压VBB2的电平。
图5是示出图3的合并保持晶体管的布局的视图。用于形成具有相邻子字线驱动器SWD1和SWD2的扩展沟道长度的合并保持晶体管150的布局在图5中示出。
首先，可以在衬底中形成有源图案151。保持晶体管KP1和KP2中的每一个的沟道和漏极被形成在有源图案151中。保持晶体管KP1和KP2的公共源极可以被形成在有源图案151中。公共源极可以被形成在有源图案151的一部分处，在该部分处有源图案151和直接接触DC2被连接。负电压VBB2可以通过直接接触DC2提供给公共源极。另外，由于连接两条字线WL<1>和WL<5>的沟道区域在直接接触DC3和DC4之间形成，所以可以形成寄生晶体管KP12。
合并保持晶体管150的左区域形成第一保持晶体管KP1的沟道和漏极，在该区域中有源图案151通过直接接触DC3与字线WL<1>连接。第一保持晶体管KP1是子字线驱动器130的保持晶体管KP1(参考图3)。合并保持晶体管150的右区域形成第二保持晶体管KP2的沟道和漏极，在该区域中有源图案151通过直接接触DC4与字线WL<5>连接。第二保持晶体管KP2是子字线驱动器140的保持晶体管KP2(参考图3)。第一保持晶体管KP1和第二保持晶体管KP2的公共源极(或“公共源极区域”)与第一保持晶体管KP1的漏极(或“漏极区域”)和第二保持晶体管KP2的漏极(或“漏极区域”)不共线。因此，延伸穿过第一保持晶体管KP1和第二保持器晶体管KP2的相应漏极的轴不延伸穿过公共源极。而且，直接接触DC2可以与直接接触DC3和DC4不共线。
有源图案151可以基本上形成为一个连续区域，但是可以划分成两个部分。也就是说，有源图案151包括在“x”方向上延伸的第一有源图案151a，该“x”方向是与字线WL<1>和WL<5>交叉的方向。另外，有源图案151包括在/朝y方向上突出的第二有源图案151b，以便与用于形成保持晶体管KP1和KP2的公共源电极的直接接触DC2连接。第二有源图案151b从有源图案151的一部分开始在“y”方向上突出，该部分即第一有源图案151a和第二有源图案151b相遇的点，可以是直接接触DC3和DC4之间的任何点。保持晶体管KP1和KP2可以共同/一起包括(例如，可以共享)第一有源图案151a和第二有源图案151b。例如，保持晶体管KP1和KP2可以包括第一有源图案151a的相应部分，并且可以包括第二有源图案151b的相应部分或公共部分。
合并保持晶体管150的栅极图案153形成在有源图案151上。如图5所示，栅极图案153可以形成为正方形。可以很好地理解，栅极绝缘层可以在有源图案151和栅极图案153之间形成。可以通过使用直接接触DC1将驱动信号PXIB<2>提供给栅极图案153。栅极图案153的结构特征如下。可以提供本发明构思的栅极图案153，使得两个保持晶体管KP1和KP2共享一个沟道。也就是说，本发明构思的栅极图案153可以允许两个保持晶体管KP1和KP2具有一个公共沟道。这可能意味着两个保持晶体管KP1和KP2的沟道不是独立形成的。
如果将高电压VPP施加到栅极图案153并且将负电压VBB2提供给直接接触DC2，则保持晶体管KP1和KP2可以被导通。在一些实施例中，在栅极图案153下形成T形沟道。提供与字线WL<1>的电连接的第一保持晶体管KP1的沟道在栅极图案153下以镜像的(即镜像)“Γ”形状形成。并且，提供与字线WL<5>的电连接的第二保持晶体管KP2的沟道在栅极图案153下以“Γ”形状形成。作为结果，T形沟道区域可以形成在位于栅极图案153下方的有源图案151中。也就是说，第一保持晶体管KP1和第二保持晶体管KP2中的每一个可以具有长度为“L1”并形成在“x”方向上的沟道，以及长度为“L2”并形成在“y”方向上的沟道。
当形成上述形状的栅极图案153时，保持晶体管KP1和KP2中的每一个的沟道长度可以增加。也就是说，与保持晶体管KP1和KP2中的每一个具有的独立沟道的结构相比，本发明构思的合并保持晶体管150提供的沟道形成为诸如“Γ”形状的弯曲形状。因此，保持晶体管KP1和KP2中的每一个的沟道长度可以增加，从而提高了保持晶体管KP1和KP2的抗劣化性。
本发明构思的合并保持晶体管150可以具有以下特征。首先，用于形成合并保持晶体管150的有源图案151的一部分(该部分形成公共源极)在“y”轴的向下方向上突出并延伸。第二，合并保持晶体管150的栅极图案153以凸多边形形状被提供在有源图案151上，以覆盖两个漏极和一个公共源极两者。例如，栅极图案153可以以正方形、圆形或椭圆形形状被提供。根据栅极图案153的结构，驱动不同字线(例如，WL<1>和WL<5>)的保持晶体管的沟道用单个、公共(例如，“合并”)沟道(例如，以“T”形)在栅极图案153下方实施。
图6是沿图5的线A-A’截取的合并保持晶体管的截面图。用于形成合并保持晶体管150的P型衬底102、栅极图案153以及字线WL<1>和WL<5>的在图6中示出。
参考合并保持晶体管150的横截面150a，提供用于形成NMOS晶体管的P型衬底(P-type substrate，P-Sub)102。充当保持晶体管KP1和KP2的漏极的N+掺杂区103a和103b形成在P型衬底102中。充当保持晶体管KP1和KP2的公共栅电极的栅绝缘层152和栅极图案153依次堆叠在所得结构上。
用于连接字线WL<1>和N+掺杂区域103a的直接接触DC3可以形成在N+掺杂区域103a上。用于连接字线WL<5>和N+掺杂区域103b的直接接触DC4可以形成在N+掺杂区域103b上。保持晶体管KP1和KP2在“x”方向上的沟道长度可以分别为“L1”，如图6所示。
图7是沿图5的线B-B’截取的合并保持晶体管的截面图。用于形成合并保持晶体管150的P型衬底102、直接接触DC1和DC2、以及栅极图案153在图7中示出。
参考合并保持晶体管150的横截面150b，通过用于形成NMOS晶体管的P型衬底(P-Sub)102。充当保持晶体管KP1和KP2的公共源极的N+掺杂区域104形成在P型衬底102中。充当保持晶体管KP1和KP2的公共栅电极的栅极绝缘层152和栅极图案153依次堆叠在所得结构上。另外，用于向栅电极提供驱动信号PXIB<2的直接接触DC1可以形成在栅极图案153上。并且，用于向合并保持晶体管150的公共源极提供负电压VBB2的直接接触DC2可以形成在N+掺杂区域104中。
在上述结构中，如果通过直接接触DC2将负电压VBB2提供给合并保持晶体管150的源极，则在N+掺杂区域104和P型衬底102之间形成反向偏压。在这种情况下，可以抑制/阻止将N+掺杂区域104作为源极的保持晶体管KP1和KP2的源极-漏极泄漏电流。
具体地，在上述结构中，如果将高电压VPP施加到栅极图案153，则在N+掺杂区域104中形成“y”方向的沟道，并且在栅极图案下方形成有源区域。也就是说，在栅极图案153下方形成具有长度为“L2”的公共沟道，从而提供与保持晶体管KP1和KP2的公共源极的电连接。
在上述栅极图案153的结构中，建模的保持晶体管KP1和KP2中的每一个的沟道长度是“L1+L2”。也就是说，根据合并保持晶体管150的结构，第一保持晶体管KP1具有沟道长度“L1+L2”，该沟道长度对应于“x”方向上的沟道长度“L1”和“y”方向上的沟道长度“L2”之和。并且，形成为与第一保持晶体管KP1对称(例如，镜像对称)的第二保持晶体管KP2具有沟道长度“L1+L2”，该沟道长度对应于“x”方向上的沟道长度“L1”和“y”方向上的沟道长度“L2”之和。作为结果，由于在“y”方向上另外提供的沟道长度，可以提高与高电压相关联的保持晶体管KP1和KP2的抗劣化性。
图8是示意性地示出根据本发明构思的一些实施例的保持晶体管的沟道形状的视图。参考图8，形成在栅极图案153下方的合并保持晶体管150的沟道长度可以在“y”方向上延伸。
第一保持晶体管KP1的沟道CH1可以在“x”方向和“y”方向上形成在栅极图案153下方。也就是说，沟道CH1可以由具有长度“L1”的“x”方向上的沟道部分和具有长度“L2”的“y”方向上的沟道部分组成。另外，第二保持晶体管KP2的沟道CH2可以在“x”方向和“y”方向上形成在栅极图案153下方。也就是说，沟道CH2可以由具有长度“L1”的“x”方向上的沟道部分和具有长度“L2”的“y”方向上的沟道部分组成。
另外，形成在两条字线WL<1>和WL<5>之间的寄生晶体管KP12的沟道CH12被形成。然而，分别连接到字线的寄生晶体管KP12的相对端之间的电压在图8所示的合并保持晶体管150的等效电路中可以基本相同。因此，可以形成寄生晶体管KP12的沟道CH12，但是流过寄生晶体管KP12的沟道CH12的电流可以被忽略/忽视。
图9示出了根据本发明构思的一些实施例的合并保持晶体管的示例的布局。合并保持晶体管150c的栅极图案153c可以形成为八边形。
图9中所示的合并保持晶体管150c的栅极图案153c的形状可以根据用于实施子字线驱动器SWD的各种条件而进行各种变化。具体地，可以很好地理解，考虑到字线WL<1>和WL<5>之间的距离(或单元间距)以及字线WL<1>和WL<5>与主字线之间的布置/关系，栅极图案的形状可以被实施为各种形状的多边形。例如，栅极图案153c可以形成为每条边长度相同的正八边形，或者可以形成为相邻边长度彼此不同的八边形。
图10示出了根据本发明构思的一些实施例的合并保持晶体管的示例的布局。合并保持晶体管150d的栅极图案153d可以形成为圆形。
图10所示的合并保持晶体管150d的栅极图案153d的形状可以根据用于实施子字线驱动器SWD的各种条件而进行各种变化。具体地，可以很好地理解，考虑到字线WL<1>和WL<5之间的距离(或单元间距)以及字线WL<1>和WL<5>与主字线之间的布置/关系，栅极图案153d的形状可以被实施为各种形状的弧和/或多边形。例如，栅极图案153d可以形成为圆形，或者可以形成为在特定方向上的半径相对较长的椭圆形。
图11示出了构成本发明构思的子字线驱动器的保持晶体管级的示例布局。参考图11，在形成子字线驱动器SWD的NMOS晶体管的NSWD区域中形成多个保持晶体管。
首先，可以在衬底中形成有源图案256、257、258和259，以便形成用于向字线WL<1>至WL<7>提供负电压VBB2的保持晶体管。有源图案256、257、258和259中的每一个包括在字线延伸的方向上突出的有源图案，以便形成合并的两个保持晶体管的公共源极。
栅极图案251可以以四边形的形状形成在有源图案256上，该四边形可以是一种凸多边形。栅极图案251可以由通过直接接触DC11提供的驱动信号PXIB驱动。有源图案256的左漏区通过直接接触DC21与字线WL<6>连接。有源图案256的右漏区通过直接接触DC22与字线WL<7>连接。负电压VBB2可以通过直接接触DC12施加到突出以形成公共源极的有源区域。根据上述布局可以形成两个保持晶体管，但是在栅极图案251下方可以形成一个沟道。
栅极图案252可以以四边形的形状形成在有源图案257上，该四边形可以是一种凸多边形。栅极图案252可以由通过直接接触DC13提供的驱动信号PXIB驱动。有源图案257的左漏区通过直接接触DC31与字线WL<4>连接。有源图案257的右漏区通过直接接触DC32与字线WL<5>连接。负电压VBB2可以通过直接接触DC12施加到向上突出以形成公共源极的有源区域。根据上述布局可以形成两个保持晶体管，但是在栅极图案252下方可以形成一个沟道。
除了与其连接的字线之外，有源图案258和259以及形成在其上的栅极图案253和254与有源图案256和257以及形成在其上的栅极图案251和252相同，并且因此，这里不再对其进行重复描述。例如，直接接触DC14、DC15、DC16、DC41、DC42、DC51和DC52可以分别与直接接触DC11、DC12、DC13、DC21、DC22、DC31和DC32相同/相似地构造和使用。
图12是示出根据本发明构思的一些实施例的包括半导体存储器设备的计算系统的框图。参考图12，计算系统1000包括处理器1100、输入/输出集线器(input/output hub，IOH)1200、输入/输出控制器集线器(input/output controller hub，ICH)1300、至少一个DRAM模块1400和图形(或“多个图形”)卡1500。这里，计算系统1000可以是个人计算机(personal computer，PC)、服务器计算机、工作站、膝上型计算机、移动电话、智能电话、个人数字助理(personal digital assistant，PDA)、便携式多媒体播放器(portablemultimedia player，PMP)、数码相机、数字电视机(digital television，TV)、机顶盒、音乐播放器、便携式游戏机和导航系统中的任何一种。、
处理器1100可以执行各种计算功能，诸如特定计算或任务。例如，处理器1100可以是微处理器或中央处理单元(central processing unit，CPU)。处理器1100可以包括单个处理器核，或者可以包括多个处理器核(或多核)。例如，处理器1100可以包括多核，诸如双核、四核、六核等。并且，图12中示出了包括一个处理器1100的计算系统1000，但是计算系统1000可以包括多个处理器。并且，处理器1100还可以包括放置在处理器1100内部或外部的高速缓冲存储器。
处理器1100可以包括控制DRAM模块1400的操作的存储器控制器1150。包括在处理器1100中的存储器控制器1150可以被称为“集成电路存储器控制器(integrated circuitmemory controller，IMC)”。存储器控制器1150和DRAM模块1400之间的存储器接口可以用包括多个信号线的一个通道或多个通道来实施。并且，一个或多个DRAM模块可以与每个通道连接。存储器控制器1150可以放置在输入/输出集线器1200内。包括存储器控制器1150的输入/输出集线器1200可以被称为“存储器控制器集线器(memory controller hub，MCH)”。
DRAM模块1400可以包括存储从存储器控制器1150提供的数据的多个DRAM设备。每个DRAM设备可以用图1的DRAM 100来实施。也就是说，即使单元间距缩小(例如，相对较小)，DRAM设备中的每一个也可以包括具有高抗劣化性的保持晶体管。
输入/输出集线器1200可以管理处理器1100与诸如图形卡1500之类的设备之间的数据传输。输入/输出集线器1200可以通过各种类型/方式的接口连接到处理器1100。例如，输入/输出集线器1200和处理器1100可以通过各种接口标准连接，诸如前端总线(frontside bus，FSB)、系统总线、超传输、闪电数据传输(lightning data transport，LDT)、快速通道互连(quickpath interconnect，QPI)、公共系统接口(common system interface，CSI)等。包括一个输入/输出集线器1200的计算系统1000在图12中示出，但是计算系统1000可以包括多个输入/输出集线器。
输入/输出集线器1200可以提供与设备的各种接口。例如，输入/输出集线器1200可以提供加速图形端口(accelerated graphics port，AGP)接口、外围组件接口-快速(peripheral component interface-express，PCIe)、通信流式架构(communicationsstreaming architecture，CSA)接口等。
图形卡1500可以通过AGP或PCIe与输入/输出集线器1200连接。图形卡1500可以控制用于显示图像的显示设备。图形卡1500可以包括用于处理图像数据的内部处理器和内部半导体存储器设备。根据一些实施例，输入/输出集线器1200可以包括放置在输入/输出集线器1200外部的图形卡1500，或者可以包括集成图形设备/卡而不是单独使用图形卡1500。包括在输入/输出集线器1200中的图形设备可以被称为“集成图形”。并且，包括存储器控制器和图形设备的输入/输出集线器1200可以被称为“图形和存储器控制器集线器(graphicsand memory controller hub，GMCH)”。
输入/输出控制器集线器1300可以执行数据缓冲和接口仲裁，以允许各种系统接口有效地操作。输入/输出控制器集线器1300可以通过内部总线与输入/输出集线器1200连接。例如，输入/输出集线器1200和输入/输出控制器集线器1300可以通过直接媒体接口(direct media interface，DMI)、集线器接口、企业南桥接口(enterprise southbridgeinterface，ESI)、PCIe等连接。
输入/输出控制器集线器1300可以提供与外围设备的各种接口。例如，输入/输出控制器集线器1300可以提供通用串行总线(universal serial bus，USB)端口、串行高级技术附件(serial advanced technology attachment，SATA)端口、通用输入/输出(generalpurpose input/output，GPIO)、低引脚计数(low pin count，LPC)总线、串行外围接口(serial peripheral interface，SPI)、PCI，PCIe等。
根据一些实施例，处理器1100、输入/输出集线器1200和输入/输出控制器集线器1300可以用单独的芯片组或集成电路来实施，或者处理器1100中的两个或多个、输入/输出集线器1200、和输入/输出控制器集线器1300可以用一个芯片组来实施。
图13是示出根据本发明构思的一些实施例的包括DRAM的三维堆叠的存储器芯片的结构的框图。参考图13，三维堆叠的存储器芯片2000可以包括印刷电路板(printedcircuit board、PCB)2100、主机裸裸芯2200、和高带宽存储器(high bandwidth memory、HBM)2300。
诸如SoC、CPU或GPU的主机裸芯2200通过倒装芯片凸块(flip chip bump)FB被设置在PCB 2100上/连接到PCB 2100。用于构成HBM 2300的多个DRAM裸芯2310至2340可以堆叠在主机裸芯2200上。缓冲裸芯或任何其他逻辑裸芯可以进一步被包括在多个DRAM裸芯2310至2340之上、之下或之间。为了实施HBM 2300的结构，可以在多个DRAM裸芯2310至2340中形成硅通孔(silicon via，TSV)线。TSV线可以与形成在多个DRAM裸芯2310至2340之间的微凸块MB电连接。这里，多个DRAM裸芯2310至2340可以用/作为图1的DRAM 100来实施。也就是说，由于多个DRAM裸芯2310至2340中的每一个都包括保持晶体管，该保持晶体管即使单元间距收缩(例如，相对较小)也具有高抗劣化性，所以多个DRAM裸芯2310至2340可以高度集成有数据高完整性。
有可能实施包括具有高集成度和数据高完整性的HBM 2300的三维堆叠存储器芯片2000。
图14是示出根据本发明构思的一些实施例的包括DRAM的堆叠存储器芯片的结构的框图。参考图14，堆叠存储器芯片3000可以包括PCB 3100、TSV插入(interposer)层3150、主机裸芯3200和HBM 3300。
堆叠的存储器芯片3000通过使用TSV插入层3150连接HBM 3300和主机裸芯3200。TSV插入层3150被设置在PCB 3100上，并且通过倒装芯片凸块FB与PCB 3100电连接。
在插入层3150上设置用于构成HBM 3300的主机裸芯3200和DRAM裸芯3310至3340。在图14中，可以省略图13的缓冲裸芯或逻辑裸芯。然而，缓冲裸芯或逻辑裸芯可以被插入在DRAM裸芯3310和TSV插入层3150之间。为了实施HBM 3300的结构，在多个DRAM裸芯3310中形成硅通孔(TSV)线。TSV线可以与形成在多个DRAM裸芯3310至3340之间的微凸块MB电连接。
这里，多个DRAM裸芯3310至3340可以用/作为图1的DRAM 100来实施。也就是说，由于多个DRAM裸芯3310至3340中的每一个都包括保持晶体管，该保持晶体管即使单元间距收缩(例如，相对较小)也具有高抗劣化性，因此多个DRAM裸芯3310至3340可以高度集成有数据高完整性。
根据本发明构思的一些实施例，即使字线之间的距离减小，也有可能提供具有增加的沟道长度的子字线驱动器。因此，除了提高集成度之外，还有可能提供具有高可靠性的半导体存储器设备。
尽管已经参考示例实施例描述了本发明构思，但是对本领域的普通技术人员来说显而易见的是，在不脱离以下权利要求所阐述的本发明构思的精神和范围的前提下，可以对本发明构思进行各种改变和修改。

Claims (20)

1.一种半导体存储器设备，包括：
第一子字线驱动器，包括第一保持器晶体管，所述第一保持器晶体管被配置为响应于驱动信号向第一字线供应负电压；和
第二子字线驱动器，包括第二保持器晶体管，所述第二保持器晶体管被配置为响应于所述驱动信号向第二字线供应所述负电压，
其中，所述第一保持器晶体管和所述第二保持器晶体管共同包括：
第一有源图案，在与所述第一字线和所述第二字线交叉的第一方向上延伸，并且通过第一直接接触和第二直接接触分别与所述第一字线和所述第二字线连接；
第二有源图案，在与第一方向交叉的第二方向上从所述第一有源图案突出，并且与被配置为供应所述负电压的第三直接接触连接；和
栅极图案，在所述第一有源图案的一部分上。
2.根据权利要求1所述的半导体存储器设备，其中所述第一保持器晶体管和所述第二保持器晶体管的单个沟道位于第一直接接触、第二直接接触和第三直接接触之间。
3.根据权利要求2所述的半导体存储器设备，其中，所述单个沟道包括“T”形。
4.根据权利要求1所述的半导体存储器设备，
其中，所述第一保持器晶体管包括第一NMOS晶体管；并且
其中，所述第二保持器晶体管包括第二NMOS晶体管。
5.根据权利要求1所述的半导体存储器设备，其中，所述第一子字线驱动器还包括：
第一上拉晶体管，被配置为响应于第一字线使能信号将所述第一字线上拉至比所述负电压高的高电压；和
第一下拉晶体管，被配置为响应于所述第一字线使能信号将所述第一字线下拉至所述负电压。
6.根据权利要求5所述的半导体存储器设备，其中，所述第二子字线驱动器还包括：
第二上拉晶体管，被配置为响应于第二字线使能信号将所述第二字线上拉至所述高电压；和
第二下拉晶体管，被配置为响应于第二字线使能信号将所述第二字线下拉至所述负电压。
7.根据权利要求1所述的半导体存储器设备，
其中，所述第一子字线驱动器和所述第二子字线驱动器彼此相邻，并且
其中，所述半导体存储器设备还包括寄生晶体管，所述寄生晶体管位于所述第一子字线驱动器和所述第二子字线驱动器之间并且连接到所述第一字线和所述第二字线。
8.根据权利要求1所述的半导体存储器设备，所述第一保持器晶体管和所述第二保持器晶体管共同还包括第四直接触，所述第四直接触位于所述栅极图案上并且被配置为将所述驱动信号提供给所述栅极图案，其中所述栅极图案与所述第二有源图案接触并且包括凸多边形、椭圆形或圆形的形状。
9.一种半导体存储器设备的子字线驱动器，所述子字线驱动器包括：
衬底，包括多个保持器晶体管的第一漏极区域和第二漏极区域、以及所述多个保持器晶体管的公共源极区域，其中所述多个保持器晶体管被配置为将多个无源字线耦合到负电压；以及
所述多个保持器晶体管的公共栅电极，
其中，所述多个保持器晶体管的所述公共源极区域与所述多个保持器晶体管的所述第一漏极区域和所述第二漏极区域不共线。
10.根据权利要求9所述的子字线驱动器，其中，所述第一漏极区域、所述公共源极区域、和所述公共栅电极提供所述多个保持器晶体管的第一保持器晶体管，所述第一保持器晶体管被配置为用所述负电压对所述多个无源字线的第一字线进行预充电。
11.根据权利要求10所述的子字线驱动器，还包括第一直接接触，所述第一直接接触被配置为连接所述第一漏极区域和所述第一字线，并且位于所述第一漏极区域上。
12.根据权利要求11所述的子字线驱动器，其中，所述第二漏极区域、所述公共源极区域、和所述公共栅电极提供所述多个保持器晶体管的第二保持器晶体管，所述第二保持器晶体管被配置为用所述负电压对所述多个无源字线的第二字线进行预充电。
13.根据权利要求12所述的子字线驱动器，还包括第二直接接触，所述第二直接接触被配置为连接所述第二漏极区域和所述第二字线，并且位于所述第二漏极区域上。
14.根据权利要求9所述的子字线驱动器，还包括所述多个保持器晶体管的公共沟道，所述公共沟道位于所述公共栅电极下方并且位于所述第一漏极区域、所述第二漏极区域、和所述公共源极区域之间。
15.根据权利要求9所述的子字线驱动器，还包括寄生晶体管，所述寄生晶体管包括分别与所述第一漏极区域和所述第二漏极区域相连的源极和漏极。
16.一种半导体存储器设备，包括：
第一保持器晶体管，连接到第一字线，并且被配置为响应于驱动信号向所述第一字线供应电压；和
第二保持器晶体管，连接到第二字线，并且被配置为响应于驱动信号向所述第二字线供应所述电压，
其中，所述第一保持器晶体管和所述第二保持器晶体管包括合并沟道。
17.根据权利要求16所述的半导体存储器设备，还包括栅电极，所述栅电极由所述第一保持器晶体管和所述第二保持器晶体管共享。
18.根据权利要求17所述的半导体存储器设备，其中，所述栅电极包括凸多边形、圆形或椭圆形中的至少一种。
19.根据权利要求16所述的半导体存储器设备，其中，所述合并沟道包括“T”形。
20.根据权利要求19所述的半导体存储器设备，其中，所述第一保持器晶体管和所述第二保持器晶体管分别包括第一子字线驱动器的第一NMOS保持器晶体管和第二子字线驱动器的第二NMOS保持器晶体管。
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