CN116648051B - 半导体结构以及存储器 - Google Patents
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Abstract
本公开实施例提供一种半导体结构以及存储器，半导体结构包括：沿第一方向排布的多个P型晶体管，每个P型晶体管包括沿第二方向间隔排布的第一掺杂区以及第二掺杂区；每个P型晶体管还包括沟道区，沟道区包括主体部、侧边部以及凸出部，侧边部至少位于主体部的第一侧，凸出部至少位于邻近第二掺杂区的部分主体部的第二侧；侧边部还位于第二掺杂区的第一侧，且与第二掺杂区相邻接，凸出部至少还位于邻近主体部的部分第二掺杂区的第二侧且与部分第二掺杂区相邻接；沿第一方向排布的多个P型晶体管中，沿第一方向上，任意相邻的两个P型晶体管之间的间距处处相等，且均为预设间距。本公开实施例至少有利于提升半导体结构的性能。
Description
技术领域
本公开实施例涉及半导体技术领域，特别涉及一种半导体结构以及存储器。
背景技术
随着集成电路的发展，半导体器件的集成密度随之增加，半导体器件的尺寸也不断减小，由于半导体结构中的隔离结构中的氮化硅具有俘获电子的能力，导致半导体结构中器件受到HEIP(Hot Electron Induced Punch Through，热电子诱导穿通)效应的影响。
HEIP效应可能导致晶体管的关断特性劣化，芯片静态功耗增加，还会导致数字电路和存储单元中的逻辑状态混乱，导致芯片失效。因此，如何降低HEIP效应对半导体结构的影响为目前亟待解决的技术问题。
发明内容
本公开实施例提供一种半导体结构以及存储器，至少有利于提升半导体结构的性能。
本公开实施例一方面提供一种半导体结构，包括：沿第一方向排布的多个P型晶体管，每个P型晶体管包括沿第二方向间隔排布的第一掺杂区以及第二掺杂区；每个P型晶体管还包括沟道区，沟道区包括主体部、侧边部以及凸出部，侧边部和凸出部均与主体部相邻接，主体部位于第一掺杂区与第二掺杂区之间，主体部具有沿第一方向排布的第一侧以及第二侧，侧边部至少位于主体部的第一侧，凸出部至少位于邻近第二掺杂区的部分主体部的第二侧；第二掺杂区具有沿第一方向排布的相对的第一侧以及第二侧，第二掺杂区的第一侧与主体部的第一侧相连接，侧边部还位于第二掺杂区的第一侧，且与第二掺杂区相邻接，凸出部至少还位于邻近主体部的部分第二掺杂区的第二侧且与部分第二掺杂区相邻接；沿第一方向排布的多个P型晶体管中，沿第一方向上，任意相邻的两个P型晶体管之间的间距处处相等，且均为预设间距。
在一些实施例中，凸出部包括沿第二方向排布的第一部分和第二部分，第一部分与部分主体部相邻接，第二部分与部分第二掺杂区相邻接，沿第二方向上，第一部分的尺寸与主体部的尺寸的比值为0.05～0.2，第二部分的尺寸与第二掺杂区的尺寸的比值为0.1～0.5。
在一些实施例中，至少部分沿第一方向排布的相邻的两个P型晶体管中，第一个P型晶体管的邻近第一掺杂区的部分沟道区与第二个P型晶体管的凸出部正对，第一个P型晶体管的沟道区朝向第二个P型晶体管的凸出部的一侧具有凹陷部，且第一个P型晶体管的凹陷部与第二个P型晶体管的凸出部正对。
在一些实施例中，第一个P型晶体管的侧边部与第二个P型晶体管的凸出部相邻。
在一些实施例中，第一个P型晶体管的主体部的第二侧与第二个P型晶体管的主体部的第二侧相邻，沿第一方向上，第一个P型晶体管的凸出部与第二个P型晶体管的主体部正对，第一个P型晶体管的主体部与第二个P型晶体管的凸出部正对，沿第二方向上，第一个P型晶体管的凸出部与第二个P型晶体管的凸出部相互错开；第二个P型晶体管的主体部朝向第一个P型晶体管的凸出部的一侧具有凹陷部，且第二个P型晶体管的凹陷部与第一个P型晶体管的凸出部正对。
在一些实施例中，沿第一方向上，凹陷部的尺寸与主体部的最大尺寸的比值为0.05～0.15。
在一些实施例中，第一个P型晶体管的第一掺杂区指向第二掺杂区的方向与第二个P型晶体管的第一掺杂区指向第二掺杂区的方向不同。
在一些实施例中，部分沿第一方向排布的相邻的两个P型晶体管中，一个P型晶体管的侧边部与另一个P型晶体管的侧边部相邻。
在一些实施例中，沿第二方向上，一个P型晶体管的沟道区与另一个P型晶体管的沟道区对齐。
在一些实施例中，沿第一方向排布的多个P型晶体管组成晶体管组，半导体结构包括沿第二方向排布的多个晶体管组，相邻的两个晶体管组轴对称设置，沿第二方向上，部分相邻的两个P型晶体管具有共用的第一掺杂区。
本公开实施例另一方面提供一种存储器，包括：上述实施例任一项所述的半导体结构，半导体结构中的多个P型晶体管用于构成存储器的字线驱动电路。
本公开实施例提供的技术方案至少具有以下优点：存储器的老化(Burn in)测试过程包括在字线上施加较大的测试电压，老化测试过程中，存储器的字线驱动电路中的上拉P型晶体管的源端会接收到较大的测试电压，较大的测试电压使得上拉P型晶体管受到较大的HEIP效应的影响，可能导致上拉P型晶体管的开启电压下降，关态电流显著上升，对存储器性能产生影响，甚至导致存储器芯片失效。本公开实施例提供的半导体结构包括沿第一方向排布的多个P型晶体管，P型晶体管用于作为存储器的字线驱动电路中的上拉P型晶体管，P型晶体管的沟道区包括主体部，主体部作为位于P型晶体管的第一掺杂区与P型晶体管的第二掺杂区管之间的有效沟道区，沟道区还包括分别位于主体部两侧的侧边部和凸出部，侧边部以及凸出部使隔离结构中的缺陷电子远离作为有效沟道区的主体部，从而降低HEIP效应对P型晶体管的有效沟道区的影响，进而缓解HEIP效应对P型晶体管开关性能的影响，有利于提升半导体结构的电学性能。此外，沿第一方向上排布的多个P型晶体管中，任意相邻的两个P型晶体管在第一方向上的间距处处相等，如此，在满足设计规则的前提下实现了多个P型晶体管之间的紧密排布，有利于降低半导体结构的尺寸。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一种字线驱动电路的部分电路结构示意图；
图2为相关技术提供的一种半导体结构的示意图；
图3为相关技术提供的一种上拉P型晶体管的有源区的示意图；
图4为相关技术提供的一种隔离结构与有源区的示意图；
图5为本公开实施例提供的一种半导体结构的示意图；
图6为本公开实施例提供的一种P型晶体管的有源区的示意图；
图7为本公开实施例提供的一种半导体结构的部分示意图；
图8为本公开实施例提供的另一种半导体结构的示意图；
图9为本公开实施例提供的另一种半导体结构的示意图；
图10为本公开实施例提供的一种半导体结构的部分示意图；
图11为本公开实施例提供的另一种半导体结构的示意图；
图12为本公开实施例提供的另一种P型晶体管的有源区的示意图；
图13为本公开实施例提供的又一种P型晶体管的有源区的示意图；
图14为本公开实施例提供的另一种半导体结构的示意图。
具体实施方式
由背景技术可知，如何降低HEIP效应对半导体结构的影响为目前亟待解决的技术问题。
在动态随机存取存储器(Dynamic Random Access Memory，DRAM)中，需要通过使用字线和位线向/从存储器单元中写入/读取数据，并基于施加到字线的电压来操作。字线驱动电路用于向存储单元阵列中的字线施加电压，字线驱动电路可以响应于存储设备接收到的对应于字线的行地址而选择性地激活对应的字线，与被激活字线连接的每个存储单元可以将数据输出或输入。
图1为一种字线驱动电路的部分电路结构示意图，参考图1，字线驱动电路包括：上拉P型晶体管P1、下拉N型晶体管N1以及保持N型晶体管N2，上拉P型晶体管P1的栅极与下拉N型晶体管N1的栅极均与主字线MWLb相连接，上拉P型晶体管P1的源极接收第一预设电压PXID，下拉N型晶体管N1的源极以及保持晶体管N2的源极均接收第二预设电压VSS，上拉P型晶体管P1的漏极、下拉N型晶体管N1的漏极以及保持N型晶体管N2的漏极均与字线WL相连接，保持N型晶体管N2的栅极用于接收驱动信号。上拉P型晶体管P1被配置为：响应于主字线MWLb提供的使能信号，将字线WL上拉至第一预设电压PXID；下拉N型晶体管N13被配置为：响应于主字线MWLb提供的使能信号，将字线WL下拉至第二预设电压VSS。保持N型晶体管N2被配置为：响应于驱动信号向字线提供第二预设电压VSS。
图2为一种半导体结构的示意图；图3为一种上拉P型晶体管的有源区的示意图；图4为一种隔离结构与有源区的示意图。
相关技术中，字线驱动电路中的上拉P型晶体管P1的排布方式如图2所示，参考图2，半导体结构包括沿第一方向A以及沿第二方向B排布多个上拉P型晶体管P1，上拉P型晶体管P1设置在有源区10上，有源区10包括沿第二方向B排布的第一掺杂区11、沟道区12以及第二掺杂区13，沿第一方向A排布的多个上拉P型晶体管P1具有共用的栅极结构14，栅极结构14所覆盖的有源区10为沟道区12，第一掺杂区11以及第二掺杂区13分别作为上拉P型晶体管P1的源极和漏极。参考图3，沟道区12包括有效沟道区15和边缘沟道区16，有效沟道区15为第二掺杂区13与正对的部分第一掺杂区11之间的沟道区，在上拉P型晶体管P1导通的过程中，有效沟道区15为形成空间电荷区的主要区域。参考图4，半导体结构中，通常采用隔离结构17实现有源区10之间的隔离，隔离结构17通常为氧化硅层18与氮化硅层19形成的叠层结构，其中，隔离结构17中的氮化硅层19容易捕获缺陷电子，尤其在与隔离结构17相邻的有源区10内的器件接收高电压时，隔离结构17中的氮化硅层19容易捕获更多的缺陷电子，这些缺陷电子会在P型晶体管的沟道区中感应出额外的空穴，进而可能导致在P型晶体管的栅极未接受栅控电压的情况下，也可以在P型晶体管的源极与漏极之间产生电流流动，即降低P型晶体管的阈值电压并且增加P型晶体管的泄漏电流，严重的将导致器件失效，这种失效被称为HEIP效应造成的器件失效。
此外，存储器的老化(Burn in)测试过程包括在字线上施加较大的电压，因此，老化测试过程中，存储器的字线驱动电路中的上拉P型晶体管P1的源端会接收到较大的测试电压，较大的测试电压进一步增大了由于隔离结构所产生的HEIP效应，使得上拉P型晶体管P1受到更大的HEIP效应的影响，可能导致上拉P型晶体管P1的开启电压下降，关态电流显著上升，对存储器性能产生影响，甚至导致存储器芯片失效。
为了降低HEIP效应对器件的影响，参考图2至图3，目前通常的做法是使栅极结构14所覆盖的沟道区12延伸至掺杂区的两侧，即利用边缘沟道区16增加隔离结构17至有效沟道区15的距离，使得隔离结构17中氮化硅层19所俘获的电子远离主要的沟道导电区域，降低HEIP效应的影响。然而，随着半导体芯片尺寸的不断微缩，半导体结构中器件的尺寸也在不断缩减。对于图3所示的上拉P型晶体管的有源区10，沿第一方向A上，若定义位于有效沟道区15一侧的边缘沟道区16的尺寸为a，有效沟道区15的尺寸为b，若有源区10的尺寸变小为减小a值，则HEIP效应对上拉P型晶体管的影响显著增加，若a值保持不变，则上拉P型晶体管的有效沟道区15域的尺寸b降低，导致上拉P型晶体管的驱动电流降低，即导致上拉P型晶体管的性能变差。基于上述考虑，可以增加隔离结构17中与有源区10相接触的氧化硅层18的厚度，缓解器件的高电压对氮氧化硅层18的影响，进而减小由于氮氧化硅层18产生的HEIP效应，并且，增加氮氧化硅层18与器件沟道区12之间的间隔距离，减弱HEIP效应对器件的影响。但上拉P型晶体管为存储器半导体结构外围区的器件结构，相邻上拉P型晶体管之间的隔离结构17也位于外围区，若仅增加外围区的隔离结构17中氧化硅层18的厚度，则导致存储器半导体结构阵列区的隔离结构的形成方式与外围区的隔离结构的形成方式不同，进而无法在同一工艺步骤中形成，增加了额外的工艺步骤，使得产品制造成本增加，生产效率降低。
为解决或改善上述问题，本公开实施例提供了一种半导体结构以及存储器，半导体结构包括沿第一方向排布的多个P型晶体管，P型晶体管用于作为存储器的字线驱动电路中的上拉P型晶体管，P型晶体管的沟道区包括主体部，主体部作为位于P型晶体管的第一掺杂区与PMOS的第二掺杂区管之间的有效沟道区，沟道区还包括分别位于主体部两侧的侧边部和凸出部，侧边部以及凸出部使隔离结构中的缺陷电子远离作为有效沟道区的主体部，从而降低HEIP效应对P型晶体管的有效沟道区的影响，进而缓解HEIP效应对P型晶体管开关性能的影响，有利于提升半导体结构的电学性能。此外，沿第一方向上排布的多个P型晶体管中，任意相邻的两个P型晶体管在第一方向上的间距处处相等，如此，在满足设计规则的前提下实现了多个P型晶体管之间的紧密排布，有利于降低半导体结构的尺寸。
下面将结合附图对本公开各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开实施例而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开实施例所要求保护的技术方案。
图5为本公开实施例提供的一种半导体结构的示意图；图6为本公开实施例提供的一种P型晶体管的有源区的示意图；图7为本公开实施例提供的一种半导体结构的部分示意图；
图8为本公开实施例提供的另一种半导体结构的示意图；图9为本公开实施例提供的另一种半导体结构的示意图；图10为本公开实施例提供的一种半导体结构的部分示意图；图11为本公开实施例提供的另一种半导体结构的示意图；图12为本公开实施例提供的另一种P型晶体管的有源区的示意图；图13为本公开实施例提供的又一种P型晶体管的有源区的示意图；图14为本公开实施例提供的另一种半导体结构的示意图。
参考图5和图6，半导体结构包括：沿第一方向X排布的多个P型晶体管100，每个P型晶体管100包括沿第二方向Y间隔排布的第一掺杂区102以及第二掺杂区101；每个P型晶体管100还包括沟道区103，沟道区103包括主体部200、侧边部201以及凸出部202，侧边部201和凸出部202均与主体部200相邻接，主体部200位于第一掺杂区102与第二掺杂区101之间，主体部200具有沿第一方向X排布的第一侧以及第二侧，侧边部201至少位于主体部200的第一侧，凸出部202至少位于邻近第二掺杂区101的部分主体部200的第二侧；第二掺杂区101具有沿第一方向X排布的相对的第一侧以及第二侧，第二掺杂区101的第一侧与主体部200的第一侧相连接，侧边部201还位于第二掺杂区101的第一侧，且与第二掺杂区101相邻接，凸出部202至少还位于邻近主体部200的部分第二掺杂区101的第二侧且与部分第二掺杂区101相邻接；沿第一方向X排布的多个P型晶体管100中，沿第一方向X上，任意相邻的两个P型晶体管100之间的间距处处相等，且均为预设间距。
其中，P型晶体管100可以用于作为存储器的字线驱动电路中的上拉P型晶体管，主体部200为P型晶体管100的有效沟道区，侧边部201以及凸出部202使隔离结构中的缺陷电子远离作为有效沟道区的主体部200，如此，即可在不改变外围区的隔离结构的情况下，降低HEIP效应对器件的影响，即有利于降低HEIP效应对P型晶体管100的影响，提升半导体结构的电学性能。此外，沿第一方向X上排布的多个P型晶体管100中，任意相邻的两个P型晶体管100在第一方向X上的间距处处相等，如此，在满足设计规则的前提下，实现了多个P型晶体管100之间的紧密排布。
需要说明的是，沿第一方向X排布的多个P型晶体管100中，沿第一方向X上，若定义任意相邻的两个P型晶体管100之间的间距为L1，在实际的半导体结构中，不同位置的L1可能存在误差，不同位置的L1之间的误差小于5％，即可定义为任意相邻的两个所述P型晶体管100之间的间距处处相等。预设间距可以根据半导体结构的版图设计规则进行具体设置，预设间距可以为满足设计规则的最小尺寸。
在一些实施例中，第一方向X垂直于第二方向Y。
第一掺杂区102用于作为晶体管的源极和漏极之一，第二掺杂区101用于作为晶体管的源极和漏极之另一，同一P型晶体管100的第一掺杂区102、第二掺杂区101以及沟道区103组成P型晶体管100的有源区110，有源区110即为AA区(通常称为Active Area)。
在一些实施例中，第一掺杂区102以及第二掺杂区101中的掺杂离子为P型离子，沟道区103中的掺杂离子可以为N型离子。其中，P型离子可以是硼离子、铟离子或者镓离子中的至少一种，N型离子可以是砷离子、磷离子或者锑离子中的至少一种。
半导体结构中，相邻有源区110之间的具有隔离结构(未示出)，隔离结构可以是图4所示的氧化层以及氮化层构成的叠层结构，隔离结构用于实现有源区110之间的隔离。
在一些实施例中，半导体结构还包括栅极结构104，栅极结构104位于沟道区103的上方，用于基于控制信号控制沟道区103是否形成反型层，以实现源极与漏极之间载流子的传输。
在一些实施例中，沿第一方向X排布的多个P型晶体管100具有沿第一方向X延伸的共用的栅极结构104。
参考图5和图6，沿第一方向X上，第一掺杂区102的尺寸小于第二掺杂区101的尺寸，沿第二方向Y上，第二掺杂区101与部分第一掺杂区102正对，主体部200位于第二掺杂区101与正对的部分第一掺杂区102之间。位于主体部200的第一侧的部分侧边部201使隔离结构远离主体部200的第一侧，位于第二掺杂区101的第一侧的部分侧边部201进一步保证了隔离结构远离主体部200，且同时使得邻近第二掺杂区101的第一侧的隔离结构远离主体部200，有利于降低隔离结构中的缺陷电子对主体部200的影响，以及有利于缓解第二掺杂区101上的较大的电压对隔离结构中氮化层所俘获的缺陷电子的数量的影响，即有利于减少隔离结构中氮化层所俘获的缺陷电子的数量，进而有利于降低HEIP效应对P型晶体管100造成的影响，有利于提升半导体结构的电学性能。
需要说明的是，主体部200、凸出部202以及侧边部201为一体成型结构。
在一些实施例中，凸出部可以位于主体部的第二侧，以及位于第二掺杂区的第二侧。
在一些实施例中，参考图5和图6，凸出部202位于邻近第二掺杂区101的部分主体部200的第二侧，且位于邻近主体部200的部分第二掺杂区101的第二侧，沿第一方向X上，凸出部202增大了邻近第二掺杂区101的部分主体部200与隔离结构之间的间距，有利于降低隔离结构中的缺陷电子对主体部200的影响，以及有利于减少由于在第二掺杂区101的高电压在隔离结构产生的缺陷电子的数量，进而有利于缓解HEIP效应对P型晶体管100造成的影响，有利于提升半导体结构的电学性能。并且，凸出部202位于邻近第二掺杂区101的部分主体部200的第二侧，以及位于邻近主体部200的部分第二掺杂区101的第二侧，如此，沿第二方向Y上，凸出部202的尺寸较小，第一掺杂区102邻近凸出部202的一侧、第二掺杂区101的第二侧以及主体部200的第二侧相互对齐的情况下，沿第二方向Y上尺寸较小的凸出部202所占据的空间较小，如此，可以使相邻的有源区110相互错开较小的尺寸，即可避免凸出部202对相邻的P型晶体管之间的间距造成影响，可以在设置凸出部的情况下实现P型晶体管的密集排布，有利于降低半导体结构的尺寸。
例如，可以参考图5和图6，在多个P型晶体管100中，位于中间区域的一个P型晶体管100的凸出部202远离主体部200的一侧设置有另一个P型晶体管100的有源区110，由于沿第二方向Y上凸出部202的尺寸较小，且凸出部202靠近第二掺杂区101，因此，沿第二方向Y上，使凸出部202错开相邻的有源区110时，不至于使两个P型晶体管100的有源区110完全错开，或错开较大的尺寸，即可保证相邻的有源区110在第一方向X上具有足够的间隔距离，且同时保证了半导体结构沿第二方向Y上具有较小的尺寸，有利于在保证器件之间间距要求的前提下，实现半导体结构中器件的密集排布。
在一些实施例中，参考图6，沿第一方向X上，凸出部202的尺寸L2与主体部200的尺寸L3的比值可以为0.05～0.15，例如，可以为：0.08、0.1、0.12或者0.13。凸出部202的尺寸L2与主体部200的尺寸L3的比值过大，导致凸出部202在第一方向X上所占据的空间过大，进而对P型晶体管100的排布造成影响，凸出部202的尺寸L2与主体部200的尺寸L3的比值过小，可能无法有效降低隔离结构对主体部200的造成的HEIP效应，进而无法缓解HEIP效应对P型晶体管100性能造成的影响。因此，将凸出部202的尺寸L2与主体部200的尺寸L3的比值设置在0.05～0.15范围内，即可保证凸出部202的尺寸L2在合理的范围内，有利于保证P型晶体管100的密集排布，以及有利于利用凸出部202有效的降低HEIP效应对P型晶体管100性能造成的影响。
在一些实施例中，凸出部202包括沿第二方向Y排布的第一部分210和第二部分211，第一部分210与部分主体部200相邻接，第二部分211与部分第二掺杂区101相邻接，沿第二方向Y上，第一部分210的尺寸L4与主体部200的尺寸L6的比值为0.05～0.2，例如，可以为0.05、0.1、0.15或0.2等；第二部分211的尺寸L5与第二掺杂区101的尺寸L7的比值为0.1～0.5，例如，可以为0.1、0.2、0.3或0.5等。由前述实施例可知，凸出部202沿第二方向Y的尺寸与半导体结构中P型晶体管的排布方式相关，以及与半导体结构在第二方向Y上的尺寸相关，第一部分210的尺寸与主体部200的尺寸的比值过大，则第一部分210的尺寸过大，进而导致凸出部202在第二方向Y上的尺寸过大，第一部分210的尺寸与主体部200的尺寸的比值过小，则第一部分210的尺寸过小，进而导致凸出部202在第二方向Y上的尺寸过小。同理，沿第二方向Y上，第二部分211的尺寸与第二掺杂区101的尺寸的比值过大，则第二部分211的尺寸过大，进而导致凸出部202在第二方向Y上的尺寸过大，第二部分211的尺寸与第二掺杂区101的尺寸的比值过小，则第二部分211的尺寸过小，进而导致凸出部202在第二方向Y上的尺寸过小。沿第二方向Y上，凸出部202的尺寸过小，可能无法有效减少HEIP效应对P型晶体管100性能造成的影响，凸出部202的尺寸过大，则导致凸出部202所占据的空间过大，不利于实现器件的密集排布。因此，沿第二方向Y上，将第一部分210的尺寸与主体部200的尺寸的比值设置在0.05～0.2范围内，将第二部分211的尺寸与第二掺杂区101的尺寸的比值设置在0.1～0.5范围内，有利于保证凸出部202在第二方向Y的尺寸在合理的范围内，进而有利于实现P型晶体管100的密集排布，以及有利于利用凸出部202有效的减少HEIP效应对P型晶体管100性能造成的影响。
在一些实施例中，参考图7至图13，至少部分沿第一方向X排布的相邻的两个P型晶体管中，第一个P型晶体管120的邻近第一掺杂区102的部分沟道区103与第二个P型晶体管130的凸出部202正对，第一个P型晶体管120的沟道区103朝向第二个P型晶体管130的凸出部202的一侧具有凹陷部105，且第一个P型晶体管120的凹陷部105与第二个P型晶体管130的凸出部202正对。在第一个P型晶体管120的沟道区103设置与第二个P型晶体管130的凸出部202相对应的凹陷部105，如此，沿第二方向Y上，有利于保证第一个P型晶体管120的有源区110与第二个P型晶体管130的有源区110错开较小的尺寸，也就是说，即使第二个P型晶体管130的凸出部202与第一个P型晶体管120的沟道区103正对，第一个P型晶体管120的凹陷部105也保证了第一个P型晶体管120与第二个P型晶体管130之间在第一方向X上的间距处处相等，即有利于在满足设计规则的条件下，保证半导体结构中P型晶体管的紧密排布，进而有利于减小半导体结构的尺寸。
需要说明的是，第一个P型晶体管120的沟道区103与第二个P型晶体管130的凸出部202正对是指：第二个P型晶体管130的凸出部202远离主体部200的一侧朝向第一个P型晶体管120的沟道区103。
此外，P型晶体管的沟道区是否具有凹陷部可以根据P型晶体管的排布方式确定，若相邻的两个P型晶体管中，两个P型晶体管相邻的一侧均不具有凸出部，那么，两个P型晶体管相邻一侧也可以均无相对应的凹陷部。
在一些实施例中，参考图7，第一个P型晶体管120的侧边部201与第二个P型晶体管130的凸出部202相邻，第一个P型晶体管120的凹陷部105由侧边部201远离主体部200的一侧向主体部200延伸，第一个P型晶体管120的第一掺杂区102指向第二掺杂区101的方向与第二个P型晶体管130的第一掺杂区102指向第二掺杂区101的方向不同。如此，第一个P型晶体管120的凹陷部105可以设置在距离第一个P型晶体管120的第二掺杂区101较远的位置，有利于避免第二掺杂区101接收的高电压使与凹陷部105相邻接的隔离结构俘获较多的缺陷电子，即有利于降低HEIP效应对P型晶体管的性能造成的影响。
在一些实施例中，同一有源区110内，凹陷部105至第二掺杂区101的最小间距大于预设值。即凹陷部105距离第二掺杂区101的距离具有要求，若凹陷部105距离第二掺杂区101的距离过近，则会导致第二掺杂区101接收的高电压在邻近凹陷部105的隔离结构中俘获较多的缺陷电子，进而增大HEIP效应对P型晶体管100的影响。因此，将所述凹陷部105至第二掺杂区101的最小间距设置为大于预设值的状态，有利于缓解HEIP效应对P型晶体管100的影响。
在一些实施例中，参考图7和图9，第一个P型晶体管120的侧边部201与第二个P型晶体管130的凸出部202相邻，第一个P型晶体管120的沟道区103与第二个P型晶体管130的凸出部202正对，第一个P型晶体管120的沟道区103设置有与第二个P型晶体管130的凸出部202相对应的凹陷部105，第一个P型晶体管120的凹陷部105由侧边部201远离主体部200的一侧向主体部200延伸。
在一些实施例中，参考图7和图12，第一个P型晶体管120的侧边部201与第二个P型晶体管130的凸出部202相邻，第一个P型晶体管120的凹陷部105由侧边部201远离主体部200的一侧向主体部200延伸，沿第一方向X上，第一个P型晶体管120的凹陷部105尺寸L8小于侧边部201的尺寸L9。如此，第一个P型晶体管120的凹陷部105仅位于侧边部201，有利于避免凹陷部105延伸至主体部200，进而避免了对作为有效沟道区的主体部200造成影响。
在一些实施例中，参考图10至图11，第一个P型晶体管120的主体部200的第二侧与第二个P型晶体管130的主体部200的第二侧相邻，沿第一方向X上，第一个P型晶体管120的凸出部202与第二个P型晶体管130的主体部200正对，第一个P型晶体管120的主体部200与第二个P型晶体管130的凸出部202正对，沿第二方向Y上，第一个P型晶体管120的凸出部202与第二个P型晶体管130的凸出部202相互错开；第二个P型晶体管130的主体部200朝向第一个P型晶体管120的凸出部202的一侧具有凹陷部105，且第二个P型晶体管130的凹陷部105与第一个P型晶体管120的凸出部202正对。需要说明的是，第一个P型晶体管120的主体部200朝向第二个P型晶体管130的凸出部202的一侧也具有凹陷部105，且第一个P型晶体管120的凹陷部105与第二个P型晶体管130的凸出部202正对，也就是说，若相邻的两个PMOS相邻的一侧均为具有凸出部202的一侧，那么可以在相应的主体部200上设置凹陷部105，以保证相邻的两个P型晶体管100之间的间距在满足设计规则条件下，具有较小的间距，且不至于使两个P型晶体管100沿第二方向Y错开过大的尺寸，即有利于保证半导体结构具有较小的尺寸。
在一些实施例中，参考图10，第一个P型晶体管120的主体部200的第二侧与第二个P型晶体管130的主体部200的第二侧相邻，第二个P型晶体管130的主体部200朝向第一个P型晶体管120的凸出部202的一侧具有凹陷部105，第一个P型晶体管120的主体部200朝向第二个P型晶体管130的凸出部202的一侧也具有凹陷部105，第一个P型晶体管120的第一掺杂区102指向第二掺杂区101的方向与第二个P型晶体管130的第一掺杂区102指向第二掺杂区101的方向不同。如此，第一个P型晶体管120的凹陷部105可以设置在距离第一个P型晶体管120的第二掺杂区101较远的位置，第二个P型晶体管130的凹陷部105也可以设置在距离第二个P型晶体管130的第二掺杂区101较远的位置，对于同一个P型晶体管，有利于避免第二掺杂区101接收的高电压使与凹陷部105相邻接的隔离结构俘获较多的缺陷电子，即有利于降低HEIP效应对P型晶体管100的性能造成的影响。
在一些实施例中，参考图13，对于一个P型晶体管，沿第一方向X上，凹陷部105的尺寸L8与主体部200的最大尺寸L3的比值为0.05～0.15。例如，可以为：0.08、0.1、0.12或者0.13。凹陷部105的尺寸与主体部200的最大尺寸的比值过大，则凹陷部105自主体部200的第二侧向主体部200内延伸的尺寸越大，可能导致凹陷部105对作为有效沟道区的主体部200的导通性能造成影响，而凹陷部105的尺寸与主体部200的最大尺寸的比值过小，则会导致凹陷部105在第一方向X上的尺寸不足以为相邻的另一个P型晶体管的凸出部提供延伸空间，使得相邻的两P型晶体管之间的间距过小，无法满足设计规则的要求。因此，将凹陷部105的尺寸与主体部200的最大尺寸的比值设置在0.05～0.15的范围内，即有利于保证凹陷部105对主体部200造成较小的影响，还有利于保证相邻的两个P型晶体管在满足设计规则的条件下，在第一方向X上具有较小的间隔距离。
在一些实施例中，参考图9和图11，沿第一方向X排布的多个P型晶体管中，部分沿第一方向X相邻的两个P型晶体管中，一个P型晶体管的侧边部201与另一个P型晶体管的侧边部201相邻。如此，相邻的两个P型晶体管100中，两个P型晶体管相邻的一侧均不具有凸出部202，那么，两个P型晶体管相邻一侧也可以均无相对应的凹陷部105。
需要说明的是，沿第一方向X排布的P型晶体管的数量可以为2个、3个或者4个。
在一些实施例中，参考图11，沿第一方向X排布的P型晶体管100的数量为4个，位于中间的相邻的两个P型晶体管相邻的一侧均具有凹陷部105，位于两侧的两个P型晶体管具有凸出部202的一侧未设置其他的P型晶体管，且与位于边缘的P型晶体管100相邻的另一个P型晶体管100的凸出部202朝向另一侧，并未朝向位于边缘的P型晶体管，因此，位于两侧的两个P型晶体管不具有凹陷部105。
在一些实施例中，参考图9和图11，沿第一方向X排布的多个P型晶体管中，部分沿第一方向X相邻的两个P型晶体管中，一个P型晶体管的侧边部201与另一个P型晶体管的侧边部201相邻，沿第二方向Y上，一个P型晶体管的沟道区103与另一个P型晶体管100的沟道区对齐。如此，避免了两个P型晶体管在第二方向Y上相互错开，有利于保证半导体结构在第二方向Y上具有较小的尺寸。
在一些实施例中，参考14，沿第一方向X排布的多个P型晶体管100组成晶体管组300，半导体结构包括沿第二方向Y排布的多个晶体管组300，相邻的两个晶体管组300轴对称设置，沿第二方向Y上，部分相邻的两个P型晶体管具有共用的第一掺杂区301。轴对称设置的两个晶体管组300有利于提升半导体结构的对称性，相较于相互分立的第一掺杂区102，共用的第一掺杂区301有利于降低半导体结构的尺寸。
上述实施例提供的半导体结构中，P型晶体管用于作为存储器的字线驱动电路中的上拉P型晶体管，主体部200为有效沟道区，侧边部201以及凸出部202使隔离结构中的缺陷电子远离作为有效沟道区的主体部200，如此，即可在不改变隔离结构的情况下，降低HEIP效应对器件的影响，即有利于降低HEIP效应对P型晶体管的影响，提升半导体结构的电学性能。此外，沿第一方向X上排布的多个P型晶体管中，任意相邻的两个P型晶体管在第一方向X上的间距处处相等，如此，在满足设计规则的前提下，实现了多个P型晶体管之间的紧密排布。
相应的，本公开实施例另一方面还提供一种存储器，该存储器包括上述实施例提供的半导体结构。需要说明的是，与前述实施例相同或者相应的部分，可参考前述实施例的详细说明，以下将不做赘述。
存储器包括：上述实施例任一项所述的半导体结构，半导体结构中的多个P型晶体管用于构成存储器的字线驱动电路。存储器可以为DRAM存储器，DRAM存储器通过使用字线和位线向/从存储器单元中写入/读取数据，并基于施加到字线的电压来操作。字线驱动电路用于向存储单元阵列中的字线施加电压，字线驱动电路可以响应于存储设备接收到的对应于字线的行地址而选择性地激活对应的字线，与被激活字线连接的每个存储单元可以将数据输出或输入。
由于半导体结构中的P型晶体管的结构有利于具有缓解HEIP效应对P型晶体管性能的影响，因此，存储器的字线驱动电路受到HEIP效应影响较小，在对存储器进行老化测试的过程中，存储器的字线驱动电路中的P型晶体管的源端即使接收到较大的测试电压，字线驱动电路中的P型晶体管受到的HEIP效应也较小，使得字线驱动电路具有较优的电学可靠性，有利于提升存储器的性能以及良率。
本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。任何本领域技术人员，在不脱离本公开的精神和范围内，均可作各种变动与修改，因此本公开的保护范围应当以权利要求限定的范围为准。
Claims (11)
1.一种半导体结构，其特征在于，包括：
沿第一方向排布的多个P型晶体管，每个所述P型晶体管包括沿第二方向间隔排布的第一掺杂区以及第二掺杂区；
每个所述P型晶体管还包括沟道区，所述沟道区包括主体部、侧边部以及凸出部，所述侧边部和所述凸出部均与所述主体部相邻接，所述主体部位于所述第一掺杂区与所述第二掺杂区之间，所述主体部具有沿所述第一方向排布的第一侧以及第二侧，所述侧边部至少位于所述主体部的第一侧，所述凸出部位于邻近所述第二掺杂区的部分所述主体部的第二侧；
所述第二掺杂区具有沿所述第一方向排布的相对的第一侧以及第二侧，所述第二掺杂区的第一侧与所述主体部的第一侧相连接，所述侧边部还位于所述第二掺杂区的第一侧，且与所述第二掺杂区相邻接，所述凸出部还位于邻近所述主体部的部分所述第二掺杂区的第二侧且与部分所述第二掺杂区相邻接；
沿所述第一方向排布的多个所述P型晶体管中，沿所述第一方向上，任意相邻的两个所述P型晶体管之间的间距处处相等，且均为预设间距。
2.根据权利要求1所述的半导体结构，其特征在于，所述凸出部包括沿所述第二方向排布的第一部分和第二部分，所述第一部分与部分所述主体部相邻接，所述第二部分与部分所述第二掺杂区相邻接，沿所述第二方向上，所述第一部分的尺寸与所述主体部的尺寸的比值为0.05~0.2，所述第二部分的尺寸与所述第二掺杂区的尺寸的比值为0.1~0.5。
3.根据权利要求1所述的半导体结构，其特征在于，至少部分沿所述第一方向排布的相邻的两个所述P型晶体管中，第一个所述P型晶体管的邻近所述第一掺杂区的部分所述沟道区与第二个所述P型晶体管的所述凸出部正对，第一个所述P型晶体管的所述沟道区朝向第二个所述P型晶体管的所述凸出部的一侧具有凹陷部，且第一个所述P型晶体管的所述凹陷部与第二个所述P型晶体管的所述凸出部正对。
4.根据权利要求3所述的半导体结构，其特征在于，第一个所述P型晶体管的所述侧边部与第二个所述P型晶体管的所述凸出部相邻。
5.根据权利要求3所述的半导体结构，其特征在于，第一个所述P型晶体管的所述主体部的第二侧与第二个所述P型晶体管的所述主体部的第二侧相邻，沿所述第一方向上，第一个所述P型晶体管的所述凸出部与第二个所述P型晶体管的主体部正对，第一个所述P型晶体管的所述主体部与第二个所述P型晶体管的所述凸出部正对，沿所述第二方向上，第一个所述P型晶体管的所述凸出部与第二个所述P型晶体管的所述凸出部相互错开；
第二个所述P型晶体管的所述主体部朝向第一个所述P型晶体管的所述凸出部的一侧具有凹陷部，且第二个所述P型晶体管的所述凹陷部与第一个所述P型晶体管的所述凸出部正对。
6.根据权利要求5所述的半导体结构，其特征在于，沿所述第一方向上，所述凹陷部的尺寸与所述主体部的最大尺寸的比值为0.05~0.15。
7.根据权利要求4或5所述的半导体结构，其特征在于，第一个所述P型晶体管的所述第一掺杂区指向所述第二掺杂区的方向与第二个所述P型晶体管的所述第一掺杂区指向所述第二掺杂区的方向不同。
8.根据权利要求1至5任一项所述的半导体结构，其特征在于，部分沿所述第一方向排布的相邻的两个所述P型晶体管中，一个所述P型晶体管的所述侧边部与另一个所述P型晶体管的所述侧边部相邻。
9.根据权利要求8所述的半导体结构，其特征在于，沿所述第二方向上，一个所述P型晶体管的所述沟道区与另一个所述P型晶体管的所述沟道区对齐。
10.根据权利要求1至5任一项所述的半导体结构，其特征在于，沿所述第一方向排布的多个P型晶体管组成晶体管组，所述半导体结构包括沿所述第二方向排布的多个晶体管组，相邻的两个所述晶体管组轴对称设置，沿所述第二方向上，部分相邻的两个所述P型晶体管具有共用的第一掺杂区。
11.一种存储器，其特征在于，包括：权利要求1至10中任一项所述的半导体结构，所述半导体结构中的多个P型晶体管用于构成所述存储器的字线驱动电路。
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Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20070078567A (ko) * | 2006-01-27 | 2007-08-01 | 주식회사 하이닉스반도체 | 반도체 소자의 형성 방법 |
| JP2010199161A (ja) * | 2009-02-23 | 2010-09-09 | Renesas Electronics Corp | 半導体集積回路装置及びその製造方法 |
| CN207217541U (zh) * | 2016-06-21 | 2018-04-10 | 半导体元件工业有限责任公司 | Mos晶体管 |
| US10096723B1 (en) * | 2017-05-10 | 2018-10-09 | Nuvoton Technology Corporation | Semiconductor device |
| US10103053B1 (en) * | 2017-07-14 | 2018-10-16 | Micron Technology, Inc. | Methods of forming integrated circuitry |
| CN109935258A (zh) * | 2017-12-18 | 2019-06-25 | 三星电子株式会社 | 子字线驱动器和相关的半导体存储器设备 |
| CN109994473A (zh) * | 2018-01-03 | 2019-07-09 | 三星电子株式会社 | 半导体器件及其制造方法 |
| CN110890421A (zh) * | 2018-09-10 | 2020-03-17 | 长鑫存储技术有限公司 | 半导体器件 |
| CN114512486A (zh) * | 2020-11-16 | 2022-05-17 | 三星电子株式会社 | 晶体管单元、晶体管电路、子字线驱动器和半导体装置 |
| CN115084273A (zh) * | 2022-08-22 | 2022-09-20 | 睿力集成电路有限公司 | 一种半导体结构及存储器 |
| CN115410617A (zh) * | 2022-09-19 | 2022-11-29 | 长鑫存储技术有限公司 | 字线驱动器以及存储装置 |
| WO2023284098A1 (zh) * | 2021-07-16 | 2023-01-19 | 长鑫存储技术有限公司 | 半导体结构及其制作方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2459667A (en) * | 2008-04-29 | 2009-11-04 | Sharp Kk | Thin film transistor and active matrix display |
| JP5341639B2 (ja) * | 2009-06-26 | 2013-11-13 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の製造方法 |
| KR101865840B1 (ko) * | 2011-08-10 | 2018-06-08 | 삼성전자주식회사 | 반도체 소자 |
| KR20180066708A (ko) * | 2016-12-09 | 2018-06-19 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| US10468409B2 (en) * | 2018-03-14 | 2019-11-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | FinFET device with oxidation-resist STI liner structure |
| US11424339B2 (en) * | 2020-10-27 | 2022-08-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrated chip and method of forming thereof |
| KR20230060101A (ko) * | 2021-10-27 | 2023-05-04 | 삼성전자주식회사 | 반도체 메모리 장치의 서브 워드라인 드라이버 회로 및 반도체 메모리 장치 |
-
2023
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Patent Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20070078567A (ko) * | 2006-01-27 | 2007-08-01 | 주식회사 하이닉스반도체 | 반도체 소자의 형성 방법 |
| JP2010199161A (ja) * | 2009-02-23 | 2010-09-09 | Renesas Electronics Corp | 半導体集積回路装置及びその製造方法 |
| CN207217541U (zh) * | 2016-06-21 | 2018-04-10 | 半导体元件工业有限责任公司 | Mos晶体管 |
| US10096723B1 (en) * | 2017-05-10 | 2018-10-09 | Nuvoton Technology Corporation | Semiconductor device |
| US10103053B1 (en) * | 2017-07-14 | 2018-10-16 | Micron Technology, Inc. | Methods of forming integrated circuitry |
| CN109935258A (zh) * | 2017-12-18 | 2019-06-25 | 三星电子株式会社 | 子字线驱动器和相关的半导体存储器设备 |
| CN109994473A (zh) * | 2018-01-03 | 2019-07-09 | 三星电子株式会社 | 半导体器件及其制造方法 |
| CN110890421A (zh) * | 2018-09-10 | 2020-03-17 | 长鑫存储技术有限公司 | 半导体器件 |
| CN114512486A (zh) * | 2020-11-16 | 2022-05-17 | 三星电子株式会社 | 晶体管单元、晶体管电路、子字线驱动器和半导体装置 |
| WO2023284098A1 (zh) * | 2021-07-16 | 2023-01-19 | 长鑫存储技术有限公司 | 半导体结构及其制作方法 |
| CN115084273A (zh) * | 2022-08-22 | 2022-09-20 | 睿力集成电路有限公司 | 一种半导体结构及存储器 |
| CN115410617A (zh) * | 2022-09-19 | 2022-11-29 | 长鑫存储技术有限公司 | 字线驱动器以及存储装置 |
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