CN109994473A - 半导体器件及其制造方法 - Google Patents

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Abstract

提供了一种半导体器件及其制造方法。所述半导体器件包括衬底、字线、掺杂结、位线结构和埋式接触。所述衬底具有多个有源区。所述字线延伸跨越所述多个有源区。所述掺杂结具有杂质并且被布置在所述多个有源区，并且包括多个第一结和多个第二结，每个第一结被布置在所述多个有源区中的一个有源区的中心部，每个第二结被布置在所述多个有源区中的另一个有源区的端部，每个第二结中包括埋式半导体层。所述位线结构与所述多个第一结中的相应的第一结接触。所述埋式接触被布置成矩阵形状，每个埋式接触与所述多个第二结中的相应的一个第二结以及所包括的埋式半导体层接触，同时与用于存储数据的电荷存储器接触。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求于2018年1月3日在韩国知识产权局提交的韩国专利申请No.10-2018-0000893的优先权，通过引用将该韩国专利申请的公开内容整体并入本文。
技术领域
根据本公开的设备、器件和制品涉及半导体器件及其制造方法，更具体地，涉及具有电容器的动态随机存取存储器(DRAM)器件及其制造方法。
背景技术
随着半导体器件的尺寸越来越小，已经减小了半导体器件中布线之间的接触区域。因此，用于在位线之间形成埋式接触的接触工艺变得复杂且难以在DRAM器件中实现。
特别地，在6F2BCAT(buried channel array transistor，埋式沟道阵列晶体管)存储器件中，显著减小了直接接触(DC)与埋式接触(BC)之间的间距，并且由DC与BC之间的小间距引起各种问题。例如，在BCAT存储器件中，由DC与BC之间的小间距引起接触孔未对准、接触孔未打开故障(即，接触孔未充分打开的故障)、BC中的空隙缺陷和高接触电阻。
发明内容
一个方面提供一种半导体器件，在该半导体器件中扩大了位线之间的接触孔，并且在有源区中设置了埋式半导体层，从而减小埋式接触的接触电阻。
另一方面提供一种制造上述半导体器件的方法。
根据一个或更多个示例性实施例的一个方面，提供了一种半导体器件，其包括：衬底，所述衬底具有由器件隔离层限定的多个有源区；多条字线，所述多条字线在第一方向上延伸跨越所述多个有源区，并且以相同的间隔在第二方向上布置，所述第二方向垂直于所述第一方向；掺杂结，所述掺杂结具有杂质并布置在所述多个有源区，所述掺杂结包括多个第一结和多个第二结，所述多个第一结中的每一个第一结布置在所述多个有源区中的一个有源区的中心部，所述多个第二结中的每一个第二结布置在所述多个有源区中的另一个有源区的端部，在所述多个第二结中的每一个第二结中包括埋式半导体层；多个位线结构，所述多个位线结构沿所述第二方向延伸并以相同的间隔在所述第一方向上布置，使得所述多个位线结构中的每一个位线结构沿所述第二方向与所述多个第一结中的相应的第一结接触；以及多个埋式接触，所述多个埋式接触在所述第一方向和所述第二方向上布置成矩阵形状，使得所述多个埋式接触中的每一个埋式接触在相邻的位线结构之间与所述多个第二结中的相应的一个第二结以及包括在所述多个第二结中的该相应的一个第二结中的所述埋式半导体层接触，同时与用于存储数据的电荷存储器接触。
根据一个或更多个示例性实施例的另一方面，提供了一种半导体器件，其包括：衬底，所述衬底具有由器件隔离层限定的多个有源区，每个有源区具有凹陷的第一结以及与所述凹陷的第一结间隔开并具有埋式半导体层的第二结；多个位线结构，每个位线结构在一个方向上延伸并在所述方向上与多个凹陷的第一结接触；以及多个埋式接触，每个埋式接触在相邻的位线结构之间与所述第二结和所述埋式半导体层接触，同时与用于存储数据的电荷存储器接触。
根据一个或更多个示例性实施例的另一方面，提供了一种半导体器件，其包括：衬底，所述衬底具有由器件隔离层限定的多个有源区；多条字线，所述多条字线在第一方向上延伸跨越所述多个有源区，并且以相同的间隔在第二方向上布置，所述第二方向垂直于所述第一方向；多个第一结，所述多个第一结具有杂质并布置在所述多个有源区的相应的第一部；多个第二结，所述多个第二结具有杂质并布置在所述多个有源区的相应的第二部，每个第二结中形成有埋式半导体层，所述埋式半导体层在垂直于所述第一方向和所述第二方向两者的第三方向上延伸；多个位线结构，所述多个位线结构在所述第二方向上延伸并以相同的间隔在所述第一方向上布置，所述多个位线结构中的每一个位线结构在所述第二方向上与所述多个第一结中的相应的第一结接触；以及多个埋式接触，所述多个埋式接触在所述第一方向和所述第二方向上布置成矩阵形状，所述多个埋式接触中的每一个埋式接触与所述多个第二结中的相应的一个第二结以及包括在所述多个第二结中的该相应的一个第二结中的所述埋式半导体层接触，同时与用于存储数据的电荷存储器接触。
附图说明
通过参照附图详细描述上述和其他方面的示例性实施例，上述和其他方面将变得更加明显，在附图中：
图1是示出根据示例性实施例的半导体器件的平面图；
图2A是沿着图1的线I-I’截取的半导体器件的截面图；
图2B是沿着图1的线II-II’截取的半导体器件的截面图；以及
图3A至图16B是示出用于制造图1至图2B所示半导体器件的方法的处理步骤的截面图。
具体实施方式
现在将参考在附图中示出的示例性实施例，在附图中同样的附图标记始终指代同样的组件。
根据示例性实施例，可以以这样的配置减小绝缘图案，使得内部间隔物的侧表面可以与绝缘图案的侧表面基本共面，并且内部间隔物的侧表面和绝缘图案的侧表面可以被外部间隔物覆盖。接触孔可以由外部间隔物和栅栏图案限定。因此，接触孔可以由于绝缘图案减小而扩大，从而可以减少埋式接触中的空隙或缝隙缺陷。
此外，埋式半导体层可以设置在第二结的一些部分中，并且可以与埋式接触一起构成存储器接触结构。因此，第二结与存储器接触结构之间的接触区域可以因埋式半导体层的边界面而被扩大，从而减小存储器接触结构的接触电阻。
此外，可以通过对第二结的单晶硅的选择性蚀刻工艺来形成埋式半导体层，这样可以在不对第二结附近的器件隔离层造成任何损坏的情况下形成埋式半导体层。因此，尽管有埋式半导体层，也可以充分防止诸如GIDL的电流泄漏。也就是说，可以减小第二结与存储器接触结构的接触电阻而没有电流泄漏，从而显著改善半导体器件的电特性。
更进一步，由于可以通过对牺牲图案的自对准蚀刻工艺以及对外部间隔物的底部的各向异性蚀刻工艺而暴露第二结，因此可以在半导体器件的制造工艺中充分防止接触孔的未打开缺陷。
下面描述各种示例性实施例。
图1是示出根据示例性实施例的半导体器件的平面图。图2A是沿着图1的线I-I’截取的半导体器件的截面图，以及图2B是沿着图1的线II-II’截取的半导体器件的截面图。
参照图1、图2A和图2B，半导体器件1000可以包括：具有由器件隔离层限定的多个有源区的衬底100；在第一方向I上延伸跨越有源区并且以相同的间隔在与第一方向I垂直的第二方向II上布置的多条字线200；具有杂质的掺杂结300，布置在有源区，使得第一结可以布置在有源区的中心部并且一对第二结可以布置在有源区的两个端部；多个位线结构400，在第二方向II上延伸并且以相同的间隔在第一方向I上布置，使得位线在第二方向上与多个第一结接触；以及多个埋式接触500，在第一方向I和第二方向II上布置成矩阵形状，使得埋式接触500可以与相邻位线之间的第二结接触。
例如，衬底100可以包括具有单元区域和外围区域的半导体衬底，该单元区域中可以布置用于存储数据的多个存储单元，该外围区域中可以布置用于驱动存储单元的多个外围器件。特别地，单元晶体管的栅极结构在单元区域中埋在衬底100中，外围晶体管的栅极结构可以在外围区域中布置在衬底100上，这样在单元区域中设置多个埋式单元阵列晶体管，在外围区域中设置多个平面型晶体管。
衬底100可以包括有源区102和限定有源区102的场区104，在有源区102上可以布置导电结构(例如，晶体管的栅极结构)。可以在场区104中布置器件隔离层110，使得相邻有源区102上的导电结构可以彼此隔离。
衬底100可以包括硅衬底、锗(Ge)衬底、绝缘体上硅(SOI)衬底和绝缘体上锗(GOI)衬底。器件隔离层可以包括氧化硅、氮化硅和氮氧化硅中的任何一种。
有源区102可以相对于第一方向I和/或第二方向II以恒定的角度倾斜，并且可以以相同的间隔重复布置，这样可以在衬底100上布置多个有源区102。因此，衬底100的单元密度可以因为有源区102的倾斜配置而增大。
在本示例性实施例中，一对栅极线220可以在第一方向I上延伸跨越单个有源区102作为字线WL，单个位线结构400可以在第二方向II上延伸跨越该有源区102的中心部。因此，一对字线WL和单条位线BL可以在衬底100的单元区域中跨越单个有源区，并且一对单元可以位于单个有源区102上。
可以在有源区102设置位于衬底100的表面下方的一对埋式栅极结构和高于该栅极结构的顶表面的掺杂结300，从而在该有源区中设置一对埋式沟道晶体管。
可以沿着第一方向I设置栅极沟槽(未示出)，使得栅极沟槽可以交替地跨越有源区102和器件隔离层110。埋式栅极BG可以设置在栅极沟槽的有源区上，并且栅极沟槽中的多个埋式栅极BG可以构成沿第一方向I延伸的栅极线220。埋式栅极BG可以用作半导体器件1000的栅电极，栅极线220可以用作半导体器件的字线WL。
例如，埋式栅极BG可以包括：覆盖栅极沟槽的底表面和侧表面的栅极绝缘层；在栅极绝缘层上填充栅极沟槽的下部的栅极导电层；以及在栅极导电层上填充栅极沟槽的上部的栅极覆盖图案。
覆盖栅极沟槽的底表面和侧表面的栅极绝缘层可以沿第一方向I延伸，并且可以被设置为栅极绝缘线210。填充栅极沟槽的下部的栅极导电层也可以沿第一方向I延伸，并且可以被设置为栅极线220。填充栅极沟槽的上部的栅极覆盖图案也可以沿第一方向I延伸，并且可以被设置为栅极覆盖线230。
栅极导电层可以包括掺杂半导体、导电金属氮化物和导电金属中的任何一种。栅极绝缘层可以包括氧化物、氮化物、氮氧化物和高介电材料(高K材料)中的任何一种。因为栅极绝缘层可以覆盖栅极沟槽的底表面和相对的侧表面，所以栅极绝缘层在栅极沟槽中成形为大写字母“U”。
栅极覆盖图案可以被配置为填充栅极沟槽的上部，使得栅极沟槽可以被栅极绝缘层、栅极导电层和栅极覆盖图案填充。也就是说，栅极导电层可以被埋在栅极覆盖图案下方，这样字线WL可以在被埋在衬底100中的情况下沿第一方向I延伸。
有源区102可以被埋式栅极BG分成有源片段，杂质可以被掺入这些有源片段，从而在有源区102上设置围绕埋式栅极BG的掺杂结300。因为彼此隔开的一对栅极线220可以跨越单个有源区102，所以掺杂结300可以布置在有源区102的中心部和两个端部。特别地，在中心部的掺杂结300可以向下凹陷并且可以被设置为第一结310，而在两个端部的掺杂结300可以与器件隔离层110的顶表面共面并且可以被设置为第二结320。
在本示例性实施例中，可以将杂质注入在埋式栅极BG周围的有源区102，并且第一结310和第二结320可以分别用作半导体器件1000的漏电极(D)和源电极(S)。例如，杂质可以包括III族或V族材料，例如磷(P)或硼(B)。特别地，掺杂结300的底表面可以低于栅极绝缘层的顶表面。
第一结310可以低于器件隔离层110的顶表面，使得可以在第一结310上方设置第一凹部R1，该第一凹部R1可以由第一结310、器件隔离层110和栅极覆盖线230限定。位线接触410可以按这样的配置位于第一凹部R1中，使得位线结构400可以经由位线接触410连接到第一结310，如下文详细描述的那样。
第二结320可以与器件隔离层110具有相同的上表面，因此第二结320的上表面可以高于第一结310。特别地，埋式半导体层322可以沿着位线结构400布置在第二结320的一部分上。
如下文详细描述的那样，暴露第二结320的开口可以形成在位线结构400之间，并且该开口可以用埋式半导体层322填充。因此，埋式半导体层322可以布置在第二结320上。在本示例性实施例中，埋式半导体层322可以被埋入第二结中，并且第二结320的一些部分可以用埋式半导体层322替换，使得埋式半导体层322的上表面322a可以与器件隔离层110的上表面位于相同水平。另外，埋式半导体层322的下表面322b可以不低于第一结310的上表面。
第二结320可以电连接到电荷存储器700，使得半导体器件1000可以用作存储电数据的存储器件。第二结320可以经由埋式半导体层322和埋式接触500连接到电荷存储器700，可以在下文中对此进行详细描述。因此，埋式半导体层322和埋式接触500可以用作动态随机存取存储器(DRAM)器件的存储器接触结构SC。
另外，第二结320可以通过相邻位线结构400之间的相对大尺寸的开口暴露，这是因为该开口可以在外部间隔物可以形成在位线结构400上之前形成。因此，在制造工艺中可以防止第二结320的未打开(NOP)缺陷。
在形成可以暴露第二结320的开口之后，可以对第二结320进行选择性蚀刻工艺，使得仅第二结320的硅(Si)可以从衬底100被部分去除，而不去除第二结320周围的器件隔离层110，从而在第二结320形成第二凹部R2。然后，埋式半导体层322可以填充第二凹部R2，使得第二结320可以沿着第二凹部R2的表面与埋式半导体层322接触。
由于埋式半导体层322可以与埋式接触500一起用作存储器接触结构SC，所以存储器接触结构SC与第二结320之间的接触区域可以从第二结320与埋式接触500之间的接触区域扩大到埋式半导体层322与第二结320之间的接触区域，从而充分减小存储器接触结构SC的接触电阻。
在本示例性实施例中，第一结310可以用作公共漏电极，第二结320可以用作源电极。然而，在其他示例性实施例中，第一结310可以用作公共源电极，第二结320可以用作漏电极。
因此，衬底100的顶表面下方的埋式栅极BG和高于埋式栅极BG的顶表面的掺杂结300可以在衬底100上构成埋式沟道阵列晶体管(BCAT)。
位线结构400可以在第二方向II上延伸，并且可以与可以在第二方向II上布置成串的第一结310接触。另外，多个位线结构400可以以相同的间隔沿第一方向I布置。在这种情况下，第二结320可以位于在第一方向I上彼此相邻的位线结构400之间。
例如，位线结构400可以包括：从第一结310向上延伸的位线接触410；在于第二方向II上彼此相邻的位线接触410之间沿第二方向II延伸的缓冲线420；在第二方向II上与位线接触410和缓冲线420同时接触的导电位线430；在位线430上布置成在第二方向II上延伸的线形的位线覆盖图案440；以及覆盖位线接触410、缓冲线420、位线430和位线覆盖图案440的侧表面并在第二方向II上延伸的位线间隔物450。
位线接触410可以包括从第一结310延伸并与位线430接触的直接接触(DC)412和包围直接接触412的接触间隔物414。
例如，DC 412可以包括诸如多晶硅的导电材料，并且接触间隔物414可以包括诸如氮化硅的绝缘材料。
特别地，接触间隔物414可以填充第一凹部R1，使得DC 412可以被接触间隔物414包围。也就是说，DC 412的下部可以被接触间隔物414包围。
例如，接触间隔物414可以包括下部间隔物414b和上部间隔物414a，下部间隔物414b可以填充第一凹部R1并包围DC 412的下部，上部间隔物414a可以从下部间隔物414b突出并且上部间隔物414a的厚度小于下部间隔物414b的厚度。因此，上部间隔物414a可以高于衬底100，并且可以被一体地设置，使得DC 412的中间部分可以被上部间隔物414a包围。
缓冲线420可以包括在衬底100上的绝缘图案422和布置在绝缘图案422上并与位线430接触的缓冲图案424。
绝缘图案422可以被构造成单层结构或多层结构。在本示例性实施例中，绝缘图案422可以包括在衬底100上的基础氧化物图案422a和位于基础氧化物图案422a上的蚀刻停止图案422b。基础氧化物图案422a可以包括氧化硅，蚀刻停止图案422b可以包括氮化硅。
绝缘图案422可以保护衬底100免受用于形成位线覆盖图案440、位线430、直接接触412和缓冲图案424的各种蚀刻工艺的影响。特别地，当缓冲图案424可能不足以保护衬底100免受用于形成位线430的蚀刻工艺的影响时，绝缘图案422可以用作用于保护衬底100的补充缓冲图案。
缓冲图案424可以防止绝缘图案422在用于形成位线430和DC 412的蚀刻工艺中被过度蚀刻，从而保护半导体器件1000的衬底100和BCAT。因此，缓冲图案424可以相对于位线430具有适当的蚀刻选择性，并且可以具有合适的厚度以防止对绝缘图案422的过度蚀刻。
因为DC 412可以包括多晶硅，并且位线430可以包括导电金属，所以缓冲图案424可以包括在用于形成位线430和DC 412的蚀刻工艺中相对于该多晶硅和导电金属具有较低的蚀刻速率的材料。在本示例性实施例中，缓冲图案424可以包括包含多晶硅的单层图案或其中可以堆叠有氧化物图案、氮化物图案和多晶硅图案的多层图案。
导电位线430可以与缓冲图案424和DC 412接触，并且可以成形为与缓冲图案424和直接接触412具有相同宽度的线。
例如，位线430可以包括与缓冲图案424和DC 412接触的阻挡图案432和位于阻挡图案432上的金属图案434。阻挡图案432可以包括氮化钛(TiN)、氮化钽(TaN)和氮化钨(WN)中的任何一种，金属图案434可以包括钛(Ti)、钽(Ta)和钨(W)中的任何一种。
位线覆盖图案440可以覆盖金属图案434并保护金属图案434免受周围环境的影响，并且可以在用于形成位线430、缓冲图案424和DC 412的蚀刻工艺中用作蚀刻掩模。例如，位线覆盖图案440可以包括氮化硅。
缓冲线420、位线430和位线覆盖图案440可以在衬底100上顺序地堆叠成在第二方向II上延伸的线结构LS。线结构LS可以经由位线接触410连接到第一结310。
在本示例性实施例中，位线间隔物450可以包括衬垫间隔物452、内部间隔物454和外部间隔物456。
衬垫间隔物452可以覆盖DC 412的侧表面、位线430的侧表面和缓冲图案424的侧表面，并且可以覆盖绝缘图案422的上表面。
衬垫间隔物452可以由用于在第一凹部R1中形成接触间隔物414的蚀刻停止层(未示出)形成为沿第二方向II延伸的线。
因此，可以根据接触间隔物414的工艺条件和配置，选择性地给位线间隔物450设置衬垫间隔物452。也就是说，当在用于形成接触间隔物414的蚀刻工艺中可以不需要蚀刻停止层时，可以不给位线间隔物450设置衬垫间隔物。
由于绝缘图案422可以在用于形成位线结构400的蚀刻工艺中用作保护衬底100和BCAT的保护图案，所以绝缘图案422的宽度可以大于可以堆叠在绝缘图案422上的缓冲图案424、位线430和位线覆盖图案440的宽度。因此，衬垫间隔物452可以覆盖绝缘图案422的上表面以及缓冲图案424的侧表面、位线430的侧表面和位线覆盖图案440的侧表面。
在本示例性实施例中，接触间隔物414可以包括氮化物，并且衬垫间隔物452可以包括氧化物。
内部间隔物454可以覆盖衬垫间隔物452的侧表面，并且可以与绝缘图案422具有相同的侧表面。内部间隔物454可以仅覆盖衬垫间隔物452的侧表面，并且绝缘图案422的侧表面可以不被内部间隔物454覆盖。
因此，绝缘图案422的宽度w1可以是缓冲图案424的宽度w0(或位线430或位线覆盖图案440的宽度)与一对内部间隔物454的宽度和一对衬垫间隔物452的宽度的总和，如以下等式(1)中所表示的那样：
w1＝w0+2(w2+w3)……(1)，
其中w2表示衬垫间隔物452的宽度，w3表示内部间隔物454的宽度。
特别地，由于在第一结310，位线430可以由位线接触410支撑而不是由缓冲线420支撑，所以内部间隔物454的宽度w3可以按这样的配置与上部间隔物414a的宽度基本相同，使得上部间隔物414a的侧表面可以与内部间隔物454的侧表面共面。
因此，可以从衬底100突出的DC 412的上部可以被衬垫间隔物452、内部间隔物454和上部间隔物414a包围。相比之下，可以在衬底100的顶表面下方位于第一凹部R1中的DC412的下部可以被下部间隔物414b和衬垫间隔物452包围。
在这种情况下，下部间隔物414b的形状和配置可以根据第一凹部R1的形状而变化。在本示例性实施例中，由于第一凹部R1可以成形为倒梯形，所以下部间隔物414b可以成形为倒三角形。
因此，内部间隔物454可以与上部间隔物414a和绝缘图案422具有相同的侧表面，这样第二结320可以通过可以由内部间隔物454和绝缘图案422限定的沟槽T暴露。
外部间隔物456可以形成在沟槽T的侧壁上，使得外部间隔物456可以从衬底100向上延伸，这样内部间隔物454、绝缘图案422和上部间隔物414a的侧表面可以被外部间隔物456覆盖。
因此，位线430、DC 412和缓冲图案424的侧表面可以被位线间隔物450覆盖，并且位线430的上表面可以被位线覆盖图案440覆盖，使得位线间隔物450和位线覆盖图案440可以保护位线430、DC 412和缓冲图案424免受周围环境的影响。
特别地，由于下部间隔物414b的宽度可以大于上部间隔物414a的宽度，所以下部间隔物414b的上表面可以与器件隔离层110的上表面位于相同水平。下部间隔物414b的上表面可以根据外部间隔物456的宽度而被外部间隔物456选择性地覆盖。
此外，衬垫间隔物452还可以包括在第一凹部R1中插在器件隔离层110与下部间隔物414b之间的分支间隔物459。
在本示例性实施例中，分支间隔物459可以按这样的配置包围下部间隔物414b，使得分支间隔物459的上表面可以与下部间隔物414b的上表面具有相同水平。因此，分支间隔物459也可以根据外部间隔物456的宽度而被外部间隔物456选择性地覆盖。
因此，外部间隔物456可以覆盖内部间隔物454的侧表面和上部间隔物414a的侧表面，并且可以覆盖在第一结310附近的分支间隔物459和下部间隔物414b的上表面。相比之下，外部间隔物456可以覆盖有源区102和/或第二结320附近的埋式半导体层322的一部分。因此，埋式半导体层322和器件隔离层110可以暴露于由外部间隔物456限定的接触孔CH。
位线接触410、缓冲线420、位线430、位线覆盖图案440和位线间隔物450可以构成位线结构400。
在本示例性实施例中，位线结构400的底表面可以与外围栅极的底表面具有基本相同水平，使得位线结构400可以被设置为栅极位线(GBL)结构。位线信号可以被传送到BCAT的漏电极。
埋式接触(BC)500可以填充接触孔CH，并且电荷存储器700可以经由埋式接触500连接到第二结320。
BC 500可以插在相邻的位线结构400之间，并且可以与第二结320和埋式半导体层322接触。因此，多个埋式接触500可以沿着第一方向I和第二方向II布置成矩阵形状。
埋式半导体层322可以被埋入第二结320的某部分中，使得埋式半导体层322可以与埋式接触500以及器件隔离层110接触。因此，埋式半导体层322可以与埋式接触500一起用作存储器接触结构SC。因此，第二结320与存储器接触结构SC之间的接触区域可以扩大为与第二凹部R2的内表面一样大，从而减小第二结320与存储器接触结构SC之间的接触电阻。因此，半导体器件1000的电特性由于埋式半导体层320而可以得到显著改善。
在有关技术的存储器接触结构中，埋式接触可能仅与第二结的上表面接触，埋式接触与第二结之间的接触区域可能非常小，并且可能由于半导体器件的高集成度而会仍然减小。因此，第二结与埋式接触之间的接触电阻可能会增大，这导致半导体器件的电不稳定性。此外，接触区域的小尺寸减小了用于形成暴露第二结的接触孔的蚀刻工艺的工艺裕度。然而，在本示例性实施例中，可以在形成接触孔之前预先形成埋式半导体层322，然后可以形成埋式接触500，使得埋式接触500可以与埋式半导体层322接触。因此，可以显著增大埋式接触500与第二结320之间的接触区域，从而尽管技术趋势是高集成度和尺寸减小，仍然可以防止半导体器件1000的电不稳定性。
栅栏图案600可以在字线200上填充相邻位线结构400之间的间隙空间，并且可以通过使用栅栏图案600和外部间隔物456作为蚀刻掩模的自对准蚀刻工艺，形成接触孔CH。
栅栏图案600可以包括氧化物、氮化物和氮氧化物中的任何一种，并且接触孔CH可以填充有导电材料，从而在接触孔CH中形成埋式接触500。用于埋式接触500的导电材料的示例可以包括：半导体材料，诸如多晶硅；金属和半导体材料的组合物，诸如硅化钨(WSi)；导电金属氮化物，诸如氮化钛(TiN)、氮化钽(TaN)和氮化钨(WN)；以及导电金属，诸如钛(Ti)、钽(Ta)和钨(W)。
在本示例性实施例中，埋式接触500可以被设置为存储器接触结构SC，该存储器接触结构SC可以连接到BCAT的源电极和在源电极上方的电荷存储器700。
在本示例性实施例中，由于可以通过使用外部间隔物456作为蚀刻掩模的自对准蚀刻工艺形成接触孔CH，所以埋式接触500可以与外部间隔物456接触。
特别地，由于仅通过去除可能覆盖接触孔CH底部的外部间隔物层(未示出)的底部就可以暴露第二结320，所以用于形成接触孔CH的蚀刻工艺的工艺裕度可以充分增大。因此，可以充分防止接触孔CH中的未打开缺陷。
另外，由于内部间隔物454的侧表面和绝缘图案422的侧表面可以彼此共面，并且内部间隔物454的侧表面和绝缘图案422的侧表面可以被外部间隔物456覆盖，所以不管绝缘图案422如何，接触孔CH可以仅由外部间隔物456限定。在有关技术的接触孔中，外部间隔物位于绝缘图案上，因此接触孔尺寸由绝缘图案决定。然而，在本示例性实施例中，绝缘图案422的宽度可以减小以使得内部间隔物454的侧表面可以与绝缘图案422的侧表面基本上共面，因此本发明构思的接触孔CH可以由于绝缘图案422的宽度减小而扩大。由于接触孔CH与有关技术的接触孔相比可以扩大，所以可以减小接触孔CH的高宽比，从而可以充分减少埋式接触500的空隙或缝隙缺陷。此外，由于仅通过改变外部间隔物456的宽度就可以控制接触孔CH的尺寸，因此在用于形成接触孔CH的蚀刻工艺中可以便于控制接触孔CH的高宽比。
可以在位线结构400、埋式接触500和栅栏图案600上形成绝缘夹层(未示出)，并且电荷存储器700可以形成在绝缘夹层上。电荷存储器700可以通过绝缘夹层连接到埋式接触500。
电荷存储器700可以根据半导体器件1000的结构而具有各种结构。
例如，电荷存储器700可以包括电容器，该电容器具有下部电极(未示出)、沿着下部电极的表面轮廓覆盖下部电极的介电层(未示出)和覆盖介电层的上部电极。相比之下，电荷存储器700可以包括可变电阻结构，在该可变电阻结构中，下部电极(未示出)、电阻可变的电阻器(未示出)和上部电极(未示出)可以顺序堆叠在绝缘夹层上。
根据半导体器件1000的示例性实施例，内部间隔物454可以按这样的配置形成，使得内部间隔物454的侧表面可以与绝缘图案422的侧表面共面，并且接触孔CH可以由外部间隔物456限定，该外部间隔物456可以覆盖内部间隔物454的侧表面和绝缘图案422的侧表面。因此，接触孔CH的宽度可以增大与绝缘图案422的宽度减小量一样多，从而可以充分减少埋式接触500中的空隙或缝隙缺陷。
此外，第二结320的一些部分可以被埋式半导体层322代替，并且埋式接触500可以与第二结320和埋式半导体层322接触。当埋式接触500可以与埋式半导体层322具有相同的材料时，埋式半导体层322可以与埋式接触500一起用作存储器接触结构SC。因此，存储器接触结构SC与第二结320之间的接触区域可以由于第二结320与埋式半导体层322之间的接触区域而增大，从而充分减小存储器接触结构SC与第二结320之间的接触电阻。
此外，由于用于形成埋式半导体层322的第二凹部R2可以通过选择性蚀刻工艺而形成，在该选择性蚀刻工艺中可以蚀刻掉第二结320的单晶硅而不蚀刻器件隔离层110，所以存储器接触结构SC可以设置在接触孔CH中而不对第二结320附近的器件隔离层110造成任何损坏。因此，在使诸如栅致漏极泄漏(GIDL)电流的泄漏电流最小化的情况下，第二结320与存储器接触结构SC之间的接触区域可以增大。
更进一步，由于在形成外部间隔物456之前第二结320可以通过可以由内部间隔物454和绝缘图案422限定的位线沟槽T暴露，因此与第二结可以通过有关技术的接触孔而不是通过沟槽暴露的有关技术的情况相比，第二结320可以完全暴露，从而可以充分防止接触孔CH中的未打开缺陷。
图3A至16B是示出用于制造图1至图2B所示的半导体器件的方法的处理步骤的截面图。在图3A至图16B中，标号“A”表示沿图1的线I-I’截取的截面图，标号“B”表示沿图1的线II-II’截取的截面图。
参照图1、图3A和图3B，埋式栅极线220和掺杂结300可以按这样的配置设置在衬底100上，使得埋式栅极线220可以在第一方向I上延伸跨越衬底100中的多个有源区102，掺杂结300可以在埋式栅极线220附近设置在有源区102上。
衬底100可以包括有源区102和限定有源区102的场区104，在有源区102上可以布置诸如晶体管的栅极结构的导电结构。器件隔离层110可以布置在场区104中，使得相邻有源区102上的导电结构可以彼此隔离。
衬底100可以包括硅衬底、锗(Ge)衬底、绝缘体上硅(SOI)衬底和绝缘体上锗(GOI)衬底。器件隔离层110可以包括氧化硅、氮化硅和氮氧化硅中的任何一种。
例如，器件隔离层110可以通过浅沟槽隔离(STI)工艺形成。可以在衬底100上形成硬掩模(未示出)，并且可以使用该硬掩模作为蚀刻掩模对衬底100进行各向异性蚀刻工艺，从而在衬底100上形成器件隔离沟槽。可以用绝缘材料填充器件隔离沟槽，从而在器件隔离沟槽中形成器件隔离层110。例如，用于器件隔离层110的绝缘材料可以包括氧化硅、氮化硅和氮氧化硅中的任何一种。
因此，由器件隔离层110限定的多个有源区102可以形成为衬底100上的隔离岛。在本示例性实施例中，有源区102可以相对于第一方向I和/或第二方向II以恒定的角度倾斜，并且可以以相同的间隔重复布置，这样可以在衬底100上布置多个有源区102。
多个栅极沟槽(未示出)可以沿第一方向I形成在衬底100上，并且可以在第二方向II上以相同的间隔彼此隔开。在本示例性实施例中，一对栅极沟槽可以跨越单个有源区102。器件隔离层110和有源区102可以部分凹陷在栅极沟槽中，使得可以在栅极沟槽中设置凹陷的有源区和凹陷的器件隔离层。
可以在衬底100和栅极沟槽的表面上形成初步单元栅极绝缘层(未示出)，并且可以在初步单元栅极绝缘层上形成厚度足以填充栅极沟槽的初步单元栅极导电层(未示出)。然后，可以使初步单元栅极绝缘层和初步单元栅极导电层平坦化，直到可以暴露衬底100的顶表面，使得初步单元栅极绝缘层和初步单元栅极导电层可以仅保留在栅极沟槽中。然后，可以将初步单元栅极导电层减少到栅极沟槽的下部，从而在栅极沟槽中形成单元栅极绝缘层和单元栅极导电层。
因此，凹陷的有源区102上的单元栅极绝缘层和单元栅极导电层可以分别形成为栅极沟槽中的具有埋式栅极BG的栅极绝缘线210和栅极线220。此后，可以用绝缘材料填充栅极沟槽的上部，从而在第一方向I上形成栅极覆盖线230。
栅极绝缘线210、栅极线220和栅极覆盖线230可以形成为沿第一方向I延伸的字线WL，并且埋式栅极BG可以位于栅极覆盖线230下方。
在于第二方向II上彼此相邻的栅极覆盖线230之间的有源区102可以按这样的配置在第一方向I上暴露于周围环境，使得有源区102和器件隔离层110可以在第一方向I上交替暴露。因此，暴露的有源区102可以被器件隔离层110和栅极覆盖线230隔离成如同矩阵形状的隔离岛。
在本示例性实施例中，由于一对栅极线220可以跨越单个有源区102，所以彼此隔开的一对埋式栅极BG可以布置在单个有源区102上。有源区102的两个端部以及埋式栅极BG之间的有源区102的中心部可以被设置为用于掺杂结300的结区。
可以将杂质注入到有源区102的结区的表面部分上，从而形成掺杂结300。掺杂结300包括可以位于有源区102的中心部的第一结310和可以位于有源区102的两个端部的一对第二结320。
具有埋式栅极BG的栅极线220和掺杂结300可以形成为衬底100上的埋式沟道阵列晶体管(BCAT)。
参照图1、图4A和图4B，绝缘层405、缓冲层406和牺牲层407可以顺序地形成在其上可以形成字线WL的衬底100的整个表面上。
例如，可以通过沉积工艺或旋涂工艺在衬底100的整个表面上形成包含氧化硅的基础氧化物层401，然后可以通过沉积工艺在基础氧化物层401上形成蚀刻停止层402。蚀刻停止层402可以包括氮化硅或氮氧化硅。因此，可以在衬底100上形成具有基础氧化物层401和蚀刻停止层402的绝缘层405。
然后，可以在蚀刻停止层402上形成缓冲层406。缓冲层406可以包括在随后的金属蚀刻工艺中具有适当蚀刻速率的材料。例如，缓冲层406可以包括多晶硅。
此后，可以在缓冲层406上形成牺牲层407。牺牲层407可以在后续蚀刻工艺中保护缓冲层406。在本示例性实施例中，牺牲层407可以包括氧化硅。
参照图1、图5A和图5B，可以从衬底100部分地去除牺牲层407、缓冲层406和绝缘层405，使得可以暴露第一结310，然后也可以从衬底100部分地去除第一结310，直到第一结310的上表面可以降低到低于第二结320的上表面，从而在第一结310上方形成第一凹部R1。
例如，可以在牺牲层407上形成掩模图案(未示出)，使得第一结310上方的牺牲层407可以通过掩模图案暴露。然后，可以通过使用该掩模图案作为蚀刻掩模的蚀刻工艺从衬底100顺序地蚀刻掉牺牲层407、缓冲层406、绝缘层405和第一结310，从而形成初步开口PO以及可以与初步开口PO连通的第一凹部R1。
因此，第一结310可以降低到低于第二结320，并且降低的第一结310可以通过第一凹部R1和初步开口PO暴露。牺牲层407、缓冲层406和绝缘层405可以分别形成为具有初步开口PO的牺牲图案407a、初步缓冲图案406a和初步绝缘图案405a，该初步绝缘图案405a具有初步基础氧化物图案401a和初步蚀刻停止图案402a。可以从衬底100去除第一结310的上部，从而形成降低的第一结310和在第一结310上方的第一凹部R1。初步开口PO可以由初步缓冲图案406a和初步绝缘图案405a限定，并且第一凹部R1可以由器件隔离层110和栅极覆盖线230限定。
然后，可以用导电材料填充第一凹部R1，从而在第一凹部R1中形成初步接触412a。
例如，可以通过诸如化学气相沉积(CVD)工艺之类的沉积工艺，在掩模图案的整个表面上形成厚度足以填充第一凹部R1和初步开口PO的导电接触层(未示出)。然后，可以通过诸如化学机械抛光(CMP)工艺的平坦化工艺使导电接触层平坦化，直到初步缓冲图案406a的上表面可以暴露以及导电接触层可以仅保留在第一凹部R1中，从而在第一凹部R1和初步开口PO中形成初步接触412a。可以在平坦化工艺中从衬底100去除掩模图案和牺牲图案407a。
在本示例性实施例中，初步接触412a可以像缓冲层406那样包括多晶硅。初步接触412a的上表面可以与初步缓冲图案406a的上表面基本共面。
参照图1、图6A和图6B，可以在初步接触412a和初步缓冲图案406a上形成位线导电层430a。
例如，可以通过CVD工艺在初步接触412a和初步缓冲图案406a上形成阻挡层432a。阻挡层432a可以包括导电金属氮化物，例如氮化钛(TiN)、氮化钽(TaN)和氮化钨(WN)。然后，可以通过CVD工艺、物理气相沉积(PVD)工艺或溅射工艺，在阻挡层432a上形成导电金属层434a，在金属层434a上形成覆盖层440a。
导电金属层434a可以包括低电阻金属，例如钌(Ru)、铱(Ir)、钛(Ti)、钽(Ta)和钨(W)，覆盖层440a可以包括氧化物、氮化物、氮氧化物及其组合物中的任何一种。
参照图1、图7A和图7B，覆盖层440a、金属层434a、阻挡层432a、初步缓冲图案406a和初步接触412a可以被顺序地图案化为在第二方向II上延伸的线结构LS，其中，缓冲图案424、导电位线430和位线覆盖图案440可以顺序地堆叠在初步绝缘图案405a上，直接接触412、导电位线430和位线覆盖图案440可以顺序地堆叠在第一凹部R1中的第一结310上。
覆盖层440a、金属层434a、阻挡层432a、初步缓冲图案406a和初步接触412a可以通过图案化工艺分别形成为位线覆盖图案440、金属图案434、阻挡图案432、缓冲图案424和直接接触412。直接接触412可以形成在第一凹部R1中的第一结310上，并且具有阻挡图案432和金属图案434的导电位线430和位线覆盖图案440可以堆叠在直接接触412上，使得线结构LS可以包括顺序堆叠在第一结310上的直接接触412、导电位线430和位线覆盖图案440。相比之下，线结构LS可以包括可以顺序堆叠在初步绝缘图案405a上的缓冲图案424、导电位线430和位线覆盖图案440。
例如，可以在覆盖层440a上形成位线掩模图案(未示出)，并且可以使用位线掩模图案作为蚀刻掩模来进行等离子蚀刻工艺。
因此，多个线结构LS可以成形为沿第二方向II延伸的线，并且可以沿第一方向I以相同的间隔布置。线结构LS可以在初步绝缘图案405a上延伸，并且可以经由直接接触412连接到第一结310。
参照图1、图8A和图8B，可以沿着线结构LS的表面轮廓在衬底100上形成衬垫间隔物层452a，并且可以在第一凹部R1中形成初步接触间隔物404。因此，直接接触412可以被初步接触间隔物404包围。
例如，可以通过沉积工艺沿着线结构LS和第一凹部R1的表面轮廓形成衬垫间隔物层452a，并且可以在衬底100上形成厚度足以填充第一凹部R1的接触间隔物层(未示出)。在本示例性实施例中，衬垫间隔物层452a可以包括氧化物，接触间隔物层可以包括氮化物。
然后，可以使用衬垫间隔物层452a作为蚀刻掩模对接触间隔物层进行各向异性蚀刻工艺，使得接触间隔物层可以仅保留在第一凹部R1中，从而在第一凹部R1中形成初步接触间隔物404。
由初步接触间隔物404、器件隔离层110和栅极覆盖线230包围的衬垫间隔物层452a的一些部分可以被设置为分支间隔物459。
参照图1、图9A和图9B，可以沿着线结构LS的表面轮廓在衬垫间隔物层452a上形成内部间隔物层454a。例如，可以通过化学气相沉积工艺将预定厚度的氮化物沉积在衬垫间隔物层452a上。
因此，由内部间隔物层454a限定的位于相邻线结构LS之间的间隙空间可以形成为位线沟槽T。在这种情况下，初步绝缘图案405a可以被衬垫间隔物层452a和内部间隔物层454a覆盖。
参照图1、图10A和图10B，可以通过各向异性蚀刻工艺部分地去除内部间隔物层454a，使得位于线结构LS的侧表面和顶表面上的内部间隔物层454a可以保留，并且可以去除初步绝缘图案405a上的内部间隔物层454a，从而在线结构LS的侧表面和顶表面上形成内部间隔物454。特别地，还可以通过同一各向异性蚀刻工艺从衬底100部分地去除在内部间隔物层454a下面的初步绝缘图案405a、衬垫间隔物层452a和初步接触间隔物404，使得可以通过位线沟槽T暴露器件隔离层110、第二结320和栅极覆盖线230。可以通过该各向异性蚀刻工艺，将初步绝缘图案405a形成为绝缘图案422，将初步接触间隔物404形成为接触间隔物414。绝缘图案422可以包括基础氧化物图案422a和蚀刻停止图案422b。
由于内部间隔物层454a和初步蚀刻停止图案402a可以具有相同的氮化物，并且初步基础氧化物图案401a可以具有氧化物，所以仅通过改变该各向异性蚀刻工艺的蚀刻条件就可以去除初步绝缘图案405a。因此，可以形成内部间隔物454和绝缘图案422，使得内部间隔物454的侧表面可以与绝缘图案422的侧表面基本共面。
特别地，可以沿着位线沟槽T的整个底表面从衬底100去除初步绝缘图案405a，因此也可以通过位线沟槽T的整个底部完全暴露第二结320。因此，因为第二结320可以通过位线沟槽T而不是通过接触孔暴露，所以可以充分防止未打开缺陷。在用于形成埋式接触的有关技术工艺中，第二结通过单个接触孔暴露，因此当接触孔未与第二结精确对准时，第二结通过接触孔被部分暴露或者无法暴露。然而，根据本发明构思，第二结320可以通过位线沟槽T暴露，因此可以充分防止第二结320的部分暴露或无法暴露。
参照图1、图11A和图11B，可以从衬底100部分地去除第二结320，从而形成第二凹部R2。
例如，可以对衬底100进行各向同性蚀刻工艺，使得只有第二结320的单晶硅可以从第二结320的上部被蚀刻掉。在本示例性实施例中，可以对衬底100进行各向同性等离子蚀刻(IPE)工艺，使得可以从衬底100部分地去除第二结320，而不对器件隔离层110和栅极覆盖线230造成任何损坏。
第二凹部R2的侧表面和底表面可以用作第二结320与埋式半导体层322之间的接触区域，该埋式半导体层322可以与埋式接触500一起构成存储器接触结构SC。因此，与埋式接触仅可以与第二结的通过接触孔暴露的表面接触的有关技术的存储器接触结构相比，可以增大第二结320与存储器接触结构SC之间的接触区域。第二结与存储器接触结构之间的大接触区域可以减小存储器接触结构SC的接触电阻。因此，第二凹部R2的尺寸可以根据存储器接触结构SC的接触电阻的需求而变化。
参照图1、图12A和图12B，第二凹部R2可以用半导体材料填充，从而在第二凹部R2中形成埋式半导体层322。
例如，可以使用第二结320的单晶硅作为晶种层，在第二凹部R2中进行选择性外延生长(SEG)工艺，从而在第二凹部R2中形成SEG层。在本示例性实施例中，由于埋式接触500可以包括多晶硅，所以可以将掺杂剂掺入SEG层，以便将SEG层的成分改变成多晶硅层，从而在第二凹部R2中形成包括多晶硅的埋式半导体层322。然而，埋式半导体层322可以具有各种成分，只要可以使埋式半导体层322与埋式接触500之间的接触电阻最小化即可。
参照图1、图13A和图13B，可以沿着被内部间隔物454覆盖并由绝缘图案422支撑的线结构LS的表面轮廓在衬底100上形成外部间隔物层456a，使得内部间隔物454的侧表面和绝缘图案422的侧表面可以被外部间隔物层456a覆盖，并且埋式半导体层322、第二结320、器件隔离层110和栅极覆盖线230可以被外部间隔物层456a覆盖。
例如，可以通过诸如CVD工艺和原子层沉积(ALD)工艺的沉积工艺,将足够厚度的氮化物材料沉积在位线沟槽T的底表面和侧表面上，从而形成外部间隔物层456a。
内部间隔物454的侧表面和绝缘图案422的侧表面可以被外部间隔物层456a覆盖，上部间隔物414a的侧表面也可以被外部间隔物层456a覆盖。
参照图1、图14A和图14B，可以在字线WL上形成栅栏图案600。
可以在衬底100的整个表面上形成厚度足以填充位线沟槽T的牺牲层(未示出)，然后可以将该牺牲层平坦化，直到可以暴露位线覆盖图案440的上表面。因此，牺牲层可以仅保留在位线沟槽T中作为牺牲图案SP，该牺牲图案SP可以被位线沟槽T节分隔。特别地，外部间隔物层456a也可以在平坦化工艺中被位线沟槽T节分隔，从而形成在位线沟槽T中覆盖内部间隔物454的侧表面和绝缘图案422的侧表面的外部间隔物456。因此，位线沟槽T可以填充有外部间隔物456和牺牲图案SP。
然后，可以按这样的配置在牺牲图案SP、外部间隔物456和位线覆盖图案440的整个表面上形成掩模图案(未示出)，使得字线WL上方的牺牲图案SP可以暴露。然后，可以使用该掩模图案作为蚀刻掩模对牺牲图案SP进行蚀刻工艺，从而可以从衬底100去除相邻线结构LS之间的在字线WL上的牺牲图案SP，并且在字线WL上的外部间隔物456可以暴露于周围环境。此后，可以通过各向异性蚀刻工艺去除在所去除的牺牲图案SP下方的外部间隔物456，从而形成可以暴露栅极覆盖线230的栅栏孔FH。在这种情况下，栅极覆盖线230的上表面在该各向异性蚀刻工艺中可能被过度蚀刻。因此，栅栏孔FH可以在第二方向II上由第二结320上方的牺牲图案SP限定，在第一方向I上由字线WL上的外部间隔物456限定。
可以在牺牲图案SP、外部间隔物456和位线覆盖图案440的整个表面上形成厚度足以填充栅栏孔FH的绝缘层(未示出)，然后可以将该绝缘层平坦化直到可以暴露位线覆盖图案440的上表面，使得该绝缘层仅可以保留在栅栏孔FH中，从而在栅栏孔FH中形成栅栏图案600。例如，栅栏图案600可以包括氮化硅或氮氧化硅。
参照图1、图15A和图15B，可以从衬底100去除第二结320上方的牺牲图案SP，因此可以暴露第二结320上方的外部间隔物456。然后，可以对在所去除的牺牲图案SP下方的外部间隔物456进行各向异性蚀刻工艺，从而形成接触孔CH，通过该接触孔CH可以暴露第二结320和埋式半导体层322。
例如，可以通过使用栅栏图案600和外部间隔物456作为蚀刻掩模的自对准蚀刻工艺，从衬底100去除第二结320上方的牺牲图案SP。因此，接触孔CH可以在第一方向I上由第二结320上方的外部间隔物456限定，在第二方向II上由栅栏图案600限定。如上所述，接触孔CH的尺寸可以因为在形成内部间隔物454时绝缘图案422的宽度减小而增大。
特别地，可以通过对第二结320上方的牺牲图案SP进行自对准蚀刻工艺，并且对在所去除的牺牲图案SP下方的外部间隔物456进行各向异性蚀刻工艺，形成接触孔CH，使得第二结320和埋式半导体层322可以通过接触孔CH充分暴露，从而可以充分防止接触孔CH的未打开缺陷。
在有关技术的工艺中，接触孔具有相对高的高宽比和小的尺寸，因此第二结无法通过接触孔充分暴露。第二结通过接触孔部分地暴露或无法通过接触孔暴露。然而，本发明构思的接触孔CH具有相对较大的尺寸，并且仅通过去除外部间隔物456的底部就可以暴露第二结320和埋式半导体层322。因此，可以充分防止接触孔CH的未打开缺陷。
参照图1、图16A和图16B，可以在接触孔CH中形成埋式接触500，因此第二结320和埋式半导体层322可以连接到埋式接触500。
例如，可以在衬底100上形成厚度足以填充接触孔CH的导电层(未示出)，然后可以将该导电层平坦化，直到可以暴露位线覆盖图案440的上表面，使得该导电层可以仅保留在接触孔CH中，从而在接触孔CH中形成埋式接触500。
特别地，埋式接触500可以与埋式半导体层322包括相同的材料，因此可以使接触孔CH中的埋式接触500与埋式半导体层322之间的接触电阻最小化。埋式接触500可以与埋式半导体层322一起构成存储器接触结构SC。
在本示例性实施例中，用于埋式接触500的导电材料可以包括掺杂多晶硅，使得存储器接触结构SC可以包括多晶硅。
第二结320和存储器接触结构SC可以沿着第二凹部R2的侧表面和底表面彼此接触，使得与有关技术的存储器接触结构相比，可以扩大第二结320与存储器接触结构SC之间的接触区域。因此，在半导体器件1000中，可以显著降低存储器接触结构SC的接触电阻。在有关技术的存储器接触结构中，接触孔中的埋式接触与第二结的上表面接触。因此，埋式接触仅与第二结的通过接触孔暴露的表面接触。
虽然图中未示出，但是还可以在埋式接触500上形成接触垫(未示出)。埋式接触500的上部可以被去除，并且接触孔CH的上部可以是开放的。然后，导电图案可以形成为接触垫，使得接触垫可以填充接触孔CH的上部，并且可以连接到埋式接触500，并且还可以覆盖位线覆盖图案440。
此后，可以在具有埋式接触500的衬底100上形成上部绝缘夹层(未示出)，电荷存储器700可以形成在该上部绝缘夹层上并且可以通过该上部绝缘夹层连接到埋式接触500。
根据本发明构思的示例性实施例，可以以这样的配置减小绝缘图案，使得内部间隔物的侧表面可以与绝缘图案的侧表面基本上共面，并且内部间隔物的侧表面和绝缘图案的侧表面可以被外部间隔物覆盖。接触孔可以由外部间隔物和栅栏图案限定。因此，接触孔可以由于绝缘图案减小而扩大，从而可以减少埋式接触中的空隙或缝隙缺陷。
此外，埋式半导体层可以设置在第二结的一些部分中，并且可以与埋式接触一起构成存储器接触结构。因此，第二结与存储器接触结构之间的接触区域可以由于埋式半导体层的边界面而扩大，从而减小存储器接触结构的接触电阻。
此外，可以通过对第二结的单晶硅的选择性蚀刻工艺来形成埋式半导体层，因此可以在不对第二结附近的器件隔离层造成任何损坏的情况下形成埋式半导体层。因此，尽管有埋式半导体层，也可以充分防止诸如GIDL的电流泄漏。也就是说，可以减小第二结与存储器接触结构的接触电阻而没有电流泄漏，从而显著改善半导体器件的电特性。
更进一步，由于可以通过对牺牲图案的自对准蚀刻工艺和对外部间隔物的底部的各向异性蚀刻工艺来暴露第二结，因此在半导体器件的制造工艺中可以充分防止接触孔的未打开缺陷。
前述内容是说明示例性实施例的，不应被解释为对其的限制。尽管已经描述了几个示例性实施例，但是本领域技术人员将容易理解，在实质上不脱离本发明的新颖教导和优点的情况下，可以对示例性实施例进行许多修改。因此，所有这样的修改旨在都包括在如权利要求所限定的本公开的范围内。在权利要求中，装置加功能的表述旨在覆盖本文中描述为执行所述功能的结构，不仅包括结构等同物，还包括等同结构。因此，应当理解，前述内容是对各种示例性实施例的说明，而不应当被解释为限于所公开的特定示例性实施例，并且对所公开的示例性实施例的修改以及其他示例性实施例旨在包括在所附权利要求的范围内。

Claims (20)

1.一种半导体器件，包括：
衬底，所述衬底具有由器件隔离层限定的多个有源区；
多条字线，所述多条字线在第一方向上延伸跨越所述多个有源区，并且以相同的间隔在第二方向上布置，所述第二方向垂直于所述第一方向；
掺杂结，所述掺杂结具有杂质并布置在所述多个有源区，所述掺杂结包括多个第一结和多个第二结，所述多个第一结中的每一个第一结布置在所述多个有源区中的一个有源区的中心部，所述多个第二结中的每一个第二结布置在所述多个有源区中的另一个有源区的端部，在所述多个第二结中的每一个第二结中包括埋式半导体层；
多个位线结构，所述多个位线结构沿所述第二方向延伸并以相同的间隔在所述第一方向上布置，使得所述多个位线结构中的每一个位线结构沿所述第二方向与所述多个第一结中的相应的第一结接触；以及
多个埋式接触，所述多个埋式接触在所述第一方向和所述第二方向上布置成矩阵形状，使得所述多个埋式接触中的每一个埋式接触在相邻的位线结构之间与所述多个第二结中的相应的一个第二结以及包括在所述多个第二结中的该相应的一个第二结中的所述埋式半导体层接触，同时与用于存储数据的电荷存储器接触。
2.根据权利要求1所述的半导体器件，其中，所述多个第一结中的每一个第一结的第一上表面低于所述器件隔离层的第二上表面，并且所述多个第二结中的每一个第二结的第三上表面与所述器件隔离层的第二上表面共面。
3.根据权利要求2所述的半导体器件，其中，所述埋式半导体层的第四上表面与所述器件隔离层的第二上表面共面，并且所述埋式半导体层的下表面不低于所述多个第一结中的每一个第一结的第一上表面。
4.根据权利要求1所述的半导体器件，其中，所述埋式半导体层包括使用所述多个有源区的硅作为晶种通过选择性外延生长SEG工艺而形成的外延多晶硅层。
5.根据权利要求1所述的半导体器件，其中，所述多个位线结构中的每一个位线结构包括：
位线接触，所述位线接触从所述多个第一结中的相应的一个第一结向上延伸；
缓冲线，所述缓冲线在所述第二方向上相邻的位线接触之间沿所述第二方向延伸；
导电位线，所述导电位线在所述第二方向上与所述位线接触和所述缓冲线同时接触；
位线覆盖图案，所述位线覆盖图案在所述导电位线上布置成沿所述第二方向延伸的线形；以及
位线间隔物，所述位线间隔物覆盖所述位线接触的侧表面、所述导电位线的侧表面、所述缓冲线的侧表面和所述位线覆盖图案的侧表面，并沿所述第二方向延伸。
6.根据权利要求5所述的半导体器件，其中，所述位线接触包括直接接触和接触间隔物，所述直接接触包括导电材料并从所述多个第一结中的相应的一个第一结延伸到所述导电位线，所述接触间隔物包围所述直接接触，并且所述缓冲线包括所述衬底上的绝缘图案和布置在所述绝缘图案上并与所述导电位线接触的缓冲图案。
7.根据权利要求6所述的半导体器件，其中，所述位线间隔物包括：
衬垫间隔物，所述衬垫间隔物覆盖所述直接接触的第一侧表面、所述导电位线的第二侧表面和所述缓冲图案的第三侧表面，并且覆盖所述绝缘图案的上表面；
内部间隔物，所述内部间隔物以这样的配置覆盖所述衬垫间隔物：所述内部间隔物的间隔物侧表面与所述第二结附近的所述绝缘图案的绝缘侧表面共面，并且所述间隔物侧表面具有与所述第一结附近的所述接触间隔物相同的侧表面；以及
外部间隔物，所述外部间隔物覆盖所述第二结附近的所述间隔物侧表面和所述绝缘侧表面，并且覆盖所述第一结附近的所述间隔物侧表面和所述接触间隔物。
8.根据权利要求7所述的半导体器件，其中，所述接触间隔物的第四上表面与所述内部间隔物的下表面处于相同水平。
9.根据权利要求8所述的半导体器件，其中，所述接触间隔物包括下部间隔物和上部间隔物，所述下部间隔物布置在所述衬底下方并包围所述直接接触的下部，而所述上部间隔物从所述下部间隔物突出，高于所述衬底并包围所述直接接触的中间部分，其中，所述上部间隔物与所述内部间隔物具有相同的间隔物厚度，并且所述下部间隔物的间隔物厚度大于所述上部间隔物的间隔物厚度。
10.一种半导体器件，包括：
衬底，所述衬底具有由器件隔离层限定的多个有源区，每个有源区具有凹陷的第一结以及与所述凹陷的第一结间隔开的第二结，所述第二结具有埋式半导体层；
多个位线结构，每个位线结构在一个方向上延伸并在所述方向上与多个凹陷的第一结接触；以及
多个埋式接触，每个埋式接触在相邻的位线结构之间与所述第二结和所述埋式半导体层接触，同时与用于存储数据的电荷存储器接触。
11.根据权利要求10所述的半导体器件，其中，所述埋式半导体层包括使用所述多个有源区的硅作为晶种通过选择性外延生长SEG工艺而形成的外延多晶硅层。
12.根据权利要求10所述的半导体器件，其中，所述多个位线结构中的每一个位线结构包括：
位线，所述位线在所述方向上延伸并包括导电材料；
位线接触，所述位线接触插在所述凹陷的第一结与所述位线之间，所述位线接触具有包括导电材料并从所述凹陷的第一结延伸到所述位线的直接接触和包围所述直接接触的接触间隔物；
缓冲线，所述缓冲线在相邻的位线接触之间沿所述方向延伸，所述缓冲线具有在所述衬底上的绝缘图案和布置在所述绝缘图案上的缓冲图案，所述缓冲图案的第一上表面与所述直接接触的第二上表面共面；以及
位线间隔物，所述位线间隔物覆盖所述位线接触的侧表面、所述位线的侧表面和所述缓冲线的侧表面，并沿所述方向延伸。
13.根据权利要求12所述的半导体器件，其中，所述位线间隔物包括：
衬垫间隔物，所述衬垫间隔物覆盖所述直接接触的侧表面、所述位线的侧表面和所述缓冲图案的侧表面，并覆盖所述绝缘图案的上表面；
内部间隔物，所述内部间隔物以这样的配置覆盖所述衬垫间隔物：所述内部间隔物的间隔物侧表面与所述第二结附近的所述绝缘图案的绝缘侧表面共面，并且所述间隔物侧表面具有与所述第一结附近的所述接触间隔物相同的侧表面；以及
外部间隔物，所述外部间隔物覆盖所述第二结附近的所述间隔物侧表面和所述绝缘侧表面，并且覆盖所述第一结附近的所述间隔物侧表面和所述接触间隔物。
14.根据权利要求13所述的半导体器件，其中，所述接触间隔物的上表面与所述内部间隔物的下表面处于相同水平。
15.根据权利要求14所述的半导体器件，其中，所述接触间隔物包括下部间隔物和上部间隔物，所述下部间隔物布置在所述衬底下方并包围所述直接接触的下部，而所述上部间隔物从所述下部间隔物突出，高于所述衬底并包围所述直接接触的中间部分，其中，所述上部间隔物与所述内部间隔物具有相同的间隔物厚度，并且所述下部间隔物的间隔物厚度大于所述上部间隔物的间隔物厚度，其中，所述内部间隔物的侧表面和所述上部间隔物的侧表面被所述外部间隔物覆盖。
16.一种半导体器件，包括：
衬底，所述衬底具有由器件隔离层限定的多个有源区；
多条字线，所述多条字线在第一方向上延伸跨越所述多个有源区，并且以相同的间隔在第二方向上布置，所述第二方向垂直于所述第一方向；
多个第一结，所述多个第一结具有杂质并布置在所述多个有源区的相应的第一部；
多个第二结，所述多个第二结具有杂质并布置在所述多个有源区的相应的第二部，每个第二结中形成有埋式半导体层，所述埋式半导体层在垂直于所述第一方向和所述第二方向两者的第三方向上延伸；
多个位线结构，所述多个位线结构在所述第二方向上延伸并以相同的间隔在所述第一方向上布置，所述多个位线结构中的每一个位线结构在所述第二方向上与所述多个第一结中的相应的第一结接触；以及
多个埋式接触，所述多个埋式接触在所述第一方向和所述第二方向上布置成矩阵形状，所述多个埋式接触中的每一个埋式接触与所述多个第二结中的相应的一个第二结以及包括在所述多个第二结中的该相应的一个第二结中的所述埋式半导体层接触，同时与用于存储数据的电荷存储器接触。
17.根据权利要求16所述的半导体器件，其中，所述多个第一结中的每一个第一结的第一上表面低于所述器件隔离层的第二上表面，并且所述多个第二结中的每一个第二结的第三上表面与所述器件隔离层的第二上表面共面。
18.根据权利要求17所述的半导体器件，其中，所述埋式半导体层的第四上表面与所述器件隔离层的第二上表面共面，并且所述埋式半导体层的下表面不低于所述多个第一结中的每一个第一结的第一上表面。
19.根据权利要求16所述的半导体器件，其中，所述埋式半导体层包括使用所述多个有源区的硅作为晶种通过选择性外延生长SEG工艺而形成的外延多晶硅层。
20.根据权利要求16所述的半导体器件，其中，所述多个位线结构中的每一个位线结构包括：
位线接触，所述位线接触从所述多个第一结中的相应的一个第一结沿所述第三方向延伸；
缓冲线，所述缓冲线在所述第二方向上相邻的位线接触之间沿所述第二方向延伸；
导电位线，所述导电位线在所述第二方向上与所述位线接触和所述缓冲线同时接触；
位线覆盖图案，所述位线覆盖图案在所述导电位线上布置成沿所述第二方向延伸的线形；以及
位线间隔物，所述位线间隔物沿所述第二方向延伸，并覆盖所述位线接触的侧表面、所述导电位线的侧表面、所述缓冲线的侧表面和所述位线覆盖图案的侧表面。
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