TW201501306A - 半導體裝置及其製造方法 - Google Patents

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Abstract

半導體裝置，係具備有：被規定於半導體基板上之活性區域；和被形成於活性區域處，並具有下部和上部之溝渠；和將溝渠之下部以及上部的雙方之內壁面作覆蓋之閘極絕緣膜；和隔著閘極絕緣膜而與溝渠之下部的內壁面相對向之種層；和埋設於溝渠中，並具有隔著種層以及閘極絕緣膜而與溝渠之下部的內壁面相對向之第1部分和並不隔著種層地來隔著閘極絕緣膜而與溝渠之上部的內壁面相對向之第2部分之金屬電極。

Description

半導體裝置及其製造方法
本發明，係有關於半導體裝置及其製造方法，特別是有關於包含有埋入金屬電極之半導體裝置及其製造方法。
作為相關連之半導體裝置，包含有採用TiN膜和W膜之層積構造的埋入閘極電極之半導體裝置，係為周知(例如，參考專利文獻1)。
又，作為在接觸孔中而埋入金屬電極之技術，在被形成於接觸孔內之導電性膜上選擇性地成膜高熔點金屬之技術係為周知(例如，參考專利文獻2、3)。
[先前技術文獻] [專利文獻]
專利文獻1：日本特開2012-99793號公報
專利文獻2：日本特開平6-099793號公報
專利文獻3：日本特開2000-269163號公報
若是想要達成半導體裝置之微細化的要求，則係需要進行埋入字元線之細線化。在相關連之半導體裝置中，由於係在埋入字元線處採用有TiN膜和W膜之層積構造，因此，為了抑制電阻之增加並同時實現埋入字元線之細線化，TiN膜之薄膜化係為有效。
然而，若是將TiN膜作得過薄(例如，設為30nm以下)，則其與W膜之間的密著性係會降低，而有著會使半導體裝置之特性劣化的間題。因此，TiN膜之薄膜化係存在有限度，起因於TiN膜之比例的相對性之增加，電阻係會大幅度增加。又，伴隨著細線化，由於成膜W膜之空間亦會狹小化，因此亦有著成為難以並不使空洞產生地而成膜W膜之問題。
本發明之其中一種形態之半導體裝置，其特徵為，具備有：被規定於半導體基板上之活性區域；和被形成於前述活性區域處，並具有下部和上部之溝渠；和將前述溝渠之下部以及上部的雙方之內壁面作覆蓋之閘極絕緣膜；和隔著前述閘極絕緣膜而與前述溝渠之下部的內壁面相對向之種層；和埋設於前述溝渠中，並具有隔著前述種層以及前述閘極絕緣膜而與前述溝渠之下部的內壁面相 對向之第1部分和並不隔著前述種層地來隔著前述閘極絕緣膜而與前述溝渠之上部的內壁面相對向之第2部分之金屬電極。
又，本發明之另外一種形態之半導體裝置之製造方法，其特徵為：在半導體基板上形成溝渠；形成將前述溝渠之內壁面作覆蓋之閘極絕緣膜；在前述閘極絕緣膜上形成種層；形成在前述溝渠之底面側處而將前述種層作部分性覆蓋之遮罩材；將前述種層之並未被前述遮罩材所覆蓋的露出部分除去，藉由此來在前述溝渠之上部處而使前述閘極絕緣膜之一部分露出；將前述遮罩材除去；在殘存於前述溝渠之下部處的前述種層上選擇性地成長，而埋設於前述溝渠處並形成與在前述溝渠之上部處而露出的前述閘極絕緣膜相接之金屬電極。
若依據本發明，則藉由在溝渠之下部處形成種層，係能夠並不使空洞產生地而形成埋設於溝渠中之金屬電極。又，藉由此構成，係成為能夠在對於電阻之增加作抑制的同時亦實現字元線之細線化。
10‧‧‧活性區域
20‧‧‧元件分離區域
30‧‧‧位元線
40‧‧‧字元線
100‧‧‧半導體裝置
101‧‧‧半導體基板
102‧‧‧元件分離用溝
103‧‧‧墊片氧化膜
104‧‧‧矽氧化膜
105‧‧‧第1層間絕緣膜
106‧‧‧閘極溝渠
107‧‧‧閘極氧化膜
108a‧‧‧WN膜
108‧‧‧種層
109‧‧‧聚合物膜
110‧‧‧鎢膜
111‧‧‧帽絕緣膜
112‧‧‧雜質擴散層
113‧‧‧位元接觸部
114‧‧‧金屬導電膜
115‧‧‧位元遮罩膜
116‧‧‧襯裡膜
117‧‧‧SOD膜
118‧‧‧雜質擴散層
119‧‧‧容量接觸插塞
120‧‧‧容量接觸墊片
121‧‧‧擋止氮化膜
122‧‧‧電容器下部電極
123‧‧‧容量絕緣膜
124‧‧‧多晶矽膜
125‧‧‧鎢膜
126‧‧‧上部配線
127‧‧‧第2層間絕緣膜
[圖1]對於本發明之第1實施形態的半導體裝置之一部分的平面佈局作展示之平面圖。
[圖2]係為圖1之A-A’線剖面圖。
[圖3]用以對於圖1以及圖2中所示之半導體裝置之製造方法的其中一工程作說明之剖面圖。
[圖4]用以對接續於圖3中所示之工程後的工程作說明之剖面圖。
[圖5]用以對接續於圖4中所示之工程後的工程作說明之剖面圖。
[圖6]用以對接續於圖5中所示之工程後的工程作說明之剖面圖。
[圖7]用以對接續於圖6中所示之工程後的工程作說明之剖面圖。
[圖8]用以對接續於圖7中所示之工程後的工程作說明之剖面圖。
[圖9]用以對接續於圖8中所示之工程後的工程作說明之剖面圖。
[圖10]用以對接續於圖9中所示之工程後的工程作說明之剖面圖。
[圖11]用以對接續於圖10中所示之工程後的工程作說明之剖面圖。
[圖12]用以對接續於圖11中所示之工程後的工程作說明之剖面圖。
以下，參考圖面，針對本發明之實施形態作 詳細說明。
圖1，係為對於本發明之第1實施形態的半導體裝置100之一部分的平面佈局作展示之平面圖。具體而言，半導體裝置100係為DRAM(Dynamic Random Access Memory)，圖1係對於其之記憶體區域的一部分之平面佈局作展示。又，圖2係為圖1之A-A’線剖面圖。
如圖1中所示一般，本實施形態之半導體裝置100，係具備有複數之活性區域10。複數之活性區域10，係藉由在半導體基板(圖2之101)上形成分別沿著X’方向以及Y方向而延伸存在之元件分離(STI：Shallow Trench Isolation)用溝(圖2之102)，而被形成為島狀。元件分離用溝，係藉由絕緣膜(圖2之104)而被作埋入，並構成將複數之活性區域10相互作電性分離之元件分離區域20。另外，在圖1中，雖係展示有3個的活性區域10，但是，實際上，係沿著X方向以及Y方向而被配列形成有多數之活性區域10。
又，半導體裝置100，係具備有延伸存在於X方向上並在Y方向上空出有間隔地而被作配置之複數之位元線30、和延伸存在於Y方向上並在X方向上空出有間隔地而被作配置之複數之字元線40。位元線30之各者，係以通過在X方向上而並排成一列之複數之活性區域10的中央部之上方的方式而被形成。又，複數之字元線40，係相互成對，各對之字元線40，係被埋入形成於將在Y方向上而並排成一列之複數的活性區域10分別分割 成3個區域的方式所形成之一對的溝渠(圖2之106)中。
各活性區域10，係如同上述一般，藉由一對之字元線40而被分割成3個區域。在各區域處，係被形成有作為電晶體之源極或汲極而起作用的雜質擴散層(圖2之112、118)。在各活性區域10處，係以將3個區域中之中央部作共用的方式，而被形成有2個的電晶體Tr1、Tr2。在各活性區域10之中央部之雜質擴散層(圖2之112)處，係被連接有與位元線30作電性連接之位元接觸部113。又，在各活性區域10之兩側之雜質擴散層(圖2之118)處，係被連接有與成為記憶體胞電容器之一部分的電容器下部電極(圖2之112)作電性連接之容量接觸插塞119。
若是參考圖2，則半導體裝置100，係具備有半導體基板101。在半導體基板101處，係被形成有對於活性區域10作規劃之元件分離用溝102。元件分離用溝102，係隔著墊片氧化膜103而藉由矽氧化膜104來被作埋入，並構成元件分離區域(圖1之20)。
以將活性區域10以及元件分離區域(20)之表面作覆蓋的方式，而形成第1層間絕緣膜105。
以將活性區域10作3分割的方式，來貫穿第1層間絕緣膜105地而形成一對之閘極溝渠106。閘極溝渠106之內壁面(內周面以及底面)，係藉由閘極氧化膜107而被作覆蓋。又，閘極氧化膜107之下部表面，係被 種層108所覆蓋。
閘極溝渠106之下部側，係藉由上端為位在較種層108之上端而更高的位置處之鎢膜110，而被作埋入。鎢膜110，係具備有隔著種層108和閘極氧化膜107而與閘極溝渠106之內壁面相對向之下部(第1部分)、和並不隔著種層108而隔著閘極氧化膜107來與閘極溝渠之內壁面相對向之上部(第2部分)。另外，在本說明書中之所謂「上部」以及「下部」的用語，原則上係以種層108之上端作為基準。
閘極溝渠106之剩餘的空間，係藉由上面位置為與第1層間絕緣膜之上面位置相一致的帽絕緣膜111而被作埋入。
在藉由閘極溝渠106而被作了分割的活性區域10之各區域的表面部處，係被形成有成為電晶體Tr1、Tr2之源極或汲極的雜質擴散層112、118。
在被電晶體Tr1、Tr2所共用之雜質擴散層112處，係被形成有以將貫通第1層間絕緣膜之位元接觸溝作埋入的方式所形成之位元接觸部113。在位元接觸部113之上面處，係被形成有金屬導電膜114，進而，於其之上係被形成有位元遮罩膜115。位元接觸部113、金屬導電膜114以及位元遮罩膜115，係構成位元線(圖1之30)。
係被形成有將位元線(30)之側面以及第1層間絕緣膜105之表面作覆蓋的襯裡膜116。又，在襯裡 膜116之上，係被形成有SOD(Spin On Dielectric)膜117。
形成貫通SOD膜117、襯裡膜116以及第1層間絕緣膜105並到達雜質擴散層118處之容量接觸插塞119。在容量接觸插塞119之上，係被形成有容量接觸墊片120。
以將SOD膜117、位元遮罩膜115以及容量接觸墊片120之一部分作覆蓋的方式，而形成擋止氮化膜121。
形成貫通擋止氮化膜121並被與容量接觸墊片120作連接之王冠型的電容器下部電極122。以覆蓋下部電極122之內周面、內側底面以及外周面還有擋止氮化膜121之上面的方式，而形成容量絕緣膜123。進而，以覆蓋容量絕緣膜123並將電容器下部電極122作埋入的方式，而形成多晶矽膜124。又，在多晶矽膜124之上，係被形成有鎢膜125。多晶矽膜124和鎢膜125，係構成電容器上部電極。
在鎢膜125之上面處，係被形成有上部配線126，進而，係以將其作覆蓋的方式，而被形成有第2層間絕緣膜127。
接著，參考圖3乃至圖12，並再度參考圖2，而針對半導體裝置100之製造方法作說明。
首先，如圖3中所示一般，在半導體基板101上，使用公知之光微影技術來形成元件分離用溝102。作 為半導體基板101，係可使用矽基板。
接著，在包含有元件分離用溝102之內面的半導體基板101之全面上，使用熱氧化法來形成墊片氧化膜103。
接著，以將元件分離用溝102作埋入的方式，而藉由CVD(Chemical Vapor Deposition)法等來形成矽氧化膜104。之後，對於所形成之矽氧化膜104，使用CMP(Chemical Mechanical Polishing)法來從表面起而進行研削，並在元件分離用溝102內而使矽氧化膜104殘留。在元件分離用溝102內所殘留之矽氧化膜104，係成為元件分離絕緣膜。如此這般，而形成使周圍被元件分離絕緣膜(元件分離區域20)所包圍之活性區域10。
接著，如圖4中所示一般，在包含有元件分離絕緣膜(元件分離區域20)之表面的全面上，使用CVD法等而形成第1層間絕緣膜105。
接著，如圖5中所示一般，使用公知之光微影技術來將第1層間絕緣膜105圖案化為既定之圖案。既定之圖案，係設為使延伸存在於Y方向上之線在X方向上空出有既定之間隔地而被作反覆配置並且會將活性區域10分割成3個的區域一般之線與空間(Line And Space)。
接著，依循第1層間絕緣膜105之圖案，而形成橫跨活性區域10以及元件分離區域20之閘極溝渠106。閘極溝渠106，係具備有底面側之下部和開口側之 上部。之後，在閘極溝渠106之(上部以及下部之雙方的)內壁面上，藉由熱氧化法等來形成閘極氧化膜107。閘極氧化膜107之膜厚，係可設為3~7nm，例如係設為5nm。
接著，如圖6中所示一般，以覆蓋閘極氧化膜107的方式，而在全面上形成WN膜108a。WN膜108a之一部分，係成為之後所形成的鎢膜之種層108。在WN膜108a之形成中，係使用ALD(Atomic Layer Deposition)法，其之膜厚係可為2~10nm，例如係設為5nm。代替WN膜108a，係亦可將WSi膜或W膜作為種層來使用。當將W膜作為種層來使用的情況時，相較於使用WN膜108a或者是WSi膜的情況，係以將其之膜厚設為例如2倍程度之厚度為理想。
接著，如圖7中所示一般，以將閘極溝渠106完全地作埋設的方式，而塗布身為BARC(Bottom Anti-Reflective Coating)材之聚合物膜109。代替塗布聚合物膜109，係亦可使用CVD法等來形成氧化膜。在使用有氧化膜的情況時，為了保護閘極氧化膜107之表面免於受到在後續之除去此氧化膜時所使用的氟酸溶液之傷害，係以預先形成將閘極氧化膜107之表面作覆蓋的氮化膜或者是預先進行氮化處理為理想。在氮化膜之形成中，係以不會對於閘極氧化膜造成損傷的方式，而藉由電漿處理來進行。氮化膜之膜厚，係可設為1~3nm，例如係設為2nm。或者是，係亦可藉由ALD法或CVD法來形成矽氮 化膜。在形成矽氮化膜的情況時，係因應於此而將閘極氧化膜之膜厚預先減薄。
接著，如圖8中所示一般，以使聚合物膜109之上面位置成為較半導體基板101之上面位置而更低的方式，來使用乾蝕刻法而對於聚合物膜109進行回蝕。接著，藉由乾蝕刻而將WN膜108a之露出部分除去。藉由此，閘極溝渠106外之聚合物膜109以及WN膜108a係全部被除去。又，閘極溝渠106內之開口部側(上部)的聚合物膜109以及WN膜108a亦係被除去。其結果，聚合物膜109以及WN膜108a，係殘留在閘極溝渠106之底部側(下部)處。WN膜108a之殘部，係成為種層108。
接著，如圖9中所示一般，將聚合物膜109完全除去。在聚合物膜109之除去中，係可使用活性化了的氧或臭氧。此時，考慮到由電漿所導致之對於閘極氧化膜108的損傷，係以使用遠端電漿裝置為理想。當代替聚合物膜109而使用了氧化膜的情況時，係可藉由使用氟酸溶液來將氧化膜除去。
接著，如圖10中所示一般，使用金屬CVD裝置，而在種層108之上使鎢膜110選擇性地成長。鎢膜110，係以使閘極溝渠106之下部完全被埋入的方式而形成，其之上端位置係成為較種層108之上端位置而更高。鎢膜110，係成為字元線40之一部分。
在本實施形態中，作為形成於閘極溝渠106 內之阻障膜，係並不使用TiN膜，又，係構成為使鎢膜110作選擇性的成長。藉由此，係能夠防止在字元線40之形成時的空洞之發生，並且係能夠對於字元線40之細線化有所進展的情況時之電阻的增加作抑制。
接著，如圖11中所示一般，以將閘極溝渠106之剩餘空間作填埋的方式，而形成帽絕緣膜111。帽絕緣膜111，例如，係能夠藉由以CVD法等而形成矽氧化膜並以CMP法來將其之表面平坦化，而形成之。帽絕緣膜111之上面位置和第1層間絕緣膜105之上面位置，係相互一致。
接著，如圖12中所示一般，以使活性區域10之中央部露出的方式，而在第1層間膜處形成位元接觸溝，並在露出於位元接觸溝內之活性區域10的中央部處而使雜質擴散，以形成雜質擴散層112。
接著，藉由熱CVD法等，而形成將位元接觸溝作填埋並成為與雜質擴散層112作連接之位元接觸部113的含有雜質之多晶矽膜。又，在多晶矽膜之上，藉由濺鍍法等來形成成為金屬導電膜114之鎢膜。進而，在鎢膜之上，藉由電漿CVD法等來形成成為位元遮罩膜115之矽氮化膜。
接著，使用光微影法和乾蝕刻法，來將矽氮化膜、鎢膜以及多晶矽膜圖案化為既定之圖案，而形成藉由位元接觸部113、金屬導電膜114以及位元遮罩膜115所構成之位元線30。
之後，使用公知之方法，而如圖2中所示一般，形成襯裡膜116以及SOD膜117，並形成貫通此些之襯裡膜116以及SOD膜117之容量接觸孔。在容量接觸孔之底部處，活性區域10之3個的區域中之位置在兩側處之2個的區域係分別露出。
接著，通過容量接觸孔而將雜質導入至活性區域10之2個區域中，而形成雜質擴散層118。之後，形成埋設於容量接觸孔中之容量接觸插塞119，並進而形成被與容量接觸插塞119作連接之容量接觸墊片120。
接著，以覆蓋位元線30和SOD膜117的方式，而形成擋止氮化膜121，並使容量接觸墊片120之上面的一部分露出。之後，在容量接觸墊片120處，形成使其之底面被作了連接的王冠形狀之電容器下部電極122。
接著，在包含電容器下部電極122之外周面以及內周面的全面上，形成容量絕緣膜123。之後，以覆蓋容量絕緣膜123並將電容器下部電極122作埋入的方式，而形成多晶矽膜124。接著，將多晶矽膜124之上面平坦化，並於其上形成鎢膜125。多晶矽膜124以及鎢膜125，係作為電容器上部電極而起作用。
接著，在鎢膜125之上，形成被與電容器上部電極作電性連接之上部配線126。最後，形成將鎢膜125以及上部配線126作覆蓋之第2層間絕緣膜127，而完成半導體裝置100。
以上，雖係針對本發明而依據實施形態來作 了說明，但是本發明係並不被限定於上述之實施形態，而可作各種之變形、變更。例如，成膜方法和膜厚，係僅為單純之例示，而可採用各種之公知之方法以及任意之膜厚。
又，在上述之實施形態中，雖係針對將本發明供以進行字元線之形成的情況來作了說明，但是，係並不被限定於此，本發明，係可利用在任意之埋入配線、接觸部等的形成中。
本申請案，係以2013年2月18日申請之日本出願特願2013-28941號作為基礎，並主張優先權，且將其揭示內容全部包含於本案中。
10‧‧‧活性區域
101‧‧‧半導體基板
102‧‧‧元件分離用溝
103‧‧‧墊片氧化膜
104‧‧‧矽氧化膜
105‧‧‧第1層間絕緣膜
106‧‧‧閘極溝渠
107‧‧‧閘極氧化膜
108‧‧‧種層
110‧‧‧鎢膜
111‧‧‧帽絕緣膜
112‧‧‧雜質擴散層
113‧‧‧位元接觸部
114‧‧‧金屬導電膜
115‧‧‧位元遮罩膜
116‧‧‧襯裡膜
117‧‧‧SOD膜
118‧‧‧雜質擴散層
119‧‧‧容量接觸插塞
120‧‧‧容量接觸墊片
121‧‧‧擋止氮化膜
122‧‧‧電容器下部電極
123‧‧‧容量絕緣膜
124‧‧‧多晶矽膜
125‧‧‧鎢膜
126‧‧‧上部配線
127‧‧‧第2層間絕緣膜

Claims (12)

  1. 一種半導體裝置，其特徵為，具備有：被規定於半導體基板上之活性區域；和被形成於前述活性區域處，並具有下部和上部之溝渠；和將前述溝渠之下部以及上部的雙方之內壁面作覆蓋之閘極絕緣膜；和隔著前述閘極絕緣膜而與前述溝渠之下部的內壁面相對向之種層；和埋設於前述溝渠中，並具有隔著前述種層以及前述閘極絕緣膜而與前述溝渠之下部的內壁面相對向之第1部分和並不隔著前述種層地來隔著前述閘極絕緣膜而與前述溝渠之上部的內壁面相對向之第2部分之金屬電極。
  2. 如申請專利範圍第1項所記載之半導體裝置，其中，前述種層，係至少包含有鎢、氮化鎢以及鎢矽化物的其中一者。
  3. 如申請專利範圍第2項所記載之半導體裝置，其中，前述金屬電極係為由鎢所成。
  4. 如申請專利範圍第1~3項中之任一項所記載之半導體裝置，其中，係更進而具備有被形成在前述半導體基板上並包圍前述活性區域且藉由分離絕緣膜而被作了埋設的元件分離區域，前述溝渠，係從前述活性區域起涵蓋至前述元件分離 區域地而連續延伸存在，前述種層以及前述金屬電極，係在前述溝渠內而從前述活性區域起涵蓋至前述元件分離區域地有所連續。
  5. 如申請專利範圍第1~3項中之任一項所記載之半導體裝置，其中，係更進而具備有埋設在殘留於前述溝渠內之前述金屬電極的上方之空間處之帽絕緣膜。
  6. 一種半導體裝置之製造方法，其特徵為：在半導體基板上形成溝渠；形成將前述溝渠之內壁面作覆蓋之閘極絕緣膜；在前述閘極絕緣膜上形成種層；形成在前述溝渠之底面側處而將種層作部分性覆蓋之遮罩材；將前述種層之並未被前述遮罩材所覆蓋的露出部分除去，藉由此來在前述溝渠之開口部側處而使前述閘極絕緣膜之一部分露出；將前述遮罩材除去；在殘存於前述溝渠之底面側處的前述種層上選擇性地成長，而埋設於前述溝渠處並形成與在前述溝渠之開口部側處而露出的前述閘極絕緣膜相接之金屬電極。
  7. 如申請專利範圍第6項所記載之半導體裝置之製造方法，其中，前述種層之形成，係使用ALD(Atomic Layer Deposition)法而進行。
  8. 如申請專利範圍第7項所記載之半導體裝置之製造 方法，其中，前述種層，係為鎢膜、氮化鎢膜以及鎢矽化物膜中的其中一者。
  9. 如申請專利範圍第8項所記載之半導體裝置之製造方法，其中，前述金屬電極係為由鎢所成。
  10. 如申請專利範圍第6~9項中之任一項所記載之半導體裝置之製造方法，其中，係將殘留於前述溝渠內之前述金屬電極的上方之空間藉由帽絕緣膜來作埋設。
  11. 如申請專利範圍第10項所記載之半導體裝置之製造方法，其中，係在前述溝渠的形成前，先在前述半導體基板上形成層間絕緣膜，使前述帽絕緣膜之上面位置與前述層間絕緣膜之上面位置相互一致。
  12. 一種半導體裝置，其特徵為，具備有：被形成於半導體基板處之溝渠；和將前述溝渠之內壁面作覆蓋之絕緣膜；和在前述溝渠之開口側處並不覆蓋前述絕緣膜而在前述溝渠之底面側處將前述絕緣膜之表面作部分性覆蓋之種層；和以與前述種層和前述絕緣膜之兩者相接的方式而埋設於前述溝渠處之金屬電極。
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