CN102800693B - 半导体器件及其形成方法 - Google Patents

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Abstract

本发明提供了一种半导体器件及其形成方法，在该半导体器件中由两个子栅独立地控制一个沟道区以抑制泄漏电流的产生。

Description

半导体器件及其形成方法
技术领域
本文中所描述的发明思想涉及半导体器件及其形成方法。
背景技术
由于半导体器件的诸如小型化、多功能和/或降低成本的特性，它们对于电子工业越来越有吸引力。随着电子工业的发展，半导体器件趋向于更加集成。为了实现半导体器件的高度集成，半导体器件的图案宽度持续减小。然而，由于图案宽度减小导致需要新的曝光技术和/或高成本的曝光技术，所以实现半导体器件的高度集成逐渐变得困难。因此，近年来已经对新的集成技术进行了大量研究。
发明内容
本发明思想的实施例提供一种半导体器件及其形成方法。
在本发明思想的一个方面中，该半导体器件可以包括：布置在衬底上的栅电极；形成在所述衬底上从而将要分别与所述栅电极的两端相邻的第一杂质注入区和第二杂质注入区；以及在所述第一杂质注入区和所述第二杂质注入区之间形成的沟道区。所述栅电极可以包括与所述第一杂质注入区相邻的第一子栅电极和与所述第二杂质注入区相邻的第二子栅电极。所述第一子栅电极和所述第二子栅电极可以布置在所述沟道区上。
根据一个示例性实施例，所述第一子栅电极和所述第二子栅电极可以平行地布置在所述衬底的顶面上。所述第一子栅电极和所述第二子栅电极可以延伸跨过所述衬底以分别构成第一子字线和第二子字线。所述第一子字线和第二子字线的端部的宽度可以大于所述第一子栅电极和第二子栅电极的宽度。
根据另一个示例性实施例，所述第一子栅电极可以布置在所述衬底中，并且所述第二子栅电极可以布置在所述衬底中的所述第一子栅电极上。
所述第一杂质注入区和所述第二杂质注入区可以从所述衬底的表面延伸到所述衬底中。在这种情况下，所述第二杂质注入区的底面可以高于所述第二子栅电极的底面，并且所述第一杂质注入区的底面可以低于所述第一子栅电极的顶面。
所述第一杂质注入区和第二杂质注入区中的至少一个的宽度为5至20纳米。
所述半导体器件还可以包括分别与所述衬底上的所述第一杂质注入区和所述第二杂质注入区接触的第一导电焊盘和第二导电焊盘。所述第一导电焊盘和第二导电焊盘可以分别具有比所述第一杂质注入区和第二杂质注入区中的至少一个更大的宽度。
可替换地，所述第二杂质注入区可以与所述衬底的表面相邻地布置，并且所述第一杂质注入区可以布置在比所述第一子栅电极的顶面低的位置处。
所述半导体器件还可以包括：布置在所述衬底上并且电连接到所述第一杂质注入区的位线；以及与所述栅电极绝缘并且穿过所述衬底与所述位线和所述第一杂质注入区接触的位线接触。
所述衬底可以包括单元阵列区域和外围电路区域。在这种情况下，所述半导体器件还可以包括在所述外围电路区域中布置的外围电路栅电极。所述外围电路栅电极可以包括与所述位线相同的材料。
所述半导体器件还可以包括与所述衬底中的所述第一杂质注入区接触的位线。
所述第一子栅电极和所述第二子栅电极可以延伸跨过所述衬底的内侧以分别构成第一子字线和第二子字线。所述第一子字线的端部的侧壁可以不与所述第二子字线的端部的侧壁垂直交叠。
所述第一子字线和第二子字线的端部可以分别具有L形状，并且所述第一子字线的端部的顶面可以与所述第二子字线的端部的顶面共面。
可替换地，所述第一子字线和第二子字线的端部可以延伸到所述衬底上以彼此形成台阶形状。
所述第一子栅电极和第二子栅电极可以分别具有半圆形截面。
所述半导体器件还可以包括布置在所述第二杂质注入区上并且电连接到所述第二杂质注入区的数据存储元件。所述半导体器件可以是动态随机存取存储器（DRAM），所述数据存储元件可以是电容器。在存储于所述电容器中的数据的保持（或待机）期间，向所述第一子栅电极和第二子栅电极施加不同的电压。施加到所述第一子栅电极的电压可以低于施加到所述第二子栅的电压。更具体地，施加到所述第一子栅电极的电压可以小于0伏特，施加到所述第二子栅电极的电压可以大于0伏特。
根据一些实施例，所述半导体器件还可以包括在所述第一子栅电极和所述衬底之间插入的第一栅极绝缘体以及在所述第二子栅电极和所述衬底之间插入的第二栅极绝缘体。在这种情况下，所述第二栅极绝缘体或所述第一栅极绝缘体可以延伸以被插入在所述第一子栅电极和所述第二子栅电极之间。
根据其他实施例，所述半导体器件还可以包括在所述第一子栅电极和所述衬底之间插入的第一栅极绝缘体。所述第一栅极绝缘体可以延伸以被插入在所述第二子栅电极和所述衬底之间以及被插入在所述第一子栅电极和所述第二子栅电极之间。
在本发明思想的另一个方面中，所述方法可以包括步骤：在衬底上形成彼此绝缘的第一子栅和第二子栅；与所述第一子栅相邻地在所述衬底上形成第一杂质注入区；以及与所述第二子栅相邻地在所述衬底上形成第二杂质注入区。
根据上述的半导体器件，栅电极包括独立地对沟道区进行控制的第一子栅电极和第二子栅电极。向所述第一和第二子栅电极施加不同的电压以防止由GIDL现象产生泄漏电流并且增加导通电流。
另外，减小杂质注入区的宽度从而相对地增加了子栅图案的宽度。因此，可以改进阈值特性并且可以减小阈值电压分布。此外，在杂质注入区上形成相对宽的焊盘以便容易执行接触形成工艺并减小接触电阻。
附图说明
图1是根据一个发明思想的半导体器件的电路图。
图2是根据本发明思想的一个示例的半导体器件的截面图。
图3A是根据本发明思想的另一个示例的半导体器件的截面图。
图3B是根据本发明思想的又一个示例的半导体器件的截面图。
图4是根据本发明思想的第一实施例的半导体器件的俯视图。
图5是沿着图4中的线A-A'、B-B'和C-C'截取的截面图。
图6A是根据本发明思想的第一实施例的单元存储器的电路图。
图6B是示出了在根据本发明思想的一种结构中产生的泄漏电流的量和在单栅电极结构中产生的泄漏电流的量的图表。
图6C是示出了在根据本发明思想的发明结构（a）中产生的泄漏电流的量和在单栅电极结构（b）中产生的泄漏电流的量的模拟图像。
图6D至图6F是示出了在根据本发明思想的一种结构中产生的源-漏电流的量和在单栅电极结构中产生的源-漏电流的量的图表。
图7至图24是示出了制造具有图5所示的截面的半导体器件的过程的截面图。
图25是根据本发明思想的第二实施例沿着图4中的线A-A'、B-B'和C-C'截取的截面图。
图26至图31是示出了制造具有图25中所示的截面的半导体器件的过程的截面图。
图32是根据本发明思想的第三实施例沿着图4中的线A-A'、B-B'和C-C'截取的截面图。
图33至图38是示出了制造具有图32中所示的截面的半导体器件的过程的截面图。
图39是根据本发明思想的第四实施例的半导体器件的俯视图。
图40是沿着图39中的线A-A'截取的截面图。
图41至图45是示出了制造具有图40中所示的截面的半导体器件的过程的截面图。
图46是根据本发明思想的第五实施例沿着图39中的线A-A'截取的截面图。
图47至图50是示出了制造具有图46所示的截面的半导体器件的过程的截面图。
图51是根据本发明思想的第六实施例的半导体器件的俯视图。
图52是沿着图51中线A-A'截取的截面图。
图53至图71是示出了制造具有图52所示的截面的半导体器件的过程的截面图。
图72是根据本发明思想的第七实施例沿着图51中的线A-A'截取的截面图。
图73至图78是示出了制造具有图72中所示的截面的半导体器件的过程的截面图。
图79是根据本发明思想的第八实施例沿着图51中的线A-A'截取的截面图。
图80至图87是示出了制造具有图79中所示的截面的半导体器件的过程的截面图。
图88是根据本发明思想的第九实施例的半导体器件的俯视图。
图89是沿着图88中的线D-D'、E-E'和F-F'截取的截面图。
图90是根据本发明思想的第九实施例的半导体器件的单元晶体管的透视图。
图91至图94是示出了制造具有图89所示的截面的半导体器件的过程的截面图。
图95是根据本发明思想的第十实施例的沿着图88中的线D-D'、E-E'、F-F'和G-G'截取的截面图。
图96是根据本发明思想的第十一实施例的半导体器件的俯视图。
图97示出了沿着图96中的线H-H'、I-I'、J-J'和K-K'截取的截面图。
图98是根据本发明思想的第十一实施例的半导体器件中的单元晶体管的透视图。
图99是包括根据本发明思想的半导体器件的电子装置的框图。
图100是包括根据本发明思想的半导体器件的存储器系统的框图。
具体实施方式
通过以下参考附图将更详细描述的多个示例性实施例，本发明思想的优点和特征以及实现它们的方法将变得清楚。然而，应当注意，本发明思想不限于以下各示例性实施例，而是可以以各种形式来实施。因此，提供这些示例性实施例仅为了公开本发明思想的示例并使得本领域技术人员理解本发明思想的本质。
在说明书中，应当理解，当一个元件称为在另一个层或衬底“上”时，它可以直接在该另一个元件上，或者也可以存在插入的元件。此外，应当理解，当将栅电极称为在沟道区上时，它可以在沟道区上或者旁边。在图中，为了图示的清楚，夸大了元件的厚度。本文中使用的术语仅为了描述特定实施例，而不是意图限制所公开的内容。在本文中所使用的单数形式的“一”、“一个”和“该”也意图包括复数形式，除非上下文另外明确地指出。此外，术语一、一个等的使用并不表示数量的限制，而是表示存在至少一个所引用的项目。术语“第一”、“第二”等的使用并不意味着任何特定的顺序，使用它们是为了标明单个的元件。此外，术语第一、第二等的使用并不表示任何顺序或重要性，而是用于将一个元件与另一个区分开来。还应当理解，在本说明书中使用的术语“包含”和/或“包含……的”或者“包括”和/或“包括……的”指明了存在所陈述的特征、区域、整数、步骤、操作、元件和/或部件，但是不排除存在或添加一个或多个其他特征、区域、整数、步骤、操作、元件、部件、和/或它们的组合。在图中，图中相同的附图标记表示相同的元件。为了清楚起见，附图的形状、尺寸和区域等可能被夸大。
图1是根据一个发明思想的半导体器件的电路图。
参考图1，包括在该半导体器件中的晶体管包括对在第一源/漏极SD1和第二源/漏极SD2之间形成的沟道区C进行控制的栅极G。栅极G包括第一子栅SG1和第二子栅SG2。沟道区C包括与第一子栅SG1相邻的第一沟道区C1和与第二子栅SG2相邻的第二沟道区C2。第一子栅SG1与第一源/漏极SD1相邻地布置，第二子栅SG2与第二源/漏极SD2相邻地布置。第一沟道区C1可以由施加到第一子栅SG1的电压控制，第二沟道区C2可以由施加到第二子栅SG2的电压控制。第一源/漏极SD1和第二源/漏极SD2之间的电荷迁移可以从第一沟道区C 1到第二沟道区C2进行，反之亦然。可以独立控制施加到第一子栅SG1的电压和施加到第二子栅SG2的电压，以使得可能由所述子栅SG1和SG2在第一源/漏极SD1和第二源/漏极SD2处产生的泄漏电流最小化。另外，可以改进该晶体管的亚阈值特性。可以设计具有上述结构的晶体管来降低阈值电压。因此，可以增加导通电流（on-current）。
具有图1中的电路结构的晶体管可以应用于各种半导体装置。例如，该晶体管可以用作置于DRAM或SRAM中的单元阵列区域或外围电路区域中的MOS晶体管。可替换地，该晶体管可以用作非易失性存储器装置中的选择晶体管，诸如串选择晶体管或者地选择晶体管。
作为一个详细的示例，具有图1所示电路结构的晶体管可以用作逻辑电路中的AND门。下面的表1是包括子栅SG1和SG2的晶体管的逻辑表。
表1
如表1中所示，当子栅SG1和SG2处于“ON”状态时，整个栅极G导通。另一方面，当子栅SG1和SG2中的至少一个处于“OFF”状态时，整个栅极G关断。
现在将在下文中详细描述实现具有图1中的电路结构的晶体管的示例。
图2是根据本发明思想的一个实例的半导体器件的截面图。
参考图2，栅极G布置在衬底1上。衬底1可以包括半导体材料。衬底1可以包括，例如，单晶硅。与栅极G的相对的两侧相邻地在衬底1中形成第一杂质注入区10和第二杂质注入区20。第一杂质注入区10和第二杂质注入区20可以分别与图1所示的第一源/漏极区SD1和第二源/漏极区SD2相对应。栅极G可以包括第一子栅图案SG1和第二子栅图案SG2。第一子栅图案SG1与第一杂质注入区10相邻地布置，第二子栅图案SG2与第二杂质注入区20相邻地布置。第一和第二子栅图案SG1和SG2布置在第一和第二杂质注入区10和20之间的沟道区上。第一杂质注入区10可以延伸到第一子栅图案SG1的下部，但是不到达第二子栅图案SG2的下部。也就是说，第一杂质注入区10并不与第二子栅图案SG2垂直地交叠。第二杂质注入区20可以延伸到第二子栅图案SG2的下部，但是不到达第一子栅图案SG1的下部。也就是说，第二杂质注入区20并不与第一子栅图案SG1垂直地交叠。
第一子栅SG1和第二子栅SG2可以分别包括选自包括如下材料的组中的至少一种材料：掺杂半导体材料（例如，掺杂硅、掺杂锗等）、导电金属氮化物（例如，氮化钛、氮化钽等）、金属（例如，钨、钛、钽等）、以及金属半导体化合物（例如，硅化钨、硅化钴、硅化钛等）。
第一栅极绝缘体32插入在第一子栅图案SG1和衬底1之间，第二栅极绝缘体42插入在第二子栅图案SG2和衬底1之间。第二栅极绝缘体42延伸以被插入在第一子栅图案SG1和第二子栅图案SG2之间。尽管在图2中示出第二栅极绝缘体42延伸以被插入在第一子栅图案SG1和第二子栅图案SG2之间，但也可以不是第二栅极绝缘体42而是第一栅极绝缘体32延伸以被插入在第一子栅图案SG1和第二子栅图案SG2之间。栅极绝缘体32和42可以由选自包含下列材料的组中的一种材料制成：氧化硅、氮化硅和高k电介质材料。如果第一和第二子栅图案SG1和SG2中的至少一个由含金属的材料制成，则插入在该子栅图案和衬底1之间的栅极绝缘体可以由高k电介质材料制成。
压盖图案50置于第一子栅图案SG1和第二子栅图案SG2上。第一子栅图案SG1的一个侧面和第二子栅图案SG2的另一个侧面覆盖有绝缘隔离物52。压盖图案50可以包括氮化硅、氧化硅或氧氮化硅。
已经参考图2描述了具有图1中的电路结构的晶体管布置于衬底1上的构造。现在，下面将详细描述具有图1中的电路结构的晶体管置于衬底1中的构造。
图3A是根据本发明思想的另一个示例的半导体器件的截面图。
参考图3A，将隔离层（STI）3置于衬底1上以限定有源区。在衬底1中，第一子栅图案SG1和第二子栅图案SG2布置成与隔离层3间隔开。衬底1可以利用例如P型杂质掺杂。第一子栅图案SG1布置于第二子栅图案SG2下方。压盖图案50置于第二子栅图案SG2上。压盖图案50的顶面可以与衬底1的顶面具有相同的高度。第一栅极绝缘体32插入在第一子栅图案SG1的侧面与衬底1之间以及第一子栅图案SG1的底面与衬底1之间。第二栅极绝缘体42插入在第二子栅图案SG2的侧面与衬底1之间以及第一子栅图案SG1与第二子栅图案SG2之间。第一杂质注入区10和第二杂质注入区20与第二子栅图案SG2的相对侧邻近地形成于衬底1中。第一杂质注入区10和第二杂质注入区20可以利用例如N型杂质掺杂。第一和第二杂质注入区10和20中的至少一个可以具有约5至20纳米（nm）的宽度。
第一杂质注入区10的深度可以与第二杂质注入区20的深度不同。第一杂质注入区10可以延伸成具有比从衬底1的表面到第一子栅图案SG1的顶面的深度更大的深度。第二杂质注入区20的深度D2可以小于第一杂质注入区10的深度D1。第二杂质注入区20的底面可以高于第二子栅图案SG2的底面。第一和第二杂质注入区10和20之间的沟道区可以是U形的。
第一焊盘61和第二焊盘62彼此间隔开地置于衬底1上。第一焊盘61与第一杂质注入区10接触，第二焊盘62与第二杂质注入区20接触。例如，可以通过用与第一和第二杂质注入区10和20相同的N型杂质掺杂多晶硅层来形成第一焊盘61和第二焊盘62。可替换地，第一和第二焊盘61和62可以分别由导电层制成。第一和第二焊盘61和62中每一个的宽度W1可以大于第一和第二杂质注入区10和20中至少一个的宽度W2。
图3A中的半导体器件具有埋在衬底1中的栅极结构。
在图3A所示的半导体器件中，可以通过向第一子栅SG1和第二子栅SG2施加不同的电压，来防止由栅极感应漏极泄漏电流（GIDL）现象产生的泄漏电流。另外，该半导体器件可设计成使包括子栅SG1和SG2的晶体管的阈值电压降低。因此，在该半导体器件的操作期间，可以增加导通电流。现在将在下文中详细描述这一点。
典型的凹沟道阵列晶体管（RCAT）或者掩埋沟道阵列晶体管（BCAT）具有这样的结构：一个栅极的至少一部分掩埋在衬底中。该结构可以类似于图3中第一子栅SG1和第二子栅SG2彼此连接而其间没有插入栅极绝缘体42的结构。在这种结构中，源极和漏极可以布置于衬底的表面上。因此，源/漏极和栅极在衬底中彼此水平交叠。随着源/漏极和栅极的水平交叠面积增加，由GIDL现象产生泄漏电流的可能性也增加。当施加到与源/漏极相邻的栅极的电压和施加到源/漏极的电压之间的差别大时，更容易发生GIDL现象。例如，当第一电压V1施加到源/漏极并且第二电压V2施加到栅极时，源/漏极电压和栅极电压之间的差是V2-V1。
然而，如图3A所示，栅极被分成第一子栅SG1和第二子栅SG2。例如，当第一电压V1施加到第二杂质注入区20并且第二电压V2施加到第一杂质注入区10时，可以向与第二杂质注入区20相邻的第二子栅SG2施加第一电压V1与第二电压V2之间的电压。当向第二子栅SG2施加电压(V2+V1)/2时，第二子栅SG2和第二杂质注入区20上的电压差是(V2-V1)/2。也就是说，电压差(V2-V1)/2小于单个栅电极的结构（下文中称为单栅电极结构）中的电压差。因此，可以使GIDL现象的发生最小化。
在BCAT结构中，一个栅电极掩埋在衬底中。如果栅电极与源/漏极间隔开地掩埋在衬底中以便仅使得GIDL现象的发生最小化，则栅极对电场的影响减小，从而源/漏极电阻增加。然而，在图3A的结构中由于第二子栅SG2与第二杂质注入区20水平交叠，所以可以防止源/漏极电阻的增加。
图3A的结构可以设计成使阈值电压下降。由于阈值电压下降，所以在工作过程中可以增加导通电流。当阈值电压下降时，泄漏电流产生的概率增加。然而，如前所述，向子栅SG1和SG2施加不同的电压以使泄漏电流的产生最小化。因此，由于该设计在降低阈值电压的同时使得泄漏电流的产生最小化，所以在工作过程中可以增加导通电流。
即使在典型的BCAT结构中，随着集成密度的增加栅极的临界尺寸（CD）减小，从而使得晶体管的特性退化并且时段阈值电压分布增加。然而，根据本发明思想，通过增加子栅的宽度并且将杂质注入区10和20的宽度减小到约5纳米的水平，使得沟道相对加长。因此，可以增强阈值电压下的电压-电流图的摆幅特性（亚阈值摆幅特性），并且可以改进阈值电压分布。此外，不将杂质注入区10和20的宽度减小到约5至20纳米的水平，而是布置分别具有大于该水平的宽度的第一和第二焊盘61和62，以容易地执行随后在焊盘61和62上形成接触的过程，并且减小该接触的电阻。
图3B是根据本发明思想的又一示例的半导体器件的截面图。图3B示出了将本发明思想应用于垂直沟道阵列晶体管（VCAT）结构的示例。
参考图3B，第二杂质注入区20形成在衬底1的表面上，第一杂质注入区10在第二杂质注入区20下方形成在衬底1中。第二杂质注入区20和第一杂质注入区10之间的沟道区C在衬底1中垂直地形成。在衬底1中，第一子栅图案SG1和第二子栅图案SG2彼此垂直交叠地与沟道区C相邻地布置。第一杂质注入区10的底面低于第一子栅图案SG1的顶面，第二杂质注入区20的底面高于第二子栅图案SG2的底面。
在图3B中，未示出隔离层和栅极绝缘体。衬底1在子栅图案SG1和SG2的相对侧的方向上延伸至第一杂质注入区10的底部。沟道区C可以连接到衬底1的下部。
现在，将参照附图在下文中更充分地描述本发明思想的实施例。
<实施例1>
图4是根据本发明思想的第一实施例的半导体器件的俯视图，图5是沿着图4中的线A-A'、B-B'和C-C'截取的截面图。图6A是根据本发明思想的第一实施例的单元存储器的电路图。根据本发明思想的第一实施例的半导体器件可以是具有掩埋在衬底中的栅极和U形沟道结构的DRAM器件。
参考图4和5，隔离层（FOX）3置于衬底1上以限定有源区AR。衬底1包括单元阵列区域CAR和外围电路区域PCR。在单元阵列区域CAR中，多条平行位线BL（80b）设置在衬底1上，当在平面内看时，所述位线BL在第一方向X上延伸。多条平行字线WL在从平面内看正交于第一方向X的第二方向Y上布置在衬底1上。有源区AR位于字线WL和位线BL的交叉处。有源区AR在平面内看时是条形的，并且可以布置成在既不垂直于第一方向X也不垂直于第二方向Y的第三方向S上是长的。第四方向Z是正交于第一、第二和第三方向X、Y、S的方向。在图5中，沿着线A-A'截取的截面表示Z-S截面，沿着线B-B'截取的截面表示Z-Y截面，沿着线C-C'截取的截面表示Z-X截面。每个字线WL包括第一子字线SWL1和第二子字线SWL2。
第一子栅SG1在第二方向Y上延伸以构成第一子字线SWL 1。第二子栅SG2在第二方向Y上延伸以构成第二子字线SWL2。第一子栅SG1布置在第二子栅SG2下方。第一栅极绝缘体插入在第一子栅SG1和衬底1之间，第二栅极绝缘体42插入在第二子栅SG2和衬底1之间。第二栅极绝缘体42延伸以被插入在第一子栅SG1和第二子栅SG2之间。
第一杂质注入区SD1（10）和第二杂质注入区SD2（20）与第二子栅SG2的相对侧相邻地形成在衬底1上。第一和第二杂质注入区SD1（10）和SD2（20）可以具有相同的深度。然而，第一杂质注入区SD1（10）可以从衬底1的表面延伸到衬底1内，从而比第二杂质注入区SD2（20）更深。即，第一杂质注入区SD1（10）的底面可以低于第二杂质注入区SD2（20）的底面。第一杂质注入区SD1（10）的底面低于第一子栅SG1的顶面。因此，第一杂质注入区SD1（10）的底面可以布置成与第一子栅SG1的侧壁相邻。第二杂质注入区SD2（20）的底面高于第二子栅SG2的底面。第一和第二杂质注入区SD1（10）和SD2（20）中的至少一个可以具有约5至20纳米（nm）的宽度。衬底1可以利用例如P型掺杂剂进行掺杂。第一和第二杂质注入区SD1（10）和SD2（20）可以利用例如N型掺杂剂掺杂。在本发明思想中，第一和第二杂质注入区SD1（10）和SD2（20）的水平宽度可以减少至约5纳米的水平，以相对地增加第一和第二子栅SG1和SG2的宽度。因此，沟道长度相对增加，从而改进亚阈值特性和阈值电压分布。
第一子栅SG1和第二子栅SG2都可以由导电材料制成。例如，第一子栅SG1和第二子栅SG2都可以包括选自包括下列材料的组中的至少一种：掺杂半导体材料（例如，掺杂硅、掺杂锗等）、导电金属氮化物（例如，氮化钛、氮化钽等）、金属（例如，钨、钛、钽等）、以及金属半导体化合物（例如，硅化钨、硅化钴、硅化钛等）。栅极绝缘体32和42都可以由氮化物和/或氧氮化物制成。第一压盖图案50布置于第二子栅SG2上。第一压盖图案50的顶面可以与衬底1的顶面共面。第一压盖图案50可以包括诸如氧化硅、氮化硅和氧氮化硅之类的绝缘体材料。
在该实施例中，第一压盖图案50的底面与第二栅极绝缘体42的顶面接触，并且第一压盖图案50的侧面与衬底1和/或隔离层3接触。在替换实施例中，第二栅极绝缘体42延伸以被插入在压盖图案50与衬底1之间和/或第一压盖图案50与隔离层3之间。尤其在这种情况下，第一压盖图案50由氮化硅制成，第二栅极绝缘体42由氧化硅制成。插入在第一压盖图案50与衬底1之间的第二栅极绝缘体42可以用作缓冲层以减轻单晶硅衬底1和氮化硅第一压盖图案50之间的应力。
参考图5的B-B'截面，第二方向Y上的第一子字线SWL1的长度可以大于第二方向Y上的第二子字线SWL2的长度。第一子字线SWL1的端部的侧壁不与第二子字线SWL2的端部的侧壁对准。第二子字线SWL2的端部并不覆盖第一子字线SWL1的端部，而是将其暴露。压盖图案50可以覆盖第二子字线SWL2的端部的侧壁和第一子字线SWL1的顶面。
回到图5中的A-A'截面，第一焊盘61布置于衬底1上与第一杂质注入区SD1（10）接触，第二焊盘62布置于衬底1上与SD2（20）接触。第一和第二焊盘61和62都可以由掺杂多晶硅或者导电材料制成。第一和第二焊盘61和62中的每一个都可以具有比第一和第二杂质注入区SD1（10）和SD2（20）中的每一个更大的宽度。因此，不将第一和第二杂质注入区SD1（10）和SD2（20）中每一个的宽度减小到约5至20纳米（nm）的水平，而是布置宽度均大于该水平的第一和第二焊盘61和62，以便容易执行随后在焊盘61和62上形成接触（底部电极接触65和位线接触80e）的过程并且减小接触处电阻。
在这个实施例中，第一和第二焊盘61和62在隔离层3上方凸出。然而，第一和第二焊盘61和62中的每一个都可以低于隔离层3布置，使其顶面与隔离层3的顶面具有相同或相似的高度。
第一层间电介质70布置在焊盘61和62上。位线BL（80b）布置在第一层间电介质70上。位线BL（80b）可以连接到位线接触80e，该位线接触80e穿过第一层间电介质70与第一焊盘61接触。位线BL（80b）和位线接触80e可以集成为一个主体或者被分开形成。位线BL（80b）和位线接触80e可以分别包括选自包括下述材料的组中的至少一种：掺杂半导体材料（例如，掺杂硅、掺杂锗等）、导电金属氮化物（例如，氮化钛、氮化钽等）、金属（例如，钨、钛、钽等）、以及金属半导体化合物（例如，硅化钨、硅化钴、硅化钛等）。第二压盖图案81b可以布置在位线BL（80b）上。位线BL（80b）的侧壁可以被第一绝缘隔离物82b覆盖。第一层间电介质70不能围绕外围电路区域PCR中的外围电路晶体管PTR布置。
用于向位线BL（80b）施加电压的外围电路晶体管PTR可以与位线BL（80b）的端部相邻地布置在外围电路区域PCR中。外围电路晶体管PTR包括外围栅极绝缘体71和置于其上的外围栅极PG。外围栅极PG可以包括第一外围栅极图案72a和置于其上的第二外围栅极图案80a。第二外围栅极图案80a可以包括与位线BL（80b）相同的材料。第三压盖图案81a可以布置在外围栅极PG上。另外，第二外围栅极图案80a和所述位线可以用相同的厚度以相同的高度来布置。
第三压盖图案81a可以由与第二压盖图案81b相同的材料制成。外围栅极PG的侧壁用第二绝缘隔离物82a覆盖。第二绝缘隔离物82a和第一绝缘隔离物82b可以包括相同的材料。在外围电路区域PCR中，第一外围源/漏极区83a和第二外围源/漏极区83b与外围栅极PG相邻地布置在衬底1上。绝缘隔离物82a和82b的侧壁用第二层间电介质73覆盖。第二层间电介质73可以在单元阵列区域CAR中覆盖第一层间电介质70的顶面，而在外围电路区域PCR中覆盖衬底1的顶面。第一和第二层间电介质70和73可以分别由基于氧化硅、氮化硅或氧氮化硅的材料制成。第二层间电介质73的顶面可以与压盖图案81a和81b的顶面共面。
在单元阵列区域CAR中，下电极接触65布置成穿过第二层间电介质73和第一层间电介质70连接到第二焊盘62。数据存储元件可以布置在第二层间电介质73上以便与下电极接触65连接。在该实施例中，电容器CA将被示例性地描述为数据存储元件。电容器CA可以包括下电极93、上电极91和插入在二者之间的电介质层92。下电极93可以呈现杯子的形状。上电极91可以是水平延伸以覆盖所有相邻的下电极93的共用电极。支撑层74可以布置在上电极91和第二层间电介质73之间。支撑层74可以布置在下电极93下方，以防止下电极93倒下，即，保持住下电极93。支撑层74可以包括绝缘材料。在图5中，示出了支撑层74布置在下电极93的下部处。然而，支撑层74可以另外或单独地布置在下电极93的中部处和/或上部处。
电介质层92可以水平延伸成布置在支撑层74和上电极91之间。支撑层74可以是外围电路区域PCR中的第二层间电介质73。
第一子字线端部接触76和第二子字线端部接触75可以分别穿过支撑层74、第二层间电介质73、第一层间电介质70和第一压盖图案50连接到第一子字线SWL1的端部和第二子字线SWL2的端部。尽管未示出，但第一子字线端部接触76和第二子字线端部接触75可以分开以连接到独立操作的外围电路晶体管。因此，第一子字线端部接触76和第二子字线端部接触75可以分别用作将电压独立地施加到第一子字线SWL 1和第二子字线SWL2所经的路径。
位线端部接触77穿过支撑层74和第二压盖图案81b连接到位线BL（80b）端部。在外围电路区域PCR中，位线电压施加互连84布置在支撑层74上以连接到位线端部接触77。外围接触78穿过支撑层74和第二层间电介质73将第一外围源/漏极区83a和位线电压施加互连84彼此连接。
在图4和5中的DRAM器件中，两个相邻的单元存储器对称地布置以共享一个位线接触80e和第一杂质注入区SD1（10）。在根据本发明思想的该实施例的DRAM器件中，一个单元存储器可以包括一个晶体管和一个电容器。
图6A是根据本发明思想的一个实施例的单元存储器的电路图。
在图6A中，第一杂质注入区SD1可以与位线节点相对应，第二杂质注入区SD2可以与存储节点相对应。
参考图5和图6，现在将描述DRAM器件的操作方法。作为一个例子，下面的表2示出了在读、写‘1’、写‘0’和待机（或预充电）状态下施加到第一子字线SWL1的电压、施加到第二子字线SWL2的电压、施加到所选单元存储器的位线BL的电压。
表2
SWL1 SWL2 BL 衬底
读 VPP VPP VCC/2 Vbb1
写‘0’ VPP VPP 0V Vbb1
写‘1’ VPP VPP VCC Vbb1
待机 负电压（Vbb2） ＞Vbb2 VCC/2 Vbb1
如表2中所示，在读和写操作期间，向所选单元存储器中的第一子字线SWL1和第二子字线SWL2施加相同的电压（高电压VPP）。此时，高电压VPP可以是例如，约0.3伏特的电压。在数据‘1’的写操作过程中，向位线BL施加电源电压VCC。例如，可以将约2.0伏的电压施加到位线BL。此时，例如约2.0伏的电源电压可以被写入到电容器CA。第一负偏置电压Vbb1（例如，-0.4伏）也可以施加到衬底1。
在工作前的保持（或待机）状态下，第二负偏置电压，例如，负电压（更具体地，例如，-0.4伏）可以施加到第一子字线SWL1，高于第二负偏置电压的电压，例如0伏，可以施加到第二子字线SWL2。此时，例如，被写入到电容器CA中的电源电压VCC（例如，2伏）可以施加到第二杂质注入区SD2（20）（对应于存储状态）。第二子字线SWL2处的电压与第二杂质注入区SD2处的电压之间的电压差可以约为电源电压VCC（例如2伏）。
在第一子字线SWL1和第二子字线SWL2彼此粘附以构成一个字线的结构中，第二负偏置电压（例如，-0.4伏）也可以施加到第二子字线SWL2。因此，第二子字线SWL2处的电压与第二杂质注入区SD2处的电压之间的电压差可以是VCC+（Vbb2的绝对值），例如，约2.4伏。由于该电压差大于作为本发明思想的电压差的电源电压（例如，2伏），所以发生GIDL现象的可能性增加。类似地，当电容器下方的第二杂质注入区SD2（20）中产生泄漏电流时，在电容器中存储的电荷丢失，从而导致数据丢失。
然而，在本发明思想中，高于第二负偏置电压Vbb2的高电压施加到第二子字线SWL2上以减少第二子字线SWL2处的电压与第二杂质注入区SD2（20）处的电压之间的电压差。因此，在根据本发明思想的结构中，能够减少GIDL现象产生泄漏电流的可能性。因此，可以增强电容的电荷存储能力以提高可靠性。
这将在下文中详细描述。在下文的描述中，第二杂质注入区SD2（20）可以对应于存储节点S，第一杂质注入区SD1（10）可以对应于位线节点D。
图6B和图6C是分别示出了在根据本发明思想的结构（发明结构）中产生的泄漏电流的量和在单栅电极结构中产生的泄漏电流的量的图表。
在图6B中，水平轴上的VGS可以表示栅极G和存储节点S之间的电压差。在单栅电极的情况下，如上所述，VGS可以是VCC+│Vbb2│，而在本发明思想中，VGS可以对应于VCC。因此，由GIDL现象在源极区中产生的泄漏电流的量减少，并且数据保持性能可以增强。
图6C是示出在根据本发明思想的发明结构（a）中产生的泄漏电流的量和在单栅电极结构（b）中产生的泄漏电流的量的模拟图像。
参考图6C，在发明结构（a）中，子栅SG1和SG2分别具有约40纳米（nm）的宽度，杂质注入区SD1和SD2分别具有约8nm的宽度。当约-0.4伏,0.2伏和0.2伏的电压分别施加到第一子栅SG1、第二子栅SG2和第二杂质注入区SD2时，在第二杂质注入区SD2中的‘A’部分中产生弱的泄漏电流。另一方面，在单栅电极结构（b）中，栅极G具有约20nm的宽度，杂质注入区SD1和SD2分别具有约20nm的宽度。当约-0.4伏和2.0伏的电压分别施加到栅极G和第二杂质注入区SD2时，在第二杂质注入区SD2中的‘B’部分处产生相对较大的泄漏电流。更具体而言，此时，泄漏电流的量和最大能带弯曲率（最大BB率）在下表3中示出。最大BB率是指产生泄漏电流时的空穴数目，即，产生泄漏电流时的空穴产生率。泄漏电流的量随着最大BB率减小而减小。
表3
如表3中所示，可以理解在发明结构（a）中的泄漏电流的量比单栅电极结构（b）中的小很多。
在图5所示的发明结构中，阈值电压可以被设计成低的，以增加在诸如读/写的操作状态下的导通电流。当阈值电压下降时，在待机状态下泄漏电流产生的可能性增加。然而，如前所述，可以通过向子栅SG1和SG2施加不同的电压使得泄漏电流的产生最小化。因此在待机状态下泄漏电流的产生可以最小化，并且可以在工作时增加导通电流。现在将在下文中详细描述这一点。
图6D至图6F是示出在根据本发明思想的一种结构（发明结构）中产生的位线节点和存储节点之间的电流的量（IDS）和在单栅电极结构中产生的位线节点和存储节点之间的电流的量（IDS）的图表。
参考图6D，第一条曲线图G1示出了在仅包括一个栅电极并且具有特定阈值电压Vth的结构中VGS和IDS之间的关系，第二条曲线图G2示出了当在发明结构中阈值电压Vth减少ΔV时VGS和IDS之间的关系。如上所述，根据本发明思想，由于向两条子字线施加不同的电压以使得泄漏电流的产生最小化，所以可以将更低的负电压施加到第一子字线SWL1。因此，发明结构中的阈值电压Vth可以比单栅电极结构减少ΔV。第二条曲线图G2可以对应于平行平移了ΔV的第一条曲线图G1。在第一和第二条曲线图G1和G2中，当施加作为数据‘1’写入电压的高电压VPP时，位线节点和存储节点之间的电流量（IDS）增加+ΔIDS。这一点在线性图中比在对数图中得到更清楚的理解。因此，可以理解，将阈值电压设计得低以在诸如写操作的操作状态下增加导通电流。
图6F中的曲线图示出了通过模拟发明结构（a）和单栅电极结构（b）中的VDS和IDS之间关系获得的结果。例如，当VDS为约1伏时，位线节点和存储节点之间的电流量（IDS）可以比单栅电极结构中增加+ΔIDS。
通过图6D至图6F，可以理解，与单栅电极结构相比，发明结构中位线节点和存储节点之间的电流量（IDS），即操作状态的导通电流，可以增加。
在下面的表4中示出了通过模拟图6C中的发明结构（a）和单栅电极结构（b）的电学特性得到的结果。
表4
如表4中所示，与单栅电极结构相比，发明结构中阈值电压降低。另外，亚阈值摆幅在发明结构和单栅电极结构中分别是134和159。也就是说，发明结构中的亚阈值摆幅小于单栅电极结构中的亚阈值摆幅。“亚阈值摆幅”是指将电流减小阈值电压下的电流值的十分之一（1/10）所需的电压量。由于亚阈值摆幅减少，所以改进了晶体管性能。因此，可以理解，亚阈值特性可以改进。另外，可以理解，当VGS为3.0伏时，发明结构中的饱和电流值（IDSAT）与单栅电极结构中的饱和电流值相比有所增加。
图7至图24是示出制造具有图5所示截面的半导体器件的过程的截面图。
参考图7，在衬底1上形成隔离层3以限定有源区AR。可以通过浅沟槽隔离（STI）的方式形成隔离层3。隔离层3可以由氮化硅、氧化硅、氧氮化硅等形成。在单元阵列区域CAR中，通过离子注入在衬底1中的有源区AR的整个表面上形成第二杂质注入区20。第二杂质注入区可以用例如N型杂质掺杂。尽管未示出，但是可以在形成第二杂质注入区20之前在衬底1上形成多个阱区。
参考图8，在衬底1上形成第一掩模图案M1。第一掩模图案M1形成为具有第一开口99，第一开口99限定了布置子字线SWL1和SWL2的区域。第一掩模图案M1可以是诸如氮化硅的硬掩模图案或者光致抗蚀剂图案。在单元阵列区域CAR中，使用第一掩模图案M1作为蚀刻掩模来对衬底1和隔离层3进行蚀刻，以形成在第二方向Y上延伸的多个线型凹槽5。
参考图9，除去第一掩模图案M1。如果第一掩模图案M1是光致抗蚀剂图案，则可以通过灰化工艺将其除去。如果第一掩模图案M1由氮化硅形成，则可以通过使用磷酸等的清洗工艺将其除去。在形成凹槽5的地方在衬底1上形成第一栅极绝缘体32。可以通过原子层沉积（ALD）或者化学气相沉积（CVD）形成第一栅极绝缘体32，并且可以由例如氧化硅形成第一栅极绝缘体32。在形成第一栅极绝缘体32的地方在衬底1的整个表面上共形地形成第一子栅层30。可以将第一子栅层30形成为至少比将在随后的工艺中形成的第一子栅SG1更厚。
参考图10，在衬底1上形成第一牺牲层7以填充凹槽5。第一牺牲层7由关于第一子栅层30具有蚀刻选择性的材料形成。第一牺牲层7可以由例如氧化物形成。第一牺牲层7被平坦化以使得第一牺牲层7的表面与第一子栅层30的表面齐平或比其更低。
参考图11，调整蚀刻工艺配方，使得第一牺牲层7和第一子栅层30几乎以1比1的比例被蚀刻。由此，第一牺牲层7和第一子栅层30同时被完全蚀刻。在该蚀刻期间，第一牺牲层7用于保护和防止布置在凹槽5中的第一子栅层30被蚀刻。可以持续该蚀刻，直到第一子栅层30保留在凹槽5中的部分具有期望的厚度。保留在凹槽5中的第一子栅层30的顶面可以低于第二杂质注入区20的底面。由于该蚀刻，第一牺牲层7被完全除去，并且第一子栅SG1（或者第一子字线SWL1）形成在凹槽5中。由于蚀刻损伤发生在暴露的未被第一子栅SG1覆盖的第一栅极绝缘体32上，所以可以除去第一栅极绝缘体32。因此，可以暴露隔离层3和衬底1的顶面。
参考图12，在衬底1的整个表面上共形地形成第二栅极绝缘体42。可以通过热氧化、原子层沉积（ALD）或者化学气相沉积（CVD）形成第二栅极绝缘体42，并且可以由例如氧化硅形成第二栅极绝缘体42。第二栅极绝缘体42可以具有与第一栅极绝缘体32相同（或相似）的厚度。在第二栅极绝缘体42上共形地形成第二子栅层40。可以将第二子栅层40形成为至少比将在随后的工艺中形成的第二子栅SG2更厚。
参考图13，在衬底1上形成第二牺牲层9以填充凹槽5。第二牺牲层9可以由关于第二子栅层40具有蚀刻选择性的材料形成。第二牺牲层9例如可以由例如氧化物形成。第二牺牲层9被平坦化以使得第二牺牲层9的顶面与第二子栅层40的顶面齐平或比其更低。
参考图14，调整蚀刻工艺配方，使得第二牺牲层9和第二子栅层40几乎以1比1的比率被蚀刻。由此，第二牺牲层9和第二子栅层40同时被完全蚀刻。在该蚀刻期间，第二牺牲层9用于保护和防止布置在凹槽5中的第二子栅层40被蚀刻。可以持续该蚀刻，直到第二子栅层40保留在凹槽5中的部分具有期望的厚度。由于该蚀刻，第二牺牲层9被完全除去，第二子栅SG2（或者第二子字线SWL2）形成在凹槽5中。由于蚀刻损伤发生在暴露的未被第二子栅SG2覆盖的第二栅极绝缘体42上，所以可以除去第二栅极绝缘体42。因此，可以暴露隔离层3和衬底1的顶面。
参考图15中的B-B'截面，在衬底1上形成第二掩模图案M2。第二掩模图案M2具有第二开口98以暴露第二子栅SG2的端部（即，第二子字线SWL2的端部）。第二掩模图案M2可以是诸如氮化硅的硬掩模图案或者光致抗蚀剂图案。在单元阵列区域CAR中，使用第二掩模图案M2作为蚀刻掩模来对第二子字线SWL2的端部进行蚀刻。此时，第二栅极绝缘体42的一部分可以被除去以暴露第一子字线SWL1的端部的顶面。
参考图16，除去第二掩模图案M2。如果第二掩模图案M2是光致抗蚀剂图案，则可以通过灰化工艺将其除去。如果第二掩模图案由氮化硅形成，则可以通过使用磷酸等的清洗工艺将其除去。在衬底1的整个表面上形成压盖层之后，执行平坦化工艺以在凹槽5中形成第一压盖图案50。第一压盖图案50可以由选自包括氮化硅、氧化硅和氧氮化硅的组中的至少一种材料形成。
参考图17，在衬底1上形成第三掩模图案M3。第三掩模图案M3可以在要形成第一杂质注入区SD1（10）的位置处具有第三开口97。第三掩模图案M3可以用作用于离子注入的掩模。向通过第三开口97暴露的衬底1注入杂质，以便在两个相邻的子字线SWL2之间形成第一杂质注入区10。第一杂质注入区10可以用与第二杂质注入区20相同的N型杂质掺杂。在这种情况下，可以使得第一杂质注入区10的底面低于第二杂质注入区20的底面。此外，可以使得第一杂质注入区20的底面低于第一子栅SG1的顶面。
参考图18，除去第三掩模图案M3。形成并图案化掺杂多晶硅层、掺杂单晶硅层或者导电层，以形成第一焊盘61和第二焊盘62。第一焊盘61形成为与第一杂质注入区SD 1（10）接触，第二焊盘62形成为与第二杂质注入区SD2（20）接触。如果第一和第二焊盘61和62由掺杂多晶硅或单晶硅形成，则它们可以用与第一和第二杂质注入区10和20相同的导电类型的杂质掺杂。
参考图19，在衬底1的整个表面上叠置第一层间电介质70并且将其图案化以暴露外围电路区域PCR中的衬底1的表面。在外围电路区域PCR中在暴露的衬底1上形成外围栅极绝缘体71。在外围栅极绝缘体71上形成第一外围栅极层72。可以由掺杂多晶硅或者含金属的材料形成第一外围栅极层72。
参考图20，对第一外围栅极层72执行蚀刻工艺，以暴露单元阵列区域CAR中的第一层间电介质70的顶面，而使第一外围栅极层72保留在外围电路区域PCR中。该蚀刻工艺可以是回蚀刻工艺或者化学机械抛光（CMP）工艺。
参考图21，图案化层间电介质70的一部分，使得形成暴露第一焊盘61的位线接触孔70a。当形成位线接触孔70a时，由于第一焊盘61具有大的面积，所以未对准的可能性减小。在衬底1的整个表面上形成位线层80。可以由含金属的材料形成位线层80。位线层80形成为填充位线接触孔70a。在位线层80上形成第二压盖81。
参考图22，在单元阵列区域CAR中，图案化第二压盖81和位线80，以形成位线80b和布置于其上的第二压盖81b。此时，在位线接触孔70a中形成位线接触80e。在外围电路区域PCR中，第二压盖81、位线层80和第一外围栅极层72连续被图案化以形成按此顺序叠置的第一外围栅极图案72a、第二外围栅极图案80a和第三压盖图案81a。在外围电路区域PCR中，通过使用第三压盖图案81a作为离子注入掩模，在衬底1上形成第一和第二杂质注入区83a和83b。可以用相同的材料同时形成第二外围栅极图案80a和位线80b。
参考图23，在衬底1的整个表面上共形地形成绝缘隔离层，然后各向异性地对其进行蚀刻以形成覆盖位线80b侧壁的第一绝缘隔离物82b和覆盖外围栅极PG的侧壁的第二绝缘隔离物82a。可以分别由例如氮化硅、氧氮化硅或氧化硅形成第一和第二绝缘隔离物82b和82a。
参考图24，在衬底1上形成第二层间电介质73之后，执行平坦化工艺以暴露第二和第三压盖图案81b和81a的顶面。在单元阵列区域CAR中，形成穿过第二层间电介质73和第一层间电介质70连接到第二焊盘62的下电极接触65。甚至在形成下电极接触65时，未对准的可能性也能够减少，这是因为第二焊盘62面积较大。在第二层间电介质73上形成支撑层74。可以由氧化硅、氮化硅或氧氮化硅形成支撑层74。形成穿过支撑层74连接到下电极接触65的下电极93。下电极93可以呈现杯子的形状。
参考图5，在单元阵列区域CAR中，形成电介质层92和上电极91以共形地覆盖下电极93。因此，完成了电容器CA。分别将第一子字线端部接触76和第二子字线端部接触75形成为穿过支撑层74、第二层间电介质73、第一层间电介质70和第一压盖图案50连接到第一子字线SWL1的端部和第二子字线SWL2的端部。在外围电路区域PCR中，将外围接触78形成为穿过支撑层74和第二层间电介质73连接到第一外围源/漏极区83a。在支撑层74上形成位线电压施加互连84以将位线端部接触77连接到外围接触78。因此，可以形成图5中所示的半导体器件。
<实施例2>
图25是根据本发明思想的第二实施例沿着图4中的线A-A'、B-B'和C-C'截取的截面图。
参考B-B'截面，第一子字线SWL1的端部和第二子字线SWL2的端部可以延伸到凹槽5外的衬底1的表面。第一子字线SWL 1的端部和第二子字线SWL2的端部可以形成台阶形状。第一压盖图案50不仅覆盖第一子字线SWL1的端部的顶面，还覆盖第二子字线SWL2的端部的顶面和侧面。与第一子字线SWL1的端部相邻的第一压盖图案50不与第一层间电介质70接触，但是可以与第二层间电介质73和支撑层74接触。第一子字线端部接触76和第二子字线端部接触75分别穿过支撑层74和第一压盖图案50连接到第一子字线SWL1的端部和第二子字线SWL2的端部。其他构造和操作方法与第一实施例中的相同。
图26至图31是示出制造具有图25中所示的截面的半导体器件的过程的截面图。
参考图26，类似于图10中的状态，形成第一牺牲层7以填充凹槽5，然后平坦化该第一牺牲层7以在形成第一子字线SWL1的端部的区域中在第一子栅层30上形成第四掩模图案M4。将第四掩模图案M4形成为以预定的距离与凹槽5的边缘和衬底1交叠。
参考图27，使用第四掩模图案M4作为蚀刻掩模来各向异性地对第一子栅层30和第一牺牲层7进行蚀刻。在这种情况下，使用关于第一牺牲层7和第一子栅层30不具有蚀刻选择性的蚀刻工艺配方进行蚀刻。因此，在凹槽5中形成第一子字线（SWL 1，SG1）。因为第一子字线（SWL1，SG1）的端部由于上覆的第四掩模图案M4而未被蚀刻，所以第一子字线（SWL1，SG1）形成为在衬底1上凸出。除去第四掩模图案M4。
参考图28，在衬底1上共形地形成第二绝缘层42和第二子栅层40。形成第二牺牲层9以填充凹槽5。第二牺牲层9被平坦化以暴露第二子栅层40的顶面。由于第一子字线SWL1的端部在衬底1的表面上凸出，所以第二子栅层40的高度在该部分上是最大的。因此，执行平坦化工艺以暴露该部分上的第二子栅层40的顶面。
参考图29，在第二子栅层40的暴露的顶面上形成第五掩模图案M5。可以将第五掩模图案M5形成得比第四掩模图案M4更窄。
参考图30，使用第五掩模图案M5作为蚀刻掩模来各向异性地对第二子栅层40和第二牺牲层9进行蚀刻，以在凹槽5中形成第二子字线（SWL2，SG2）。第二子字线SWL2的端部形成为暴露第一子字线SWL1的端部。除去第五掩模图案M5。
参考图31，在衬底1的整个表面上形成第一压盖50。形成第六掩模图案M6以覆盖第一子字线SWL1的端部和第二子字线SWL2的端部。通过使用第六掩模图案M6作为蚀刻掩模来进行各向异性回蚀刻工艺，在凹槽5中形成第一压盖图案50。可以将第一压盖图案50形成为共形地覆盖第一和第二子字线SWL1和SWL2的端部。
在随后的工艺中，除去第六掩模图案M6。可以执行与第一实施例中相同（或相似）的工艺以形成图25所示的半导体器件。
<实施例3>
图32是根据本发明思想的第三实施例沿着图4中的线A-A'、B-B'和C-C'截取的截面图。
参考图32中的B-B'截面，第一子字线SWL1的端部和第二子字线SWL2的端部布置在凹槽5中而不在衬底1的表面上凸出。第一子字线SWL1的端部和第二子字线SWL2的端部都可以具有L形截面。第一子字线SWL1的端部的顶面可以与第二子字线SWL2的端部的顶面共面。第二子字线SWL2的端部没有被第一压盖图案50覆盖，第二牺牲层9可以保留。第一子字线端部接触76和第二子字线端部接触75可以穿过支撑层74、第二层间电介质73和第一层间电介质70连接到第一子字线SWL1的端部和第二子字线SWL2的端部。其他构造和操作方法可以与第一实施例中的相同（或相似）。
图33至图38是示出制造具有图32中所示的截面的半导体器件的过程的截面图。
参考图33，类似于图10中的状态，形成第一牺牲层7以填充凹槽5，然后平坦化该第一牺牲层7。之后，平坦化第一牺牲层7和第一子栅层30以暴露衬底1和隔离层3的顶面，而使得第一牺牲层7和第一子栅层30保留在凹槽5中。因此，第一子栅层30的端部的顶面可以与衬底1的顶面共面。
参考图34，在衬底1上形成第七掩模图案M7。将第七掩模图案M7形成为覆盖外围电路区域PCR和第一子栅层30的端部。使用第七掩模图案M7作为蚀刻掩模来各向异性地对第一子栅层30和第一牺牲层7进行蚀刻，以在凹槽5中形成第一子栅SG1（或第一子字线SWL1）。
参考图35，除去第七掩模图案M7。在衬底1上共形地形成第二栅极绝缘体42和第二子栅层40。并且形成第二牺牲层9以填充凹槽5。
参考图36，将第二牺牲层9和第二子栅层40平坦化以暴露衬底1和隔离层3的顶面，而使得第二牺牲层9和第二子栅层40保留在凹槽5中。因此，第二子栅层40的端部的顶面可以与衬底1的顶面共面。
参考图37，在衬底1上形成第八掩模图案M8。将第八掩模图案M8形成为覆盖外围电路区域PCR和第二子栅层40的端部。使用第八掩模图案M8作为蚀刻掩模各向异性地对第二子栅层40和第二牺牲层9进行蚀刻，以在凹槽5中形成第二子栅SG2（或者第二子字线SWL2）。
参考图38，除去第八掩模图案M8。在衬底1上叠置第一压盖层，并且然后对其进行平坦化以在凹槽5中形成第一压盖图案50并暴露第一和第二子字线SWL1和SWL2的顶面。在这种情况下，第八掩模图案M8下方的第二牺牲层9未除去而被保留。
其他形成步骤可以与第一实施例中的相同（或相似）。
<实施例4>
图39是根据本发明思想的第四实施例的半导体器件的俯视图，图40是沿着图39中的线A-A'截取的截面图。根据第四实施例的半导体器件可以是在水平方向上形成沟道的DRAM器件。
参考图39和图40，隔离层（FOX）3布置在衬底1上以限定有源区AR。在图39和图40中仅示出了单元阵列区域，而未示出外围电路区域。这是因为外围电路区域与第一实施例中的相同（或相似）。在衬底1上排列多条平行位线BL（80b），当在平面中看时这些位线在第一方向X上延伸。在衬底1上排列多条平行字线WL，当在平面中看时这些字线在正交于第一方向X的第二方向Y上延伸。有源区AR布置在字线WL和位线BL的交叉处。当在平面中看时，有源区AR具有条形的形状并且可以布置成在既不垂直于第一方向X也不垂直于第二方向Y的第三方向S上是长的。第四方向Z是正交于所有第一、第二、第三方向X、Y、S的方向。在图40中，沿着线A-A'截取的截面表示Z-S截面。每条字线WL包括平行地水平排列的第一子字线SWL1和第二子字线SWL2。
第一子栅SG1在第二方向Y上延伸以构成第一子字线SWL 1。第二子栅SG2在第二方向Y上延伸以构成第二子字线SWL2。第一子栅SG1布置在第二子栅SG2的一侧。第一栅极绝缘体32插入在第一子栅SG1和衬底1之间，第二栅极绝缘体42插入在第二子栅SG2和衬底1之间。第二栅极绝缘体42延伸以被插入在第一子栅SG1和第二子栅SG2之间。两条相邻的字线WL可以彼此对称。第一子字线SWL1的端部的宽度W4大于第一子字线SWL1的宽度W3。第二子字线SWL2的端部的宽度大于第二子字线SWL2的宽度。第一子字线SWL1的长度可以不同于第二子字线SWL2的长度。例如，第一子字线SWL1可以长于第二子字线SWL2。第一子字线SWL1的端部和第二子字线SWL2的端部可以Z字形布置。第一和第二子字线SWL1和SWL2的端部宽度和设置使得在形成用于向第一和第二子字线SWL1和SWL2施加电压的接触的过程中的随后工艺容易。
在两个相邻的第一子栅SG1之间在衬底1中形成第一杂质注入区SD1（10）。与第二子栅SG2相邻地在衬底1中形成第二杂质注入区SD2（20）。第一压盖图案50布置在字线WL上，第一压盖图案50的侧壁用第一绝缘隔离物52覆盖。第一焊盘61和第二焊盘62在相邻的字线WL之间布置在衬底1上。第一和第二焊盘61和62覆盖第一绝缘隔离物52的侧壁。其他构造和操作可以与第一实施例中的相同（或相似）。
图41至图45是示出制造具有图40中所示截面的半导体器件的过程的截面视图。
参考图41，在衬底1上形成隔离层3以限定有源区。在衬底1上形成第一栅极绝缘体32。可以通过热氧化的方式形成第一栅极绝缘体32。在第一栅极绝缘体32上叠置第一子栅层并对其进行图案化，以形成跨越衬底1的多条平行的第一子字线（或第一子栅）SG1。第一子字线SG1可以由选自包括下列材料的组中的至少一种材料形成：掺杂半导体材料（例如，掺杂硅、掺杂锗等）、导电金属氮化物（例如氮化钛、氮化钽等）、金属（例如，钨、钛、钽等）、以及金属半导体化合物（例如，硅化钨、硅化钴、硅化钛等）。在图案化工艺期间，第一栅极绝缘体32可以被图案化以暴露衬底1和隔离层3的顶面。
参考图42，在形成第一子字线SG1的衬底1的整个表面上形成第二栅极绝缘体42和第二子栅层40。可以通过诸如原子层沉积（ALD）之类的沉积方式来形成第二栅极绝缘体42。可以由与第一子栅层30相同（或相似）的材料形成第二子栅层40。
参考图43，平坦化第二子栅层40以暴露第一子字线SG1的顶面，同时将第二子栅层40形成为具有与第一子字线SG1的顶面共面的顶面。
参考图44，在第一子字线SG1和第二子栅层40上形成第一压盖图案50。使用第一压盖图案50作为蚀刻掩模来对第二子栅层40进行蚀刻以形成第二子栅SG2。在该蚀刻期间，也可以蚀刻第二栅极绝缘体42。第二栅极绝缘体42可以具有L形状并且被插入在第一子栅SG1和第二子栅SG2之间。
参考图45，使用第一压盖图案50作为离子注入掩模来向衬底1中掺入杂质，以同时形成第一杂质注入区10和第二杂质注入区20。在子栅SG1和SG2的侧壁上形成绝缘隔离物52。
作为随后的工艺，参考图40，在衬底1上叠置导电层，然后对其平坦化和图案化以形成与字线WL之间的有源区AR对齐的第一焊盘61和第二焊盘62。可以通过与第一实施例中相同的方式形成位线BL和电容器CA。
<实施例5>
图46是根据本发明思想的第五实施例沿着图39中的线A-A'截取的截面图。
参考图46，在根据本发明思想的半导体器件中，第一栅极绝缘体32插入在第一子栅SG1和衬底1之间。第二栅极绝缘体42插入在第二子栅SG2和衬底1之间。第一栅极绝缘体32具有L形截面并且插入在第一子栅SG1和第二子栅SG2之间。其他构造和操作与第一实施例中的相同（或相似）。
图47至图50是示出制造具有图46所示的截面的半导体器件的过程的截面图。
参考图47，在衬底1上形成隔离层3以限定有源区。在衬底1上形成第二栅极绝缘体42。可以通过热氧化的方式形成第二栅极绝缘体42。在第二栅极绝缘体42上叠置第二子栅层并对其进行图案化，以形成跨越衬底1的多条平行的第二子字线（或第二子栅）SG2。在图案化工艺期间，第二栅极绝缘体42可以被图案化以暴露衬底1和隔离层3的顶面。
参考图48，在形成第二子字线SG2的衬底1的整个表面上共形地形成第一栅极绝缘体32和第一子栅层30。可以通过诸如原子层沉积（ALD）之类的沉积方式形成第一栅极绝缘体32。
参考图49，平坦化第一子栅层30以暴露第二子字线SG2的顶面，同时将第一子栅层30形成为具有与第二子字线SG2的顶面共面的顶面。
参考图50，在第二子字线SG2和第一子栅层30上形成第一压盖图案50。使用第一压盖图案50作为蚀刻掩模对第一子栅层30进行蚀刻以形成第一子栅SG1。在该蚀刻期间，也可以蚀刻第一栅极绝缘体32。第一栅极绝缘体32可以具有L形状并且被插入在第一子栅SG1和第二子栅SG2之间。作为随后的工艺，可以执行与第四实施例中相同（或相似）的工艺以形成具有图46中所示截面的半导体器件。
<实施例6>
图51是根据本发明思想的第六实施例的半导体器件的俯视图。图52是沿着图51中线A-A'截取的截面图。现在将关于沟道垂直形成的DRAM器件来描述第六实施例。
参考图51和图52，隔离层（FOX）3布置在衬底1上以限定有源区AR。在图51和图52中仅示出了单元阵列区域而未示出外围电路区域。这是因为外围电路区域与第一实施例中的相同（或相似）。在衬底1上排列多条平行位线BL（80b），当在平面中看时，这些位线在第一方向X上延伸。在衬底1上排列多条平行字线WL，当在平面中看时，这些字线在正交于第一方向X的第二方向Y上延伸。有源区AR布置在字线WL和位线BL的交叉处。在平面中看时有源区AR具有条形形状，并且其可以被布置成在既不垂直于第一方向X也不垂直于第二方向Y的第三方向S上是长的。第四方向Z是正交于所有第一、第二、第三方向X、Y、S的方向。在图52中，沿着线A-A'的截面表示Z-S截面。每条字线Wl包括水平地平行排列的第一子字线SWL1和第二子字线SWL2。
第一子栅SG1在第二方向Y上延伸以构成第一子字线SWL 1。第二子栅SG2在第二方向Y上延伸以构成第二子字线SWL2。第一子栅SG1布置在第二子栅SG2下方。第一栅极绝缘体32插入在第一子栅SG1和衬底1之间、第二子栅SG2和衬底1之间、以及第一子栅SG1和第二子栅SG2之间。可以由相同的材料同时形成第一和第二子栅SG1和SG2。第一和第二子栅SG1和SG2中的每一个都可以具有半圆形的截面。
与第二子栅SG2相邻地在衬底1的表面上形成第二杂质注入区SD2（20）。在第一子栅SG1下方在衬底1上形成第一杂质注入区SD1（10）。第二杂质注入区SD2（20）的底面高于第二子栅SG2的底面。第一杂质注入区SD1（10）的顶面低于第一子栅SG1的顶面。隔离层（FOX）3的底面低于第一杂质注入区SD1（10）的底面。
相邻的字线WL可以彼此对称。位线接触39a布置在两个相邻的字线之间。位线接触39a穿过衬底1连接到第一杂质注入区SD1（10）。掩埋的绝缘隔离物图案37a插入在位线接触39a和字线WL之间。第四压盖图案41布置在衬底1上。位线接触39a可以凸出到衬底1之上并且其顶面与第四压盖图案41的顶面具有相同的高度。位线BL（80b）布置在位线接触39a上。第二压盖图案81b布置在位线BL（80b）上，第一绝缘隔离物82b布置在第二压盖图案81b的侧壁上。层间电介质73布置在第四压盖图案41上以覆盖第一绝缘隔离物82b的侧壁。下电极接触65穿过层间电介质73和第四压盖图案41连接到第二杂质注入区20。其他构造和操作与第一实施例中的相同。
图53至图71是示出制造具有图52所示的截面的半导体器件的过程的截面图。
参考图53，在衬底1上形成隔离层3以限定有源区AR。在衬底1上形成第九掩模图案M9。第九掩模图案M9具有开口96以部分暴露相邻隔离层3之间的中央部分。开口96可以是在第二方向Y上延伸的线型开口。
参考图54，使用第九掩模图案M9作为蚀刻掩模部分地对通过开口96暴露的衬底1和隔离层3进行蚀刻，以形成线型第一凹槽12。将第一凹槽12形成为具有第五深度D5和第五宽度W5。形成第一蚀刻保护隔离物13和第二蚀刻保护隔离物14以覆盖第一凹槽12的侧壁，同时暴露第一凹槽12的底部。可以通过沉积和各向异性蚀刻的方式形成第一和第二蚀刻保护隔离物13和14。由关于第二蚀刻保护隔离物14具有蚀刻选择性的材料形成第一蚀刻保护隔离物13。
参考图55，使用第一和第二蚀刻保护隔离物13和14作为蚀刻掩模来各向异性地对第一凹槽12的底面进行蚀刻，以形成第一凹槽12下方的第二凹槽15。第二凹槽15具有第六深度D6和第六宽度W6。第六深度D6可以大于第五深度D5，第六宽度W6可以小于第五宽度W5。
参考图56，使用第九掩模图案M9和蚀刻保护隔离物13和14作为蚀刻掩模来各向同性地对被第二凹槽15暴露的衬底1进行蚀刻，以形成第三凹槽16。第三凹槽16具有大于第六宽度W6的第七宽度W7和大于第六深度D6的第七深度D7。第三凹槽16包括第一底切区域UC1。将第三凹槽16的内部和底部形成为具有圆化的轮廓。尽管未示出，但是第三凹槽16也在第二方向Y上形成在隔离层3中。在这种情况下，隔离层3包括第三氧化物层和氮化物衬垫。因此，当执行各向同性蚀刻时，必须部分地顺序除去热氧化物层和氮化物衬垫。因此，可能执行两次或更多次各向同性蚀刻。由于被蚀刻保护隔离物13和14覆盖的第一凹槽12的侧面在该各向同性蚀刻期间必须被保护而不被蚀刻，所以可以由不同的材料形成蚀刻保护隔离物13和14。例如，第一蚀刻保护隔离物13可以由关于热氧化物层具有蚀刻选择性的材料形成，第二蚀刻保护隔离物14可以由关于氮化物衬垫具有蚀刻选择性的材料形成。例如，第二蚀刻保护隔离物14可以由氧化物形成，第一蚀刻保护隔离物可以由氮化物和/或氧氮化物形成。
参考图57，第一和第二蚀刻保护隔离物13和14被顺序除去以形成与衬底1垂直交叠的第三凹槽16和第一凹槽12。第三和第一凹槽16和12可以分别具有包括凸出的下部和窄的上部的瓶子的轮廓。
参考图58，形成第三蚀刻保护隔离物17和第四蚀刻保护隔离物18，以覆盖第一凹槽12的侧壁和第三凹槽16的侧壁。类似于第一蚀刻保护隔离物13，第三蚀刻保护隔离物17可以由氮化物和/或氧氮化物形成。类似于第二蚀刻保护隔离物14，第四蚀刻保护隔离物18可以由氧化物形成。
参考图59，使用第九掩模图案M9和保护隔离物17和18作为蚀刻掩模，部分地对第三凹槽16的底面进行蚀刻，以形成具有第八深度D8和第八宽度W8的第四凹槽19。第八宽度W8与第六宽度W6近似相等。第八深度D8大于第七深度D7。
参考图60，使用第九掩模图案M9和蚀刻保护隔离物17和18作为蚀刻掩模来各向同性地对被第四凹槽19暴露的衬底1进行蚀刻，以形成具有第九深度D9和第九宽度W9的第五凹槽21。第九深度D9可以大于第八深度D8，第九宽度W9可以与第七宽度W7近似相等。第五凹槽21的内壁可以具有圆化的轮廓。
参考图61，顺序除去蚀刻保护隔离物17和18以形成与衬底1垂直交叠的第五凹槽21、第三凹槽16和第一凹槽12。第五凹槽21包括水平凹陷的第二底切区域UC2。
参考图62，在衬底1上共形地形成第一栅极绝缘体32。在第一栅极绝缘体32上共形地形成子栅层35。将子栅层35形成得足够厚以至少填充第三和第五凹槽16和21的底切区域UC1和UC2。
参考图65，在子栅层35上形成第一牺牲层36以填充凹槽21、16和12。可以由关于第九掩模图案M9和子栅层35具有蚀刻选择性的材料形成第一牺牲层36。第一牺牲层36可由例如氧化物形成。第一牺牲层36的上部选择性地凹陷，以使得第一牺牲层36的顶面高于第三凹槽16的入口。
参考图64，除去被布置成高于第一牺牲层36的顶面的子栅层35的部分。在这种情况下，保留了子栅层35的填充底切区域UC 1和UC2的部分以及布置在牺牲层36下方的部分。可以通过各向同性蚀刻方式除去子栅层35的一部分。
参考图65，除去第一牺牲层36。使用第九掩模图案M9作为蚀刻掩模各向同性地对子栅层35进行蚀刻以暴露第五凹槽21的底部，同时使得置于底切区域UC1和UC2中的子栅层35保留。因此，形成了第一底切区域UC1和第二底切区域UC2，并且第一子栅SG1形成在第二底切区域UC2中。
参考图66，在衬底1上共形地形成掩埋的绝缘隔离物层37。第二牺牲层38叠置在掩埋的绝缘隔离物层37上以填充凹槽21、16和12。平坦化第二牺牲层38以暴露掩埋的绝缘隔离物层37的顶面，同时使得第二牺牲层38保持在凹槽21、16和12中。在掩埋的绝缘隔离物层37上形成第十掩模图案M10。将第十掩模图案M10形成为暴露在有源区AR中布置在衬底1上的第二牺牲层38，并且覆盖布置在隔离层3中的掩埋的绝缘隔离物层37。
参考图67，使用第十掩模图案M10作为蚀刻掩模来各向异性地对第二牺牲层38和掩埋的绝缘隔离物层37进行蚀刻。因此，形成覆盖子栅SG1和SG2的内侧壁的掩埋的绝缘隔离物图案37a，并且形成在有源区AR中暴露衬底1的位线接触孔95。向位线接触孔95下的暴露的衬底1中注入杂质以形成第一杂质注入区10。
参考图68，在衬底1的整个表面上叠置位线接触层39，以填充位线接触孔95。位线接触层39可以由选自包括下列材料的组中的至少一种材料形成：掺杂的半导体材料（例如，掺杂硅、掺杂锗等）、导电金属氮化物（例如，氮化钛、氮化钽等）、金属（例如，钨、钛、钽等）、以及金属半导体化合物（例如，硅化钨、硅化钴、硅化钛等）。
参考图69，执行平坦化工艺以除去第九掩模图案M9上的掩埋的绝缘隔离物37、第十掩模图案M10和位线接触层39，并且在位线接触孔95中形成位线接触39a。
参考图70，除去第九掩模图案M9以暴露衬底1的顶面。在这种情况下，掩埋的绝缘隔离物图案37a的顶面和位线接触39a的顶面凸出到衬底1之上。向衬底1的暴露表面掺入杂质以形成第二杂质注入区20。
参考图71，在衬底1上形成第四压盖层，然后对其平坦化以在位线接触39a的两侧形成第四压盖图案41并暴露位线接触39a的顶面。
参考图52，作为随后的工艺，以与第一实施例中相同的（或相似）方式在第四压盖图案41上形成与位线接触39a接触的位线BL（80b）。以与第一实施例中相同（或相似）的方式形成电容器CA。从而，可以完成图52中所示的半导体器件。
其他的形成步骤可以与第一实施例中的相同（或相似）。
<实施例7>
图72是根据本发明思想的第七实施例沿着图51中的线A-A'截取的截面图。
参考图72，在根据本发明思想的第七实施例的半导体器件中，第一子栅SG1和第二子栅SG2之间的间隔距离D4比图52中的第一子栅SG1和第二子栅SG2之间的间隔距离D3更长。与图52中所示的相比，第一栅极绝缘体32具有更多的部分覆盖掩埋的绝缘隔离物图案37a的平行的外侧壁。其他构造与第六实施例中的相同（或相似）。
图73至图78是示出制造具有图72中所示的截面的半导体器件的过程的截面图。
参考图73，在图58中的步骤之后，使用第九掩模图案M9和蚀刻保护隔离物17和18作为蚀刻掩模部分地对第三凹槽16的底面进行蚀刻，以形成具有第八深度D8和第八宽度W8的第四凹槽19a。在这种情况下，该第八深度D8比图59中的第八深度D8小得多。
参考图74，顺序除去蚀刻保护隔离物17和18以暴露第一和第三凹槽12和16的侧壁以及第四凹槽19a的侧壁和底部。
参考图75，在第一、第三、第四凹槽12、16和19a的侧壁上形成第五蚀刻保护隔离物22和第六蚀刻保护隔离物23。可以分别由与第三蚀刻保护隔离物17和第四蚀刻保护隔离物18相同的材料形成第五蚀刻保护隔离物22和第六蚀刻保护隔离物23。
参考图76，使用第九掩模图案M9和蚀刻保护隔离物22和23作为蚀刻掩模来部分地对第四凹槽19a的底面进行蚀刻，以形成具有第九深度D9和第九宽度W9的第五凹槽24。第九宽度W9可以小于图73中的第八宽度W8。第九深度D9大于第八深度D8。
参考图77，使用第九掩模图案M9和蚀刻保护隔离物22和23作为蚀刻掩模来各向同性地对被第五凹槽24暴露的衬底1进行蚀刻，以形成具有第十深度D 10和第十宽度W10的第六凹槽25。第十深度D10大于第九深度D9。第十宽度W10可以几乎等于或类似于图56中的第七宽度W7。
参考图78，除去第五和第六蚀刻保护隔离物22和23。可以用与第六实施例中相同（或相似）的方式形成子栅SG1和SG2、位线BL（80b）和电容器CA。结果，可以完成图72中所示的半导体器件。
其他形成步骤可以与第六实施例中的相同（或相似）。
<实施例8>
图79是根据本发明思想的第八实施例沿着图51中的线A-A'截取的截面图。
参考图79，在根据本发明思想的第八实施例的半导体器件中，通过不同的步骤形成第一子栅SG1和第二子栅SG2。另外，通过不同的步骤形成第一栅极绝缘体32和第二栅极绝缘体42。第一栅极绝缘体32插入在第一子栅SG1与衬底1之间，第二栅极绝缘体42插入在第二子栅SG2与衬底1之间以及第一子栅SG1与第二子栅SG2之间。其他构造和操作可以与第六实施例中相同（或相似）。
图80至图87是示出制造具有图79中所示的截面的半导体器件的过程的截面图。
参考图80，在图54的状态下，使用第一和第二蚀刻保护隔离物13和14以及第九掩模图案M9作为蚀刻掩模来各向异性地对第一凹槽12的底面进行蚀刻，以在第一凹槽12下方形成第二凹槽15a。第二凹槽15a具有第六深度D6和第六宽度W6。该第六深度D6比图55中的第六深度D6相对大得多。在图80中，可以考虑两条子字线占据的空间来调整第六深度D6。
参考图81，使用第九掩模图案M9和蚀刻保护隔离物13和14作为蚀刻掩模来各向同性地对被第二凹槽15a暴露的衬底1进行蚀刻，以形成具有第七深度D7和第七宽度W7的第三凹槽16a。第七深度D7大于第六深度D6，第七宽度W7大于第六宽度W6。第三凹槽16a包括水平地凹陷的第一底切区域UC1。
参考图82，除去第一和第二蚀刻保护隔离物13和14以暴露第一凹槽12的侧壁。
参考图83，在衬底1上共形地形成第一栅极绝缘体32和第一子栅层30。可以通过热氧化形成第一栅极绝缘体32。可以将第一子栅层30形成得足够厚以填充第一底切区域UC1。
参考图84，在第一子栅层30上叠置第一牺牲层7以填充第三凹槽16a。通过选择性地使第一牺牲层7凹陷，使第一牺牲层7的一部分保留在第三凹槽16a中以保护第一子栅层30的下部。
参考图85，各向异性地对第一子栅层30进行蚀刻以暴露第一凹槽12的侧壁和第三凹槽16a的上侧壁，同时使第一子栅层30a保留在第三凹槽16a下部。
参考图86，选择性地除去第一牺牲层7。在衬底1上共形地形成第二栅极绝缘体42和第二子栅层40。
参考图87，形成第二牺牲层（未示出）以填充凹槽12和16a。执行平坦化工艺以除去第九掩模图案M9上的第二子栅层40并且暴露第九掩模图案M9的顶面。使用第九掩模图案M9作为蚀刻掩模来各向异性地对第二子栅层40、第二栅极绝缘体42、第一子栅层30以及第一栅极绝缘体32进行蚀刻，以在第三凹槽16a的第一底切区域UC1形成第一子栅SG1和第二子栅SG2，并且形成暴露衬底1的第四凹槽43。
其他形成步骤可以与第七实施例中的相同（或相似）。
<实施例9>
图88是根据本发明思想的第九实施例的半导体器件的俯视图，图89是沿着图88中的线D-D'、E-E'和F-F'截取的截面图。图90是根据本发明思想的第九实施例的半导体器件的单元晶体管的透视图。现在将关于DRAM器件来描述本发明思想的第九实施例，在该DRAM器件中垂直地形成沟道并且位线掩埋在衬底中。
参考图88至图90，在衬底1上布置第一隔离层（FOX1）3、第二隔离层（FOX2）4、第三隔离层（FOX3）37b以限定垂直的有源沟道区VC。在图88至图90中仅示出了单元阵列区域而未示出外围电路区域。这是因为外围电路区域与第一实施例中的相同（或相似）。在衬底1上排列多条平行位线BK（2），当在平面中看时，这些位线在第一方向X上延伸。在衬底1上排列多条平行字线WL，当在平面中看时，这些字线在正交于第一方向X的第二方向Y上延伸。在字线Wl和位线BL的交叉处布置垂直有源沟道区AR。每一个垂直有源沟道区AR可以具有凸柱形状。第三方向Z是与第一和第二方向X和Y都正交的方向。在图89中，沿着线D-D'和F-F'截取的截面表示Z-X截面。在图89中，沿着线E-E'和G-G'截取的截面表示Z-Y截面。每条字线WL包括彼此垂直交叠的第一子字线SWL1和第二子字线SWL2。
第一子栅SG1在第二方向Y上延伸以构成第一子字线SWL1。第二子栅SG2在第二方向Y上延伸以构成第二子字线SWL2。第一子栅SG1布置在第二子栅SG2下方。第一栅极绝缘体32插入在第一子栅SG1与衬底1之间，第二栅极绝缘体42插入在第二子栅SG2与衬底1之间以及第一子栅SG1与第二子栅SG2之间。
与第二子栅SG2相邻地在衬底1的表面上形成第二杂质注入区SD2（20）。在第一子栅SG1下方在衬底1上形成第一杂质注入区SD1（10）。掩埋的位线BL（2）布置在第一杂质注入区SD1（10）下方。掩埋的位线BL（2）可以是衬底1上的掺杂层（或区域）。第一隔离层FOX1（3）的底面可以低于位线BL（2）的底面。第二隔离层FOX2（4）的底面可以与位线BL（2）的顶面齐平。第三隔离层FOX3（37b）的底面可以与位线BL（2）的顶面齐平或者比其高。
相邻的字线WL彼此对称。在衬底1上布置层间电介质73。下电极接触65穿过层间电介质73与第二杂质注入区20接触。其他构造和操作可以与第一实施例中的相同（或相似）。
图91至图94是示出制造具有图89所示的截面的半导体器件的过程的截面图。
参考图91，执行离子注入工艺以在衬底1中的预定深度形成位线层2。可以对衬底1中的单元阵列区域的整个表面执行该离子注入过程。可以通过用例如N型掺杂剂掺杂衬底1形成位线层2。位线层2可以是形成在衬底1上的导电层,诸如含金属的层。在形成位线层2后，再执行离子注入工艺以在衬底1中的预定深度形成第一杂质注入区10。第一杂质注入区10的底面可以高于位线层2的底面。
参考图92，在衬底1上形成第十一掩模图案11。第十一掩模图案11包括开口以限定第一隔离层FOX1（3）。使用第十一掩模图案11作为蚀刻掩模来对衬底1进行图案化以在衬底1中形成第一沟槽T1。第一沟槽T1可以是在第一方向X上延伸的多条线型凹槽。沟槽T1的底面低于位线层2的底面。由于第一沟槽T1的形成，位线层2被分成在第一方向X上延伸的多条平行位线2a。
参考图93，用绝缘层填充沟槽T1以形成第一隔离层3。第一隔离层3的形式可以是在第一方向X上在位线2a之间延伸的线。
参考图94，以在第二方向Y上延伸的线的形式对衬底1和第一器件隔离层3进行图案化，以形成第二沟槽T2。可以将第二沟槽T2形成为暴露位线2a的顶面。用绝缘层填充第二沟槽T2以形成第二隔离层4。第二隔离层4的形式可以是在第二方向Y上延伸的平行的线。
参考图89，作为随后的工艺，以与第八实施例中相同（或相似）的方式形成子栅SG1和SG2。在图87的步骤期间，用第三隔离层37b填充第四凹槽43而不在第四凹槽43中形成位线接触39a。可以通过形成电容器CA等形成图89所示的半导体器件。
其他形成步骤可以与第八实施例中的相同（或相似）。
<实施例10>
图95是根据本发明思想的第十实施例的沿着图88中的线D-D'、E-E'和F-F'和G-G'截取的截面图。
参考图95，第二隔离层4布置在第九实施例中第三隔离层37b的位置处。第一栅极绝缘体32插入在第一子栅SG1与衬底1之间以及第一子栅SG1与第二隔离层4之间。第二栅极绝缘体42插入在第二子栅SG2与衬底1之间、第二子栅SG2与第一子栅SG1之间、以及第二子栅SG2与第二隔离层4之间。第一压盖图案50布置在第二子栅SG2上。其他构造和操作可以与第九实施例中的相同（或相似）。
可以通过应用第九实施例和第一实施例形成图95所示的半导体器件。即，类似于第九实施例，形成第一隔离层3和第二隔离层4以限定垂直有源沟道区VC，并且类似于第一实施例，形成子栅SG1和SG2。
其他形成步骤与第一和第九实施例中的相同（或相似）。
<实施例11>
图96是根据本发明思想的第十一实施例的半导体器件的俯视图，图97示出了沿着图96中的线H-H'、I-I'、J-J'和K-K'截取的截面图。图98是根据本发明思想的第十一实施例的半导体器件中的单元晶体管的透视图。
参考图96至图98，垂直有源沟道区VC的下端连接到衬底1的下端。位线BL可以在第一方向X上行进，同时与第一杂质注入区SD1的侧面接触。第一杂质注入区SD1的底面与衬底1接触。其他构造和操作可以与第九实施例中的相同（或相似）。
前述实施例中描述的半导体器件可以封装为随后将被嵌入的各种类型之一。例如，所述半导体器件可以通过以下方式之一进行封装：PoP（封装件叠层）、球栅阵列（BGA）、芯片级封装（CSP）、带引线的塑料芯片载体（PLCC）、塑料双列直插式封装（PDIP）、晶片组件芯片（Die in Waffle Pack）、晶圆形式芯片、板上芯片（COB）、陶瓷双列直插式封装（CERDIP）、塑料公制四方形扁平封装（MQFP）、薄型四方扁平封装（TQFP）、小外形集成电路（SOIC）、缩小外形封装（SSOP）、薄型小外形封装（TSOP）、薄型四方扁平封装（TQFP）、系统级封装（SIP）、多芯片封装（MCP）、晶圆级制造封装（WFP）以及晶圆级堆叠封装（WSP）。
安装有根据本发明思想的各个实施例的半导体器件的封装可以进一步包括控制器，该控制器配置成控制所述半导体器件和/或逻辑元件。
图99是包括根据本发明思想的半导体器件的电子装置的框图。
参考图99，根据本发明思想的各实施例的电子装置1300可以是个人数字助理（PDA）、膝上型计算机、便携式计算机、网络手写板、无线电话、移动电话、数字音乐播放器、以及无线/有线电子装置，或者包括其中至少两种的复杂电子装置。所述电子装置1300可以包括控制器1310；输入/输出装置（I/O装置）1320，例如小键盘、键盘和显示器；存储器1330；以及无线接口1340，它们通过总线1350彼此连接。控制器1310可以包括例如至少一个微处理器、数字信号处理器、微控制器等。例如，存储器1330可以用于存储由控制器1310执行的命令。存储器1330也可以用于存储用户数据。存储器1330可以包括具有根据本发明思想的各实施例的垂直沟道晶体管的半导体器件中的至少一种。电子装置1300可以使用无线接口1340利用无线射频（RF）信号向无线通信网络传送消息或从无线通信网络接收消息。无线接口1340可以包括例如天线或无线收发器。电子装置1300可以用在诸如第三代通信系统的通信接口协议中，所述第三代通信系统例如为CDMA、GSM、NADC、E-TDMA、WCDMA和CDMA2000。
图100是包括根据本发明思想的半导体器件的存储系统的框图。
参考图100，根据本发明思想的各实施例的半导体器件可以用于实现存储系统1400。存储系统1400可以包括用于存储大量数据的存储器1410和存储器控制器1420。存储器控制器1420对存储器装置1410进行控制,以便从存储器装置1410读取所存储的数据或者向存储器装置1410写入存储的数据。存储器控制器1420可以构成地址映射表，其用于将主机1430（例如，移动装置或计算机系统）提供的地址映射到存储器装置1410的物理地址。存储器1410包括根据本发明思想的各实施例的至少一个半导体器件。
尽管已经参考本发明思想的各示例性实施例具体示出和描述了本发明思想，但是对于本领域的普通技术人员显而易见的是，在不背离本发明思想的精神和范围的情况下，可以对这些实施例进行形式和细节上的各种变化。

Claims (44)

1.一种半导体器件，包括：
布置在衬底上的栅电极；
形成在所述衬底上并将分别与所述栅电极的两端相邻的第一杂质注入区和第二杂质注入区；
在所述第一杂质注入区和所述第二杂质注入区之间形成的沟道区；以及
布置在所述第二杂质注入区上并且电连接到所述第二杂质注入区的数据存储元件，
其中所述栅电极包括与所述第一杂质注入区相邻的第一子栅电极和与所述第二杂质注入区相邻的第二子栅电极，并且
其中所述第一子栅电极和所述第二子栅电极布置在所述沟道区上。
2.如权利要求1所述的半导体器件，其中所述第一子栅电极和所述第二子栅电极平行地布置在所述衬底的顶面上。
3.如权利要求2所述的半导体器件，其中所述第一子栅电极和所述第二子栅电极延伸跨过所述衬底以分别构成第一子字线和第二子字线，并且
其中所述第一子字线和第二子字线的端部的宽度大于所述第一子栅电极和第二子栅电极的宽度。
4.如权利要求1所述的半导体器件，其中所述衬底包括单元阵列区域和外围电路区域，
所述半导体器件还包括：
在所述单元阵列区域中布置在所述衬底上并且电连接到所述第一杂质注入区的位线；以及
在所述外围电路区域中布置的外围电路栅电极，
其中所述外围电路栅电极包括与所述位线相同的材料。
5.如权利要求1所述的半导体器件，其中所述第一子栅电极布置在所述衬底中，并且所述第二子栅电极布置在所述衬底中的所述第一子栅电极上。
6.如权利要求5所述的半导体器件，其中所述第一杂质注入区和所述第二杂质注入区从所述衬底的表面延伸到所述衬底中。
7.如权利要求6所述的半导体器件，其中所述第二杂质注入区的底面高于所述第二子栅电极的底面，并且
其中所述第一杂质注入区的底面低于所述第一子栅电极的顶面。
8.如权利要求6所述的半导体器件，其中所述第一杂质注入区和第二杂质注入区中的至少一个的宽度为5至20纳米。
9.如权利要求6所述的半导体器件，还包括：
分别与所述衬底上的所述第一杂质注入区和所述第二杂质注入区接触的第一导电焊盘和第二导电焊盘，
其中所述第一导电焊盘和第二导电焊盘分别具有比所述第一杂质注入区和第二杂质注入区中的至少一个更大的宽度。
10.如权利要求5所述的半导体器件，其中所述第二杂质注入区与所述衬底的表面相邻地布置，并且
其中所述第一杂质注入区布置在比所述第一子栅电极的顶面低的位置处。
11.如权利要求10所述的半导体器件，还包括：
布置在所述衬底上并且电连接到所述第一杂质注入区的位线；以及
与所述栅电极绝缘并且穿过所述衬底与所述位线和所述第一杂质注入区接触的位线接触。
12.如权利要求10所述的半导体器件，还包括：
与所述衬底中的所述第一杂质注入区接触的位线。
13.如权利要求5所述的半导体器件，其中所述第一子栅电极和所述第二子栅电极延伸跨过所述衬底的内侧以分别构成第一子字线和第二子字线，并且
其中所述第一子字线的端部的侧壁不与所述第二子字线的端部的侧壁垂直交叠。
14.如权利要求13所述的半导体器件，其中所述第二子字线的端部布置成暴露所述衬底中的所述第一子字线的端部。
15.如权利要求13所述的半导体器件，其中所述第一子字线的端部和第二子字线的端部延伸到所述衬底上以彼此形成台阶形状。
16.如权利要求13所述的半导体器件，其中所述第一子字线的端部和第二子字线的端部分别具有L形状，并且
其中所述第一子字线的端部的顶面与所述第二子字线的顶面共面。
17.如权利要求5所述的半导体器件，其中所述第一子栅电极和第二子栅电极分别具有半圆形截面。
18.如权利要求1所述的半导体器件，该半导体器件是动态随机存取存储器，
其中所述数据存储元件是电容器，并且
其中在存储于所述电容器中的数据的保持期间向所述第一子栅电极和第二子栅电极施加不同的电压。
19.如权利要求18所述的半导体器件，其中施加到所述第一子栅电极的电压低于施加到所述第二子栅电极的电压。
20.如权利要求19所述的半导体器件，其中施加到所述第一子栅电极的电压小于0伏特，施加到所述第二子栅电极的电压大于0伏特。
21.如权利要求1所述的半导体器件，还包括：
在所述第一子栅电极与所述衬底之间插入的第一栅极绝缘体和在所述第二子栅电极与所述衬底之间插入的第二栅极绝缘体，
其中所述第二栅极绝缘体或所述第一栅极绝缘体延伸以被插入在所述第一子栅电极与所述第二子栅电极之间。
22.如权利要求1所述的半导体器件，还包括：
在所述第一子栅电极与所述衬底之间插入的第一栅极绝缘体，
其中所述第一栅极绝缘体延伸以被插入在所述第二子栅电极与所述衬底之间以及被插入在所述第一子栅电极与所述第二子栅电极之间。
23.一种动态随机存取存储器器件，包括：
包括单元阵列区域和外围电路区域的衬底；
在所述单元中阵列区域内布置在所述衬底中的栅电极；
与所述栅电极的两端分别相邻并且从所述衬底的表面延伸到所述衬底中的第一杂质注入区和第二杂质注入区；
在所述第一杂质注入区和所述第二杂质注入区之间形成的沟道区；以及
布置在所述第二杂质注入区上并且电连接到所述第二杂质注入区的数据存储元件，
其中所述栅电极包括第一子栅电极和布置在所述衬底中的所述第一子栅电极上的第二子栅电极，并且
其中所述第一子栅电极和所述第二子栅电极布置在所述沟道区上。
24.如权利要求23所述的动态随机存取存储器器件，还包括：
在所述单元阵列区域内布置在衬底上并且电连接到第一杂质注入区的位线；以及
布置在所述外围电路区域中的外围电路栅电极，
其中所述外围电路栅电极包括与所述位线相同的材料。
25.如权利要求23所述的动态随机存取存储器器件，其中所述第二杂质注入区的底面高于所述第二子栅电极的底面，并且
其中所述第一杂质注入区的底面低于所述第一子栅电极的顶面。
26.如权利要求23所述的动态随机存取存储器器件，其中所述第一杂质注入区和第二杂质注入区中的至少一个具有5至20纳米的水平宽度。
27.如权利要求26所述的动态随机存取存储器器件，还包括：
分别与所述衬底上的所述第一杂质注入区和所述第二杂质注入区接触的第一导电焊盘和第二导电焊盘，
其中所述第一导电焊盘和所述第二导电焊盘分别具有比所述第一杂质注入区和第二杂质注入区中的至少一个更大的宽度。
28.如权利要求23所述的动态随机存取存储器器件，其中所述第一子栅电极和所述第二子栅电极延伸跨过所述衬底的内侧以分别构成第一子字线和第二子字线，并且
其中所述第一子字线的端部的侧壁不与所述第二子字线的端部的侧壁垂直交叠。
29.如权利要求28所述的动态随机存取存储器器件，其中所述第二子字线的端部布置成暴露所述衬底中的所述第一子字线的端部。
30.如权利要求28中所述的动态随机存取存储器器件，其中所述第一子字线的端部和第二子字线的端部延伸到所述衬底上以彼此形成台阶形状。
31.如权利要求28所述的动态随机存取存储器器件，其中所述第一子字线的端部和第二子字线的端部分别具有L形状，并且
其中所述第一子字线的端部的顶面与所述第二子字线的顶面共面。
32.一种动态随机存取存储器器件，包括：
布置在衬底的顶面上的栅电极；
形成在所述衬底上并将分别与所述栅电极的两端相邻的第一杂质注入区和第二杂质注入区；
在所述第一杂质注入区和所述第二杂质注入区之间形成的沟道区；以及
布置在所述第二杂质注入区上并且电连接到所述第二杂质注入区的数据存储元件，
其中所述栅电极包括第一子栅电极和布置在所述第一子栅电极旁边的第二子栅电极，并且
其中所述第一子栅电极和所述第二子栅电极布置在所述沟道区上。
33.如权利要求32所述的动态随机存取存储器器件，其中所述第一杂质注入区不与所述第二子栅电极垂直交叠，并且所述第二杂质注入区不与所述第一子栅电极垂直交叠。
34.如权利要求32所述的动态随机存取存储器器件，其中所述第一子栅电极和所述第二子栅电极延伸跨过所述衬底以分别构成第一子字线和第二子字线，并且
其中所述第一子字线和第二子字线的端部的水平宽度大于所述第一子栅电极和第二子栅电极的水平宽度。
35.一种动态随机存取存储器器件，包括：
布置在衬底中的第一子栅电极；
布置在所述第一子栅电极上并且与所述衬底中的所述第一子栅电极绝缘的第二子栅电极；
与所述第二子栅电极相邻的第二杂质注入区，并且该第二杂质注入区的底面高于所述第二子栅电极的底面；
与所述第一子栅电极相邻的第一杂质注入区，并且该第一杂质注入区的顶面低于所述第一子栅电极的顶面；以及
布置在所述第二杂质注入区上并且电连接到所述第二杂质注入区的数据存储元件。
36.如权利要求35所述的动态随机存取存储器器件，还包括：
布置在所述衬底上并且电连接到所述第一杂质注入区的位线，以及
与所述第一子栅电极和所述第二子栅电极绝缘并且穿过所述衬底与所述位线和所述第一杂质注入区接触的位线接触。
37.如权利要求35所述的动态随机存取存储器器件，还包括：
与所述衬底中的所述第一杂质注入区接触的位线。
38.如权利要求35所述的动态随机存取存储器器件，其中所述第一子栅电极和第二子栅电极分别具有半圆形截面。
39.如权利要求35所述的动态随机存取存储器器件，还包括：
在所述第一子栅电极与所述衬底之间插入的第一栅极绝缘体，所述第一栅极绝缘体延伸以被插入在所述第二子栅电极与所述衬底之间以及被插入在所述第一子栅电极与所述第二子栅电极之间。
40.如权利要求35所述的动态随机存取存储器器件，还包括：
在所述第一杂质注入区和所述第二杂质注入区之间形成的沟道区，所述沟道区连接到所述衬底的下部。
41.一种动态随机存取存储器的操作方法，该动态随机存取存储器包括：布置在存储节点和位线节点之间的第一子栅电极和第二子栅电极；与所述第一子栅电极相邻的第一杂质注入区以及与所述第二子栅电极相邻的第二杂质注入区；以及布置在所述第二杂质注入区上并且电连接到所述第二杂质注入区的数据存储元件，该操作方法包括步骤：
在数据保持操作期间向所述第一子栅电极和第二子栅电极施加不同的电压。
42.如权利要求41所述的动态随机存取存储器的操作方法，其中施加到所述第一子栅电极的电压小于施加到所述第二子栅电极的电压。
43.如权利要求41所述的动态随机存取存储器的操作方法，其中在读和写操作期间向所述第一子栅电极和第二子栅电极施加相同的电压。
44.一种半导体器件，包括：
包括单元阵列区域和外围电路区域的衬底；
分别在所述单元阵列区域和所述外围电路区域内布置在所述衬底上的单元栅电极和外围电路栅电极；
形成在所述衬底上并将分别与所述单元栅电极的两端相邻的第一杂质注入区和第二杂质注入区；
在所述第一杂质注入区和所述第二杂质注入区之间形成的沟道区；以及
布置在所述第二杂质注入区上并且电连接到所述第二杂质注入区的数据存储元件，
其中所述单元栅电极包括与所述第一杂质注入区相邻的第一子栅电极以及与所述第一子栅电极绝缘且与所述第二杂质注入区相邻的第二子栅电极，
其中所述第一子栅电极和第二子栅电极布置在所述沟道区上，并且
其中所述外围电路栅电极包括单个栅电极。
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