CN108987405A - 半导体存储器件 - Google Patents

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Abstract

可以提供一种半导体存储器件，其包括：基板，包括第一块和第二块，第一块和第二块每个具有单元阵列区域和连接区域；堆叠，包括绝缘层和栅电极并从单元阵列区域延伸到连接区域；第一单元沟道结构，在第一块的单元阵列区域中并穿过该堆叠以电连接到基板；第一虚设沟道结构，在第一块的连接区域中并穿过该堆叠；第二单元沟道结构，在第二块的单元阵列区域中并穿过该堆叠；以及第二虚设沟道结构，在第二块的连接区域中并穿过该堆叠。第一虚设沟道结构与基板电绝缘，而第二虚设沟道结构电连接到基板。

Description

半导体存储器件
技术领域
发明构思的示例实施方式涉及具有更加提高的集成度和可靠性的垂直堆叠型半导体存储器件。
背景技术
半导体存储器件的集成度被希望增加从而将电子器件制造得更轻、更薄、更短、更小并更具有价格竞争力。常规地，二维(2D)或平面半导体存储器件的集成度由单位存储单元占据的面积确定。因此，单位存储单元的面积主要由图案微细加工技术决定。对于微细加工图案，需要非常昂贵的设备，因此增加2D半导体存储器件的集成度具有一些挑战。
近来，已经发展了包括三维布置的存储单元的三维(3D)或垂直半导体存储器件以克服增加2D半导体存储器件的集成度的限制。3D半导体存储器件包括垂直堆叠的多个层以及穿过该多个层的沟道结构从而增大3D半导体存储器件的集成度。为了批量生产3D半导体存储器件，正需要能够提供高度可靠的产品特性的工艺技术。
发明内容
发明构思的一些示例实施方式提供具有高集成度和可靠性的半导体存储器件。
根据发明构思的示例实施方式，一种半导体存储器件包括：基板，包括第一块和第二块，第一块包括第一单元阵列区域和第一连接区域，第二块包括第二单元阵列区域和第二连接区域；堆叠结构，从第一单元阵列区域和第二单元阵列区域延伸到第一连接区域和第二连接区域，堆叠结构包括交替堆叠的层间绝缘层和栅电极；多个第一单元沟道结构，在第一单元阵列区域中，第一单元沟道结构穿过堆叠结构，第一单元沟道结构每个通过插设在第一单元沟道结构与基板之间的第一半导体结构连接到基板；多个第一虚设沟道结构，在第一连接区域中，第一虚设沟道结构穿过堆叠结构并与基板电隔离；以及多个第二虚设沟道结构，在第二连接区域中，第二虚设沟道结构穿过堆叠结构，第二虚设沟道结构每个通过插设在第二虚设沟道结构与基板之间的第二半导体结构连接到基板。
根据发明构思的示例实施方式，一种半导体存储器件包括：基板，包括单元块和虚设块，单元块包括第一单元阵列区域和第一连接区域，虚设块具有第二单元阵列区域和第二连接区域；在基板上的堆叠结构，该堆叠结构包括交替堆叠的层间绝缘层和栅电极，该堆叠结构从第一单元阵列区域和第二单元阵列区域延伸到第一连接区域和第二连接区域；在第一连接区域中的多个第一虚设沟道结构，第一虚设沟道结构穿过堆叠结构并与基板电隔离；以及在第二连接区域中的多个第二虚设沟道结构，第二虚设沟道结构穿过堆叠结构，第二虚设沟道结构通过插设在第二虚设沟道结构与基板之间的多个第一半导体结构连接到基板。
根据发明构思的示例实施方式，一种制造半导体存储器件的方法包括：在基板上形成第一块和第二块，第一块包括第一单元阵列区域和第一连接区域，第二块包括第二单元阵列区域和第二连接区域；形成层间绝缘层和栅电极的堆叠结构以从第一单元阵列区域和第二单元阵列区域延伸到第一连接区域和第二连接区域；在第一单元阵列区域中形成多个第一单元沟道结构，使得第一单元沟道结构穿过堆叠结构并经由多个第一半导体结构连接到基板；在第一连接区域中形成多个第一虚设沟道结构，使得第一虚设沟道结构穿过堆叠结构并与基板电隔离；在第二连接区域中形成多个第二虚设沟道结构，使得第二虚设沟道结构穿过堆叠结构并经由多个第二半导体结构连接到基板；通过向第二虚设沟道结构施加电荷并测量第二虚设沟道结构与基板之间的电流，确定第二虚设沟道结构是否电连接基板；以及响应于确定指示第二虚设沟道结构电连接基板，从多个管芯中选择的一个管芯被提供为半导体存储器件。
附图说明
通过参照附图详细描述发明构思的示例实施方式，发明构思的以上和其它的目的、特征和优点对于本领域普通技术人员将变得更加明显，附图中：
图1是根据发明构思的示例实施方式的半导体存储器件的示意性方框图；
图2是图1的部分II的平面图；
图3是沿着图2的线III-III'截取的垂直剖面图；
图4是沿着图2的线IV-IV'截取的垂直剖面图；
图5是沿着图4的线V-V'截取的水平剖面图；
图6是沿着图2的线VI-VI'截取的垂直剖面图；
图7A是图3的部分VIIA的放大图；
图7B是图4的部分VIIB的放大图；
图8是根据发明构思的示例实施方式的对应于图4的垂直剖面图；
图9是沿着图8的线IX-IX'截取的水平剖面图；
图10是根据发明构思的示例实施方式的对应于图9的水平剖面图；
图11是根据发明构思的示例实施方式的对应于图4的垂直剖面图；
图12是根据发明构思的示例实施方式的对应于图6的垂直剖面图；
图13A至图20A、图13B至图20B和图13C至图20C是用于描述根据发明构思的示例实施方式的制造半导体存储器件的方法的操作的垂直剖面图，其中图13A至图20A是沿着图2的线III-III'截取的垂直剖面图，图13B至图20B是沿着图2的线IV-IV'截取的垂直剖面图，图13C至图20C是沿着图2的线VI-VI'截取的垂直剖面图；
图21A是图17A的部分XXIA的放大图；
图21B是图17B的部分XXIB的放大图；
图22是包括根据发明构思的示例实施方式的半导体存储器件的存储卡的示例的方框图；以及
图23是包括根据发明构思的示例实施方式的半导体存储器件的电子系统的示例的方框图。
具体实施方式
在下文，将描述根据发明构思的一些示例实施方式的半导体存储器件。
首先，将描述根据发明构思的一些示例实施方式的半导体存储器件的结构。
图1是根据发明构思的示例实施方式的半导体存储器件的示意性方框图。图2是图1的部分II的平面图。图3是沿着图2的线III-III'截取的垂直剖面图。图4是沿着图2的线IV-IV'截取的垂直剖面图。图5是沿着图4的线V-V'截取的水平剖面图。图6是沿着图2的线VI-VI'截取的垂直剖面图。图7A是图3的部分VIIA的放大图。图7B是图4的部分VIIB的放大图。图8是根据发明构思的示例实施方式的对应于图4的垂直剖面图。图9是沿着图6的线IX-IX'截取的水平剖面图。图10是根据发明构思的示例实施方式的对应于图9的水平剖面图。图11是根据发明构思的示例实施方式的对应于图4的垂直剖面图。图12是根据发明构思的示例实施方式的对应于图6的垂直剖面图。
参照图1至图12，根据发明构思的示例实施方式的半导体存储器件包括基板110、隔离层115、堆叠结构120、第一单元沟道结构130、第二单元沟道结构140、第一虚设沟道结构150、第二虚设沟道结构160和公共源极线(CSL)170。半导体存储器件还可以包括位线BL、第一金属线183和第二金属线185。半导体存储器件还可以包括至少一个外围电路元件190。半导体存储器件可以是三维(3D)存储器件。例如，半导体存储器件可以是3DNAND快闪存储器件。
根据一示例实施方式，第一方向D1可以指的是从单元阵列区域CAA到连接区域CTA的方向，第二方向D2可以指的是与第一方向D1垂直的水平方向，第三方向D3可以指的是垂直于第一方向D1和第二方向D2两者的垂直方向。根据一示例实施方式，第一单元沟道结构130、第二单元沟道结构140、第一虚设沟道结构150和第二虚设沟道结构160可以统称为沟道结构。第一单元沟道结构130和第二单元沟道结构140可以统称为单元沟道结构。第一虚设沟道结构150和第二虚设沟道结构160可以统称为虚设沟道结构。
半导体存储器件可以包括单元区域CR和外围电路区域PR。单元区域CR可以包括单元阵列区域CAA和与单元阵列区域CAA相邻的连接区域CTA。
单元区域CR可以包括单元块CB和虚设块DB。单元区域CR可以包括第一块和第二块。第一块可以是单元块CB，第二块可以是虚设块DB。单元块CB和虚设块DB中的每个可以包括单元阵列区域CAA和连接区域CTA。单元块CB和虚设块DB中的每个可以形成在单元阵列区域CAA和连接区域CTA之上。单元块CB可以位于单元区域CR的内侧。虚设块DB可以位于单元区域CR的外侧。此外，虚设块DB也可以位于单元区域CR内侧的单元块CB之间。这里，单元块CB可以指其中单元阵列区域CAA中形成的存储单元存储数据的块。虚设块DB可以指其中单元阵列区域CAA中形成的存储单元不存储数据的块。用于存储数据的电路可以不形成在虚设块DB中。虚设块DB可以包括测试逻辑或与测试逻辑相关的电路。
单元区域CR可以分成四个区域：第一区域，对应于单元块CB和单元阵列区域CAA两者；第二区域，对应于单元块CB和连接区域CTA两者；第三区域，对应于虚设块DB和单元阵列区域CAA两者；以及第四区域，对应于虚设块DB和连接区域CTA两者。单元区域CR可以包括位于单元块CB之间或位于单元块CB与虚设块DB之间的公共源极区域111。
单元阵列区域CAA可以包括布置成阵列的存储单元。位接触137和位线BL可以位于单元区域CR中。栅极接触129和第一金属线183可以位于连接区域CTA中。外围接触197和第二金属线185可以位于外围电路区域PR中。
外围电路可以位于外围电路区域PR中，该外围电路包括至少一个外围电路元件190并且配置为驱动存储单元并读取存储在存储单元中的数据。例如，字线驱动器、读出放大器、行解码器、列解码器和/或控制电路可以位于外围电路区域PR中。
基板110可以包括半导体材料。例如，基板110可以是硅(Si)单晶基板、锗(Ge)单晶基板或硅锗(SiGe)单晶基板。基板110可以是P型半导体基板。基板110可以包括P型杂质(例如，硼(B)、镓(Ga)或铟(In))。然而，基板110不限于P型半导体基板。基板110可以是绝缘体上硅(SOI)基板。基板110可以包括在保护提供于半导体基板上的晶体管的绝缘层上的半导体有源层(例如硅层、硅锗层或锗层)。基板110可以包括阱区(未示出)。
基板110可以包括公共源极区域111。公共源极区域111可以形成在基板110中且在单元块CB之间的区域以及单元块CB与虚设块DB之间的区域中。公共源极区域111可以在第一方向D1上在基板110中延伸。公共源极区域111可以包括N型杂质(例如砷(As)或磷(P))。
隔离层115可以形成在基板110上，例如在提供有第一虚设沟道结构150的虚设块DB的连接区域CTA中。隔离层115可以具有块或柱的形状，该块或柱具有期望的(或者预定的)高度。多个隔离层115可以独立地位于所有的第一虚设沟道结构150下面。至少两个隔离层115可以沿着第二方向D2一体地提供。
隔离层115可以防止第一虚设沟道结构150与基板110直接接触。隔离层115可以使第一虚设沟道结构150与基板110电绝缘。隔离层115可以阻挡供应到第一虚设沟道结构150的电荷泄漏到基板110。
隔离层115可以通过将绝缘材料填充到凹槽中来形成，该凹槽被限定为具有从基板110的顶表面到其底表面的期望的(或者预定的)深度和面积。隔离层115可以形成为具有比第一单元沟道结构130的从基板110的顶表面朝向基板110的底表面的深度更大的高度。凹槽可以形成在隔离层115的顶表面中以具有与第一单元沟道结构130的插入到基板110中的部分的形状对应的形状。隔离层115可以具有比第一虚设沟道结构150的直径大的直径。
隔离层115可以包括例如硅氧化物、硅氮化物、硅氮氧化物、铝氧化物或其混合物。隔离层115可以包括具有电绝缘性质的绝缘材料。
根据图8和图9所示的示例实施方式，隔离层215可以具有条形形状并提供在多个第一虚设沟道结构150中的两个或更多个下面，所述多个第一虚设沟道结构150提供在单元块CB的连接区域CTA中并在第一方向D1上彼此间隔开。隔离层215可以一体地形成在沿第一方向D1彼此间隔开的多个第一虚设沟道结构150的全部之下。在一些示例实施方式中，隔离层215可以提供为在第二方向D2上彼此间隔开的多个条形。
根据图10所示的示例实施方式，隔离层315可以在形成于单元块CB的连接区域CTA中的多个第一虚设沟道结构150(其在第一方向D1和第二方向D2上彼此间隔开)中的两个或更多个下面的板形状。隔离层315可以一体地形成在形成于单元块CB的连接区域CTA中的多个第一虚设沟道结构150(其在第一方向D1和第二方向D2上彼此间隔开)的全部之下。
根据图11所示的示例实施方式，隔离层415的杂质浓度可以高于基板110的杂质浓度。当基板110是P型半导体基板时，隔离层415可以包括P+外延图案。隔离层415可以是通过离子注入来注入P型杂质而获得的离子注入层。当隔离层415的P型杂质的浓度高于基板110的P型杂质的浓度时，可以减轻或防止供应到第一虚设沟道结构150上方的电荷泄漏到基板110。
根据图12所示的示例实施方式，隔离层515可以另外地形成在基板110上，例如在虚设块DB的单元阵列区域CAA中，在该处形成第二单元沟道结构140。隔离层515可以防止第二单元沟道结构140和基板110彼此电连接。
堆叠结构120包括多个层间绝缘层121和多个栅电极122。堆叠结构120还可以包括栅极阻挡绝缘膜125、模制绝缘层126、上绝缘层128和栅极接触129。
堆叠结构可以通过在第三方向D3上交替堆叠层间绝缘层121(121a、121b、121c、121d、121e、121f和121g)和栅电极122(122a、122b、122c、122d、122e和122f)而形成。堆叠结构120可以形成在单元区域CR中并从单元阵列区域CAA延伸到连接区域CTA。堆叠结构120可以在第一方向D1上延伸以平行于基板110的表面。栅电极122可以通过插设在栅电极122之间的层间绝缘层121而彼此绝缘。
堆叠结构120可以以单元块CB为单位或者以虚设块DB为单位彼此分隔。堆叠结构120可以通过位于单元块CB之间或单元块CB与虚设块DB之间的公共源极线CSL 170而彼此分隔。堆叠结构120可以在垂直于第一方向D1并平行于基板110的表面的第二方向D2上彼此分隔。
堆叠结构120可以在连接区域CTA中具有阶梯状端部。栅电极122可以从单元阵列区域CAA延伸到不同的长度。例如，从单元阵列区域CAA延伸的栅电极122的长度可以从下到上变短。在栅电极122当中，栅电极122a中的最下面的一个可以具有最长的长度，栅电极122f中的最上面的一个可以具有最短的长度。每个栅电极122可以包括在连接区域CTA中在向上方向上暴露的栅极焊盘部分GEP。
层间绝缘层121可以具有不同的厚度。例如，层间绝缘层121a(其是层间绝缘层121当中的最下面的一个)可以比其它层间绝缘层121b、121c、121d、121e、121f和121g薄。层间绝缘层121a(其是层间绝缘层121当中的最下面的一个)可以位于基板110和栅电极122a(其是栅电极122当中的最下面的一个)之间。层间绝缘层121b(其是层间绝缘层121当中的从基板110起的第二个)和层间绝缘层121g(其是层间绝缘层121当中的最上面的一个)可以比其他层间绝缘层121c、121d、121e和121f厚。层间绝缘层121可以包括绝缘材料(例如硅氧化物膜、硅氮化物膜或硅氮氧化物膜)。
栅电极122可以具有相同的厚度或不同的厚度。栅电极122可以在第三方向D3上彼此间隔开相同的距离或不同的距离。栅电极122a(其是栅电极当中的最下面一个)和位于栅电极122a上的栅电极122b可以间隔开第一距离，并且其它栅电极122c、122d、122e和122f当中的相邻栅电极的每个可以间隔开第二距离。第一距离可以大于第二距离。栅电极122可以通过插设在其间的层间绝缘层121而彼此绝缘。
栅电极122可以包括导电膜。例如，栅电极122可以包括从半导体膜(例如杂质掺杂的硅膜)、金属硅化物膜(例如钴硅化物膜、镍硅化物膜、钛硅化物膜、钨硅化物膜或钽硅化物膜)、金属氮化物膜(例如钛氮化物膜、钨氮化物膜或钽氮化物膜)、金属膜(例如钨膜、镍膜、钴膜、钛膜、钌膜或钽膜)以及它们的混合物当中选择的一种膜。
栅电极122可以用作单元阵列区域CAA中布置成阵列的存储单元的控制栅电极。栅电极122可以与第一单元沟道结构130结合以形成存储单元。因此，包括垂直布置的存储单元的垂直存储单元串可以形成在单元阵列区域CAA中。栅电极122f(其是栅电极122当中的最上面一个)可以用作用于控制位线BL与第一单元沟道结构130之间的电连接的串选择晶体管的栅电极。栅电极122a(其是最下面的栅电极)可以用作用于控制公共源极区域111和第一单元沟道结构130之间的电连接的接地选择晶体管的栅电极。
栅极阻挡绝缘膜125可以形成在每个栅电极122的外表面上。栅极阻挡绝缘膜125可以形成在栅电极122的顶表面、底表面和侧表面上。栅极阻挡绝缘膜125可以覆盖栅电极122的外表面。栅极阻挡绝缘膜125可以形成在栅电极122和层间绝缘层121之间以及在栅电极122和沟道结构之间。当栅电极122彼此充分电绝缘时，可以不形成栅极阻挡绝缘膜125。栅极阻挡绝缘膜125可以形成为一个薄膜或多个薄膜。栅极阻挡绝缘膜125可以包括高K电介质膜(例如铝氧化物膜和/或铪氧化物膜)。
模制绝缘层126可以提供在连接区域CTA和外围电路区域PR中。模制绝缘层126可以覆盖栅电极122的端部(例如栅极焊盘部分GEP)。模制绝缘层126可以覆盖至少一个外围电路元件190。模制绝缘层126的顶表面可以与层间绝缘层121g(其是层间绝缘层121当中的最上面的一个)的顶表面共面。模制绝缘层126可以包括例如氧化物膜、氮化物膜或低K电介质膜。
上绝缘层128可以形成在单元阵列区域CAA、连接区域CTA和外围电路区域PR上。上绝缘层128可以形成在层间绝缘层121和模制绝缘层126上。上绝缘层128可以覆盖沟道结构的顶表面。上绝缘层128可以覆盖公共源极线CSL 170。上绝缘层128可以包括例如氧化物膜或氮化物膜。
栅极接触129可以形成为从每个栅电极122的栅极焊盘部分GEP的顶表面向上延伸。栅极接触129可以穿过模制绝缘层126和上绝缘层128以在上绝缘层128的顶部暴露。栅极接触129可以电连接到栅电极122的栅极焊盘部分GEP。随着栅极接触129和单元阵列区域CAA之间的距离增大，栅极接触129的高度可以增大。
第一单元沟道结构130可以包括第一单元半导体图案131、第一单元数据存储图案133和第一单元沟道图案134。第一单元沟道结构130还可以包括第一单元嵌入绝缘图案135、第一单元图案氧化物膜132、第一单元导电图案136和位接触137。第一单元沟道结构130可以位于单元块CB的单元阵列区域CAA中。
第一单元沟道结构130可以在沿第三方向D3延伸的同时穿过与基板110接触的堆叠结构120。第一单元沟道结构130可以垂直穿过栅电极122和层间绝缘层121，使得第一单元沟道结构130与基板110接触。多个第一单元沟道结构130可以在第一方向D1和第二方向D2上布置在单元块CB的单元阵列区域CAA中。多个第一单元沟道结构130可以在第一方向D1上布置为Z字形图案并在第二方向D2上彼此相邻地布置。根据一示例实施方式，多个第一单元沟道结构130可以布置成两行，使得第一单元沟道结构130在第一方向D1上布置为Z字形图案并在第二方向D2上以Z字形图案重复地布置。
第一单元半导体图案131可以位于第一单元沟道结构130的底部。第一单元半导体图案131可以在延伸到基板110的内部的同时与基板110直接接触。第一单元半导体图案131电连接到基板110。第一单元半导体图案131可以具有圆柱形柱形状，其一部分被嵌入在基板110中并且其另一部分从基板110的顶表面垂直地突出。第一单元半导体图案131的顶表面可以具有各种形状。例如，第一单元半导体图案131的顶表面可以具有平坦形状、相对于基板110倾斜的形状、喇叭形状或者截平形状(truncated shape)。
第一单元半导体图案131可以具有第一突起高度，该第一突起高度是其从基板110的顶表面突出的部分的高度。第一突起高度可以大于从基板110的顶表面到栅电极122a(其是栅电极122当中的最下面的一个)的顶表面的高度。第一突起高度可以小于从基板110的顶表面到层间绝缘层121中的第二最下面的一个121b的顶表面的高度。第一单元半导体图案131的顶表面可以处于比栅电极122a(其是栅电极122当中的最下面的一个)更高的水平处，并处于比层间绝缘层121b(其是层间绝缘层121当中的第二最下面的一个)更低的水平处。
第一单元半导体图案131可以包括硅(Si)。第一单元半导体图案131可以是包括单晶硅或多晶硅的外延图案。第一单元半导体图案131可以通过使用基板110的顶表面作为籽晶层的选择性外延生长工艺来形成。第一单元半导体图案131可以不形成在隔离层115上。第一单元半导体图案131可以包括例如锗(Ge)、硅锗(SiGe)、III-V族半导体化合物或II-VI族半导体化合物。第一单元半导体图案131可以是未掺杂的图案或掺杂有与基板110的导电类型相同的导电类型的杂质的图案。
第一单元图案氧化物膜132可以位于栅电极122a(其是栅电极122当中的最下面的一个)与第一单元半导体图案131之间。第一单元图案氧化物膜132可以在第一单元半导体图案131的外周表面上形成为环形。第一单元图案氧化物膜132可以具有凸起形状。第一单元图案氧化物膜132可以通过氧化第一单元半导体图案131的外周表面而形成。第一单元图案氧化物膜132可以是热氧化物膜。第一单元图案氧化物膜132可以包括硅氧化物膜。在形成第一单元图案氧化物膜132的工艺期间，第一单元半导体图案131的一部分可以被改变为具有凹入的外周形状。例如，由于形成第一单元图案氧化物膜132，第一单元半导体图案131的外周表面的一部分可以被改变为凹入形状。
第一单元数据存储图案133可以布置在第一单元半导体图案131的顶表面上并在第三方向D3上延伸。第一单元数据存储图案133可以具有管形状，其内部是中空的。第一单元数据存储图案133可以具有其顶端和底端是敞开的形状。第一单元数据存储图案133可以形成为使得其外表面面对堆叠结构120。第一单元数据存储图案133可以包括用于存储数据的薄膜。例如，第一单元数据存储图案133可以配置为根据第一单元沟道结构130和栅电极122之间的电压差或者由该电压差引起的福勒-诺德海姆隧穿效应而改变其中存储的数据，但是发明构思不限于此。第一单元数据存储图案133可以包括基于不同的工作原理(例如用于相变存储器件的薄膜或用于可变电阻存储器件的薄膜)来存储数据的薄膜。
如图7A和图7B所示，第一单元数据存储图案133可以包括：第一单元外绝缘膜133a，位于第一单元数据存储图案133的外侧并与栅电极122相邻；第一单元内绝缘膜133b，位于第一单元数据存储图案133的内侧并与第一单元沟道图案134接触；以及第一单元电荷存储膜133c，位于第一单元外绝缘膜133a和第一单元内绝缘膜133b之间。第一单元外绝缘膜133a可以包括硅氧化物膜和/或高K电介质膜(例如铝氧化物膜或铪氧化物膜)。第一单元内绝缘膜133b可以包括硅氧化物膜。第一单元电荷存储膜133c可以包括硅氮化物。
第一单元沟道图案134可以提供在第一单元半导体图案131的顶表面上并在第三方向D3上延伸。第一单元沟道图案134可以形成为管形状，其内部是中空的。第一单元沟道图案134可以具有通心面形状，其内部是中空的。第一单元沟道图案134可以具有其顶端和底端敞开的形状。第一单元沟道图案134可以具有其顶端敞开的形状。第一单元沟道图案134可以与第一单元半导体图案131接触。第一单元沟道图案134的外周表面可以与第一单元数据存储图案133的内周表面接触。第一单元沟道图案134可以电连接到第一单元半导体图案131。第一单元沟道图案134可以经由第一单元半导体图案131电连接到基板110。根据一示例实施方式，第一单元沟道图案134可以形成为圆柱形。在这种情况下，第一单元沟道结构130可以不包括第一单元嵌入绝缘图案135。
第一单元沟道图案134可以包括例如多晶半导体材料、非晶半导体材料或单晶半导体材料。第一单元沟道图案134可以包括硅(Si)、锗(Ge)、硅锗(SiGe)、镓砷(GaAs)、铟镓砷(InGaAs)、铝镓砷(AlGaAs)及其混合物当中的至少一种。第一单元沟道图案134可以包括没有用杂质掺杂的半导体材料或掺杂有与基板110的导电类型相同的导电类型的杂质的半导体材料。
第一单元嵌入绝缘图案135可以提供在第一单元半导体图案131的顶表面上并在第三方向D3上延伸。第一单元嵌入绝缘图案135可以填充第一单元沟道图案134内的空的空间。第一单元嵌入绝缘图案135可以形成为圆柱形。第一单元嵌入绝缘图案135的外周表面可以与第一单元沟道图案134接触。第一单元嵌入绝缘图案135可以包括例如硅氧化物膜或硅氮化物膜。
第一单元导电图案136可以位于第一单元沟道图案134上。第一单元导电图案136可以位于第一单元嵌入绝缘图案135上。第一单元导电图案136可以从第一单元数据存储图案133的顶部延伸。第一单元导电图案136可以包括导电材料。第一单元导电图案136可以包括杂质掺杂的杂质区域。提供在第一单元沟道结构130的一端处的第一单元导电图案136可以用作漏极区域。
位接触137可以从第一单元导电图案136的顶表面向上延伸。位接触137可以穿过上绝缘层128，因此暴露在上绝缘层128的顶表面处。位接触137可以电连接到第一单元导电图案136。位接触137可以电连接到位线BL。位接触137可以将第一单元导电图案136和位线BL彼此电连接。位接触137可以包括导电材料(例如掺杂的硅、金属硅化物或金属)。
第二单元沟道结构140可以包括第二单元半导体图案141、第二单元沟道图案144和第二单元数据存储图案143。第二单元沟道结构140还可以包括第二单元嵌入绝缘图案145、第二单元图案氧化物膜142和第二单元导电图案146。第二单元沟道结构140位于第三区域(其是虚设块DB的单元阵列区域CAA)中。
第二单元沟道结构140可以形成为与第一单元沟道结构130相同，除了第二单元沟道结构140形成在不同位置并且不电连接到位线BL之外。第二单元沟道结构140可以位于单元区域CR的最外侧。因此，第二单元沟道结构140不电连接到位线BL，因此可以不用作存储单元。形成在虚设块DB的单元阵列区域CAA中的第二单元沟道结构140可以用作对于堆叠结构120的支撑物。
第二单元半导体图案141可以形成为与第一单元半导体图案131相同或相似。第二单元图案氧化物膜142可以形成为与第一单元图案氧化物膜132相同或相似。第二单元数据存储图案143可以形成为与第一单元数据存储图案133相同或相似。第二单元沟道图案144可以形成为与第一单元沟道图案134相同或相似。第二单元嵌入绝缘图案145可以形成为与第一单元嵌入绝缘图案135相同或相似。第二单元导电图案146可以形成为与第一单元导电图案136相同或相似。
根据一示例实施方式，参照图12，至少一些第二单元沟道结构140可以实现第一虚设沟道结构150。第一虚设沟道结构150可以形成在虚设块DB的单元阵列区域CAA中的第二单元沟道结构140的位置上。基板110可以包括在虚设块DB的单元阵列区域CAA中的每个第一虚设沟道结构150的位置上的隔离层515。第一虚设沟道结构150可以通过隔离层515而与基板110电绝缘。位于第二区域中的第二单元沟道结构140可以不电连接到位线BL。因此，第二单元沟道结构140可以被设置为不提供位线BL与基板110之间的电连接。因此，第二单元沟道结构140可以实现第一虚设沟道结构150，使得位于虚设块DB的单元阵列区域CAA中的沟道结构可以与基板110电绝缘。
第一虚设沟道结构150可以包括第一虚设数据存储图案153和第一虚设沟道图案154。第一虚设沟道结构150还可以包括第一虚设嵌入绝缘图案155和第一虚设导电图案156。第一虚设沟道结构150可以与隔离层115直接接触。第一虚设沟道结构150可以具有与第一单元沟道结构130相同的形状或类似的形状。然而，与第一单元沟道结构130不同，第一虚设沟道结构150可以与隔离层115直接接触，因此可以不提供通过外延生长形成的第一单元半导体图案131。因此，在第一虚设沟道结构150中，第一虚设数据存储图案153、第一虚设沟道图案154和第一虚设埋入绝缘图案155可以延伸到隔离层115，并因此与隔离层115直接接触。根据一示例实施方式，第一虚设沟道结构150可以延伸到隔离层115的内部。第一虚设沟道结构150的下部可以被嵌入到隔离层115中。
第一虚设沟道结构150的顶表面和第一单元沟道结构130的顶表面可以处于相同的高度。第一虚设沟道结构150的底表面和第一单元沟道结构130的底表面可以处于相同的高度或不同的高度。
第一虚设沟道结构150可以位于对应于单元块CB和连接区域CTA两者的第二区域中。多个第一虚设沟道结构150可以位于第二区域中，并在第一方向D1上彼此间隔开。根据一示例实施方式，与除了栅电极122a(其是栅电极122当中的最下面的一个)之外的栅电极122的数量对应的数量的第一虚设沟道结构150可以在第一方向D1上布置成行。根据一示例实施方式，至少两个第一虚设沟道结构150可以布置成两行或更多行以在第二方向D2上彼此间隔开。
第一虚设沟道结构150可以在第三方向D3上延伸以穿过连接区域CTA中的堆叠结构120，并与隔离层115接触。根据一示例实施方式，第一虚设沟道结构150可以穿过连接区域CTA中的堆叠结构120的阶梯状端部。第一虚设沟道结构150可以在穿过每个栅电极122的栅极焊盘部分GEP的同时延伸。第一虚设沟道结构150可以每个穿过栅电极122的栅极焊盘部分GEP和层间绝缘层121中的至少一个以及在栅极焊盘部分GEP下面的至少一个栅电极122。第一虚设沟道结构150可以穿过提供在栅电极122上的模制绝缘层126。第一虚设沟道结构150当中的最邻近单元阵列区域CAA的第一虚设沟道结构150可以在穿过模制绝缘层126、栅电极122f(其是栅电极122当中的最上面的一个)的栅极焊盘部分GEP的端部、在栅电极122f下面的其它栅电极122以及层间绝缘层121的同时直接接触隔离层115。距单元阵列区域CAA最远的第一虚设沟道结构150可以在穿过模制绝缘层126、基板110上的栅电极122b(例如栅电极122当中的第二最下面的一个)的栅极焊盘部分GEP的端部、栅电极122a(例如栅电极122当中最下面的一个)以及层间绝缘层121的同时与隔离层115直接接触。第一虚设沟道结构150可以在第二区域(例如对应于连接区域CTA)中支撑栅电极122的端部以减轻或防止栅电极122的端部在工艺期间倒塌。
第一虚设沟道结构150可以不与基板110直接接触，因为第一虚设沟道结构150的底部与隔离层115直接接触，从而确保第一虚设沟道结构150和基板110之间的绝缘特性。因此，通过减轻或防止经由第一虚设沟道结构150的泄漏电流发生，可以确保半导体存储器件的高可靠性。
第一虚设数据存储图案153可以包括与第一单元数据存储图案133的材料相同或基本上相似的材料。第一虚设数据存储图案153具有与第一单元数据存储图案133的结构相同或基本上相似的结构。第一虚设数据存储图案153可以包括第一虚设外绝缘膜153a、第一虚设内绝缘膜153b和第一虚设电荷存储膜153c。第一虚设外绝缘膜153a、第一虚设内绝缘膜153b和第一虚设电荷存储膜153c可以分别与第一单元外绝缘膜133a、第一单元内绝缘膜133b和第一单元电荷存储膜133c相同或基本上相似。然而，如图7B所示，第一虚设外绝缘膜153a的一侧可以靠近栅电极122，并且其另一侧可以靠近模制绝缘层126。
第一虚设沟道图案154可以包括与第一单元沟道图案134的材料相同或基本上相似的材料。第一虚设沟道图案154可以具有与第一单元沟道图案134的结构相同或基本上相似的结构，除了第一虚设沟道图案154的底表面通过隔离层115与基板110分离并因此与基板110电绝缘之外。第一虚设嵌入绝缘图案155可以包括与第一单元嵌入绝缘图案135的材料相同或基本上相似的材料。第一虚设嵌入绝缘图案155可以具有与第一单元嵌入绝缘图案135的结构相同或基本上相似的结构。第一虚设导电图案156可以包括与第一单元导电图案136的材料相同或基本上相似的材料。第一虚设导电图案156可以具有与第一单元导电图案136的结构相同的结构。
根据一示例实施方式，第二虚设沟道结构160还可以提供在第二区域中。在第二区域中，至少一些第一虚设沟道结构150可以用第二虚设沟道结构160替代。在第一虚设沟道结构150的阵列的基础上可以省略一些第一虚设沟道结构150，并且第二虚设沟道结构160可以位于与省略的第一虚设沟道结构150对应的位置上。在一些示例实施方式中，在第二区域中，第一虚设沟道结构150可以不被省略，并且第二虚设沟道结构160可以被另外地提供。第二虚设沟道结构160可以插设在第一虚设沟道结构150之间。在这种情况下，第一虚设沟道结构150可以形成在第二区域的一部分中，并且第二虚设沟道结构160可以形成在第二区域的另一部分中。隔离层115可以不提供在位于第二区域中的第二虚设沟道结构160下面，因此第二虚设沟道结构160可以彼此电连接。
第二虚设沟道结构160可以包括第二虚设半导体图案161、第二虚设数据存储图案163、第二虚设沟道图案164和第二虚设嵌入绝缘图案165。第二虚设沟道结构160还可以包括第二虚设图案氧化物膜162和第二虚设导电图案166。第一虚设沟道结构150可以位于对应于虚设块DB和连接区域CTA两者的第四区域中。第二虚设沟道结构160可以布置为与第一虚设沟道结构150相同的形式。
第二虚设沟道结构160可以在穿过连接区域CTA中的堆叠结构120的同时与基板110直接接触。第二虚设沟道结构160可以垂直穿过栅电极122和层间绝缘层121以在第三方向D3上延伸的同时与基板110直接接触。第二虚设沟道结构160的堆叠组件以及第二虚设沟道结构160与模制绝缘层126之间的联接关系可以分别与第一虚设沟道结构150的堆叠组件以及第一虚设沟道结构150与模制绝缘层126之间的联接关系相同或基本上相似。在一些示例实施方式中，第二虚设沟道结构160可以电连接到基板110。在电连接到基板110方面，第二虚设沟道结构160可以不同于第一虚设沟道结构150。提供在第四区域中的第二虚设沟道结构160可以支撑栅电极122的端部，从而减轻或防止栅电极122倒塌。
第二虚设沟道结构160可以延伸到基板110从而甚至支撑栅电极122a(其是栅电极122当中的最下面的一个)。在制造半导体存储器件的过程中，可以进行测试以确定在执行形成沟道结构的工艺之后第二虚设沟道结构160是否延伸到基板110。第二虚设沟道结构160是否延伸到基板110可以通过向第二虚设沟道结构160供应电荷并测量电荷泄漏(例如泄漏电流)来确定。当供应到第二虚设沟道结构160的电荷泄漏到基板110时，可以确定第二虚设沟道结构160向下延伸到基板110。如果电荷泄漏的测量值指示供应到第二虚设沟道结构160的电荷不泄漏到基板110，则可以确定第二虚设沟道结构160不向下延伸到基板110，并且停留在第二虚设沟道结构160内。通过向第二虚设沟道结构施加电荷并测量第二虚设沟道结构与基板之间的电流来确定第二虚设沟道结构是否电连接基板，在半导体晶片上的多个管芯被测试。响应于确定指示第二虚设沟道结构电连接基板，多个管芯中的选择的一个可以被提供为半导体存储器件。
第二虚设沟道结构160可以具有与第一单元沟道结构130的结构相同或基本上相似的结构。根据一示例实施方式，第二虚设半导体图案161可以形成为与第一单元半导体图案131相同或基本上相似。第二虚设图案氧化物膜162可以形成为与第一虚设图案氧化物膜132相同或基本上相似。第二虚设数据存储图案163可以形成为与第一单元数据存储图案133相同或相似。第二虚设沟道图案164可以形成为与第一单元沟道图案134相同或基本上相似。第二虚设嵌入绝缘图案165可以形成为与第一单元嵌入绝缘图案135相同或基本上相似。第二虚设导电图案166可以形成为与第一单元导电图案136相同或基本上相似。
根据一示例实施方式，第一虚设沟道结构150可以另外地提供在第四区域中。在第四区域中，第一虚设沟道结构150可以代替第二虚设沟道结构160中的一些。在第二虚设沟道结构160的阵列的基础上可以省略第二虚设沟道结构160中的一些，并且第一虚设沟道结构150可以提供在对应于省略的第二虚设沟道结构160的位置上。在一些示例实施方式中，在第四区域中，第二虚设沟道结构160可以不被省略，并且第一虚设沟道结构150可以被另外地提供。第一虚设沟道结构150可以插设在第二虚设沟道结构160之间。在这种情况下，第二虚设沟道结构160可以形成在第四区域的一部分中，并且第一虚设沟道结构150可以形成在第四区域的另一部分中。隔离层115可以在第四区域中形成在第一虚设沟道结构150之下的基板110上。
公共源极线CSL 170可以包括公共源极插塞171和公共源极间隔物172。公共源极线CSL 170可以位于单元块CB之间以及单元块CB和虚设块DB之间。公共源极线CSL 170可以垂直穿过包括层间绝缘层121和栅电极122的堆叠结构120。公共源极线CSL 170可以延伸到公共源极区域111，使得公共源极线CSL 170电连接到公共源极区域111。公共源极线CSL170可以与公共源极区域111直接接触。
公共源极插塞171可以在第一方向D1上沿着公共源极区域111延伸。公共源极插塞171可以从公共源极区域111延伸穿过堆叠结构120。公共源极插塞171可以具有壁结构。当在D2方向上从上方观看时，公共源极插塞171可以具有在第一方向D1上延伸的条形。公共源极插塞171可以包括导电材料(例如钨、铜、钛、钛氮化物、钽、钽氮化物、硅或铝)。
公共源极间隔物172可以形成在堆叠结构120和公共源极插塞171之间。公共源极间隔物172可以覆盖堆叠结构120的侧壁。公共源极间隔物172可以填充公共源极插塞171和堆叠结构120之间的空间。公共源极间隔物172可以使公共源极插塞171与堆叠结构120的栅电极122电绝缘。公共源极间隔物172可以包括例如硅氧化物、硅氮化物、硅氮氧化物或低K电介质材料。
位线BL可以形成在单元阵列区域CAA中的上绝缘层128上。位线BL可以形成在上绝缘层128上以覆盖位接触137的顶部。位线BL可以在第二方向D2上从上绝缘层128的顶表面延伸。位线BL可以电连接到位接触137。位线BL可以经由位接触137电连接到第一单元沟道结构130。位线BL可以包括导电金属(例如钨)。
位线BL可以不电连接到第二单元沟道结构140。位线BL可以不电连接到第一虚设沟道结构150和第二虚设沟道结构160。
第一金属线183可以形成在连接区域CTA中的上绝缘层128上。第一金属线183可以覆盖栅极接触129的顶部。第一金属线183可以包括金属(例如铝或铜)。第一金属线183可以电连接到栅极接触129。第一金属线183可以经由栅极接触129电连接到栅电极122。
第二金属线185可以形成在外围器件区域中的上绝缘层128上。第二金属线185可以覆盖外围接触197的顶部。第二金属线185可以包括金属(例如铝或铜)。第二金属线185可以电连接到外围接触197的顶端。第二金属线185可以电连接到位线BL或第一金属线183。
外围电路元件190可以布置在外围区域PR中。外围电路元件190可以包括外围栅极绝缘膜191、外围栅电极192以及源极和漏极区域193。外围电路元件190可以包括外围接触197。多个外围电路元件190可以形成在外围区域PR中。外围电路元件190可以包括例如高电压或低电压晶体管。
外围栅极绝缘膜191可以提供在基板110上并包括氧化物膜或高K电介质膜。外围栅电极192可以提供在外围栅极绝缘膜191上。外围栅电极192可以包括例如硅、金属硅化物、镍硅化物、钴硅化物、钛硅化物、钽硅化物(TaSi)或金属。外围栅极间隔物194可以布置在外围栅电极192的侧壁上。源极和漏极区域193可以提供在基板110中，并可以包括N型杂质(例如磷(P))或者P型杂质(例如硼(B))。外围保护层195可以形成在基板110上以覆盖外围栅极绝缘膜191、外围栅电极192以及源极和漏极区域193。外围保护层195可以包括例如硅氧化物膜或硅氮化物膜。外围接触197可以形成为穿过上绝缘层128、模制绝缘层126和外围保护层195。外围接触197的顶端可以在上绝缘层128处暴露。外围接触197可以包括导电材料(例如硅或钨)。外围接触197可以电连接到源极和漏极区域193。
下面将描述根据发明构思的示例实施方式的制造半导体存储器件的方法。
图13A至图20A、图13B至图20B以及图13C至图20C是用于描述根据发明构思的示例实施方式的制造半导体存储器件的方法的操作的垂直剖面图。图13A至图20A是沿着图2的线III-III'截取的垂直剖面图。图13B至图20B是沿着图2的线IV-IV'截取的垂直剖面图。图13C至图20C是沿着图2的线VI-VI'截取的垂直剖面图。根据制造半导体存储器件的方法获得的所得结构的垂直剖面图与图3、图4和图6相同或基本上相似。因此，所得结构没有在附图中额外地示出，并将在下面参照图3、图4和图6来描述。
参照图13A、图13B和图13C，多个隔离层115可以形成在基板110的单元块CB的连接区域CTA中。首先，隔离凹槽可以形成在单元块CB的连接区域CTA的其上将要形成第一虚设沟道结构150的位置处。隔离凹槽可以通过蚀刻工艺在基板110的顶表面中向下形成。隔离层115可以通过用绝缘材料(例如硅氧化物或硅氮化物)填充隔离凹槽而形成。隔离层115可以被独立地形成，使得第一虚设沟道结构150位于其上。隔离层115可以不形成在单元块CB的单元阵列区CAA中和/或在虚设块DB的单元阵列区域CAA中。
根据一示例实施方式，参照图8和图9，隔离凹槽可以形成为在第一方向D1上延伸的沟槽形状。在一些示例实施方式中，隔离层215可以形成为在第一方向D1上延伸的条形。在一些示例实施方式中，隔离层215可以一体地形成于在第一方向D1上彼此间隔开的多个第一虚设沟道结构150下面。
根据一示例实施方式，参照图10，隔离凹槽可以是在第一方向D1和第二方向D2上延伸的板型凹槽。隔离层315可以形成为在第一方向D1和第二方向D2上延伸的板形。隔离层315可以一体地形成于在第一方向D1和第二方向D2上彼此间隔开的多个第一虚设沟道结构150下面。
根据一示例实施方式，参照图12，至少一个凹槽可以形成在基板110的虚设块DB的单元阵列区域CAA中。隔离凹槽可以形成在第二单元沟道结构140在该处形成的位置处。该至少一个隔离凹槽可以通过蚀刻工艺在基板110的顶表面中向下形成。隔离层515可以通过用绝缘材料(例如硅氧化物或硅氮化物)填充至少一个隔离凹槽而形成。隔离层515可以独立地形成，使得第二单元沟道结构140可以位于其上。
参照图14A、图14B和图14C，外围电路元件190和堆叠模制结构120a可以形成在基板110上。至少一个外围电路元件190可以形成在基板110的外围区域中。外围电路元件190可以包括外围栅极绝缘膜191、外围栅电极192、源极和漏极区域193、外围栅极间隔物194以及外围保护层195。例如，外围电路元件190可以根据将在下面描述的工艺来形成。外围栅极绝缘膜191和外围栅电极192可以顺序地堆叠在基板110上。外围栅极绝缘膜191和外围栅电极192可以通过图案化工艺形成。外围栅电极192可以由例如杂质掺杂的多晶硅或金属材料形成。外围栅极绝缘膜191可以包括例如硅氧化物膜或高K电介质膜。源极和漏极区域193和外围栅极间隔物194可以形成在外围栅电极192的相反两侧处。外围保护层195可以形成为覆盖外围栅电极192、源极和漏极区域193以及外围栅极间隔物194。外围保护层195可以通过在基板110上沉积绝缘材料并平坦化该绝缘材料而形成。外围保护层195可以被图案化并因此仅形成在外围电路区域PR中的基板110上。外围保护层195可以暴露基板110上的单元阵列区域CAA和连接区域CTA。
堆叠模制结构120a可以形成在单元阵列区域CAA、连接区域CTA和外围电路区域PR中。堆叠模制结构120a可以覆盖外围保护层195的顶部和侧壁。堆叠模制结构120a可以包括多个层间绝缘层121(121a、121b、121c、121d、121e、121f和121g)和多个牺牲层123(123a、123b、123c、123d、123e和123f)。层间绝缘层121和牺牲层123可以交替地且重复地堆叠。
层间绝缘层121a(其是层间绝缘层121当中的与基板110接触的最下面的一个)可以形成为比其它层间绝缘层121b、121c、121d、121e、121f和121g更薄。层间绝缘层121b(其是层间绝缘层121当中的第二最下面的一个)和层间绝缘层121g(其是层间绝缘层121当中的最上面的一个)可以形成为比其它层间绝缘层121c、121d、121e和121f更厚。例如，牺牲层123可以具有相同的厚度。
层间绝缘层121和牺牲层123可以包括在湿法蚀刻工艺中具有蚀刻选择性的材料。例如，在湿法蚀刻工艺中，牺牲层123可以具有比层间绝缘层121更高的蚀刻速率。层间绝缘层121可以包括例如硅氧化物或硅氮化物。层间绝缘层121和牺牲层123可以通过沉积工艺形成。例如，层间绝缘层121和牺牲层123可以通过例如热化学气相沉积(CVD)、等离子体增强CVD(PECVD)或原子层沉积(ALD)形成。
接下来，堆叠模制结构120a可以被图案化，使得堆叠模制结构120a的连接区域CTA具有阶梯结构，并被模制绝缘层126覆盖。在堆叠模制结构120a中，牺牲层123的端部可以具有阶梯结构。牺牲层123和层间绝缘层121的面积可以随着远离基板110而减小。焊盘部分可以随着远离基板110而变得更靠近单元阵列区域CAA。
模制绝缘层126可以覆盖堆叠模制结构120a的端部。例如，模制绝缘层126可以覆盖牺牲层123的焊盘部分。模制绝缘层126可以覆盖连接区域CTA和外围电路区域PR之间以及堆叠模制结构120a和外围保护层195之间的基板110。
参照图15A、图15B和图15C，第一单元沟道孔120b、第二单元沟道孔120c、第一虚设沟道孔120d和第二虚设沟道孔120e可以形成在单元阵列区域CAA和连接区域CTA中。
第一单元沟道孔120b可以形成在单元块CB的单元阵列区域CAA中以在第三方向D3上穿过堆叠模制结构120a。第一单元沟道孔120b可以暴露基板110。第一单元沟道孔120b可以通过各向异性地蚀刻堆叠模制结构120a而形成。在用于形成第一单元沟道孔120b的各向异性蚀刻期间，基板110也可以被蚀刻，因此凹槽可以形成在基板110的顶表面中。第一单元沟道孔120b可以定位为对应于第一单元沟道结构130。
第二单元沟道孔120c可以形成在虚设块DB的单元阵列区域CAA中以在第三方向D3上穿过堆叠模制结构120a。第二单元沟道孔120c可以暴露基板110。第二单元沟道孔120c可以具有与第一单元沟道孔120b相同或基本上相似的结构。第二单元沟道孔120c可以定位为对应于第二单元沟道结构140。
第一虚设沟道孔120d可以形成在单元块CB的连接区域CTA中以在第三方向D3上穿过模制绝缘层126和堆叠模制结构120a的端部。第一虚设沟道孔120d可以形成为穿过模制绝缘层、在牺牲层123的焊盘部分的端部和底部上的层间绝缘层121、以及牺牲层123。第一虚设沟道孔120d可以暴露隔离层115。当执行蚀刻以形成第一虚设沟道孔120d时，隔离层115也可以被蚀刻，因此凹槽可以形成在隔离层115的顶表面中。第一虚设沟道孔120d可以定位为对应于第一虚设沟道结构150。
第二虚设沟道孔120e可以形成在虚设块DB的连接区域CTA中以穿过模制绝缘层126和堆叠模制结构120a的端部。第二虚设沟道孔120e可以具有与第一虚设沟道孔120d相同或基本上相似的结构。然而，第二虚设沟道孔120e可以暴露基板110。第二虚设沟道孔120e可以布置为图2所示的第二虚设沟道结构160。
参照图16A、图16B和图16C，第一单元沟道结构130、第一虚设沟道结构150和第二虚设沟道结构160的半导体图案可以分别形成在第一单元沟道孔120b、第一虚设沟道孔120d和第二虚设沟道孔120e中。第一单元半导体图案131、第二单元半导体图案141和第二虚设半导体图案161可以分别形成在第一单元沟道孔120b、第二单元沟道孔120c和第二虚设沟道孔120e中。第一单元沟道孔120b、第二单元沟道孔120c和第二虚设沟道孔120e的下部可以分别用第一单元半导体图案131、第二单元半导体图案141和第二虚设半导体图案161填充。第一单元半导体图案131和第二单元半导体图案141的顶表面可以在比牺牲层123a(其是牺牲层123当中的最下面的一个)高的水平处，并可以在比层间绝缘层121b(其是层间绝缘层121当中的第二最下面的一个)的底表面低的水平面处。第一单元半导体图案131和第二单元半导体图案141可以形成为具有相同的高度。更远离单元阵列区域CAA的第二虚设半导体图案161可以形成为具有更低的高度。在一些示例实施方式中，第二虚设半导体图案161当中的距单元阵列区域CAA最远的一个可以具有第一高度，并且其余的第二虚设半导体图案161可以具有比第一高度高的第二高度。第一单元半导体图案131、第二单元半导体图案141和第二虚设半导体图案161可以与基板110直接接触。第一单元半导体图案131、第二单元半导体图案141和第二虚设半导体图案161的部分可以被嵌入到基板110中，并且其剩余部分可以从基板110的顶部突出。
第一单元半导体图案131、第二单元半导体图案141和第二虚设半导体图案161可以使用经由第一单元沟道孔120b、第二单元沟道孔120c和第二虚设沟道孔120e暴露的基板110的顶表面作为籽晶层通过外延生长工艺形成。第一单元半导体图案131、第二单元半导体图案141和第二虚设半导体图案161可以是包括硅的外延图案。第一单元半导体图案131、第二单元半导体图案141和第二虚设半导体图案161可以包括单晶硅或单晶硅锗。第一单元半导体图案131、第二单元半导体图案141和第二虚设半导体图案161可以不用杂质掺杂或者可以用具有与基板110的导电类型相同的导电类型的杂质离子掺杂。由于隔离层115经由第一虚设沟道孔120d暴露，所以半导体图案可以不在第一虚设沟道孔120d中生长。隔离层115可以包括绝缘膜(例如硅氧化物膜)，因此可以不用作选择性外延生长工艺中的籽晶层。
根据图11所示的示例实施方式，当位于单元块CB的连接区域CTA中的隔离层415是P+半导体图案时，第二半导体图案可以形成在第一虚设沟道孔120d中。由于隔离层115用作籽晶层，所以在第一单元沟道孔120b中形成第一单元半导体图案131时，第二半导体图案也可以形成在第一虚设沟道孔120d中。
根据图12所示的示例实施方式，第二单元半导体图案141可以不形成在位于虚设块DB的单元阵列区域CAA中的第二单元沟道孔120c中。当在第二单元沟道孔120c中形成隔离层515时，不存在用于外延生长的籽晶层，因此可以不形成第二单元半导体图案141。
参照图17A、图17B、图17C、图21A和图21B，第一单元沟道结构130、第二单元沟道结构140、第一虚设沟道结构150和第二虚设沟道结构160的其余结构可以分别形成在第一单元沟道孔120b、第二单元沟道孔120c、第一虚设沟道孔120d和第二虚设沟道孔120e中。第一单元沟道结构130还可以包括形成在第一单元半导体图案131上的第一单元数据存储图案133、第一单元沟道图案134、第一单元嵌入绝缘图案135和第一单元导电图案136。
第一单元数据存储图案133可以被涂覆以覆盖第一单元沟道孔120b的内壁。第一单元数据存储图案133的外周表面可以与堆叠模制结构120a的层间绝缘层121和牺牲层123接触。第一单元数据存储图案133可以包括第一单元外绝缘膜133a、第一单元内绝缘膜133b和第一单元电荷存储膜133c。第一单元外绝缘膜133a、第一单元电荷存储膜133c和第一单元内绝缘膜133b可以从第一单元沟道孔120b的内壁开始在向内的方向上依次形成。第一单元内绝缘膜133b可以是硅氧化物膜。第一单元外绝缘膜133a和第一单元电荷存储膜133c可以通过PECVD或ALD形成。第一单元内绝缘膜133b可以通过PECVD、ALD或热氧化形成。第一单元内绝缘膜133b可以与第一单元沟道图案134接触。
第一单元沟道图案134可以形成为与第一单元数据存储图案133接触。第一单元沟道图案134可以通过CVD、ALD或外延工艺形成。
第一单元嵌入绝缘图案135可以形成为填充第一单元沟道图案134的内部空间。
第一单元导电图案136可以形成在第一单元沟道孔120b中的第一单元沟道图案134和第一单元嵌入绝缘图案135上。第一单元导电图案136可以与第一单元沟道图案134接触。第一单元导电图案136可以包括导电材料。
第二单元沟道结构140和第二虚设沟道结构160可以通过与第一单元沟道结构130的工艺相同或基本上相似的工艺形成。除了第一虚设沟道结构150形成在隔离层115上之外，第一虚设沟道结构150可以通过与第一单元沟道结构130的工艺相同或基本上相似的工艺形成。
接下来，沟槽127可以形成在单元区域CR中的堆叠模制结构120a中。在单元区域CR中，沟槽127可以形成在单元块CB之间以及在单元块CB和虚设块DB之间。沟槽127可以形成为在第一方向D1上从单元阵列区域CAA延伸到连接区域CTA。沟槽127可以通过图案化堆叠模制结构120a而形成。沟槽127可以通过各向异性蚀刻堆叠模制结构120a而形成。沟槽127可以穿过堆叠模制结构120a以暴露基板110。沟槽127可以暴露堆叠模制结构120a的层间绝缘层121和牺牲层123的侧壁。公共源极区域111可以形成在经由沟槽127暴露的基板110中。具有沟槽127的堆叠模制结构120a可以在形成公共源极区域111的离子注入工艺期间用作掩模。
参照图18A、图18B和图18C，沟槽开口127a可以形成在单元阵列区域CAA和连接区域CTA中的堆叠模制结构120a中。沟槽开口127a可以通过去除经由沟槽127暴露的堆叠模制结构120a的牺牲层123来形成。沟槽开口127a可以通过由各向同性蚀刻去除牺牲层123而形成。各向同性蚀刻可以使用在层间绝缘层121和模制绝缘层126之间具有蚀刻选择性的蚀刻剂来执行。例如，当牺牲层123是硅氮化物膜并且层间绝缘层121和模制绝缘层126是硅氧化物膜时，可以使用包含磷酸的蚀刻剂来执行各向同性蚀刻。沟槽开口127a可以形成为暴露第一单元沟道结构130、第二单元沟道结构140、第一虚设沟道结构150和第二虚设沟道结构160的侧壁的一些部分。
第一单元图案氧化物膜132、第二单元图案氧化物膜142和第二虚设图案氧化物膜162可以分别形成在第一单元半导体图案131、第二单元半导体图案141和第二虚设半导体图案161的侧壁上。第一单元图案氧化物膜132、第二单元图案氧化物膜142和第二虚设图案氧化物膜162可以通过分别热氧化第一单元半导体图案131、第二单元半导体图案141和第二虚设半导体图案161的经由沟槽开口127a暴露的侧壁而形成。第一单元图案氧化物膜132、第二单元图案氧化物膜142和第二虚设图案氧化物膜162可以每个具有凸起形状并可以均匀地形成。由于第一单元图案氧化物膜132、第二单元图案氧化物膜142和第二虚设图案氧化物膜162分别通过热氧化形成在第一单元半导体图案131、第二单元半导体图案141和第二虚设半导体图案161的侧壁上，所以第一单元半导体图案131、第二单元半导体图案141和第二虚设半导体图案161的侧壁可以每个具有凹入的横截面。
参照图19A、图19B和图19C，栅极导电膜124(124a、124b、124c、124d、124e、124f)可以形成为填充沟槽127和沟槽开口127a。栅极导电膜124可以被形成同时填充形成在去除了牺牲层123的位置处的沟槽开口127a。栅极导电膜124可以通过具有高阶梯覆盖的工艺诸如CVD或ALD形成。
在形成栅极导电膜124之前，栅极阻挡绝缘膜125可以形成在每个沟槽开口127a内。因此，栅极阻挡绝缘膜125可以在覆盖层间绝缘层121的顶表面、底表面和侧表面的同时与第一单元外绝缘膜133a和第一虚设外绝缘膜153a接触。栅极阻挡绝缘膜125可以包括高K电介质膜。根据一示例实施方式，可以不形成栅极阻挡绝缘膜125。
参照图20A、图20B和图20C，栅电极122(122a、122b、122c、122d、122e和122f)可以通过图案化栅极导电膜124而形成。例如，形成在沟槽127内部的栅极导电膜124可以通过各向同性蚀刻去除。在垂直方向上彼此相邻的栅电极122通过层间绝缘层121分隔，因此可以彼此电绝缘。因此，其中层间绝缘层121和栅电极122交替堆叠的堆叠结构120可以形成在单元区域CR中的基板110上。栅电极122可以从单元阵列区域CAA延伸到连接区域CTA。栅电极122可以包括在连接区域CTA中形成为阶梯形状的栅极焊盘部分GEP。
包括公共源极插塞171和公共源极间隔物172的公共源极线170可以通过填充沟槽127而形成在公共源极区域111上。首先，公共源极间隔物172可以通过在沟槽127内沉积绝缘膜并对其进行各向异性蚀刻来形成。接下来，公共源极插塞171可以通过用导电材料(例如钨)填充公共源极间隔物172的内部空间并进行回蚀刻工艺或化学机械抛光(CMP)来形成。公共源极插塞171可以与栅电极122电绝缘，并可以与公共源极区域111接触以电连接到公共源极区域111。公共源极线170可以在第一方向D1上沿着沟槽127延伸。接下来，上绝缘层128可以形成为覆盖堆叠结构120的顶表面和模制绝缘层126的顶表面。
参照图3、图4和图6，位接触137和位线BL可以形成在单元块CB的单元阵列区域CAA中，并且栅接触129和第一金属线183可以形成在连接区域CTA中。外围接触197和第二金属线185可以形成在外围器件区域中。
位接触137可以在第三方向D3上延伸同时穿过上绝缘层128。位接触137可以形成为从第一单元导电图案136的顶部向上延伸。位接触137的底部可以电连接到第一单元导电图案136。位接触137的顶部可以暴露在上绝缘层128处。位接触137可以通过形成穿过上绝缘层128的接触孔并用导电材料填充接触孔而形成。位线BL可以形成在上绝缘层128上以覆盖位接触137的顶部。位线BL可以在第二方向D2上延伸。位线BL可以电连接到位接触137。位接触137可以将第一单元沟道结构130和位线BL彼此电连接。位接触137和位线BL可以不形成在虚设块DB的单元阵列区域CAA中。第二单元沟道结构140、第一虚设沟道结构150和第二虚设沟道结构160可以不电连接到位线BL。
栅极接触129可以在第三方向D3上延伸同时穿过上绝缘层128或者上绝缘层128和模制绝缘层126。栅极接触129可以通过形成穿过上绝缘层128或上绝缘层128和模制绝缘层126的接触孔并用导电材料填充该接触孔而形成。栅极接触129的顶部可以在上绝缘层128处暴露。栅极接触129可以电连接到栅极接触129下面的栅电极122的栅极焊盘部分GEP。第一金属线183可以形成在上绝缘层128上以覆盖栅极接触129的顶部。第一金属线183可以电连接到栅极接触129的顶部。第一金属线183可以由金属(例如铝或铜)形成。栅极接触129可以电连接栅电极122和第一金属线183。
外围接触197可以在第三方向D3上延伸同时穿过上绝缘层128、模制绝缘层126和外围保护层195。外围接触197可以通过形成穿过上绝缘层128、模制绝缘层126和外围保护层195的接触孔并用导电材料填充接触孔而形成。外围接触197的顶部可以在上绝缘层128处暴露。第二金属线185可以形成为覆盖外围接触197的顶部。第二金属线185可以电连接到外围接触197的顶部。外围接触197可以电连接外围电路元件190和第二金属线185。第二金属线185可以电连接到位线BL或第一金属线183。
图21A是图17A的部分XXIA的放大图。图21B是图17B的部分XXIB的放大图。图21A和图21B与图7A和图7B所示的结构相同，除了牺牲层123c代替栅电极122c和栅极阻挡绝缘膜125并且牺牲层123b代替栅电极122b和栅极阻挡绝缘膜125之外。
下面将描述包括根据发明构思的实施方式的半导体存储器件的存储卡。
图22是包括根据发明构思的示例实施方式的半导体存储器件的存储卡的示例的方框图。
参照图22，根据发明构思的示例实施方式的存储卡10可以包括存储器件11和存储控制器12。存储器件11可以包括根据以上示例实施方式的半导体存储器件当中的至少一个。存储器件11可以包括相变存储器件、磁存储器件、电阻存储器件、动态随机存取存储器(DRAM)器件和静态随机存取存储器(SRAM)器件当中的至少一个。
存储控制器12可以控制主机与存储器件11之间的数据交换。存储控制器12可以包括中央处理单元(CPU)13、SRAM 14、主机接口(I/F)15、存储器I/F 16以及错误检查和校正(ECC)块17。CPU 13可以控制存储卡10的整个操作。SRAM 14可以用作CPU 13的运行存储器。主机I/F 15可以包括存储卡10与主机(未示出)之间的数据交换协议。存储器I/F 16可以连接存储控制器12和存储器件11。ECC块17可以检测并校正从存储器件11读取的数据中的错误。尽管没有示出，但是存储卡10还可以包括用于存储用于与主机交互的代码数据的只读存储器(ROM)器件。存储卡10可以用作便携式数据存储卡。存储卡10可以用作可代替计算机系统的硬盘的固态盘(SDD)。
接着，下面将描述包括根据发明构思的示例实施方式的半导体存储器件的电子系统。
图23是包括根据发明构思的示例实施方式的半导体存储器件的电子系统的示例的方框图。
参照图23，电子系统20可以包括控制器21、存储器件22，输入/输出(I/O)装置23、接口24以及总线25。控制器21、存储器件22、I/O装置23和接口24中的至少两个元件可以经由总线25彼此联接。总线25是传输数据的路径。控制器21可以控制对于存储器件22执行数据读取操作和数据写入操作。控制器21可以包括微处理器、数字信号处理器、微控制器和用于执行类似于微处理器、数字信号处理器和微控制器的功能的逻辑器件中的至少一个。存储器件22可以存储数据、命令等。存储器件22可以包括根据以上示例实施方式的半导体存储器件当中的至少一个。存储器件22还可以包括相变存储器件、磁存储器件、电阻存储器件、DRAM器件和/或SRAM器件。I/O装置23可以包括小键盘、键盘、显示装置等。接口24可以通过通信网络发送数据或接收数据。接口24可以是有线或无线的形式。接口24可以包括天线、有线或无线收发器等。尽管没有示出，但是电子系统20可以包括用于改善控制器21的操作的运行存储器件，并且还可以包括高速DRAM器件和高速SRAM器件中的至少一个。
电子系统20可以应用于个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、数字音乐播放器、存储卡或者能够在无线环境中发送和接收信息的所有电子产品。
根据发明构思的一些示例实施方式，通过检查第二虚设沟道结构是否与基板电接触，能够确定栅电极是否由于其在工艺期间的变形而被异常形成。
根据发明构思的一些示例实施方式，通过确保栅电极的堆叠结构的均匀性，能够实现相对高度可靠的半导体存储器件。
尽管已经参照附图描述了发明构思的一些示例实施方式，但是本领域普通技术人员将理解，可以在其中进行形式和细节上的各种改变，而没有脱离发明构思的精神和范围，发明构思的范围由权利要求书限定。这里描述的示例实施方式应当被认为仅是描述性的而不是为了限制的目的。
本申请要求于2017年6月1日在韩国知识产权局提交的韩国专利申请第10-2017-0068697号的优先权，其公开内容通过引用结合于此。

Claims (25)

1.一种半导体存储器件，包括：
基板，包括第一块和第二块，所述第一块包括第一单元阵列区域和第一连接区域，所述第二块包括第二单元阵列区域和第二连接区域；
堆叠结构，从所述第一单元阵列区域和所述第二单元阵列区域延伸到所述第一连接区域和所述第二连接区域，所述堆叠结构包括交替堆叠的层间绝缘层和栅电极；
多个第一单元沟道结构，在所述第一单元阵列区域中，所述第一单元沟道结构穿过所述堆叠结构，所述第一单元沟道结构每个通过插设在所述第一单元沟道结构与所述基板之间的第一半导体结构连接到所述基板；
多个第一虚设沟道结构，在所述第一连接区域中，所述第一虚设沟道结构穿过所述堆叠结构并与所述基板电隔离；以及
多个第二虚设沟道结构，在所述第二连接区域中，所述第二虚设沟道结构穿过所述堆叠结构，所述第二虚设沟道结构每个通过插设在所述第二虚设沟道结构与所述基板之间的第二半导体结构连接到所述基板。
2.如权利要求1所述的半导体存储器件，其中所述第一半导体结构和所述第二半导体结构是包括单晶硅或多晶硅的外延图案。
3.如权利要求1所述的半导体存储器件，其中所述第一半导体结构具有与所述第二半导体结构相同的形状并包括与所述第二半导体结构相同的材料。
4.如权利要求1所述的半导体存储器件，还包括：
多个第二单元沟道结构，在所述第二单元阵列区域中，所述第二单元沟道结构穿过所述堆叠结构。
5.如权利要求4所述的半导体存储器件，其中所述第二单元沟道结构中的至少一个通过插设在所述第二单元沟道结构与所述基板之间的至少一个半导体结构连接到所述基板。
6.如权利要求4所述的半导体存储器件，其中所述第二单元沟道结构中的至少一个与所述基板电隔离。
7.如权利要求4所述的半导体存储器件，其中所述第二单元沟道结构具有与所述第一虚设沟道结构相同的结构。
8.如权利要求7所述的半导体存储器件，还包括：
至少一个隔离层，使所述第二单元沟道结构和所述第一虚设沟道结构两者与所述基板电隔离。
9.如权利要求1所述的半导体存储器件，还包括：
至少一个隔离层，在所述第一连接区域中并在所述第一虚设沟道结构下面，所述至少一个隔离层在所述第一虚设沟道结构与所述基板之间提供电隔离。
10.如权利要求9所述的半导体存储器件，其中所述至少一个隔离层包括多个隔离层，所述第一虚设沟道结构被划分为多个组，所述隔离层分别对应于所述组，并且所述组彼此间隔开。
11.如权利要求10所述的半导体存储器件，其中所述隔离层中的至少一个具有条形。
12.如权利要求9所述的半导体存储器件，其中所述至少一个隔离层是单个隔离层，所述单个隔离层对应于全部的所述第一虚设沟道结构并且当在平面图中观看时具有板形状。
13.如权利要求9所述的半导体存储器件，其中所述至少一个隔离层包括硅氧化物、硅氮化物、铝氧化物或其混合物中的至少一种。
14.如权利要求9所述的半导体存储器件，其中所述至少一个隔离层是离子注入层或外延图案中的一个，所述离子注入层或所述外延图案具有与所述基板相同类型的杂质并具有比所述基板高的浓度。
15.如权利要求9所述的半导体存储器件，其中
所述第一虚设沟道结构每个包括：
第一虚设数据存储图案，在所述至少一个隔离层上，和
第一虚设沟道图案，在所述第一虚设数据存储图案上以及在所述至少一个隔离层上，
所述第二虚设沟道结构每个包括：
第二虚设数据存储图案，在所述第二半导体结构上，和
第二虚设沟道图案，在所述第二虚设数据存储图案上以及在所述第二半导体结构上。
16.如权利要求1所述的半导体存储器件，其中所述第一虚设沟道结构和所述第二虚设沟道结构不电连接到多个位线。
17.一种半导体存储器件，包括：
基板，包括单元块和虚设块，所述单元块包括第一单元阵列区域和第一连接区域，所述虚设块具有第二单元阵列区域和第二连接区域；
在所述基板上的堆叠结构，所述堆叠结构包括交替堆叠的层间绝缘层和栅电极，所述堆叠结构从所述第一单元阵列区域和所述第二单元阵列区域延伸到所述第一连接区域和所述第二连接区域；
多个第一虚设沟道结构，在所述第一连接区域中，所述第一虚设沟道结构穿过所述堆叠结构并与所述基板电隔离；以及
多个第二虚设沟道结构，在所述第二连接区域中，所述第二虚设沟道结构穿过所述堆叠结构，所述第二虚设沟道结构通过插设在所述第二虚设沟道结构与所述基板之间的多个第一半导体结构连接到所述基板。
18.如权利要求17所述的半导体存储器件，还包括：
至少一个第一隔离层，在所述第一虚设沟道结构下面，所述至少一个第一隔离层使所述第一虚设沟道结构与所述基板电隔离。
19.如权利要求17所述的半导体存储器件，还包括：
多个第一单元沟道结构，在所述第一单元阵列区域中，所述第一单元沟道结构穿过所述堆叠结构；和
多个第二半导体结构，分别插设在所述第一单元沟道结构与所述基板之间。
20.如权利要求19所述的半导体存储器件，其中
所述第一单元沟道结构每个包括：
第一单元数据存储图案，在所述第二半导体结构中的相应一个上，和
第一单元沟道图案，在所述第一单元数据存储图案上以及在所述第二半导体结构中的所述相应一个上，
所述第一虚设沟道结构每个包括：
第一虚设数据存储图案，在至少一个第一隔离层上，和
第一虚设沟道图案，在所述第一虚设数据存储图案上以及在所述至少一个第一隔离层上，
所述第二虚设沟道结构每个包括：
第二虚设数据存储图案，在所述第一半导体结构中的相应一个上，和
第二虚设沟道图案，在所述第二虚设数据存储图案上以及在所述第一半导体结构中的所述相应一个上。
21.如权利要求17所述的半导体存储器件，还包括：
多个第二单元沟道结构，在所述第二单元阵列区域中，所述第二单元沟道结构穿过所述堆叠结构，所述第二单元沟道结构中的至少一个经由至少一个第二半导体结构连接到所述基板。
22.如权利要求17所述的半导体存储器件，还包括：
多个第二单元沟道结构，在所述第二单元阵列区域中，所述第二单元沟道结构穿过所述堆叠结构，至少一个所述第二单元沟道结构与所述基板电隔离。
23.一种制造半导体存储器件的方法，包括：
在基板上形成第一块和第二块，所述第一块包括第一单元阵列区域和第一连接区域，所述第二块包括第二单元阵列区域和第二连接区域；
形成层间绝缘层和栅电极的堆叠结构以从所述第一单元阵列区域和所述第二单元阵列区域延伸到所述第一连接区域和所述第二连接区域；
在所述第一单元阵列区域中形成多个第一单元沟道结构，使得所述第一单元沟道结构穿过所述堆叠结构并经由多个第一半导体结构连接到所述基板；
在所述第一连接区域中形成多个第一虚设沟道结构，使得所述第一虚设沟道结构穿过所述堆叠结构并与所述基板电隔离；
在所述第二连接区域中形成多个第二虚设沟道结构，使得所述第二虚设沟道结构穿过所述堆叠结构并经由多个第二半导体结构连接到所述基板；
通过将电荷施加到所述第二虚设沟道结构并测量所述第二虚设沟道结构和所述基板之间的电流，确定所述第二虚设沟道结构是否电连接所述基板；以及
响应于确定指示所述第二虚设沟道结构电连接所述基板，从多个管芯中选择的一个管芯被提供为所述半导体存储器件。
24.如权利要求23所述的方法，还包括：
在所述第二单元阵列区域中形成多个第二单元沟道结构，使得所述第二单元沟道结构穿过所述堆叠结构并与所述基板电隔离。
25.如权利要求23所述的方法，还包括：
在所述第一连接区域中且在所述第一虚设沟道结构下面形成至少一个隔离层，使得所述第一虚设沟道结构与所述至少一个隔离层接触。
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