TWI780866B

TWI780866B - 三維快閃記憶體裝置

Info

Publication number: TWI780866B
Application number: TW110131004A
Authority: TW
Inventors: 梁立言; 葉騰豪
Original assignee: 旺宏電子股份有限公司
Priority date: 2021-08-23
Filing date: 2021-08-23
Publication date: 2022-10-11
Also published as: TW202310361A

Abstract

一種三維快閃記憶體裝置，如三維及閘快閃記憶體（3D AND Flash memory）裝置。所述三維快閃記憶體裝置包括基板、一導電層、三維快閃記憶體陣列以及貫通陣列導電結構。所述基板包括記憶胞區以及被動元件區。所述導電層形成於基板上，且所述導電層包括：設置於記憶胞區的第一線路以及設置於被動元件區的被動元件的第二線路。所述三維快閃記憶體陣列則形成於記憶胞區的所述第一線路上。所述貫通陣列導電結構分別形成在設置於被動元件區的所述被動元件的所述第二線路上並連接所述第二線路的至少一端。

Description

三維快閃記憶體裝置

本發明是有關於一種快閃記憶體的技術，且特別是有關於一種三維（three dimensional, 3D）快閃記憶體裝置。

非揮發性記憶體（例如快閃記憶體）由於具有使存入的資料在斷電後也不會消失的優點，因此成為個人電腦和其他電子設備所廣泛採用的一種記憶體。

隨著製程技術、電路設計以及程式設計演算法的發展，記憶體裝置的尺寸已大幅縮小，以便取得更高的積集度。然而，由於製程上的限制，傳統平面式記憶體裝置的尺寸已經無法符合尺寸微縮的需求。

因此，目前研發三維快閃記憶體裝置來解決上述平面式記憶體所遭遇的問題。三維(3D)快閃記憶體裝置架構包括三維快閃記憶體陣列和周邊元件。另外，三維快閃記憶體裝置中還包括一些被動元件，如電容器或電阻器等。這些被動元件一般是在完成三維快閃記憶體陣列的製作後，再製作在其上方。

然而，上述被動元件通常需要額外的光罩製程，導致製造成本增加，且增加缺陷形成的機率，而影響晶片的良率。

本發明提供一種三維快閃記憶體裝置，能將被動元件與三維快閃記憶體陣列整合在相同層，以減少光罩製程，並因此降低製造成本與缺陷形成的機率。

本發明的三維快閃記憶體裝置，包括基板、一導電層、三維快閃記憶體陣列以及貫通陣列導電結構（Through-array-via，TAV）。所述基板包括記憶胞區以及被動元件區。所述導電層形成於基板上，且所述導電層包括：設置於記憶胞區的第一線路以及設置於被動元件區的被動元件的第二線路。所述三維快閃記憶體陣列則形成於記憶胞區的所述第一線路上。所述貫通陣列導電結構分別形成於被動元件區的所述第二線路上並連接所述第二線路的至少一端。

本發明的另一種三維快閃記憶體裝置包括基板、一導電層、三維快閃記憶體陣列以及貫通陣列導電結構（TAV）。所述基板包括記憶胞區以及被動元件區。所述導電層形成於基板上，且所述導電層包括：設置於被動元件區的被動元件的線路以及設置於記憶胞區的蝕刻中止層。所述三維快閃記憶體陣列則形成於記憶胞區的所述蝕刻中止層上，其中所述三維快閃記憶體陣列包括堆疊結構以及多個柱結構。所述堆疊結構包括交替設置的多層絕緣層以及多層閘極層。所述柱結構則貫穿所述堆疊結構。每個柱結構包括絕緣柱、位於絕緣柱的兩側並延伸至蝕刻中止層的表面的源極柱與汲極柱、環繞源極柱與汲極柱且與源極柱與汲極柱接觸的通道層以及電荷儲存層。所述電荷儲存層環繞所述通道層且與堆疊結構的多層閘極層接觸。所述貫通陣列導電結構分別形成於被動元件區的所述線路上並連接所述線路的至少一端。

本發明的三維反及閘快閃記憶體裝置包括基板、一導電層、三維反及閘快閃記憶體陣列以及貫通陣列導電結構（TAV）。所述基板包括記憶胞區以及被動元件區。所述導電層形成於基板上，且所述導電層包括：設置於被動元件區的被動元件的線路以及設置於記憶胞區的源極線。所述三維反及閘快閃記憶體陣列則形成於記憶胞區的所述源極線上。所述貫通陣列導電結構分別形成於被動元件區的所述線路上並連接所述線路的至少一端。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

以下內容提供許多不同的實施方式或實施例，用於實施本發明的不同特徵。而且，這些實施例僅為示範例，並不用來限制本發明的範圍與應用。再者，為了清楚起見，各區域或結構元件的相對尺寸（如長度、厚度、間距等）及相對位置可能縮小或放大。另外，在各圖式中使用相似或相同的元件符號表示相似或相同元件或特徵。

圖1是依照本發明的第一實施例的一種三維快閃記憶體裝置的剖面示意圖。

請參照圖1，本實施例的三維快閃記憶體裝置包括基板100、一導電層102、三維快閃記憶體陣列104以及貫通陣列導電結構（Through-array-via，TAV）106。所述基板100包括記憶胞區110以及被動元件區120。所述導電層102形成於基板100上，且所述導電層102包括：設置於記憶胞區110的第一線路112以及設置於被動元件區120的被動元件PD的第二線路122。所述三維快閃記憶體陣列104形成於記憶胞區110的所述第一線路112上。至於貫通陣列導電結構106則分別形成於被動元件區120的第二線路122上並連接第二線路122的至少一端，作為被動元件PD的端點連接（terminal connection）。所述被動元件PD例如電容器（capacitor）或電阻器（resistor），如圖2A與圖2B所示的上視示意圖。由於被動元件PD可以與三維快閃記憶體陣列104中的線路一起製作，所以不需額外的光罩與製程，進而降低製造成本以及降低缺陷形成的機率。

在圖2A中，被動元件為電阻器200，且第二線路122例如蛇型線路。第二線路122的兩端可為環狀（ring-type）結構202a和202b，且圖1中的貫通陣列導電結構106可穿過環狀結構202a和202b的中央開口連至下端元件，例如圖1中的CMOS（互補式金氧半導體）130。

在圖2B中，被動元件為電容器204，且第二線路122例如指叉狀線路，所以一條第二線路122的一端為環狀結構206a，另一條第二線路122的一端為環狀結構206b，且圖1中的貫通陣列導電結構106可穿過環狀結構206a和206b的中央開口連至下端元件。

請繼續參照圖1，所述三維快閃記憶體陣列104可包括堆疊結構114與柱結構116，其中堆疊結構114例如交替設置的多層絕緣層以及多層閘極層，而柱結構116貫穿所述堆疊結構114，且根據不同類型的記憶體，柱結構116的詳細構造也可不同。在一實施例中，所述三維快閃記憶體陣列104為三維及閘（AND）快閃記憶體陣列，且所述第一線路112為所述三維AND快閃記憶體陣列中的源極柱與汲極柱底部的蝕刻中止層（stop layer）。在另一實施例中，所述三維快閃記憶體陣列104為三維反及閘（NAND）快閃記憶體陣列，且所述第一線路112為所述三維NAND快閃記憶體陣列中的源極線（source line，SL）。關於不同類型的記憶體之詳細描述可參見以下第二實施例與第三實施例。本實施例中的貫通陣列導電結構106一般是指三維快閃記憶體陣列104形成後用來連至堆疊結構114中的各層閘極層的導體柱。此外，本實施例的三維快閃記憶體裝置還可包括一般的內連線與介電層ILD1、ILD2等，且根據製程順序的考量，在被動元件區120可能保留部分堆疊結構114（未示出）。

圖3A是依照本發明的第二實施例的一種三維快閃記憶體（3D Flash memory）裝置的剖面示意圖，其中使用與第一實施例相同的元件符號來表示相同或近似的部分與構件，且相同或近似的部分與構件的相關內容也可參照第一實施例的內容，不再贅述。

請參照圖3A，本實施例的三維快閃記憶體裝置包括基板100、一導電層102、三維快閃記憶體陣列300以及貫通陣列導電結構（TAV）106。所述導電層102包括：設置於記憶胞區110的蝕刻中止層302以及設置於被動元件區120的被動元件PD的（第二）線路122。所述三維快閃記憶體陣列300則形成於記憶胞區110的蝕刻中止層302上，其中三維快閃記憶體陣列300可包括堆疊結構304與多個柱結構306。堆疊結構304包括交替設置的多層絕緣層308以及多層閘極層310，其中閘極層310作為字元線WL _m、WL _m+1…。電荷儲存層316環繞閘極層310。每一電荷儲存層316位於各閘極層310與絕緣層308之間。柱結構306貫穿堆疊結構304，且每個柱結構306包括絕緣柱312、通道層314、源極柱S與汲極柱D。源極柱S與汲極柱D位於絕緣柱的312兩側並延伸至蝕刻中止層302的表面。通道層314環繞源極柱S與汲極柱D且與源極柱S與汲極柱D接觸。電荷儲存層316則環繞通道層314且與堆疊結構304的閘極層310接觸。由於源極柱S與汲極柱D同樣是柱狀結構，所以在形成過程中需先在預定形成源極柱S與汲極柱D的位置蝕刻出貫通孔，因此柱結構306的底下需設置蝕刻中止層302。在本實施例中，源極柱S與汲極柱D的材料例如是多晶矽或摻雜多晶矽；蝕刻中止層302由於與線路122一起形成，所以蝕刻中止層302的材料也是導體材料，如金屬、多晶矽或摻雜多晶矽。絕緣柱312的材料例如氮化矽，用以防止源極柱S與汲極柱D橋接。通道層314的材料例如是半導體材料，如多晶矽或摻雜多晶矽。所述電荷儲存層316例如氧化物/氮化物/氧化物(ONO)的多層膜，或者可以使用其他具有記憶功能的介電材料層。另外，在三維快閃記憶體陣列300中還可包括另一層閘極層318，設置在堆疊結構304底下以及蝕刻中止層302上方。

圖3B是圖3A的是三維快閃記憶體陣列300的等效電路圖，其中只顯示部分記憶胞，以避免圖式不夠明確、清楚。圖3B中每一層(第m、m+1…層)的記憶胞之間都是並聯的連接關係。換句話說，共用相同源極柱S的每一層同一行的記憶胞都各自接到同一源極線SL _n、SL _n+1…；共用相同汲極柱D的每一層同一行的記憶胞都各自接到同一位元線BL _n、BL _n+1…。

請繼續參照圖3A，貫通陣列導電結構106形成於被動元件區120的線路122上並連接線路122的至少一端，且被動元件PD例如上視圖4A中的電阻器400或上視圖4B中的電容器404。

在圖4A中，電阻器400與圖2A的電阻器200一樣，且於圖4A顯示貫通陣列導電結構106的位置，即貫通陣列導電結構106穿過環狀結構202a和202b的中央開口連至下端元件（如圖3A的CMOS 130）。貫通陣列導電結構106例如鎢插塞（plug），因此在貫通陣列導電結構106與介電層ILD2之間可設置阻障層320（如Ti/TiN）。而在貫通陣列導電結構106與環狀結構202a和202b的界面，也可形成有金屬矽化物（未示出）。至於圖中的虛線圓圈代表的一個開口402，其與圖3A中貫穿堆疊結構304的柱結構306是同時形成的，詳細製程將於下文描述。在圖4B中，電容器404與圖2B的電容器204一樣具有指叉狀線路(122)，且貫通陣列導電結構106穿過環狀結構206a和206b的中央開口連至下端元件。

圖5A至圖5H是第二實施例的三維及閘快閃記憶體裝置的製造流程之剖面示意圖，其中使用與圖3A相同的元件符號來表示相同或近似的部分與構件，且相同或近似的部分與構件的相關內容也可參照圖3A的內容，不再贅述。

請先參照圖5A，在基板100上形成CMOS 130，再形成內連線結構，如介電層ILD1與內連線500。

然後，請參照圖5B，在介電層ILD1表面同時形成線路122與蝕刻中止層302，其步驟例如在介電層ILD1表面先用一道光罩製程形成開口502a與502b，再於其中填入導體材料（如多晶矽），且可通過回蝕刻將記憶胞區110的蝕刻中止層302表面低於介電層ILD1表面，此時若有先形成保護線路122的遮罩，則線路122不會下凹；反之，線路122表面也可能低於介電層ILD1表面。

接著，請參照圖5C，在ILD1上依序形成絕緣層502、多晶矽層504以及由絕緣層308與犧牲層506構成的堆疊結構508，再通過另一道光罩製程同時在記憶胞區110中形成數個垂直通道（vertical channel hole）VC1以及在被動元件區120中形成數個開口510，其中垂直通道VC1是後續形成柱結構(如圖3A中的306)的部位、開口510則是露出線路122接點的位置。因此，若是線路122的一端或兩端具有環狀結構，則開口510的直徑d1會相應地變大，而比記憶胞區110的垂直通道VC1的直徑d2大。

之後，請參照圖5D，先在垂直通道VC1的側壁形成通道層314，此時在開口510的側壁也會同時形成通道層314。通道層314可以是共形層，詳細地說，通道層314可順應著垂直通道VC1/開口510的形狀而覆蓋於其側壁，並露出部分絕緣層502。接著，在垂直通道VC1與開口510內可填入絕緣材料512，且絕緣材料512例如是與絕緣層502以及絕緣層308類似的材料，如氧化矽。

然後，請參照圖5E，可先移除記憶胞區110的垂直通道VC1內的絕緣材料512，並於其中形成源極柱S、汲極柱D與絕緣柱312。舉例來說，可在垂直通道VC1內先形成絕緣柱312，再於預定形成源極柱S與汲極柱D的位置處蝕刻出貫通孔至蝕刻中止層302的表面，然後再形成源極柱S與汲極柱D；或者，在垂直通道VC1內先形成絕緣材料（未示出），再於預定形成源極柱S與汲極柱D的位置處蝕刻出貫通孔至蝕刻中止層302的表面，然後形成源極柱S與汲極柱D，之後在源極柱S與汲極柱D之間形成絕緣柱312。

之後，請參照圖5F，可在記憶胞區110以及被動元件區120的交界處先形成切口（slit）514，使堆疊結構508的絕緣層308與犧牲層506暴露出來，再移除犧牲層506，其中絕緣層308與犧牲層506較佳是具有高蝕刻選擇比的材料，如氧化矽與氮化矽。因此可通過乾式蝕刻或濕式蝕刻，從切口514將露出的犧牲層506完全移除而形成側向開口516。側向開口516暴露出絕緣層308以及部分的通道層314。接著，可在側向開口516中形成電荷儲存層316。電荷儲存層316例如是共形層，詳細地說，電荷儲存層316可順應著側向開口516的形狀而覆蓋經側向開口516暴露的絕緣層308以及通道層314。然後，在側向開口516內填入閘極層310作為字元線(WL)。閘極層310的材料例如是多晶矽、非晶矽、鎢（W）、鈷（Co）、鋁（Al）、矽化鎢（WSi _x）、矽化鈷（CoSi _x）等。形成閘極層310的方法可例如是進行化學氣相沉積法。

之後，請參照圖5G，可在整個基板100上形成一層介電層518，以填充切口514並平坦化整個結構的表面，其中介電層518的材料例如是與絕緣層502類似的材料，如氧化矽。然後，於被動元件區120的線路122上形成貫通陣列導電結構（TAV）106，且貫通陣列導電結構106可穿過線路122的環狀結構的中央開口520連至下端元件，如CMOS 130。製作貫通陣列導電結構106的步驟例如先在介電層512、介電層518、絕緣層502以及介電層ILD1中形成貫通孔522，再於貫通孔522表面共形地形成阻障層320，之後將金屬(如鎢)填入貫通孔522內並進行平坦化製程，得到貫通陣列導電結構106。而且貫通陣列導電結構106的製作可與三維快閃記憶體陣列300的貫通陣列導電結構(未示出)一同製作。

隨後，請參照圖5H，可在整個基板100上形成介電層ILD2並平坦化整個結構的表面，然後製作內連線524分別連接三維快閃記憶體陣列300中的源極柱S與汲極柱D以及貫通陣列導電結構106。

以上是有關三維快閃記憶體裝置的一種製造流程的例子，但是本發明並不限於此，只要被動元件PD的線路122是與三維快閃記憶體陣列300的源極柱S與汲極柱D的蝕刻中止層302一同製作，其它膜層與結構的製作與先後順序，皆可依需求做調整或增減。

圖6是依照本發明的第三實施例的一種三維反及閘（NAND）快閃記憶體裝置的剖面示意圖，其中使用與第一實施例相同的元件符號來表示相同或近似的部分與構件，且相同或近似的部分與構件的相關內容也可參照第一實施例的內容，不再贅述。

請參照圖6，本實施例的三維反及閘快閃記憶體裝置包括基板100、一導電層102、三維反及閘快閃記憶體陣列600以及貫通陣列導電結構（TAV）106。所述基板100包括記憶胞區110以及被動元件區120。所述導電層102形成於基板100之上，且導電層102包括：設置於被動元件區120的被動元件PD的（第二）線路122以及設置於記憶胞區110的源極線SL。所述三維反及閘快閃記憶體陣列600則形成於記憶胞區110的源極線SL上。所述貫通陣列導電結構106分別形成於被動元件區120的線路122上並連接線路122以及穿過線路122的環狀結構的中央開口602連至下端元件，如CMOS 130。

請繼續參照圖6，所述三維反及閘快閃記憶體陣列600可包括堆疊結構604與柱結構606。堆疊結構604包括交替設置的多層絕緣層608以及多層閘極層610，其中閘極層610可為金屬層，如鎢或其他金屬材料。電荷儲存層614環繞閘極層610。每一電荷儲存層614位於各閘極層610與絕緣層608之間。柱結構606貫穿所述堆疊結構604。柱結構606可包括作為中心結構形成為一絕緣柱的絕緣材料616以及環繞所述絕緣柱外表面的通道柱612（例如多晶矽）。通道柱612延伸至源極線SL的表面。電荷儲存層614則環繞部分所述通道柱612且與堆疊結構604的閘極層610接觸。另外，三維反及閘快閃記憶體陣列600與源極線SL之間可設置絕緣層618，以避免源極線SL干擾堆疊結構604的閘極層610。被動元件PD則可參照上述第一或第二實施例的描述，在此不再贅述。至於貫通陣列導電結構106可與連至源極線SL的另一貫通陣列導電結構620一起形成，因此不需額外的光罩製程。在本實施例中，貫通陣列導電結構106例如鎢插塞(plug)，因此在貫通陣列導電結構106與介電層ILD2之間可設置阻障層622（如Ti/TiN）。

綜上所述，本發明通過製程設計將被動元件（如電容器或電阻器）與三維快閃記憶體陣列中的線路一起製作，所以不需額外的光罩與製程，並因此降低製造成本，且與原本另外製作被動元件的方式相比，還能降低缺陷形成的機率。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100:基板 102:導電層 104、300:三維快閃記憶體陣列 106、620:貫通陣列導電結構 110:記憶胞區 112:第一線路 114、304、508、604:堆疊結構 116、306、606:柱結構 120:被動元件區 122:第二線路 130:互補式金氧半導體 200、400:電阻器 202a、202b、206a、206b:環狀結構 204、404:電容器 302:蝕刻中止層 308、502、608、618:絕緣層 310、318、610:閘極層 312:絕緣柱 314:通道層 316、614:電荷儲存層 320、622:阻障層 402、502a、502b、510:開口 500、524:內連線 504:多晶矽層 506:犧牲層 512、616:絕緣材料 514:切口 516:側向開口 518、ILD1、ILD2:介電層 520、602:中央開口 522:貫通孔 600:三維反及閘快閃記憶體陣列 612:通道柱 BL _n、BL _n+1:位元線 D:汲極柱 d1、d2:直徑 PD:被動元件 S:源極柱 SL、SL _n、SL _n+1:源極線 VC1:垂直通道 WL _m、WL _m+1:字元線

圖1是依照本發明的第一實施例的一種三維快閃記憶體裝置的剖面示意圖。圖2A是圖1中的一種被動元件的上視示意圖。圖2B是圖1中的另一種被動元件的上視示意圖。圖3A是依照本發明的第二實施例的一種三維快閃記憶體（3D Flash memory）裝置的剖面示意圖。圖3B是圖3A的三維快閃記憶體陣列的等效電路圖。圖4A是圖3A中的一種被動元件的上視示意圖。圖4B是圖3A中的另一種被動元件的上視示意圖。圖5A至圖5H是第二實施例的三維及閘快閃記憶體裝置的製造流程之剖面示意圖。圖6是依照本發明的第三實施例的一種三維反及閘（NAND）快閃記憶體裝置的剖面示意圖。

100:基板

102:導電層

104:三維快閃記憶體陣列

106:貫通陣列導電結構

110:記憶胞區

112:第一線路

114:堆疊結構

116:柱結構

120:被動元件區

122:第二線路

130:互補式金氧半導體

ILD1、ILD2:介電層

PD:被動元件

Claims

一種三維快閃記憶體裝置，包括：基板，包括記憶胞區以及被動元件區；一導電層，形成於所述基板上，所述導電層包括：設置於所述記憶胞區的第一線路以及設置於所述被動元件區的被動元件的第二線路，其中所述被動元件包括電容器或電阻器；三維快閃記憶體陣列，形成於所述記憶胞區的所述第一線路上；以及多數個貫通陣列導電結構(Through-array-via，TAV)，分別形成在設置於所述被動元件區的所述被動元件的所述第二線路上並連接所述第二線路的至少一端。
如請求項1所述的三維快閃記憶體裝置，其中所述三維快閃記憶體陣列為三維及閘(AND)快閃記憶體陣列，且所述第一線路為所述三維AND快閃記憶體陣列中的源極柱與汲極柱底部的蝕刻中止層。
如請求項1所述的三維快閃記憶體裝置，其中所述三維快閃記憶體陣列為三維反及閘(NAND)快閃記憶體陣列，且所述第一線路為所述三維NAND快閃記憶體陣列中的源極線。
如請求項1所述的三維快閃記憶體裝置，其中所述被動元件的所述第二線路包括蛇型線路或指叉狀線路。
如請求項1所述的三維快閃記憶體裝置，其中所述第二線路的所述至少一端為環狀結構，且所述貫通陣列導電結構更穿過所述環狀結構的中央開口連至下端元件。
一種三維快閃記憶體裝置，包括：基板，包括記憶胞區以及被動元件區；一導電層，形成於所述基板上，所述導電層包括：設置於所述被動元件區的被動元件的線路以及設置於所述記憶胞區的蝕刻中止層，其中所述被動元件包括電容器或電阻器；三維快閃記憶體陣列，形成於所述記憶胞區的所述蝕刻中止層上，其中所述三維快閃記憶體陣列包括：堆疊結構，包括交替設置的多層絕緣層以及多層閘極層；以及多數個柱結構，貫穿所述堆疊結構，每個所述柱結構包括：絕緣柱；源極柱與汲極柱，位於所述絕緣柱的兩側並延伸至所述蝕刻中止層的表面；通道層，環繞所述源極柱與所述汲極柱且與所述源極柱與所述汲極柱接觸；以及電荷儲存層，環繞所述通道層且與所述堆疊結構的所述多層閘極層接觸；以及多數個貫通陣列導電結構(Through-array-via，TAV)，分別形成於所述被動元件區的所述線路上並連接所述線路的至少一端。
如請求項6所述的三維快閃記憶體裝置，其中所述線路的所述至少一端為環狀結構，且所述貫通陣列導電結構更穿過所述環狀結構的中央開口連至下端元件。
一種三維反及閘快閃記憶體裝置，包括：基板，包括記憶胞區以及被動元件區；一導電層，形成於所述基板上，所述導電層包括：設置於所述被動元件區的被動元件的線路以及設置於所述記憶胞區的源極線，其中所述被動元件包括電容器或電阻器；三維反及閘快閃記憶體陣列，形成於所述記憶胞區的所述源極線上；以及多數個貫通陣列導電結構(Through-array-via，TAV)，分別連至所述源極線以及形成於所述被動元件區的所述線路上並連接所述線路的至少一端。