CN110391244A - 半导体存储器件 - Google Patents

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Abstract

提供了一种半导体存储器件，其包括：基板，包括单元阵列区域和焊盘区域；堆叠结构，设置在基板的单元阵列区域和焊盘区域上，并包括栅电极；器件隔离层，与堆叠结构垂直地交叠并设置在基板的焊盘区域中；虚设垂直沟道部分，在基板的焊盘区域上穿进堆叠结构并设置在器件隔离层中；以及虚设半导体柱，设置在虚设垂直沟道部分和基板的与器件隔离层的一个侧壁接触的一部分之间。

Description

半导体存储器件
相关申请的交叉引用
本专利申请要求于2018年4月20日在韩国知识产权局提交的韩国专利申请No.10-2018-0046193的优先权，其公开内容通过引用整体并于此文中。
技术领域
本发明构思的示例性实施例涉及半导体存储器件，更具体地涉及具有改善的可靠性的半导体存储器件。
背景技术
近来，半导体器件已经高度集成以提供优异的性能和低制造成本。二维(2D)或平面半导体器件的集成主要由单位存储单元占据的面积决定，因此可能极大地受到形成精细图案的技术的影响。然而，由于需要极高价格的装置来形成精细图案，因此增加2D半导体器件的集成度会受到限制。因此，已经开发了包括三维布置的存储单元的三维(3D)半导体存储器件，以克服上述限制。
发明内容
本发明构思的示例性实施例可以提供一种具有改善的可靠性的半导体存储器件。
根据本发明构思的一方面，一种半导体存储器件可以包括：基板，所述基板包括单元阵列区域和焊盘区域；堆叠结构，所述堆叠结构设置在所述基板的所述单元阵列区域和所述焊盘区域上，并包括栅电极；器件隔离层，所述器件隔离层与所述堆叠结构垂直地交叠并设置在所述基板的所述焊盘区域中；第一虚设垂直沟道部分，所述第一虚设垂直沟道部分在所述基板的所述焊盘区域上穿进所述堆叠结构并设置在所述器件隔离层中；以及第一虚设半导体柱，所述第一虚设半导体柱设置在所述第一虚设垂直沟道部分和所述基板的与所述器件隔离层的一个侧壁接触的一部分之间。
根据本发明构思的一方面，一种半导体存储器件可以包括：基板，所述基板包括单元阵列区域和焊盘区域；堆叠结构，所述堆叠结构设置在所述基板的所述单元阵列区域和所述焊盘区域上，并包括栅电极；器件隔离层，所述器件隔离层与所述堆叠结构垂直地交叠并设置在所述基板的所述焊盘区域中；虚设垂直沟道部分，所述虚设垂直沟道部分在所述基板的所述焊盘区域上穿进所述堆叠结构并设置在所述器件隔离层中；以及虚设半导体柱，所述虚设半导体柱在所述器件隔离层中设置在所述虚设垂直沟道部分与所述基板之间。所述虚设垂直沟道部分与所述虚设半导体柱彼此间隔开。
根据本发明构思的一方面，一种半导体存储器件可以包括：基板，所述基板包括单元阵列区域和焊盘区域；堆叠结构，所述堆叠结构设置在所述基板的所述单元阵列区域和所述焊盘区域上，并包括栅电极；器件隔离层，所述器件隔离层与所述堆叠结构垂直地交叠并设置在所述基板的焊盘区域中；虚设垂直沟道部分，所述虚设垂直沟道部分在所述基板的所述焊盘区域上穿进所述堆叠结构并设置在所述器件隔离层中；以及虚设半导体柱，所述虚设半导体柱在所述器件隔离层中设置在所述虚设垂直沟道部分与所述基板之间。所述虚设半导体柱的底表面可以设置在与所述器件隔离层的底表面的水平高度基本相同的水平高度处或设置在比所述器件隔离层的底表面的水平高度高的水平高度处。
附图说明
鉴于以下详细描述和附图，本发明构思将变得更加清楚，在附图中：
图1是示出根据本发明构思的示例性实施例的半导体存储器件的单元阵列的示意性电路图；
图2是示出根据本发明构思的示例性实施例的半导体存储器件的俯视图；
图3是沿图2的线I-I′截取的截面图，以示出根据本发明构思的示例性实施例的半导体存储器件；
图4是沿图2的线II-II′截取的截面图，以示出根据本发明构思的示例性实施例的半导体存储器件；
图5是图3的部分“A”的放大视图；
图6是图4的部分“B”的放大视图；
图7是图4的部分“C”的放大视图；
图8是沿图2的线II-II′截取的截面图，以示出根据本发明构思的示例性实施例的半导体存储器件；
图9是图8的部分“D”的放大视图；
图10是沿图2的线II-II′截取的截面图，以示出根据本发明构思的示例性实施例的半导体存储器件；
图11是图10的部分“E”的放大视图；
图12是图10的部分“E”的放大视图；
图13是沿图2的线II-II′截取的截面图，以示出根据本发明构思的示例性实施例的半导体存储器件；
图14是图13的部分“F”的放大视图；
图15是示出根据本发明构思的示例性实施例的半导体存储器件的俯视图；
图16是沿图15的III-III′线截取的截面图，以示出根据本发明构思的示例性实施例的半导体存储器件；
图17是沿图15的IV-IV′线截取的截面图，以示出根据本发明构思的示例性实施例的半导体存储器件；
图18A至图22A是沿图2的线I-I′截取的截面图，以示出根据本发明构思的示例性实施例的制造半导体存储器件的方法；和
图18B至图22B是沿图2的线II-II′截取的截面图，以示出根据本发明构思的示例性实施例的制造半导体存储器件的方法。
虽然图1至图22B中的图是用于说明目的，但附图中的元件不一定按比例绘制。例如，为了清楚起见，可以放大或夸大一些元件。
具体实施方式
图1是示出根据本发明构思的示例性实施例的半导体存储器件的单元阵列的示意性电路图。
参照图1，半导体存储器件可以包括公共源极线CSL、多条位线BL0至BL2以及设置在公共源极线CSL和多条位线BL0至BL2之间的多个单元串CSTR。
多条位线BL0至BL2可以是二维布置的，并且多个单元串CSTR可以并联连接到多条位线BL0至BL2中的每一条并且连接至公共源极线CSL。因此，单元串CSTR可以二维地布置在公共源极线CSL或基板上。公共源极线CSL可以设置为多个，其中多个公共源极线CSL被提供相同的电压，或者在一些情况下被独立地控制并被提供彼此不同的电压。
多个单元串CSTR中的每一个可以包括：连接到公共源极线CSL的接地选择晶体管GST、连接到位线BL0到BL2之一的串选择晶体管SST以及在接地选择晶体管GST和串选择晶体管SST之间提供的多个存储单元晶体管MCT。接地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST可以彼此串联连接。设置在公共源极线CSL和位线BL0至BL2之间的接地选择线GSL、多条字线WL0至WL3和串选择线SSL0、SSL1或SSL2可以分别用作接地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST的栅电极。多个接地选择晶体管GST的源极可以共同连接到公共源极线CSL。
由于一个单元串CSTR包括距离公共源极线CSL分别位于水平高度处的多个存储单元晶体管MCT，所以可以用作分别位于彼此不同的水平高度处的存储单元晶体管MCT的栅电极的字线WL0至WL3可以设置在公共源极线CSL和位线BL0至BL2之间。接地选择晶体管GST和串选择晶体管SST以及存储单元晶体管MCT可以是使用垂直沟道结构作为沟道区域的金属氧化物半导体(MOS)场效应晶体管(FET)。
图2是示出根据本发明构思的示例性实施例的半导体存储器件的俯视图。图3是沿图2的线I-I′截取的截面图，以示出根据本发明构思的示例性实施例的半导体存储器件。图4是沿图2的线II-II′截取的截面图，以示出根据本发明构思的示例性实施例的半导体存储器件。图5是图3的部分“A”的放大视图。图6是图4的部分“B”的放大视图。图7是图4的部分“C”的放大视图。
参照图2至图7，外围电路晶体管TR和堆叠结构ST可以设置在基板100上。基板100可以包括单元阵列区域CAR、焊盘区域PR和外围电路区域PER。焊盘区域PR可以位于单元阵列区域CAR与外围电路区域PER之间。基板100可包括例如硅(Si)基板、硅锗(SiGe)基板、锗(Ge)基板、III-V族化合物半导体基板、在单晶体硅(Si)基板上生长的单晶外延层或它们的组合。任何合适的III-V族化合物半导体可以用于基板100，并且可以包括例如砷化镓(GaAs)、砷化铟镓(InGaAs)、砷化铝镓(AlGaAs)或它们的组合。
器件隔离层20可以设置在基板100中，并且器件隔离层20的顶表面可以位于与基板100的水平高度基本相同的水平高度处。例如，器件隔离层20可以设置在基板100的焊盘区域PR中。器件隔离层20可以与设置在基板100的焊盘区域PR上的每个堆叠结构ST垂直地交叠。在本发明构思的示例性实施例中，器件隔离层20的顶表面的宽度可以大于器件隔离层20的底表面23的宽度。换句话说，器件隔离层20可以是具有倾斜的侧壁21的锥形。
器件隔离层20可以延伸到基板100的外围电路区域PER中，并且可以在基板的外围电路区域PER中限定基板100的有源区。器件隔离层20可以包括例如氧化硅(SiO2)层。
外围电路晶体管TR可以设置在基板100的外围电路区域PER上，并且可以设置在由器件隔离层20限定的基板100的每个有源区上。外围电路晶体管TR可以包括外围栅极绝缘层、设置在外围栅极绝缘层上的外围栅电极50以及在外围栅电极50的两侧形成在基板100中的源极/漏极区域60。可以形成间隔物以覆盖外围栅电极50的相对侧壁。
堆叠结构ST可以设置在基板100的单元阵列区域CAR和焊盘区域PR上。堆叠结构ST可以在基板100的顶表面上沿与器件隔离层20的延伸方向平行的第一方向X延伸，并且可以在与第一方向X交叉的第二方向Y上彼此间隔开。第一方向X和第二方向Y可以平行于基板100的顶表面。公共源极区域CSR可以设置在堆叠结构ST之间的基板100中，并且可以沿与堆叠结构ST的延伸方向平行的第一方向X延伸。当在俯视图中观察时，每个堆叠结构ST可以设置在彼此相邻的公共源极区域CSR之间。可以通过用具有与基板100的导电类型不同的导电类型的杂质掺杂基板100来形成公共源极区域CSR。
每个堆叠结构ST可以包括缓冲氧化物层210、栅电极220a、220b和220c以及绝缘图案230。栅电极220a、220b和220c以及绝缘图案230可以交替地且重复地堆叠在缓冲氧化物层210上。缓冲氧化物层210可以延伸到基板100的外围电路区域PER上并且可以覆盖基板100的顶表面。例如，缓冲氧化物层210可以包括热氧化物层或者氧化硅(SiO2)层。例如，可以通过热氧化硅基板100以形成氧化硅(SiO2)层或者通过沉积氧化硅(SiO2)层来形成缓冲氧化物层210，以覆盖基板100。栅电极220a、220b和220c可以包括接地选择栅电极220a、单元栅电极220b和串选择栅电极220c。接地选择栅电极220a可以对应于栅电极220a、220b和220c中最下面的栅电极，串选择栅电极220c可以对应于栅电极220a，220b和220c中最上面的栅电极。单元栅电极220b可以设置在接地选择栅电极220a和串选择栅电极220c之间。栅电极220a、220b和220c可以包括例如掺杂的硅(Si)、金属(例如，钨(W)、铜(Cu)、铝(Al)、钛(Ti)或钽(Ta))、金属氮化物(例如，氮化钛(TiN)或氮化钽(TaN))、金属硅化物(例如，硅化钛(TiSi2)、硅化钨(WSi2)、硅化钴(CoSi2)或硅化镍(NiSi2))或它们的任何组合。在本发明构思的示例性实施例中，三维(3D)半导体存储器件可以是垂直NAND闪存器件，并且每个堆叠结构ST的栅电极220a、220b和220c可以用作接地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST的栅电极，其中这些晶体管构成NAND单元串。存储单元晶体管MCT可以设置在接地选择晶体管GST和串选择晶体管SST之间。接地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST可以串联连接。
每个堆叠结构ST可以在基板100的焊盘区域PR上具有阶梯结构，以用于栅电极220a、220b和220c与将要描述的外围电路结构PS之间的电连接。例如，随着与单元阵列区域CAR的水平距离的增加，基板100的焊盘区域PR上的每个堆叠结构ST的高度可以减小。换句话说，随着与基板100的垂直距离的增加，栅电极220a、220b和220c在第一方向X上的长度可以依次减小。在本发明构思的示例性实施例中，栅电极220a、220b和220c的端部可以在基板100的焊盘区域PR上。接地选择栅电极220a和单元栅电极220b的端部中的每个端部可以由直接设置在其上的栅电极暴露。这里，“由…暴露”意味着“没有被…垂直覆盖或没有与…垂直交叠”。例如，设置的接地选择栅电极220a和单元栅电极220b中的每个可以比直接在上方的栅电极长，因此，栅电极的没有与直接在上方的栅电极垂直交叠的部分是该栅电极的端部。串选择栅电极220c的端部可以是串选择栅电极220c的设置在基板100的焊盘区域PR上的部分。
绝缘图案230可以设置在沿与基板100的顶表面垂直的第三方向Z堆叠的栅电极220a、220b和220c之间。绝缘图案230中的最上面的绝缘图案230可以设置在串选择栅电极220c上。绝缘图案230可以包括例如氧化硅(SiO2)。随着与基板100的垂直距离的增加，绝缘图案230的在第一方向X上的长度可以依次减小。每个绝缘图案230的在第一方向X上的长度可以基本上等于直接设置在每个绝缘图案230下方的栅电极的在第一方向X上的长度。绝缘图案230的厚度可以根据半导体存储器件的特性而不同。例如，绝缘图案230中的一个或更多个绝缘图案230可以比其他绝缘图案230厚，而其他绝缘图案230具有相同的厚度。这里，厚度是在第三方向Z上测量的。绝缘图案230可以分别覆盖栅电极220a、220b和220c的端部。
层间绝缘图案300可以覆盖堆叠结构ST和外围电路晶体管TR的阶梯结构。例如，层间绝缘图案300可以覆盖堆叠结构ST的末端。层间绝缘图案300的顶表面可以设置在与堆叠结构ST的顶表面的水平高度基本相同的水平高度处。层间绝缘图案300可以包括例如正硅酸四乙酯(TEOS)氧化物层。
单元垂直沟道结构VS可以穿进堆叠结构ST。例如，单元垂直沟道结构VS可以在基板100的单元阵列区域CAR上垂直延伸(例如，在第三方向Z上延伸)以穿进堆叠结构ST。单元垂直沟道结构VS的下部可以设置在基板100中。当在俯视图中观察时，单元垂直沟道结构VS可以以Z字形布置或以沿第一方向X和第二方向Y的线布置。每个单元垂直沟道结构VS可以包括单元半导体柱CSP、设置在单元半导体柱CSP上的单元垂直沟道部分VC以及设置在单元垂直沟道部分VC与堆叠结构ST之间的单元电荷存储结构310。
单元垂直沟道部分VC可以在基板100的顶表面上垂直延伸，并且可以穿进堆叠结构ST。单元垂直沟道部分VC可以是中空管形状、圆柱形或杯形。在本发明构思的示例性实施例中，3D半导体存储器件可以是垂直NAND闪存器件，并且每个单元垂直沟道结构VS的单元垂直沟道部分VC可以用作接地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST的沟道，其中这些晶体管构成NAND单元串。单元垂直沟道部分VC可以包括第一垂直沟道部分VC1和第二垂直沟道部分VC2。第一垂直沟道部分VC1可以围绕第二垂直沟道部分VC2的外侧壁。第二垂直沟道部分VC2可以与单元半导体柱CSP的顶部接触。第二垂直沟道部分VC2的底端部分可以设置在形成在单元半导体柱CSP的顶部中的凹陷区域中，并且可以与单元半导体柱CSP接触。第一垂直沟道部分VC1可以与单元半导体柱CSP间隔开。
单元半导体柱CSP可以设置在基板100的顶表面和单元垂直沟道部分VC之间，并且可以穿进缓冲氧化物层210和接地选择栅电极220a。单元半导体柱CSP的下部可以设置在基板100中。例如，单元半导体柱CSP的底表面可以低于基板100的顶表面，并且单元半导体柱CSP的顶表面可以高于栅电极220a、220b和220c中的最下面的栅电极的顶表面。单元半导体柱CSP可以与单元垂直沟道部分VC(例如，第二垂直沟道部分VC2)接触。换句话说，单元垂直沟道结构VS可以电连接到基板100。
单元电荷存储结构310可以设置在单元半导体柱CSP上并且在单元垂直沟道部分VC与单元选择栅电极220b和串选择栅电极220c之间。单元电荷存储结构310可以沿单元垂直沟道部分VC的外侧壁延伸。例如，单元电荷存储结构310可以围绕第一垂直沟道部分VC1的外侧壁和底表面以及第二垂直沟道部分VC2的外侧壁的一部分。
虚设垂直沟道结构DVS可以穿进堆叠结构ST和器件隔离层20。例如，虚设垂直沟道结构DVS可以在基板100的焊盘区域PR上穿进堆叠结构ST的阶梯结构和器件隔离层20。堆叠结构ST的阶梯结构可以包括栅电极220a、220b和220c的端部。当在俯视图中观察时，虚设垂直沟道结构DVS可以以Z字形或线形布置。
虚设垂直沟道结构DVS可以从基板100的与器件隔离层20的侧壁21接触的部分沿第三方向Z延伸，以穿进器件隔离层20和堆叠结构ST。在本发明构思的示例性实施例中，虚设垂直沟道结构DVS的每个下部可以弯曲到器件隔离层20的与其相邻的侧壁21。例如，在第二方向Y上彼此相邻的一对虚设垂直沟道结构DVS中的一个虚设垂直沟道结构DVS的下部可以设置在器件隔离层20的一个侧壁21上。这对虚设垂直沟道结构DVS中的另一个虚设垂直沟道结构DVS的下部可以设置在器件隔离层20的与所述一个侧壁21相对的另一侧壁21上。在本发明构思的示例性实施例中，一对虚设垂直沟道结构DVS的底端之间的在第二方向Y上的距离W1，可以等于或大于器件隔离层20的底表面23的在第二方向Y上的宽度W2(W1≥W2)。在本发明构思的示例性实施例中，虚设垂直沟道结构DVS的竖直长度可以大于单元垂直沟道结构VS的竖直长度。例如，与单元垂直沟道结构VS相比，虚设垂直沟道结构DVS可以在基板的顶表面下方穿进更深。在本发明构思的示例性实施例中，虚设垂直沟道结构DVS的在第二方向Y上的宽度可以大于单元垂直沟道结构VS的在第二方向Y上的宽度。
每个虚设垂直沟道结构DVS可以包括虚设半导体柱DSP、设置在虚设半导体柱DSP上的虚设垂直沟道部分DVC以及设置在虚设半导体柱DSP和虚设垂直沟道部分DVC之间的虚设电荷存储结构312。例如，虚设垂直沟道部分DVC的竖直长度大于单元垂直沟道部分VC的竖直长度，第一虚设垂直沟道部分DVC的在第二方向Y上的宽度大于单元垂直沟道部分VC的在第二方向Y上的宽度。
虚设垂直沟道部分DVC可以穿进堆叠结构ST，并且可以设置在器件隔离层20中。例如，虚设垂直沟道部分DVC的下部可以形成在器件隔离层20内，并且虚设垂直沟道部分DVC的上部可以在器件隔离层20上方突出。在本发明构思的示例性实施例中，虚设垂直沟道部分DVC的底表面可以相对于基板100的顶表面倾斜。虚设垂直沟道部分DVC可以包括第一虚设沟道部分DVC1和第二虚设沟道部分DVC2。第一虚设沟道部分DVC1可以围绕第二虚设沟道部分DVC2的外侧壁和底表面。
虚设半导体柱DSP可以设置在虚设垂直沟道部分DVC和基板100的与器件隔离层20的侧壁21接触的部分之间。虚设半导体柱DSP可以穿进器件隔离层20的侧壁21的一部分，并且虚设半导体柱DSP的下部可以设置在基板100中。虚设半导体柱DSP可以与基板100的与器件隔离层20的底表面23接触的部分间隔开。换言之，虚设半导体柱DSP可以不穿进器件隔离层20的底表面23。在本发明构思的示例性实施例中，虚设半导体柱DSP的与基板100接触的底表面2，可以设置在器件隔离层20的底表面23上方。在本发明构思的示例性实施例中，虚设半导体柱DSP的底表面2可以相对于基板100的顶表面倾斜。在本发明构思的示例性实施例中，虚设半导体柱DSP的顶表面可以比栅电极220a、220b和220c中的最下面的栅电极的底表面低。例如，虚设半导体柱DSP的顶表面可以比基板100的顶表面低。虚设半导体柱DSP可以对应于每个虚设垂直沟道结构DVS的下部。例如，在第二方向Y上彼此相邻的一对虚设垂直沟道结构DVS的底端之间的距离W1可以对应于在第二个方向Y上彼此相邻的一对虚设半导体柱DSP的底端之间的距离。
虚设电荷存储结构312可以设置在虚设垂直沟道部分DVC和虚设半导体柱DSP之间。虚设电荷存储结构312可以延伸以围绕虚设垂直沟道部分DVC的外侧壁，并且虚设电荷存储结构312可以与将要描述的水平绝缘层345组合起来以将虚设垂直沟道部分DVC与栅电极220a、220b和220c电隔离或绝缘。
在本发明构思的示例性实施例中，如图6所示，虚设电荷存储结构312可以完全围绕虚设垂直沟道部分DVC的外表面。虚设垂直沟道部分DVC可以与器件隔离层20和虚设半导体柱DSP间隔开。换句话说，虚设垂直沟道结构DVS可以不电连接到基板100。
在本发明构思的示例性实施例中，如图7所示，虚设垂直沟道部分DVC可以穿进虚设电荷存储结构312，以便与器件隔离层20接触。例如，第二虚设沟道部分DVC2可以穿进第一虚设沟道部分DVC1和虚设电荷存储结构312以便与器件隔离层20接触。然而，在这种情况下，虚设垂直沟道部分DVC可以与虚设半导体柱DSP间隔开。换句话说，虚设垂直沟道结构DVS可以不电连接到基板100。
图6中示出的虚设垂直沟道结构DVS和图7中示出的虚设垂直沟道结构DVS可以一起存在于半导体存储器件中。在这些配置中，虚设垂直沟道部分DVC可以与基板100电隔离或绝缘。因此，即使在半导体存储器件(例如，3D半导体存储器件)的重复操作期间在虚设电荷存储结构312处发生介电击穿时或者当在制造工艺期间在虚设电荷存储结构312中存在缺陷时，也可以防止通过虚设垂直沟道部分DVC的漏电流。另外，由于虚设垂直沟道结构DVS可以不与基板100电连接，所以施加到基板100的电压不会影响单元栅电极220b(参见图3和图4)，因此，可以改善半导体存储器件的电特性。
单元垂直沟道部分VC和虚设垂直沟道部分DVC可以包括例如单晶硅(Si)层、有机半导体层和碳(C)纳米结构中的至少一种。单元半导体柱CSP和虚设半导体柱DSP可以包括具有与基板100的导电类型相同的导电类型的半导体材料，或者可以包括本征半导体材料。如图5、图6和图7所示，单元电荷存储结构310和虚设电荷存储结构312中的每一个可以包括隧道绝缘层TL、阻挡绝缘层BLL和电荷存储层CTL。隧道绝缘层TL可以与单元垂直沟道部分VC和虚设垂直沟道部分DVC中的每一者相邻，并且可以围绕单元垂直沟道部分VC和虚设垂直沟道部分DVC中的每一者的外侧壁。阻挡绝缘层BLL可以与栅电极220a、220b和220c相邻。电荷存储层CTL可以设置在隧道绝缘层TL和阻挡绝缘层BLL之间。例如，隧道绝缘层TL可以包括氧化硅(SiO2)层和/或高k介电层(例如，氧化铝(Al2O3)或氧化铪(HfO2))。例如，阻挡绝缘层BLL可以包括氧化硅(SiO2)层和/或高k介电层(例如，氧化铝(Al2O3)或氧化铪(HfO2))。例如，电荷存储层CTL可以包括氮化硅(Si3N4)层。
间隙填充层320可以设置在由单元垂直沟道部分VC和虚设垂直沟道部分DVC中的每一个围绕的内部空间中。例如，间隙填充层320可以包括例如氧化硅(SiO2)层、氮化硅(Si3N4)层和氮氧化硅(SiON)层中的至少一种。或者，由单元垂直沟道部分VC和虚设垂直沟道部分DVC中的每一个围绕的内部空间可以不填充间隙填充层320，并且单元垂直沟道结构VS和虚设垂直沟道结构DVS中的每一个可以在由单元垂直沟道部分VC和虚设垂直沟道部分DVC中的每一个限定的内部空间中包括中空空间或气隙。焊盘330可以设置在单元垂直沟道部分VC和虚设垂直沟道部分DVC中的每一个上。焊盘330可以包括导电材料或掺杂有掺杂剂的半导体材料，该掺杂剂的导电类型不同于单元垂直沟道部分VC和虚设垂直沟道部分DVC的导电类型。
如图5所示，栅极绝缘层340可以设置在单元半导体柱CSP和接地选择栅电极220a之间。栅极绝缘层340的侧壁可以具有沿彼此相反的方向凸出的曲面。例如，栅极绝缘层340可以包括热氧化物层。例如，可以通过半导体材料(例如，单元半导体柱CSP的硅(Si))的热氧化以形成氧化硅(SiO2)层来形成栅极绝缘层340。水平绝缘层345可以设置在单元电荷存储结构310与单元栅电极220b和串选择栅电极220c之间，设置在虚设电荷存储结构312与栅电极220a、220b和220c之间，以及设置在栅极绝缘层340与接地选择栅电极220a之间。水平绝缘层345可以延伸到栅电极220a、220b和220c的顶表面和底表面上。例如，水平绝缘层345可以包括氧化硅(SiO2)层和/或高k介电层(例如，氧化铝(Al2O3)或氧化铪(HfO2))。
第一层间绝缘层450可以设置在堆叠结构ST和层间绝缘图案300上，并且可以覆盖层间绝缘图案300的顶表面和堆叠结构ST的顶表面。例如，第一层间绝缘层450可以包括氧化硅(SiO2)层。
接触结构440可以设置在沿第二方向Y彼此相邻的堆叠结构ST之间。接触结构440可以沿第一方向X延伸，并且可以设置在基板100的单元阵列区域CAR和焊盘区域PR上。当从俯视图观察时，接触结构440可以具有沿第一方向X延伸的矩形或线形。在本发明构思的示例性实施例中，接触结构440可以设置为多个，并且多个接触结构440可以沿着公共源极区域CSR在第一方向X上布置。在这种情况下，多个接触结构440可以为柱形。
接触结构440可以包括间隔物441和公共源极接触443。公共源极接触443可以电连接到公共源极区域CSR。例如，公共源极接触443可以包括金属材料(例如，钨(W)、铜(Cu)或铝(Al))和过渡金属材料(例如，钛(Ti)或钽(TA))中的至少一种。间隔物441可以围绕公共源极接触443的外侧壁，并且可以设置在公共源极接触443与堆叠结构ST的侧壁之间。例如，间隔物441可以包括绝缘材料(例如，氧化硅(SiO2)层或氮化硅(Si3N4)层)。
第二层间绝缘层460可以设置在第一层间绝缘层450上。第二层间绝缘层460可以覆盖第一层间绝缘层450的顶表面。例如，第二层间绝缘层460可以包括氧化硅(SiO2)层。单元接触插塞CCP可以设置在基板100的焊盘区域PR上。单元接触插塞CCP可以穿进第一层间绝缘层450、第二层间绝缘层460、层间绝缘图案300和绝缘图案230，绝缘图案230覆盖栅电极220a、220b和220c的端部以分别设置在栅电极220a、220b和220c的端部上。单元接触插塞CCP可以与栅电极220a、220b和220c的端部的顶表面直接接触。单元接触插塞CCP可以包括金属材料(例如，铜(Cu)或钨(W))和金属氮化物材料(例如，氮化钛(TiN)、氮化钽(TaN)或氮化钨(WN))中的至少一种。
连接线CW可以设置在第二层间绝缘层460上。连接线CW可以设置在单元接触插塞CCP的顶表面上，并且可以包括金属材料(例如，钨(W)或铝(Al))。第三层间绝缘层480可以设置在第二层间绝缘层460上，并且可以覆盖连接线CW。例如，第三层间绝缘层480可以包括氧化硅(SiO2)层。
沟道接触插塞HCP可以分别设置在单元垂直沟道结构VS上，并且可以与焊盘330直接接触。例如，沟道接触插塞HCP可以包括金属材料(例如，铜(Cu)或钨(W))和金属氮化物材料(例如，氮化钛(TiN)、氮化钽(TaN)或氮化钨(WN))中的至少一种。
位线BL可以设置在第三层间绝缘层480上。位线BL可以在第二方向Y上延伸以与堆叠结构ST交叉，并且可以在第三层间绝缘层480上沿第一方向X彼此间隔开。每条位线BL可以电连接到沿第二方向Y布置的单元垂直沟道结构VS的单元垂直沟道部分VC。例如，位线BL可以通过沟道接触插塞HCP连接到焊盘330。例如，位线BL可以包括金属材料(例如，钨(W)或铝(Al))。
图8是沿图2的线II-II′截取的截面图，以示出根据本发明构思的示例性实施例的半导体存储器件。图9是图8的部分“D”的放大视图。在下文中，与上述示例性实施例中描述的元件或组件相同的元件或组件将由相同的附图标记或相同的附图标识符表示，并且为了说明简便起见，将省略或简要地提及其描述。
参照图8和图9，虚设垂直沟道部分DVC可以穿进虚设电荷存储结构312，以便与器件隔离层20和虚设半导体柱DSP接触。例如，第二虚设沟道部分DVC2可以穿进第一虚设沟道部分DVC1和虚设电荷存储结构312，以便与器件隔离层20和虚设半导体柱DSP接触。因此，虚设垂直沟道结构DVS可以电连接到基板100。图8和图9的虚设垂直沟道结构DVS可以与基板100电连接。图8和图9的虚设垂直沟道结构可以与图5至图7的虚设垂直沟道结构DVS一起存在于半导体存储器件中。因此，虚设半导体柱DSP可以形成在基板100的与器件隔离层20的侧壁21接触的部分上，因此可以不在虚设半导体柱DSP的侧壁上形成栅极绝缘层340(参见图3和图5)。结果是，可以防止接地选择栅电极220a(参见图4和图8)与虚设垂直沟道结构DVS(参见图4和图8)之间的击穿现象。
图10是沿图2的线II-II′截取的截面图，以示出根据本发明构思的示例性实施例的半导体存储器件。图11和图12是图10的部分“E”的放大视图。在下文中，与上述示例性实施例中描述的元件或组件相同的元件或组件将由相同的附图标记或相同的附图标识符表示，并且为了说明简便起见，将省略或简要地提及其描述。
参照图10、图11和图12，虚设垂直沟道结构DVS可以与基板100的与器件隔离层20的侧壁21接触的部分接触。虚设垂直沟道结构DVS可以穿进堆叠结构ST以及器件隔离层20的侧壁21的一部分。例如，如图11所示，每个虚设垂直沟道结构DVS的虚设半导体柱DSP可以穿进器件隔离层20的侧壁21的一部分，以便与基板100接触，并且还可以与基板100的与器件隔离层20的底表面23接触的一部分接触。虚设垂直沟道结构DVS的底表面可以位于与器件隔离层20的底表面23的水平高度基本相同的水平高度处。或者，如图12所示，每个虚设垂直沟道结构DVS的虚设半导体柱DSP可以穿进器件隔离层20的侧壁21的一部分，以与基板100接触，并且可以与基板100的与器件隔离层20的底表面23接触的一部分间隔开。在这种情况下，虚设垂直沟道结构DVS的底表面可以位于器件隔离层20的底表面23上方。换句话说，虚设垂直沟道结构DVS的底表面可以位于比器件隔离层20的底表面23的水平高度高的水平高度处。虚设垂直沟道结构DVS的每个底表面可以是虚设半导体柱DSP的底表面2。虚设半导体柱DSP的底表面2可以与基板100的顶表面平行。因此，虚设半导体柱DSP的底表面2可以设置在器件隔离层20的底表面23上方。
在本发明构思的示例性实施例中，在第二方向Y上彼此相邻的一对虚设垂直沟道结构DVS的底端之间的距离W1可以小于器件隔离层20的底表面23的宽度W2(W1<W2)，如图10所示。或者，在第二方向Y上彼此相邻的一对虚设垂直沟道结构DVS的底端之间的距离W1可以大于或等于器件隔离层20的底表面23的宽度W2(W1≥W2)。该对虚设垂直沟道结构DVS的底端可以对应于在第二方向Y上彼此相邻的一对虚设半导体柱DSP的底端。
虚设电荷存储结构312可以完全包围虚设垂直沟道部分DVC的外表面。虚设垂直沟道部分DVC可以与器件隔离层20和虚设半导体柱DSP间隔开。换句话说，虚设垂直沟道结构DVS可以不电连接到基板100。
图10至图12的虚设垂直沟道结构DVS可以与上述实施例中描述的虚设垂直沟道结构DVS一起存在于半导体存储器件中。在这些配置中，虚设半导体柱DSP可以形成在基板100的与侧壁21接触的一部分上和/或基板100的与器件隔离层20的底表面23接触的一部分上，因此，栅极绝缘层340(参见图3和图5)可以不形成在虚设半导体柱DSP的侧壁上。结果是，可以防止接地选择栅电极220a(参见图10)和虚设垂直沟道结构DVS(参见图10)之间的击穿现象。另外，由于虚设垂直沟道结构DVS可以不与基板100电连接，所以施加到基板100的电压不会影响单元栅电极220b(参见图10)，因此可以改善半导体存储器件(例如，3D半导体存储器件)的电特性。
图13是沿图2的线II-II′截取的截面图，以示出根据本发明构思的示例性实施例的半导体存储器件。图14是图13的部分“F”的放大视图。在下文中，与上述示例性实施例中描述的元件或组件相同的元件或组件将由相同的附图标记或相同的附图标识符表示，并且为了说明简便起见，将省略或简要地提到其描述。
参照图13和图14，虚设垂直沟道结构DVS可以穿进堆叠结构ST以及器件隔离层20的侧壁21的一部分。虚设垂直沟道结构DVS的下部可以与基板100接触，并且可以对应于虚设半导体柱DSP。例如，虚设半导体柱DSP可以穿进器件隔离层20的侧壁21的一部分以与基板100接触。
虚设垂直沟道部分DVC可以穿进虚设电荷存储结构312以与虚设半导体柱DSP接触，并且可以与器件隔离层20间隔开。例如，第二虚设沟道部分DVC2可以穿进第一虚设沟道部分DVC1和虚设电荷存储结构312，以与虚设半导体柱DSP接触。第二虚设沟道部分DVC2可以穿进虚设半导体柱DSP的顶表面的一部分。换句话说，第二虚设沟道部分DVC2的下部可以设置在虚设半导体柱DSP中。因此，虚设垂直沟道结构DVS可以电连接到基板100。
图13和图14所示的虚设垂直沟道结构DVS可以与上述示例性实施例中描述的虚设垂直沟道结构DVS一起存在于半导体存储器件中。因此，虚设半导体柱DSP可以形成在基板100的与侧壁21接触的一部分以及基板100的与器件隔离层20的底表面23接触的一部分上，从而可以不在虚设半导体柱DSP的侧壁上形成栅极绝缘层340(参见图3和图5)。结果是，可以防止接地选择栅电极220a(参见图13)和虚设垂直沟道结构DVS(参见图13)之间的击穿现象。
图15是示出根据本发明构思的示例性实施例的半导体存储器件的俯视图。图16是沿图15的III-III′线截取的截面图，以示出根据本发明构思的示例性实施例的半导体存储器件。图17是沿图15的IV-IV′线截取的截面图，以示出了根据本发明构思的示例性实施例的半导体存储器件。在下文中，与上述示例性实施例中描述的元件或组件相同的元件或组件将由相同的附图标记或相同的附图标识符表示，并且为了说明简便起见，将省略或简要地提到其描述。
参照图15、图16和图17，半导体存储器件可以包括第一基板1、设置在第一基板1上的外围电路结构PS、设置在外围电路结构PS上的第二基板100以及设置在第二基板100上的堆叠结构ST。堆叠结构ST可以与外围电路结构PS垂直地交叠。
第一基板1可以包括硅(Si)基板、硅锗(SiGe)基板、锗(Ge)基板、III-V族化合物半导体基板、在单晶体硅(Si)基板上生长的单晶外延层或它们的组合。任何合适的III-V族化合物半导体可以用于第一基板1，并且可以包括例如砷化镓(GaAs)、砷化铟镓(InGaAs)、砷化铝镓(AlGaAs)或它们的组合。外围电路器件隔离层10可以设置在第一基板1中，并且可以限定第一基板1的有源区。外围电路器件隔离层10可以包括绝缘材料(例如，氧化硅(SiO2))。
外围电路结构PS可以设置在第一基板1上，并且可以包括外围电路晶体管TR、外围电路层间绝缘层70、互连线80和通孔90。外围电路晶体管TR可以设置在由外围电路器件隔离层10限定的第一基板1的有源区上。外围电路层间绝缘层70可以设置在第一基板1上，并且可以覆盖外围电路晶体管TR。外围电路层间绝缘层70可以包括单层或多层。例如，外围电路层间绝缘层70可以包括氧化硅(SiO2)层。互连线80和通孔90可以设置在外围电路层间绝缘层70中。通孔90可以将外围电路晶体管TR的源/漏区60电连接到互连线80。互连线80和通孔90可以包括金属材料(例如，铜(Cu))。
第二基板100可以设置在外围电路结构PS上，并且可以包括单元阵列区域CAR和焊盘区域PR。器件隔离层20可以设置在第二基板100中。器件隔离层20可以设置在第二基板100的焊盘区域PR中，并且可以与设置在第二基板100的焊盘区域PR上的每个堆叠结构ST垂直地交叠。每个堆叠结构ST可以在基板100的焊盘区域PR上具有阶梯结构，以用于栅电极220a、220b和220c与外围电路结构PS之间的电连接。单元垂直沟道结构VS可以穿进设置在第二基板100的单元阵列区域CAR上的堆叠结构ST。虚设垂直沟道结构DVS可以穿进设置在第二基板100的焊盘区域PR上的堆叠结构ST的端部。单元垂直沟道结构VS和虚设垂直沟道结构DVS可以与上面参考图2至图7描述的那些基本相同，因此省略了对其的描述。
图18A至图22A是沿图2的线I-I′截取的截面图，以示出根据本发明构思的示例性实施例的制造半导体存储器件的方法。图18B至图22B是沿图2的线II-II′截取的截面图，以示出根据本发明构思的示例性实施例的制造半导体存储器件的方法。
参照图18A和图18B，可以在基板100中形成器件隔离层20。基板100可以包括单元阵列区域CAR、外围电路区域PER和位于单元阵列区域CAR和外围电路区域PER之间的焊盘区域PR。器件隔离层20可以形成在基板100的焊盘区域PR和外围电路区域PER中，并且可以形成为与将在后续工艺中形成的每个堆叠结构ST垂直地交叠。器件隔离层20可以具有侧壁21和底表面23，并且可以在基板100的外围电路区域PER中限定基板100的有源区。可以在基板100上形成掩模图案。可以使用掩模图案作为蚀刻掩模蚀刻基板100以形成沟槽，然后，可以通过用绝缘材料填充沟槽来形成器件隔离层20。器件隔离层20可以包括例如氧化硅(SiO2)层。
外围电路晶体管TR(参见图2)可以形成在基板100的外围电路区域PER上，并且可以形成在基板100的有源区上。外围电路晶体管TR可以包括外围栅极绝缘层、外围栅电极50和源/漏区60。
可以在基板100上形成模制结构MS。模制结构MS的形成可以包括：在基板100上形成缓冲氧化物层210，并且在缓冲氧化物层210上交替地且重复地堆叠牺牲层225和绝缘层227。缓冲氧化物层210可以覆盖基板100的外围电路区域PER。例如，缓冲氧化物层210可以包括热氧化物层或氧化硅(SiO2)层。例如，可以通过诸如硅(Si)基板的基板100的热氧化形成氧化硅(SiO2)层或者通过沉积氧化硅(SiO2)层来形成缓冲氧化物层210，以覆盖基板100。每个牺牲层225可以包括例如氮化硅(Si3N4)层。绝缘层227可以由相对于牺牲层225的材料具有蚀刻选择性的材料形成，反之亦然。每个绝缘层227可以包括例如氧化硅(SiO2)层。
形成在基板100的焊盘区域PR上的模制结构MS可以被图案化以具有阶梯结构。模制结构MS的图案化可以包括：形成掩模图案，该掩模图案暴露形成在基板100的焊盘区域PR和外围电路区域PER上的模制结构MS的一部分；通过使用掩模图案作为蚀刻掩模来蚀刻绝缘层227和牺牲层225；以及减小掩模图案的宽度以增加要蚀刻的绝缘层227和牺牲层225的暴露的平面区域。此时，可以交替地重复绝缘层227和牺牲层225的蚀刻以及掩模图案的宽度的减小。外围电路区域PER上的缓冲氧化物层210可以通过模制结构MS暴露。例如，可以完全去除模制结构MS的一些部分以到达缓冲氧化物层210的顶表面。此外，可以在基板100的焊盘区域PR上暴露绝缘层227的端部的顶表面。随着与基板100的垂直距离的增加，牺牲层225在第一方向X(参见图2)上的长度可以顺序地减小。同样，随着与基板100的垂直距离的增加，绝缘层227在第一方向X上的长度可以顺序地减小。牺牲层225和其上方的彼此垂直相邻的绝缘层227在第一方向X上的长度可以基本上彼此相等。例如，对于具有相同长度的相邻的一对牺牲层225和绝缘层227，绝缘层227位于牺牲层225上方。
层间绝缘图案300可以形成为覆盖模制结构MS的阶梯结构和缓冲氧化物层210，并且可以暴露模制结构MS的顶表面。例如，层间绝缘图案300的顶表面可以与模制结构MS的顶表面共面。层间绝缘图案300可以包括例如正硅酸四乙酯(TEOS)氧化物层。
参照图19A和图19B，可以将模制结构MS和缓冲氧化物层210图案化以在模制结构MS中形成沟道孔CH以及虚设沟道孔DCH1和DCH2。沟道孔CH可以形成在基板100的单元阵列区域CAR上，虚设沟道孔DCH1和DCH2可以形成在基板100的焊盘区域PR上。可以在模制结构MS和层间绝缘图案300上形成掩模图案，然后，可以使用掩模图案作为蚀刻掩模，各向异性地蚀刻模制结构MS和层间绝缘图案300，以形成沟道孔CH以及虚设沟道孔DCH1和DCH2。可以通过各向异性地蚀刻模制结构MS来形成沟道孔CH。沟道孔CH下方的基板100的顶表面可以通过过蚀刻而凹陷。换句话说，沟道孔CH的底表面可以低于基板100的顶表面。当在俯视图中观察时，沟道孔CH以及虚设沟道孔DCH1和DCH2可以为例如圆形、椭圆形或多边形。
用于形成虚设沟道孔DCH1和DCH2所蚀刻的沉积层的数量可以大于用于形成沟道孔CH所蚀刻的沉积层的数量，因此虚设沟道孔DCH1和DCH2的宽度可以大于沟道孔CH的宽度，虚设沟道孔DCH1和DCH2的深度可以大于沟道孔CH的深度。例如，虚设沟道孔DCH1和DCH2可以通过各向异性地蚀刻模制结构MS、层间绝缘图案300和器件隔离层20来形成。
在本发明构思的示例性实施例中，在器件隔离层20中，虚设沟道孔DCH1和DCH2可以分别形成在器件隔离层20的与其相邻的侧壁21上。各向异性蚀刻工艺可以是在对基板100施加电压的状态下使用等离子体的干法蚀刻工艺。当对器件隔离层20进行蚀刻时，等离子体中的离子可以朝向与器件隔离层20的侧壁21接触并被施加电压的基板100移动。基板100的与器件隔离层20的侧壁21接触并靠近等离子体中的离子的部分为离子提供了最强的电场，从而吸引离子朝向基板100的该部分移动。在这种情况下，例如，虚设沟道孔DCH1和DCH2可以形成为在器件隔离层20中弯曲到器件隔离层20的与其相邻的侧壁21。在本发明构思的示例性实施例中，虚设沟道孔DCH1和DCH2的下部可以穿进器件隔离层20的与其相邻的侧壁21的部分，并且虚设沟道孔DCH1和DCH2的上部可以相对于基板100的顶表面垂直地形成。在基板100的焊盘区域PR中，基板100的与器件隔离层20的侧壁21接触的部分可以通过过蚀刻来蚀刻，因此，虚设沟道孔DCH1和DCH2的底表面可以从器件隔离层20的侧壁21凹进。例如，虚设沟道孔DCH1和DCH2的下部可以凹入基板100的与器件隔离层20的侧壁21接触的部分中。虚设沟道孔DCH1和DCH2的底表面可以相对于基板100的顶表面倾斜或平行。
可以在沟道孔CH中形成单元半导体柱CSP，并且可以在虚设沟道孔DCH1和DCH2中形成虚设半导体柱DSP。单元半导体柱CSP可以填充沟道孔CH的下部，并且虚设半导体柱DSP可以填充虚设沟道孔DCH1和DCH2的下部。通过使用由沟道孔CH以及虚设沟道孔DCH1和DCH2暴露的基板100作为晶种，执行选择性外延生长工艺，可以从基板100生长单元半导体柱CSP和虚设半导体柱DSP。单元半导体柱CSP和虚设半导体柱DSP可以包括具有与基板100的导电类型相同的导电类型的半导体材料。在本发明构思的示例性实施例中，从由沟道孔CH暴露的基板100生长的单元半导体柱CSP的顶表面可以基本上平行于基板100的顶表面。从由虚设沟道孔DCH1和DCH2暴露的基板100生长的虚设半导体柱DSP的顶表面可以相对于基板100的顶表面倾斜。
可以顺序地形成电荷存储结构层301和第一垂直沟道层303，以覆盖沟道孔CH的侧壁、虚设沟道孔DCH1和DCH2的侧壁、单元半导体柱CSP的顶表面以及虚设半导体柱DSP的顶表面。电荷存储结构层301和第一垂直沟道层303也可以覆盖绝缘层227中的最上面的绝缘层227的顶表面。电荷存储结构层301和第一垂直沟道层303可以共形地形成为具有不完全填充沟道孔CH以及虚设沟道孔DCH1和DCH2的厚度。如图5至图7所示，电荷存储结构层301可以包括阻挡绝缘层BLL、电荷存储层CTL和隧道绝缘层TL，它们顺序地形成在各沟道孔CH以及虚设沟道孔DCH1和DCH2的侧壁上。例如，阻挡绝缘层BLL可以包括氧化硅(SiO2)层和/或高k介电层(例如，氧化铝(Al2O3)或氧化铪(HfO2))，电荷存储层CTL可以包括氮化硅(Si3N4)层，隧道绝缘层TL可以包括氧化硅(SiO2)层和/或高k介电层(例如，氧化铝(Al2O3)或氧化铪(HfO2))。第一垂直沟道层303可以是例如多晶硅(Si)层。或者，第一垂直沟道层303可以包括有机半导体层或碳(C)纳米结构。可以使用例如原子层沉积(ALD)工艺和/或化学气相沉积(CVD)工艺来形成电荷存储结构层301和第一垂直沟道层303。
参照图20A和图20B，可以执行各向异性蚀刻工艺以蚀刻覆盖单元半导体柱CSP的顶表面的电荷存储结构层301和第一垂直沟道层303。在执行各向异性蚀刻工艺之后，可以去除最上面的绝缘层227上的电荷存储结构层301和第一垂直沟道层303，以暴露最上面的绝缘层227的顶表面。电荷存储结构310和第一垂直沟道部分VC1可以形成在每个沟道孔CH中，虚设电荷存储结构312和第一虚设沟道部分DVC1可以形成在每个虚设沟道孔DCH1和DCH2中。通过蚀刻工艺，可以通过过蚀刻使单元半导体柱CSP的顶表面的部分凹陷。蚀刻工艺可以是能够垂直蚀刻目标层的垂直干法蚀刻工艺。在垂直干法蚀刻工艺中，在平行于基板100的顶表面的方向上的蚀刻速率可以基本为零(0)。例如，蚀刻工艺可以是回蚀工艺。例如，垂直干法蚀刻工艺可包括反应离子蚀刻(RIE)工艺。
在本发明构思的示例性实施例中，虚设沟道孔DCH1和DCH2可以包括第一虚设沟道孔DCH1和第二虚设沟道孔DCH2。在第一虚设沟道孔DCH1中可以不蚀刻虚设半导体柱DSP的顶表面上的电荷存储结构层301和第一垂直沟道层303。例如，在第一虚设沟道孔DCH1中的位于虚设半导体柱DSP的顶表面上的电荷存储结构层301和第一垂直沟道层303可以不平行于基板100的顶表面，因此可以不被具有垂直蚀刻特性的蚀刻工艺蚀刻。可以在第二虚设沟道孔DCH2中蚀刻虚设半导体柱DSP的顶表面上的电荷存储结构层301和第一垂直沟道层303的部分。例如，第二虚设沟道孔DCH2中的电荷存储结构层301和第一垂直沟道层303的部分可以平行于基板100的顶表面，因此可以被具有垂直蚀刻特性的蚀刻工艺蚀刻。在虚设半导体柱DSP的顶表面上的电荷存储结构层301和第一垂直沟道层303是否将被蚀刻可取决于在制造工艺中形成的虚设沟道孔DCH1和DCH2的形状和轮廓。在这种情况下，第二虚设沟道孔DCH2的一部分可以延伸到器件隔离层20中，因此器件隔离层20可以通过第二虚设沟道孔DCH2的该部分暴露。同时，第二虚设沟道孔DCH2中的虚设半导体柱DSP可以不被第二虚设沟道孔DCH2的该部分暴露。或者，第二虚设沟道孔DCH2中的虚设半导体柱DSP可以被第二虚设沟道孔DCH2的延伸到器件隔离层20中的部分暴露。
参照图21A和图21B，可以在每个沟道孔CH中形成第二垂直沟道部分VC2，可以在每个虚设沟道孔DCH1和DCH2中形成第二虚设沟道部分DVC2。第二垂直沟道部分VC2可以共形地覆盖第一垂直沟道部分VC1的内侧壁，并且可以与单元半导体柱CSP接触。第二虚设沟道部分DVC2可以共形地覆盖第一虚设沟道部分DVC1的内表面。在本发明构思的示例性实施例中，第二垂直沟道部分VC2和第二虚设沟道部分DVC2可以共形地形成为具有分别不完全填充每个沟道孔CH以及每个虚设沟道孔DCH1和DCH2的厚度。因此，第二垂直沟道部分VC2和第二虚设沟道部分DVC2可以分别在每个沟道孔CH以及每个虚设沟道孔DCH1和DCH2中限定空的空间(或间隙)，并且空的空间可以被填充有将要描述的间隙填充层320或空气。然而，本发明构思不限于此。例如，在本发明构思的示例性实施例中，第二垂直沟道部分VC2和第二虚设沟道部分DVC2可以形成为分别完全填充每个沟道孔CH以及每个虚设沟道孔DCH1和DCH2。在本发明构思的示例性实施例中，形成在第二虚设沟道孔DCH2中的第二虚设沟道部分DVC2可以填充第二虚设沟道孔DCH2的延伸到器件隔离层20中的部分。在第二虚设沟道孔DCH2中，第二虚设沟道部分DVC2可以与器件隔离层20接触，并且可以与虚设半导体柱DSP间隔开。第二垂直沟道部分VC2和第二虚设沟道部分DVC2可以包括例如多晶硅(Si)层。或者，第二垂直沟道部分VC2和第二虚设沟道部分DVC2可以包括有机半导体层或碳(C)纳米结构。
可以在包括氢或重氢(氘)的气体气氛中对第一垂直沟道部分VC1和第二垂直沟道部分VC2以及第一虚设沟道部分DVC1和第二虚设沟道部分DVC2执行氢退火工艺。存在于垂直沟道部分VC1和VC2以及虚设沟道部分DVC1和DVC2中的晶体缺陷可以通过氢退火工艺而治愈。
根据本发明构思的示例性实施例，虚设半导体柱DSP可以形成在基板100的与器件隔离层20的侧壁21接触的部分上，因此，可以不在虚设半导体柱DSP的侧壁上形成将参考图22A描述的栅极绝缘层340。结果是，可以防止接地选择栅电极220a(参见图4)和虚设垂直沟道结构DVS(参见图4)之间的击穿现象。
根据本发明构思的示例性实施例，在用于从单元电荷存储结构310暴露单元半导体柱CSP的顶表面的蚀刻工艺中，在虚设半导体柱DSP的倾斜的顶表面上的虚设电荷存储结构312和第一虚设沟道部分DVC1可以不被蚀刻或者以使得虚设半导体柱DSP的顶表面不被暴露的方式蚀刻。因此，可以不需要将第一虚设沟道部分DVC1和第二虚设沟道部分DVC2与基板100隔离的附加工艺。另外，施加到基板100的电压不会影响单元栅电极220b(参见图3和图4)，因此可以改善半导体存储器件的电特性。
可以在由垂直沟道部分VC1和VC2以及虚设沟道部分DVC1和DVC2围绕的内部空间中形成间隙填充层320。间隙填充层320可以完全填充沟道孔CH以及虚设沟道孔DCH1和DCH2。可以使用旋涂玻璃(SOG)技术形成间隙填充层320。间隙填充层320可以包括绝缘材料(例如，氧化硅(SiO2))。或者，由垂直沟道部分VC1和VC2以及虚设沟道部分DVC1和DVC2围绕的内部空间可以不填充间隙填充层320，可以留空并填充空气。
可以在垂直沟道部分VC1和VC2以及虚设沟道部分DVC1和DVC2上形成焊盘330。可以蚀刻垂直沟道部分VC1和VC2以及虚设沟道部分DVC1和DVC2、单元电荷存储结构310和虚设电荷存储结构312以及间隙填充层320的上部以形成凹陷区域，然后，可以通过用导电材料填充凹陷区域来形成焊盘330。或者，可以通过利用导电类型不同于垂直沟道部分VC1和VC2以及虚设沟道部分DVC1和DVC2的导电类型的掺杂剂掺杂垂直沟道部分VC1和VC2以及虚设沟道部分DVC1和DVC2的上部来形成焊盘330。
参照图22A和图22B，可以对模制结构MS执行各向异性蚀刻工艺以形成公共源极沟槽CTH。在本发明构思的示例性实施例中，可以在模制结构MS上形成第一层间绝缘层450，然后，可以将第一层间绝缘层450、模制结构MS和缓冲氧化物层210图案化直到暴露基板100的顶表面，从而形成公共源极沟槽CTH。为了形成公共源极沟槽CTH，可以在第一层间绝缘层450上形成掩模图案，然后可以使用掩模图案作为蚀刻掩模来蚀刻第一层间绝缘层450、模制结构MS和缓冲氧化物层210，以形成公共源极沟槽CTH。公共源极沟槽CTH可以在第一方向X(参见图2)上延伸。例如，当在俯视图中观察时，公共源极沟槽CTH可以为在第一方向X上延伸的线性或矩形。由于形成了公共源极沟槽CTH，所以可以在基板100上形成在第二方向Y(参见图2)上彼此间隔开的堆叠结构ST。每个堆叠结构ST可以包括图案化的缓冲氧化物层210、绝缘图案230和牺牲图案。堆叠结构ST的侧壁可以通过公共源极沟槽CTH暴露。
可以去除由公共源极沟槽CTH暴露的牺牲图案以形成凹陷区域RR。可以通过执行湿法蚀刻工艺和/或各向同性干法蚀刻工艺来去除牺牲图案。凹陷区域RR可以形成在垂直堆叠的绝缘图案230之间以及在缓冲氧化物层210与绝缘图案230中的最下面的绝缘图案230之间。在本发明构思的示例性实施例中，当牺牲图案由氮化硅(Si3N4)形成且绝缘图案230由氧化硅(SiO2)形成时，可以使用包括磷酸的蚀刻溶液通过蚀刻工艺去除牺牲图案。
凹陷区域RR可以从公共源极沟槽CTH横向延伸到绝缘图案230之间。凹陷区域RR可以暴露绝缘图案230的顶表面和底表面、单元电荷存储结构310的外侧壁的一部分、虚设电荷存储结构312的外侧壁的一部分以及单元半导体柱CSP的侧壁的一部分。
可以在每个单元半导体柱CSP的由凹陷区域RR暴露的侧壁上形成栅极绝缘层340。可以通过对单元半导体柱CSP的侧壁执行氧化工艺来形成栅极绝缘层340。栅极绝缘层340可以包括例如热氧化物层或氧化硅(SiO2)层。例如，可以通过单元半导体柱CSP的半导体材料(例如，硅(Si))的热氧化以形成热氧化物层(例如，氧化硅(SiO2)层)或通过沉积氧化硅(SiO2)层来形成栅极绝缘层340，以覆盖基板100。
可以在凹陷区域RR中形成水平绝缘层345。例如，水平绝缘层345可以共形地覆盖绝缘图案230的表面、单元电荷存储结构310的暴露的外侧壁、虚设电荷存储结构312的暴露的外侧壁、栅极绝缘层340的暴露的侧壁以及第一层间绝缘层450的侧壁。可以使用具有优异的阶梯覆盖特性的沉积方法形成水平绝缘层345。例如，可以使用CVD工艺或ALD工艺来形成水平绝缘层345。
可以在凹陷区域RR中分别形成栅电极220a、220b和220c。在本发明构思的示例性实施例中，可以在公共源极沟槽CTH和凹陷区域RR中形成金属层，并且可以去除形成在公共源极沟槽CTH中的金属层以形成栅电极220a、220b和220c。栅电极220a、220b和220c可以包括例如掺杂的硅(Si)、金属(例如，钨(W)、铜(Cu)、铝(Al)、钛(Ti)或钽(Ta))、金属氮化物(例如，氮化钛(TiN)或氮化钽(TaN))、金属硅化物(例如，硅化钛(TiSi2)、硅化钨(WSi2)、硅化钴(CoSi2)或硅化镍(NiSi2))或它们的任何组合。
可以在通过公共源极沟槽CTH暴露的基板100中形成公共源极区域CSR，并且可以使用离子注入工艺来形成公共源极区域CSR。公共源极区域CSR可以具有与基板100的导电类型不同的导电类型。
接触结构440可以形成在公共源极沟槽CTH中，并且可以包括间隔物441和公共源极接触443。间隔物441可以覆盖公共源极沟槽CTH的侧壁。可以形成公共源极接触443以填充具有间隔物441的公共源极沟槽CTH的剩余空间。
再次参照图2至图4，第二层间绝缘层460可以形成在第一层间绝缘层450上，并且可以覆盖接触结构440的顶表面。例如，第二层间绝缘层460可以包括氧化硅(SiO2)层。单元接触插塞CCP可以形成在栅电极220a、220b和220c的端部上，栅电极220a、220b和220c设置在基板100的焊盘区域PR上。单元接触插塞CCP可以包括金属材料(例如，铜(Cu)或钨(W))和金属氮化物材料(例如，氮化钛(TiN)、氮化钽(TaN)或氮化钨(WN))中的至少一种。
连接线CW可以形成在第二层间绝缘层460上，并且可以连接到单元接触插塞CCP。第三层间绝缘层480可以形成在第二层间绝缘层460上，并且可以覆盖连接线CW。例如，第三层间绝缘层480可以包括氧化硅(SiO2)层。
沟道接触插塞HCP可以形成在焊盘330上，可以穿进第一层间绝缘层450、第二层间绝缘层460和第三层间绝缘层480，并且可以与焊盘330直接接触。例如，沟道接触插塞HCP可以包括金属材料(例如，铜(Cu)或钨(W))和金属氮化物材料(例如，氮化钛(TiN)、氮化钽(TaN)或氮化钨(WN))中的至少一种。位线BL可以形成在第三层间绝缘层480上。每条位线BL可以电连接到沿第二方向Y布置的单元垂直沟道部分VC。例如，位线BL可以通过沟道接触插塞HCP连接到焊盘330。
根据本发明构思的示例性实施例，虚设半导体柱DSP可以形成在与形成在基板100中的器件隔离层20的侧壁接触的基板100上。因此，虚设半导体柱DSP可以远离接地选择栅电极220a，从而防止通过虚设半导体柱DSP的击穿现象。
根据本发明构思的示例性实施例，在用于从单元电荷存储结构310暴露单元半导体柱CSP的蚀刻工艺中，可以通过蚀刻工艺暴露沟道孔CH中的单元半导体柱CSP，但可以不暴露虚设沟道孔DCH1或DCH2中的虚设半导体柱DSP。因此，虚设垂直沟道部分DVC可以与基板100断开。结果是，可以不需要用于将虚设垂直沟道部分DVC与基板100隔离的附加工艺，并且施加到基板100的电压不会影响单元栅电极220b，因此，可以改善半导体存储器件的电特性。
尽管已经参考具体的示例性实施例描述了本发明构思，但是对于本领域技术人员来说将显而易见的是，在不脱离由所附权利要求限定的本发明构思的精神和范围的情况下，可以进行各种改变和修改。因此，应当理解，上述示例性实施例不是限制性的，而是说明性的。

Claims (25)

1.一种半导体存储器件，所述半导体存储器件包括：
基板，所述基板包括单元阵列区域和焊盘区域；
堆叠结构，所述堆叠结构设置在所述基板的所述单元阵列区域和所述焊盘区域上，并包括栅电极；
器件隔离层，所述器件隔离层与所述堆叠结构垂直地交叠并设置在所述基板的所述焊盘区域中；
第一虚设垂直沟道部分，所述第一虚设垂直沟道部分在所述基板的所述焊盘区域上穿进所述堆叠结构并设置在所述器件隔离层中；以及
第一虚设半导体柱，所述第一虚设半导体柱设置在所述第一虚设垂直沟道部分和所述基板的与所述器件隔离层的一个侧壁接触的一部分之间。
2.根据权利要求1所述的半导体存储器件，其中，所述第一虚设半导体柱的底表面设置在比所述器件隔离层的底表面的水平高度高的水平高度处。
3.根据权利要求1所述的半导体存储器件，其中，所述第一虚设半导体柱的底表面设置在与所述器件隔离层的底表面的水平高度基本相同的水平高度处。
4.根据权利要求1所述的半导体存储器件，所述半导体存储器件还包括：
虚设电荷存储结构，所述虚设电荷存储结构设置在所述第一虚设半导体柱和所述第一虚设垂直沟道部分之间，并围绕所述第一虚设垂直沟道部分的外侧壁。
5.根据权利要求4所述的半导体存储器件，其中，所述第一虚设垂直沟道部分穿进所述虚设电荷存储结构以与所述器件隔离层接触，并与所述第一虚设半导体柱间隔开。
6.根据权利要求4所述的半导体存储器件，其中，所述第一虚设垂直沟道部分穿进所述虚设电荷存储结构以与所述第一虚设半导体柱接触，并与所述器件隔离层间隔开。
7.根据权利要求4所述的半导体存储器件，其中，所述第一虚设垂直沟道部分通过所述虚设电荷存储结构与所述第一虚设半导体柱和所述器件隔离层间隔开。
8.根据权利要求4所述的半导体存储器件，其中，所述第一虚设垂直沟道部分穿进所述虚设电荷存储结构，以与所述器件隔离层和所述第一虚设半导体柱接触。
9.根据权利要求1所述的半导体存储器件，其中，所述第一虚设半导体柱穿进所述器件隔离层的所述一个侧壁的一部分，并部分地设置在所述基板中。
10.根据权利要求1所述的半导体存储器件，其中，所述堆叠结构沿与所述基板的顶表面平行的第一方向延伸，并且所述半导体存储器件还包括：
第二虚设垂直沟道部分，所述第二虚设垂直沟道部分在所述基板的所述焊盘区域上沿与所述第一方向交叉的第二方向与所述第一虚设垂直沟道部分间隔开，所述第二虚设垂直沟道部分穿进所述堆叠结构并设置在所述器件隔离层中；以及
第二虚设半导体柱，所述第二虚设半导体柱在所述器件隔离层中设置在所述第二虚设垂直沟道部分和所述基板的另一部分之间，所述基板的所述另一部分与所述器件隔离层的另一侧壁接触，所述器件隔离层的所述另一侧壁与所述器件隔离层的所述一个侧壁相对，
其中，所述第一虚设半导体柱的底端和所述第二虚设半导体柱的底端之间的距离大于或等于所述器件隔离层的底表面在所述第二方向上的宽度。
11.根据权利要求1所述的半导体存储器件，其中，所述堆叠结构沿与所述基板的顶表面平行的第一方向延伸，并且所述半导体存储器件还包括：
第二虚设垂直沟道部分，所述第二垂直沟道部分在所述基板的所述焊盘区域上沿与所述第一方向交叉的第二方向与所述第一虚设垂直沟道部分间隔开，所述第二虚设垂直沟道部分穿进所述堆叠结构并设置在所述器件隔离层中；以及
第二虚设半导体柱，所述第二虚设半导体柱在所述器件隔离层中设置在所述第二虚设垂直沟道部分和所述基板的与所述器件隔离层的另一侧壁接触的另一部分之间，所述基板的所述另一部分与所述器件隔离层的另一侧壁接触，所述器件隔离层的所述另一侧壁与所述器件隔离层的所述一个侧壁相对，
其中，所述第一虚设半导体柱的底端和所述第二虚设半导体柱的底端之间的距离小于所述器件隔离层的底表面在所述第二方向上的宽度。
12.根据权利要求1所述的半导体存储器件，所述半导体存储器件还包括：
外围电路结构，所述外围电路结构与所述堆叠结构垂直地交叠，并包括外围电路晶体管。
13.根据权利要求1所述的半导体存储器件，所述半导体存储器件还包括：
单元垂直沟道部分，所述单元垂直沟道部分在所述基板的所述单元阵列区域上穿进所述堆叠结构；以及
单元半导体柱，所述单元半导体柱设置在所述单元垂直沟道部分和所述基板之间，
其中，所述单元垂直沟道部分与所述单元半导体柱接触。
14.根据权利要求13所述的半导体存储器件，其中，所述栅电极包括第一栅电极，所述单元半导体柱穿进第一栅电极，并且所述半导体存储器件还包括：
栅极绝缘层，所述栅极绝缘层设置在所述第一栅电极和所述单元半导体柱之间，
其中，所述栅极绝缘层的侧壁具有曲面。
15.根据权利要求13所述的半导体存储器件，其中，
所述第一虚设垂直沟道部分的竖直长度大于所述单元垂直沟道部分的竖直长度，
所述第一虚设垂直沟道部分的宽度大于所述单元垂直沟道部分的宽度。
16.一种半导体存储器件，所述半导体存储器件包括：
基板，所述基板包括单元阵列区域和焊盘区域；
堆叠结构，所述堆叠结构设置在所述基板的所述单元阵列区域和所述焊盘区域上，并包括栅电极；
器件隔离层，所述器件隔离层与所述堆叠结构垂直地交叠并设置在所述基板的所述焊盘区域中；
虚设垂直沟道部分，所述虚设垂直沟道部分在所述基板的所述焊盘区域上穿进所述堆叠结构并设置在所述器件隔离层中；以及
虚设半导体柱，所述虚设半导体柱在所述器件隔离层中设置在所述虚设垂直沟道部分与所述基板之间，
其中，所述虚设垂直沟道部分与所述虚设半导体柱彼此间隔开。
17.根据权利要求16所述的半导体存储器件，所述半导体存储器件还包括：
虚设电荷存储结构，所述虚设电荷存储结构设置在所述虚设半导体柱和所述虚设垂直沟道部分之间，并围绕所述虚设垂直沟道部分的外侧壁。
18.根据权利要求17所述的半导体存储器件，其中，所述虚设垂直沟道部分穿进所述虚设电荷存储结构，以与所述器件隔离层接触。
19.根据权利要求16所述的半导体存储器件，其中，所述虚设半导体柱穿进所述器件隔离层的侧壁的一部分。
20.根据权利要求16所述的半导体存储器件，其中，所述虚设半导体柱的底表面设置在所述器件隔离层的底表面上方。
21.根据权利要求16所述的半导体存储器件，其中，所述虚设半导体柱的底表面相对于所述基板的顶表面倾斜。
22.根据权利要求16所述的半导体存储器件，其中，所述虚设半导体柱的底表面与所述基板的顶表面基本平行。
23.一种半导体存储器件，所述半导体存储器件包括：
基板，所述基板包括单元阵列区域和焊盘区域；
堆叠结构，所述堆叠结构设置在所述基板的所述单元阵列区域和所述焊盘区域上，并包括栅电极；
器件隔离层，所述器件隔离层与所述堆叠结构垂直地交叠并设置在所述基板的所述焊盘区域中；
虚设垂直沟道部分，所述虚设垂直沟道部分在所述基板的所述焊盘区域上穿进所述堆叠结构并设置在所述器件隔离层中；以及
虚设半导体柱，所述虚设半导体柱在所述器件隔离层中设置在所述虚设垂直沟道部分与所述基板之间，
其中，所述虚设半导体柱的底表面设置在与所述器件隔离层的底表面的水平高度基本相同的水平高度处或设置在比所述器件隔离层的底表面的水平高度高的水平高度处。
24.根据权利要求23所述的半导体存储器件，其中，所述虚设半导体柱与所述基板的与所述器件隔离层的侧壁接触的部分接触，但与所述基板的与所述器件隔离层的所述底表面接触的部分间隔开。
25.根据权利要求23所述的半导体存储器件，其中，所述虚设半导体柱与所述基板的与所述器件隔离层的侧壁接触的部分接触，并与所述基板的与所述器件隔离层的所述底表面接触的部分接触。
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