CN108807409A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体装置，其可包括衬底、包含堆叠在衬底上的电极的电极结构、穿透至少部分电极结构的上部半导体图案以及位于衬底与上部半导体图案之间的下部半导体图案。上部半导体图案包含间隙填充部分以及从间隙填充部分在远离衬底的方向上延伸的侧壁部分，下部半导体图案包含凹形顶部表面，间隙填充部分填充由凹形顶部表面所包封的区域，间隙填充部分的顶部表面具有朝向衬底变形的圆形形状，且侧壁部分的厚度小于间隙填充部分的厚度。

Description

半导体装置及其制造方法
相关申请案的交叉参考
本专利申请案主张2017年4月28日在韩国知识产权局中提交的韩国专利申请案第10-2017-0055497号的优先权，所述韩国专利申请案的全部内容特此以引用的方式并入。
技术领域
本公开涉及一种半导体装置及其制造方法，且确切地说，涉及一种三维半导体存储器装置及其制造方法。
背景技术
期望半导体装置的较高集成度以满足用户对于性能和价格的需求。就半导体存储器装置来说，由于集成度是确定产品价格的重要因素，因此尤其期望集成度增加。就二维或平面半导体存储器装置来说，由于其集成度主要由单位存储单元所占据的面积决定，因此集成度可极大地受到精细图案形成技术的水平影响。然而，提高图案精细度所需的昂贵处理设备可能会对增加二维或平面半导体存储器装置的集成度造成实际的限制。
为解决这种限制，已经提出三维存储器装置(例如包含三维布置的存储单元)。就三维存储器装置来说，不仅存储单元可以三维方式布置，而且用于访问存储单元的信号或互连线(例如字线或位线)也可以三维方式布置。
发明内容
本发明概念的一些示例性实施例提供一种具有提高的可靠度的存储器装置。
本发明概念的一些示例性实施例提供一种制造具有提高的可靠度的存储器装置的方法。
根据本发明概念的一些示例性实施例，一种半导体装置可包含衬底、包含堆叠在衬底上的电极的电极结构、穿透至少部分电极结构的上部半导体图案以及位于衬底与上部半导体图案之间的下部半导体图案。上部半导体图案包含间隙填充部分和从间隙填充部分在远离衬底的方向上延伸的侧壁部分，下部半导体图案包含凹形顶部表面，间隙填充部分填充由凹形顶部表面所包封的区域，间隙填充部分的顶部表面具有朝向衬底变形的圆形形状，且侧壁部分的厚度小于间隙填充部分的厚度。
根据本发明概念的一些示例性实施例，一种制造半导体装置的方法可包含：在衬底上形成模制结构，所述模制结构包括交替地堆叠在衬底上的牺牲层和绝缘层；形成穿透模制结构的通孔；在通孔的下部区域中形成具有凹形顶部表面的下部半导体图案；以及在下部半导体图案上形成上部半导体图案。形成上部半导体图案包含形成第二半导体层以填充至少部分通孔，在形成第二半导体层之后执行第一蚀刻工艺，在第一蚀刻工艺之后执行热处理工艺，以及在热处理工艺之后执行第二蚀刻工艺。
根据本发明概念的一些示例性实施例，一种半导体装置可包含：衬底；位于包含凹形顶部表面的衬底上的下部半导体图案；位于下部半导体图案上的上部半导体图案，上部半导体图案包含接触下部半导体图案的凹形顶部表面的间隙填充部分，所述间隙填充部分具有顶部表面和底部表面；位于衬底上的电极结构；以及填充在电极结构的孔中的绝缘填充图案。间隙填充部分的底部表面的曲率大于间隙填充部分的顶部表面的曲率，且绝缘填充图案的高宽比大于或等于3:1。
附图说明
根据以下结合附图进行的简要描述将更清楚地理解示例性实施例。附图表示如本文所述的非限制性示例性实施例。
图1是根据本发明概念的一些示例性实施例的半导体装置的单元阵列的电路图。
图2是根据本发明概念的一些示例性实施例的半导体装置的平面视图。
图3是沿图2的线I-I'截取的截面视图。
图4是说明图3的部分‘AA1’的放大视图。
图5到图8是对应图2的线I-I'所截取的截面视图，其说明根据本发明概念的一些示例性实施例的半导体装置的制造方法。
图9和图10是对应图2的线I-I'所截取的截面视图，其说明根据本发明概念的一些示例性实施例的半导体装置的制造方法。
图11到图14是对应图2的线I-I'所截取的截面视图，其说明根据本发明概念的一些示例性实施例的半导体装置的制造方法。
图15是对应图2的线I-I'所截取的截面视图，其说明根据本发明概念的一些示例性实施例的半导体装置。
图16是说明图15的部分‘AA2’的放大视图。
图17是对应图2的线I-I'所截取的截面视图，其说明根据本发明概念的一些示例性实施例的半导体装置。
图18是说明图17的部分‘AA3’的放大视图。
图19是对应图2的线I-I'所截取的截面视图，其说明根据本发明概念的一些示例性实施例的半导体装置。
图20是说明图19的部分‘AA4’的放大视图。
应注意，这些图意图说明在某些示例性实施例中所利用的方法、结构和/或材料的大体特征且补充下文所提供的书面描述。然而，这些附图未按比例绘制且可并不精确反映任何给定实施例的精密结构或性能特征，且不应解释为限制示例性实施例所包含的值的范围或特性。举例来说，出于清楚起见，分子、层、区域和/或结构要素的相对厚度和位置可减小或放大。在各种附图中对类似或相同参考标号的使用意图指示存在类似或相同元件或特征。
附图标号说明
10、12、14、16：半导体装置；
20：模制结构；
100：衬底；
100S：凹形顶部表面；
102：顶部表面；
110：缓冲绝缘层；
120：绝缘图案；
130：电极；
140：水平绝缘层；
150：电极结构；
200：垂直图案；
202：下部半导体图案；
202S：凹形顶部表面；
204：上部半导体图案；
206：绝缘填充图案；
210b：底部表面；
210：垂直绝缘图案；
210L：垂直绝缘层；
212：阻断绝缘图案；
212L：阻断绝缘层；
214：电荷存储图案；
214L：电荷存储层；
216：隧道绝缘图案；
216L：隧道绝缘层；
220：间隙填充部分；
220A：间隙填充部分；
220U：顶部表面；
222：侧壁部分；
230：电极分离图案；
310：导电衬垫；
320：层间绝缘层；
340：位线接触塞；
AA1、AA2、AA3、AA4：部分；BL、BL0、BL1、BL2：位线；
CE：单元电极；
CSL：共源极线；
CSR：共源极区域；
CSTR：单元串；
D1：第一方向；
D2：第二方向；
D3：第三方向；
GSL：接地选择线；
GST：接地选择晶体管；
I-I'：线；
IL：绝缘层；
MCT：存储单元晶体管；
OP：开口；
SCL1：第一半导体层；
SCL2_1、SCL2_2、SCL2_3：第二半导体层；
SCL3：第三半导体层；
SCL3P：第三半导体间隙填充部分；
SCL4：第四半导体层；
SCL4C：第四半导体图案；
SCL5：第五半导体层；
SCL5P：第五半导体间隙填充部分；
SL：牺牲层；
SSL：串选择线；
SST：串选择晶体管；
T1、T2：厚度；
TH：通孔；
TK1：第一厚度；
TK2：第二厚度；
TK3：第三厚度；
W1：第一直径；
W2：第二直径；
W3：第三直径；
WL0、WL1、WL2、WL3：字线。
具体实施方式
现将参考附图更全面地描述本发明概念的示例性实施例，所述附图中示出了示例性实施例。
图1是说明根据本发明概念的一些示例性实施例的半导体存储器装置的单元阵列的电路图。参考图1，半导体存储器装置可包含共源极线CSL、多个位线BL0、BL1以及BL2，以及设置在共源极线CSL与位线BL0到BL2之间的多个单元串CSTR。
共源极线CSL可以是或可包含设置在衬底(例如半导体衬底)上或设置在形成于衬底中的杂质区域上的导电层。位线BL0到BL2可以是或可包含导电图案(例如金属线)，所述导电图案设置在衬底上且与衬底间隔开。位线BL0到BL2可以二维方式布置在衬底上，且多个单元串CSTR可以并联的方式电连接到位线BL0到BL2中的每一个。相应地，单元串CSTR也可以二维方式布置在共源极线CSL或衬底上。
单元串CSTR中的每一个可配置成包含连接到共源极线CSL的接地选择晶体管GST、连接到位线BL0到BL2中的一个的串选择晶体管SST，以及设置在接地选择晶体管GST与串选择晶体管SST之间的多个存储单元晶体管MCT。构成每个单元串CSTR的接地选择晶体管GST、存储单元晶体管MCT以及串选择晶体管SST可串联连接。此外，接地选择线GSL、多个字线WL0到WL3以及多个串选择线SSL0到SSL2可设置在共源极线CSL与位线BL0到BL2之间，且可分别被用作接地选择晶体管GST、存储单元晶体管MCT以及串选择晶体管SST的栅极电极。
当从衬底测量时，接地选择晶体管GST可布置在相同或大体上相同的高度处，且其栅极电极可共同连接到接地选择线GSL，进而处在等电位状态(equipotential state)。举例来说，接地选择线GSL可以是板形或梳形导电图案，所述导电图案位于共源极线CSL和与其最邻近的存储单元晶体管MCT中最下部的一个之间。类似地，存储单元晶体管MCT的栅极电极(位于与共源极线CSL相同的高度处)也可共同连接到字线WL0到WL3中的一个，进而处在等电位状态。举例来说，字线WL0到WL3中的每一个可以是与衬底的上部或顶部表面平行的板形或梳形导电图案。由于单元串CSTR中的每一个包含位于不同高度处的多个存储单元晶体管MCT，因此可将字线WL0到WL3提供为具有多层结构，所述多层结构位于共源极线CSL与位线BL0到BL2之间。
另外，单元串CSTR中的每一个可包含从共源极线CSL垂直地延伸的沟道结构，且连接到位线BL0到BL2中的对应的一个。沟道结构可形成为穿透接地选择线GSL和字线WL0到WL3。此外，沟道结构中的每一个可包含主体部分和杂质区域，杂质区域形成于主体部分的一个或两个末端中。举例来说，漏极区可形成于沟道结构的顶部部分中。
存储层(memory layer)可设置在字线WL0到WL3与沟道结构之间。在一些示例性实施例中，存储层可以是或包含电荷存储层(charge storing layer)。
介电层可设置在接地选择线GSL或串选择线SSL与沟道结构之间，且可被用作接地选择晶体管GST或串选择晶体管SST的栅极绝缘层。接地选择晶体管GST和串选择晶体管SST的栅极绝缘层中的至少一个可由与存储单元晶体管MCT的存储层相同的材料形成，但在某些实施例中，接地选择晶体管GST和串选择晶体管SST的栅极绝缘层中的至少一个可由通常用于金属氧化物半导体场效应晶体管(metal-oxide-semiconductor field effecttransistors；MOSFET)中的栅极介电材料(例如氧化硅层)形成。
接地选择晶体管GST和串选择晶体管SST以及存储单元晶体管MCT可以是或可包含其中沟道结构用作沟道区域的金属氧化物半导体场效应晶体管(MOSFET)。在某些实施例中，沟道结构连同接地选择线GSL、字线WL0到WL3以及串选择线SSL可包含金属氧化物半导体(metal-oxide-semiconductor；MOS)电容器。在这种情况下，如果将高于MOS电容器的阈值电压的电压施加到接地选择线GSL、字线WL0到WL3以及串选择线SSL，那么可产生边缘场以在字线WL0到WL3之间形成反转层(inversion layer)，且所述反转层的形成可允许接地选择晶体管GST、存储单元晶体管MCT以及串选择晶体管SST彼此电连接。
图2是根据本发明概念的一些示例性实施例的半导体装置的平面视图。图3是沿图2的线I-I'所截取的截面视图。图4是说明图3的部分‘AA1’的放大视图。
参考图2和图3，可提供具有衬底100的半导体装置10。衬底100可以是或可包含半导体衬底(例如硅晶片、锗晶片或硅锗晶片)。衬底100可以是半导体衬底，所述半导体衬底由本征(intrinsic)半导体材料形成或包含本征半导体材料或被掺杂为具有第一导电类型(例如p型)。
共源极区域CSR可设置在衬底100上。共源极区域CSR可在第一方向D1上布置，第一方向D1平行于衬底100的顶部表面102。共源极区域CSR可在第二方向D2上延伸，第二方向D2平行于衬底100的顶部表面102但不平行于第一方向D1。在衬底100具有第一导电类型的情况下，共源极区域CSR可具有不同于第一导电类型的第二导电类型(例如n型)。
电极结构150可设置在衬底100上。电极结构150可在第一方向D1上布置，且可在第二方向D2上延伸。在一些示例性实施例中，相邻的电极结构150可在第一方向D1上设置在共源极区域CSR的两侧。
电极结构150中的每一个可包含堆叠的电极130(例如依次地堆叠在衬底100上)、位于电极130之间的绝缘图案120以及位于电极130与绝缘图案120之间的水平绝缘层140。电极130和绝缘图案120可交替地堆叠在衬底100上。电极130可通过绝缘图案120彼此电分离。
电极130可包含接地选择线GSL、串选择线SSL以及位于接地选择线GSL与串选择线SSL之间的单元电极CE。接地选择线GSL可以是或可包含电极130中最下部的一个。串选择线SSL可以是或可包含电极130中最上部的一个。单元电极CE可设置在接地选择线GSL与串选择线SSL之间且可在第三方向D3上堆叠，第三方向D3与衬底100的顶部表面102垂直或大体上垂直。接地选择线GSL、串选择线SSL以及单元电极CE可并不受限于在图2到图4中示出的实例。电极130可由导电材料(例如金属、经掺杂的半导体材料、导电金属氮化物、过渡金属或其组合)中的至少一种形成或包含导电材料中的至少一种。
绝缘图案120的厚度可随场合需求而改变。举例来说，接地选择线GSL和与其邻近的单元电极CE之间的绝缘图案120的厚度可大于单元电极CE之间的绝缘图案120中的每一个的厚度。
水平绝缘层140可包含位于电极130与下文将描述的垂直图案200之间的部分。水平绝缘层140可具有单层或多层结构。在一些示例性实施例中，水平绝缘层140可由氧化硅形成或包含氧化矽。
电极结构150中的每一个可进一步包含设置在接地选择线GSL下方的缓冲绝缘层110。缓冲绝缘层110可由绝缘材料(例如氧化硅)形成或包含绝缘材料。
垂直图案200可位于衬底100上。垂直图案200可分别穿透电极结构150且进而与衬底100接触。垂直图案200的高宽比可大于或等于3:1，例如，垂直图案200的高宽比可大于或等于10:1。垂直图案200可在第三方向D3上延伸。垂直图案200的底部表面可与衬底100的顶部表面102接触。如附图中所示，每个垂直图案200可具有恒定宽度，但本发明概念并不限于此。在某些实施例中，每个垂直图案200的宽度可随着其与衬底100的距离的减小而减小。每个电极结构150中的垂直图案200可在第二方向D2上布置。然而，垂直图案200的布置可进行各种改变。举例来说，在第二方向D2上的垂直图案200可以曲折的(zigzag)方式布置。
每个垂直图案200可包含下部半导体图案202、设置在下部半导体图案202上的上部半导体图案204、位于上部半导体图案204与电极结构150之间的垂直绝缘图案210以及填充上部半导体图案204的内部空间的绝缘填充图案206。
下部半导体图案202可在第三方向D3上从衬底100的顶部表面102延伸。下部半导体图案202可与接地选择线GSL水平地交叠；例如，下部半导体图案202可具有与接地选择线GSL位于相同的水平面处的部分。当从衬底100测量时，下部半导体图案202的顶部表面可位于接地选择线GSL和与接地选择线GSL相邻的单元电极CE之间。下部半导体图案202的顶部表面可包含凹形顶部表面202S。举例来说，凹形顶部表面202S可以是朝向衬底100凹陷的圆形表面。下部半导体图案202可由多晶硅、单晶硅或非晶硅中的至少一种形成或包含其中的至少一种。下部半导体图案202可以是本征的或具有与衬底100相同的导电类型。
垂直绝缘图案210可设置在下部半导体图案202上。垂直绝缘图案210可在第三方向D3上从下部半导体图案202的顶部表面延伸。垂直绝缘图案210可具有中空形状(macaroni shape)或空心管形状。垂直绝缘图案210的底部表面210b可位于接地选择线GSL与单元电极CE中最下部的一个之间。
开口OP可穿过垂直绝缘图案210的底部部分而形成。由开口OP(例如开口OP的直径)暴露出的垂直绝缘图案210的内侧表面之间的距离可小于下文将描述的第三直径W3。开口OP可暴露出下部半导体图案202的凹形顶部表面202S。当在平面视图中观察时，开口OP的直径可与凹形顶部表面202S的直径相同或大体上相同。但本发明概念并不限于此，且在某些实施例中，开口OP的直径可与凹形顶部表面202S的直径不同。
垂直绝缘图案210可包含阻断绝缘图案212、电荷存储图案214以及隧道绝缘图案216。当与电荷存储图案214和隧道绝缘图案216相比较时，阻断绝缘图案212可覆盖每个电极结构150的内部表面且可与单元电极CE相邻。隧道绝缘图案216与每个电极结构150的内部表面可被位于两者之间的阻断绝缘图案212间隔开。举例来说，隧道绝缘图案216与单元电极CE可被阻断绝缘图案212间隔开。电荷存储图案214可设置在阻断绝缘图案212与隧道绝缘图案216之间。在一些示例性实施例中，隧道绝缘图案216可由氧化硅或氮氧化硅中的至少一种形成或包含其中的至少一种。电荷存储图案214可由具有捕获点(trap sites)的氮化硅层、具有导电纳米点(conductivenanodots)的绝缘层或其组合形成或包含所述层或其组合。阻断绝缘图案212可由介电常数高于隧道绝缘图案216的介电常数的高介电常数介电材料中的至少一种形成或包含其中的至少一种。在某些示例性实施例中，阻断绝缘图案212可进一步包含能带间隙(energy band gap)大于高介电常数介电材料的势垒绝缘层(例如氧化硅层)。
上部半导体图案204可位于下部半导体图案202上。上部半导体图案204可沿垂直绝缘图案210的内侧表面延伸且可覆盖下部半导体图案202的凹形顶部表面202S。上部半导体图案204可以是具有闭合底部的中空形或管形；然而，本发明概念并不限于此且可进行各种改变。
上部半导体图案204可填充由开口OP和凹形顶部表面202S所限定或包封的间隙区域。下文中，上部半导体图案204的由开口OP和凹形顶部表面202S所包封的部分将被称作间隙填充部分220，且在第三方向上从间隙填充部分延伸的另一部分将被称作侧壁部分222。间隙填充部分220可位于接地选择线GSL与单元电极CE中最下部的一个之间。
间隙填充部分220的厚度T2可大于侧壁部分222的厚度T1。间隙填充部分220的厚度T2可以是在第三方向D3上测量的间隙填充部分220的底部表面与顶部表面之间的距离。侧壁部分222的厚度可以是在第一方向D1上测量的侧壁部分222的外侧表面与内侧表面之间的距离。
间隙填充部分220的第一直径W1可与开口OP的直径相同或大体上相同。间隙填充部分220的第一直径W1可小于侧壁部分222的外径(下文中的第二直径W2)。在一些示例性实施例中，间隙填充部分220的第一直径W1可小于或等于侧壁部分222的内径(下文中的第三直径W3)。
间隙填充部分220可包含在从垂直绝缘图案210的底部表面210b朝向衬底100的方向上突出或延伸的下部部分。因此，衬底100的顶部表面102可相较于距离垂直绝缘图案210的底部表面210b更接近间隙填充部分220的底部表面。
间隙填充部分220的底部表面可以是或可包含与下部半导体图案202的凹形顶部表面202S相对应的凸出表面。举例来说，间隙填充部分220的底部表面可以是朝向下部半导体图案202的凸出圆形。在一些示例性实施例中，间隙填充部分220的底部表面的曲率可大于间隙填充部分220的顶部表面的曲率。在某些示例性实施例中，间隙填充部分220的底部表面的曲率可小于上部半导体图案204的顶部表面220U的曲率。尽管实线用于说明间隙填充部分220与下部半导体图案202之间的边界，然而从晶体学的角度来看，间隙填充部分220和下部半导体图案202可彼此连续地连接。举例来说，间隙填充部分220和下部半导体图案202可以是不具有任何内部边界的单个结构。
间隙填充部分220的顶部表面220U可弯曲地连接到侧壁部分222的内侧表面；然而，本发明概念并不限于此。举例来说，间隙填充部分220的顶部表面220U可以是大体上凹形顶部表面。作为一实例，间隙填充部分220的顶部表面220U可具有朝向衬底100凹陷变形的圆形形状。顶部表面220U的斜率可随着其与顶部表面220U的中心的距离的增加而增大；例如间隙填充部分220的顶部表面220U的斜率可在顶部表面220U的中心附近平缓(gentle)且在顶部表面220U的边缘处陡峭(steep)。
一般来说，上部半导体图案204可共形地覆盖由开口OP暴露的垂直绝缘图案210的内侧表面。在这种情况下，在用于薄化上部半导体图案204的蚀刻工艺期间，部分上部半导体图案204会在邻近于开口OP的区域处被过度蚀刻。举例来说，在邻近于开口OP的区域处，上部半导体图案204可具有切口形状(cut shape)。这会导致上部半导体图案204的电特性的退化且由此导致半导体装置的可靠度特性的退化。
根据本发明概念的一些示例性实施例，在邻近于开口OP的区域处，上部半导体图案204可具有无任何切口部分的连续结构。因此，可防止或降低半导体装置10的电特性退化的可能性。相应地，可提高半导体装置10的可靠度。
间隙填充部分220的顶部表面220U的位置不限于图4中所示的实例。举例来说，间隙填充部分220的顶部表面220U可设置在低于图4中所示的高度处。举例来说，间隙填充部分220的顶部表面220U可位于开口OP中。在一些示例性实施例中，间隙填充部分220的顶部表面220U可设置在高于图4中所示的高度处。然而，间隙填充部分220的顶部表面220U可设置在比单元电极CE中最下部的一个的底部表面的高度更低的高度处。
在一些示例性实施例中，上部半导体图案204可由多晶硅或单晶硅中的至少一种形成或包含其中的至少一种。上部半导体图案204可以是本征的或可具有与衬底100相同的导电类型。
绝缘填充图案206可设置在上部半导体图案204中。绝缘填充图案206可填充包封侧壁部分222的内侧表面与间隙填充部分220的顶部表面220U的间隙区域。在一些示例性实施例中，绝缘填充图案206可由氧化硅形成或包含氧化硅。
导电衬垫310可分别设置在垂直图案200上。导电衬垫310可覆盖垂直图案200的顶部表面。导电衬垫310可与垂直图案200垂直地(即当在平面视图中观察时)交叠。导电衬垫310可由导电材料(例如金属、经掺杂的半导体材料、导电金属氮化物、过渡金属或其组合)中的至少一种形成或包含其中的至少一种。
电极分离图案230可设置在每个电极结构150的两侧。可提供电极分离图案230以分别覆盖共源极区域CSR。在一些示例性实施例中，电极分离图案230可由氧化硅、氮化硅或氮氧化硅中的至少一种形成或包含其中的至少一种。
层间绝缘层320可设置在电极结构150上。可提供层间绝缘层320以覆盖电极结构150的顶部表面、导电衬垫310的顶部表面以及电极分离图案230的顶部表面。在一些示例性实施例中，层间绝缘层320可由氧化硅或氮化硅中的至少一种形成或包含其中的至少一种。
位线接触塞340可分别设置在导电衬垫310上。位线接触塞340可穿透层间绝缘层320且可分别连接到导电衬垫310。举例来说，位线接触塞340的底部表面可与导电衬垫310中对应的一个的顶部表面直接接触。位线接触塞340可由导电材料(例如金属、经掺杂的半导体材料、导电金属氮化物、过渡金属或其组合)中的至少一种形成或包含其中的至少一种。
位线BL可设置在位线接触塞340和层间绝缘层320上。位线BL可在第一方向D1上延伸。位线BL可在第二方向D2上布置。位线BL中的每一个可通过导电衬垫310和位线接触塞340电连接到上部半导体图案204。
根据本发明概念的一些示例性实施例，可防止或降低上部半导体图案204在邻近于开口OP的区域处出现过度蚀刻的可能性。相应地，可防止或降低出现半导体装置10的电特性退化的可能性。相应地，可提高半导体装置10的可靠度。
将在下文更详细地描述制造半导体装置10的方法。
图5到图8是对应图2的线I-I'所截取的截面视图，其说明根据本发明概念的一些示例性实施例的半导体装置的制造方法。
参考图2和图5，可在衬底100上形成缓冲绝缘层110和模制结构20。在一些示例性实施例中，缓冲绝缘层110可以是或可包含通过热氧化工艺或通过沉积技术或工艺而形成的氧化硅层。
模制结构20可包含牺牲层SL和绝缘层IL。绝缘层IL可在第三方向D3上堆叠在缓冲绝缘层110上。牺牲层SL可堆叠在绝缘层IL之间。举例来说，牺牲层SL和绝缘层IL可交替地堆叠在衬底100上。举例来说，牺牲层SL和绝缘层IL可通过热化学气相沉积(chemicalvapor deposition；CVD)工艺、等离子体增强CVD工艺、物理CVD工艺和/或原子层沉积(atomic layer deposition；ALD)工艺而形成。牺牲层SL可由相对于缓冲绝缘层110和绝缘层IL具有蚀刻选择性的材料形成或包含所述材料。举例来说，牺牲层SL可由硅、氧化硅、碳化硅、氮氧化硅或氮化硅中的至少一种形成或包含其中的至少一种。举例来说，绝缘层IL可由选自包含硅、氧化硅、碳化硅、氮氧化硅以及氮化硅或由以上物质组成的群组的材料形成，但绝缘层IL的材料与牺牲层SL的材料不同。作为一实例，牺牲层SL可由氮化硅形成，且绝缘层IL可由氧化硅形成。然而，在某些实施例中，牺牲层SL可由导电材料形成，且绝缘层IL可由绝缘材料形成。
可在模制结构20中形成通孔TH。通孔TH的形成可包含在模制结构20上形成掩模图案(图中未示出)，以及将掩模图案(图中未示出)用作蚀刻掩模对绝缘层IL、牺牲层SL以及缓冲绝缘层110依次地进行蚀刻。通孔TH可形成为暴露出衬底100。通孔TH的高宽比可大于或等于3:1，例如可大于或等于10:1。在蚀刻工艺期间，衬底100的顶部表面可能会被过度蚀刻。举例来说，衬底100的顶部表面可凹陷。可在蚀刻工艺之后去除掩模图案。
下部半导体图案202可分别形成于通孔TH中。下部半导体图案202的形成可包含执行选择性磊晶生长工艺，在所述工艺中被通孔TH暴露出的衬底100用作晶种层。因此，下部半导体图案202可具有与衬底100相同的导电类型。下部半导体图案202可从衬底100的顶部表面102生长，但下部半导体图案202的顶部表面可位于牺牲层SL中最下部的一个与第二最下部(the second lowermost)的一个之间。
阻断绝缘层212L、电荷存储层214L以及隧道绝缘层216L可依次地形成在模制结构20和下部半导体图案202上。阻断绝缘层212L、电荷存储层214L以及隧道绝缘层216L的形成可包含原子层沉积(ALD)工艺和/或化学气相沉积(CVD)工艺。阻断绝缘层212L可覆盖被通孔TH暴露出的绝缘层IL的侧表面、牺牲层SL的侧表面和下部半导体图案202的顶部表面。在一些示例性实施例中，隧道绝缘层216L可由氧化硅或氮氧化硅中的至少一种形成或包含其中的至少一种。在一些示例性实施例中，电荷存储层214L可由具有捕获点的氮化硅层、具有导电纳米点的绝缘层或其组合形成，或包含所述层或其组合。在一些示例性实施例中，阻断绝缘层212L可由介电常数大于隧道绝缘层216L的介电常数的高介电常数介电材料中的至少一种形成或包含其中的至少一种。下文中，阻断绝缘层212L、电荷存储层214L以及隧道绝缘层216L将被称作垂直绝缘层210L。
可在隧道绝缘层216L上形成第一半导体层SCL1。第一半导体层SCL1的形成可包含原子层沉积(ALD)工艺或化学气相沉积(CVD)工艺。在一些示例性实施例中，第一半导体层SCL1可由非晶硅形成或包含非晶硅。第一半导体层SCL1可防止模制结构20的内侧表面上的隧道绝缘层216L、电荷存储层214L以及阻断绝缘层212L在一或多个后续蚀刻工艺中被破坏。
参考图6，可对隧道绝缘层216L、电荷存储层214L以及阻断绝缘层212L进行蚀刻(例如依次地进行蚀刻)以形成开口OP。开口OP的形成可包含对第一半导体层SCL1、隧道绝缘层216L、电荷存储层214L以及阻断绝缘层212L依次且各向异性地进行蚀刻，类似于参考图5所描述。可执行蚀刻工艺以暴露出下部半导体图案202的顶部表面。可在使第一半导体层SCL1、隧道绝缘层216L、电荷存储层214L以及阻断绝缘层212L保留在模具结构20的顶部表面上的情况下执行蚀刻工艺。
在各向异性蚀刻工艺之后，可对下部半导体图案202的上部部分进行各向同性蚀刻，且因此，下部半导体图案202可具有凹形顶部表面202S。各向同性蚀刻工艺可通过开口OP执行。在某些实施例中，在各向同性蚀刻工艺期间，可去除第一半导体层SCL1。
在去除第一半导体层SCL1之后，可在隧道绝缘层216L上形成第二半导体层SCL2_1。第二半导体层SCL2_1的形成可包含原子层沉积(ALD)工艺和/或化学气相沉积(CVD)工艺。在一些示例性实施例中，第二半导体层SCL2_1可以是或可包含非晶硅层。第二半导体层SCL2_1可沿隧道绝缘层216L的内侧表面延伸且进入通孔TH。第二半导体层SCL2_1可具有大于或等于开口OP的半径的第一厚度TK1。因此，第二半导体层SCL2_1可填充由开口OP和下部半导体图案202的凹形顶部表面202S所包封的区域。第二半导体层SCL2_1在下部半导体图案202的顶部表面上的厚度可比在隧道绝缘层216L的内侧表面上的厚度更大。在邻近于开口OP的通孔TH的下部区域中，第二半导体层SCL2_1的顶部表面可位于比隧道绝缘层216L的高度更高的高度处。
参考图7，可对第二半导体层SCL2_1执行第一各向同性蚀刻工艺，以形成比第二半导体层SCL2_1更薄的第二半导体层SCL2_2。在一些示例性实施例中，第一各向同性蚀刻工艺可以是或可包含各向同性干式蚀刻工艺。举例来说，各向同性干式蚀刻工艺可包含气相蚀刻工艺。第一各向同性干式蚀刻工艺(例如气相蚀刻工艺)可允许目标对象在对目标对象进行蚀刻的工艺之后具有均匀厚度。举例来说，第二半导体层SCL2_2可具有均匀厚度。在第一各向同性蚀刻工艺之后，第二半导体层SCL2_2可具有小于第一厚度TK1的第二厚度TK2。如果第二厚度TK2过小，那么第二半导体层SCL2_2可以不通过将对第二半导体层SCL2_2执行的后续热处理工艺而结晶。第二厚度TK2可大于或等于可通过热处理工艺实现的第二半导体层SCL2_2的可结晶厚度。
第二半导体层SCL2_2的邻近于下部半导体图案202的顶部表面通过蚀刻工艺可具有凹形形状。
在第一各向同性蚀刻工艺之后，可对第二半导体层SCL2_2执行热处理工艺。举例来说，热处理工艺可包含在含氢或氘的气氛下执行的氢退火工艺。可执行热处理工艺以使第二半导体层SCL2_2结晶。举例来说，第二半导体层SCL2_2在热处理工艺之前可具有非晶形结构，且在热处理工艺之后具有结晶结构(例如多晶结构)。
参考图8，在热处理工艺之后，可对第二半导体层SCL2_2执行第二各向同性蚀刻工艺，以形成具有进一步减小的厚度的第二半导体层SCL2_3。在一些示例性实施例中，第二各向同性蚀刻工艺可以是或可包含各向同性湿式蚀刻工艺。在第二各向同性蚀刻工艺之后，第二半导体层SCL2_3可具有小于第二厚度TK2的第三厚度TK3。第三厚度TK3可随场合需求而改变。在第三厚度TK3降低的情况下，提高半导体装置10的电特性是有可能的。
在使用各向同性干式蚀刻工艺(例如气相蚀刻工艺)的情况下，具有结晶结构的第二半导体层SCL2_2可从隧道绝缘层216L剥离(delaminate)。相比之下，在使用各向同性湿式蚀刻工艺的情况下，具有结晶结构的第二半导体层SCL2_2可不从隧道绝缘层216L剥离。
根据本发明概念的一些示例性实施例，可对具有第二厚度TK2的第二半导体层SCL2_2执行各向同性湿式蚀刻工艺，且因此，形成具有第三厚度TK3的第二半导体层SCL2_3，同时可防止或降低出现第二半导体层SCL2_2从隧道绝缘层216L剥离的可能性。
根据本发明概念的一些示例性实施例，可对具有第一厚度TK1的第二半导体层SCL2_1执行第一各向同性蚀刻工艺，且这可使具有第二厚度TK2的第二半导体层SCL2_2的厚度的均匀性增加。在第一各向同性蚀刻工艺之后，可对具有第二厚度TK2的第二半导体层SCL2_2执行第二各向同性蚀刻工艺，且可降低或最小化第二半导体层SCL2_3的最终厚度(即第三厚度TK3)。
一般来说，第二半导体层SCL2_1可被形成为在隧道绝缘层216L的内侧表面上和在下部半导体图案202的内侧表面上具有相同或大体上相同的厚度。举例来说，第二半导体层SCL2_1可形成为与开口OP的内部表面共形。然而，当执行用于薄化第二半导体层SCL2_1的蚀刻工艺时，第二半导体层SCL2_1可能被过度蚀刻或部分去除。举例来说，第二半导体层SCL2_1的一部分可从开口OP的侧壁去除。这会导致半导体装置的电特性的退化和/或半导体装置的可靠度的降低。
根据本发明概念的一些示例性实施例，第二半导体层SCL2_1或SCL2_2可形成为在下部半导体图案202上比在隧道绝缘层216L的内侧表面上更厚且填充开口OP。举例来说，第二半导体层SCL2_1或SCL2_2可被形成为具有与开口OP的直径相同的厚度。在这种情况下，当对第二半导体层SCL2_1或SCL2_2进行蚀刻时，可防止第二半导体层SCL2_1或SCL2_2在邻近于开口OP的区域处被过度蚀刻。相应地，可防止或降低出现上部半导体图案204的电特性退化的可能性。举例来说，可防止或降低出现上部半导体图案204的电阻增加的可能性。相应地，可提高半导体装置10的可靠度。
返回参考图3，可在模制结构20上形成绝缘填充层(图中未示出)以填充第二半导体层SCL2_3的内部空间。其后，可在模制结构20上执行平坦化工艺，以从模制结构20的最顶部表面去除绝缘填充层、第二半导体层SCL2_3、隧道绝缘层216L、电荷存储层214L以及阻断绝缘层212L。平坦化工艺可暴露出模制结构20的最顶部表面。举例来说，平坦化工艺可包含回蚀工艺和/或CMP工艺。因此，可形成绝缘填充图案206、上部半导体图案204、隧道绝缘图案216、电荷存储图案214以及阻断绝缘图案212。出于简洁描述，绝缘填充图案206、上部半导体图案204、隧道绝缘图案216、电荷存储图案214以及阻断绝缘图案212将被称作垂直图案200。在一些示例性实施例中，绝缘填充层和绝缘填充图案206可由氧化硅或氮化硅中的至少一种形成或包含其中的至少一种。
垂直图案200的上部部分可凹陷以形成凹槽区域。其后，可在凹槽区域中形成导电衬垫310。导电衬垫310的形成可包括在垂直图案200和模制结构20上形成导电层(图中未示出)，且随后对导电层进行平坦化，以暴露出模制结构20的最顶部表面。
模制结构20可被图案化以形成隔离沟槽(图中未示出)。隔离沟槽可与垂直图案200间隔开且可被形成为暴露出衬底100的顶部表面102。隔离沟槽可在第三方向D3上延伸。在一些示例性实施例中，在蚀刻工艺期间，衬底100的上部部分可能被过度蚀刻或凹陷。隔离沟槽可在第一方向D1上布置。换句话说，隔离沟槽可在第一方向D1上彼此间隔开。隔离沟槽可在第二方向D2上延伸且可穿透模制结构20。举例来说，模制结构20可被隔离沟槽分成多个部分；然而，本发明概念并不限于此。
可去除被隔离沟槽暴露的牺牲层SL。牺牲层SL的去除可包含将蚀刻溶液或蚀刻气体供应到被隔离沟槽暴露出的牺牲层SL，以对牺牲层SL进行蚀刻。牺牲层SL可相对于绝缘层IL具有蚀刻选择性，且因此，可在蚀刻工艺期间选择性地蚀刻牺牲层SL，而不蚀刻绝缘层IL。举例来说，绝缘层IL可不被去除而被保留下来。蚀刻工艺可以是或可包含湿式蚀刻工艺和/或各向同性干式蚀刻工艺。在牺牲层SL包含氮化硅且绝缘层IL包含氧化硅的情况下，可使用含有磷酸的蚀刻溶液来执行蚀刻工艺。蚀刻工艺的结果是，绝缘层IL的顶部表面和底部表面以及阻断绝缘图案212的侧表面可被暴露出来。
可在通过去除牺牲层SL所形成的区域中形成水平绝缘层140和电极130。水平绝缘层140可覆盖暴露出的绝缘层IL的顶部表面和底部表面以及阻断绝缘图案212的侧壁。举例来说，水平绝缘层140的形成可包含原子层沉积(ALD)工艺和/或化学气相沉积(CVD)工艺。可将水平绝缘层140提供为具有单层或多层结构。
电极130可填充通过去除牺牲层SL所形成的区域。电极130的形成可包含形成导电层(图中未示出)以填充隔离沟槽和凹槽区域，且随后从隔离沟槽去除导电层。在一些示例性实施例中，导电层的形成可包含沉积，例如依次地沉积势垒金属层(图中未示出)和金属层(图中未示出)。势垒金属层可由金属氮化物(例如TiN、TaN以及WN)中的至少一种形成或包含其中的至少一种，且金属层可由金属材料(例如W、Al、Ti、Ta、Co以及Cu)中的至少一种形成或包含其中的至少一种。在一些示例性实施例中，导电层的去除可包含对导电层进行各向同性地蚀刻。在下文中，绝缘层IL可被称为绝缘图案120。电极130和位于电极130之间的绝缘图案120将被称作电极结构150。
可在衬底100中形成共源极区域CSR。共源极区域CSR可通过对被隔离沟槽暴露出的衬底100执行离子植入工艺来形成。共源极区域CSR可具有与下部半导体图案202的导电类型不同的导电类型。在某些实施例中，衬底100与下部半导体图案202相接触的区域可具有与下部半导体图案202的导电类型相同的导电类型。就闪存存储器装置(FLASH memorydevice)来说，共源极区域CSR可彼此电连接以处在等电位状态。在某些实施例中，共源极区域CSR可彼此电分离且可允许彼此具有不同的电势(electric potential)。
可在填充隔离沟槽的共源极区域CSR上形成电极分离图案230。电极分离图案230可由氧化硅、氮化硅以及氮氧化硅中的至少一种形成或包含其中的至少一种。
可在电极结构150、导电衬垫310以及电极分离图案230上形成层间绝缘层320。在一些示例性实施例中，层间绝缘层320可由氧化硅或氮化硅中的至少一种形成或包含其中的至少一种。其后，位线接触塞340可分别电连接到导电衬垫310。位线接触塞340可穿透层间绝缘层320。其后，位线BL可形成在层间绝缘层320上，以在第一方向D1上延伸且可电连接到位线接触塞340。
一般来说，在邻近于开口OP的区域处，第二半导体层SCL2_1或SCL2_2可能被过度蚀刻或部分去除。这会导致上部半导体图案204的电特性的退化(例如上部半导体图案204的电阻的增大)。因此，半导体装置的可靠度会降低。
根据本发明概念的一些示例性实施例，在邻近于开口OP的区域处，可防止或降低出现第二半导体层SCL2_1或SCL2_2被过度蚀刻的可能性。因此，上部半导体图案204可形成为具有其中没有切口部分的连续结构。相应地，可防止或降低出现上部半导体图案204的电特性退化的可能性，且进而可提高半导体装置10的可靠度。
图9和图10是对应图2的线I-I'所截取的截面视图，其说明根据本发明概念的一些示例性实施例的半导体装置的制造方法。出于简洁描述，先前参考图5到图8所描述的元件可以类似或相同的参考标号来表示而不重复其重叠描述。
参考图2和图9，模制结构20可被形成为具有通孔TH，且下部半导体图案202可被形成为填充通孔TH的下部区域。可在下部半导体图案202上形成阻断绝缘层212L、电荷存储层214L、隧道绝缘层216L、第一半导体层SCL1以及第三半导体层SCL3。模制结构20、通孔TH、下部半导体图案202、阻断绝缘层212L、电荷存储层214L、隧道绝缘层216L以及第一半导体层SCL1可通过与参考图5所描述方法相同的方法而形成。
与参考图6所描述的不同，可以不去除第一半导体层SCL1。第三半导体层SCL3可形成在第一半导体层SCL1上。第三半导体层SCL3可沿第一半导体层SCL1的内侧表面延伸，填充由开口OP和下部半导体图案202的凹形顶部表面202S所限定的区域。
参考图2和图10，可对第三半导体层SCL3进行各向同性地蚀刻，以形成第三半导体间隙填充部分SCL3P。第三半导体间隙填充部分SCL3P可被形成为填充由开口OP和下部半导体图案202的凹形顶部表面202S所限定的区域。第一半导体层SCL1可在各向同性蚀刻工艺期间被去除。各向同性蚀刻工艺可以是各向同性湿式蚀刻工艺或各向同性干式蚀刻工艺。第三半导体间隙填充部分SCL3P可具有朝向下部半导体图案202凹陷的顶部表面。
返回参考图8，可在隧道绝缘层216L的内侧表面上形成半导体层(图中未示出)，且随后可对第三半导体间隙填充部分SCL3P和半导体层进行热处理。由于热处理工艺，第三半导体间隙填充部分SCL3P与半导体层可彼此连接，进而形成不具有任何内部边界的单个半导体层。单个半导体层可与参考图8所描述的第二半导体层SCL2_3相同或大体上相同。
后续工艺可通过与参考图3所描述方法相同的方法来执行，且其结果是可形成半导体装置10。
根据本发明概念的一些示例性实施例，上部半导体图案204可具有其中(确切地说，在邻近于开口OP的区域处)没有切口部分的连续结构。相应地，可防止或降低出现上部半导体图案204的电特性退化的可能性，且进而可提高半导体装置10的可靠度。
图11到图14是对应图2的线I-I'所截取的截面视图，其说明根据本发明概念的一些示例性实施例的半导体装置的制造方法。出于简洁描述，先前参考图5到图8所描述的元件可以类似或相同的参考标号来表示而不重复其重叠描述。
参考图2和图11，模制结构20可被形成为具有通孔TH，且下部半导体图案202可被形成为填充通孔TH的下部区域。其后，可在下部半导体图案202上形成阻断绝缘层212L、电荷存储层214L以及隧道绝缘层216L。模制结构20、通孔TH、下部半导体图案202、阻断绝缘层212L、电荷存储层214L以及隧道绝缘层216L可通过与参考图5所描述方法相同的方法而形成。
下部半导体图案202可分别具有凹形顶部表面202S。在通孔TH中，可分别形成阻断绝缘层212L、电荷存储层214L以及隧道绝缘层216L以限定暴露凹形顶部表面202S的开口OP。凹形顶部表面202S和开口OP可通过与参考图6所描述方法相同的方法而形成。
可在隧道绝缘层216L上形成第四半导体层SCL4。第四半导体层SCL4的形成可包含化学气相沉积(CVD)工艺和/或原子层沉积(ALD)工艺。在通孔TH中，第四半导体层SCL4可沿隧道绝缘层216L的内侧表面延伸。第四半导体层SCL4可被形成为共形地覆盖被开口OP暴露出的阻断绝缘层212L的侧壁、电荷存储层214L的侧壁以及隧道绝缘层216L的侧壁和凹形顶部表面202S。在一些示例性实施例中，第四半导体层SCL4可由非晶硅形成或包含非晶硅。
参考图2和图12，第四半导体层SCL4可被结晶，且随后可去除部分第四半导体层SCL4。在一些示例性实施例中，第四半导体层SCL4的结晶化可包含对第四半导体层SCL4执行热处理工艺。举例来说，由于第四半导体层SCL4的结晶化，第四半导体层SCL4可由结晶硅层形成或包含结晶硅层。
由于第四半导体层SCL4被部分去除，因而可形成第四半导体图案SCL4C。第四半导体图案SCL4C的形成可包含对第四半导体层SCL4执行各向异性蚀刻工艺。可执行各向异性蚀刻工艺以暴露出凹形顶部表面202S。举例来说，可执行各向异性蚀刻工艺以从邻近于开口的隧道绝缘层216L的顶部表面、下部半导体图案202的凹形顶部表面202S以及被开口暴露出的阻断绝缘层212L的侧壁、电荷存储层214L的侧壁以及隧道绝缘层216L的侧壁去除第四半导体层SCL4。因此，第四半导体图案SCL4C可保留于在垂直方向上延伸的部分隧道绝缘层216L上。
参考图2和图13，可在通孔TH中形成第五半导体层SCL5。第五半导体层SCL5可沿第四半导体图案SCL4C的内侧表面延伸以填充由开口OP和凹形顶部表面202S所包封的区域。第五半导体层SCL5的内侧表面可以一定的角度倾斜。在一些示例性实施例中，第五半导体层SCL5可由非晶硅形成或包含非晶硅。
参考图2和图14，可去除第五半导体层SCL5的上部部分以形成第五半导体间隙填充部分SCL5P。在一些示例性实施例中，第五半导体层SCL5的上部部分可通过各向同性蚀刻工艺来去除。各向同性蚀刻工艺可以是或可包含在约270℃或更低的低温下执行的各向同性干式蚀刻工艺。一般来说，结晶半导体层可不被低温各向同性干式蚀刻工艺蚀刻。因此，有可能去除第五半导体层SCL5的上部部分而并不去除第四半导体图案SCL4C。
返回参考图8，可对第四半导体图案SCL4C和第五半导体间隙填充部分SCL5P执行热处理工艺。第五半导体间隙填充部分SCL5P可通过热处理工艺结晶。此外，由于热处理工艺，第五半导体间隙填充部分SCL5P与第四半导体图案SCL4C可彼此连接，进而形成不具有任何内部边界的单个半导体层。单个半导体层可与参考图8所描述的第二半导体层SCL2_3相同或大体上相同。
后续工艺可通过与参考图3所描述方法相同的方法来执行，且因此可形成半导体装置。
根据本发明概念的一些示例性实施例，上部半导体图案204可具有其中(确切地说，在邻近于开口OP的区域处)没有切口部分的连续结构。相应地，可防止或降低出现上部半导体图案204的电特性退化的可能性，且进而可提高半导体装置10的可靠度。
图15是对应图2的线I-I'所截取的截面视图，其为说明根据本发明概念的一些示例性实施例的半导体装置。图16是说明图15的部分‘AA2’的放大视图。出于简洁描述，先前参考图2到图4所描述的元件可以类似或相同参考标号来表示而不重复其重叠描述。除了间隙填充部分220的形状的差异以外，根据示例性实施例的半导体装置12可与参考图2到图4所描述的示例性实施例的半导体装置10相同或大体上相同。下文中，将描述间隙填充部分220的形状。
参考图15和图16，间隙填充部分220可具有顶部截断钻石形状(top-truncateddiamond shape)。间隙填充部分220可具有侧部部分，其在两个相反侧向方向(例如第一方向D1和与其相反的方向)上渐缩。当在朝向衬底100的方向上测量时，间隙填充部分220的宽度可逐渐增大且随后逐渐减小。
凹形顶部表面202S可以这种方式形成以使得其因此所限定的间隙区域具有顶部截断钻石形状，而不同于参考图2到图4所描述的下部半导体图案202的凹形顶部表面202S。
除了下部半导体图案202的顶部表面的蚀刻工艺以外，图15和图16的方法可与图5到图8的方法相同或大体上相同。出于简洁描述，先前所述的元件或步骤可以类似或相同的参考标号来表示而不重复其重叠描述。
可对被开口OP暴露出的下部半导体图案202的顶部表面执行各向同性湿式蚀刻工艺。可选择待用于各向同性湿式蚀刻工艺的蚀刻剂以允许下部半导体图案202具有顶部截断钻石形状。因此，下部半导体图案202的凹形顶部表面202S可被形成以限定顶部截断钻石形间隙区域。在蚀刻下部半导体图案202的顶部表面之后，可在下部半导体图案202上形成上部半导体图案204以填充由凹形顶部表面202S所限定的间隙区域。
后续工艺可通过与参考图6到图8所描述方法相同的方法来执行，且因此可形成半导体装置12。根据本发明概念的一些示例性实施例，上部半导体图案204可具有其中(确切地说，在邻近于开口OP的区域处)没有切口部分的连续结构。相应地，可防止或降低出现上部半导体图案204的电特性退化的可能性，且进而可提高半导体装置12的可靠度。
图17是对应图2的线I-I'所截取的截面视图，其说明根据本发明概念的一些示例性实施例的半导体装置。图18是说明图17的部分‘AA3’的放大视图。出于简洁描述，先前参考图2到图4所描述的元件可以类似或相同参考标号来表示而不重复其重叠描述。根据示例性实施例的半导体装置14可与参考图2到图4所描述的半导体装置10的示例性实施例相同或大体上相同，不同之处在于并未形成下部半导体图案202。
参考图17和图18，与参考图3所描述的不同，垂直图案200可以不包含下部半导体图案。换句话说，垂直图案200中的每一个可包含垂直绝缘图案210、上部半导体图案204以及绝缘填充图案206。垂直图案200可在第三方向D3上从衬底100的顶部表面102延伸。垂直图案200的底部表面可位于比电极130中最下部的一个的高度更低的高度处。
衬底100可具有朝向衬底100的内部部分凹陷的凹形顶部表面100S。举例来说，凹形顶部表面100S可被形成为具有凹形和圆形形状。垂直图案200可分别形成在凹形顶部表面100S上。
上部半导体图案204可具有与参考图2到图4所描述的形状相同或大体上相同的形状。然而，与参考图2到图4所描述的不同，上部半导体图案204可与接地选择线GSL水平地交叠。
间隙填充部分220可填充由衬底100的凹形顶部表面100S所限定的区域。间隙填充部分220可包含设置在衬底100中的下部部分和设置在衬底100的顶部表面102上的上部部分；然而，本发明概念并不限于此。举例来说，在某些实施例中，间隙填充部分220的整个部分可设置在衬底100中。间隙填充部分220可具有位于阻断绝缘图案212的底部表面下方的底部部分。在一些示例性实施例中，间隙填充部分220的底部部分可具有与衬底100相接触的凸出圆形表面。间隙填充部分220的顶部表面220U可位于接地选择线GSL下方。举例来说，当从衬底100测量时，间隙填充部分220的顶部表面220U可位于衬底100的顶部表面102与接地选择线GSL的底部表面之间。在某些实施例中，间隙填充部分220的顶部表面220U可位于衬底100的顶部表面102下方。
根据本发明概念的一些示例性实施例，上部半导体图案204可具有其中(例如在邻近于开口OP的区域处)无任何切口部分的连续结构。相应地，防止或降低出现上部半导体图案204的电特性退化的可能性，且进而以提高半导体装置14的可靠度。
图19是对应图2的线I-I'所截取的截面视图，其说明根据本发明概念的一些示例性实施例的半导体装置。图20是说明图19的部分‘AA4’的放大视图。出于简洁描述，先前参考图17和图18所描述的元件可以类似或相同参考标号来表示而不重复其重叠描述。除了间隙填充部分220的底部表面的形状的差异以外，根据本发明概念的一些示例性实施例的半导体装置16可与参考图17和图18所描述的示例性实施例的半导体装置14相同或大体上相同。
参考图19和图20，与参考图17和图18所描述的类似，垂直图案200可包含垂直绝缘图案210、上部半导体图案204以及绝缘填充图案206。垂直图案200可在第三方向D3上从衬底100的顶部表面102延伸。垂直图案200的底部表面可位于比电极130中最下部的一个的高度更低的高度处。
与参考图17和图18所描述的不同，间隙填充部分220A可具有平坦底部表面。间隙填充部分220A可具有与阻断绝缘图案212的底部表面共面的底部表面。间隙填充部分220A的顶部表面220U可位于低于接地选择线GSL的高度处。举例来说，间隙填充部分220A的顶部表面220U可位于衬底100的顶部表面102与接地选择线GSL的底部表面之间。上部半导体图案204可与接地选择线GSL水平地交叠。
根据本发明概念的一些示例性实施例，上部半导体图案204可具有其中(确切地说，在邻近于开口OP的区域处)没有切口部分的连续结构。相应地，可防止上部半导体图案204的电特性退化且进而提高半导体装置16的可靠度。
根据本发明概念的一些示例性实施例，可防止或降低出现半导体装置的电特性退化的可能性。因此，可提供具有提高的可靠度的半导体装置。
尽管已具体展示及描述本发明概念的示例性实施例，然而所属领域的技术人员将理解，可在不脱离随附权利要求的精神和范围的情况下对其中的形式和细节进行变化。

Claims (20)

1.一种半导体装置，包括：
衬底；
电极结构，包含堆叠在所述衬底上的电极；
上部半导体图案，穿透至少部分所述电极结构；以及
下部半导体图案，位于所述衬底与所述上部半导体图案之间，
其中所述上部半导体图案包含间隙填充部分以及侧壁部分，所述侧壁部分从所述间隙填充部分在远离所述衬底的方向上延伸，
所述下部半导体图案包含凹形顶部表面，
所述间隙填充部分填充由所述凹形顶部表面所包封的区域，
所述间隙填充部分的顶部表面具有朝向所述衬底变形的圆形形状，以及所述侧壁部分的厚度小于所述间隙填充部分的厚度。
2.根据权利要求1所述的半导体装置，其中
所述电极包含堆叠在所述衬底上的接地选择线、单元电极以及串选择线，以及
所述间隙填充部分的所述顶部表面位于所述接地选择线与所述单元电极中最下部的一个之间。
3.根据权利要求1所述的半导体装置，其中所述侧壁部分的内侧表面之间的距离大于或等于所述间隙填充部分的直径。
4.根据权利要求1所述的半导体装置，其中
所述间隙填充部分的底部表面具有朝向所述衬底凸出变形的圆形形状，以及
所述间隙填充部分的所述顶部表面的曲率小于所述间隙填充部分的所述底部表面的曲率。
5.根据权利要求1所述的半导体装置，其中所述下部半导体图案的形状包含顶部截断钻石形状。
6.根据权利要求1所述的半导体装置，还包括：
垂直绝缘图案，设置在所述上部半导体图案与所述电极结构之间，
其中所述垂直绝缘图案在其底部部分处包含开口，以暴露出所述下部半导体图案，以及
所述间隙填充部分填充所述开口。
7.根据权利要求6所述的半导体装置，其中所述凹形顶部表面包括朝向所述衬底凹陷变形的圆形表面。
8.一种制造半导体装置的方法，包括：
在衬底上形成模制结构，所述模制结构包括交替地堆叠在所述衬底上的牺牲层以及绝缘层；
形成穿透所述模制结构的通孔；
在所述通孔的下部区域中形成具有凹形顶部表面的下部半导体图案；以及
在所述下部半导体图案上形成上部半导体图案，
其中所述形成所述上部半导体图案包括，
形成第二半导体层以填充至少部分所述通孔，
在所述形成所述第二半导体层之后，执行第一蚀刻工艺，
在所述第一蚀刻工艺之后，执行热处理工艺，以及
在所述热处理工艺之后，执行第二蚀刻工艺。
9.根据权利要求8所述的制造半导体装置的方法，其中
所述第一蚀刻工艺包含各向同性干式蚀刻工艺，以及
所述第二蚀刻工艺包含各向同性湿式蚀刻工艺。
10.根据权利要求8所述的制造半导体装置的方法，其中所述形成所述第二半导体层包括：
形成垂直绝缘层，以覆盖所述通孔的侧表面以及所述下部半导体图案的顶部表面；
形成开口，所述开口穿透所述垂直绝缘层且暴露出所述凹形顶部表面；以及
在所述垂直绝缘层上形成所述第二半导体层以填充由所述凹形顶部表面以及所述开口所包封的区域。
11.根据权利要求10所述的制造半导体装置的方法，其中所述形成所述凹形顶部表面以及所述开口包括：
在所述垂直绝缘层上形成第一半导体层；
对所述第一半导体层以及所述垂直绝缘层进行蚀刻，以形成暴露出所述下部半导体图案的所述顶部表面的所述开口；以及
对所述下部半导体图案的所述顶部表面执行各向同性蚀刻工艺，以形成所述凹形顶部表面，
其中所述第一半导体层通过所述各向同性蚀刻工艺被去除。
12.根据权利要求10所述的制造半导体装置的方法，还包括在所述垂直绝缘层的内侧表面与所述第二半导体层之间形成第一半导体层，
其中所述第一蚀刻工艺将所述第二半导体层以及所述第一半导体层从所述垂直绝缘层的所述内侧表面去除，且暴露出所述垂直绝缘层的所述内侧表面，以及
在所述第一蚀刻工艺之后，所述第二半导体层位于由所述凹形顶部表面以及所述开口所包封的所述区域中。
13.根据权利要求12所述的制造半导体装置的方法，还包括：
在暴露出的所述垂直绝缘层的所述内侧表面上形成第三半导体层；以及
对所述第二半导体层以及所述第三半导体层进行热处理，以使所述第二半导体层以及所述第三半导体层结晶。
14.根据权利要求10所述的制造半导体装置的方法，还包括：
在所述第二半导体层与所述垂直绝缘层的所述内侧表面之间形成第四半导体图案，
其中所述形成所述第四半导体图案包括，
形成第四半导体层，以共形地覆盖所述垂直绝缘层的所述内侧表面以及所述凹形顶部表面，
对所述第四半导体层进行热处理，以使所述第四半导体层结晶，以及
对结晶的所述第四半导体层执行各向异性蚀刻工艺，以形成所述第四半导体图案。
15.根据权利要求14所述的制造半导体装置的方法，其中所述第二半导体层被形成为沿所述第四半导体图案的内侧表面延伸，且填充由所述凹形顶部表面以及所述开口所包封的所述区域，以及
所述第一蚀刻工艺包含对所述第二半导体层执行的各向同性蚀刻工艺。
16.一种半导体装置，包括：
衬底；
电极结构，包含堆叠在所述衬底上的电极；以及
半导体图案，穿透所述电极结构，
其中所述半导体图案包含间隙填充部分以及侧壁部分，所述侧壁部分从所述间隙填充部分在远离所述衬底的方向上延伸，
所述间隙填充部分的顶部表面具有朝向所述衬底变形的圆形形状，
所述间隙填充部分的底部表面设置在所述衬底的最顶部表面下方；以及
所述侧壁部分的厚度小于所述间隙填充部分的厚度。
17.根据权利要求16所述的半导体装置，其中所述衬底具有凹形顶部表面，以及
其中所述间隙填充部分填充由所述凹形顶部表面所包封的区域。
18.根据权利要求17所述的半导体装置，其中所述间隙填充部分的所述底部表面具有朝向所述衬底凸出变形的圆形形状。
19.根据权利要求16所述的半导体装置，其中所述间隙填充部分的所述顶部表面设置在所述电极中最下部的一个下方。
20.根据权利要求16所述的半导体装置，其中所述间隙填充部分具有平坦底部表面。
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