CN113130499A - 半导体存储器装置及其制造方法 - Google Patents

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Abstract

半导体存储器装置及其制造方法。一种半导体存储器装置包括：堆叠结构，其在联接区域中包括在第一基板上方与多个第二介电层交替堆叠的多个第一介电层，并且在所述联接区域外部包括在所述第一基板上方与所述多个第一介电层交替堆叠的多个电极层；以及多个通孔，所述多个通孔在垂直于所述第一基板的顶表面的第一方向上穿过所述堆叠结构，并且设置在所述联接区域的边缘处以限定蚀刻阻挡部。所述多个通孔中的每一个包括：柱部分，其在所述第一方向上延伸；以及多个延伸部分，所述多个延伸部分从所述柱部分的外周径向延伸并且平行于所述第一基板的所述顶表面，所述多个延伸部分与所述多个第二介电层位于相同的层中。

Description

半导体存储器装置及其制造方法
技术领域
各种实施方式总体上涉及半导体存储器装置，尤其涉及具有三维结构的半导体存储器装置及其制造方法。
背景技术
为了满足消费者对优异性能和低价格的需求，必须增加半导体存储器装置中的集成度。由于二维或平面半导体存储器装置的集成度主要由单位存储器单元所占据的面积决定，因此精细图案形成技术的水平极大地影响了集成度。然而，由于形成精细图案需要非常昂贵的设备，因此二维半导体存储器装置的集成度虽然正在增加但是仍然受到限制。为了克服这种限制，已经提出了具有三维结构并且包括三维布置的存储器单元的半导体存储器装置。
发明内容
本公开的各种实施方式针对能够改善电特性并抑制在制造工艺期间故障的发生的半导体存储器装置。
此外，本公开的各种实施方式针对用于制造上文所描述的半导体存储器装置的方法。
在一个实施方式中，半导体存储器装置可以包括：堆叠结构，其在联接区域中包括在第一基板上方与多个第二介电层交替堆叠的多个第一介电层，并且在所述联接区域外部包括在所述第一基板上方与所述多个第一介电层交替堆叠的多个电极层；以及多个通孔，所述多个通孔在垂直于所述第一基板的顶表面的第一方向上穿过所述堆叠结构，并且设置在所述联接区域的边缘处以限定蚀刻阻挡部。所述多个通孔中的每一个包括：柱部分，其在所述第一方向上延伸；以及多个延伸部分，所述多个延伸部分从所述柱部分的外周径向延伸并且平行于所述第一基板的所述顶表面，所述多个延伸部分与所述多个第二介电层位于相同的层中。
在一个实施方式中，半导体存储器装置可以包括：堆叠结构；以及多个通孔，其穿过所述堆叠结构并设置在联接区域的边缘处。所述堆叠结构在所述联接区域中包括与多个第二介电层交替堆叠的多个第一介电层，并且在所述联接区域外部包括与所述多个第一介电层交替堆叠的多个电极层。所述多个通孔中的每一个包括：柱部分，其在所述第一方向上穿过所述堆叠结构；以及多个延伸部分，其在与所述第二介电层相同的层处从所述柱部分的侧表面沿径向方向延伸并且垂直于所述第一方向。
在一个实施方式中，用于制造半导体存储器装置的方法可以包括一下步骤：在第一基板上交替堆叠多个第一介电层和多个第二介电层；形成多个垂直孔，所述多个垂直孔在垂直于所述第一基板的顶表面的第一方向上延伸穿过交替堆叠的第一介电层和第二介电层；通过去除所述第二介电层的与所述垂直孔的侧壁相邻的部分来形成多个凹部；通过在所述垂直孔和所述多个凹部中形成蚀刻阻挡部来限定联接区域；去除所述联接区域外部的所述第二介电层；以及在所述联接区域外部在去除了所述第二介电层的空间中形成电极层。
附图说明
图1是示出对根据本公开的一个实施方式的半导体存储器装置的呈现的框图。
图2是示出对根据本公开的一个实施方式的半导体存储器装置的呈现的俯视图。
图3是示出对图2中示出的通孔的呈现的立体图。
图4是沿着图2中的线A-A’截取的截面图。
图5是沿着图2中的线B-B’截取的截面图。
图6是示出对根据本公开的一个实施方式的半导体存储器装置的呈现的俯视图。
图7是沿着图6中的线C-C’截取的截面图。
图8至图11是示出对根据本公开的实施方式的半导体存储器装置的呈现的俯视图。
图12和图13是示出对根据本公开的实施方式的半导体存储器装置的呈现的截面图。
图14A至图19A是根据制造顺序的对俯视图的呈现，以帮助解释根据本公开的一个实施方式的用于制造半导体存储器装置的方法。
图14B至图19B是沿图14A至图19A中的线D-D'截取的截面图。
图14C至图19C是沿图14A至图19A中的线E-E’截取的截面图。
图20是示出对与本公开相关的半导体存储器装置的呈现的截面图。
图21A是示出与本公开相关的半导体存储器装置的呈现的俯视图。
图21B是沿着图21A中的线F-F’截取的截面图。
图22是示意性地示出对根据本公开的一个实施方式的包括半导体存储器装置的存储器系统的呈现的图。
图23是示意性地示出对根据本公开的一个实施方式的包括半导体存储器装置的计算系统的呈现的图。
具体实施方式
本公开的优点和特征以及实现这些优点和特征的方法将从以下参考附图的给出的对示例性实施方式的描述中变得显而易见。然而，本公开不限于这里公开的示例性实施方式，而是可以以各种不同的方式实现。本公开的示例性实施方式向本领域技术人员传达了本公开的范围。
描述本公开的实施方式的附图中给出的元件的数值、尺寸、比率、角度、数量仅仅是说明性的而不是限制性的。在整个说明书中，相同的附图标记表示相同的元件。在描述本公开时，当确定对已知现有技术的详细描述可能模糊本公开的要点或清晰性时，将省略其详细描述。应理解，在说明书和权利要求书中使用的术语“包括”、“具有”、“包含”等不应被解释为限于其后列出的项目，除非另有特别说明。在提及单数名词(如“一”、“一个”、“该”)时使用不定冠词或定冠词的情况下，则该冠词可包括该名词的复数形式，除非另有特别说明。
在解释本公开的实施方式中的元件时，即使在没有明确声明的情况下，其也应当被解释为包括误差容限。
此外，在描述本公开的组件时，可能使用如第一、第二、A、B、(a)和(b)之类的术语。这些术语仅仅是为了区分一个组件与另一个组件的目的，而不是暗示或指示组件的实质、次序、顺序或数量。如果一个组件被描述为“连接”、“联接”或“链接”到另一个组件，则可以意味着该组件不仅可以直接“连接”、“联接”或“链接”，而且可以经由第三组件间接“连接”、“联接”或“链接”。在描述诸如“元件B上的元件A”、“元件B上方的元件A”、“元件B下的元件A”和“元件B旁边的元件A”之类的位置关系时，可以在元件A和B之间布置另一元件C，除非明确地使用术语“直接”或“紧接”。
而且，本公开的实施方式中的元件不受这些术语限制。这些术语仅用于区分一个元件与另一个元件。因此，如本文所使用的，第一元件可以是本公开的技术构思内的第二元件。
本公开的各种示例性实施方式的特征可部分地或整体地耦合、组合或分离。技术上的各种交互和操作是可能的。可以单独地或组合地实践各种示例性实施方式。
在下文中，将参照附图详细描述本公开的实施方式的各种示例。
图1是示出对于根据本公开的一个实施方式的半导体存储器装置的呈现的框图。
参照图1，根据本公开的一个实施方式的半导体存储器装置100可以包括存储器单元阵列110和逻辑电路120。逻辑电路120可以包括行解码器(X-DEC)121、页缓冲器电路122和外围电路(PERI电路)123。
存储器单元阵列110可以包括多个存储块BLK。虽然未示出，但是每个存储块BLK可以包括多个单元串。每个单元串可以包括串联联接的至少一个漏极选择晶体管、多个存储器单元和至少一个源极选择晶体管。每个存储器单元可以是易失性存储器单元或非易失性存储器单元。虽然本公开的一些实施方式描述作为NAND闪存装置的半导体存储器装置，但应理解，本公开的技术精神不限于此，并且本公开涵盖其它易失性或非易失性存储器装置。
存储器单元阵列110可以通过行线RL联接到行解码器121。行线RL可以包括至少一个漏极选择线、多个字线和至少一个源极选择线。存储器单元阵列110可以通过位线BL联接到页缓冲器电路122。
响应于从外围电路123提供的行地址X_A，行解码器121可以选择被包括在存储器单元阵列110中的任何一个存储块BLK。行解码器121可以将从外围电路123提供的操作电压X_V传送到与从被包括在存储器单元阵列110中的存储块BLK中选择的存储块BLK联接的行线RL。
页缓冲器电路122可以包括分别联接到位线BL的多个页缓冲器PB。页缓冲器电路122可以从外围电路123接收页缓冲器控制信号PB_C，并且可以向外围电路123发送数据信号DATA和从外围电路123接收数据信号DATA。页缓冲器电路122可以响应于页缓冲器控制信号PB_C来控制被布置在存储器单元阵列110中的位线BL。例如，页缓冲器电路122可以响应于页缓冲器控制信号PB_C通过感测存储器单元阵列110的位线BL的信号来检测存储在存储器单元阵列110的存储器单元中的数据，并且可以根据检测到的数据将数据信号DATA发送到外围电路123。页缓冲器电路122可以响应于页缓冲器控制信号PB_C基于从外围电路123接收的数据信号DATA向位线BL施加信号，从而可以将数据写入存储器单元阵列110的存储器单元中。页缓冲器电路122可以向与由行解码器121激活的字线联接的存储器单元写入数据或从该存储器单元读取数据。
外围电路123可以从半导体存储器装置100外部接收命令信号CMD、地址信号ADD和控制信号CTRL，并且可以向半导体存储器装置100外部的装置(例如，存储器控制器)发送数据DATA和从其接收数据DATA。外围电路123可基于命令信号CMD、地址信号ADD和控制信号CTRL输出用于将数据写入存储器单元阵列110或从存储器单元阵列110读取数据的信号，例如行地址X_A和页缓冲器控制信号PB_C等。外围电路123可以生成半导体存储器装置100中所需的包括操作电压X_V的各种电压。
在下文中，在附图中，平行于基板的顶表面并且彼此相交的两个方向分别被定义为第一方向FD和第二方向SD，并且从基板的顶表面垂直突起的方向被定义为垂直方向VD。例如，第一方向FD可以对应于字线的延伸方向和位线的排列方向。第二方向SD可以对应于位线的延伸方向和字线的排列方向。第一方向FD和第二方向SD可以基本上彼此垂直相交。垂直方向VD可以对应于与第一方向FD和第二方向SD垂直的方向。在附图中，由箭头指示的方向和与其相反的方向表示相同的方向。
图2是示出对根据本公开的一个实施方式的半导体存储器装置的呈现的俯视图。图3是示出对图2中示出的通孔VIA的呈现的立体图。图4是沿着图2中的线A-A’截取的截面图，图5是沿着图2中的线B-B’截取的截面图。
参照图2，半导体存储器装置100可以包括单元区域CAR和联接区域CNR。单元区域CAR可以包括沿第一方向FD相对于彼此设置的第一单元区域CAR1和第二单元区域CAR2。联接区域CNR可以设置在第一单元区域CAR1和第二单元区域CAR2之间。
多个存储块BLK可以沿第二方向SD排列。每个存储块BLK可以设置在第一单元区域CAR1和第二单元区域CAR2以及联接区域CNR上方。每个存储块BLK可以包括堆叠结构10，其设置在第一基板1上(参见图4和图5)。堆叠结构10可以设置在第一单元区域CAR1和第二单元区域CAR2以及联接区域CNR上方。
在垂直方向VD上穿过堆叠结构10的多个沟道结构CH可以被限定在第一单元区域CAR1和第二单元区域CAR2中。沟道结构CH可以沿第一方向FD和第二方向SD排列或间隔开。
存储块BLK的堆叠结构10可以通过狭缝SLT彼此分开。每个狭缝SLT可以被定义为相邻存储块BLK之间的间隔或距离，并且可以基本上平行于由第一方向FD和垂直方向VD定义的平面。存储块BLK和狭缝SLT可以在第一方向FD上延伸。尽管本实施方式示出了狭缝SLT将堆叠结构10和沟道结构CH划分为存储块单元的情况，但是应当注意，本公开不限于此。狭缝SLT可以将堆叠结构10和沟道结构CH划分为比存储块更小的单元，例如存储指(memoryfinger)单元。虽然未示出，但是公共源极线可以设置在狭缝SLT中。
在垂直方向VD上穿过堆叠结构10的多个通孔VIA可以被限定在联接区域CNR的边缘处。多个通孔VIA可以配置蚀刻阻挡部20。联接区域CNR可以由配置蚀刻阻挡部20的通孔VIA限定。通孔VIA可以在联接区域CNR的所有边缘处并且沿着联接区域CNR的整个边界设置。例如，在平面图或俯视图中，联接区域CNR可以被通孔VIA围绕。
参照图3，每个通孔VIA可以包括柱部分PP和多个延伸部分EP。柱部分PP可以在垂直方向VD上延伸。延伸部分EP可以在平行于由第一方向FD和第二方向SD限定的平面的方向上从柱部分PP的外周向外延伸。延伸部分EP可以被设置成在柱部分PP的长度方向上(即，在垂直方向VD上)彼此间隔开。
再次参照图2，相邻通孔VIA的柱部分PP可以彼此间隔开第一间隔d1。相邻通孔VIA的延伸部分EP可以彼此接触。穿过堆叠结构10的接触插塞40可以被限定在联接区域CNR中。
参照图4和图5，堆叠结构10可以设置在第一基板1上。在联接区域CNR内，堆叠结构10可以具有第一介电层12和第二介电层14在垂直方向VD上交替堆叠的结构。第一介电层12和第二介电层14可以由不同的材料形成。例如，第一介电层12可以由用于层间绝缘的介电材料形成。第二介电层14可以由适合用于牺牲层并且相对于第一介电层12具有蚀刻选择性的介电材料形成。例如，第一介电层12可以由氧化硅形成，第二介电层14可以由氮化硅形成。
在联接区域CNR外部，例如在第一单元区域CAR1和第二单元区域CAR2中，堆叠结构10可以具有第一介电层12和电极层16在垂直方向VD上交替堆叠的结构。电极层16可以包括导电材料。例如，作为非限制性示例，电极层16可包括选自掺杂半导体(例如，掺杂硅)、金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)和过渡金属(例如，钛或钽)中的至少一种。
电极层16可以配置以上参考图1描述的行线RL。在电极层16中，从最下层起的至少一个层可以配置源极选择线，并且从最上层起的至少一个层可以配置漏极选择线。在源极选择线和漏极选择线之间的电极层16可以配置字线。
单元区域CAR中的每个沟道结构CH可以在垂直方向VD上穿过堆叠结构10。沟道结构CH的底端可以联接到第一基板1。沟道结构CH可以包括沟道层30和栅极介电层32。沟道层30可以包括多晶硅或单晶硅，并且可以在其一些区域中包括诸如硼(B)的P型杂质。沟道层30可以具有被完全填充到中央区域的柱或实心圆柱的形状。虽然未示出，但是沟道层30可以具有中央区域开放的管形形状。在这种情况下，可以在沟道层30的开放中央区域中形成掩埋介电层。此外，沟道层30可以从较大的顶端到较小或较窄的底端逐渐变细(taper)或横截面积减小。栅极介电层32可以具有围绕沟道层30的外壁的吸管或圆柱形壳体的形状。虽然未示出，但是栅极介电层32可以包括从沟道层30的外壁顺序堆叠的隧穿介电层、电荷存储层和阻挡层。在一些实施方式中，栅极介电层32可以具有ONO(氧化物-氮化物-氧化物)堆叠结构，其中氧化物层、氮化物层和氧化物层依次堆叠。源极选择晶体管、存储器单元和漏极选择晶体管可以形成在电极层16围绕沟道结构CH的区域或范围中。
通孔VIA的柱部分PP可以在垂直方向VD上穿过堆叠结构10，并且柱部分PP的底端可以联接到第一基板1。通孔VIA的多个延伸部分EP可以与第二介电层14设置在相同的层中，或者与第二介电层14设置在相同的垂直位置中。
通孔VIA可以由相对于第二介电层14具有蚀刻选择性的材料形成。通孔VIA可以包括介电材料。例如，通孔VIA可以包括氧化硅。通孔VIA可以包括导电材料。例如，通孔VIA可以包括选自金属、金属氧化物和半导体中的至少一种。柱部分PP和多个延伸部分EP可以由相同的材料制成。柱部分PP可以具有利用单一材料填充到中央区域的圆柱形状。此外，柱部分PP可从较大顶端到较小或较窄底端逐渐变细或横截面积减小。
如稍后将参照图17A至图18C所描述的，在穿过第一介电层12和第二介电层14形成狭缝SLT之后，通过经由狭缝SLT注入能够去除第二介电层14的蚀刻材料，可以去除单元区域CAR中的第二介电层14。通孔VIA可以起到在用于去除第二介电层14的蚀刻工艺中防止蚀刻材料渗透到联接区域CNR中的作用。
联接区域CNR中的接触插塞40可以在垂直方向VD上穿过第一介电层12和第二介电层14。接触插塞40可以由导电材料制成，例如钨(W)或铜(Cu)。此外，接触插塞40可从较大顶端到较小或较窄底端逐渐变细或横截面积减小。虽然本实施方式示出了仅穿过第一介电层12和第二介电层14的接触插塞40，但是应当注意，本公开不限于此。通过下面参照图12和图13描述的实施方式，这些结构将是显而易见的。
图6是示出对根据本公开的一个实施方式的半导体存储器装置的呈现的俯视图，并且图7是沿着图6中的线C-C’截取的截面图。
参照图6和图7，柱部分PP可以包括第一层51和第二层52。第一层51可以配置柱部分PP的与延伸部分EP接触的侧壁。第一层51可以具有中央区域开放的管、吸管或圆柱形壳体的形状。第一层51可以与延伸部分EP由相同的材料制成。第二层52可以设置在第一层51的开放中央区域中。第二层52可以由与第一层51的材料不同的材料制成。第一层51可由介电材料(例如，氧化硅)制成，第二层52可由导电材料(例如，钨(W)或铜(Cu))制成。相反地，第一层51可以由导电材料(例如钨(W)或铜(Cu))制成，第二层52可以由介电材料(例如氧化硅)制成。此外，第一层51和第二层52可以在垂直方向VD上从较大的顶端到较小或较窄的底端逐渐变细或者横截面积减小。
图8是示出对根据本公开的一个实施方式的半导体存储器装置的呈现的俯视图。
参照图8，蚀刻阻挡部20可以包括设置在相邻狭缝SLT之间的一对通孔行RV。通孔行RV可以沿第二方向SD排列，第二方向SD也是狭缝SLT的排列方向。每个通孔行RV可以包括沿第一方向FD排列的多个通孔VIA，第一方向FD也是狭缝SLT的延伸方向。配置蚀刻阻挡部20的多个通孔VIA可以设置在联接区域CNR的与狭缝SLT平行或基本平行的边缘处。蚀刻阻挡部20可以具有这样的结构：在该结构中，第一方向FD上的其余端是开放的，并且不具有设置在开放端边缘处的通孔VIA。
在第一方向FD上，联接区域CNR的两个开放端边缘可以从通孔行RV的端部朝向联接区域CNR的中央偏移。联接区域CNR可以在第一方向FD上具有第一长度L1。通孔行RV可以在第一方向上具有第二长度L2，并且第二长度L2可以比第一长度L1长。通孔行RV可以在第二方向SD上与联接区域CNR交叠。第一长度L1和第二长度L2之间的差异可以被理解为在将在后面参照图18A至图18C进行描述的用于去除单元区域CAR的第二介电层14的蚀刻工艺中蚀刻材料渗透通过蚀刻阻挡部20的两个开放端的长度或距离。
图9至图11是示出对根据本公开的一个实施方式的半导体存储器装置的呈现的俯视图。
参照图9，接触插塞40可以与通孔VIA在相同的工艺步骤中形成，并且与通孔VIA由相同的材料制成。通孔VIA和接触插塞40可以由例如钨(W)或铜(Cu)的导电材料制成。
参照图10，每个通孔VIA的柱部分PP可以包括第一层51和第二层52。第一层51可以配置柱部分PP的与延伸部分EP接触的侧壁。第一层51可以具有中央区域开放的管、吸管或圆周形壳体的形状。第一层51可由介电材料(例如，氧化硅)制成，第二层52可由导电材料(例如，钨(W)或铜(Cu))制成。接触插塞40可以与第二层52在相同的工艺步骤中形成并且与第二层52由相同的材料制成。介电侧壁42可以被限定在每个接触插塞40的外壁上。介电侧壁42可以具有围绕接触插塞40的外壁的吸管或圆柱形壳体的形状。介电侧壁42可以与第一层51在相同的工艺步骤中形成并且与第一层51由相同的材料制成。与通孔VIA的延伸部分EP类似的多个延伸部分44可以被限定在介电侧壁42的外壁上。延伸部分44可以被设置为在垂直方向VD上彼此间隔开。延伸部分44可以与通孔VIA的延伸部分EP在相同的工艺步骤中形成并且与通孔VIA的延伸部分EP由相同的材料制成。
参照图11，相邻通孔VIA的柱部分PP可以彼此间隔开第一间隔d1。相邻通孔VIA的延伸部分EP可以彼此间隔开第二间隔d2，该第二间隔d2小于第一间隔d1。第二间隔d2可以被选择或第二间隔d2的大小可以被设置为在将在后面参照图18A至图18C进行描述的用于去除单元区域CAR的第二介电层14的蚀刻工艺期间抑制或防止蚀刻材料渗透到联接区域CNR中。
图12是示出对根据本公开的一个实施方式的半导体存储器装置的呈现的截面图。
参照图12，半导体存储器装置可以具有PUC(单元下外围)结构。逻辑结构P可以设置在存储器结构C下面。逻辑结构P可以包括第二基板2和设置在第二基板2上的逻辑电路120。第二基板2可以包括从包括单晶硅层、SOI(绝缘体上硅)、形成在硅锗(SiGe)层上的硅层、形成在介电层上的单晶硅层和形成在介电层上的多晶硅层的组中选择的至少一者。逻辑电路120可以包括图1的行解码器121、页缓冲器电路122和外围电路123。
层间介电层60可以被限定在第二基板2上以覆盖逻辑电路120。布线70B可以设置在层间介电层60中。布线70B可以通过接触件72A和72B以及布线70A而联接到逻辑电路120。
存储器结构C可以设置在层间介电层60上。存储器结构C可以包括上面参照图2至图11描述的堆叠结构10、通孔VIA和沟道结构CH。接触插塞40可以在联接区域CNR中通过穿过交替堆叠的第一介电层12和第二介电层14、第一基板1以及层间介电层60而联接到布线70B。
层间介电层62可以被限定在堆叠结构10上以覆盖堆叠结构10、通孔VIA、沟道结构CH和接触插塞40。位线BL可以在单元区域CAR中被限定在层间介电层62上。位线BL可以沿第二方向SD延伸，并且可以沿第一方向FD排列。穿过层间介电层62的位线接触件BLC可以被限定在位线BL下方以将位线BL和沟道结构CH彼此联接。布线80可以被限定在层间介电层62上。穿过层间介电层62的接触件82A可以被限定在布线80下方，以联接布线80和接触插塞40。接触插塞40可以提供联接设置在堆叠结构10上方的布线80和设置在堆叠结构10下方的布线70B的电路径。
图13是示出对根据本公开的一个实施方式的半导体存储器装置的呈现的截面图。
参照图13，半导体存储器装置可以具有POC(单元上外围)结构。逻辑结构P可以设置在存储器结构C上方。存储器结构C和逻辑结构P可以分开制造，然后彼此结合。存储器结构C可以制造在第一基板1上。逻辑结构P可以制造在第二基板2上。第一基板1和第二基板2可以由相同的材料制成。第一基板1和第二基板2中的每一个可以包括从包括单晶硅层、SOI(绝缘体上硅)、形成在硅锗(SiGe)层上的硅层、形成在介电层上的单晶硅层和形成在介电层上的多晶硅层的组中选择的至少一者。
外部焊盘EPAD可以设置在第一基板1的底表面上。接触插塞40可以在联接区域CNR中通过穿过交替堆叠的第一介电层12和第二介电层14以及第一基板1而联接到外部焊盘EPAD。
布线80可以被限定在层间介电层62上。穿过层间介电层62的接触件82A可以被限定在布线80下方，以联接布线80和接触插塞40。层间介电层64可以被限定在层间介电层62上以覆盖位线BL和布线80。层间介电层64的顶表面可以配置存储器结构C的要与逻辑结构P结合的一个表面。通过接触件82B联接到位线BL和布线80的第一焊盘PAD1可以被限定在层间介电层64的顶表面上。
通过布线70A和70B以及接触件72A、72B和72C联接到逻辑电路120的第二焊盘PAD2可以被限定在逻辑结构P的与存储器结构C结合的一个表面上。
由于存储器结构C的一个表面和逻辑结构P的一个表面彼此结合，所以存储器结构C的第一焊盘PAD1和逻辑结构P的第二焊盘PAD2可以彼此联接。因此，可以提供联接存储器结构C的存储器单元和逻辑结构P的逻辑电路120的电路径。
在下文中，将描述根据本公开的一个实施方式的用于制造半导体存储器装置的方法。
图14A至图19A是根据制造顺序的对俯视图的呈现，以帮助解释根据本公开的一个实施方式的用于制造半导体存储器装置的方法。图14B至图19B是沿图14A至图19A中的线D-D'截取的截面图，图14C至图19C是沿图14A至图19A中的线E-E’截取的截面图。
参照图14A至图14C，第一介电层12和第二介电层14可以交替地堆叠在限定有单元区域CAR的第一基板1上。单元区域CAR可以包括第一单元区域CAR1和第二单元区域CAR2，第一单元区域CAR1和第二单元区域CAR2被设置为在第一方向FD上彼此间隔开。
第一介电层12和第二介电层14可以由不同的材料形成。例如，第一介电层12可以由用于层间绝缘的介电材料形成，并且第二介电层14可以由适合用作牺牲层并且相对于第一介电层12具有蚀刻选择性的介电材料形成。例如，第一介电层12可以形成为氧化硅层，第二介电层14可以形成为氮化硅层。
掩模图案PR1可以形成在交替堆叠的第一介电层12和第二介电层14上，掩模图案PR1具有以第一间隔d1彼此间隔开的多个开口孔OP。通过在使用掩模图案PR1作为蚀刻掩模的蚀刻工艺中蚀刻穿过堆叠的第一介电层12和第二介电层14，可以形成多个垂直孔VH。多个垂直孔VH可以限定联接区域CNR。联接区域CNR可以设置在第一单元区域CAR1和第二单元区域CAR2之间。掩模图案PR1可以由光致抗蚀剂形成，并且可以在形成垂直孔VH之后被去除。
参照图15A至图15C，在蚀刻与垂直孔VH的侧壁相邻的第二介电层14时，可以形成凹部R。可以以包括将蚀刻材料(例如，能够去除第二介电层14的蚀刻剂)注入到垂直孔VH中的方式来执行形成凹部R的工艺。凹部R可以在与由第一方向FD和第二方向SD限定的平面平行的方向上从垂直孔VH的侧壁延伸。一个垂直孔VH和从垂直孔VH延伸的多个凹部R可以构成单元孔H。多个单元孔H可以被限定在联接区域CNR的边缘处，以构成用于形成蚀刻阻挡部的空间。
虽然本说明书示出了相邻单元孔H的位于同一层的凹部R彼此联接的蚀刻工艺，但是应当注意，本公开不限于此。例如，可以执行蚀刻工艺，使得相邻单元孔H的位于同一层的凹部R不彼此联接。在这种情况下，第二介电层14可以保留在相邻单元孔H的凹部R之间。
虽然本说明书示出了设置在联接区域CNR的每个边缘处的单元孔H，但是应当注意，本公开不限于此。例如，单元孔H可以仅设置在联接区域CNR的在第二方向SD上彼此面对的两端或边缘处，而不设置在联接区域CNR的在第一方向FD上彼此面对的端部处。
参照图16A至图16C，在相对于第二介电层14具有蚀刻选择性的材料填充在单元孔H中时，可以形成通孔VIA。通孔VIA可以包括介电材料。例如，通孔VIA可以包括氧化硅。通孔VIA可以包括导电材料。例如，通孔VIA可以包括选自金属、金属氧化物和半导体中的至少一种。
每个通孔VIA可以包括柱部分PP和从柱部分PP的侧壁向外延伸的多个延伸部分EP。填充垂直孔VH的柱部分PP可以在垂直方向VD上延伸。作为填充凹部R的部分的延伸部分EP可以在与由第一方向FD和第二方向SD限定的平面平行或基本平行的方向上从柱部分PP的侧壁向外延伸。
虽然本说明书示出了其中柱部分PP与延伸部分EP由相同的材料制成并且其中柱部分PP在其中央区域中填充有单一材料的示例，但是应当注意，本公开不限于此。如图6和图7中所示，柱部分PP可以由第一层和第二层构成，第一层具有中央区域开放的管、吸管或圆柱形壳体的形状，第二层设置在第一层的开放的中央区域中。第一层可以是与形成延伸部分EP的材料相同的材料，第二层可以由与第一层的材料不同的材料制成。第一层可由介电材料(例如，氧化硅)制成，第二层可由导电材料(例如，钨(W)或铜(Cu))制成。
参照图17A至图17C，多个沟道结构CH形成为在单元区域CAR中在垂直方向VD上穿过第一介电层12和第二介电层14。可以通过形成穿过第一介电层12和第二介电层14的多个沟道孔，并且在沟道孔中顺序地形成栅极介电层32和沟道层30来形成沟道结构CH。
可以形成将交替堆叠的第一介电层12和第二介电层14分开的多个狭缝SLT。狭缝SLT可以沿第一方向FD延伸并且沿第二方向SD排列。
参照图18A至图18C，可以执行用于去除单元区域CAR的第二介电层14的蚀刻工艺。在该蚀刻工艺中，可以通过狭缝SLT注入能够去除第二介电层14的蚀刻材料。蚀刻阻挡部20可以阻挡蚀刻材料渗透到联接区域CNR中。结果，可以去除位于联接区域CNR外部的第二介电层14(包括单元区域CAR中的第二介电层14)，同时保留由蚀刻阻挡部20围绕的联接区域CNR内部的第二介电层14。
参照图19A至图19C，通过将导电材料填充到去除了第二介电层14的空间中，可以形成电极层16。例如，用作电极层16的导电材料可以包括从掺杂半导体(例如，掺杂硅)、金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)和过渡金属(例如，钛或钽)中选择的至少一者。垂直穿过第一介电层12和第二介电层14的接触插塞40可以形成在联接区域CNR中。
虽然本说明书示出了在与形成通孔VIA的工艺分开的工艺中形成接触插塞40的示例，但是在一些实施方式中，可以在形成通孔VIA时一起形成接触插塞40。
在下文中，将参照图20、图21A和图21B描述本公开的效果。
图20是示出对与本公开相关的半导体存储器装置的一部分的呈现的截面图。
参照图20，通过形成穿过交替堆叠的第一介电层12和第二介电层(未示出)而形成的垂直孔，通过在垂直孔的侧壁上形成绝缘间隔物IS，并且然后通过在垂直孔中填充导电材料，可以形成接触插塞40。然后，当用导电材料替换第二介电层时，可以形成电极层16。因为电极层16和接触插塞40彼此相邻，并使薄绝缘间隔物IS插置在电极层16和接触插塞40之间，所以电极层16和接触插塞40之间的耦合变得过大，并且半导体存储器装置的电特性可能劣化。
图21A是示出对与本公开相关的半导体存储器装置的一部分的呈现的俯视图，图21B是沿着图21A中的线F-F’截取的截面图。
参照图21A和图21B，可以通过填充穿过第一介电层12和第二介电层14的多个垂直孔来形成多个通孔VIA。多个通孔VIA可以设置在联接区域CNR的边缘处，并且可以由相对于第二介电层14具有蚀刻选择性的材料制成。在如参照图18A至图18C所描述的从其它区域去除第二介电层14的工艺中，通孔VIA可以用作蚀刻阻挡部20，以对抗在联接区域CNR中的第二介电层14的去除。
因此，可以防止联接区域CNR的第二介电层14在上面参照图18A至图18C描述的去除第二介电层14的工艺期间损耗或被去除。因此，可以防止在如上参照图19A至图19C所描述的在其它区域中形成电极层16的工艺中在联接区域CNR中形成电极层16。接触插塞40可以在联接区域CNR中穿过第一介电层12和第二介电层14。通过在电极层16和接触插塞40之间形成间隔，可以避免电极层16和接触插塞40之间的不必要的耦合。
然而，如果通孔VIA之间的间隔d3太宽，则在上面参照图18A至图18C所描述的去除第二介电层14的工艺期间，蚀刻材料可能渗透通过通孔VIA之间的间隔d3。在这种情况下，可能去除联接区域CNR的第二介电层14，并且失去了将接触插塞与电极层16间隔开的益处。因此，需要使通孔VIA之间的间隔d3变窄以阻止蚀刻材料进入联接区域CNR。
另一方面，如果通孔VIA之间的间隔d3太小并且间隙太窄，则相邻的垂直孔可能粘在一起。这可能例如由于在形成垂直孔的工艺中使用的设备中的性能限制(诸如曝光设备的极限分辨率)而发生。在这些情况下，由于在形成垂直孔之后剩余的图案的结构稳定性变差，图案很可能倾斜或塌陷，导致制造故障。
根据本公开的实施方式，提供用于形成通孔VIA的空间的垂直孔是通过被划分为以上参照图14至图14C所描述的形成垂直孔VH的工艺和以上参照图15A至图15C所描述的形成凹部R的工艺而形成的。因此，即使没有过度地缩窄垂直孔VH之间的间隔，通孔VIA也可以起到蚀刻阻挡部20的作用。因此，可以增强在形成垂直孔VH之后剩余的图案的结构稳定性，并且可以抑制或防止其中图案倾斜或塌陷的故障。
总的来说，根据本公开的实施方式，可以防止电极层16和接触插塞40之间的耦合，或者抑制耦合过度增加。因此，改善了电特性，并且减少或消除了制造工艺期间图案故障的发生。
图22是示意性地示出对根据本公开的一个实施方式的包括半导体存储器装置的存储器系统的呈现的图。
参照图22，根据一个实施方式的存储器系统600可以包括非易失性存储器装置610和存储器控制器620。
非易失性存储器装置610可以由上述半导体存储器装置构成，并且可以以上述方式操作。存储器控制器620可以被配置为控制非易失性存储器装置610。非易失性存储器装置610和存储器控制器620的组合可以被配置为存储卡或固态盘(SSD)。SRAM621被用作处理单元(CPU)622的工作存储器。主机接口(Host I/F)623包括与存储器系统600联接的主机的数据交换协议。
纠错码块(ECC)624检测并校正被包括在从非易失性存储器装置610读取的数据中的错误。
存储器接口(存储器I/F)625与本实施方式的非易失性存储器装置610相接。处理单元622执行用于存储器控制器620的数据交换的一般控制操作。
尽管图中未示出，但是对于本实施方式所属领域的技术人员来说显而易见的是，根据本实施方式的存储器系统600可以附加地设置有ROM，该ROM存储用于与主机相接的代码数据。非易失性存储器装置610可以被提供为由多个闪存存储器芯片构成的多芯片封装。
根据上述实施方式的存储器系统600可以被提供为具有高可靠性的存储介质，其具有低发生错误的概率。具体地，本实施方式的非易失性存储器装置可以被包括在诸如近来正被积极研究的固态盘(SSD)的存储系统中。在这种情况下，存储器控制器620可以被配置为通过诸如USB(通用串行总线)协议、MMC(多媒体卡)协议、PCI-E(外围组件互连快速)协议、SATA(串行高级技术附件)协议、PATA(并行高级技术附件)协议、SCSI(小型计算机系统接口)协议、ESDI(增强型小型磁盘接口)协议和IDE(电子集成驱动器)协议的各种接口协议中的一种与外部(例如主机)通信。
图23是示意性地示出对根据本公开的一个实施方式的包括半导体存储器装置的计算系统的呈现的图。
参照图23，根据一个实施方式的计算系统700可以包括电联接到系统总线760的存储器系统710、微处理器(CPU)720、RAM 730、用户接口740和诸如基带芯片组的调制解调器750。在根据实施方式的计算系统700是移动装置的情况下，可以另外提供用于供应计算系统700的操作电压的电池(未示出)。尽管在附图中未示出，但是对于本实施方式所属领域的技术人员显而易见的是，根据本实施方式的计算系统700可以另外设置有应用芯片组、相机图像处理器(CIS)、移动DRAM等。存储器系统710可以配置例如使用非易失性存储器来存储数据的SSD(固态驱动器/盘)。否则，存储器系统710可以被提供为融合闪存存储器(例如，OneNAND闪存存储器)。
尽管出于说明性目的描述了本公开的示例性实施方式，但是本领域技术人员将理解，在不脱离本公开的范围和精神的情况下，各种修改、添加和替换是可能的。因此，上文及附图中所公开的实施方式应仅以描述性意义来考虑，且不用于限制技术范围。本公开的技术范围不受实施方式和附图的限制。本公开的精神和范围可以结合所附权利要求来解释，并且包括落入所附权利要求的范围内的所有等同物。
相关申请的交叉引用
本申请要求于2020年1月14日向韩国知识产权局提交的韩国专利申请第10-2020-0004667号的优先权，该申请的全部内容通过引用合并于此。

Claims (37)

1.一种半导体存储器装置，所述半导体存储器装置包括：
堆叠结构，所述堆叠结构在联接区域中包括在第一基板上方与多个第二介电层交替堆叠的多个第一介电层，并且在所述联接区域外部包括在所述第一基板上方与所述多个第一介电层交替堆叠的多个电极层；以及
多个通孔，所述多个通孔在垂直于所述第一基板的顶表面的第一方向上穿过所述堆叠结构，并且设置在所述联接区域的边缘处以限定蚀刻阻挡部，
所述多个通孔中的每一个包括：
柱部分，所述柱部分在所述第一方向上延伸；以及
多个延伸部分，所述多个延伸部分从所述柱部分的外周径向延伸并且平行于所述第一基板的所述顶表面，所述多个延伸部分分别与所述多个第二介电层位于相同的层中。
2.根据权利要求1所述的半导体存储器装置，其中，相邻的所述通孔的所述柱部分以第一间隔彼此间隔开，并且所述相邻的所述通孔的所述延伸部分彼此接触。
3.根据权利要求1所述的半导体存储器装置，其中，相邻的所述通孔的所述柱部分以第一间隔彼此间隔开，并且所述相邻的所述通孔的所述延伸部分以小于所述第一间隔的第二间隔彼此间隔开。
4.根据权利要求1所述的半导体存储器装置，其中，所述通孔设置在所述联接区域的所有边缘处。
5.根据权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括：
多个狭缝，所述多个狭缝在第二方向上延伸并且在第三方向上间隔开以划分所述堆叠结构，所述第一方向、所述第二方向和所述第三方向彼此垂直，
其中，在两个相邻的所述狭缝之间，所述多个通孔设置在所述联接区域的沿所述第二方向延伸并且沿所述第三方向间隔开的边缘处，并且
其中，所述通孔不设置在所述联接区域的沿所述第三方向延伸并且沿所述第二方向间隔开的边缘处。
6.根据权利要求5所述的半导体存储器装置，其中，在所述两个相邻的所述狭缝之间，所述多个通孔被设置为在所述第二方向上延伸的一对通孔行。
7.根据权利要求6所述的半导体存储器装置，其中，所述联接区域的没有所述通孔的边缘被设置为在所述第二方向上朝向所述联接区域的中央远离所述通孔行的端部。
8.根据权利要求1所述的半导体存储器装置，其中，所述蚀刻阻挡部包括相对于所述第二介电层具有蚀刻选择性的材料。
9.根据权利要求1所述的半导体存储器装置，其中，所述多个通孔的所述柱部分和所述延伸部分由相同的材料制成。
10.根据权利要求1所述的半导体存储器装置，其中，所述柱部分包括单一材料。
11.根据权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括：
接触插塞，所述接触插塞在所述联接区域中在所述第一方向上穿过所述堆叠结构。
12.根据权利要求11所述的半导体存储器装置，其中，所述多个通孔和所述接触插塞包括相同的材料。
13.根据权利要求1所述的半导体存储器装置，其中，所述柱部分包括：
第一层，所述第一层由第一材料形成并且具有中央区域开放的圆柱形壳体的形状；以及
第二层，所述第二层设置在所述第一层的开放的所述中央区域中，并且由与所述第一材料不同的第二材料形成。
14.根据权利要求13所述的半导体存储器装置，其中，所述第一层包括介电材料，并且所述第二层包括导电材料。
15.根据权利要求13所述的半导体存储器装置，所述半导体存储器装置还包括：
接触插塞，所述接触插塞由所述第二材料形成，并且在所述联接区域中在所述第一方向上穿过所述堆叠结构。
16.根据权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括：
逻辑结构，所述逻辑结构包括逻辑电路，所述逻辑结构设置在所述第一基板与被设置在所述第一基板下方的第二基板之间；以及
接触插塞，所述接触插塞在所述联接区域中在所述第一方向上穿过所述堆叠结构和所述第一基板，所述接触插塞与所述逻辑电路联接。
17.根据权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括：
多个沟道，所述多个沟道在所述第一方向上穿过与所述多个第一介电层交替堆叠的所述多个电极层；
多个位线，所述多个位线设置在所述堆叠结构上方并且通过位线接触件联接到所述多个沟道；
第一焊盘，所述第一焊盘设置在所述位线上方并且联接到所述多个位线中的一个；
外部焊盘，所述外部焊盘设置在所述第一基板的底表面下方，所述第一基板的设置有所述堆叠结构的所述顶表面与所述第一基板的所述底表面相背离；
接触插塞，所述接触插塞通过在所述联接区域中在所述第一方向上穿过所述堆叠结构和所述第一基板而联接所述第一焊盘和所述外部焊盘；以及
逻辑结构，所述逻辑结构包括设置在第二基板上方的逻辑电路以及与所述逻辑电路联接并且结合到所述第一焊盘的第二焊盘。
18.一种用于制造半导体存储器装置的方法，所述方法包括以下步骤：
在第一基板上交替堆叠多个第一介电层和多个第二介电层；
形成多个垂直孔，所述多个垂直孔在垂直于所述第一基板的顶表面的第一方向上延伸穿过交替堆叠的所述第一介电层和所述第二介电层；
通过去除所述第二介电层的与所述垂直孔的侧壁相邻的部分来形成多个凹部；
通过在所述垂直孔和所述多个凹部中形成蚀刻阻挡部来限定联接区域；
去除在所述联接区域外部的所述第二介电层；以及
在所述联接区域外部在去除了所述第二介电层的空间中形成电极层。
19.根据权利要求18所述的方法，所述方法还包括以下步骤：
连接从相邻的所述垂直孔延伸的所述多个凹部。
20.根据权利要求18所述的方法，其中，从相邻的所述垂直孔延伸的所述多个凹部不彼此连接，并且所述多个第二介电层的一部分保留在从所述相邻的所述垂直孔延伸的所述多个凹部之间。
21.一种半导体存储器装置，所述半导体存储器装置包括：
堆叠结构；以及
多个通孔，所述多个通孔穿过所述堆叠结构并设置在联接区域的边缘处，
其中，所述堆叠结构在所述联接区域中包括与多个第二介电层交替堆叠的多个第一介电层，并且在所述联接区域外部包括与所述多个第一介电层交替堆叠的多个电极层，并且
其中，所述多个通孔中的每一个包括：
柱部分，所述柱部分在第一方向上穿过所述堆叠结构，所述第一方向是所述多个第一介电层与所述多个第二介电层交替堆叠的方向；以及
多个延伸部分，所述多个延伸部分在与所述第二介电层相同的层处从所述柱部分的侧表面沿径向方向延伸并且垂直于所述第一方向。
22.根据权利要求21所述的半导体存储器装置，其中，相邻的所述通孔的所述柱部分以第一间隔彼此间隔开，并且所述相邻的所述通孔的所述延伸部分彼此接触。
23.根据权利要求21所述的半导体存储器装置，其中，相邻的所述通孔的所述柱部分以第一间隔彼此间隔开，并且所述相邻的所述通孔的所述延伸部分以小于所述第一间隔的第二间隔彼此间隔开。
24.根据权利要求21所述的半导体存储器装置，其中，所述通孔设置在所述联接区域的所有边缘处。
25.根据权利要求21所述的半导体存储器装置，所述半导体存储器装置还包括：
多个狭缝，所述多个狭缝划分所述堆叠结构，
其中，所述通孔在所述狭缝之间设置在所述联接区域的面对所述狭缝的边缘处，并且不设置在所述联接区域的不面对所述狭缝的边缘处。
26.根据权利要求25所述的半导体存储器装置，其中，在相邻的所述狭缝之间，所述多个通孔构成一对通孔行。
27.根据权利要求26所述的半导体存储器装置，其中，在所述狭缝的延伸方向上，所述联接区域的两个边缘被限定为向内远离所述通孔行的两端。
28.根据权利要求21所述的半导体存储器装置，其中，所述通孔由相对于所述第二介电层具有蚀刻选择性的材料制成。
29.根据权利要求21所述的半导体存储器装置，其中，所述通孔的所述柱部分和所述延伸部分由相同的材料制成。
30.根据权利要求21所述的半导体存储器装置，其中，所述柱部分由单一材料制成。
31.根据权利要求21所述的半导体存储器装置，所述半导体存储器装置还包括：
接触插塞，所述接触插塞在所述联接区域中在所述第一方向上穿过所述堆叠结构。
32.根据权利要求31所述的半导体存储器装置，其中，所述通孔与所述接触插塞由相同的材料制成。
33.根据权利要求21所述的半导体存储器装置，其中，所述柱部分包括：
第一层，所述第一层具有中央区域开放的圆柱形壳体的形状；以及
第二层，所述第二层设置在所述第一层的开放的所述中央区域中，并且由与所述第一层的材料不同的材料制成。
34.根据权利要求33所述的半导体存储器装置，其中，所述第一层包括介电材料，并且所述第二层包括导电材料。
35.根据权利要求33所述的半导体存储器装置，所述半导体存储器装置还包括：
接触插塞，所述接触插塞在所述联接区域中在所述第一方向上穿过所述堆叠结构，
其中，所述第二层与所述接触插塞由相同的材料制成。
36.根据权利要求21所述的半导体存储器装置，所述半导体存储器装置还包括：
逻辑结构，所述逻辑结构设置在所述堆叠结构和所述多个通孔下方，所述逻辑结构包括逻辑电路；以及
接触插塞，所述接触插塞在所述联接区域中在所述第一方向上穿过所述堆叠结构，所述接触插塞与所述逻辑电路联接。
37.根据权利要求21所述的半导体存储器装置，所述半导体存储器装置还包括：
多个沟道，所述多个沟道在第一方向上穿过与所述多个第一介电层交替堆叠的所述多个电极层；
多个位线，所述多个位线设置在所述堆叠结构和所述多个通孔上方并且通过位线接触件联接到所述多个沟道；
第一焊盘，所述第一焊盘设置在所述位线上方，并且联接到所述多个位线中的一个；
外部焊盘，所述外部焊盘被设置为与所述第一焊盘间隔开，所述堆叠结构插置在所述外部焊盘与所述第一焊盘之间；
接触插塞，所述接触插塞通过在所述联接区域中穿过所述堆叠结构来联接所述第一焊盘和所述外部焊盘；以及
逻辑结构，所述逻辑结构包括逻辑电路和第二焊盘，所述第二焊盘与所述逻辑电路联接并且结合到所述第一焊盘。
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