TWI512944B - 具有源極和汲極絕緣區域之單電晶體記憶體裝置及其製造方法 - Google Patents

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Description

具有源極和汲極絕緣區域之單電晶體記憶體裝置及其製造方法
本發明係關於一種半導體裝置及其製作方法。更特定而言，本發明係關於一種具有與源極和汲極區域相關聯之絕緣區域的單電晶體記憶體裝置及其製作方法。
一習用動態隨機存取記憶體(DRAM)單元(其係一種揮發性記憶體)通常納含一電容器、一電晶體及互連單元。因應於對越來越輕便之電子裝置的需求，體積小且厚度薄的DRAM單元之整合度已變得更高。亦即，在一有限空間內形成盡可能多的DRAM。然而，用於高度地整合DRAM單元之技術面臨若干限制。
例如，一典型的DRAM單元電容器包括上和下電極、及一電容器介電層。上與下電極共享一重疊區域，而電容器介電層定位於上與下電極之間。電容器之電容與重疊區域之大小成正比，而與重疊區域之厚度成反比。因此需要一用於形成電容器之最小面積。
已開發出一種單電晶體浮體DRAM單元，其包括一用於儲存資料之浮體區域。由於不存在電容器，因此該單電晶體浮體DRAM單元之整合度可高於具有電容器之常見DRAM單元。
一種無電容器的單電晶體DRAM單元(例如)闡述於一由R.RANICA所著之標題為"Scaled IT-bulk Devices Built with CMOS 90nm Technology for Low-cost eDRAM Applications"(IEEE Symposium on VLSI Technology Digest of Technical Papers,pp.38-39(2005))的文章中。本文中之圖1係一類似於RANICA文章中所揭示之單電晶體DRAM單元之單電晶體DRAM單元的剖面視圖。
參見圖1，一半導體基板1包括一深n型阱3及一設置於深n型阱3中之口袋式p型阱5。一隔離層7設置於口袋式p型阱5之一預定區域內，以界定口袋式p型阱5之一有源層5a。隔離層7經由口袋式p型阱5與深n型阱3接觸。因此，有源區域5a用作一電浮動式塊材區域，其被隔離層7及深n型阱3所包裹。
源極和汲極區域16s及16d分別設置於塊材區域5a之兩端中，且一閘極圖案10設置於源極與汲極區域16s與16d之間的塊材區域5a上。閘極圖案10包括依序疊置之一閘極絕緣層8及閘電極9。一間隔物13可設置於閘極圖案10之一側壁上。源極區域16s可包括一與閘極圖案10間隔開的經重度摻雜的源極區域15s、及一自經重度摻雜的源極區域15s延伸之經輕度摻雜的源極區域11s。同樣地，汲極區域16d可包括一與閘極圖案10間隔開的經重度摻雜的汲極區域15d、及一自經重度摻雜的汲極區域15d延伸之經輕度摻雜的汲極區域11d。輕度摻雜的源極和汲極區域11s及11d可設置於間隔物13之下。
根據RANICA，源極和汲極區域16s及16d在厚度上淺於有源區域5a，即該塊材區域，如圖1中所圖解說明。因此，塊材區域5a亦可延伸於源極和汲極區域16s及16d之 下。因此，在一程式作業期間，儲存於塊材區域5a中之電洞的數量最大化。然而，儲存於塊材區域5a中之電洞可在程式作業後與源極和汲極區域16s及16d中的電子再結合，並在一短時間段內擦除。換言之，圖1中所示之單電晶體DRAM單元具有不佳的資料保持特性。
此外，當源極與汲極區域16s與16d具有大的結面積時，源極與汲極區域16s與16d之接面電容Cs及Cd亦增大。因此，電連接至汲極區域16d之位元線的負載電容增大，此可導致單電晶體DRAM單元之資料感測冗裕及運作速度的減小。
單電晶體浮體DRAM裝置之另一實例揭示於SHINO之標題為"Semiconductor Device and Method of Fabricating the Same"之第2006/0049444號美國專利申請公開案中。根據SHINO，一具有一單晶結構之浮體設置於一半導體基板上。該浮體具有一能夠儲存過剩電洞之擴展式結構，但該等過剩電洞可容易經由源極和汲極區域加以擦除。
本發明之一態樣提供一種單電晶體浮體動態隨機存取記憶體(DRAM)裝置，其包括一設置於一半導體基板上的浮體，該浮體具有一過剩載子儲存區域及一設置於該浮體上之閘電極。源極和汲極區域分別設置於該閘電極之兩側上，該源極和汲極區域中之每一者皆接觸該浮體。洩漏屏蔽圖案可設置於該浮體與該源極和汲極區域之間。該等洩漏屏蔽圖案可佈置於該閘電極之外側上，且可接觸該源極 和汲極區域之底面。該等洩漏屏蔽圖案可包括一氧化矽層、一氮化矽層及一氮氧化矽層中之至少一者。
該浮體可定位於該源極與汲極區域之間，且可側向延伸於該等洩漏屏蔽圖案之下。該浮體可包括一具有p型雜質離子之單晶半導體層。該浮體之過剩載子儲存區域之寬度可大於該閘電極之寬度。
該DRAM裝置可進一步包括一設置於該半導體基板與該浮體之間的隱埋絕緣層、及一界定該浮體之隔離層，其中該等洩漏屏蔽圖案接觸該隔離層。此外，該半導體基板可經組態以充當一後閘電極。
本發明之另一態樣提供一種用於製作一單電晶體浮體DRAM裝置之方法，其包括：在一半導體基板中界定一浮體，在該浮體上形成一閘極圖案，並在該閘極圖案之兩側上之該浮體中形成洩漏屏蔽圖案。該浮體包括一過剩載子儲存區域，該過剩載子儲存區域可延伸於該等洩漏屏蔽圖案之下及該源極與汲極區域之間。形成該等洩漏屏蔽圖案可包括：使用該閘極圖案作為一遮罩來將氧離子注射至該浮體中以形成暫時圖案，並對該等暫時圖案進行退火。形成該等洩漏屏蔽圖案亦可包括：使用該閘極圖案作為一遮罩來將鍺(Ge)離子注射至該浮體中以形成暫時圖案，蝕刻該等暫時圖案以形成間隙，並以一絕緣層來填充該等間隙。
用於製作該DRAM裝置之方法可進一步包括：在該浮體中該等間隙上方形成源極和汲極區域，並形成源極和汲極 區域與該等洩漏屏蔽圖案接觸。此外，可在形成該閘極圖案前在該浮體上形成一閘極介電層。形成該閘極圖案可包括依序疊置一閘電極、一銲墊氧化物層及一遮罩氮化物層。此外，在該半導體基板中界定該浮體可包括形成一隔離層。
本發明之另一態樣提供一單電晶體記憶體單元，其包括一有源半導體圖案，該有源半導體圖案具有依序疊置於一半導體基板上且與該半導體基板隔離之一塊材區域及一雜質區域。該記憶體單元亦包括一凹陷區域，該凹陷區域穿過該雜質區域從而將該雜質區域劃分成彼此分開之一源極區域及一汲極區域，其中該凹陷區域包括分別毗鄰於該源極和汲極區域之第一及第二側壁。一第一絕緣區域定定位於該源極區域與該塊材區域之間，並與該凹陷區域之該第一側壁分開，且一第二絕緣區域定位於該汲極區域與該塊材區域之間，並與該凹陷區域之該第二側壁分開。該第一絕緣區域及該第二絕緣區域中之每一者皆可包括一空白空間或一絕緣層圖案中之一者。一閘電極定位於該凹陷區域內。
該雜質區域之一導電類型可不同於該塊材區域之一導電類型。該塊材區域可包括一下塊材區域及一上塊材區域，該下塊材區域具有一高於該上塊材區域之雜質濃度。另外，該塊材區域可包括：一第一塊材區域，其延伸於該第一絕緣區域與該第一側壁之間；及一第二塊材區域，其延伸於該第二絕緣區域與該第二側壁之間。此外，該閘電極 可包括一延伸於該雜質區域之一上表面上方的凸出部分，且一間隔物可覆蓋該閘電極之該凸出部分之側壁。該第一和第二塊材區域可與該間隔物對齊。一閘極絕緣層可定位於該閘電極與該凹陷區域之該第一和第二側壁之間。此外，一絕緣層可覆蓋該半導體基板、該源極和汲極區域及該閘電極。該記憶體單元可進一步包括一後閘極互連，該後閘極互連設置於該絕緣層上，且經由一穿過該絕緣層之後閘極接觸孔電連接至該半導體基板。
本發明之再一態樣提供一種用於製作單電晶體記憶體單元之方法，其包括在一半導體基板上形成一被一隔離層包裹之有源半導體圖案，該半導體圖案包括依序疊置之一塊材區域及一雜質區域。該方法進一步包括：形成一閘極圖案，其穿過該雜質區域以將該雜質區域劃分成彼此分開之一源極區域及一汲極區域；並在該閘極圖案之側壁上形成間隔物。使用該閘極圖案及該等間隔物作為離子注射遮罩來將犧牲雜質離子注射至該塊材區域中，以分別在該源極和汲極區域之下形成第一及第二犧牲雜質層。該等犧牲雜質離子可係矽鍺離子。該隔離層經蝕刻以暴露該第一及第二犧牲雜質層，且該第一及第二犧牲雜質層經移除以形成分別暴露該源極和汲極區域之底面之第一和第二底切區域。一絕緣層形成於具有該第一和第二底切區域之該半導體基板上。
形成該有源半導體圖案可包括：製備一絕緣體上矽(SOI)基板，該基板包括依序疊置之一支承基板、一隱埋 絕緣層及一半導體本體層；在該半導體本體層之一預定區域中形成一與該隱埋絕緣層接觸之隔離層以界定一被隔離的半導體本體圖案；並在該半導體本體圖案之一上部分中形成該雜質區域以在該雜質區域之下界定該塊材區域。此外，形成該有源半導體圖案可包括：製備一SOI基板，其具有依序疊置之一支承基板、一隱埋絕緣層及一半導體本體層；於該半導體本體層之一上部分中形成該雜質層以在該雜質層之下界定該塊材層；並在該雜質層及該塊材層之預定部分中形成一接觸該隱埋絕緣層之隔離層以界定一包括該塊材區域及該雜質區域之被隔離的半導體本體圖案。
形成該閘極圖案可包括：形成一覆蓋該雜質區域及該隔離層之遮罩圖案，該遮罩圖案在該雜質區域上界定一開孔；藉由使用該遮罩圖案作為一蝕刻遮罩來蝕刻該雜質區域及該塊材區域從而形成一凹陷區域，該凹陷區域將該雜質區域劃分成該源極和汲極區域；形成一覆蓋該凹陷區域之一底面及側壁之閘極絕緣層；在該凹陷區域內之該閘極絕緣層上形成依序疊置之一閘電極及一蓋頂絕緣層；並移除該掩模圖案以暴露該閘電極及該蓋頂絕緣層圖案。
該第一和第二犧牲雜質層可經形成以具有位於該塊材區域上之底面，且可界定一位於該第一犧牲雜質層與該凹陷區域之間的第一塊材區域及一介於該第二犧牲雜質層與該凹陷區域之間的第二塊材區域。該絕緣層可經形成以在該第一及第二底切區域中保留空白空間，或填充該第一及第二底切區域。該方法可進一步包括：圖案化該絕緣層且形 成一後閘極接觸孔以暴露該半導體基板，並形成一經由該後閘極接觸孔電連接至該半導體基板之後閘極互連。
現在，將參照顯示本發明實例性實施例之附圖，更全面地說明本發明。不過，本發明亦可以各種不同之形式來體現，而不應視為僅限於所示實施例。更確切地說，此等實施例僅定位為用於向熟習此項技術者傳送本發明概念的實例。因此，未就本發明之某些實施例闡述習知製程、元件及技術。在該等附圖及書面說明中，相同之參考編號將用來指代相同或相似之元件。
在附圖中，為清楚起見，可放大層或區域之厚度。而且，當一層被闡述為形成於另一層或一基板上時，此意味著該層可形成於該另一層或該基板上，或一第三層可定位於該層與該另一層或該基板之間。
圖2係一根據本發明之一第一實例性實施例之單電晶體浮體動態隨機存取記憶體(DRAM)裝置之剖面視圖。
參見圖2，一浮體55位於一半導體基板51上。一閘電極63可設置於浮體55上，且源極和汲極區域73可定位於閘電極63之兩側上。源極和汲極區域73可與浮體55接觸。洩漏屏蔽圖案71'可設置於浮體55與源極和汲極73之間。一過剩載子儲存區域55S可包括於浮體55中。
半導體基板51可(例如)係一單晶矽晶圓，且浮體55可(例如)係一由單晶矽形成之半導體層。p或n型雜質離子可已注射至浮體55中。此外，該等雜質離子可在浮體55中顯示 一漸變的離子分佈。例如，該等p型雜質離子可朝浮體55之一表面方向逐漸降低濃度。
假定浮體55具有p型雜質離子，下文將闡述該裝置。一隱埋絕緣層52可定位於半導體基板51與浮體55之間。在此種情況下，隱埋絕緣層52可覆蓋半導體基板51。隱埋絕緣層52可係一絕緣層，例如一氧化矽層。隱埋絕緣層52將浮體55與半導體基板51隔離。
一界定浮體55之隔離層53定位於隱埋絕緣層52上，且可包裹浮體55。隔離層53可係一絕緣層，例如一氧化矽層，一氮化矽層、一氮氧化矽層或其一組合。
一閘極介電層61可定位於浮體55與閘電極63之間。閘極介電層61可(例如)係一氧化矽層或一高k介電層。
一遮罩氮化物層67可設置於閘電極63上。一銲墊氧化物層65可定位於閘電極63與遮罩氮化物層67之間。依序疊置之閘電極63、銲墊氧化物層65及遮罩氮化物層67可構成一閘極圖案。閘電極63可由一導電層(例如一多晶矽層、一金屬矽化物層、一金屬層或其一組合)形成。遮罩氮化物層67可係一氮化物層，例如一氮化矽層。銲墊氧化物層65可係一氧化矽層。
源極和汲極區域73可包括具有不同於浮體55之導電類型的雜質離子。例如，當浮體55具有該等p型雜質離子時，源極和汲極區域73可包括n型雜質離子。源極和汲極區域73可設置於閘電極63兩側上。此外，源極與汲極區域73可定位成彼此面對相距一空間或距離，在此種情況，浮體55 之至少一部分可定位於該空間內之源極與汲極區域73之間。
洩漏屏蔽圖案71'可設置於源極和汲極73之下。在此種情況下，浮體55可延伸於洩漏屏蔽圖案71'之下。洩漏屏蔽圖案71'可佈置於閘電極63外側上。洩漏屏蔽圖案71'可係絕緣層，例如氧化矽層。
因此，浮體55可定位於彼此面對的源極與汲極73之間，且延伸於洩漏屏蔽圖案71'之下。此外，浮體55可具有一大於閘電極63之寬度。過剩載子儲存區域55S同樣可具有一大於閘電極63之寬度。
源極和汲極區域73中之一者電連接至一源極線S，且源極和汲極區域73之中另一者電連接至一汲極線D。閘電極63電連接至一閘極線G。此外，半導體基板51可電連接至一後閘極線BG。於一實施例中，源極線S可連接至一接地端子，汲極線D可係一位元線，且閘極線G可係一字線。
現將解釋在一根據本發明之第一實例性實施例之浮體DRAM裝置中儲存資料(亦即一寫入操作)。可對閘電極63施加一高於一臨限電壓(Vt)之閘極程式電壓，且可對汲極線D施加一位元程式電壓。可將源極線S接地。該位元程式電壓可係一正電壓。
在此種情況下，藉由碰撞電離在浮體55中產生電子-電洞對(EHP)。藉由碰撞電離產生之電子可流過汲極線D，而藉由碰撞電離產生之電洞可積聚在過剩載子儲存區域55S中。亦即，過剩電洞積聚在過剩載子儲存區域55S中。積 聚於過剩載子儲存區域55S中之過剩電洞改變臨限電壓(Vt)。
然而，源極和汲極區域73與浮體55之一接觸表面可因洩漏屏蔽圖案71'而最小化。換言之，洩漏屏蔽圖案71'可用來阻斷該等過剩電洞之一洩漏路徑。因此，洩漏屏蔽圖案71'可用來延長該等過剩電洞在過剩載子儲存區域55S中保持之時間。因此，根據本發明之第一實例性實施例，積聚在過剩載子儲存區域55S中之過剩電洞之保持時間得到顯著增加。
此外，可對後閘極線BG施加一後閘極電壓，以使半導體基板51能夠充當一後閘極，從而進一步延長該等過剩電洞之保持時間。
浮體DRAM裝置之擦除作業可藉由下述方式來實施：對閘電極63施加一高於臨限電壓(Vt)之閘極程式電壓，並對汲極線D施加一位元擦除電壓。可將源極線S接地。該位元擦除電壓可係一負電壓。積聚在過剩載子儲存區域55S中之過剩電洞可藉由該擦除作業來加以擦除。
浮體DRAM裝置之讀取作業可藉由下述來實施：向閘電極63施加一低於該閘極程式電壓之閘極讀取電壓，並向汲極線D施加一位元讀取電壓。可將源極線S接地。一流動於源極線S與汲極線D之間的電流量可相依於該等過剩電洞之存在或不存在而不同。儲存於浮體DRAM裝置中之資料可藉由感測流動於源極線S與汲極線D之間的電流量來加以讀出。
圖3係一根據本發明一第二實例性實施例之單電晶體浮體DRAM裝置之剖面視圖。
參見圖3，一浮體155位於一半導體基板151上。一閘電極163可設置於浮體155上。源極和汲極區域173可設置於閘電極163之兩側上。源極和汲極區域173可與浮體155接觸。洩漏屏蔽圖案171'可定位於浮體155與源極和汲極區域173之間。一過剩載子儲存區域155S可設置於浮體155中。
半導體基板151可(例如)係一單晶矽晶圓。浮體155可(例如)係一由單晶矽形成之半導體層。p型雜質離子可注射至浮體155中。該等p型雜質離子可朝浮體155之一表面方向降低濃度。
一隱埋絕緣層152可定位於半導體基板151與浮體155之間。一界定浮體155之隔離層153可位於隱埋絕緣層152上。一閘極介電層161可定位於浮體155與閘電極163之間。依序疊置之一銲墊氧化物層165及一遮罩氮化物層167可設置於閘電極163上。
源極和汲極區域173可包括具有不同於浮體155之導電類型的雜質離子。例如，當浮體155具有p型雜質離子時，源極和汲極區域173可包括n型雜質離子。源極和汲極區域173可分別設置於閘電極163兩側上。此外，源極和汲極區域173可定位成彼此面對相距一空間或距離。在此種情況下，浮體155之至少一部分可定位於該空間內之源極與汲極區域173之間。
一覆蓋源極和汲極區域173之側壁的層間絕緣層177可包 括於半導體基板151上方。於一實施例中，層間絕緣層177及遮罩氮化物層167之頂表面可暴露於同一平面上。層間絕緣層177可係一絕緣層，例如一氧化矽層、一氮化矽層、一氮氧化矽層或其一組合。
層間絕緣層177可延伸於源極和汲極區域173與浮體155之間，且因此充當設置於源極和汲極區域173之下的洩漏屏蔽圖案171'。於所繪示實施例中，浮體155可貫穿洩漏屏蔽圖案171'。洩漏屏蔽圖案171'可佈置於閘電極163之外側上。洩漏屏蔽圖案171'可由一絕緣層(例如一氧化矽層、一氮氣矽層、一氮氧化矽層或其一組合)形成。
因此，浮體155可定位於彼此面對的源極與汲極區域173之間且延伸於洩漏屏蔽圖案171'之下。浮體155可在寬度上大於閘電極163。過剩載子儲存區域155S同樣可在寬度上大於閘電極163。
源極和汲極區域173中之一者電連接至一源極線S，而源極和汲極區域173中之另一者電連接至一汲極線D。閘電極163電連接至一閘極線G。此外，半導體基板151可電連接至一後閘極線BG。於一實施例中，源極線S可連接至一接地端子，汲極線D可係一位元線，而閘極線G可係一字線。
根據本發明之第二實例性實施例之浮體DRAM裝置中之一寫入操作可包括：對閘電極163施加一高於一臨限電壓(Vt)之閘極程式電壓，並對汲極線D施加一位元程式電壓。可將源極線S接地。該位元程式電壓可係一正電壓。
在此種情況下，可藉由碰撞電離在浮體155中產生電子-電洞對(EHP)。藉由碰撞電離產生之電子可流過汲極線D，而藉由碰撞電離產生之電洞可積聚於過剩載子儲存區域155S中。亦即，過剩電洞積聚於過剩載子儲存區域155S中。積聚於過剩載子儲存區域155S中之過剩電洞改變臨限電壓(Vt)。
然而，源極和汲極區域173與浮體155之一接觸表面可因洩漏屏蔽圖案171'而最小化。換言之，洩漏屏蔽圖案171'可用來阻斷該等過剩電洞之一洩漏路徑。因此，洩漏屏蔽圖案171'延長該等過剩電洞在過剩載子儲存區域155S中的保持時間。因此，根據本發明之第二實例性實施例，積聚於過剩載子儲存區域155S中之過剩電洞之保持時間得到顯著增加。
圖4係一根據本發明之一第三實例性實施例之單電晶體記憶體單元之平面圖，且圖5係一沿圖4中線I-I'截取之剖面視圖。
參見圖4及5，一隱埋絕緣層253疊置於一半導體基板251上，且一有源半導體圖案255a位於隱埋絕緣層253之一部分上。半導體基板251可(例如)由一絕緣體上矽(SOI)基板之一支承基板形成。有源半導體圖案255a可包括依序疊置之一塊材區域255c及一雜質區域(其用於提供下文所述之一源極區域261s及一汲極區域261d)。該雜質區域可具有一不同於塊材區域255c之導電類型。例如，當塊材區域255c係由p型半導體形成時，該雜質區域可由n型半導體形 成。
一凹陷區域R穿過該雜質區域並延伸至塊材區域255c中。凹陷區域R將該雜質區域劃分成彼此間隔開之一源極區域261s及一汲極區域261d。換言之，凹陷區域R之一深度可大於該雜質區域(亦即，源極和汲極區域261s和261d)之厚度，但小於有源半導體圖案255a之總厚度。此外，凹陷區域R包括分別毗鄰於源極和汲極區域261s和261d之第一和第二側壁SW1和SW2。
凹陷區域R可包含一絕緣閘電極269g，該絕緣閘電極藉由一閘極絕緣層267與有源半導體圖案255a隔離。換言之，閘極絕緣層267可定位於絕緣閘電極269g與凹陷區域R之第一和第二側壁SW1和SW2之內壁之間。此外，絕緣閘電極269g可向上延伸超出源極和汲極區域261s和261d之頂表面。在此種情況下，間隔物271可設置於被隔離的閘電極269g之凸出部分之側壁上。有源半導體圖案255a、絕緣閘電極269g、間隔物271及隱埋絕緣層253可覆蓋有一絕緣層277。
絕緣層277之一第一絕緣區域277s可設置於源極區域261s與塊材區域255c之間，且一第二絕緣區域277d可設置於汲極區域261d與塊材區域255c之間。第一和第二絕緣區域277s和277d分別與源極和汲極區域261s和261d之底面接觸。此外，第一和第二絕緣區域277s和277d可與凹陷區域R之第一及第二內壁SW1和SW2間隔開一特定距離D。因此，一第一塊材區域255b'設置於第一絕緣區域277s與第一 側壁SW1之間，且一第二塊材區域255b"設置於第二絕緣區域277d與第二側壁SW2之間。因此，第一和第二塊材區域255b'和255b"可具有與特定距離D相同之寬度。當包括間隔物271時，第一和第二塊材區域255b'和255b"可與間隔物271自動對齊從而具有與間隔物271相同之寬度。
第一和第二絕緣區域277s和277d可係空白空間或絕緣層圖案。塊材區域255c包括第一和第二塊材區域255b和255b"，以及一基礎塊材區域259，基礎塊材區域259設置於絕緣區域277s和277d、第一和第二塊材區域255b'和255b"及凹陷區域R之下。
塊材區域255c可包括下和上塊材區域。下塊材區域可具有一高於上塊材區域之雜質濃度。第一和第二絕緣區域277s和277d可具有與上塊材區域相同之厚度。在此種情況下，絕緣區域277s和277d之頂表面可與源極和汲極區域261s和261d之底面接觸，且絕緣區域277s和277d之底面可與基礎塊材區域259之一頂表面接觸。換言之，下塊材區域可對應於圖5之基礎塊材區域259，且上塊材區域可對應於圖5之第一及第二塊材區域255b'和255b"。或者，第一及第二絕緣區域277s和277d可薄於或厚於該上塊材區域。在任何情況下，第一和第二絕緣區域277s和277d之頂表面皆與源極和汲極區域261s和261d之底面接觸。
一後閘極互連281b可設置於絕緣層277上。後閘極互連281b可(例如)經由一填充一穿過絕緣層277之後閘極接觸孔278b的後閘極接觸插腳279b電連接至半導體基板251。
圖6係一圖示說明在參照圖4及5所圖示說明之單電晶體記憶單元中儲存資料"1"之程式作業的剖面視圖。僅為了便於闡述該作業，將圖4及5中所圖示說明之單電晶體記憶體單元假定為一n型溝道MOS電晶體單元，且因此應瞭解，可將不同類型的電晶體單元併入所繪示之實施例中，而此並不背離本發明之精神及範疇。
參見圖6，根據本發明之第三實例性實施例之單電晶體記憶體單元可藉由若干種方法來加以程式化。例如，可藉由下述方式來程式化圖4及5中所示之單電晶體記憶體單元：對源極區域261s施加一為0伏特的源極電壓VS ，並對汲極區域261d施加一具有一正脈衝波形之第一汲極電壓VD1 。在施加第一汲極電壓VD1 期間，可對閘電極269g施加一第一閘極電壓VG1 ，並對半導體基板251施加一具有一負電壓之後閘極電壓VB 。
第一閘極電壓VG1 可係一相當於汲極電壓VD 一半的電壓。在此種情況下，碰撞電離出現於汲極區域261d與第二塊材區域255b"之間的一接面處，藉此產生大量電洞及電子。該等電洞儲存於塊材區域255c中以降低圖6之單電晶體記憶體單元之一臨限電壓。
特定而言，當對半導體基板251施加後閘極電壓VB 時，儲存於塊材區域255c中的大多數過剩電洞因一由後閘極電壓VB 所促成之電場而儲存於塊材區域255c之下區域(亦即，基礎塊材區259)中。此外，源極和汲極區域261s和261d之結面積AS及AD可因第一和第二絕緣區域277s和277d之存在而明顯小於(例如)圖1中所示之習用單電晶體記憶體單元之源極和汲極區域16s及16d之結面積。因此，即使在該程式作業後第一汲極電壓VD1 改變至0伏特，亦可顯著減小塊材區域255c中之過剩電洞與源極和汲極261s和261d中之電子之間的再結合路徑，從而增加一保持時間，亦即塊材區域255c中之過剩電洞之資料保持時間。因此，根據所繪示之實施例，資料"1"之保持特性改善。
於另一實施例中，第一閘極電壓VG1 可係一負電壓。在此種情況下，電洞被感應至第二塊材區域255b"中從而促成汲極區域261d與第二塊材區域255b"之間的帶－帶穿隧(BTBT)。在BTBT期間，大量過剩電洞儲存於塊材區域255c中 因此，該程式作業可得以實施。
此外，當塊材區域255c如上文所述包括疊置的上和下塊材區域時，資料"1"之保持特性得到進一步改善。此乃因儲存於塊材區域255c中之大多數過剩電洞無需施加該後閘極電壓便可穩定地儲存於具有比上塊材區相對更大的體積及更高的雜質濃度之下塊材區中。
圖7係一圖示說明一在一根據本發明之一第三實例性實施例之單電晶體記憶體單元中儲存資料"0"之擦除作業的剖面視圖。此處，為了便於說明起見，亦將該單電晶體記憶體單元假定為一n型溝道MOS電晶體單元。
參見圖7，根據本發明之第三實例性實施例之單電晶體記憶體單元可藉由下述方式來加以擦除：對源極區域261s施加一為0伏特之源極電壓Vs ，並對汲極區域261d施加一具有一負脈衝波形之第二汲極電壓VD2 。第二汲極電壓VD2 在一擦除時間T期間可具有一負電壓，而在擦除時間T前一初始狀態期間及在擦除時間T後一保持資料"0"之狀態期間可具有一為0伏特的電壓。此外，可在該擦除作業期間對閘電極269g施加一特定電壓，例如一為0伏特的第二閘極電壓VG2 。
在擦除時間T期間，將塊材區域255c中之電洞注射至汲極區域261d中，以增大圖7之單電晶體記憶體單元之一臨限電壓。因此，該單電晶體記憶體單元可具有對應於邏輯"0"之資料。
隨後，當第二汲極電壓VD2 在擦除時間T後改變至0伏特時，可改變塊材區域255c(亦即，一溝道區域)之一表面電位。換言之，當該溝道區域在擦除時間T期間具有一第一表面電位時，該溝道區域可在擦除時間T後具有一不同於第一表面電位之第二表面電位。在此種情況下，第一與第二表面電位之間的差可分別根據源極和汲極區域261s和261d中之接面電容Cs'及Cd'的量值而變化。特定而言，隨著源極和汲極接面電容Cs'及Cd'減小，第一與第二表面電位之間的差亦減小。
根據本發明之單MOS電晶體之源極和汲極接面電容Cs'及Cd'因第一和第二絕緣區域277s和277d之存在而明顯小於例如圖1中所示之習用單電晶體記憶體單元之源極和汲極接面電容Cs及Cd。因此，在例如使用針對圖7所述之方法擦除圖1之習用單電晶體記憶體單元後，該習用單電晶體記憶體單元之溝道區域可具有一高於第二表面電位之第三表面電位。因此，應瞭解，在擦除該單電晶體記憶體單元前與後的臨限電壓差進一步增大，乃因該擦除作業後的溝道區域之表面電位減小。因此，在擦除根據本發明之單電晶體記憶體單元前與後的臨限電壓差可高於圖1中所示之習用單電晶體記憶體單元之臨限電壓差。因此，本實施例之單電晶體記憶體單元顯示一大於圖1中所示之習用單電晶體記憶體單元的感測冗裕。
此外，在該擦除作業後，可對閘電極269g連續施加一特定電壓，例如0伏特。在此種情況下，第二塊材區域255b'可完全或部分空乏。因此，即使對汲極區域261d施加一正電壓，亦有效地阻止第二塊材區域255b"與汲極區域261d之間的BTBT現象。
當在該擦除作業後汲極區域261d之一接面處出現BTBT時，過剩電洞被注射至塊材區域255c中，且因此可重新程式化圖7之單電晶體記憶體單元。然而，根據該實施例，被擦除的單電晶體記憶體單元之穿隧現象如上文所述受到抑制，從而改良被擦除的單電晶體記憶體單元的資料保持特性。特定而言，當第二塊材區域255b"之寬度減小時，第二塊材區域255b"可完全空乏。在此種情況下，可進一步抑制汲極區域261d之一接面處的BTBT得到。
圖8－11係圖示說明一用於製作一根據本發明之第一實例性實施例之單電晶體浮體DRAM裝置之方法的剖面視圖。
參見圖8，可在一半導體基板51上形成一隱埋絕緣層52以覆蓋半導體基板51。隱埋絕緣層52可(例如)由一氧化矽層形成。可在隱埋絕緣層52上形成一浮體55及一隔離層53。
浮體55可(例如)係一由單晶矽形成之半導體層。可將p或n型雜質離子注射至浮體55中。雜質離子可在浮體55中顯示一漸變離子分佈。例如，p型雜質離子可朝浮體55之一表面方向降低濃度。
假定浮體55具有p型雜質離子，下文將闡述該製作方法。可形成隔離層53以包裹浮體55。隔離層53可係一絕緣層，例如一氧化矽層、一氮化矽層、一氮氧化矽層或其一組合。可藉由一習知淺溝槽隔離(STI)方法來形成隔離層53。或者，可使用一絕緣體上矽(SOI)晶圓來形成浮體55及隔離層53。
參見圖9，可形成一閘極介電層61以覆蓋浮體55之至少一部分。閘極介電層61可(例如)係一氧化矽層或一高k介電層。在一實施例中，可形成閘極介電層61以覆蓋浮體55及隔離層53之至少一部分二者。
可在閘極介電層61上形成一橫越浮體55之閘極圖案。該閘極圖案可由依序彼此疊置之一閘電極63、一銲墊氧化物層65及一遮罩氮化物層67形成。閘電極63可(例如)係一由一多晶矽層、金屬矽化物層、一金屬層或其一組合形成之導電層。遮罩氮化物層67可(例如)係一由一氮化矽層形成之氮化物層。銲墊氧化物層65可(例如)係一氧化矽層。當閘電極63係由多晶矽形成，遮罩氮化物層67係由氮化矽形成時，銲墊氧化物層63可用來減輕因多晶矽層與氮化矽層之間的熱膨脹係數差而引起的應力。
參見圖10，可使用該閘極圖案作為一離子注射遮罩來將氧離子OX注射至浮體55中，從而形成暫時圖案71。可使用各種角度及能量來實施該氧離子注射。
暫時圖案71可形成於該閘極圖案之兩側上，並佈置於該閘極圖案之外側上。此外，暫時圖案71可本地形成於浮體55中一預定深度處。亦即，浮體55可經形成以保留在暫時圖案71之下。暫時圖案71之一個表面可經形成以與隔離層53接觸。遮罩氮化物層67可用來阻止氧離子注射至閘電極63中。
參見圖11，具有暫時圖案71之半導體基板51可經退火以形成洩漏屏蔽圖案71'。當對半導體基板51進行退火時，暫時圖案71中之氧離子與矽反應，從而形成一氧化矽層。因此，洩漏屏蔽圖案71'可由該氧化矽層形成。因此，洩漏屏蔽圖案71'之位置通常與暫時圖案71相同，例如佈置於該閘極圖案且因此閘電極63之外側上。
使用該閘極圖案作為一離子注射遮罩來將雜質離子注射至浮體55中，從而形成源極和汲極區域73。當浮體55具有p型雜質離子時，源極和汲極區域73可藉由注射n型雜質離子來形成。
源極和汲極區域73可分別形成於閘電極63之兩側上。此外，源極和汲極區域73可形成為彼此面對相距一距離或間 隔。在此種情況下，浮體55之至少一部分可保留在源極與汲極區域73之間的空間中。源極和汲極區域73與浮體55可彼此接觸。
源極和汲極區域73可形成於洩漏屏蔽圖案71'上，且浮體55之至少一部分可保留在洩漏屏蔽圖案71'之下。因此，可將浮體55定位於源極與汲極區域73之間，以及洩漏屏蔽圖案71'之下。浮體55可形成成具有一大於閘電極63之寬度。
如參照圖2所述，可在浮體55中形成一過剩載子儲存區域55S。過剩載子儲存區域55S亦可具有一大於閘電極63之寬度。
源極和汲極區域73與浮體55之一接觸表面可因洩漏屏蔽圖案71'而得以最小化。亦即，洩漏屏蔽圖案71'用來阻斷過剩電洞之一洩漏路徑。因此，洩漏屏蔽圖案71'延長過剩電洞在過剩載子儲存區域55S中保留的時間。
隨後，可藉由習知之半導體裝置製作製程(例如形成位元線及插腳)來形成一單電晶體浮體DRAM裝置。
圖12-15係圖示說明一用於製作一根據本發明之第二實例性實施例之單電晶體浮體DRAM裝置之方法的剖面視圖。
參見圖12，可藉由與上文參照圖8所述相同之方法在一半導體基板151上形成一隱埋絕緣層152、一浮體155及一隔離層153。可形成一覆蓋浮體155之閘極介電層161。如上文參照圖9所述，可在閘極介電層161上形成一橫越浮體155之閘極圖案。該閘極圖案可由依序疊置之一閘電極163、一銲墊氧化物層165及一遮罩氮化物層167形成。
如圖12中所示，使用該閘極圖案作為一離子注射遮罩來將鍺(Ge)離子注射至浮體155中，從而形成暫時圖案171。可使用各種角度及能量來實施該Ge離子注射。暫時圖案171可形成於該閘極圖案之兩側上，在此種情況下，暫時圖案171可佈置於該閘極圖案之外側上。此外，暫時圖案171可本地形成於浮體155中一預定深度處，以使浮體155之至少一部分可保留在暫時圖案171之下。暫時圖案171之一側可經形成以與隔離層153接觸。遮罩氮化物層167阻止該等Ge離子注射至閘電極163中。
參見圖13，在半導體基板151上形成一遮罩圖案175。遮罩圖案175可形成具有一暴露隔離層153之開孔175H。遮罩圖案175可(例如)由一光阻劑層或一硬遮罩層形成。
可使用遮罩圖案175作為一蝕刻遮罩來蝕刻隔離層153直到暴露暫時圖案171為止。因此，浮體155及暫時圖案171可暴露於開孔175H中。
可藉由移除暫時圖案171來形成間隙171G。間隙171G可藉由一在暫時圖案171與浮體155之間具有蝕刻選擇性之各向同性蝕刻過程來形成。
如上所述，在暫時圖案171中，可維持Ge離子注射至該單晶矽中之狀態。在此種情況下，往其中注射Ge離子之單晶矽可(例如)具有一比浮體155高100倍的蝕刻速率。然後，可移除遮罩圖案175。
參見圖14，可使用該閘極圖案作為一離子注射遮罩來經由間隙171G將雜質離子注射至浮體155中，藉此形成源極及汲極區域173。當浮體155具有p型雜質離子時，源極和汲極區域173可藉由注射n型雜質離子來形成。源極和汲極區域173可分別形成於閘電極163之兩側上。此外，源極和汲極區域173可形成為彼此面對相距一空間或距離。在此種情況下，浮體155可保留在彼此面對的源極與汲極區域173之間的空間中。如上文所提及，浮體155可保留在間隙171G之下。
參見圖15，形成一填充間隙171G覆蓋半導體基板151之層間絕緣層177。層間絕緣層177可(例如)由一氧化矽層、一氧化矽層、一氮氧化矽層或其一組合形成。可藉由對層間絕緣層177進行平坦化來暴露遮罩氮化物層167之一頂表面。在此種情況下，層間絕緣層177及遮罩氮化物層167之頂表面可暴露於大致同一平面上。
填充間隙171G之層間絕緣層177充當洩漏屏蔽圖案171'。亦即，洩漏屏蔽圖案171'可形成於源極和汲極區域173與浮體155之間。
隨後，可藉由習知半導體裝置製作過程(例如位元線及插腳之形成)來製作該單電晶體浮體DRAM裝置。
因此，洩漏屏蔽圖案171'形成於源極和汲極區域173之下。浮體155可保留在洩漏屏蔽圖案171'之下。洩漏屏蔽圖案171'可佈置於閘電極163之外側上。亦即，浮體155可定位於彼此面對之源極與汲極區域173之間，且經形成以延伸於洩漏屏蔽圖案171'之下。浮體155可具有一大於閘電極163之寬度。
如參照圖3所述，一過剩載子儲存區域155S可形成於浮體155中。過剩載子儲存區域155S亦可形成具有一大於閘電極163之寬度。
源極和汲極區域173與浮體155之間的一接觸表面可因洩漏屏蔽圖案171'而得以最小化。換言之，洩漏屏蔽圖案171'用來阻斷該等過剩電洞之一洩漏路徑。因此，洩漏屏蔽圖案171'延長該等過剩電洞在過剩載子儲存區域155S中保留的時間。
圖16至24係沿圖4中線I-I'截取的剖面視圖，其圖示說明用於製作一根據本發明之第三實例性實施例之單電晶體記憶體單元之方法。
參見圖4及16，製備一SOI基板256。SOI基板256可包括：一支承基板251、一形成於支承基極251上之隱埋絕緣層253及一形成於隱埋絕緣層253上之半導體本體層255。支承基板251可係一半導體基板，且半導體本體層255可(例如)係一矽層。
參見圖4及17，在半導體本體層255之一預定區域中形成一隔離層277，以形成一有源區域255r。隔離層257可經形成以與隱埋絕緣層253接觸。因此，有源區域255r可藉由隔離層257及隱埋絕緣層253與支承基板251電隔離。
參見圖4及18，將第一雜質離子注射至有源區域255r之一表面中以形成一雜質區域261。雜質區域261可形成具有 一不同於有源區域255r之導電類型。例如，當有源區域255r係一p型時，雜質區域261可係一n型。將第二雜質離子注射至有源區域255r之一下部分中以形成一塊材區域255c，該塊材區域包括一下塊材區域259及一由下塊材區域259界定之上塊材區域255b(其位於下塊材區域259與雜質區域261之間)。下塊材區域259可形成具有與有源區域255r相同之導電類型。在此種情況下，下塊材區域259可具有一高於上塊材區域255b之雜質濃度。塊材區域255c與雜質區域261構成一有源半導體圖案255a。
或者，有源半導體圖案255a可藉由一不同於上文所述之方法來形成。例如，可省卻用於形成下塊材區域259之過程。此外，在形成隔離層257前，可分別在半導體本體層255之一上表面上及一下區域中形成一雜質層及一下塊材層以在該雜質層與該下塊材層之間界定一上塊材層。然後，可在該雜質層、該上塊材層及該下塊材層中形成隔離層257以界定有源半導體圖案255a。
參見圖4及19，在具有有源半導體圖案255a之基板上形成一遮罩圖案266。遮罩圖案266可經形成以在有源半導體圖案255a上界定一開孔266a。遮罩圖案266亦可包括至少兩個絕緣層。例如，遮罩圖案266可經形成以包括依序疊置之一銲墊氧化物層圖案263及一銲墊氮化物層圖案265。
可使用遮罩圖案266作為一蝕刻遮罩來蝕刻有源半導體圖案255a以形成一穿過雜質區域261之凹陷區域R。因此，沿凹陷區域R之一底面及側壁形成一凹陷溝道區域。凹陷 區域R可形成為較雜質區域261之厚度為深，而較有源半導體圖案255a之總厚度為淺。因此，凹陷區域R將雜質區域261劃分成彼此間隔開或分開之一源極區域261s及一汲極區域261d。凹陷區域R可包括一毗鄰於源極區域261s之第一側壁SW1、及一毗鄰於汲極區域261d之第二側壁SW2。
參見圖4及20，在凹陷區域R之一個壁上形成一閘極絕緣層267。閘極絕緣層267可(例如)係一熱氧化物層。在具有閘極絕緣層267之基板上形成一填充凹陷區域R之閘極導電層並隨後對其進行平坦化以暴露遮罩圖案266之一頂表面。因此，在凹陷區域R及開孔266a中形成一閘極導電層圖案。可進一步蝕刻該閘極導電層圖案以形成一凹陷的閘電極269g。該閘極導電層可(例如)由一經摻雜的多晶矽層形成。
在具有凹陷閘電極269g之基板上形成一閘極蓋頂絕緣層並隨後對其進行平坦化以暴露遮罩圖案266之一頂表面。因此，在凹陷閘電極269g上方的開孔266a中形成一蓋頂絕緣層圖案270。該閘極蓋頂絕緣層可由一相對於遮罩圖案266具有蝕刻選擇性之材料(例如一氧化矽層)形成。閘電極269g與蓋頂絕緣層圖案270構成一閘極圖案270g。
參見圖4及21，可移除遮罩圖案266之至少一部分，例如銲墊氮化物層圖案265，藉此暴露閘極圖案270g之上側壁。因此，閘圖案270g之一上區域可凸出於隔離層257上方。在閘極圖案270g之該凸出部分之側壁上形成間隔物271。間隔物271可由一相對於蓋頂絕緣層圖案270具有蝕 刻選擇性之絕緣層形成。例如，間隔物271可由一氮化矽層形成。在間隔物271之形成期間，可過蝕刻源極和汲極區域261s和261d上之銲墊氧化物層263(圖20)。在此種情況下，可暴露源極和汲極區域261s和261d。
參見圖4及22，使用閘極圖案270g及間隔物271作為離子注射遮罩來將犧牲雜質離子273注射至塊材區域255c中，以分別在源極和汲極區域261s和261d之下形成第一和第二犧牲雜質層273s及273d。形成第一犧牲雜質層273s之一頂表面以接觸源極區域261s之一底面，並形成第二犧牲雜質層273d之一頂表面以接觸汲極區域261d之一底面。因此，在第一犧牲雜質層273s與凹陷區域R之間界定一第一塊材區域255b'，且在第二犧牲雜質層273d與凹陷區域R之間界定一第二塊材區域255b"。在該實施例中，第一和第二塊材區域255b'及255b"可因其與間隔物271自動對齊而具有與間隔物271相同之寬度D。該等犧牲雜質離子可(例如)係矽鍺離子。在此種情況下，第一和第二犧牲雜質層273s及273d可由矽鍺層形成。
在替代實施例中，第一與第二犧牲雜質層273s與273d可在厚度上與上塊材區域255b(圖21)相同或不同。例如，圖22中所示之第一和第二犧牲雜質層273s和273d繪示為具有與上塊材區域255b相同之厚度。此外，凹陷區域R形成具有與源極和汲極區域261s和261d及上塊材區域255b之總厚度相同之深度。在此種情況下，第一和第二塊材區域255b'及255b"可係保留在間隔物271之下的上塊材區域255b，且 塊材區域255c可包括第一和第二塊材區域255b'及255b"及下塊材區域259。不過，在本發明之各替代實施例中，第一和第二犧牲雜質層273s和273d之厚度與凹陷區域R之深度可不同，此並不背離本發明之精神及範疇。例如，第一和第二犧牲雜質層273s及273b可形成為薄於或厚於上塊材區域255b，且凹陷區域R可形成具有一高於或低於下塊材區域259與上塊材區域255b之間的接合面之底面。
參見圖4及23，蝕刻隔離層257(圖22)以暴露第一和第二犧牲雜質層273s及273d。當蓋頂絕緣層圖案270(圖22)係由與隔離層257相同之材料(例如一氧化矽層)形成時，可在蝕刻隔離層257期間移除蓋頂絕緣層圖案270。然後，同樣有選擇地移除所暴露的犧牲雜質層273s及273d。因此，可在源極區域261s之下形成一第一底切區域275s，且可在汲極區域261d之下形成一第二底切區域275d。
參見圖4及24，在具有底切區域275s及275d之基板上形成一絕緣層277。在該製程中，絕緣層277填充底切區域275s及275d以分別在源極和汲極區域261s和261d之下界定第一和第二絕緣區域277s和277d。換言之，第一絕緣區域277s可係第一底切區域275s中之一第一絕緣層圖案277s，且第二絕緣區域277d可係第二底切區域275d中之一第二絕緣層圖案277d。或者，絕緣層277可經形成以分別在底切區域275s及275d中留下空白空間。在此種情況下，第一絕緣區域277s可係第一底切區域275s中之一第一空白空間，且第二絕緣區域277d可係第二底切區域275d中之一第二空 白空間。
隨後，絕緣層277及隱埋絕緣層253可經圖案化以形成分別暴露支承基板251、源極區域261s、閘電極269g及汲極區域261之一後閘極接觸孔278b、一源極接觸孔278s、一閘極接觸孔278g及一汲極接觸孔278d。可分別在接觸孔278b、278s、278g及278d中形成一後閘極接觸插腳279b、一源極接觸插腳279s、一閘極接觸插腳279g及一汲極接觸插腳279d。在具有接觸插腳279b、279s、279g及279d之基板上形成一導電層，例如一金屬層。對該導電層進行圖案化以形成分別電連接至接觸插腳279b、279s、279g及279d之一後閘極互連281b、一源極互連281s、一閘極互連281g及一汲極互連281d。
根據上述實施例，洩漏屏蔽圖案設置於源極和汲極區域之下。該等洩漏屏蔽圖案可佈置於一閘電極之外側上。一浮體可設置於彼此面對之源極與汲極區域之間，且延伸於該等洩漏屏蔽圖案之下。一過剩載子儲存區域可設置於該浮體中。
因此，該等源極和汲極區域與該浮體之一接觸表面因該等洩漏屏蔽圖案而得以最小化。該等洩漏圖案阻斷積聚於該過剩載子儲存區域中之過剩電洞之一洩漏路徑。因此，積聚於該過剩載子儲存區域中之過剩電洞之保持時間與該習用技術相比較得到顯著延長。
此外，絕緣區域設置於一凹陷溝道區域之側上的源極和汲極區域之下。因此，源極與汲極區域之一接面顯著減 小，從而改良儲存於該凹陷溝道區域之下之一塊材區域中之過剩電荷(例如過剩電洞)之保持特性(部例如對資料"1"之保持特性)。此外，可提供在該等絕緣區域與該凹陷溝道區域之間具有細寬度之第一和第二塊材區域。因此，當對一設置於該凹陷區域中之閘電極施加某一電壓時，第一和第二塊材區域可完全或部分空乏。因此，該源極與汲極區域之間的一接面處之帶-帶穿隧得到顯著抑制，從而改良保持特性(例如對資料"0"之保持特性)。此外，第一和第二塊材區域可與形成於該閘電極側壁上之間隔物對齊。
雖然上文已參照各實例性實施例闡述了本發明，但熟習此項技術者應瞭解，可在不背離本發明之精神及範疇之情況下作出各種改動及修改。因此，應瞭解，上述實施例並非係限制性的，而係例示性的。
1‧‧‧半導體基板
3‧‧‧深n型阱
5‧‧‧口袋式p型阱
5a‧‧‧有源層
7‧‧‧隔離層
8‧‧‧閘極絕緣層
9‧‧‧閘電極
10‧‧‧閘極圖案
11d‧‧‧經輕度摻雜的汲極區域
11s‧‧‧經輕度摻雜的源極區域
13‧‧‧間隔物
15d‧‧‧經重度摻雜的汲極區域
15s‧‧‧經重度摻雜的源極區域
16d‧‧‧汲極區域
16s‧‧‧源極區域
51‧‧‧半導體基板
52‧‧‧隱埋絕緣層
53‧‧‧隔離層
55‧‧‧浮體
55S‧‧‧過剩載子儲存區域
61‧‧‧閘極介電層
63‧‧‧閘電極
65‧‧‧銲墊氧化物層
67‧‧‧遮罩氮化物層
71'‧‧‧洩漏屏蔽圖案
71‧‧‧暫時圖案
73‧‧‧源極和汲極區域
151‧‧‧半導體基板
152‧‧‧隱埋絕緣層
153‧‧‧隔離層
155‧‧‧浮體
155S‧‧‧過剩載子儲存區域
161‧‧‧閘極介電層
163‧‧‧閘電極
165‧‧‧銲墊氧化物層
167‧‧‧遮罩氮化物層
171'‧‧‧洩漏屏蔽圖案
171‧‧‧暫時圖案
171G‧‧‧間隙
173‧‧‧源極和汲極區域
175‧‧‧遮罩圖案
175H‧‧‧開孔
177‧‧‧層間絕緣層
251‧‧‧支承基板
253‧‧‧隱埋絕緣層
255‧‧‧半導體本體層
255a‧‧‧有源半導體圖案
255b‧‧‧上塊材區域
255b'‧‧‧第一塊材區域
255b"‧‧‧第二塊材區域
255c‧‧‧塊材區域
255r‧‧‧有源區域
256‧‧‧SOI基板
257‧‧‧隔離層
259‧‧‧基礎塊材區域
261‧‧‧雜質區域
261d‧‧‧汲極區域
261s‧‧‧源極區域
263‧‧‧銲墊氧化物層圖案
265‧‧‧銲墊氮化物層圖案
266‧‧‧遮罩圖案
266a‧‧‧開孔
267‧‧‧閘極絕緣層
269g‧‧‧凹陷閘電極
270‧‧‧蓋頂絕緣層圖案
270g‧‧‧閘極圖案
271‧‧‧間隔物
273‧‧‧犧牲雜質離子
273d‧‧‧第二犧牲雜質層
273s‧‧‧第一犧牲雜質層
275d‧‧‧第二底切區域
275s‧‧‧第一底切區域
277‧‧‧絕緣層
277d‧‧‧第一絕緣區域
277s‧‧‧第二絕緣區域
278b‧‧‧後閘極接觸孔
278d‧‧‧汲極接觸孔
278g‧‧‧閘極接觸孔
279b‧‧‧接觸插腳
279d‧‧‧汲極接觸插腳
279g‧‧‧閘極接觸插腳
279s‧‧‧源極接觸插腳
281b‧‧‧後閘極互連
281d‧‧‧汲極互連
281g‧‧‧閘極互連
281s‧‧‧源極互連
BG‧‧‧後閘極線
Cd‧‧‧接面電容
Cd'‧‧‧接面電容
Cs‧‧‧接面電容
Cs'‧‧‧接面電容
D‧‧‧汲極線
G‧‧‧閘極線
Ge‧‧‧鍺
OX‧‧‧氧離子
R‧‧‧凹陷區域
S‧‧‧源極線
SW1‧‧‧側壁
SW2‧‧‧側壁
上文參照附圖闡述了本發明之各實施例，該等附圖未必按比例繪製，在附圖中：圖1係一習用單電晶體記憶體單元之剖面視圖；圖2係一根據本發明之一第一實例性實施例之單電晶體浮體DRAM裝置之剖面視圖；圖3係一根據本發明之一第二實施例實施例之單電晶體浮體DRAM裝置之剖面視圖；圖4係一根據本發明之一第三實例性實施例之單電晶體記憶體單元之平面圖；圖5係一沿圖4中線I-I'截取之剖面視圖； 圖6係一圖示說明一用於程式化一根據本發明之第三實例性實施例之單電晶體記憶體單元之方法的剖面視圖；圖7係一圖示說明一用於擦除一根據本發明之第三實例性實施例之單電晶體記憶體單元之方法的剖面視圖；圖8-11係圖示說明一用於製作一根據本發明之第一實例性實施例之單電晶體浮體DRAM裝置之方法的剖面視圖；圖12-15係圖示說明一用於製作一根據本發明之第二實例性實施例之單電晶體浮體DRAM裝置之方法的剖面視圖；及圖16-24係圖示說明一用於製作一根據本發明之第三實例性實施例之單電晶體記憶體單元之方法的剖面視圖。
51‧‧‧半導體基板
52‧‧‧隱埋絕緣層
53‧‧‧隔離層
55‧‧‧浮體
55S‧‧‧過剩載子儲存區域
61‧‧‧閘極介電層
63‧‧‧閘電極
65‧‧‧銲墊氧化物層
67‧‧‧掩模氮化物層
71'‧‧‧洩漏屏蔽圖案
73‧‧‧源極和汲極區域
BG‧‧‧後閘極線
G‧‧‧閘極線
S‧‧‧源極線
D‧‧‧汲極線

Claims (8)

  1. 一種用於製作單電晶體浮體動態隨機存取記憶體(DRAM)裝置的方法，其包含下列步驟：在一半導體基板中界定出一浮體，該浮體包含一過剩載子儲存區域；在該浮體上形成一閘極圖案，以及於該閘極圖案之兩側，在該浮體中形成數個洩漏屏蔽圖案，此步驟包含：藉由將該閘極圖案用作遮罩來將鍺(Ge)離子注入該浮體中以形成數個暫時圖案；蝕刻該等暫時圖案以形成數個間隙；及以一絕緣層填充該等間隙。
  2. 如請求項1之方法，其進一步包含下列步驟：於該浮體中，在該等間隙上方形成源極和汲極區域。
  3. 如請求項1之方法，其進一步包含下列步驟：形成與該等洩漏屏蔽圖案接觸的源極和汲極區域。
  4. 如請求項3之方法，其中，該過剩載子儲存區域在該等洩漏屏蔽圖案下方於該等源極與汲極區域之間延伸。
  5. 如請求項1之方法，其中，該等洩漏屏蔽圖案各包含下列中之至少一者：一氧化矽層、一氮化矽層、及一氮氧化矽層。
  6. 如請求項1之方法，其進一步包含下列步驟：在形成該閘極圖案之前，在該浮體上形成一閘極介電層。
  7. 如請求項1之方法，其中，形成該閘極圖案之步驟包含：連續疊置一閘電極、一銲墊氧化物層、及一遮罩氮化物層。
  8. 如請求項1之方法，其中，在該半導體基板中界定出該浮體之步驟包含：形成一隔離層。
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Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7851859B2 (en) * 2006-11-01 2010-12-14 Samsung Electronics Co., Ltd. Single transistor memory device having source and drain insulating regions and method of fabricating the same
KR100801707B1 (ko) * 2006-12-13 2008-02-11 삼성전자주식회사 플로팅 바디 메모리 및 그 제조방법
KR101497542B1 (ko) * 2008-10-21 2015-03-02 삼성전자주식회사 반도체 소자의 동작 방법
JP5498011B2 (ja) * 2008-11-13 2014-05-21 株式会社東芝 不揮発性半導体記憶装置
US7929343B2 (en) * 2009-04-07 2011-04-19 Micron Technology, Inc. Methods, devices, and systems relating to memory cells having a floating body
US8148780B2 (en) * 2009-03-24 2012-04-03 Micron Technology, Inc. Devices and systems relating to a memory cell having a floating body
US8138541B2 (en) 2009-07-02 2012-03-20 Micron Technology, Inc. Memory cells
US8513722B2 (en) * 2010-03-02 2013-08-20 Micron Technology, Inc. Floating body cell structures, devices including same, and methods for forming same
US9608119B2 (en) 2010-03-02 2017-03-28 Micron Technology, Inc. Semiconductor-metal-on-insulator structures, methods of forming such structures, and semiconductor devices including such structures
US8507966B2 (en) 2010-03-02 2013-08-13 Micron Technology, Inc. Semiconductor cells, arrays, devices and systems having a buried conductive line and methods for forming the same
US9646869B2 (en) 2010-03-02 2017-05-09 Micron Technology, Inc. Semiconductor devices including a diode structure over a conductive strap and methods of forming such semiconductor devices
CN101986435B (zh) * 2010-06-25 2012-12-19 中国科学院上海微系统与信息技术研究所 防止浮体及自加热效应的mos器件结构的制造方法
US8598621B2 (en) 2011-02-11 2013-12-03 Micron Technology, Inc. Memory cells, memory arrays, methods of forming memory cells, and methods of forming a shared doped semiconductor region of a vertically oriented thyristor and a vertically oriented access transistor
US8952418B2 (en) 2011-03-01 2015-02-10 Micron Technology, Inc. Gated bipolar junction transistors
US8519431B2 (en) 2011-03-08 2013-08-27 Micron Technology, Inc. Thyristors
CN102820320B (zh) 2011-06-09 2015-03-04 中芯国际集成电路制造(北京)有限公司 半绝缘体上硅半导体器件及其制造方法
US8426920B2 (en) * 2011-06-29 2013-04-23 Institute of Microelectronics, Chinese Academy of Sciences MOSFET and method for manufacturing the same
CN102867750B (zh) * 2011-07-07 2015-03-25 中国科学院微电子研究所 Mosfet及其制造方法
US8772848B2 (en) 2011-07-26 2014-07-08 Micron Technology, Inc. Circuit structures, memory circuitry, and methods
TWI488182B (zh) * 2012-01-04 2015-06-11 Inotera Memories Inc 高介電金屬閘極隨機存取記憶體
US8445356B1 (en) 2012-01-05 2013-05-21 International Business Machines Corporation Integrated circuit having back gating, improved isolation and reduced well resistance and method to fabricate same
WO2013174094A1 (zh) * 2012-05-22 2013-11-28 清华大学 动态随机存储器单元及其制备方法
CN104752205B (zh) * 2013-12-27 2017-11-03 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US9698179B2 (en) 2015-08-03 2017-07-04 Globalfoundries Inc. Capacitor structure and method of forming a capacitor structure
US9608112B2 (en) * 2015-08-03 2017-03-28 Globalfoundries Inc. BULEX contacts in advanced FDSOI techniques
FR3070788B1 (fr) * 2017-09-04 2021-07-30 Commissariat Energie Atomique Procede de programmation d’une cellule memoire dram a un transistor et dispositif memoire
JP2021192396A (ja) * 2018-09-14 2021-12-16 キオクシア株式会社 集積回路装置及び集積回路装置の製造方法
WO2022269740A1 (ja) * 2021-06-22 2022-12-29 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置
WO2023281613A1 (ja) * 2021-07-06 2023-01-12 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置
CN113488469B (zh) * 2021-07-08 2023-10-17 长鑫存储技术有限公司 半导体存储装置及其制作方法
CN114709211B (zh) * 2022-04-02 2022-11-15 北京超弦存储器研究院 动态存储器及其制作、读写方法、电子设备、存储电路
US11985811B2 (en) 2022-04-02 2024-05-14 Beijing Superstring Academy Of Memory Technology Semiconductor memory device, manufacturing method thereof and electronic device

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5674760A (en) * 1996-02-26 1997-10-07 United Microelectronics Corporation Method of forming isolation regions in a MOS transistor device
TW469573B (en) * 2000-11-10 2001-12-21 United Microelectronics Corp SOI device
US6495887B1 (en) * 2000-06-09 2002-12-17 Advanced Micro Devices, Inc. Argon implantation after silicidation for improved floating-body effects
US20030168677A1 (en) * 2002-03-11 2003-09-11 Fu-Chieh Hsu One-transistor floating-body DRAM cell in bulk CMOS process with electrically isolated charge storage region
CN1518127A (zh) * 2003-01-16 2004-08-04 三星电子株式会社 在源和漏区下面具有缓冲区的金属氧化物半导体(mos)晶体管及其制造方法
US20040266081A1 (en) * 2003-06-25 2004-12-30 Chang-Woo Oh Methods of forming field effect transistors including raised source/drain regions
US20050205931A1 (en) * 2004-03-16 2005-09-22 Mouli Chandra V SOI CMOS device with reduced DIBL
US7061050B2 (en) * 2002-04-18 2006-06-13 Innovative Silicon S.A. Semiconductor device utilizing both fully and partially depleted devices

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980015364A (ko) 1996-08-21 1998-05-25 양승택 전계효과 트랜지스터 및 그 제조방법
KR19990026126A (ko) 1997-09-22 1999-04-15 윤종용 얕은 접합의 소오스/드레인을 갖는 모스트랜지스터 및 그것의 제조방법
KR100256254B1 (ko) 1997-12-30 2000-05-15 김영환 접합 하부로 확장된 소자분리절연막을 갖는 반도체소자 및 그제조방법
US6274913B1 (en) * 1998-10-05 2001-08-14 Intel Corporation Shielded channel transistor structure with embedded source/drain junctions
US6188105B1 (en) 1999-04-01 2001-02-13 Intersil Corporation High density MOS-gated power device and process for forming same
KR20020002012A (ko) 2000-06-29 2002-01-09 박종섭 트랜지스터 및 그 제조 방법
DE10204871A1 (de) 2002-02-06 2003-08-21 Infineon Technologies Ag Kondensatorlose 1-Transistor-DRAM-Zelle und Herstellungsverfahren
KR20040025070A (ko) 2002-09-18 2004-03-24 아남반도체 주식회사 Ｓｏｉ 모스 트랜지스터 구조 및 그 제조 방법
KR100499159B1 (ko) 2003-02-28 2005-07-01 삼성전자주식회사 리세스 채널을 갖는 반도체장치 및 그 제조방법
KR100558544B1 (ko) 2003-07-23 2006-03-10 삼성전자주식회사 리세스 게이트 트랜지스터 구조 및 그에 따른 형성방법
US20050077574A1 (en) 2003-10-08 2005-04-14 Chandra Mouli 1T/0C RAM cell with a wrapped-around gate device structure
KR100583725B1 (ko) * 2003-11-07 2006-05-25 삼성전자주식회사 부분적으로 절연된 전계효과 트랜지스터를 구비하는반도체 장치 및 그 제조 방법
JP2005158952A (ja) 2003-11-25 2005-06-16 Toshiba Corp 半導体装置及びその製造方法
JP2005175090A (ja) 2003-12-09 2005-06-30 Toshiba Corp 半導体メモリ装置及びその製造方法
KR100593733B1 (ko) 2003-12-18 2006-06-28 삼성전자주식회사 비대칭 매몰절연막을 채택하는 디램셀 및 그것을 제조하는방법
JP4028499B2 (ja) 2004-03-01 2007-12-26 株式会社東芝 半導体記憶装置
KR100626372B1 (ko) * 2004-04-09 2006-09-20 삼성전자주식회사 전계 효과 트랜지스터를 갖는 반도체 소자 및 그 제조 방법
JP2006073627A (ja) 2004-08-31 2006-03-16 Toshiba Corp 半導体集積装置
JP3898715B2 (ja) 2004-09-09 2007-03-28 株式会社東芝 半導体装置およびその製造方法
JP4081071B2 (ja) 2004-11-26 2008-04-23 株式会社東芝 半導体記憶装置とその製造方法
KR100640616B1 (ko) 2004-12-21 2006-11-01 삼성전자주식회사 매몰 게이트 패턴을 포함하는 전계 효과 트랜지스터구조물 및 그것을 포함하는 반도체 소자의 제조방법
KR100689590B1 (ko) 2004-12-30 2007-03-02 매그나칩 반도체 유한회사 비휘발성 메모리 소자의 셀 및 그 제조 방법, 및 이를이용한 반도체 소자의 제조방법
KR100663359B1 (ko) 2005-03-31 2007-01-02 삼성전자주식회사 리세스 채널 트랜지스터 구조를 갖는 단일 트랜지스터플로팅 바디 디램 셀 및 그 제조방법
EP1739749A2 (fr) 2005-06-30 2007-01-03 STMicroelectronics (Crolles 2) SAS Cellule mémoire à un transistor MOS à corps isolé à effet mémoire prolongé
JP2006080549A (ja) 2005-10-18 2006-03-23 Toshiba Corp 半導体記憶装置及び半導体集積回路
US7482656B2 (en) * 2006-06-01 2009-01-27 International Business Machines Corporation Method and structure to form self-aligned selective-SOI
US7851859B2 (en) 2006-11-01 2010-12-14 Samsung Electronics Co., Ltd. Single transistor memory device having source and drain insulating regions and method of fabricating the same

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5674760A (en) * 1996-02-26 1997-10-07 United Microelectronics Corporation Method of forming isolation regions in a MOS transistor device
US6495887B1 (en) * 2000-06-09 2002-12-17 Advanced Micro Devices, Inc. Argon implantation after silicidation for improved floating-body effects
TW469573B (en) * 2000-11-10 2001-12-21 United Microelectronics Corp SOI device
US20030168677A1 (en) * 2002-03-11 2003-09-11 Fu-Chieh Hsu One-transistor floating-body DRAM cell in bulk CMOS process with electrically isolated charge storage region
US7061050B2 (en) * 2002-04-18 2006-06-13 Innovative Silicon S.A. Semiconductor device utilizing both fully and partially depleted devices
CN1518127A (zh) * 2003-01-16 2004-08-04 三星电子株式会社 在源和漏区下面具有缓冲区的金属氧化物半导体(mos)晶体管及其制造方法
US20040266081A1 (en) * 2003-06-25 2004-12-30 Chang-Woo Oh Methods of forming field effect transistors including raised source/drain regions
US20050205931A1 (en) * 2004-03-16 2005-09-22 Mouli Chandra V SOI CMOS device with reduced DIBL

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Publication number Publication date
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