CN1983638A - 晶体管、存储单元、存储单元阵列及其形成方法 - Google Patents
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Abstract
本发明的一个实施方案涉及一种至少部分形成于具有表面的半导体衬底内的晶体管。具体而言，所述晶体管包括第一源/漏区、第二源/漏区、连接所述第一和第二源/漏区的沟道区。所述沟道区置于所述半导体衬底内。沟道方向由连接所述第一和第二源/漏区的线定义。栅凹槽形成于所述半导体衬底内。所述栅凹槽毗邻所述沟道区形成。所述栅凹槽包括上部和下部，所述上部毗邻所述下部，且栅介电层置于所述沟道区和所述栅凹槽之间。所述栅凹槽的下部被填充了多晶硅，而所述栅凹槽的上部被填充了金属或金属化合物，由此形成沿所述沟道区放置的栅电极。所述栅电极控制在所述第一和第二源/漏区之间流动的电流。
Description
技术领域
本发明涉及晶体管、存储单元、以及具有例如动态随机存取存储器(DRAM)单元的多个存储单元的存储单元阵列。本发明进一步涉及形成这种存储单元阵列的方法。
背景技术
动态随机存取存储器(DRAM)的存储单元一般包括用于存储代表待存储信息的电荷的存储电容器，以及与该存储电容器连接的存取晶体管。存取晶体管包括第一和第二源/漏区、连接该第一和第二源/漏区的沟道、以及控制该第一和第二源/漏区之间流动的电流的栅电极。该栅电极通过栅电介质与沟道绝缘。该晶体管通常部分形成于例如硅衬底的半导体衬底内。其中形成了晶体管的部分通常被表示为有源区。
在传统DRAM存储单元阵列中，该栅电极形成部分字线。通过相应的字线对存取晶体管进行寻址，存储电容器内的信息可被读出。
在目前使用的DRAM存储单元中，存储电容器实现为沟槽(trench)电容器，其中两个电容器电极置于沟槽内，该沟槽沿与衬底表面垂直的方向延伸到衬底内。根据DRAM存储单元的另一种实施，电荷被存储于形成于衬底表面上的堆叠电容器内。
存取晶体管例如实现为平面晶体管，其中沟道沿半导体衬底的表面水平地延伸。
已知的DRAM单元包含凹槽晶体管，其中栅电极置于在衬底内延伸的凹槽内。由此，从第一流到第二源/漏区以及从第二流到第一源/漏区的电流具有水平分量和垂直于衬底表面的垂直分量。这进一步在“The Breakthrough in data retention time of DRAM using Recess-Channel-Array transistor(RACT)for 88 nm feature size and beyond”，J.Y. Kim et al.，2003 Symposium on VLSI Technology Dig.of Tech.Papers中描述。这种晶体管的进一步改进也是已知的。
具体而言，美国专利申请US 2005/0020086 A1揭露了一种包括形成于栅凹槽内的栅电极的晶体管。具体而言，提供形成于凹陷沟槽侧壁上的内侧壁隔离物，使得栅极中心部分的宽度小于栅电极的上部和下部。通过包括该侧壁隔离物，栅电极对第一和第二源/漏区的影响可以降低，导致漏电流减小。然而，由于栅电极中心部分的宽度较小，产生的问题为，栅电极的上部和下部之间的接触电阻，特别是相应字线和栅电极下部之间的电阻增大，这导致了速度性能退化。
形成特殊接触栓的方法也是已知的。
存储器装置通常包括存储单元阵列和外围部分。该外围部分包括用于操作存储单元阵列的支持电路，且特别地包括读出放大器和字线驱动器。
发明内容
根据本发明的一个实施方案，改进的晶体管至少部分形成于具有表面的半导体衬底内，且该晶体管包括第一源/漏区、第二源/漏区、连接所述第一和第二源/漏区的沟道区。所述沟道区置于所述半导体衬底内。沟道方向由连接所述第一和第二源/漏区的线定义。栅凹槽(groove)形成于所述半导体衬底内。所述栅凹槽形成为毗邻所述沟道区。所述栅凹槽包括上部和下部，所述上部毗邻所述下部。栅介电层置于所述沟道区和所述栅凹槽之间。所述栅凹槽的下部被填充了多晶硅，而所述栅凹槽的上部被填充了金属或金属化合物，由此形成沿所述沟道区放置的栅电极。所述栅电极控制在所述第一和第二源/漏区之间流动的电流。
在一种情形中，该晶体管进一步包括由绝缘材料制成的侧壁隔离物，所述侧壁隔离物形成于栅凹槽的侧壁上。具体而言，由于存在该侧壁隔离物，施加于栅电极上的电势的影响可减少，且因此漏电流可以降低。
根据本发明的一个实施方案，该沟道区包括其中沟道呈脊状的鳍区(fin region)，所述脊包括在垂直所述沟道方向的剖面内的顶侧和两个横向侧。所述顶侧宽度为w，所述横向侧深度为d。所述顶侧置于所述半导体衬底表面的下方，所述栅电极沿所述顶侧和所述两个横向侧放置。
本发明的一个实施方案进一步提供了一种存储单元，包括：存储电容器，其包括存储电极、对置电极和置于所述存储电极和所述对置电极之间的电容器电介质；以及晶体管，其至少部分形成于具有表面的半导体衬底内。所述晶体管包括第一源/漏区、第二源/漏区以及连接所述第一和第二源/漏区的沟道区。所述沟道区置于所述半导体衬底内，沟道方向由连接所述第一和第二源/漏区的线定义，栅凹槽形成于所述半导体衬底内。所述栅凹槽毗邻所述沟道区形成。所述栅凹槽包括上部和下部，所述上部毗邻所述下部，且栅介电层置于所述沟道区和所述栅凹槽之间。所述栅凹槽的下部被填充了多晶硅，而所述栅凹槽的上部被填充了金属或金属化合物，由此形成沿所述沟道区放置的栅电极。所述栅电极控制在所述第一和第二源/漏区之间流动的电流，其中所述晶体管的所述第一源/漏区与所述存储单元的所述存储电极连接。
在一种情形中，所述晶体管的所述第一源/漏区通过具有上表面和下表面的接触带(contact strap)与所述存储单元的所述存储电极连接，其中该接触带的上表面置于该衬底表面上，该接触带的下表面置于该衬底表面下。因此，接触带靠近该衬底表面放置。其结果为，所得的表面形貌改善。更具体而言，该接触带仅小幅突出。
本发明的一个实施方案进一步提供一种存储单元阵列，其包括多个存储单元、沿第一方向布置的多条位线和沿与所述第一方向交叉的第二方向布置的多条字线。每个所述存储单元包括存储电容器和至少部分形成于半导体衬底内的晶体管，所述晶体管包括与所述存储电容器的电极连接的第一源/漏区；第二源/漏区；连接所述第一和第二源/漏区的沟道区，所述沟道区置于所述半导体衬底内；形成于所述半导体衬底内的栅凹槽，所述栅凹槽毗邻所述沟道区形成，所述栅凹槽包括上部和下部，所述上部毗邻所述下部；以及置于所述沟道区和所述栅凹槽之间的栅介电层。所述栅凹槽的下部被填充了多晶硅，而所述栅凹槽的上部被填充了金属或金属化合物，由此形成沿所述沟道区放置的栅电极。所述栅电极控制在所述第一和第二源/漏区之间流动的电流。每条所述字线与多个栅电极电连接。每个所述晶体管的所述第二源/漏区通过位线接触与所述位线之一连接。
根据本发明一个实施方案的形成存储单元的方法包括步骤：提供具有表面的半导体衬底、提供用于存储信息的多个存储电容器、提供多个栅电极、以及在半导体衬底内提供多个第一和第二源/漏区。沟道形成于每个所述第一和相应的一个所述第二源/漏区之间。每个所述第一源/漏区与相应的一个所述存储电容器的存储电极连接。提供栅电极的步骤包括步骤：在所述衬底内定义栅凹槽，使得最后栅凹槽从所述半导体衬底的所述表面沿垂直于所述半导体衬底的所述表面的方向延伸。所述栅凹槽包括上部和下部，所述上部毗邻所述下部；在所述半导体衬底和所述栅凹槽之间的界面处提供栅电介质；以及，使用多晶硅填充该栅凹槽的下部和使用金属或金属化合物填充该栅凹槽的上部。
附图说明
通过考虑下文给出的详细描述并参考附图，本发明的特征将变得更加显而易见，其中附图说明和示出了本发明的优选实施方案，在所有附图中相似元件用相同参考符号表示。
图1A和1B分别示出了形成本发明一个实施方案的起始点的沟槽电容器的平面视图和剖面视图。
图2、图3A-B、图4A-B、图5、图6A-B、图7、图8A-B、图9A-C、图10A-B、图11A-B、图12A-B、图13A-B、14A-B、图15A-B、图16A-B及图17示出了从图1所示结构开始的存储单元阵列的制造步骤。
图18示出了根据本发明一个实施方案的完整的存储单元阵列的剖面视图。
图19示出了具有本发明一个实施方案的存储单元阵列的存储器装置的示意性平面视图。
具体实施方式
在以下详细描述中，参考附图，附图形成了本发明的一部分，且其中通过说明本发明可实施的特殊实施方案来说明本发明。在这一点上，方向术语例如“顶部”、“底部”、“前部”、“背部”、“在前”、“在后”等参照所描述的图示的取向使用。由于本发明实施方案的元件可置于多个不同取向，方向术语用于示意性目的而非限制。应该理解，在不背离本发明的范围的情况下，可以利用其他实施方案以及进行结构或逻辑改变。因此下述详细描述并非限制性的，本发明的范围由所附权利要求定义。
图1A和1B分别示出了置于电容器沟槽38内的存储电容器的平面视图和剖面视图，电容器沟槽38形成于半导体衬底1内，具体地为硅衬底内。该沟槽深度通常为6至7μm，并可按照图1B剖面视图所示方式形成。然而，电容器沟槽38还可以在其下部被加宽。该沟槽可具有任意形状，尤其为圆形或椭圆形。电容器沟槽较大的直径约为2F，而其较小的直径为1.5F。此处，F代表所用光刻方法可获得的最小结构特征尺寸。具体地，F可为90至110nm，尤其小于90nm，例如70、55或40nm。
图1B为沿图1A所示线I-I的剖面视图。存储电容器包括存储电极31、存储电介质33和对置电极34。存储电容器的对置电极34尤其可实现为n+掺杂衬底部分。存储电极通常实施为多晶硅填充，而电容器电介质33可以是任何合适的电介质，例如SiO2、Si3N4、RuO、HfO等。隔离圈(isolation collar)32置于上沟槽部分中以避免形成寄生晶体管，否则寄生晶体管将形成于该位置。
在电容器沟槽38的上部内提供多晶硅填充35。该衬底进一步包括用做掩埋板状接触(plate contact)36的n掺杂部分，所述板状接触36将沟槽电容器的对置电极相互连接。SiO2层18以及作为衬垫氮化物层的Si3N4层17置于半导体衬底的表面10上。SiO2层18通常厚度约为4nm，而Si3N4层17的通常厚度为80至120nm。
图1B所示沟槽电容器根据通常已知的方法制造。具体而言，隔离圈32按通常方式形成。之后，多晶硅填充35被蚀刻至衬底表面10以下0nm的目标深度，容差为±15nm。接着，隔离圈32被蚀刻约30至40nm。具体而言，隔离圈32被回蚀刻，使得多晶硅填充35的上表面置于衬底表面10之下。之后，执行通常已知的氮化步骤。结果，厚度约1mm的薄Si3N4层37形成在多晶硅填充35的表面上以及硅衬底的侧壁上。例如通过将衬底表面暴露于NH3气氛，执行氮化步骤。当执行蚀刻步骤时，Si3N4层37作为蚀刻停止层。
之后，n掺杂非晶硅层4被沉积并通过例如蚀刻而形成凹进，使得非晶硅层4的表面最后具有和半导体衬底1表面10相同的高度，或者其位于半导体衬底1表面之上多达10nm。
在接下来的步骤中，将提供多晶硅填充35和衬底1之间的接触带。具体而言，提供具有低高宽比的接触，这意味着仅需要50nm的带切割(strap cut)深度。以不同的方式陈述，为了提供接触带，形成在衬底表面10之下延伸50nm的凹进。带切割的深度小是因为，接触带形成于装置的表面区域内。具体而言，接触带的上表面置于衬底表面上方，而接触带的下表面置于衬底表面的下方。该接触的低高宽比进一步简化了制造工艺。
为了提供接触带，首先执行前面已经描述的氮化步骤，从而提供厚度为2nm的Si3N4层(未示出)。之后，非晶硅层(未示出)沉积成为衬层(liner layer)。可选地，非晶硅衬可是凹进的。之后，执行使用BF2+或B+的倾斜注入步骤，从而提供掺杂和未掺杂部分。具体而言，以预定倾斜角度辐射离子束，使得毗邻沟槽的Si3N4层17的部分作为遮蔽掩模。结果，毗邻Si3N4层17该部分的非晶硅层的那些部分未被掺杂，而非晶硅层的其余部分被掺杂。
在下一步骤中，未掺杂的非晶多晶硅通过湿法蚀刻被除去。接着，氧化掺B的非晶硅材料以形成SiO2层(未示出)。以该SiO2层为蚀刻掩模，执行蚀刻步骤以蚀刻Si3N4层371、37以及多晶硅材料4、35的未被覆盖部分。最后，通过蚀刻步骤除去SiO2层，该蚀刻步骤还蚀刻隔离圈32未被覆盖的上部。之后，执行蚀刻步骤以提供开口43。所得的结构示于图2。
在下一步骤中，按照通常已知的方式执行浅沟槽隔离工艺。由此限定隔离沟槽2，所述隔离沟槽平行于有源区12延伸。具体而言，在图3B所示的剖面视图中，隔离沟槽2在所示剖面之前或之后延伸。随后，隔离沟槽以及电容器沟槽的上部被填充了SiO2填充21。所得的结构示于图3，其中图3A示出了平面视图，图3B示出了剖面视图。
之后，执行脱釉(deglazing)步骤，从而从表面除去表层SiO2。具体而言，执行该步骤，从而从氮化硅层371的表面除去SiO2填充21。之后，通过蚀刻除去氮化硅层17、371，随后进行蚀刻步骤以蚀刻二氧化硅层18。结果，衬底表面以及非晶硅填充4的表面露出，而SiO2材料21置于硅衬底1和多晶硅填充35之间的间隙内。图4A示出了除去SiO2层18后所得的结构的平面视图。在下一步骤中，执行氧化步骤以提供SiO2层19。结果为，从图4B可以看出，整个表面现在被薄SiO2层19覆盖。
在下一步骤中，提供掩模以覆盖外围部分。之后，执行注入步骤，从而提供通常的掺杂阱区以及用于提供第一和第二源/漏区的掺杂区123。具体而言，当提供掺杂部分123时，未掺杂硅衬底材料1和掺杂部分123之间的垂直结深度被调整以覆盖浅掩埋带部分。具体而言，掺杂部分123延伸到约50至60nm的深度，该深度等于或略大于SiO2填充21的下边缘22。此外，通过该注入步骤，多晶硅填充35的上部也被掺杂，从而形成掺杂多晶硅填充351。另外，通过该注入步骤，非晶硅层也被掺杂，形成掺杂非晶硅层41。由于该掺杂，接触电阻进一步降低。所得的结构示于图5。
在除去覆盖外围部分的掩模之后，沉积厚度约0.5F的SiO2层47。调整该衬层的厚度以图形化内部隔离物并用于提供沟槽电容器3的顶部隔离。
具体而言，SiO2层47将在完成的存储单元阵列内作为沟槽顶部氧化物。所得的阵列部分的剖面视图示于图6A。此外，图6B示出了可从图10B截取的II和II间的剖面视图，示出了外围部分。
之后将执行本发明的形成晶体管的步骤。具体而言，在半导体衬底1的表面10内限定栅凹槽150。在蚀刻栅凹槽150之后，执行加宽步骤，具体而言化学顺流(down stream)蚀刻加宽步骤，从而增大栅凹槽的直径。之后，仅在阵列部分内，在栅凹槽150的表面上限定栅氧化物151。之后，栅凹槽150被填充了原位掺P离子的多晶硅材料156。之后，通过相对于表面10上的二氧化硅材料选择性地蚀刻该多晶硅，执行无掩模的多晶硅凹进步骤。由此，支持部分的残余多晶硅材料被清除，栅凹槽150的多晶硅填充156凹进。
所得的剖面视图示于图7，其为跨过不止一个存储单元的视图。具体而言，图7为例如从图10B可以看出的在III和III间截取的视图。具体而言，从图7可以看出，多晶硅填充156的上表面位于半导体衬底1的表面10的下方，且在掺杂/未掺杂衬底部分的结的上方。可选地，作为这些工艺步骤的修改，可在形成栅氧化物的步骤之前执行用于蚀刻SiO2材料的短时间湿法蚀刻，从而在毗邻栅凹槽的位置在隔离沟槽2内形成凹陷区(divot)。根据该修改，该凹陷区在剖面图中形成于所示剖面图之前或之后。因此，在沿着由连接第一和第二源/漏区的线定义的方向的剖面图中，栅电极15将在其三侧包围沟道。这种情况下，沟道呈脊状，沟道在其至少三侧被栅电极15包围。取决于每个凹陷区延伸深度d和有源区宽度w，所得的晶体管称为“EUD”(“伸展U形凹槽器件”)或Fin-FET。具体而言，如果d≤w/2，则所得的栅控沟道的宽度增大，且该晶体管称为“EUD”。这种晶体管呈现改善的性能。尤其是，“EUD”具有减小的漏电流，且表现改善的开态电流性能。概括而言，“EUD”具有优化的亚阈值斜率。相反，如果d＞w/2，所得的晶体管的沟道可以被完全耗尽，该晶体管称为Fin-FET。
之后，可选地，可执行侧壁氧化步骤，由此蚀刻损伤可被退火且掺杂/未掺杂衬底材料之间结区域内的氧化硅可被增强。之后，沉积二氧化硅隔离物154，成为栅凹槽150内的保形层。具体而言，获得的隔离物154的最终厚度为10至20nm。图8A示出了所得的结构的剖面视图。可以看出，栅凹槽150的表面现在被SiO2层154覆盖。此外，图8B示出了例如可以从图10B看出的IV和IV之间、阵列和外围部分之间的结的示意性剖面视图。从图8B可以看出，阵列部分和支持部分被SiO2层47覆盖。
在下一步骤中，阵列部分被掩模72覆盖，留下外围部分77未被覆盖。这示于图9A。
在下一步骤中，在外围部分77内的所得表面上提供牺牲SiO2层62。此外，执行通常的阱注入，从而在外围部分内提供外围掺杂部分61。之后，从阵列部分除去掩模72。接着，未掺杂多晶硅层沉积于整个衬底表面上。
所得的结构示于图9B和9C。具体而言，从示出了III和III间的阵列部分剖面视图的图9B可以看出，多晶硅层71沉积于阵列部分内。此外，可以从示出了外围部分77剖面视图的图9C看出，在衬底1的表面10上形成外围SiO2层62，其被多晶硅层63覆盖。
之后，在外围部分执行进一步的注入步骤。具体而言，多晶硅层63为n掺杂或p掺杂，从而为n-FET和p-FET提供栅电极。使用合适的掩模以覆盖不要被掺杂的部分，执行这些注入步骤。之后，执行退火步骤，从而在外围部分内获得重结晶部分。之后，在外围部分内提供掩模73，留下阵列部分未被覆盖。具体而言，图10A示出了现在被掩模73覆盖的区域。可以看出，阵列部分75内未提供掩模73，由于阵列部分75和外围部分77之间的掩模交叠形成间隔74。
图10B示出了衬底表面上的平面视图，示出了阵列部分75、外围部分77以及形成于阵列部分和外围部分77之间的边界部分76。图10B还示出了截取各剖面视图的位置。
在使用掩模73覆盖外围部分之后，多晶硅层71凹进在阵列部分内，该蚀刻步骤在二氧化硅层47和SiO2隔离物154上停止。所得的结构示于图11A。具体而言，从图11A可以看出，在阵列部分内现在SiO2层47未被暴露。外围部分内所得的结构的剖面视图示于图11B。从图11B可以看出，现在掺杂多晶硅层631置于二氧化硅层62的表面上。
在接下来的步骤中，首先，将从栅凹槽的多晶硅填充156的表面除去SiO2隔离物154的水平部分，且之后，将沉积用于限定栅电极的上部分的层叠层(layer stack)。为此，首先，执行相对于多晶硅材料选择性地蚀刻SiO2的选择性蚀刻步骤，从而露出栅凹槽内多晶硅填充156的表面。该步骤可作为单独的蚀刻步骤执行，或者该步骤可以与原位溅射预清洗步骤组合执行。例如，这种溅射步骤可使用Ar+离子执行，从而清洁衬底表面。由此蚀刻约5nm材料。接着，形成包括至少一金属或金属化合物层的叠层。首先，通过PVD方法沉积Ti层，Ti层561在水平部分厚度为2至5nm且不沉积在栅凹槽的侧壁上。之后，通过PVD方法沉积TiN层562以在水平部分获得5nm的厚度，TiN不沉积在栅凹槽的侧壁上。之后，通过CVD方法沉积TiN层562的第二部分，从而获得在该表面的水平部分上以及垂直部分上厚度为10nm的保形沉积层。沉积该TiN层的目的是降低多晶硅层156和上述导电层之间的接触电阻。最后，通过PVD方法沉积WN/W层叠层563，该WN/W层叠层在水平部分厚度为40nm，在凹槽侧壁上厚度为小于10nm。最后，将执行栅叠层退火步骤。
通过沉积WN/W层叠层563的步骤，栅凹槽150将不会完全被填充。具体而言，形成空缺57。由Ti/TiN叠层，具体而言，通过CVD方法沉积TiN的保形沉积步骤，保证WN/W层叠层563和多晶硅填充156之间的电接触。结果，栅叠层现在完成。所得的结构示于图12。
从示出了阵列部分的III和III间的剖面视图的图12A可以看出，整个表面现在被WN/W层叠层563覆盖。栅凹槽150被导电材料填充，使得导电材料，具体而言金属层561、562和563延伸至衬底表面10下。
在II和II间的支持部分内，从图12所示剖面视图可以看出，形成了相同的层叠层。
之后，如图13所示，通过通常已知的方法沉积氮化物(Si3N4)盖层58。结果为，Si3N4层58形成于钨层563的表面上，如图13所示，其中图13A示出了阵列部分的III和III间的剖面视图，图13B示出了外围部分的II和II间的剖面视图。
在接下来的步骤中，为了形成字线51，将执行光刻工艺步骤以图形化所沉积的栅叠层。具体而言，在外围部分内，通过向下蚀刻到外围部分内的栅氧化物62而图形化所述叠层，而在阵列部分内，该蚀刻步骤被向下执行到SiO2层47的表面。之后，可选地，可以形成用于外围部分的偏移隔离物，或者可以执行通过退火的热氧化步骤。之后，通过通常已知的方法在阵列部分以及外围部分内形成氮化硅隔离物59。更具体而言，首先，保形沉积Si3N4层，接着执行各向异性蚀刻步骤以蚀刻该Si3N4层的水平部分。执行蚀刻所沉积的氮化硅层水平部分的蚀刻步骤，在氧化硅衬层47以及外围部分内栅氧化物层62的表面上停止。
备选地，可以提供二氧化硅隔离物。这种情况下，字线51如前所述被图形化。在图形化阵列部分内的字线之后，二氧化硅衬层相对于Si被进一步选择性蚀刻。之后，形成了包裹字线51的薄氮化硅衬层，之后进行沉积二氧化硅隔离物层的步骤。当形成字线时，可针对外围部分优化图形化栅叠层的步骤，因为在阵列部分内没有多晶硅层将被蚀刻。具体而言，可以选择多晶硅层蚀刻工艺的参数，以便在外围部分获得期望的轮廓而阵列部分不受影响，因为在阵列部分内，多晶硅层置于栅凹槽的下部。
所得的结构示于图14。具体而言，图14A示出了III和III间阵列部分的剖面视图，而图14B示出了外围部分内II和II间的剖面视图。具体而言，从图14A可以看出，有源字线51a和无源字线51b形成于阵列部分中。可以进一步看出，栅电极的上部由金属层叠层形成。在外围部分，如图14B所示，栅电极类似地包括由多晶硅层631制成的下部以及由金属层叠层制成的上部。多晶硅层631毗邻栅氧化物层，该栅氧化物层又毗邻衬底表面，尤其毗邻掺杂部分61。在阵列部分，金属层叠层通过栅氧化物层151以及二氧化硅隔离物154与第一和第二源/漏区121、122绝缘。具体而言，二氧化硅隔离物154延伸至与栅电极的金属层叠层相同的深度。
在接下来的步骤中，将执行通常已知的LocHiS工艺，以在阵列部分内提供位线接触，而外围部分不受影响。为此，首先，在阵列部分内将形成位线接触的那些位置处形成牺牲多晶硅栓551。所得的结构示于图15，其中图15A示出了阵列部分内III和III间的剖面视图，图15B示出了外围部分内II和II间的剖面视图。从图15A可以看出，牺牲氧化硅栓551形成于将形成位线接触的位置从而直接与二氧化硅层47接触，而从图15B可以看出，外围部分不受影响。
在沉积BPSG层和执行CMP(化学机械抛光)步骤之后，多晶硅栓551之间的空间被BPSG材料55填充。之后，牺牲多晶硅栓551被除去以形成开口552。在蚀刻该牺牲多晶硅栓之后，执行相对于氮化硅及相对于硅选择性地蚀刻二氧化硅衬层47的蚀刻步骤，从而使开口552延伸成接触第二源/漏区122。
所得的结构示于图16，其中图16A示出了阵列部分的III和III间的剖面视图，图16B示出了外围部分的II和II间的剖面视图。从图16A可以看出，现在开口552形成于BPSG层内，开口552延伸到第二源/漏区122的表面。此外，从图16B可以看出，外围部分被BPSG层55覆盖。
在下一步骤中，首先沉积TiN衬层531，接着沉积钨层。在CMP步骤之后，形成钨栓53。所得的结构示于图17，该图示出了阵列部分的剖面视图。从图17可以看出，钨栓53与第二源/漏区122接触。
在下一步骤中，按照通常的方式，将位线52形成于所得的表面上。具体而言，沉积和图形化钨层，从而形成各个位线52。具体而言，位线52垂直于字线51延伸。所得的结构示于图18。
具体而言，如图18所示，形成包括第一和第二源/漏区121、122的晶体管。该第一和第二源/漏区121、122毗邻衬底表面10。连接第一和第二源/漏区121、122的沟道14的导电性受置于栅凹槽150内的栅电极15控制。栅电极通过栅隔离层151与沟道绝缘。由于栅电极15置于凹槽内，电流路径相对于衬底表面具有水平以及垂直分量。栅电极15包括由多晶硅材料制成的下部以及包括至少一金属层和至少一金属化合物层的上部。栅凹槽的上部毗邻栅凹槽的下部。因此，栅电极的下部与其上部之间的接触电阻大幅降低。
栅电极上部和栅氧化物层151之间提供SiO2隔离物154。SiO2隔离物154厚度大于栅隔离层151。当通过激活相应的有源字线51a而寻址特定的栅电极时，第一和第二源/漏区之间的沟道14变为导电，并读出存储于存储电容器内的信息。具体而言，通过掺杂多晶硅部分351、掺杂非晶硅部分41和第一源/漏区121，读出存储于电容器内的电荷。该电荷通过第二源/漏区，经置于第二源/漏区和位线52之间的位线接触53转移到相应的位线52。
栅电极15的上部包括至少一个金属层。具体而言，栅电极上部的金属层包括至少一个保形沉积以覆盖栅凹槽侧壁的层。金属层延伸到衬底表面10以下的深度，并通过二氧化硅隔离物154与毗邻的第一和第二源/漏区121、122隔离。
图19示出了包括存储单元阵列75和外围部分77的示例存储器装置的示意性平面视图。更具体而言，外围部分77包括支持电路8以及其中特别地安置了字线驱动器82和读出放大器83的核心电路81。通常，字线51以及位线52布置成相互垂直交叉。存储单元100包括存储电容器3，其包括存储电极31、对置电极34以及置于该存储电极和对置电极之间的电容器电介质。该存储电极与晶体管16的第一源/漏区121连接。通过经由相应字线51激活晶体管16，存储于存储电容器3的电荷被读出并传送到相应的位线52。
如图19所示，读出放大器83布置成读出被寻址的存储单元100的信号以及处于未被寻址状态的存储单元100的信号。
接着，读出放大器83比较这两个存储单元的信号。然而，可以清楚地理解，本发明适用于任何类型的存储单元结构。
尽管已经在此阐述并描述了具体实施方案，本领域普通技术人员将会理解，在不背离本发明的范围的情况下可以采用各种备选与/或等效实施替换所示出和描述的具体实施方案。本申请旨在覆盖这里所述的具体实施方案的任何调整和变形。因此，本发明仅由权利要求及其等同特征限定。
Claims (23)
1.一种至少部分形成于具有表面的半导体衬底内的晶体管，所述晶体管包括：
第一源/漏区；
第二源/漏区；
连接所述第一和第二源/漏区的沟道区，所述沟道区置于所述半导体衬底内，且沟道方向由连接所述第一和所述第二源/漏区的线定义；
形成于所述半导体衬底内的栅凹槽，所述栅凹槽毗邻所述沟道区形成，所述栅凹槽包括上部和下部，所述上部毗邻所述下部；以及
置于所述沟道区和所述栅凹槽之间的栅介电层，
其中所述栅凹槽的下部被填充了多晶硅，而所述栅凹槽的上部被填充了金属或金属化合物，由此形成沿所述沟道区放置的栅电极，所述栅电极控制在所述第一和第二源/漏区之间流动的电流。
2.权利要求1的晶体管，进一步包括由绝缘材料制成的侧壁隔离物，所述侧壁隔离物形成于栅凹槽的侧壁上。
3.权利要求2的晶体管，其中所述侧壁隔离物置于所述栅凹槽的上部的侧壁上。
4.权利要求3的晶体管，其中所述栅凹槽的上部的填充包括选自包括Ti、TiN、WN和W的组的至少一个层.
5.权利要求4的晶体管，其中至少所述层之一为保形沉积层。
6.权利要求1的晶体管，其中所述沟道区包括其中沟道呈脊形的鳍区，所述脊在垂直于所述沟道方向的剖面内包括顶侧和两个横向侧，所述顶侧宽度为w，所述横向侧深度为d，其中所述顶侧置于所述半导体衬底表面的下方，所述栅电极沿所述顶侧和所述两个横向侧放置。
7.权利要求6的晶体管，其中以下关系成立：d≤w/2。
8.权利要求6的晶体管，进一步包括由绝缘材料制成的侧壁隔离物，所述侧壁隔离物形成于栅凹槽的侧壁上.
9.权利要求8的晶体管，其中所述侧壁隔离物置于所述栅凹槽的上部的侧壁上。
10.一种存储单元，包括：
存储电容器，其包括存储电极、对置电极和置于所述存储电极和所述对置电极之间的电容器电介质；以及
晶体管，其至少部分形成于具有表面的半导体衬底内，所述晶体管包括：
第一源/漏区；
第二源/漏区；
连接所述第一和第二源/漏区的沟道区，所述沟道区置于所述半导体衬底内，沟道方向由连接所述第一和所述第二源/漏区的线定义；
形成于所述半导体衬底内的栅凹槽，所述栅凹槽毗邻所述沟道区形成，所述栅凹槽包括上部和下部，所述上部毗邻所述下部；以及
置于所述沟道区和所述栅凹槽之间的栅介电层，
其中所述栅凹槽的下部被填充了多晶硅，而所述栅凹槽的上部被填充了金属或金属化合物，由此形成沿所述沟道区放置的栅电极，所述栅电极控制在所述第一和第二源/漏区之间流动的电流，且
其中所述晶体管的所述第一源/漏区与所述存储单元的所述存储电极连接。
11.权利要求10的存储单元，其中所述晶体管进一步包括由绝缘材料制成的侧壁隔离物，所述侧壁隔离物形成于栅凹槽的侧壁上。
12.权利要求11的存储单元，其中所述侧壁隔离物置于所述栅凹槽的上部的侧壁上。
13.权利要求10的存储单元，其中所述沟道区包括其中沟道呈脊形的鳍区，所述脊在垂直于所述沟道方向的剖面内包括顶侧和两个横向侧，所述顶侧宽度为w，所述横向侧深度为d，其中所述顶侧置于所述半导体衬底表面的下方，且所述栅电极沿所述顶侧和所述两个横向侧放置。
14.权利要求10的存储单元，其中所述晶体管的所述第一源/漏区通过具有上表面和下表面的接触带与所述存储单元的所述存储电极连接，其中所述接触带的上表面置于所述衬底表面之上，所述接触带的下表面置于所述衬底表面之下。
15.一种存储单元阵列，包括
多个存储单元；
沿第一方向布置的多条位线和沿与所述第一方向交叉的第二方向布置的多条字线；并且
每个所述存储单元包括存储电容器和至少部分形成于半导体衬底内的晶体管，所述晶体管包括：
与所述存储电容器的电极连接的第一源/漏区；
第二源/漏区；
连接所述第一和第二掺杂区的沟道区，所述沟道区置于所述半导体衬底内；
形成于所述半导体衬底内的栅凹槽，所述栅凹槽毗邻所述沟道区形成，所述栅凹槽包括上部和下部，所述上部毗邻所述下部；以及
置于所述沟道区和所述栅凹槽之间的栅介电层，
其中所述栅凹槽的下部被填充了多晶硅，而所述栅凹槽的上部被填充了金属或金属化合物，由此形成沿所述沟道区放置的栅电极，所述栅电极控制在所述第一和第二源/漏区之间流动的电流，
其中每条所述字线与多个栅电极电连接，且
其中每个所述晶体管的所述第二源/漏区通过位线接触与所述位线之一连接。
16.权利要求15的存储单元阵列，其中所述晶体管进一步包括由绝缘材料制成的侧壁隔离物，所述侧壁隔离物形成于栅凹槽的侧壁上。
17.权利要求15的存储单元阵列，其中所述沟道区包括其中沟道呈脊形的鳍区，所述脊在垂直于所述沟道方向的剖面内包括顶侧和两个横向侧，所述顶侧宽度为w，所述横向侧深度为d，其中所述顶侧置于所述半导体衬底表面的下方，所述栅电极沿所述顶侧和所述两个横向侧放置。
18.权利要求15的存储单元阵列，其中所述晶体管的所述第一源/漏区通过具有上表面和下表面的接触带与所述存储单元的所述存储电极连接，其中所述接触带的上表面置于所述衬底表面之上，所述接触带的下表面置于所述衬底表面之下.
19.权利要求15的存储单元阵列，其中每个所述存储电容器为沟槽电容器，其中所述存储电极、对置电极以及电容器电介质置于沟槽内，所述沟槽形成于衬底内，其中所述字线置于多个沟槽之上，所述字线通过绝缘层与所述沟槽绝缘。
20.权利要求19的存储单元阵列，其中所述绝缘层由二氧化硅制成。
21.权利要求20的存储单元阵列，其中所述二氧化硅层厚度小于50nm。
22.一种形成存储单元的方法，包括：
提供具有表面的半导体衬底；
提供用于存储信息的多个存储电容器；
提供多个栅电极；以及
在所述半导体衬底内提供多个第一和第二源/漏区，沟道形成于每个所述第一和相应的一个所述第二源/漏区之间，每个所述第一源/漏区与相应的一个所述存储电容器的存储电极连接，
其中提供所述栅电极进一步包括：
在所述衬底内确定栅凹槽，以使得最终栅凹槽从所述半导体衬底的所述表面沿垂直于所述半导体衬底的所述表面的方向延伸，所述栅凹槽包括上部和下部，所述上部毗邻所述下部；
在所述半导体衬底和所述栅凹槽之间的界面处提供栅电介质；以及
使用多晶硅填充所述栅凹槽的下部，且使用金属或金属化合物填充所述栅凹槽的上部.
23.权利要求22的方法，其中在所述衬底内确定栅凹槽进一步包括：在衬底表面上沉积二氧化硅层，在所述二氧化硅层内确定开口，以及随后以所述二氧化硅层为硬掩模蚀刻所述衬底材料。
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