CN114512486A - 晶体管单元、晶体管电路、子字线驱动器和半导体装置 - Google Patents

晶体管单元、晶体管电路、子字线驱动器和半导体装置 Download PDF

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Abstract

提供了晶体管单元、晶体管电路、子字线驱动器和半导体装置。具有共用栅极结构的晶体管电路包括有源区和栅极。有源区具有在基底上沿第一方向延伸的主体以及从主体的在第一方向上的中心部分沿垂直于第一方向的第二方向延伸的突起。栅极布置在有源区上方以与有源区的沟道区叠置并且具有倒置的派
Figure DDA0003227395440000011
结构，倒置的派
Figure DDA0003227395440000012
结构从平面图来看在三个边上围绕但不覆盖有源区的包括有源区的两个拐角部分的部分。突起被分离区划分成分离成两个子部分的第一部分和第二部分。主体的在第一方向上的相对端对应于两个漏极区，突起的第二部分对应于共源极区，并且两个漏极区、共源极区和栅极构成两个晶体管，其中，两个晶体管共用栅极。

Description

晶体管单元、晶体管电路、子字线驱动器和半导体装置
本申请基于并要求于2020年11月16日在韩国知识产权局提交的第10-2020-0153077号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
发明构思涉及一种半导体存储器装置，更具体地，涉及一种具有共用栅极结构的晶体管单元以及基于晶体管单元的子字线驱动器和半导体装置。
背景技术
根据用户对高性能的需求，各种电子系统中使用的半导体存储器装置的容量和速度正在迅速增加。半导体存储器装置可以广义地分类为易失性存储器装置和非易失性存储器装置。易失性存储器装置的代表性示例是动态随机存取存储器(DRAM)，并且非易失性存储器装置的代表性示例是闪存。随着DRAM的容量增大，连接到一条字线的存储器单元的数量增大，并且字线之间的间隔(单元间距)减小。当施加到字线的字线电压被提供到更多的存储器单元时，会发生速度延迟。为了解决字线电压的速度延迟，使用将一条字线划分成多条子字线并且用子字线驱动器(SWD)驱动每条子字线的方法。
发明内容
发明构思的方面提供了能够分离和管理有缺陷的漏极的修复同时保持长沟道长度并且防止栅极氧化物层的爆裂的晶体管单元以及基于晶体管单元的子字线驱动器和半导体装置。
根据一些实施例，具有共用栅极结构的晶体管单元包括有源区、分离区和栅极。有源区具有沿平行于基底的顶表面的第一方向延伸的主体以及沿垂直于第一方向且平行于基底的顶表面的第二方向延伸的突起，突起连接到主体的相对于第一方向是中心的中心部分并且在第二方向上远离主体延伸。分离区沿第二方向延伸穿过主体以具有位于突起中的第一端以及位于主体中且在第二方向上与第一端相对的第二端。分离区将主体分离成两个部分并且将突起的第一部分分离成两个部，一个部位于分离区的每侧上。栅极在垂直于第一方向和第二方向的第三方向上布置在有源区上方以覆盖有源区的沟道区，并且在有源区的与分离区的第二端相邻的沟道避免区处具有暴露有源区的相对于栅极的顶部的结构。有源区被分离区划分成第一有源区和第二有源区，其中，第一有源区通过突起的第二部分连接到第二有源区。主体的在第一方向上的相对端对应于两个漏极区，第二部分对应于共源极区，并且两个漏极区、共源极区和栅极构成两个晶体管，其中，两个晶体管共用栅极。
根据一些实施例，具有共用栅极结构的晶体管电路包括有源区和栅极。有源区具有在基底上沿第一方向延伸的主体以及从主体的在第一方向上的中心部分沿垂直于第一方向的第二方向延伸的突起。栅极布置在有源区上方以与有源区的沟道区叠置并且具有倒置的派
Figure BDA0003227395420000021
结构，倒置的派
Figure BDA0003227395420000022
结构从平面图来看在三个边上围绕但不覆盖有源区的包括有源区的两个拐角部分的部分。有源区被分离区划分成第一有源区和第二有源区，分离区沿第二方向延伸并且将主体和突起的一部分分离。突起被划分成第一部分和第二部分，第一部分被分离区分离成两个子部分，其中，第一部分在第二方向上位于主体与第二部分之间。主体在第一方向上的相对端对应于两个漏极区，突起的第二部分对应于共源极区，并且两个漏极区、共源极区和栅极构成两个晶体管，其中，两个晶体管共用栅极。
根据一些实施例，一种半导体装置包括共用栅极结构。半导体装置可以包括具有沿平行于基底的顶表面的第一方向延伸的第一有源区部分以及从第一有源区部分突出并沿垂直于第一方向且平行于基底的顶表面的第二方向延伸的突起。分离区可以沿第二方向从第一端延伸到第二端，并且将第一有源区部分划分成位于分离区的第一侧上的第一有源部分和位于分离区的第二相对侧上的第二有源部分，并且将突起的第一部分划分成位于分离区的第一侧上的第一突起部和位于分离区的第二侧上的第二突起部，其中，分离区的第一端位于有源区上，并且分离区的第二端位于突起的第一部分上。有源区的两个3D拐角部分可以与分离区的第一端相邻，并且栅极可以布置在有源区上方以覆盖有源区的沟道区同时暴露两个3D拐角部分。在各种实施例中，分离区在第二方向上延伸超过栅极的第一边缘，并且还在第二方向上延伸超过栅极的与第一边缘相对的第二边缘。此外，栅极的一部分在第二方向上延伸超过分离区并且延伸超过有源区，并且两个3D拐角部分可以在第一方向上位于栅极的第一部分与栅极的第二部分之间。
根据一些实施例，一种子字线驱动器包括：第一子字线驱动器，具有用于响应于驱动信号向第一字线供应负电压的第一晶体管；以及第二子字线驱动器，具有用于响应于驱动信号向第二字线供应负电压的第二晶体管，其中，第一晶体管和第二晶体管构成晶体管单元，晶体管单元包括具有倒置的派
Figure BDA0003227395420000031
形状的栅极，并且第一晶体管和第二晶体管共用栅极。
根据一些实施例，一种半导体装置包括：单元区域，其中多个存储器单元以二维阵列结构布置；以及核心/外围区域，在单元区域周围并且包括用于驱动存储器单元的驱动电路，其中，作为驱动电路中的一者的子字线驱动器位于核心/外围区域中并且包括：第一子字线驱动器，具有用于响应于驱动信号向第一字线供应负电压的第一晶体管；以及第二子字线驱动器，具有用于响应于驱动信号向第二字线供应负电压的第二晶体管，其中，第一晶体管和第二晶体管构成晶体管单元，晶体管单元包括具有倒置的派
Figure BDA0003227395420000032
形状的栅极，并且第一晶体管和第二晶体管共用栅极。
附图说明
通过以下结合附图进行的详细描述，将更清楚地理解发明构思的实施例，在附图中：
图1A和图1B分别是根据实施例的子字线驱动器的框图和电路图；
图2是根据实施例的晶体管单元的部分的平面图；
图3A至图3C分别是沿着图2的线I-I'截取的剖视图、有源区的平面图和栅极的平面图；
图4A至图5B分别是用于解释一些实施例的晶体管单元中的倒置的派
Figure BDA0003227395420000033
形状的栅极的优点的透视图和SEM照片；
图6是示出针对一些实施例和比较示例的晶体管单元使用驱动信号PXIB测量时间相关的电介质击穿(TDDB)的结果的曲线图；
图7A至图7F是根据实施例的晶体管单元的部分的平面图；
图8A和图8B是根据实施例的晶体管单元的部分的平面图；
图9A和图9B分别是其中根据实施例的两个晶体管单元被布置成共用共源极区的一对晶体管单元的平面图和SEM照片；
图10A至图10C是用于解释图9A的一对晶体管单元的优点的比较示例的一对晶体管单元的平面图；以及
图11A和图11B分别是根据实施例的半导体装置的平面图和示出了半导体装置的部分的结构的框图。
具体实施方式
在下文中，将参照附图详细描述本公开。附图中的同样的附图标记表示同样的元件，因此省略了同样的元件的重复解释。
图1A和图1B分别是根据实施例的子字线驱动器的框图和电路图。
参照图1A和图1B，根据本实施例的子字线驱动器200-1(或者被称为“SWD1”)和200-2(或者被称为“SWD2”)中的每者可以包括三个晶体管。例如，第一子字线驱动器200-1可以包括第一上拉晶体管PUT1、第一下拉晶体管PDT1和第一晶体管KT1，并且第二子字线驱动器200-2可以包括第二上拉晶体管PUT2、第二下拉晶体管PDT2和第二晶体管KT2。可以看出，诸如“第一”、“第二”、“第三”等的序数可以简单地用作某些元件、步骤等的标签，以将这些元件、步骤等彼此区分开。在说明书中未使用“第一”、“第二”等描述的术语在权利要求中仍然可以被称为“第一”或“第二”。另外，用特定序数(例如，特定权利要求中的“第一”)引用的术语可以在其它地方用不同的序数(例如，说明书或另一权利要求中的“第二”)来描述。
根据本实施例的子字线驱动器200-1和200-2的操作将描述如下。子字线驱动器200-1和200-2可以从驱动电压产生器(见图11B的400-1)接收驱动信号PXID<2>和PXIB<2>。第一子字线驱动器200-1可以响应于字线使能信号NWEIB<0>而被激活，第二子字线驱动器200-2可以响应于字线使能信号NWEIB<1>而被激活。更详细地，当以较低电平提供字线使能信号NWEIB<0>时，第一子字线驱动器200-1可以将通过驱动信号PXID<2>提供的高电压VPP提供到字线WL<1>。另外，当以较高电平提供字线使能信号NWEIB<0>时，第一子字线驱动器200-1可以阻断驱动信号PXID<2>并且用负电压VBB2对字线WL<1>进行预充电。同样地，当以较低电平提供字线使能信号NWEIB<1>时，第二子字线驱动器200-2可以将通过驱动信号PXID<2>提供的高电压VPP提供到字线WL<5>。另外，当以较高电平提供字线使能信号NWEIB<1>时，第二子字线驱动器200-2可以阻断驱动信号PXID<2>并且用负电压VBB2对字线WL<5>进行预充电。
子字线驱动器200-1和200-2可以包括用于在预充电之后将字线WL<1>和WL<5>维持在负电压VBB2的晶体管KT1和KT2。考虑到晶体管KT1和KT2的功能方面，它们也被称为保持晶体管。晶体管KT1和KT2可以响应于驱动信号PXIB<2>而将字线WL<1>和WL<5>固定为负电压VBB2的电平。因此，即使在字线使能信号NWEIB<0>和NWEIB<1>或者噪声的电平波动的情况下，字线WL<1>和WL<5>也可以保持稳定的电压值。
如图1B中所示，子字线驱动器200-1和200-2的晶体管KT1和KT2可以构成晶体管单元100，也被描述为晶体管结构。晶体管单元100可以是晶体管电路，并且可以包括被施加负电压VBB2的共源电极(或被称为“源极接触件”)(见图2中的140S)、被施加驱动信号PXIB<2>的共栅电极(或被称为“栅极接触件”)(见图2中的140G)以及分别连接到字线WL<1>和WL<5>的两个漏电极(或被称为“漏极接触件”)(见图2中的140D)。
在晶体管单元100中，构成源极区、漏极区和沟道区(S、D、C)的有源区(见图2中的110)具有由分离区(见图2中的130)分离的结构，使得第一晶体管KT1和第二晶体管KT2可以具有彼此分离的沟道结构，并且可以将修复彼此分开并管理。在图1B中，锯齿形状表示有源区110具有由分离区130分离的沟道。第一晶体管KT1和第二晶体管KT2中的每者具有“Γ”形沟道(也描述为L形)，从而使沟道的长度最大化，从而改善高电压的耐热性能并降低短沟道效应。此外，在晶体管单元100中，在有源区上方的栅极(见图2中的120)具有倒置的派(pi，π)
Figure BDA0003227395420000051
形状，从而有效地防止栅极氧化物层由于诸如E场的场而爆裂。栅极集中在与分离区130相邻的边缘部分处。将在图2至图3C的描述中更详细地描述晶体管单元100的结构。
如图1B中所示，子字线驱动器200-1和200-2可以分别具有用于驱动字线WL<1>和WL<5>的电路结构。具体地，子字线驱动器200-1和200-2的晶体管KT1和KT2可以共用栅极以构造晶体管单元100。
第一子字线驱动器200-1可以从驱动电压产生器400-1接收驱动信号PXID<2>和PXIB<2>，并且可以从行解码器(见图11B中的300)接收字线使能信号NWEIB<0>。如上所述，第一子字线驱动器200-1可以包括上拉晶体管PUT1、下拉晶体管PDT1和第一晶体管KT1。上拉晶体管PUT1可以响应于字线使能信号NWEIB<0>而将字线WL<1>上拉到驱动信号PXID<2>的电平。另一方面，下拉晶体管PDT1可以响应于字线使能信号NWEIB<0>而将字线WL<1>下拉到负电压VBB2。当字线WL<1>被去激活时，第一晶体管KT1可以将字线WL<1>的电压保持在负电压VBB2的电平。为此，第一晶体管KT1可以响应于与驱动信号PXID<2>处于互补关系的驱动信号PXIB<2>而在被提供有负电压VBB2的源极与连接到字线WL<1>的漏极之间开关。
第二子字线驱动器200-2可以从驱动电压产生器400-1接收驱动信号PXID<2>和PXIB<2>，并且可以从行解码器300接收字线使能信号NWEIB<1>。如上所述，第二子字线驱动器200-2可以包括上拉晶体管PUT2、下拉晶体管PDT2和第二晶体管KT2。上拉晶体管PUT2可以响应于字线使能信号NWEIB<1>而将字线WL<5>上拉到驱动信号PXID<2>的电平。另一方面，下拉晶体管PDT2可以响应于字线使能信号NWEIB<1>而将字线WL<5>下拉到负电压VBB2的电平。当字线WL<5>被去激活时，第二晶体管KT2可以将字线WL<5>的电压保持为负电压VBB2。为此，第二晶体管KT2可以响应于与驱动信号PXID<2>处于互补关系的驱动信号PXIB<2>而在被提供有负电压VBB2的源极与连接到字线WL<5>的漏极之间开关。
根据本实施例的子字线驱动器200-1和200-2的晶体管KT1和KT2可以通过共用栅极来接收与一个驱动信号PXIB<2>对应的相同的栅极电压。另外，第一晶体管KT1和第二晶体管KT2共用共源极区110S，使得可以向共源极区110S提供相同的负电压VBB2。
在本实施例的子字线驱动器200-1和200-2中，构成晶体管单元100的晶体管KT1和KT2中的每者具有“Γ”形沟道，使得沟道的长度可以保持相对长。这种形状也可以被描述为“L”形或90°角形状(例如，包括被布置成以90°角彼此相交的两个直线部分，其中，一个直线部分比另一个直线部分长)。另外，因为有源区110具有由分离区130分离的结构，所以可以分开并且管理晶体管KT1和KT2的修复。此外，因为在有源区上方的栅极120具有倒置的派
Figure BDA0003227395420000061
形状，所以可以有效地防止栅极氧化物层由于在与分离区130相邻的边缘部分处的场的集中而导致爆裂的问题。倒置的派
Figure BDA0003227395420000062
形状也可以被描述为3边开口的多边形形状或3边开口的矩形形状，3边开口的多边形形状或3边开口的矩形形状具有均沿基本平行于分离区130延伸所沿的方向的第一方向延伸并且设置为彼此相对且使分离区130位于其间的第一边和第二边、以及连接第一边和第二边并且基本垂直于第一边和第二边延伸且与分离区130交叉的第三边。下面将更详细地描述3边开口的矩形形状的栅极120的进一步细节。如在此所使用的，诸如“相同”、“相等”、“平面”、“共面”、“平行”和“垂直”的术语包含相同性或者包括例如由于制造工艺可能发生的变化的接近的相同性。除非上下文或其它陈述另外指出，否则可以在此使用术语“基本”以强调该含义。
图2是根据实施例的晶体管单元的部分的平面图，并且图3A至图3C分别是沿着图2的线I-I'截取的剖视图、有源区的平面图和栅极的平面图。参照图1A和图1B一起描述它们，并且将简单地描述或省略在图1A和图1B的描述中已经描述的内容。
参照图2至图3C，根据本实施例的晶体管单元100可以包括有源区110、栅极120和分离区130。
有源区110可以形成在基底101上。基底101可以包括例如半导体元件(诸如硅或锗(Ge))或者由例如半导体元件(诸如硅或锗(Ge))形成。另外，基底101可以包括化合物半导体(诸如碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)或磷化铟(InP))，或者由化合物半导体形成。基底101可以具有绝缘体上硅(SOI)结构。例如，基底101可以包括掩埋氧化物(BOX)层。导电区域(例如，掺杂有杂质的阱或者掺杂有杂质的半导体结构)可以形成在基底101的上部分中。例如，阱或阱的上部分可以构成有源区110。也被描述为隔离层的各种器件分离结构150(诸如浅沟槽分离(STI)结构)可以形成在基底101上。
当在如图2或图3B中的平面图中观看时，有源区110通常可以具有“T”形状(也被写为“T形状”)，“T”形状具有在其中包括分离区130的竖直部分和包括两个悬挂延伸部分的水平部分。以另一种方式描述，有源区110可以主要包括主体110B和突起110P。主体110B可以具有沿第一方向(x方向)延伸的形状，并且可以被划分成中心主体110B1和延伸部110B2。延伸部110B2可以从中心主体110B1的在第一方向(x方向)上的两端沿第二方向(y方向)延伸。突起110P可以从主体110B的在第一方向(x方向，例如，中心部分相对于x方向位于中心)上的中心部分沿第二方向(y方向)远离主体110B延伸。突起110P可以被划分成由分离区130分离的第一部分110P1和未由分离区130分离的第二部分110P2。主体110B形成“T”形状的顶部，并且突起110P形成“T”形状的主干。如在该实施例和其它实施例中可以看到的，栅极120的倒置的派
Figure BDA0003227395420000081
形状相对于有源区110的“T”形状是倒置的，使得当有源区被定向成以正面朝上的方式形成“T”形状时，栅极120相对于“T”形状具有倒置的派
Figure BDA0003227395420000082
形状。因此，分离区130沿第二方向(y方向)延伸穿过主体110B，以具有位于突起110P中的第一端以及位于主体110B中且在第二方向上与第一端相对的第二端。分离区130将主体110B分离成两个部分，并且将突起110P的第一部分分离成两个部，一个部位于分离区130的每侧上。
掺杂有高浓度的杂质离子的共源极区110S和漏极区110D可以形成在有源区110的上部分中。共源极区110S和漏极区110D可以使用图2中由虚线指示的注入掩模IIP通过离子注入工艺来形成。共源极区110S和漏极区110D可以通过单独的注入工艺形成。例如，漏极区110D可以使用覆盖共源极区110S的第一类型的注入掩模IIP通过离子注入工艺来形成，并且共源极区110S可以使用与第一类型相反的打开共源极区110S的第二类型的注入掩模IIP通过离子注入工艺来形成。同时，当形成共源极区110S时，也可以在沟道避免区110CA中掺杂杂质离子。
分离区130可以具有从有源区110的主体110B的在第一方向(x方向)上的中心部分延伸到在第二方向(y方向)上向下的突起110P的第二部分110P2的形状。另外，分离区130的在第二方向(y方向)上的上部分和下部分在第三方向(z方向)上可以不被栅极120覆盖。更详细地，由于栅极120的倒置的派
Figure BDA0003227395420000083
形状，分离区130的在第二方向(y方向)上的上部分可以与沟道避免区110CA(见图2)一起从栅极120暴露。另外，分离区130的在第二方向(y方向)上的下部分延伸到栅极120的外部，因此，分离区130的在第二方向(y方向)上的下部分可以以从栅极120的下表面突出的形式从栅极120暴露。当从平面图观看时，将有源区110视为定向成形成T形状，倒置的派
Figure BDA0003227395420000084
形状的栅极120的两个竖直腿延伸超过T形状的顶部，并且倒置的派
Figure BDA0003227395420000085
形状的连接部分与T形状的中间竖直部分叠置。以这种方式，在形成分离区130的位置的T形状的顶部处的拐角在第三方向(z方向)上不被栅极120覆盖。栅极120在垂直于第一方向和第二方向的第三方向(z方向)上布置在有源区110上方，以覆盖有源区110的沟道区。栅极120具有在有源区110的与分离区130的第二端相邻的沟道避免区110CA(也被描述为沟道避免区域)处暴露有源区110的相对于栅极120(当在平面图中观看时)的顶部的结构。
如通过图3B可以看到的，有源区110可以被分离区130划分成第一有源区110-1A和第二有源区110-2A。例如，主体110B的中心主体110B1和突起110P的第一部分110P1可以被分离区130划分成两部分。因为有源区110通过分离区130被划分成第一有源区110-1A和第二有源区110-2A，所以可以实现沟道分离。例如，晶体管单元100可以包括被划分成朝向第一有源区110-1A的沟道和朝向第二有源区110-2A的沟道的两个沟道。
作为参照，当不分离或不确定地分离沟道时，即使仅在漏极中的一个中发生诸如字线桥的缺陷，通常也不可能区分修复地址，因此，需要修复两条字线。因此，修复资源需要使用两次，这会最终导致良率的下降。另一方面，在确保沟道的分离的情况下，当在漏极中的一个中发生缺陷时，仅需要修复对应的字线，使得修复资源的使用可以减半，因此可以防止良率的降低。
如图3A中所示，分离区130可以具有足以分离(例如，电分离)有源区110的深度。例如，分离区130可以具有几百纳米或更大的深度。然而，分离区130的深度不限于此。尽管未示出，但是分离区130可以被填充有绝缘层(诸如，氧化硅膜、氮化硅膜或氮氧化硅膜)。另外，图2中的有源区110和栅极120外部的区域也可以被填充有绝缘层。
栅极120可以形成在有源区110上方。栅极120可以包括栅电极122和间隔件124。栅极氧化物层125可以位于栅极120与有源区110之间。栅极氧化物层125可以形成为界面层和/或高介电层。如图3A中所示，栅极氧化物层125除了形成在栅极120的下部分之外也可以形成在有源区110的上表面和器件分隔结构150的上表面上。然而，根据实施例，栅极氧化物层125可以形成在仅栅极120下方的有源区110上。
栅电极122可以包括诸如多晶硅或金属的导电材料，或者由诸如多晶硅或金属的导电材料形成。另外，栅电极122可以形成为单层或多层。当栅电极122被形成为多层并且包括金属层时，栅电极122可以包括例如第一金属层、逸出功控制层和第二金属层。第一金属层可以是包括Ti、Ta等的下金属层。逸出功控制层是包括逸出功材料(诸如Al)的金属层，并且可以向高介电层与第一金属层之间的界面供应逸出功材料。第二金属层是位于逸出功控制层上的上金属层，并且可以包括构成n沟道MOSFET(NMOS)的栅极的n型金属或构成p沟道MOSFET(PMOS)的栅极的p型金属。根据实施例，栅电极122还可以包括间隙填充金属层。
当在如图2或图3C中的平面图中观看时，栅极120可以具有基本倒置的派
Figure BDA0003227395420000101
形状。更详细地，栅极120可以包括头部120H和两个耳部120E。头部120H也可以被描述为主体或横梁部分。耳部120E也可以被描述为从主体或横梁部分延伸的腿或延伸部分。在一个实施例中，头部120H具有矩形形状，并且可以覆盖主体110B的一部分和突起110P的第一部分110P1的一部分。另外，头部120H可以覆盖分离区130的与主体110B的一部分和第一部分110P1的一部分对应的部分。
两个耳部120E可以具有从头部120H的在第一方向(x方向)上的两端沿第二方向(y方向)向上延伸的拉长的矩形形状。两个耳部120E可以覆盖主体110B的一部分并且在第二方向(y方向)上向上延伸到主体110B的外部。图3C中的由ACT指示的虚线可以对应于有源区110的边界。在一个实施例中，沟道避免区110CA可以在两个耳部120E之间暴露。也就是说，沟道避免区110CA(见图2)没有被栅极120覆盖。两个耳部120E之间的空间可以具有矩形的第一形状S1。
在本实施例的晶体管单元100中，因为栅极120不在沟道避免区110CA上方，所以沟道避免区110CA可以避免沟道功能。当在耳部120E之间存在栅极部分时，有源区110的与沟道避免区110CA对应的部分可以用作沟道，并且E场可以通过栅极120施加到有源区110的该部分。通常，E场具有集中在边缘部分上的特性，因此可以集中在由虚线指示的拐角部分(①)上。因此，会发生布置在拐角部分(①)上的栅极氧化物层爆裂的缺陷。另一方面，在本实施例的晶体管单元100的情况下，栅极120具有倒置的派
Figure BDA0003227395420000102
形状，并且通过暴露沟道避免区110CA而不覆盖沟道避免区110CA，沟道避免区110CA不用作沟道，并且可以防止诸如由于E场的集中引起的栅极氧化物层的爆裂的缺陷。
已经参照图2、图3A和图3C描述了栅极120的形状，但不限于此。将在图7A至图7F的描述中更详细地描述各种类型的栅极120。
接触件140可以形成在有源区110和栅极120上。更详细地，可以形成电连接到共源极区110S的源极接触件140S，可以形成分别电连接到两个漏极区110D的两个漏极接触件140D，并且可以形成电连接到栅极120的栅极接触件140G。
本实施例的晶体管单元100可以包括两个晶体管。例如，栅极120和在左侧的共源极区110S、漏极区110D可以构成第一晶体管(见图1B中的KT1)，并且栅极120和在右侧的共源极区110S、漏极区110D可以构成第二晶体管(见图1B中的KT2)。另一方面，第一晶体管KT1和第二晶体管KT2中的每者如两个弯曲箭头所示可以具有“Γ”形沟道(②)，也被描述为“L”形沟道或角形沟道，因此，沟道的长度可以保持相对长。
本实施例的晶体管单元100包括两个晶体管，包括共源极区110S，并且共用栅极120，从而使两个晶体管的尺寸最小化。另外，因为有源区110的沟道被分离区130分离，所以两个晶体管的修复可以分开且有效地管理。此外，通过以“Γ”的形式使两个晶体管中的每个的沟道长度最大化，可以改善高电压的耐热性能和高电压的短沟道效应。同时，在本实施例的晶体管单元100中，因为在有源区110上方的栅极120具有倒置的派
Figure BDA0003227395420000111
形状，所以可以有效地防止栅极氧化物层由于在有源区110的与分离区130相邻的边缘处的E场的集中而爆裂的问题。
图4A至图5B分别是用于解释本实施例的晶体管单元中的倒置的派
Figure BDA0003227395420000112
形状的栅极的优点的透视图和SEM照片，其中，图4A和图5A分别是具有矩形栅极的晶体管单元的透视图和SEM照片，图4B和图5B分别是本实施例的具有倒置的派
Figure BDA0003227395420000113
形状的栅极的晶体管单元的透视图和SEM照片。
参照图4A至图5B，如图4A中所示，当栅极120S具有矩形形状并且在有源区110上方时，E场会集中在由虚线圆指示的场集中点A处。场集中点A可以是例如有源区110的与分离区130相邻的3D边缘部分(例如，拐角部分)。因此，在图5A中，如由“Gox P”所指示的，会发生栅极氧化物层在场集中点A处爆裂的缺陷。
另一方面，如在图4B的本实施例的晶体管单元100中，当栅极120具有倒置的派
Figure BDA0003227395420000114
形状并且在有源区110上方时，E场可以不再集中在场集中点A处。因此，如图5B中所示，不会发生栅极氧化物层在场集中点A处爆裂的缺陷。如图4A和图4B中所示，分离区130可以由分离绝缘层160填充。
图6是示出针对本实施例的晶体管单元和比较示例的晶体管单元使用驱动信号PXIB测量时间相关的电介质击穿(TDDB)的结果的曲线图，其中，SQGP表示包括矩形栅极的比较示例的晶体管单元，iPGP表示包括倒置的派
Figure BDA0003227395420000115
形状的栅极的本实施例的晶体管单元。x轴是寿命，单位是年，y轴将缺陷表示为百分比。
参照图6，在比较示例的晶体管单元的情况下，如从由实线的椭圆指示的部分B可以看出，可以确认相当多的缺陷在早期出现。另一方面，实直线对应于比较示例的晶体管单元的曲线图的拟合线，虚直线对应于本实施例的晶体管单元的曲线图的拟合线。通过拟合线，可以预测的是，与比较示例的晶体管单元相比，本实施例的晶体管单元的寿命增加了几乎15倍或更多。
图7A至图7F是根据实施例的晶体管单元的部分的平面图。将简单地描述或省略在图1A至图3C的描述中已经描述的内容。在所有图7A至图7F以及先前讨论的实施例中，栅极120、120a等不覆盖有源区110的与分离区130相邻的3D拐角部分。另外，在所有这些实施例中，分离区130在平行于基底101的表面的第二方向(例如，y方向)上延伸超过栅极120、120a等的第一边缘，并且还在第二方向上延伸超过栅极的与第一边缘相对的第二边缘。此外，在这些实施例中的每个中，栅极120、120a等的一部分在第二方向上延伸超过分离区130并超过有源区110。
参照图7A，本实施例的晶体管单元100a可以在栅极120a的形状上与图2的晶体管单元100不同。更详细地，在本实施例的晶体管单元100a中，栅极120a可以具有形成在耳部(见图3C中的120E)的端部处的翼片(tab)120T。例如，栅极120a可以包括从耳部120E的在第二方向(y方向)上的端部沿第一方向(x方向)延伸的翼片120T。两个耳部120E之间的空间可以具有如图2的晶体管单元100中的矩形的第一形状S1。
在本实施例的晶体管单元100a中，因为栅极120a包括在耳部120E的端部处的翼片120T，所以在耳部120E的端部处的在第一方向(x方向)上的宽度可以大于耳部120E的其它部分的宽度。以这种方式，因为栅极120a的耳部120E的端部形成得宽，所以可以确保在有源区110的与在第二方向(y方向)上向上的边界相邻的部分中的沟道的长度在一定程度上。例如，当耳部120E在第二方向(y方向)上形成得短或者耳部120E的在有源区110外部的端部形成得薄时，由于在制造工艺中缺少余量，沟道不会形成在有源区110的与在第二方向(y方向)上向上的边界相邻的部分中，或者会发生缺陷，因为沟道形成得非常短。另一方面，当耳部120E的在有源区110外部的端部的宽度从一开始就形成得宽时，由于制造工艺中的足够的余量，可以在有源区110的与在第二方向(y方向)上向上的边界相邻的部分中确保足够的沟道长度。
参照图7B，本实施例的晶体管单元100b可以在栅极120b的形状上与图2的晶体管单元100不同。更详细地，在本实施例的晶体管单元100b中，栅极120b可以包括形成在耳部120E的端部处的栅极延伸部120P。另外，两个耳部120E之间的空间可以具有类似于矩形的第一类似形状S1'。
在本实施例的晶体管单元100b中，栅极延伸部120P可以具有具备在第一方向(X方向)上比耳部120E的其它部分的宽度大的宽度的矩形形状。因为栅极延伸部120P形成得宽，类似于图7A的晶体管单元100a中的包括翼片120T的栅极120a，所以可以在有源区110的与在第二方向(y方向)上向上的边界相邻的部分中确保沟道长度。同时，根据实施例，栅极延伸部120P可以形成为拐角部分弯曲的形状，而不是矩形形状。
参照图7C，本实施例的晶体管单元100c可以在栅极120c的形状上与图2的晶体管单元100不同。在图2的晶体管单元100中，栅极120的两个耳部120E之间的空间具有矩形的第一形状S1。然而，在本实施例的晶体管单元100c中，栅极120c的两个耳部120E之间的空间可以具有可以是三角形(例如，倒三角形)的第二形状S2。由于两个耳部120E之间的空间的形状，栅极120c的耳部120E可以具有在第一方向(x方向)上的宽度随着耳部120E在第二方向(y方向)上向上而减小的形状。
在本实施例的晶体管单元100c中，沟道避免区110CA的尺寸可以被最小化。例如，栅极120c可以仅暴露有源区110的栅极氧化物层最可能爆裂的位置的3D边缘部分的最小部分。从平面图来看，有源区110的未被栅极120c覆盖的部分可以具有三边形状，例如，三角形形状。因此，由于栅极120c的形状，本实施例的晶体管单元100c可以确保在有源区110的与在第二方向(y方向)上向上的边界相邻的部分中的沟道长度在一定程度上。
参照图7D，本实施例的晶体管单元100d可以在栅极120d的形状上与图2的晶体管单元100不同。在图2的晶体管单元100中，栅极120的两个耳部120E之间的空间具有矩形的第一形状S1。然而，在本实施例的晶体管单元100d中，栅极120d的两个耳部120E之间的空间可以具有类似于半圆形、半椭圆形或半卵形的第三形状S3。此外，在本实施例的晶体管单元100d中，栅极120d的耳部120E的在第一方向(x方向)上的宽度可以随着耳部120E在第二方向(y方向)上向上而减小。另外，栅极120d可以仅暴露有源区110的栅极氧化物层最可能爆裂的位置的3D边缘部分的最小部分。从俯视图来看，有源区110的未被栅极120d覆盖的部分可以具有三边形状，例如，具有在顶点处连接的两条直线和接合这两条直线的一条曲线。因此，由于栅极120d的形状，本实施例的晶体管单元100d可以确保在有源区110的与在第二方向(y方向)上向上的边界相邻的部分中的沟道长度在一定程度上。
参照图7E，本实施例的晶体管单元100e可以在栅极120e的形状上与图2的晶体管单元100不同。在图2的晶体管单元100中，栅极120的两个耳部120E之间的空间具有矩形的第一形状S1。然而，在本实施例的晶体管单元100e中，栅极120e的两个耳部120e之间的空间可以具有第四形状S4，该第四形状S4包括在第二方向(y方向)上的下部分处的半圆形状和在第二方向(y方向)上的上部分处的彼此平行的直线形状。
参照图7F，本实施例的晶体管单元100f可以在栅极120f的形状上与图2的晶体管单元100不同。在图2的晶体管单元100中，栅极120的两个耳部120E之间的空间具有矩形的第一形状S1。然而，在本实施例的晶体管单元100f中，栅极120f的两个耳部120E之间的结构可以具有第五形状S5，该第五形状S5包括在第二方向(y方向)上向下的多边形(例如，八边形)的部分形状以及在第二方向(y方向)上向上的彼此平行的直线形状。以这种方式，如在图7E和图7F中可以看到的，两个耳部120E的在第二方向(y方向)上距有源区110的突起110P最远的部分是彼此平行的直线，并且两个耳部120E的在第二方向(y方向)上距有源区110的突起110P最近的部分具有形成圆形的一部分或多边形形状的一部分的边缘。此外，如在上面的各种示例中可以看到的，布置在有源区上方的栅极可以覆盖有源区的沟道区并且可以具有诸如倒置的派
Figure BDA0003227395420000141
结构的结构，该倒置的派
Figure BDA0003227395420000142
结构从平面图来看在三个边上围绕但不覆盖有源区的包括有源区的两个拐角部分的部分。
图8A和图8B是根据实施例的晶体管单元的部分的平面图。将简单地描述或者省略在图1A至图3C和图7A至图7F的描述中已经描述的内容。
参照图8A，栅极120尽管被示出为具有结合图2描述的形状，但是可以可选地具有结合图7A至图7F描述的任何栅极的形状。进一步参照图8A，本实施例的晶体管单元100h可以在有源区110a(具体地，漏极区110D1)的结构上与图2的晶体管单元100不同。更详细地，在本实施例的晶体管单元100h中，可以不在有源区110a的(图3的)主体110B中形成延伸部。因此，有源区110a的主体110B可以仅包括沿第一方向(x方向)延伸的(图3B的)中心主体110B1的部分而没有延伸部。
参照图8B，本实施例的晶体管单元100i可以在有源区110b(具体地，漏极区110D2)的结构上与图2的晶体管单元100不同。更详细地，在本实施例的晶体管单元100i中，有源区110b的主体110B可以包括形成为在第二方向(y方向)上对称的延伸部110B2。例如，有源区110b的主体110B可以包括中心主体110B1以及在中心主体110B1的在第一方向(x方向)上的两端处沿第二方向(y方向)向上和向下延伸的延伸部110B2。
图9A和图9B分别是其中根据实施例的两个晶体管单元被布置成共用共源极区的一对晶体管单元的平面图和SEM照片。将简单地描述或者省略在图1A至图3C和图7A至图8B的描述中已经描述的内容。
参照图9A和图9B，根据本实施例的晶体管单元对100P可以包括第一晶体管单元100-1和第二晶体管单元100-2。第一晶体管单元100-1和第二晶体管单元100-2中的每个可以对应于图2的晶体管单元100。另外，第一晶体管单元100-1和第二晶体管单元100-2中的每个可以具有图7A至图8B的晶体管单元100a至100i(代替图2的晶体管单元100)中的任何一个的结构，。
如图9A中所示，第一晶体管单元100-1和第二晶体管单元100-2可以共用共源极区110S。因此，共源极区110S可以由第一晶体管单元100-1的(图1B的)两个晶体管KT1和KT2共用，并且还可以由第二晶体管单元100-2的两个晶体管共用。另一方面，就子字线驱动器的概念而言，第一晶体管单元100-1可以对应于第一子字线驱动器200-1的第一晶体管KT1和第二子字线驱动器200-2的第二晶体管KT2的共用结构，并且第二晶体管单元100-2可以对应于第三子字线驱动器(见图11B中的200-3)的第三晶体管和第四子字线驱动器(见图11B中的200-4)的第四晶体管的共用结构。
在本实施例的晶体管单元对100P中，第一晶体管单元100-1和第二晶体管单元100-2的共源极区110S和漏极区110D可以使用由虚线指示的注入掩模IIP'通过离子注入工艺形成。共源极区110S和漏极区110D可以通过单独的注入工艺形成。例如，可以使用覆盖共源极区110S的第一类型的注入掩模IIP'通过离子注入工艺形成第一晶体管单元100-1和第二晶体管单元100-2的漏极区110D，并且可以使用与第一类型相反的打开共源极区110S的第二类型的注入掩模IIP'通过离子注入工艺形成第一晶体管单元100-1和第二晶体管单元100-2的共源极区110S。同时，当形成共源极区110S时，也可以在第一晶体管单元100-1和第二晶体管单元100-2的沟道避免区110CA(图2中)中掺杂杂质离子。
如通过图9B的SEM照片中的箭头可以看到的，在本实施例的晶体管单元对100P中，第一晶体管单元100-1的第一栅极120-1和第二晶体管单元100-2的第二栅极120-2可以暴露对应的有源区110-1和110-2的沟道避免区110CA-1和110CA-2而不覆盖沟道避免区110CA-1和110CA-2。因此，可以有效地防止由于集中在与分离区130-1和130-2相邻的边缘部分中的场(诸如E场)而导致栅极氧化物层爆裂的问题。与图2类似地，在图9A中，第一接触件140-1可以形成在有源区110-1和第一栅极120-1上，第二接触件140-2可以形成在有源区110-2和第二栅极120-2上。
图10A至图10C是用于解释图9A的一对晶体管单元的优点的比较示例的一对晶体管单元的平面图，其中，图10A示出了第一比较示例的一对晶体管单元，图10B示出了第二比较示例的一对晶体管单元，图10C示出了第三比较示例的一对晶体管单元。
参照图10A，在根据第一比较示例的晶体管单元对100P1中，第一晶体管单元100P1-1的第一栅极120P1-1和第二晶体管单元100P1-2的第二栅极120P1-2可以仅具有头部120H(在图3C中)而没有耳部。如此，当栅极120P1-1和120P1-2具有仅包括头部的形状时，在用于共源极区110S和漏极区110D的离子注入工艺中，因为如虚线所指示使用了小尺寸的第一注入掩模IIP1，工艺余量会不够。因此，在用于共源极区110S和漏极区110D的离子注入工艺中，存在缺陷率增加的问题或者工艺精度需要增加以使缺陷率最小化。同时，第一注入掩模IIP1也可以具有覆盖对应的区域的第一类型和打开对应的区域的第二类型。
参照图10B，在根据第二比较示例的晶体管单元对100P2中，晶体管单元100P2-1和100P2-2的栅极120P2-1和120P2-2的形状可以与根据第一比较示例的晶体管单元对100P1中的晶体管单元100P1-1和100P1-2的栅极120P1-1和120P1-2的形状基本相同。然而，在用于共源极区110S和漏极区110D的离子注入工艺中使用的第二注入掩模IIP2的形状可以不同于第一注入掩模IIP1的形状。更详细地，第二注入掩模IIP2不限于共源极区110S以及栅极120P2-1和120P2-2，而是可以在第二方向(y方向)上延伸到有源区110-1和110-2的外部。
在用于共源极区110S和漏极区110D的离子注入工艺中，当使用第二注入掩模IIP2时，第二注入掩模IIP2在尺寸上相对大于第一注入掩模IIP1，因此，可以在一定程度上解决确保工艺余量的问题。然而，在用于共源极区的离子注入工艺中，由于杂质离子也被注入沟道避免区中，因此会存在源极/漏极不分离的风险。因此，会发生热载流子特性的劣化，导致缩短寿命的问题。
参照图10C，根据第三比较示例的晶体管单元对100P3示出了一种形式，其中，解决了确保根据第一比较示例的晶体管单元对100P1的工艺余量的问题和根据第二比较示例的晶体管单元对100P2的源极/漏极不分离问题，同时仅保持晶体管单元100P3-1和100P3-2的栅极120P3-1和120P3-2的头部。如通过图10C可以看到的，为了在形成大约第二注入掩模IIP2的尺寸的第三注入掩模IIP3以确保工艺余量的同时防止在沟道避免区中的杂质离子的掺杂，有源区110P3-1和110P3-2的共源极区110S'以及栅极120P3-1和120P3-2的在第二方向(y方向)上的高度需要增加。因此，与图9A的本实施例的晶体管单元对100P以及根据第二比较示例和第三比较示例的晶体管单元对100P1和100P2相比，根据第三比较示例的晶体管单元对100P3增加了在第二方向(y方向)上的高度。因此，会出现增加芯片尺寸的问题。
相反，在本实施例的晶体管单元对100P中，第一晶体管单元100-1的第一栅极120-1和第二晶体管单元100-2的第二栅极120-2具有包括头部120H和两个耳部120E的结构，使得在解决在离子注入工艺中确保余量和源极/漏极不分离的问题的同时可以使尺寸最小化。结果，本实施例的晶体管单元对100P可以有助于改善包括晶体管单元对100P的半导体装置的可靠性并减小芯片尺寸。
图11A和图11B分别是根据实施例的半导体装置的平面图和示出了半导体装置的部分的结构的框图。将一起参照图1A至图3C描述图11A和图11B，并且将简单地描述或者省略在图1A至图10C的描述中已经描述的内容。
参照图11A和图11B，基于本实施例的晶体管单元的半导体装置1000(在下文中简称为“半导体装置”)可以包括单元区域CA和核心/外围区域CO/PA。术语“半导体装置”可以指形成在来自晶圆的裸片上的半导体芯片，或者可以指包括形成在封装件基底上的一个或更多个半导体芯片的半导体封装件。各种存储器装置中的一个或更多个可以布置在单元区域CA中。例如，各种存储器装置(诸如，闪存、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、电可擦除可编程只读存储器(EEPROM)、相变随机存取存储器(PRAM)、磁阻式随机存取存储器(MRAM)、铁电随机存取存储器(FeRAM)和电阻式随机存取存储器(RRAM))可以布置在单元区域CA中。
用于存储器单元的操作的外围电路和/或用于操作的核心电路可以布置在核心/外围区域CO/PA中。例如，除了单元区域CA之外的整个区域可以被称为核心/外围区域CO/PA。然而，根据实施例，核心/外围区域CO/PA可以被划分成其中布置有外围电路的外围电路区域PA和其中布置有核心电路的核心电路区域CO。此外，通常，外围电路区域可以布置在芯片的外部部分或中心部分，并且核心电路区域可以位于单元区域CA之间。在下文中，外围电路区域和核心电路区域不区分，并且统称为核心/外围区域CO/PA。
在本实施例的半导体装置1000中，半导体装置1000的具体名称可以根据单元区域CA中包括什么类型的存储器装置而变化。例如，当闪存装置被包括在单元区域CA中时，半导体装置1000可以对应于闪存半导体装置。另外，当DRAM装置被包括在单元区域CA中时，半导体装置1000可以对应于DRAM半导体装置。在下文中，为了便于解释，将主要描述DRAM半导体装置。但是，本实施例的半导体装置1000不局限于DRAM半导体装置。
与本实施例的半导体装置1000对应的DRAM半导体装置可以包括行解码器300，预解码器310和320，驱动电压产生器400-1、400-2、400-3和400-4，子字线驱动器200-1、200-2、200-3和200-4，感测放大器块(Sense Amplifier blocks，SAs)500，单元阵列600以及连接电路(conjunction)700。单元阵列600可以预先布置在单元区域CA中，并且其余的行解码器300、预解码器310和320、驱动电压产生器400-1、400-2、400-3和400-4，子字线驱动器200-1、200-2、200-3和200-4，感测放大器块500以及连接电路700可以布置在核心/外围区域CO/PA中。因为发明构思的实施例涉及子字线驱动器，所以将省略对列选择结构的描述。
行解码器300可以响应于输入行地址RADD而选择待访问的存储器单元的字线。行解码器300可以通过对输入行地址RADD进行解码来产生用于使对应的字线使能的字线使能信号NWEIB<n>(n是大于或等于0的整数)。可以针对选定的存储器单元在写入操作模式或读取操作模式中激活行解码器300的字线使能信号NWEIB<n>。另外，在自刷新操作模式下，行解码器300可以通过对从地址计数器(未示出)产生的行地址RADD进行解码来使对应的字线使能。
预解码器310和320可以响应于行地址RADD而产生预解码信号PXI<0>、PXI<1>、PXI<2>、PXI<3>、……。例如，预解码器310和320可以通过对行地址RADD的低位进行解码来产生与所选择的字线对应的预解码信号PXI<j>(j是大于或等于0的整数)。预解码信号PXI<j>可以通过主字线被发送到连接电路700中的驱动电压产生器400-1、400-2、400-3和400-4。
驱动电压产生器400-1、400-2、400-3和400-4可以响应于预解码信号PXI<0>、PXI<1>、PXI<2>、PXI<3>、……而产生用于驱动字线的驱动信号PXID<i>/PXIB<i>(i是大于或等于0的整数)。随着半导体存储器装置变得高度集成和高速，用于驱动字线的高电压VPP的电平会极大地影响半导体存储器装置的可靠性。为了提高半导体存储器装置的可靠性，重要的是降低高电压VPP的电平并防止高电压电平由于漏电流等而降低。因此，驱动电压产生器400-1、400-2、400-3和400-4可以包括上拉驱动器以将高电压VPP供应到选定字线。通常，上拉驱动器可以包括PMOS晶体管。
子字线驱动器200-1、200-2、200-3和200-4可以响应于字线使能信号NWEIB<n>和驱动信号PXID<i>/PXIB<i>而激活选定的字线或对选定的字线进行预充电。当选择存储器单元MC1时，激活字线使能信号NWEIB<0>，并且可以激活从驱动电压产生器400-1提供的驱动信号PXID<2>和PXIB<2>。因此，第一子字线驱动器200-1可以用高电压VPP驱动字线WL<1>，高电压VPP是驱动信号PXID<2>的电平。第一子字线驱动器200-1的操作同样应用于其余的子字线驱动器200-2、200-3、200-4、200'-1、200'-2、200'-3和200'-4。
公开的子字线驱动器200-1、200-2、200-3、200-4、200'-1、200'-2、200'-3和200'-4中的每个可以包括由NMOS晶体管组成的保持晶体管。保持晶体管可以对应于以上图1A和图1B的子字线驱动器200-1和200-2中的第一晶体管KT1和第二晶体管KT2。通过这样的保持晶体管，子字线驱动器200-1、200-2、200-3、200-4、200'-1、200'-2、200'-3和200'-4可以用负电压VBB2对去激活的字线进行预充电。例如，第一子字线驱动器200-1可以包括用于响应于驱动信号PXIB<2>而用负电压VBB2对字线WL<1>进行预充电的保持晶体管。同样地，相邻的第二子字线驱动器200-2还可以包括用于响应于驱动信号PXIB<2>而用负电压VBB2对字线WL<5>进行预充电的保持晶体管。
在根据本实施例的半导体装置1000中，相邻的子字线驱动器200-1和200-2的两个保持晶体管KT1和KT2可以构成如图1A和图1B的描述中所描述的晶体管单元100。因此，两个保持晶体管KT1和KT2可以共用栅极120，并且可以包括向其提供负电压VBB2的一个共源极区110S。更详细地，构成晶体管单元100的两个保持晶体管KT1和KT2中的每个可以包括具有“T”形状的有源区110，有源区110包括连接到字线的分离的漏极区110D和用于供应负电压VBB2的共源极区110S。另外，两个保持晶体管KT1和KT2可共用栅极120，并且栅极120可以具有倒置的派
Figure BDA0003227395420000201
形状以及/或者上文结合图2、图7A至图7F、图8A和图8B所描述的形状中的一种。由于有源区110和栅极120的结构，两个保持晶体管KT1和KT2中的每个可以具有“Γ”形状的沟道。结果，两个保持晶体管KT1和KT2中的每个可以保持相对长的沟道，因此，即使高电压VPP被施加到保持晶体管KT1和KT2的栅极120，保持晶体管KT1和KT2也可以由于长沟道的长度而具有耐热性。同时，子字线驱动器200-1和200-2的保持晶体管KT1和KT2的栅极120的形状和沟道的形状可以分别等同地应用于相邻的子字线驱动器200-3和200-4以及在单元阵列600上方的包括在子字线驱动器电路800中的子字线驱动器200'-1、200'-2、200'-3和200'-4。
感测放大器块500可以响应于列地址而使用所选择的列的位线对BL/BLB来访问存储器单元。另外，感测放大器块500还可以包括用于将输入数据存储在选定的存储器单元中的组件。感测放大器块500可以以自刷新模式重写存储在存储器单元中的数据。感测放大器块500可以连接到位于打开位线结构中的存储器单元。
在单元阵列600中，多个存储器单元MC可以分别连接到字线WL和位线BL，并且可以沿行方向和列方向布置。存储器单元MC中的每个可以包括单元电容器和存取晶体管。存取晶体管的栅极可以连接到沿行方向布置的字线WL中的任何一条。存取晶体管的一端可以连接到沿列方向布置的位线BL或互补位线BLB。存取晶体管的另一端可以连接到单元电容器。
在作为根据实施例的半导体装置1000的DRAM半导体装置中，子字线驱动器SWD可以包括具有共用栅极结构的晶体管单元100。因此，由于上述晶体管单元100的优点，根据实施例的半导体装置1000可以实现具有改善的可靠性和减小的芯片尺寸的半导体装置。
如上所述，并且如从各种上述实施例可以看出，半导体装置可以包括共用栅极结构。半导体装置可以包括有源区，该有源区具有沿平行于基底的顶表面的第一方向(例如，x方向)延伸的第一部分以及从第一部分突出并沿垂直于第一方向且平行于基底的顶表面的第二方向(例如，y方向)延伸的突起。分离区(例如，130)可以沿第二方向从第一端延伸到第二端，并且可以将有源区划分成位于分离区的第一侧上的第一有源部分和位于分离区的第二相对侧上的第二有源部分。分离区还可以将突起的第一部分划分成位于分离区的第一侧上的第一突起部和位于分离区的第二侧上的第二突起部。分离区的第一端可以位于有源区上，并且分离区的第二端可以位于突起的第一部分上。有源区的两个3D拐角部分可以与分离区的第一端相邻，并且栅极可以布置在有源区上方以覆盖有源区的沟道区，同时暴露两个3D拐角部分。在各种实施例中，分离区在第二方向上延伸超过栅极的第一边缘，并且还在第二方向上延伸超过栅极的与第一边缘相对的第二边缘。此外，栅极的一部分在第二方向上延伸超过分离区并且超过有源区，并且两个3D拐角部分可以在第一方向上位于栅极的第一部分与栅极的第二部分之间。
栅极的第一部分可以是第一耳部，并且栅极的第二部分可以是第二耳部，并且第一耳部和第二耳部可以通过栅极的作为头部的第三部分彼此连接。头部可以覆盖有源区的主体的一部分和有源区的突起的一部分，并且第一耳部和第二耳部可以覆盖有源区的主体的一部分并且从有源区的主体延伸超过有源区的边缘。有源区和栅极可以是晶体管结构的一部分，并且两个耳部之间的空间可以具有矩形、三角形、半圆形或半椭圆形以及其它形状的形式。有源区可以形成T形状，并且栅极可以相对于以正面向上的方式定向的T形状形成倒置的派
Figure BDA0003227395420000211
形状。有源区和栅极可以是晶体管结构的一部分，该晶体管结构包括共用栅极的第一晶体管和第二晶体管，其中，第一晶体管是第一子字线驱动器的一部分，并且第二晶体管是第二子字线驱动器的一部分。
尽管已经参照发明构思的实施例具体示出并描述了发明构思，但是将理解的是，在不脱离以下权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。

Claims (20)

1.一种具有共用栅极结构的晶体管单元，所述晶体管单元包括：
有源区，具有沿平行于基底的顶表面的第一方向延伸的主体以及沿垂直于第一方向且平行于基底的顶表面的第二方向延伸的突起，突起连接到主体的相对于第一方向是中心的中心部分并且在第二方向上远离主体延伸；
分离区，沿第二方向延伸穿过主体以具有位于突起中的第一端以及位于主体中且在第二方向上与第一端相对的第二端，分离区将主体分离成两个部分并且将突起的第一部分分离成两个部，一个部位于分离区的每侧上；以及
栅极，在垂直于第一方向和第二方向的第三方向上布置在有源区上方以覆盖有源区的沟道区，并且在有源区的与分离区的第二端相邻的沟道避免区处具有暴露有源区的相对于栅极的顶部的结构，
其中，有源区被分离区划分成第一有源区和第二有源区，其中，第一有源区通过突起的第二部分连接到第二有源区，并且
其中，主体的在第一方向上的相对端对应于两个漏极区，第二部分对应于共源极区，并且两个漏极区、共源极区和栅极构成两个晶体管，其中，两个晶体管共用栅极。
2.根据权利要求1所述的晶体管单元，其中，有源区具有T形状，并且
栅极具有倒置的派形状，倒置的派形状相对于被定向为具有T形状的有源区倒置。
3.根据权利要求1所述的晶体管单元，其中，栅极包括头部和两个耳部，头部与有源区的主体和有源区的突起的第一部分叠置，两个耳部与有源区的主体叠置并且在第一方向上彼此分开同时在第二方向上远离头部并远离有源区的突起延伸，并且
沟道避免区的顶部在两个耳部之间相对于栅极被暴露。
4.根据权利要求3所述的晶体管单元，其中，两个耳部之间的空间具有矩形、三角形、半圆形或半椭圆形的形式，或者两个耳部的在第二方向上距有源区的突起最远的部分是彼此平行的直线并且两个耳部的在第二方向上距有源区的突起最近的部分具有形成圆形的一部分或多边形形状的一部分的边缘的形式。
5.根据权利要求3所述的晶体管单元，其中，从平面图来看，耳部中的每个在第二方向上延伸到有源区的外部。
6.根据权利要求3所述的晶体管单元，其中，耳部中的每个在第二方向上具有拉长的形状，并且
其中，耳部中的每个包括在第二方向上的端部处的翼片，或者对于每个耳部，所述端部的在第一方向上的宽度比耳部的其它部分的在第一方向上的宽度大。
7.根据权利要求3所述的晶体管单元，其中，分离区的第一端在第二方向上从头部的一侧突出，并且相对于栅极被暴露。
8.根据权利要求3所述的晶体管单元，其中，耳部中的每个具有在离子注入工艺中增强源极区和漏极区的分离的形状。
9.根据权利要求1所述的晶体管单元，其中，拐角形状的沟道形成在共源极区与两个漏极区之间。
10.一种具有共用栅极结构的晶体管电路，所述晶体管电路包括：
有源区，具有在基底上沿第一方向延伸的主体以及从主体的在第一方向上的中心部分沿垂直于第一方向的第二方向延伸的突起；以及
栅极，布置在有源区上方以与有源区的沟道区叠置并且具有倒置的派结构，倒置的派结构从平面图来看在三个边上围绕但不覆盖有源区的包括有源区的两个拐角部分的部分，
其中，有源区被分离区划分成第一有源区和第二有源区，分离区沿第二方向延伸并且将主体和突起的一部分分离，
突起被划分成第一部分和第二部分，第一部分被分离区分离成两个子部分，其中，第一部分在第二方向上位于主体与第二部分之间，并且
主体在第一方向上的相对端对应于两个漏极区，突起的第二部分对应于共源极区，并且两个漏极区、共源极区和栅极构成两个晶体管，其中，两个晶体管共用栅极。
11.根据权利要求10所述的晶体管电路，其中，倒置的派结构包括覆盖有源区的主体和有源区的突起的第一部分的头部以及覆盖有源区的主体并在第一方向上彼此分开同时在第二方向上远离头部延伸的两个耳部，并且
沟道避免区在两个耳部之间相对于栅极被暴露。
12.根据权利要求11所述的晶体管电路，其中，耳部中的每个在第二方向上延伸到有源区的外部，并且
在平面图中，分离区的在第二方向上与第一端相对的第二端在第二方向上从头部突出并且相对于栅极被暴露。
13.一种具有共用栅极结构的半导体装置，所述半导体装置包括：
有源区，具有沿平行于基底的顶表面的第一方向延伸的第一有源区部分以及从第一有源区部分突出并沿垂直于第一方向且平行于基底的顶表面的第二方向延伸的突起；
分离区，沿第二方向从第一端延伸到第二端，并且将第一有源区部分划分成位于分离区的第一侧上的第一有源部分和位于分离区的第二相对侧上的第二有源部分，并且将突起的第一部分划分成位于分离区的第一侧上的第一突起部和位于分离区的第二侧上的第二突起部，其中，分离区的第一端位于有源区上，并且分离区的第二端位于突起的第一部分上；
有源区的两个3D拐角部分，与分离区的第一端相邻；以及
栅极，布置在有源区上方以覆盖有源区的沟道区，同时暴露两个3D拐角部分，其中：
分离区在第二方向上延伸超过栅极的第一边缘，并且还在第二方向上延伸超过栅极的与第一边缘相对的第二边缘，
栅极的一部分在第二方向上延伸超过分离区并且延伸超过有源区，并且
两个3D拐角部分在第一方向上位于栅极的第一部分与栅极的第二部分之间。
14.根据权利要求13所述的半导体装置，其中：
栅极的第一部分是第一耳部，栅极的第二部分是第二耳部，并且第一耳部和第二耳部通过栅极的作为头部的第三部分彼此连接，并且
头部覆盖有源区的第一有源区部分的一部分和有源区的突起的一部分，并且第一耳部和第二耳部覆盖有源区的第一有源区部分的部分并且从有源区的第一有源区部分延伸超过有源区的边缘。
15.根据权利要求14所述的半导体装置，其中：
有源区和栅极是晶体管结构的部分，其中，两个耳部之间的空间具有矩形、三角形、半圆形或半椭圆形的形式。
16.根据权利要求13所述的半导体装置，其中：
有源区形成T形状；并且
栅极相对于以正面朝上的方式定向的T形状形成倒置的派形状。
17.根据权利要求13所述的半导体装置，其中：
有源区和栅极是晶体管结构的部分，晶体管结构包括共用栅极的第一晶体管和第二晶体管。
18.根据权利要求17所述的半导体装置，其中：
第一晶体管是第一子字线驱动器的一部分，并且
第二晶体管是第二子字线驱动器的一部分。
19.一种子字线驱动器，所述子字线驱动器包括：
第一子字线驱动器，具有用于响应于驱动信号向第一字线供应负电压的第一晶体管；以及
第二子字线驱动器，具有用于响应于驱动信号向第二字线供应负电压的第二晶体管，
其中，第一晶体管和第二晶体管构成晶体管单元，
晶体管单元包括具有倒置的派形状的栅极，并且
第一晶体管和第二晶体管共用栅极。
20.一种半导体装置，所述半导体装置包括：
单元区域，多个存储器单元以二维阵列结构布置；以及
核心/外围区域，在单元区域周围并且包括用于驱动所述多个存储器单元的驱动电路，
其中，作为驱动电路中的一者的子字线驱动器位于核心/外围区域中并且包括：
第一子字线驱动器，具有用于响应于驱动信号向第一字线供应负电压的第一晶体管；以及第二子字线驱动器，具有用于响应于驱动信号向第二字线供应负电压的第二晶体管，
其中，第一晶体管和第二晶体管构成晶体管单元，
晶体管单元包括具有倒置的派形状的栅极，并且
第一晶体管和第二晶体管共用栅极。
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