DE102019124486A1

DE102019124486A1 - Peripherierandbegrenzungserweiterung für intergrierte schaltungen

Info

Publication number: DE102019124486A1
Application number: DE102019124486.2A
Authority: DE
Inventors: Chee Hak Teh; Curtis Wortman; Jeffrey Schulz
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2018-09-28
Filing date: 2019-09-12
Publication date: 2020-04-02
Also published as: US20210072908A1; US20200104064A1; US11449247B2; US10871906B2

Abstract

Eine Mehrchip-Baugruppe kann wenigstens einen auf einem Substrat montierten Haupt-Die aufweisen. Der Haupt-Die kann mit einem oder mehreren Sendeempfänger-Dies gekoppelt sein, die auch auf dem Substrat montiert sind. Der Haupt-Die kann einen oder mehrere universelle Schnittstellenblöcke aufweisen, die dafür ausgelegt sind, mit einer sich auf der Baugruppe befindenden Speichervorrichtung oder einem sich auf der Baugruppe befindenden Erweiterungs-Die, die beide auf dem Substrat montiert sein können, zu verbinden. Der Erweiterungs-Die kann externe Speicherschnittstellenkomponenten (EMIF-Komponenten) zur Kommunikation mit sich außerhalb der Baugruppe befindenden Speichervorrichtungen und/oder Bulk-Direktzugriffsspeicher(RAM)-Komponenten zum Speichern großer Datenmengen für den Haupt-Die aufweisen. Kleinere Ein-/Ausgabeblöcke in der Art von GPIO(General Purpose Input-Output)- oder LVDS(Low-Voltage Differential Signaling)-Schnittstellen können innerhalb der Kernstruktur des Haupt-Dies ausgebildet sein, ohne einen Routing-Stau hervorzurufen, während die notwendige Taktquelle bereitgestellt wird.

Description

Hintergrund
Dieses Dokument betrifft allgemein integrierte Schaltungen und insbesondere Baugruppen integrierter Schaltungen mit mehr als einem Die einer integrierten Schaltung.
Eine Baugruppe einer integrierten Schaltung weist typischerweise einen Die einer integrierten Schaltung (IC) und ein Substrat, worauf der Die montiert ist, auf. Der Die der integrierten Schaltung ist durch Bonddrähte oder Löthöcker mit dem Substrat gekoppelt. Signale vom Die der integrierten Schaltung laufen durch die Bonddrähte oder Löthöcker zum Substrat.
Weil die Anforderungen an die Technologie integrierter Schaltungen auch weiterhin selbst die Fortschritte überschreiten, die durch immer weiter verringerte Vorrichtungsabmessungen geboten werden, fordert eine zunehmende Anzahl von Anwendungen eine in eine Baugruppe aufgenommene Lösung mit einer höheren Integration als dies bei einem einzigen Silicium-Die möglich ist. Im Bemühen, diesen Bedarf zu erfüllen, kann mehr als ein IC-Die innerhalb einer Baugruppe einer integrierten Schaltung angeordnet werden (d. h. einer Mehrchip-Baugruppe). Weil verschiedene Vorrichtungstypen für verschiedene Anwendungstypen geeignet sind, können bei einigen Systemen mehr IC-Dies benötigt werden, um die Anforderungen von Anwendungen hoher Leistungsfähigkeit zu erfüllen. Dementsprechend kann eine Mehrchip-Baugruppe, um eine bessere Leistungsfähigkeit und eine höhere Dichte zu erzielen, mehrere Dies aufweisen, die seitlich entlang derselben Ebene angeordnet sind, oder mehrere übereinander gestapelte Dies aufweisen.
Bei solchen Mehrchip-Baugruppenlösungen weist eine Mehrchip-Baugruppe typischerweise einen Haupt-Logik-Die, Sendeempfänger-Dies und Speicher-Dies hoher Bandbreite (HBM-Dies) auf, die alle auf einem gemeinsamen Verdrahtungslagensubstrat innerhalb der Mehrchip-Baugruppe montiert sind. Bei solchen Szenarios muss der Haupt-Logik-Die Sendeempfänger-Ein-/Ausgabe(EA)-Komponenten zur Verbindung mit den Sendeempfänger-Dies, HMB-Ein-/Ausgabekomponenten zur Verbindung mit den Speicher-Dies hoher Bandbreite, zusätzliche Speicher-Ein-/Ausgabekomponenten zur Verbindung mit Speichervorrichtungen außerhalb der Mehrchip-Baugruppe, große Eingebetteter-Statischer-Direktzugriffsspeicher(eSRAM)-Blöcke und einen sicheren Vorrichtungsmanager, der für die Konfigurierung oder Programmierung des Haupt-Logik-Dies verantwortlich ist (falls der Haupt-Die eine programmierbare Logikvorrichtung ist), aufweisen. Die Sendeempfänger-EA-Komponenten, HBM-EA-Komponenten, zusätzlichen Speicher-EA-Komponenten, eSRAM-Blöcke und der sichere Vorrichtungsmanager sollten im Interesse der optimalen Leistungsfähigkeit alle entlang der Peripherie des Haupt-Dies angeordnet sein und daher um die begrenzte Randbegrenzung auf dem Haupt-Logik-Die konkurrieren.
Die hier beschriebenen Ausführungsformen haben sich aus diesem Zusammenhang ergeben.
Figurenliste
Es zeigen:

1 ein Diagramm eines der Erläuterung dienenden Systems von Vorrichtungen integrierter Schaltungen, die miteinander kommunizieren können, gemäß einer Ausführungsform,
2 ein Diagramm einer der Erläuterung dienenden programmierbaren integrierten Schaltung gemäß einer Ausführungsform,
3 eine Layout-Draufsicht einer Mehrchip-Baugruppe, die einen Haupt-Die mit innerhalb der Kernstruktur des Haupt-Dies ausgebildeten Externer-Speicher-Ein-/Ausgabeblöcken aufweist,
4 eine Layout-Draufsicht einer Mehrchip-Baugruppe, die einen Haupt-Die mit entlang der Randbegrenzung des Haupt-Dies ausgebildeten Externer-Speicher-Ein-/Ausgabeblöcken aufweist,
5A ein Diagramm einer der Erläuterung dienenden Mehrchip-Baugruppe, worin gezeigt ist, wie Externer-Speicher-Ein-/Ausgabeblöcke und Bulk-Speicherblöcke vom Haupt-Die auf eine Erweiterungsplatte ausgelagert werden, gemäß einer Ausführungsform,
5B ein Diagramm einer der Erläuterung dienenden Mehrchip-Baugruppe mit mehr als zwei universellen Schnittstellenblöcken gemäß einer Ausführungsform,
6A ein Diagramm einer der Erläuterung dienenden Erweiterungsplatte, die Externe-Speicherschnittstellen-Ein-/Ausgabeblöcke und Bulk-Direktzugriffsspeicher (RAM) gemäß einer Ausführungsform aufweist,
6B ein Diagramm einer der Erläuterung dienenden Erweiterungsplatte, die nur Externe-Speicherschnittstellen-Ein-/Ausgabeblöcke aufweist, gemäß einer Ausführungsform,
6C ein Diagramm einer der Erläuterung dienenden Erweiterungsplatte, die nur Bulk-Direktzugriffsspeicher aufweist, gemäß einer Ausführungsform,
7A ein Diagramm, das zeigt, wie die verfügbare Bandbreite des universellen Schnittstellenbusses (UIB) zwischen der externen Speicherschnittstelle und dem Bulk-RAM unter Verwendung eines adressierbaren Speicherzuordnungsschemas partitioniert werden kann, gemäß einer Ausführungsform,
7B ein Diagramm, das zeigt, wie die verfügbare Bandbreite des universellen Schnittstellenbusses (UIB) zwischen der externen Speicherschnittstelle und dem Bulk-RAM unter Verwendung eines strengen Kanalpartitionierungsschemas partitioniert werden kann, gemäß einer Ausführungsform,
7C ein Diagramm, das zeigt, wie die verfügbare Bandbreite des universellen Schnittstellenbusses (UIB) zwischen der externen Speicherschnittstelle und dem Bulk-RAM unter Verwendung eines Hybridschemas partitioniert werden kann, gemäß einer Ausführungsform, und
8 eine seitliche Schnittansicht einer der Erläuterung dienenden Mehrchip-Baugruppe des in 5A oder 5B dargestellten Typs, worin dargestellt ist, wie der Haupt-Die mit der Erweiterungsplatte kommuniziert, gemäß einer Ausführungsform.

Detaillierte Beschreibung
Die vorliegenden Ausführungsformen betreffen integrierte Schaltungen und insbesondere die Erweiterung der Randbegrenzung (oder des Außenrands) des Dies einer integrierten Schaltung zur Aufnahme einer großen Vielfalt von Ein-/Ausgabeelementen. Die Erweiterung der Randbegrenzung kann durch Verschieben von Peripheriekomponenten mit höheren Leistungsanforderungen in der Art externer Speicherschnittstellenkomponenten (EMIF-Komponenten) und von Bulk-Direktzugriffsspeicher(RAM)-Komponenten vom Die der integrierten Schaltung zu einem zugeordneten Erweiterungsmodul erreicht werden. Der Die der integrierten Schaltung kann einen universellen Schnittstellenblock aufweisen, der in der Lage ist, mit der chipexternen Erweiterungsplatte oder einem Speicherstapel hoher Bandbreite zu kommunizieren. Die Erweiterungsplatte und der Speicherstapel hoher Bandbreite können innerhalb derselben Baugruppe wie der Die der integrierten Schaltung ausgebildet sein.
Durch derartiges Erweitern der Randbegrenzung einer integrierten Schaltung kann die Anzahl der Ein-/Ausgabekomponenten durch Vergrößerung der Erweiterungsplatte um das Zweifache oder darüber hinaus erweitert werden, können neue externe Speicherstandards von der Entwicklungskadenz der integrierten Schaltung entkoppelt werden (was eine schnellere Markteinführung ermöglicht), kann ermöglicht werden, dass die EMIF- und Bulk-RAM-Komponenten auf dem Erweiterungsmodul unabhängig von der integrierten Schaltung skalieren, kann eine erhöhte Flexibilität bereitgestellt werden, um mit Speichermodulen hoher Bandbreite zu verbinden, ohne die Kernstrukturleistung der integrierten Schaltung zu beeinträchtigen, und kann der Taktquellenwert innerhalb der Kernstruktur der integrierten Schaltung wiederhergestellt werden, während alle erforderlichen Peripherie-EA-Komponenten entlang der Randbegrenzung der integrierten Schaltung bewahrt bleiben, um zu gewährleisten, dass das Kernstruktur-Routing für eine maximale Arbeitsfrequenz regelmäßig und ungestört bleibt.
Fachleute werden erkennen, dass die vorliegenden beispielhaften Ausführungsformen ohne einige oder alle dieser spezifischen Einzelheiten verwirklicht werden können. In anderen Fällen wurden wohlbekannte Operationen nicht detailliert beschrieben, um die vorliegenden Ausführungsformen nicht unnötig unklar zu machen.
1 ist ein Diagramm eines der Erläuterung dienenden Systems 100 miteinander verbundener elektronischer Vorrichtungen. Das System miteinander verbundener elektronischer Vorrichtungen kann mehrere elektronische Vorrichtungen in der Art von Vorrichtung A, Vorrichtung B, Vorrichtung C, Vorrichtung D und Verbindungsressourcen 102 aufweisen. Verbindungsressourcen 102 in der Art von Leiterbahnen und Bussen, optischer Verbindungsinfrastruktur oder verdrahteter und drahtloser Netze mit optionalen Zwischenschaltungsanordnungen können verwendet werden, um Signale von einer elektronischen Vorrichtung zu einer anderen zu senden oder Informationen von einer elektronischen Vorrichtung an mehrere andere elektronische Vorrichtungen auszusenden. Beispielsweise kann ein Sender in Vorrichtung B Datensignale zu einem Empfänger in Vorrichtung C senden. Ähnlich kann Vorrichtung C einen Sender zum Senden von Daten zu einem Empfänger in Vorrichtung B verwenden.
Die elektronischen Vorrichtungen können ein beliebiger geeigneter Typ einer elektronischen Vorrichtung sein, die mit anderen elektronischen Vorrichtungen kommuniziert. Beispiele solcher elektronischer Vorrichtungen umfassen integrierte Schaltungen mit elektronischen Komponenten und Schaltungen in der Art von Analogschaltungen, Digitalschaltungen, Mischsignalschaltungen, innerhalb einer einzigen Baugruppe gebildeter Schaltungen, Schaltungen, die in verschiedenen Baugruppen untergebracht sind, Schaltungen, die auf einer gedruckten Leiterplatte (PCB) miteinander verbunden sind, usw.
Gemäß einer Ausführungsform kann eine integrierte Schaltung eine programmierbare integrierte Schaltung in der Art der programmierbaren integrierten Schaltung 10 aus 2 sein. Die programmierbare integrierte Schaltung 10 kann konfiguriert werden, um eine Vielzahl verschiedener Funktionen zu implementieren. Wie in 2 dargestellt ist, kann die integrierte Schaltung 10 Speicherelemente 20 enthalten. Die Speicherelemente 20 können mit Konfigurationsdaten geladen werden, um programmierbare Transistoren in der Art von Durchlasstransistoren (manchmal als Durchlassgatter oder Durchlassgatter-Transistoren bezeichnet) in einer programmierbaren Schaltungsanordnung in der Art einer programmierbaren Logik 18 zu konfigurieren.
Weil Speicherelemente 20 verwendet werden können, um Konfigurationsdaten für die programmierbare Logik 18 zu speichern, können die Speicherelemente 20 manchmal als Konfigurations-Direktzugriffsspeicher(CRAM)-Zellen bezeichnet werden. Die integrierte Schaltung 10 kann dafür ausgelegt werden, durch Konfigurieren der programmierbaren Logik 18 kundenspezifische Logikfunktionen zu implementieren. Die integrierte Schaltung 10 dieses Typs wird manchmal als programmierbare integrierte Schaltung, programmierbare Logikvorrichtung (PLD) oder feldprogrammierbares-Gate-Array(FPGA)-Vorrichtung bezeichnet.
Wie in 2 dargestellt ist, kann die programmierbare integrierte Schaltung 10 eine Ein-/Ausgabe(E/A)-Schaltungsanordnung 12 zur Ableitung von Signalen von der Vorrichtung 10 und zum Empfang von Signalen von anderen Vorrichtungen über Ein-/Ausgangsanschlussstifte 14 aufweisen. Verbindungsressourcen 16 in der Art globaler und lokaler vertikaler und horizontaler Leiterbahnen und Busse können zur Weiterleitung von Signalen auf der Vorrichtung 10 verwendet werden. Verbindungsressourcen 16 können feste Zwischenverbindungen (Leiterbahnen) und programmierbare Zwischenverbindungen (d. h. programmierbare Verbindungen zwischen jeweiligen festen Zwischenverbindungen) aufweisen.
Weil Technologien zur Herstellung integrierter Schaltungen zu kleineren Prozessknoten skalieren, werden die Herausforderungen für den Entwurf eines Gesamtsystems auf einem einzigen Die einer integrierten Schaltung (manchmal als System-auf-einem-Chip bezeichnet) immer anspruchsvoller. Der Entwurf analoger und digitaler Schaltungsanordnungen zur Unterstützung gewünschter Leistungsniveaus, während Lecks und der Stromverbrauch minimiert werden, kann sehr zeitaufwendig und kostspielig sein.
Eine Alternative zu Einzel-Die-Baugruppen ist eine Anordnung, bei der mehrere Dies innerhalb einer Baugruppe angeordnet werden. Solche Baugruppentypen, die mehrere miteinander verbundene Dies enthalten, können manchmal als Systeme-in-einer-Baugruppe(SiP), Mehrchipmodule (MCM) oder Mehrchip-Baugruppen bezeichnet werden. Durch die Anordnung mehrerer Chips (Dies) innerhalb einer einzigen Baugruppe kann es ermöglicht werden, dass jeder Die unter Verwendung des geeignetsten Technologieknotens implementiert wird, kann die Leistungsfähigkeit der Die-zu-Die-Schnittstelle vergrößert werden (beispielsweise ist die Leitung von Signalen von einem Die zu einem anderen innerhalb einer einzigen Baugruppe erheblich einfacher als die Leitung von Signalen von einer Baugruppe zu einer anderen, wodurch der Stromverbrauch zugeordneter Ein-/Ausgabepuffer verringert wird), können Ein-/Ausgangsanschlussstifte (beispielsweise sind Ein-/Ausgangsanschlussstifte in Zusammenhang mit Die-zu-Die-Verbindungen viel kleiner als Anschlussstifte in Zusammenhang mit Baugruppe-zu-Platine-Verbindungen) freigesetzt werden und kann dabei geholfen werden, den Entwurf einer gedruckten Leiterplatte (d. h. den Entwurf der PCB, worauf die Mehrchip-Baugruppe während des normalen Systembetriebs montiert ist) zu vereinfachen.
3 ist ein Diagramm einer der Erläuterung dienenden Mehrchip-Baugruppe 300. Wie in 3 dargestellt ist, kann die Mehrchip-Baugruppe 300 einen oder mehrere Dies integrierter Schaltungen in der Art eines Dies 301 einer integrierten Schaltung (IC), von Sendeempfänger(XCVR)-Dies 310 und von Speicher-Dies hoher Bandbreite (HBM-Dies) 306, die auf einem gemeinsamen Baugruppensubstrat 302 montiert sind, aufweisen. Das Substrat 302 kann ein passives Siliciumsubstrat, ein aktives Siliciumsubstrat (beispielsweise ein Substrat, das Transistoren zur Unterstützung von Operationen auf dem Haupt-Die aufweist) oder ein anderer Verdrahtungslagen-Substratträger sein. Diese Anordnung, bei der mehrere Dies auf einen gemeinsamen Baugruppensubstrat montiert sind, kann manchmal als „2.5D“-Anordnung bezeichnet werden. Der Die 301 einer integrierten Schaltung, der die Hauptverarbeitungsleistung für die Baugruppe 300 bereitstellt, kann als „Haupt“-Die bezeichnet werden, während andere elektronische Komponenten als der Haupt-Die 301 in der Art der Dies 306 und 310 als „Tochter“- oder Hilfs-Dies bezeichnet werden können.
Der Haupt-IC-Die 301 kann beispielsweise eine programmierbare integrierte Schaltung in der Art einer Feldprogrammierbares-Gate-Array(FPGA)-Vorrichtung des in Zusammenhang mit 2 dargestellten Typs sein. Der Haupt-Die 301 kann eine On-Package-Verbindungsschaltungsanordnung in der Art der von INTEL Corporation entwickelten proprietären Advanced Interface Blocks (AIB) 308 für die Kommunikation mit Transceiver-Dies 310 über den Bus 309 aufweisen. Der Bus 309 wird manchmal als Advanced Interface Bus oder ALTERA Interface Bus bezeichnet. Transceiver-Dies 310 können dafür ausgelegt sein, Signale zu Komponenten außerhalb der Baugruppe 300 zu senden und davon zu empfangen und Hochgeschwindigkeits-Datenkommunikationen (beispielsweise bei Datenraten von mehr als 10 Gbps, mehr als 50 Gbps oder mehr als 100 Gbps usw.) über 1 bis 16 Bahnen mit den Off-Package-Komponenten (als Beispiel) zu unterstützen. Das Beispiel aus 3, bei dem AIB 308 zur Verbindung mit Transceiver-Dies 310 entlang den östlichen und westlichen Außenrändern (Randbegrenzung) des Dies 301 ausgebildet sind, dient lediglich der Erläuterung. Im Allgemeinen können AIB 308 entlang einer Anzahl oder einem Abschnitt der Ränder auf dem Die 301 gebildet sein.
Beim Beispiel, bei dem der Haupt-Die 301 eine FPGA-Vorrichtung (beispielsweise die programmierbare Logik-Vorrichtung 10 aus 2) ist, kann das FPGA eine Logikschaltungsanordnung mit Nachschlagetabellen (LUT), Addierern und Registern aufweisen, die konfigurierbar sind, um es einem Benutzer zu ermöglichen, die Logikschaltungsanordnung entsprechend den speziellen Anforderungen des Benutzers eigens auszulegen. Die Logikschaltungsanordnung ist in ein Feld manchmal als Logik-Array-Blöcke (LABs) bezeichneter Logikgebiete organisiert. Zusätzlich zur Logikschaltungsanordnung weist das FPGA auch Speicherblöcke zum Speichern von Benutzerdaten und Blöcke zur digitalen Signalverarbeitung (DSP-Blöcke) auf, die teilweise oder vollständig festverdrahtet sind, um eine oder mehrere spezifische Aufgaben in der Art einer mathematischen Operation auszuführen. Zusätzlich zu den konfigurierbaren Logik-, Speicher- und DSP-Blöcken weist das FPGA auch eine programmierbare Routing-Struktur auf, die zur Verbindung der LABs mit den Speicher- und DSP-Blöcken verwendet wird (siehe beispielsweise die Kern-Routing-Struktur 303 in 3). Die Kombination der programmierbaren Logik- und Routing-Struktur wird manchmal als „weiche“ Logik bezeichnet, während die DSP-Blöcke manchmal als „harte“ Logik bezeichnet werden. Wie in 3 dargestellt ist, kann die FPGA-Kernstruktur 303 über die gesamte Hauptvorrichtung 301 innerhalb der in der Randbegrenzung angeordneten Peripherieblöcke gebildet sein.
Der Haupt-Die 301 kann ferner externe Ein-/Ausgabe(EA)-Blöcke in der Art externer EA-Blöcke 312 aufweisen. Externe EA-Blöcke 312 können breite parallele Schnittstellen in der Art externer Speicherschnittstellen (EMIF) oder allgemeinerer Schnittstellen in der Art von GPIO (General Purpose Input-Output)- oder LVDS(Low-Voltage Differential Signaling)-Schnittstellen unterstützen. Externe Speicherschnittstellen, die von Blöcken 312 unterstützt werden, können Doppelte-Datenrate(DDR)-Schnittstellen in der Art von DDR-Typ-3(DDR3)-, Niederleistungs-DDR3(LPDDR3)-, DDR-Typ-4(DDR4)-, Niederleistungs-DDR4(LPDDR4)-, DDR-Typ-5(DDR5)-, Graphik-DDRx-, Vierfache-Datenrate(QDR)-, Open-NAND-Flash-Interface(ONFI)- oder andere geeignete Schnittstellen zur Kommunikation mit einem sich außerhalb der Baugruppe 300 befindenden Speicher aufweisen. Die Blöcke 312 können daher Speichersteuereinrichtungen zur Unterstützung einer breiten Vielfalt externer Speicherprotokolle aufweisen.
Der Haupt-Die 301 kann auch On-Package-Verbindungsschaltungsanordnungen in der Art universeller Schnittstellenblöcke (UIB) 304 zur Kommunikation mit On-Package-Komponenten in der Art von Speicher-Dies 306 über einen Bus 305 aufweisen. Der Bus 305 wird daher manchmal als universeller Schnittstellenbus bezeichnet. Die Speicher-Dies 306 können beispielsweise unter Verwendung eines Direktzugriffsspeichers in der Art eines statischen Direktzugriffsspeichers (SRAM), eines dynamischen Direktzugriffsspeichers (DRAM), eines DRAM mit geringer Latenz (LLDRAM), eines DRAM mit reduzierter Latenz (RLDRAM) oder anderer Typen eines flüchtigen Speichers implementiert werden. Falls gewünscht, können die Speicher-Dies 306 auch unter Verwendung eines nicht flüchtigen Speichers (beispielsweise eines Fuse-basierten Speichers, eines Antifuse-basierten Speichers, eines elektrisch programmierbaren Nurlesespeichers usw.) implementiert werden. Jeder auf diese Weise konfigurierte Block 304 kann als eine die physikalische Schicht überbrückende Schnittstelle zwischen einer zugeordneten Speichersteuereinrichtung (beispielsweise einer nicht rekonfigurierbaren „harten“ Speichersteuereinrichtung oder einer rekonfigurierbaren „weichen“ Speichersteuereinrichtungslogik) auf dem Haupt-Die 301 und einem oder mehreren Kanälen hoher Bandbreite, die mit einem zugeordneten Speicher-Die 306 gekoppelt sind, dienen. Im Allgemeinen kann der universelle Schnittstellenblock 304 in der Lage sein, eine breite Vielfalt von Kommunikationsprotokollen, welche nicht auf Speicherschnittstellenprotokolle eingeschränkt sind, zur Verbindung mit verschiedenen Typen von Tochter-Dies zu unterstützen.
Gemäß einer Ausführungsform können UIB 304 zur Unterstützung mehrerer paralleler Kanalschnittstellen in der Art der JEDEC-JESD235-Hohe-Bandbreite-Speicher(HBM)-DRAM-Schnittstelle oder der Vierfache-Datenrate(QDR)-breite-EA-SRAM-Schnittstelle (als Beispiele) verwendet werden. Im Gegensatz zu den externen EA-Blöcken 312, die EMIF-Schnittstellen mit höchstens drei bis vier DDR-Kanälen unterstützen können, kann der UIB 304 mehr als vier Speicherkanäle, vier bis acht Speicherkanäle, acht bis 16 Speicherkanäle oder mehr als 16 Speicherkanäle unterstützen. Jeder der parallelen Kanäle kann Einfache-Datenrate(SDR)- oder Doppelte-Datenrate(DDR)-Kommunikationen unterstützen. Verglichen mit EA-Block 312 kann der UIB 304 daher Kommunikationen mit viel höherer Bandbreite unterstützen.
Zusätzlich zu den Speicherblöcken, die im Kern des Haupt-Dies 301 ausgebildet sind, kann der Die 301 ferner viel größere Direktzugriffsspeicherblöcke aufweisen, die manchmal als Eingebetteter-Statischer-Direktzugriffsspeicher(eSRAM)-Blöcke oder „Bulk“-RAM-Blöcke 308 bezeichnet werden. Die Bulk-RAM-Blöcke 308 sind gewöhnlich viel größer und dichter als die Kernspeicherblöcke und demgemäß nicht dafür geeignet, innerhalb der Kernstruktur 303 angeordnet zu werden. Daher sollten die Bulk-RAM-Blöcke 308 am Außenrand des Dies 301 angeordnet werden und konkurrieren daher mit der wertvollen Randbegrenzung mit den anderen EA-Komponenten in der Art der AIB 308 und UIB 304. Das Beispiel aus 3, bei dem Bulk-RAM-Blöcke 308 entlang der nördlichen und südlichen Randbegrenzung des Dies 301 ausgebildet sind, dient lediglich der Erläuterung. Im Allgemeinen können RAM-Blöcke 308 entlang einer Anzahl oder einem Abschnitt der Ränder auf dem Die 301 ausgebildet sein.
Unter weiterem Bezug auf das Beispiel aus 3 sei bemerkt, dass die externen EA-Blöcke 312 in langen Spalten innerhalb der FPGA-Kernstruktur 303 kaskadiert sind (siehe zwei EA-Spalten in 3). Jeder einzelne externe EA-Block 312 kann eine Phasenregelschleifen(PLL)-Schaltung aufweisen, die als Taktquelle für die externen Speicherschnittstellen oder als Taktquellen für allgemeine Zwecke für die FPGA-Kernstruktur 303 dient. Für die Skalierung zu höheren Arbeitsfrequenzen können EA-Blöcke 312, die sich ursprünglich in der FPGA-Kernstruktur 303 befanden (wie in 3 dargestellt), in die FPGA-Randbegrenzung verschoben werden müssen, um die parallele Baugruppenbahnverbindbarkeit mit externen Vorrichtungen zu verbessern, die Taktung von Strukturen über die verschiedenen EA-Blöcke 312 zu verbessern und einen Routing-Stau, der durch die langen störenden Spalten hervorgerufen wird, zu verringern, wodurch die maximale Arbeitsfrequenz der Kernstruktur verbessert wird.
4 zeigt ein anderes Beispiel, bei dem der universelle Schnittstellenblock 304 und der Bulk-RAM-Block 308 an der nördlichen Randbegrenzung entfernt wurden, um Platz für externe EA-Blöcke 312' zu schaffen. Bei einer derartigen Konfiguration brauchen große Spalten von EA-Blöcken 312 nicht mehr durch die FPGA-Kernstruktur 303 gebildet zu werden, wodurch die Leistungsfähigkeit der Kernstruktur erhöht werden kann. Diese Verbesserung geht jedoch auf Kosten eines erheblichen Bandbreitenverlusts (weil ein HBM-Die 306 beseitigt werden muss) und eines Dichteverlusts (unter der Annahme, dass die Größe des Bulk-RAM-Blocks 308 entsprechend verringert werden muss, um zu den Blöcken 312' zu passen), ganz abgesehen von einer geringeren Anzahl von PLL-Taktquellen für die Kernstruktur 303. Diese Nachteile können unerwünscht sein, weil verschiedene FPGA-Marktsegmente unterschiedliche Kombinationen von EA-, HBM- und Bulk-SRAM fordern. Beispielsweise benötigen einige Marktsegmente in der Art von Netzanwendungen mehr HBM- und Bulk-RAM-Bandbreite und -Speicher, so dass die Lösung aus 4 nicht akzeptabel wäre. Diese Gegebenheiten werden noch komplizierter, weil neue EMIF-Standards zunehmend komplex werden und dazu neigen, sich mit einer anderen Entwicklungskadenz als der Haupt-Die 301 fortzuentwickeln, wodurch Probleme in Bezug auf die Zeit bis zur Markteinführung (TTM) hervorgerufen werden können.
Gemäß einer Ausführungsform werden zumindest einige der EMIF-Komponenten und/oder der Bulk-RAM-Komponenten vom Haupt-Die auf einen zugeordneten Tochter/Hilfs-Die (siehe beispielsweise 5A) verschoben. 5A ist ein Diagramm einer der Erläuterung dienenden Mehrchip-Baugruppe 500. Wie in 5A dargestellt ist, kann die Mehrchip-Baugruppe 500 einen oder mehrere Dies integrierter Schaltungen in der Art eines Haupt-Dies 501, von Sendeempfänger(XCVR)-Dies 510, eines Speicher-Dies hoher Bandbreite (HBM-Dies) 506 und einer Erweiterungsplatte 550, die auf einem gemeinsamen Baugruppensubstrat 502 montiert sind, aufweisen. Das Substrat 502 kann ein passives Siliciumsubstrat, ein aktives Siliciumsubstrat (beispielsweise ein Substrat, das Transistoren zur Unterstützung von Operationen auf dem Haupt-Die aufweist) oder ein anderer Verdrahtungslagen-Substratträger sein. Im Allgemeinen kann die Baugruppe 500 einen Typ von Tochter-Dies ohne Einschränkung auf Sendeempfängerchips, Speicherchips, Netzadapter, diskrete passive Komponenten, Debugging-Schaltungen oder andere Typen von Verarbeitungsschaltungen aufweisen.
Der Haupt-IC-Die 501 kann eine geeignete integrierte Schaltung in der Art einer programmierbaren integrierten Schaltung (beispielsweise der programmierbaren Vorrichtung 10 aus 2), eines anwendungsspezifischen Standardprodukts (ASSP) oder einer anwendungsspezifischen integrierten Schaltung (ASIC) sein. Beispiele programmierbarer Logikvorrichtungen umfassen Programmable Arrays Logic (PAL), programmierbare Logik-Arrays (PLA), feldprogrammierbare Logik-Arrays (FPLA), elektrisch programmierbare Logikvorrichtungen (EPLD), elektrisch löschbare programmierbare Logikvorrichtungen (EEPLD), Logikzellen-Arrays (LCA), komplexe programmierbare Logikvorrichtungen (CPLD) und feldprogrammierbare Gate-Arrays (FPGA), um lediglich einige zu nennen.
Der Haupt-Die 501 kann eine On-Package-Verbindungsschaltungsanordnung in der Art von Sendeempfänger-Schnittstellenblöcken 508 (beispielsweise von INTEL/ALTERA Corporation entwickelte proprietäre Advanced Interface Blocks) zur Kommunikation mit Sendeempfänger-Dies 510 über einen Bus 509 (beispielsweise einen Altera-Schnittstellenbus) aufweisen. Transceiver-Dies 510 können dafür ausgelegt sein, Signale zu Komponenten außerhalb der Baugruppe 500 zu senden und davon zu empfangen und Hochgeschwindigkeits-Datenkommunikationen (beispielsweise bei Datenraten von mehr als 10 Gbps, mehr als 50 Gbps oder mehr als 100 Gbps usw.) über 1 bis 16 Bahnen mit den Off-Package-Komponenten (als Beispiel) zu unterstützen. Das Beispiel aus 5A, bei dem XCVR-Schnittstellenblöcke 508 zur Verbindung mit Transceiver-Dies 510 entlang der östlichen und westlichen Randbegrenzungen des Dies 501 ausgebildet sind, dient lediglich der Erläuterung. Im Allgemeinen können die Schnittstellenblöcke 508 entlang einer Anzahl oder einem Abschnitt der Ränder auf dem Die 501 ausgebildet sein.
Auf diese Weise konfigurierte Sendeempfänger-Dies 510 und Haupt-Dies 501 brauchen nicht unter Verwendung des gleichen Prozessknotens hergestellt zu werden, was ein In-Package-Integrationsschema ermöglicht, das leicht skalierbar ist und es Entwicklern ermöglicht, Komponenten von verschiedenen Prozessknoten, die den Bedürfnissen von Kunden am besten entsprechen, schnell zu mischen und anzupassen. Die Verwendung getrennter und erprobter Sendeempfänger-Dies 510 an Stelle von On-Chip-Sendeempfängern kann auch dabei helfen, Validierungs- und Hochfahrzeiten erheblich zu verringern und Zeit-bis-zur-Markteinführung-Metriken von Kunden drastisch zu verbessern. Die Sendeempfänger-Dies 510 können jeweils ein harter IP(Intellectual Property)-Block sein, der Kommunikationsprotokolle unterstützen kann, welche aktuelle und künftige Versionen von Ethernet, Interlaken, PCIe (Peripheral Component Interconnect Express), IEEE 1588, CPRI (Common Public Radio Interface) usw., jedoch ohne Einschränkung auf diese, unterstützen kann.
Beim Beispiel, bei dem der Haupt-Die 501 eine FPGA-Vorrichtung (beispielsweise die programmierbare Logik-Vorrichtung 10 aus 2) ist, kann das FPGA eine Logikschaltungsanordnung mit Nachschlagetabellen (LUT), Addierern und Registern aufweisen, die konfigurierbar sind, um es einem Benutzer zu ermöglichen, die Logikschaltungsanordnung entsprechend den speziellen Anforderungen des Benutzers eigens auszulegen. Die Logikschaltungsanordnung kann zu einem Feld manchmal als Logik-Array-Blöcke (LABs) bezeichneter Logikgebiete organisiert werden. Zusätzlich zur Logikschaltungsanordnung kann das FPGA auch Speicherblöcke zum Speichern von Benutzerdaten und manchmal als Digitale-Signalverarbeitung(DSP)-Blöcke bezeichnete spezialisierte Verarbeitungsblöcke, die teilweise oder vollständig festverdrahtet sind, aufweisen, um eine oder mehrere spezifische Aufgaben in der Art einer mathematischen Operation auszuführen. Zusätzlich zu den konfigurierbaren Logik-, Speicher- und DSP-Blöcken kann das FPGA auch eine programmierbare Routing-Struktur aufweisen, die zur Verbindung der LABs mit den Speicher- und DSP-Blöcken verwendet wird (siehe beispielsweise die Kern-Routing-Struktur 303 in 3). Die Kombination der programmierbaren Logik- und Routing-Struktur wird manchmal als „weiche“ Logik bezeichnet, während die DSP-Blöcke manchmal als „harte“ Logik bezeichnet werden. Wie in 5A dargestellt ist, kann die Kern-Routing-Struktur 503 über die gesamte Hauptvorrichtung 501 innerhalb der in der Randbegrenzung angeordneten Peripherieblöcke gebildet sein.
Der Haupt-Die 501 kann auch eine On-Package-Verbindungsschaltungsanordnung in der Art universeller Schnittstellenblöcke 504 aufweisen. Die universellen Schnittstellenblöcke 504 sind in der Lage, entweder mit In-Package-Speicher-Tochter-Dies in der Art des HBM-Dies 506 oder mit Erweiterungs-Dies in der Art der Erweiterungsplatte 550 zu kommunizieren. Externe EA-Blöcke (beispielsweise EMIF-Komponenten, die für eine Verbindung mit einem Off-Package-Speicher ausgelegt sind) und/oder eine Bulk-RAM-Schaltungsanordnung (beispielsweise eingebettete SRAM-Blöcke) können als Teil eines manchmal als EA/RAM-Erweiterungsplatte oder Erweiterungs-Die 550 bezeichneten Tochter-Dies gebildet werden.
Die EMIF-Komponenten innerhalb des Erweiterungs-Dies 550 können Doppelte-Datenrate(DDR)-Schnittstellen in der Art von DDR-Typ-3(DDR3)-, Niederleistungs-DDR3(LPDDR3)-, DDR-Typ-4(DDR4)-, Niederleistungs-DDR4(LPDDR4)-, DDR-Typ-5(DDR5)-, Vierfache-Datenrate(QDR)-, Open-NAND-Flash-Interface(ONFI)- oder andere geeignete Schnittstellen zur Kommunikation mit einem sich außerhalb der Baugruppe 500 befindenden Speicher unterstützen. Die innerhalb des Dies 550 ausgebildeten Bulk-RAM-Blöcke können viel größer und dichter sein als die Kernspeicherblöcke innerhalb des Haupt-Dies 501 und sind demgemäß nicht dafür geeignet, innerhalb der Kernstruktur 303 angeordnet zu werden. Gemäß einer geeigneten Ausführungsform kann der Bulk-RAM auf der Platte 550 als Speicher-Cache für den Prozessor-Die 501 dienen. Beim Beispiel aus 5A kann der Erweiterungs-Die 550 durch den universellen Schnittstellenblock 504 auf der nördlichen Randbegrenzung für eine Verbindung mit dem Haupt-Die 501 ausgelegt sein.
Unterschiedliche Speichertechnologien können für ältere Technologieknoten besser geeignete höhere Spannungen unterstützen und Schienen mit einer höheren Spannung erfordern. Der Erweiterungs-Die 550 könnte eine Entkopplung von Stromzufuhr-Kügelchen, welche die andere Spannungsschienen benötigende Speicherschnittstelle isolieren, für den Die 550 bereitstellen. Diese Entkopplung würde den Haupt-Die vereinfachen, um die Anzahl der Spannungsschienen und einzigartigen Stromzufuhr-Kontakthöcker zu verringern, wodurch eine bessere Stromzufuhr für den Haupt-Die erzielt wird. Überdies könnte der Erweiterungs-Die 550 dabei helfen, thermische Hotspots zu verbreitern, weil die analoge Schaltungsanordnung typischerweise einen großen Teil des Strombudgets der Baugruppe verbraucht.
Wie vorstehend beschrieben, kann der universelle Schnittstellenblock 504 auch dafür ausgelegt werden, mit dem Speicher-Die 506 zu kommunizieren (siehe UIB 504 auf der südlichen Randbegrenzung des Dies 501). Der Speicher-Die 506 kann beispielsweise unter Verwendung eines Direktzugriffsspeichers in der Art eines statischen Direktzugriffsspeichers (SRAM), eines dynamischen Direktzugriffsspeichers (DRAM), eines DRAM mit geringer Latenz (LLDRAM), eines DRAM mit reduzierter Latenz (RLDRAM) oder anderer Typen eines flüchtigen Speichers implementiert werden. Falls gewünscht, kann der Speicher-Die 506 auch unter Verwendung eines nicht flüchtigen Speichers (beispielsweise eines Fuse-basierten Speichers, eines Antifuse-basierten Speichers, eines elektrisch programmierbaren Nurlesespeichers usw.) implementiert werden. Der auf diese Weise konfigurierte UIB 504 kann als eine die physikalische Schicht überbrückende Schnittstelle zwischen einer zugeordneten Speichersteuereinrichtung (beispielsweise einer nicht rekonfigurierbaren „harten“ Speichersteuereinrichtung oder einer rekonfigurierbaren „weichen“ Speichersteuereinrichtungslogik) auf dem Haupt-Die 501 und einem oder mehreren Kanälen hoher Bandbreite, die mit einem zugeordneten Speicher-Die 506 gekoppelt sind, dienen. Im Allgemeinen kann der universelle Schnittstellenblock 504 in der Lage sein, eine breite Vielfalt von Kommunikationsprotokollen, welche nicht auf Speicherschnittstellenprotokolle eingeschränkt sind, zur Verbindung mit verschiedenen Typen von Tochter-Dies zu unterstützen.
Gemäß einer geeigneten Anordnung kann der UIB 504 zur Unterstützung mehrerer paralleler Kanalschnittstellen in der Art der JEDEC-JESD235-Hohe-Bandbreite-Speicher(HBM)-DRAM-Schnittstelle oder der Vierfache-Datenrate(QDR)-breite-EA-SRAM-Schnittstelle (als Beispiele) verwendet werden. Im Gegensatz zu herkömmlichen EMIF-Schnittstellen, die höchstens drei bis vier DDR-Kanäle aufweisen, kann der UIB 504 mehr als vier Speicherkanäle, vier bis acht Speicherkanäle, acht bis 16 Speicherkanäle oder mehr als 16 Speicherkanäle unterstützen. Jeder der parallelen Kanäle kann Einfache-Datenrate(SDR)- oder Doppelte-Datenrate(DDR)-Kommunikationen unterstützen. Demgemäß kann der UIB 504 Kommunikationen mit viel höherer Bandbreite als traditionelle EMIF-Komponenten unterstützen.
Beim Beispiel aus 5A kann jeder UIB 504 als harter Intellectual-Property(IP)-Block implementiert sein, der in den Haupt-Die 501 eingebettet ist. Bei anderen geeigneten Anordnungen kann der UIB 504 in das Substrat 502 oder andere Teile der Mehrchip-Baugruppe 500 eingebettet sein. Der auf diese Weise konfigurierte UIB 504 ermöglicht eine geringe Latenz, eine hohe Kapazität/Dichte, einen hohen Random-Transaction-Rate(RTR)-Durchsatz, der zumindest gleich der Leistungsfähigkeit eines externen SRAMs ist, und/oder einen Speicher hoher Kapazität, der mit externen RLDRAMs oder DDRx-DRAMs mit verringerter Leistungsaufnahme kompatibel ist. Das Beispiel aus 5A, bei dem UIB 504 zur Verbindung mit HBM-Dies 306 entlang der nördlichen und südlichen Randbegrenzung des Dies 501 ausgebildet sind, dient lediglich der Erläuterung. Im Allgemeinen können UIB 504 entlang einer Anzahl oder einem Abschnitt der Ränder auf dem Die 501 ausgebildet sein.
Das Beispiel aus 5A, bei dem der nördliche UIB 504 mit einem EMIF/RAM-Erweiterungs-Die 550 gekoppelt ist und der südliche UIB 504 mit einem HBM-Die 506 gekoppelt ist, dient lediglich der Erläuterung und soll den Schutzumfang der vorliegenden Ausführungsformen nicht beschränken. Bei einer anderen geeigneten Anordnung können sowohl der nördliche als auch der südliche UIB 504 dafür ausgelegt sein, mit HBM-Dies 506 zu kommunizieren (beispielsweise um Anwendungen mit größeren HBM-Speicheranforderungen zu unterstützen). Bei einer anderen geeigneten Anordnung können sowohl der nördliche als auch der südliche UIB 504 dafür ausgelegt sein, mit EMIF/RAM-Erweiterungs-Dies 550 zu kommunizieren (beispielsweise um Anwendungen mit höheren EMIF-Verbindbarkeits- oder Bulk-RAM-Anforderungen zu unterstützen). Die Kombination entweder einer Erweiterungsplatte 550 oder eines HBM-Dies 506, die oder der mit jedem UIB 504 auf dem Haupt-Die 501 gekoppelt ist, kann als Teil der Baugruppenauswahl statt während der Entwicklung des Haupt-Dies 501 gewählt werden.
Im Gegensatz zum Beispiel aus 3, bei dem die EMIF-EA-Komponenten in Spalten 312 innerhalb der FPGA-Kernstruktur 303 ausgebildet sind, wird der größte Teil der EMIF-EA-Komponenten in den Erweiterungs-Die 550 gemäß der Ausführungsform aus 5A ausgelagert. Die EMIF-EA-Komponenten auf dem Erweiterungs-Die 550 könnten eine Speichersteuereinrichtung und eine Speicherverwaltungseinheit zusätzlich zu den EA-Puffern selbst aufweisen. Die einfacheren EA-Puffer in der Art von GPIO(General Purpose Input-Output)- oder LVDS(Low-Voltage Differential Signaling)-Schnittstellen können jedoch noch als „schmale“ externe EA-Spalten 512 innerhalb der Kernstruktur 503 ausgebildet sein. Die GPIO/LVDS-Puffer in den Spalten 512 können noch eine einfache EA-Verbindbarkeit für den Die 501 bereitstellen, während die PLL-Schaltungen innerhalb der Spalten 512 die erforderliche Taktsignalquelle für die Kern-Routing-Struktur 503 bereitstellen. Die Spalten 512 aus 5A sind viel kleiner und schmaler als die Spalten 312 aus 3 (weil die EMIF-EA-Puffer auf den Erweiterungs-Die 550 verlagert sind), die Spalten 512 stören nicht oder rufen keinen unerwünschten Routing-Stau innerhalb der Kernstruktur 503 hervor.
Unter weiterem Bezug auf 5A sei bemerkt, dass der restliche Außenrand (die restlichen Außenränder) des Haupt-Dies 501 optional nach Bedarf mit RAM/EA-Blöcken 508 belegt werden kann (können). Die Blöcke 508 können Bulk-RAM-Komponenten (beispielsweise eSRAM-Blöcke) und/oder andere schnelle EA (beispielsweise DDRx-, LPDDRx-, GDDRx-, QDR- oder andere EMIF-EA-Komponenten) aufweisen, die zur Anordnung entlang der Randbegrenzung des Haupt-Dies 501 geeignet sind. Der RAM-Block 508, der sich neben dem UIB 504 auf dem Haupt-Die 501 befindet, kann auch eine Caching-Funktion für On-Die-Speichertransaktionen zur Bereitstellung einer Latenzverbesserung ausführen. Dagegen können durch den UIB 504 ausgeführte Speichertransaktionen eine größere Latenz erfahren. Die auf diese Weise konfigurierte Kernstruktur 503 könnte eine Advanced-Extension-Interface(AXI)-Kreuzverbindung (als Beispiel) zum Zugriff auf RAM-Blöcke 508 oder die UIB-Schnittstellen (entweder im gecachten Modus oder im direkten Modus) verwenden, um eine flexible Adressierung bereitzustellen. Die UIB 504 können digitale Speichersteuereinrichtungen zur Unterstützung verschiedener EMIF-Typen für den Erweiterungs-Die 550 (beispielsweise DDRx oder QDR) aufweisen oder umgehbar sein, um weitere/unterschiedliche Speichertechnologien (beispielsweise GDDR6) zu ermöglichen.
Durch Konfigurieren der Mehrchip-Baugruppe 500 auf die in 5A dargestellte Weise wird die Randbegrenzung des Haupt-Dies 501 erweitert, um eine vergrößerte Anzahl von Peripherie-EA-Blöcken aufzunehmen. Die Auslagerung der EMIF-EA-Blöcke auf den Erweiterungs-Die 550 entkoppelt neue Standards externen Speichers von der Entwicklungskadenz des Haupt-Dies 501, wodurch eine erheblich kürzere Markteinführungszeit (TTM) für den Haupt-Die 501 ermöglicht wird (der Entwurf des FPGAs 501 kann beispielsweise gleich bleiben, während nur die Erweiterungsplatte 550 aktualisiert wird, um neuen DDR- oder QDR-Standards Rechnung zu tragen). Die EMIF- und Bulk-RAM-Blöcke im Erweiterungs-Die 550 können auch unabhängig von der Architektur des Dies 501, der Prozesstechnologie, die für die Herstellung des Dies 501 verwendet wird (beispielsweise kann der Haupt-Die 501 unter Verwendung eines neueren oder älteren Technologieknotens als die Tochter-Dies hergestellt werden), und von den physikalischen Randbedingungen in Zusammenhang mit dem Die 501 skalieren.
Die Fähigkeit des Erweiterungs-Dies 550 zur Verbindung mit dem UIB 504 versieht den Haupt-Die 501 mit der stark benötigten EA-Verbindbarkeit und Flexibilität für die Baugruppe 500, um HBM-Dies 506 aufnehmen zu können, ohne die Leistungsfähigkeit der Kernstruktur zu beeinträchtigen. Die Verwendung schmaler externer EA-Blöcke 512 hilft auch bei der Wiederherstellung des erforderlichen Taktquellenwerts innerhalb der Kern-Routing-Struktur 503. Falls erforderlich, können andere verwandte Techniken implementiert werden, um alle peripheren IP-Blöcke entlang der Randbegrenzung des Dies 501 zu bewahren, während gewährleistet wird, dass das Kern-Struktur-Routing 503 regulär, überlastungsfrei und für eine maximale Arbeitsfrequenz optimiert bleibt.
Das Beispiel aus 5A, bei dem der Haupt-Die 501 zwei UIB 504 aufweist, dient lediglich der Erläuterung. 5B zeigt eine andere geeignete Anordnung, bei welcher der Haupt-Die 501 mehr als zwei UIB 504 aufweist. Wie in 5B dargestellt ist, kann ein erster UIB 504 entlang der nordwestlichen Randbegrenzung des Dies 501 ausgebildet sein, ein zweiter UIB 504 entlang der nordöstlichen Randbegrenzung des Dies 501 ausgebildet sein, ein dritter UIB 504 entlang der südwestlichen Randbegrenzung des Dies 501 ausgebildet sein und ein vierter UIB 504 entlang der südöstlichen Randbegrenzung des Dies 501 ausgebildet sein. Falls gewünscht, kann der Haupt-Die 501 sogar mit einer größeren Anzahl universeller Schnittstellenblöcke versehen werden, die in der Lage sind, sich mit HBM-Komponenten 506, der Erweiterungsplatte 550 und anderen Tochter-Dies zu verbinden.
Der erste und der zweite UIB 504 entlang der nördlichen Randbegrenzung können mit dem ersten bzw. dem zweiten HBM-Die 506 gekoppelt sein. Der dritte und der vierte UIB 504 entlang der südlichen Randbegrenzung können mit dem ersten bzw. dem zweiten Erweiterungs-Die 550 gekoppelt sein. Dies dient nur der Erläuterung. Falls gewünscht, können alle vier UIB 504 mit HBM-Komponenten 506 gekoppelt sein, alle vier UIB 504 mit Erweiterungsplatten 550 gekoppelt sein, kann eine Teilmenge der UIB 504 mit HBM-Dies 506 gekoppelt sein und kann eine Teilmenge der UIB 504 mit Erweiterungs-Dies 550 gekoppelt sein.
Im Allgemeinen können die UIB 504 auf dem Haupt-Die 504 eine verhältnismäßig kleine Auflagefläche belegen (d. h. die Breite des UIB 504 kann erheblich kleiner sein als die Breite des HBM-Dies 506 oder des Erweiterungs-Dies 550). Die restliche Randbegrenzung des Haupt-Dies 501 kann nach Bedarf optional mit RAM-Blöcken 508' (oder optional EMIF-EA-Blöcken) belegt werden. Die RAM-Blöcke 508', die sich auf dem Haupt-Die 501 neben UIB 504 befinden, können als Bulk-RAM (beispielsweise eSRAM) dienen oder zur Ausführung einer Caching-Funktion für On-Die-Speichertransaktionen zur Bereitstellung einer Latenzverbesserung verwendet werden. Die auf diese Weise konfigurierte Kernstruktur 503 könnte eine Advanced-Extension-Interface(AXI)-Kreuzverbindung (als Beispiel) zum Zugriff auf RAM-Blöcke 508' oder die UIB-Schnittstellen (entweder im gecachten Modus oder im direkten Modus) verwenden, um eine flexible Adressierung bereitzustellen. Die UIB 504 können digitale Speichersteuereinrichtungen zur Unterstützung verschiedener EMIF-Typen für den Erweiterungs-Die 550 (beispielsweise DDRx oder QDR) aufweisen oder umgehbar sein, um weitere/unterschiedliche Speichertechnologien (beispielsweise GDDR6) zu ermöglichen.
Wie vorstehend beschrieben, kann der Erweiterungs-Die 550 eine Bulk-RAM-Schaltungsanordnung und/oder eine EMIF-EA-Schaltungsanordnung zur Unterstützung von DDR-Technologien in der Art von DDRx, LPDDRx und GDDRx, QDR-Technologien und/oder anderen EA-Standards für einen externen Speicher aufweisen. 6A ist ein Diagramm einer der Erläuterung dienenden Erweiterungsplatte 550, die sowohl eine EMIF-EA- als auch Bulk-RAM-Schaltungsanordnung gemäß einer Ausführungsform aufweist. Wie in 6A dargestellt ist, weist der Erweiterungs-Die 550 auch einen eingebetteten UIB 552 (beispielsweise einen harten IP-Block) zur Verbindung mit dem entsprechenden UIB 504 auf dem Haupt-Die 501 auf. Der Erweiterungs-Die 550 kann eine geeignete Anzahl von EMIF-EA-Blöcken und Bulk-RAM-Blöcken aufweisen. Der Erweiterungs-Die 550 kann mehr EMIF-EA-Blöcke als Bulk-RAM-Blöcke aufweisen (beispielsweise für Anwendungen, die eine bessere Verbindbarkeit mit einem externen Speicher erfordern) oder mehr Bulk-RAM-Blöcke als EMIF-EA-Blöcke (beispielsweise für Anwendungen, die mehr eSRAM-Speicher erfordern) aufweisen.
Bei einer anderen geeigneten Anordnung könnte die Erweiterungsplatte 550 nur EMIF-EA-Blöcke (siehe beispielsweise 6B) aufweisen. Beim Beispiel aus 6B weist der Erweiterungs-Die 550 den UIB 552, der dafür ausgelegt ist, sich mit dem UIB 504 auf dem Haupt-Die 501 zu verbinden, und eine geeignete Anzahl von EMIF-EA-Blöcken, die dafür ausgelegt sind, sich mit Off-Package-Speichervorrichtungen zu verbinden, auf.
Bei einer anderen geeigneten Anordnung könnte die Erweiterungsplatte 550 nur eine Bulk-RAM-Schaltungsanordnung (siehe beispielsweise 6C) aufweisen. Beim Beispiel aus 6C weist der Erweiterungs-Die 550 den UIB 552, der dafür ausgelegt ist, sich mit dem UIB 504 auf dem Haupt-Die 501 zu verbinden, und eine geeignete Anzahl von Bulk-RAM-Blöcken, die dafür ausgelegt sind, eine zusätzliche Randbegrenzungs-Speicherkapazität für den Die 501 bereitzustellen, auf.
Gemäß einigen Ausführungsformen kann die verfügbare Bandbreite über den universellen Schnittstellenbus statisch oder dynamisch zwischen den EMIF-Schnittstellen und den eingebetteten Bulk-RAM-Schnittstellen unter Verwendung einer adressierbaren Speicherzuordnung und/oder strengen Kanalpartitionierung partitioniert werden. 7A ist ein Diagramm, das zeigt, wie die verfügbare Bandbreite des universellen Schnittstellenbusses zwischen dem UIB 504 auf dem Haupt-Die 501 und dem UIB 552 auf dem Erweiterungs-Die 550 unter Verwendung eines adressierbaren Speicherzuordnungsschemas partitioniert wird (beispielsweise eines Adressierungsschemas, bei dem der gleiche Adressraum für die Adressierung sowohl von Speicher- als auch von EA-Vorrichtungen verwendet wird). Wie in 7A dargestellt ist, kann der universelle Schnittstellenbus X Kanäle aufweisen. In jedem der X Kanäle können die Adressen 0 bis N für die EMIF-Blöcke reserviert sein, während die Adressen (N+1) bis M für die Bulk-RAM-Blöcke reserviert sind.
7B zeigt ein anderes Beispiel, bei dem die verfügbare Bandbreite des universellen Schnittstellenbusses zwischen dem UIB 504 auf dem Haupt-Die 501 und dem UIB 552 auf dem Erweiterungs-Die 550 unter Verwendung eines strengen Kanalpartitionierungsschemas partitioniert wird (beispielsweise eines Adressierungsverfahrens, bei dem ein erster Teil der Kanäle streng für Speicher reserviert wird und ein zweiter Teil der Kanäle streng für andere EA-Vorrichtungen reserviert wird). Wie in 7B dargestellt ist, kann der universelle Schnittstellenbus Y Kanäle aufweisen. In den Kanälen 0 bis X (unter der Annahme, dass X kleiner als Y ist) können die Adressen 0 bis N streng für EMIF-Blöcke verwendet werden. In den Kanälen (X+1) bis Y können die Adressen 0 bis M streng für Bulk-RAM-Blöcke verwendet werden.
7C zeigt ein anderes Beispiel, bei dem die verfügbare Bandbreite des universellen Schnittstellenbusses zwischen dem UIB 504 auf dem Haupt-Die 501 und dem UIB 552 auf dem Erweiterungs-Die 550 unter Verwendung eines Hybridpartitionierungsschemas partitioniert ist (beispielsweise eines Adressierungsverfahrens, bei dem ein erster Teil der Kanäle streng für Speicher reserviert wird und ein zweiter Teil der Kanäle ein adressierbares Speicherzuordnungsschema verwendet). Wie in 7C dargestellt ist, kann der universelle Schnittstellenbus Y Kanäle aufweisen. In den Kanälen 0 bis X (unter der Annahme, dass X kleiner als Y ist) können die Adressen 0 bis N streng für EMIF-Blöcke verwendet werden. In den Kanälen (X+1) bis Y können die Adressen 0 bis M für Bulk-RAM-Blöcke reserviert sein, während die Adressen (M+1) bis L für EMIF-Blöcke reserviert sind. Dies dient nur der Erläuterung. Falls gewünscht, können die Kanäle 0 bis X streng für Bulk-RAM-Blöcke verwendet werden. Im Allgemeinen kann jede geeignete Kombination von EA-Komponenten und jedes geeignete Partitionierungsverfahren vom UIB unterstützt werden.
8 zeigt eine seitliche Schnittansicht der Mehrchip-Baugruppe 500 des in Zusammenhang mit 5A oder 5B beschriebenen Typs. Wie in 8 dargestellt ist, kann die Baugruppe 500 das Halbleitersubstrat 500 (oder optional eine Verdrahtungslage), den auf dem Substrat 502 montierten Haupt-Die 501 und den auf dem Substrat 502 montierten Erweiterungs-Die 550 aufweisen. Die Baugruppe 500 kann auch andere Tochter-Dies aufweisen, die in 8 nicht dargestellt sind, um die vorliegenden Ausführungsformen nicht unverständlich zu machen.
Flip-Chip(ansonsten als Controlled Collapse Chip Connection oder „C4“ bekannt)-Kontakthöcker 804 können zwischen dem Substrat 502 und den verschiedenen auf dem Substrat 502 montierten Dies 501 und 550 gebildet werden. Ein Feld von Lötkügelchen 806 (manchmal allgemein als Kugelgitteranordnung oder „BGA“ bezeichnet) kann an der Bodenfläche des Baugruppensubstrats 502 gebildet werden. Die auf diese Weise gebildete Mehrchip-Baugruppe 500 kann dann auf einer gedruckten Leiterplatte (PCB) montiert werden, um mit anderen Vorrichtungen in einem größeren System zu kommunizieren.
Ein-/Ausgabekomponenten auf dem Haupt-Die 501 in der Art schmaler externer EA-Blöcke 512 und EMIF-EA-Blöcke 508 können durch Kontakthöcker 804, Baugruppen-Leiterbahnen 808 und Lötkügelchen 806 mit entsprechenden Vorrichtungen außerhalb der Baugruppe gekoppelt werden. Gemäß einer Ausführungsform kann der UIB 504 des Haupt-Dies 501 unter Verwendung einer Embedded-Multi-Die-Interconnect-Bridge-(EMIB)-Lösung, die von INTEL Corporation entwickelt und patentiert wurde, mit dem UIB 552 der Erweiterungsplatte 550 kommunizieren. Wie in 8 dargestellt ist, ist der EMIB 820 ein kleiner Siliciumchip, der in das darunter liegende Baugruppensubstrat 502 eingebettet ist und zweckgebundene sehr dichte Verbindungen zwischen Dies innerhalb der Mehrchip-Baugruppe 500 bietet. Die EMIB 820 kann allgemein kurze Drähte in der Art der Drähte 824 aufweisen, die dabei helfen, die Belastung von Ausgangstreibern erheblich zu verringern und die Leistungsfähigkeit direkt zu erhöhen. Das Gitter kurzer Drähte 824 innerhalb der EMIB 820 kann mit kleineren Löthöckern in der Art von Mikro-Löthöckern 822, die eine geringere Teilung aufweisen und daher dichtere Verbindungen als Flip-Chip-Kontakthöcker 804 bieten, gekoppelt sein. Im Allgemeinen kann der UIB 504 infolge der geringeren Teilung der Mikro-Kontakthöcker 822 eine kleinere Auflagefläche auf dem Haupt-Die belegen. EMIF-Schnittstellen, die DDR/QDR unterstützen, hätten demgegenüber eine erheblich größere Auflagefläche. Demgemäß kann der UIB 504 eine hohe Bandbreite bereitstellen, während er weniger von der Randbegrenzung verbraucht.
Beim Beispiel aus 8 weist die Erweiterungsplatte 550 sowohl eine EMIF-EA-Schaltungsanordnung 554 als auch eine Bulk-RAM-Schaltungsanordnung 556 auf (siehe beispielsweise 6A). Die Schaltungsanordnung 554 und 556 auf dem Erweiterungs-Die 550 können beide unter Verwendung des UIB 552 und der EMIB 820 mit dem Haupt-Die 501 kommunizieren. Die EMIF-EA-Blöcke 554 können durch die Kontakthöcker 804, die Baugruppen-Leiterbahnen 808 und die Lötkügelchen 806 mit entsprechenden Vorrichtungen außerhalb der Baugruppe gekoppelt sein. Wie vorstehend bereits beschrieben, kann der EA/RAM-Erweiterungs-Die 550 leicht durch einen HBM-DRAM-Stapel getauscht werden, um eine Vielzahl verschiedener Die-Package-Kombinationen zu ermöglichen und dadurch spezifische Marktanforderungen zu erfüllen.
Im Allgemeinen können alle Baugruppenschnittstellen zwischen jeglichen zwei Komponenten innerhalb einer Baugruppe (siehe beispielsweise 5A oder 5B, Schnittstelle 509 zwischen den EA-Blöcken 508 und den Sendeempfänger-Dies 510, den universellen Schnittstellenbus zwischen dem UIB 504 und dem HBM-Die 506, den universellen Schnittstellenbus zwischen dem UIB 504 und der Erweiterungsplatte 550 usw.) unter Verwendung der EMIB oder einer anderen ähnlichen On-Package-Routing-Technologie hoher Dichte/hoher Leistungsfähigkeit implementiert werden. EMIB-Lösungen können gegenüber anderen Mehrchip-Baugruppenschemata, die eine Siliciumverdrahtungslage verwenden, vorteilhaft sein, welche für Probleme in der Art eines Verziehens anfällig sein können und die Herstellung einer verhältnismäßig großen Anzahl von Mikro-Kontakthöckern und Siliciumdurchkontaktierungen (TSV) auf und innerhalb der Verdrahtungslage erfordern, wodurch die Gesamtausbeute verringert wird und die Komplexität und Kosten der Herstellung erhöht werden. Die Anzahl der Dies, die unter Verwendung einer Verdrahtungslage integriert werden können, ist auch verglichen mit jener, die von der EMIB-Technologie unterstützt wird, begrenzt.
Beispiele:
Die folgenden Beispiele betreffen weitere Ausführungsformen.
Beispiel 1 ist eine Mehrchip-Baugruppe, welche Folgendes umfasst: ein Substrat und einen Die einer integrierten Schaltung, der auf dem Substrat montiert ist, wobei der Die der integrierten Schaltung eine Peripherie aufweist, wobei der Die der integrierten Schaltung einen entlang seiner Peripherie ausgebildeten universellen Schnittstellenblock umfasst, wobei der universelle Schnittstellenblock in der Lage ist, mit wenigstens einem sich auf der Baugruppe befindenden Speicher-Die und einem sich auf der Baugruppe befindenden Erweiterungs-Die zu kommunizieren und wobei der sich auf der Baugruppe befindende Erweiterungs-Die externe Speicherschnittstellenkomponenten (EMIF-Komponenten) aufweist, die dafür ausgelegt sind, mit sich außerhalb der Mehrchip-Baugruppe befindenden Speichervorrichtungen zu kommunizieren.
Beispiel 2 ist die Mehrchip-Baugruppe nach Beispiel 1, wobei der sich auf der Baugruppe befindende Erweiterungs-Die optional auf dem Substrat montiert ist und wobei die externen Speicherschnittstellenkomponenten auf dem sich auf der Baugruppe befindenden Erweiterungs-Die optional dafür ausgelegt sind, externe Doppelte-Datenrate(DDR)- oder Vierfache-Datenrate(QDR)-Speicherschnittstellen zu unterstützen.
Beispiel 3 ist die Mehrchip-Baugruppe nach Beispiel 2, wobei der sich auf der Baugruppe befindende Erweiterungs-Die ferner optional Bulk-Direktzugriffsspeicherkomponentenaufweist.
Beispiel 4 ist die Mehrchip-Baugruppe nach Beispiel 3, wobei die Bulk-Direktzugriffsspeicherkomponenten optional Statischer-Direktzugriffsspeicher(SRAM)-Blöcke umfassen.
Beispiel 5 ist die Mehrchip-Baugruppe nach einem der Beispiele 3 bis 4, wobei der Die der integrierten Schaltung optional ferner Folgendes umfasst: zusätzliche Bulk-Direktzugriffsspeicherkomponenten, die entlang der Peripherie des Dies der integrierten Schaltung ausgebildet sind.
Beispiel 6 ist die Mehrchip-Baugruppe nach einem der Beispiele 2 bis 5, wobei der Die der integrierten Schaltung optional ferner Folgendes umfasst: zusätzliche externe Speicherschnittstellenkomponenten, die entlang der Peripherie des Dies der integrierten Schaltung ausgebildet sind, wobei die zusätzlichen externen Speicherschnittstellenkomponenten auch dafür ausgelegt sind, mit Speichervorrichtungen außerhalb der Mehrchip-Baugruppe zu kommunizieren.
Beispiel 7 ist die Mehrchip-Baugruppe nach einem der Beispiele 1 bis 6, wobei die Schnittstelle zwischen dem sich auf der Baugruppe befindenden Erweiterungs-Die und dem universellen Schnittstellenblock auf dem Die der integrierten Schaltung optional unter Verwendung einer in einer oberen Fläche des Substrats ausgebildeten eingebetteten Mehr-Die-Zwischenverbindungsbrücke implementiert ist.
Beispiel 8 ist die Mehrchip-Baugruppe nach einem der Beispiele 1 bis 7, wobei der sich auf der Baugruppe befindende Speicher-Die optional auf dem Substrat montiert ist und wobei der sich auf der Baugruppe befindende Speicher-Die optional dafür ausgelegt ist, eine höhere Bandbreite zu bieten als die externen Speicherschnittstellenkomponenten.
Beispiel 9 ist die Mehrchip-Baugruppe nach einem der Beispiele 1 bis 8, wobei der Die der integrierten Schaltung optional ferner Folgendes umfasst: eine Kern-Routing-Struktur, die innerhalb seiner Peripherie ausgebildet ist, und General-Purpose-Input-Output(GPIO)- oder Low-Voltage-Differential-Signaling(LVDS)-Puffer, die innerhalb der Kern-Routing-Struktur ausgebildet sind, wobei die GPIO- und LVDS-Puffer dafür ausgelegt sind, eine Taktquelle für die Kern-Routing-Struktur bereitzustellen und wobei es keine innerhalb der Kern-Routing-Struktur ausgebildeten externen Speicherschnittstellenkomponenten (EMIF-Komponenten) gibt.
Beispiel 10 ist die Mehrchip-Baugruppe nach einem der Beispiele 1 bis 9, welche optional ferner Folgendes umfasst: einen Sendeempfänger-Die, der mit einem entsprechenden Sendeempfänger-Schnittstellenblock auf dem Die der integrierten Schaltung gekoppelt ist, wobei der Sendeempfänger-Die dafür ausgelegt ist, bei 10 Gbps überschreitenden Datenraten mit sich außerhalb der Baugruppe befindenden Vorrichtungen zu kommunizieren.
Beispiel 11 ist eine Schaltungsanordnung, welche Folgendes umfasst: ein Baugruppensubstrat, einen Haupt-Die, der auf dem Baugruppensubstrat montiert ist, einen Speicher-Die, der auf dem Baugruppensubstrat montiert ist, wobei der Speicher-Die mit einem ersten universellen Schnittstellenblock im Haupt-Die gekoppelt ist, und einen Erweiterungs-Die, der auf dem Baugruppensubstrat montiert ist, wobei der Erweiterungs-Die mit einem zweiten universellen Schnittstellenblock im Haupt-Die gekoppelt ist, wobei der erste und der zweite universelle Schnittstellenblock strukturell identisch sind und wobei der Erweiterungs-Die externe Speicherschnittstellenblöcke (EMIF-Blöcke) aufweist, die dafür ausgelegt sind, mit sich außerhalb der Baugruppe befindenden Speichervorrichtungen, die nicht auf dem Baugruppensubstrat montiert sind, zu kommunizieren.
Beispiel 12 ist die Schaltungsanordnung nach Beispiel 11, welche optional ferner Folgendes umfasst: einen Sendeempfänger-Die, der auf dem Baugruppensubstrat montiert ist, wobei der Sendeempfänger-Die dafür ausgelegt ist, bei Datenraten, die 50 Gbps überschreiten, mit sich außerhalb der Baugruppe befindenden Vorrichtungen zu kommunizieren.
Beispiel 13 ist die Schaltungsanordnung nach einem der Beispiel 11 bis 12, wobei der Erweiterungs-Die optional ferner Bulk-Direktzugriffsspeicher(RAM)-Blöcke umfasst.
Beispiel 14 ist die Schaltungsanordnung nach Beispiel 13, wobei der erste und der zweite universelle Schnittstellenblock an Außenrändern des Haupt-Dies ausgebildet sind und wobei der Haupt-Die optional ferner Folgendes umfasst: eine Kern-Routing-Struktur, die innerhalb seiner Außenränder ausgebildet ist, wobei durch die Kern-Routing-Struktur keine externen Speicherschnittstellenblöcke (EMIF-Blöcke) ausgebildet sind.
Beispiel 15 ist die Schaltungsanordnung nach Beispiel 14, wobei der Haupt-Die optional ferner zusätzliche entlang den Außenrändern des Haupt-Dies ausgebildete externe Speicherschnittstellenkomponenten oder entlang den Außenrändern des Haupt-Dies ausgebildete eingebettete Statischer-Direktzugriffsspeicher-Komponenten umfasst.
Beispiel 16 ist ein Die einer integrierten Schaltung, welcher Folgendes umfasst: eine Peripherie, einen Sendeempfänger-Schnittstellenblock, der entlang der Peripherie ausgebildet ist, wobei der Sendeempfänger-Schnittstellenblock dafür ausgelegt ist, mit einem Sendeempfänger-Die zu kommunizieren, der innerhalb derselben Baugruppe wie der Die der integrierten Schaltung ausgebildet ist, und einen universellen Schnittstellenblock, der entlang der Peripherie ausgebildet ist, wobei der universelle Schnittstellenblock in der Lage ist, mit einem innerhalb derselben Baugruppe wie der Die der integrierten Schaltung ausgebildeten Speicher-Die und mit einem innerhalb derselben Baugruppe wie der Die der integrierten Schaltung ausgebildeten Erweiterungs-Die zu kommunizieren, und wobei der Die der integrierten Schaltung zumindest einige periphere Ein-/Ausgabekomponenten auf den Erweiterungs-Die auslagert.
Beispiel 17 ist der Die einer integrierten Schaltung nach Beispiel 16, wobei der Erweiterungs-Die optional eine Bulk-Direktzugriffsspeicher(RAM)-Schaltungsanordnung umfasst.
Beispiel 18 ist der Die einer integrierten Schaltung nach Beispiel 17, wobei der Erweiterungs-Die optional ferner eine externe Speicherschnittstellen-Schaltungsanordnung (EMIF-Schaltungsanordnung) umfasst.
Beispiel 19 ist der Die einer integrierten Schaltung nach Beispiel 18, wobei die Schnittstelle zwischen dem universellen Schnittstellenblock und dem Erweiterungs-Die eine Bandbreite aufweist, die optional unter Verwendung eines adressierbaren Speicherzuordnungsschemas zwischen der EMIF- und der Bulk-RAM-Schaltungsanordnung partitioniert ist.
Beispiel 20 ist der Die einer integrierten Schaltung nach Beispiel 18, wobei die Schnittstelle zwischen dem universellen Schnittstellenblock und dem Erweiterungs-Die eine Bandbreite aufweist, die optional unter Verwendung eines strengen Kanalpartitionierungsschemas zwischen der EMIF- und der Bulk-RAM-Schaltungsanordnung partitioniert ist.
Beispielsweise können alle optionalen Merkmale der vorstehend beschriebenen Vorrichtung auch in Bezug auf das Verfahren oder den Prozess, wie hier beschrieben, implementiert werden. Das Vorstehende dient lediglich der Erläuterung der Grundgedanken dieser Offenbarung, und Fachleute auf dem Gebiet können verschiedene Modifikationen vornehmen. Die vorstehenden Ausführungsformen können einzeln oder in einer beliebigen Kombination implementiert werden.

Claims

Beansprucht wird:
Mehrchip-Baugruppe, welche Folgendes umfasst: ein Substrat und einen Die einer integrierten Schaltung, der auf dem Substrat montiert ist, wobei der Die der integrierten Schaltung eine Peripherie aufweist, wobei der Die der integrierten Schaltung einen entlang seiner Peripherie ausgebildeten universellen Schnittstellenblock umfasst, wobei der universelle Schnittstellenblock in der Lage ist, mit wenigstens einem sich auf der Baugruppe befindenden Speicher-Die und einem sich auf der Baugruppe befindenden Erweiterungs-Die zu kommunizieren und wobei der sich auf der Baugruppe befindende Erweiterungs-Die externe Speicherschnittstellenkomponenten (EMIF-Komponenten) aufweist, die dafür ausgelegt sind, mit sich außerhalb der Mehrchip-Baugruppe befindenden Speichervorrichtungen zu kommunizieren.
Mehrchip-Baugruppe nach Anspruch 1, wobei der sich auf der Baugruppe befindende Erweiterungs-Die auf dem Substrat montiert ist und wobei die externen Speicherschnittstellenkomponenten auf dem sich auf der Baugruppe befindenden Erweiterungs-Die dafür ausgelegt sind, externe Doppelte-Datenrate(DDR)- oder Vierfache-Datenrate(QDR)-Speicherschnittstellen zu unterstützen.
Mehrchip-Baugruppe nach Anspruch 2, wobei der sich auf der Baugruppe befindende Erweiterungs-Die ferner Bulk-Direktzugriffsspeicherkomponenten aufweist.
Mehrchip-Baugruppe nach Anspruch 3, wobei die Bulk-Direktzugriffsspeicherkomponenten Statischer-Direktzugriffsspeicher(SRAM)-Blöcke umfassen.
Mehrchip-Baugruppe nach einem der Ansprüche 3 bis 4, wobei der Die der integrierten Schaltung ferner Folgendes umfasst: Zusätzliche Bulk-Direktzugriffsspeicherkomponenten, die entlang der Peripherie des Dies der integrierten Schaltung ausgebildet sind.
Mehrchip-Baugruppe nach einem der Ansprüche 2 bis 5, wobei der Die der integrierten Schaltung ferner Folgendes umfasst: zusätzliche externe Speicherschnittstellenkomponenten, die entlang der Peripherie des Dies der integrierten Schaltung ausgebildet sind, wobei die zusätzlichen externen Speicherschnittstellenkomponenten auch dafür ausgelegt sind, mit Speichervorrichtungen außerhalb der Mehrchip-Baugruppe zu kommunizieren.
Mehrchip-Baugruppe nach einem der Ansprüche 1 bis 6, wobei die Schnittstelle zwischen dem sich auf der Baugruppe befindenden Erweiterungs-Die und dem universellen Schnittstellenblock auf dem Die der integrierten Schaltung unter Verwendung einer in einer oberen Fläche des Substrats ausgebildeten eingebetteten Mehr-Die-Zwischenverbindungsbrücke implementiert ist.
Mehrchip-Baugruppe nach einem der Ansprüche 1 bis 7, wobei der sich auf der Baugruppe befindende Speicher-Die auf dem Substrat montiert ist und wobei der sich auf der Baugruppe befindende Speicher-Die dafür ausgelegt ist, eine höhere Bandbreite zu bieten als die externen Speicherschnittstellenkomponenten.
Mehrchip-Baugruppe nach einem der Ansprüche 1 bis 8, wobei der Die der integrierten Schaltung ferner Folgendes umfasst: eine Kern-Routing-Struktur, die innerhalb seiner Peripherie ausgebildet ist, und General-Purpose-Input-Output(GPIO)- oder Low-Voltage-Differential-Signaling(LVDS)-Puffer, die innerhalb der Kern-Routing-Struktur ausgebildet sind, wobei die GPIO- und LVDS-Puffer dafür ausgelegt sind, eine Taktquelle für die Kern-Routing-Struktur bereitzustellen und wobei es keine innerhalb der Kern-Routing-Struktur ausgebildeten externen Speicherschnittstellenkomponenten (EMIF-Komponenten) gibt.
Mehrchip-Baugruppe nach einem der Ansprüche 1 bis 9, welche ferner Folgendes umfasst: einen Sendeempfänger-Die, der mit einem entsprechenden Sendeempfänger-Schnittstellenblock auf dem Die der integrierten Schaltung gekoppelt ist, wobei der Sendeempfänger-Die dafür ausgelegt ist, bei 10 Gbps überschreitenden Datenraten mit sich außerhalb der Baugruppe befindenden Vorrichtungen zu kommunizieren.
Schaltungsanordnung, welche Folgendes umfasst: ein Baugruppensubstrat, einen Haupt-Die, der auf dem Baugruppensubstrat montiert ist, einen Speicher-Die, der auf dem Baugruppensubstrat montiert ist, wobei der Speicher-Die mit einem ersten universellen Schnittstellenblock im Haupt-Die gekoppelt ist, und einen Erweiterungs-Die, der auf dem Baugruppensubstrat montiert ist, wobei der Erweiterungs-Die mit einem zweiten universellen Schnittstellenblock im Haupt-Die gekoppelt ist, wobei der erste und der zweite universelle Schnittstellenblock strukturell identisch sind und wobei der Erweiterungs-Die externe Speicherschnittstellenblöcke (EMIF-Blöcke) aufweist, die dafür ausgelegt sind, mit sich außerhalb der Baugruppe befindenden Speichervorrichtungen, die nicht auf dem Baugruppensubstrat montiert sind, zu kommunizieren.
Schaltungsanordnung nach Anspruch 11, welche ferner Folgendes umfasst: einen Sendeempfänger-Die, der auf dem Baugruppensubstrat montiert ist, wobei der Sendeempfänger-Die dafür ausgelegt ist, bei Datenraten, die 50 Gbps überschreiten, mit sich außerhalb der Baugruppe befindenden Vorrichtungen zu kommunizieren.
Schaltungsanordnung nach einem der Ansprüche 11 bis 12, wobei der Erweiterungs-Die ferner Bulk-Direktzugriffsspeicher(RAM)-Blöcke umfasst.
Schaltungsanordnung nach Anspruch 13, wobei der erste und der zweite universelle Schnittstellenblock an Außenrändern des Haupt-Dies ausgebildet sind und wobei der Haupt-Die ferner Folgendes umfasst: eine Kern-Routing-Struktur, die innerhalb seiner Außenränder ausgebildet ist, wobei durch die Kern-Routing-Struktur keine externen Speicherschnittstellenblöcke (EMIF-Blöcke) ausgebildet sind.
Schaltungsanordnung nach Anspruch 14, wobei der Haupt-Die ferner zusätzliche entlang den Außenrändern des Haupt-Dies ausgebildete externe Speicherschnittstellenkomponenten oder entlang den Außenrändern des Haupt-Dies ausgebildete eingebettete Statischer-DirektzugriffsspeicherKomponenten umfasst.
Die einer integrierten Schaltung, welcher Folgendes umfasst: eine Peripherie, einen Sendeempfänger-Schnittstellenblock, der entlang der Peripherie ausgebildet ist, wobei der Sendeempfänger-Schnittstellenblock dafür ausgelegt ist, mit einem Sendeempfänger-Die zu kommunizieren, der innerhalb derselben Baugruppe wie der Die der integrierten Schaltung ausgebildet ist, und einen universellen Schnittstellenblock, der entlang der Peripherie ausgebildet ist, wobei der universelle Schnittstellenblock in der Lage ist, mit einem innerhalb derselben Baugruppe wie der Die der integrierten Schaltung ausgebildeten Speicher-Die und mit einem innerhalb derselben Baugruppe wie der Die der integrierten Schaltung ausgebildeten Erweiterungs-Die zu kommunizieren, und wobei der Die der integrierten Schaltung zumindest einige periphere Ein-/Ausgabekomponenten auf den Erweiterungs-Die auslagert.
Die einer integrierten Schaltung nach Anspruch 16, wobei der Erweiterungs-Die eine Bulk-Direktzugriffsspeicher(RAM)-Schaltungsanordnung umfasst.
Die einer integrierten Schaltung nach Anspruch 17, wobei der Erweiterungs-Die ferner eine externe Speicherschnittstellen-Schaltungsanordnung (EMIF-Schaltungsanordnung) umfasst.
Die einer integrierten Schaltung nach Anspruch 18, wobei die Schnittstelle zwischen dem universellen Schnittstellenblock und dem Erweiterungs-Die eine Bandbreite aufweist, die unter Verwendung eines adressierbaren Speicherzuordnungsschemas zwischen der EMIF- und der Bulk-RAM-Schaltungsanordnung partitioniert ist.
Die einer integrierten Schaltung nach Anspruch 18, wobei die Schnittstelle zwischen dem universellen Schnittstellenblock und dem Erweiterungs-Die eine Bandbreite aufweist, die unter Verwendung eines strengen Kanalpartitionierungsschemas zwischen der EMIF- und der Bulk-RAM-Schaltungsanordnung partitioniert ist.
Mehrchip-Baugruppe, welche Folgendes umfasst: ein Substrat und einen Die einer integrierten Schaltung, der auf dem Substrat montiert ist, wobei der Die der integrierten Schaltung Mittel zur Kommunikation mit wenigstens einem sich auf der Baugruppe befindenden Speicher-Die und einem sich auf der Baugruppe befindenden Erweiterungs-Die umfasst und wobei der sich auf der Baugruppe befindende Erweiterungs-Die zusätzliche Mittel zur Kommunikation mit Speichervorrichtungen außerhalb der Mehrchip-Baugruppe aufweist.
Mehrchip-Baugruppe nach Anspruch 21, wobei die Mittel zur Kommunikation mit wenigstens dem sich auf der Baugruppe befindenden Speicher-Die und dem sich auf der Baugruppe befindenden Erweiterungs-Die einen universellen Schnittstellenblock umfassen, der entlang der Peripherie des Dies der integrierten Schaltung ausgebildet ist.
Mehrchip-Baugruppe nach einem der Ansprüche 21 bis 22, wobei der sich auf der Baugruppe befindende Erweiterungs-Die auf dem Substrat montiert ist.
Mehrchip-Baugruppe nach einem der Ansprüche 21 bis 23, wobei die zusätzlichen Mittel zur Kommunikation mit den externen Speichervorrichtungen Mittel zur Unterstützung externer Doppelte-Datenrate(DDR) - oder Vierfache-Datenrate(QDR)-Speicherschnittstellenumfassen.
Mehrchip-Baugruppe nach einem der Ansprüche 21 bis 24, wobei der sich auf der Baugruppe befindende Erweiterungs-Die Statischer-Direktzugriffsspeicher-Blöcke umfasst.