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Gebiet der
Erfindung
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Die
vorliegende Erfindung bezieht sich auf Halbleiterspeicher, wie etwa
dynamische Speicher mit wahlfreiem Zugriff großer Kapazität (DRAMs, dynamic random access
memories). Insbesondere bezieht sich die Erfindung auf einen Halbleiterspeicher mit
einem raum-effizienten Layout mit Verstärkertreibern, platziert in
dem Speicher, wobei die Zahl von Kontakten reduziert ist.
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Hintergrund
der Erfindung
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Speicher
großer
Kapazität
enthalten typischerweise Leseverstärkerbänke zwischen Speicherzellenfeldern.
Die Leseverstärkerbänke belegen Raum
auf der Fläche
der Chips. Mit der Nachfrage nach Speicherchips höherer Kapazität wurde
der verfügbare
Flächenbereich
zunehmend wichtig, um so effizient wie möglich zu sparen und zu verwenden. Speicherchips
sind in einer Vielzahl von Zeilen und Spalten angeordnet. Eine Verringerung
in der Größe einer
Spalte könnte
z.B. eine große
Auswirkung auf die Größe des Chips
haben.
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Bezug
nehmend auf 1 wird ein typisches Speicherfeld 10 gezeigt.
Eine Leseverstärkerbank 12 enthält eine
Vielzahl von Leseverstärkern 14 für eine Spalte 16 von
Speicherzellen 18. Jede Spalte 16 von Speicherzellen 18 inkludiert
ein Paar von komplementären
Bitleitungen 20. Während
des Betriebs "liest" ein Leseverstärker 14 eine
Differenzialspannung zwischen einem Paar von komplementären Bitleitungen 20 ab.
Während
des Abtastens der Differenzialspannung verstärkt Leseverstärker 14 die
Differenzialspannung zu einer Bitleitungs-Hochspannung in einer
Bitleitung des Paars, und die andere Bitleitung ist geerdet. Eine
Leitung kann hoch (Bitleitung hoch) oder tief (Masse) angesteuert
werden, je nach Erfordernis. Dies erlaubt den Speicherzellen in dieser
Spalte, entweder ein hohes oder ein tiefes Bit zu speichern, je
nach Notwendigkeit. Eine Region 22 wird gezeigt, die drei
Leseverstärker 14 und
einen Abschnitt einer Stichregion (stitch-region) 23 enthält, wo sich
keine Speicherzellen befinden. Ferner kann sich in einer segmentierten
Wortleitungsarchitektur ein lokaler Wortleitungstreiber in einer
entsprechenden freien Region befinden.
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Bezug
nehmend auf 2 enthält Leseverstärker 14 gewöhnlich große Transistoren,
die zum Ansteuern der zwei getrennten Hälften von Leseverstärker 14 verwendet
werden. Die zwei Hälften
von Leseverstärker 14 inkludieren
einen P-Verstärker 24 und
einen N-Verstärker 26.
Stichregion 23 verläuft allgemein
benachbart zu Spalte 16, und Stichregion 23 hat
die gleiche grundlegende Ausrichtung wie Spalten 16. Stichregion 23 ist
ein intermittierender Raum, frei von Bitleitungen 20, wobei
daher ein Raum geschaffen wird, in dem es zweckdienlich ist, notwendige
Komponenten zu platzieren. Regionen für eine Multiplexing-Schaltung,
die Isolationstransistoren enthält,
befinden sich in MUX-Regionen 28 und 30. Eine
Bitleitungs-Ausgleichsschaltung,
die Ausgleichstransistoren enthält,
befindet sich in EQ-Regionen 32 und 34. EQ-Regionen 32 und 34 können gemeinsam
genutzt werden, falls sich eine EQ zwischen MUX-Regionen 28 und 30 befindet.
Sowohl die MUX- als auch die EQ-Regionen befinden sich zu den Enden
der Leseverstärkerbank 12 (1).
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P-Verstärker 24 befindet
sich in der P-Verstärkerregion 36 und
N-Verstärker 26 befindet
sich in der N-Verstärkerregion 38.
Die Transistoren, die sich in der Stichregion 23 befin den,
inkludieren einen PSET-Transistor-(PSET)Treiber 40 und
einen NSET-Transistor-(NSET)Treiber 42. Wie erwähnt, inkludiert
Leseverstärker 14 einen
N-Verstärker 38 und einen
P-Verstärker 36.
N-Verstärker 38 wird
durch ein Signal NSET gesteuert, angesteuert durch einen NSET-Treiber 42,
und P-Typ-Verstärker 40 wird durch
ein Signal PSET gesteuert, angesteuert durch einen PSET-Treiber 40.
Treiber PSET 40 und NSET 42 werden gewöhnlich verwendet,
um eine Vielzahl von P-Verstärkern
oder N-Verstärkern
anzusteuern, je nach Lage des Falles. PSET-Treiber 40 und NSET-Treiber 42 tendieren
dazu relativ groß zu
sein. Eine gemeinsame Platzierungsstelle für PSET-Treiber 40 und NSET-Treiber 42 ist
innerhalb von Stichregion 23, da es Raum gibt, der für eine derartige Platzierung
verfügbar
ist. Da jedoch die Nachfrage steigt, wird dieser Raum für eine Platzierung
dieser Einrichtungen unzureichend. Ferner erfordert PSET-Treiber 40 Platzierung über einer
N-Wanne (N-well), während
ein NSET-Treiber Platzierung über einer
P-Wanne erfordert.
Dies begrenzt weiter eine Platzierung von PSET-Treiber 40 zu
einem Bereich benachbart zu P-Verstärkerregion 24 innerhalb
von Stichregion 23 und NSET-Treiber 42 benachbart
zu N-Verstärkerregion 26,
EQ-Regionen 32 und 34 oder MUX-Regionen 28 und 30 innerhalb
von Stichregion 23.
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Es
ist von Vorteil, einen Abschnitt von PSET-Treiber 40 und
NSET-Treiber 42 innerhalb von Regionen 24 bzw. 26 platzieren
zu können,
um PSET-Treiber 40 und NSET-Treiber 42 besser
unterzubringen. Vorhandensein von Treibern 40 und 42 innerhalb
ihrer jeweiligen Verstärkerregionen
wird RC-Zeitverzögerungen
reduzieren. Eine derartige Platzierung kann jedoch verursachen,
dass Bitleitungen wegen Kontakten umgeleitet werden, die zu Sources,
Gates und Drains von PSET-Treiber 40 und NSET-Treiber 42 erforderlich
sind.
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Bezug
nehmend auf 3 werden Bitleitungen 20 gezeigt,
die um Kontakte 46, 48 und 50 geleitet
werden. Kontakte 46 und 50 erstrecken sich nach unten
zu einem aktiven Bereich AA durch eine Schicht MO, die die Schicht
ist, in der sich Bitleitungen 20 befinden. Metallleitungen 54 und 56 werden zum
Verbinden von Source 58 und Drain 60 von NSET-Treiber 42 verwendet.
N-Verstärker 26 wird schematisch
gezeigt. Kontakt 48 von NSET-Treiber 42 muss auch
durch Bitleitungen 20 gemieden werden. Die Umleitung von
Bitleitungen 20 reduziert den verfügbaren Chipbereich, was die
Raumeffizienz des Chiplayouts reduziert, was in direktem Konflikt
zu dem Wunsch einer Verringerung der Chipgröße steht.
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Bezug
nehmend auf 4 werden Bitleitungen 20 gezeigt,
die um Kontakte 46', 48' und 50' geleitet sind.
Kontakte 46' und 50' erstrecken
sich abwärts
zu einem aktiven Bereich AA durch eine Schicht MO, die die Schicht
ist, in der sich Bitleitungen 20 befinden. Metallleitungen 54' und 56' werden zum
Verbinden von Source 58' und
Drain 60' von PSET-Treiber 40' verwendet.
P-Verstärker 24 wird schematisch
gezeigt. Kontakt 48' von
PSET-Treiber 40 muss auch durch Bitleitungen 20 gemieden
werden. Erneut reduziert die Umleitung von Bitleitungen 20 den
verfügbaren
Chipbereich, was die Raumeffizienz des Chiplayouts reduziert, was
in direktem Konflikt zu dem Wunsch einer Verringerung der Chipgröße steht.
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Deswegen
existiert ein Bedarf nach einer Platzierung von Leseverstärkertreibern
innerhalb ihrer jeweiligen Leseverstärkerregionen, um RC-Zeitverzögerungen
zu reduzieren, ohne Bitleitungen beträchtlich umleiten zu müssen, was
die Gesamtgröße des Chips
beeinträchtigen
könnte.
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ZUSAMMENFASSUNG DER ERFINDUNG
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Die
vorliegende Offenbarung inkludiert einen Halbleiterspeicher mit
einem raum-effizienten Layout. Gemäß einem Aspekt der vorliegenden
Erfindung wird ein Halbleiterspeicher mit einer Vielzahl von Speicherzellen
vorgesehen, die in Zeilen und Spalten angeordnet sind, der Speicher
umfassend: eine Bank von Leseverstärkern, die in einer ersten allgemein
rechteckigen Region mit einer Länge
parallel zu den Zeilen aufgestellt sind, wobei jeder Leseverstärker in
der Bank in einer entsprechenden Leseverstärkerregion einer zugehörigen Spalte
aufgestellt ist; eine Vielzahl der Leseverstärker, die durch mindestens
erste und zweite Treiber angesteuert werden, wobei sich jeder aus
der Vielzahl von Leseverstärkern
innerhalb einer Leseverstärkerregion
einer zugehörigen
Spalte befindet, aufgestellt zwischen einem Paar von komplementären Bitleitungen;
und sich der erste Treiber in mindestens einer Leseverstärkerregion
befindet, aufgestellt zwischen einem ersten Paar von komplementären Bitleitungen
und mindestens eine Diffusionsregion, die sich querlaufend zu der
Spaltenrichtung erstreckt, mit dem zweiten Treiber gemeinsam nutzt,
aufgestellt zwischen einem zweiten Paar von komplementären Bitleitungen derart,
dass eine Zahl von Kontakten der Leseverstärkerbank reduziert wird.
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Die
ersten und zweiten Treiber können
eine Diffusionsregion und ein Gate haben, senkrecht zu den Spalten
rotiert. Die ersten und zweiten Treiber können in einen ersten Abschnitt
und einen zweiten Abschnitt unterteilt werden, wobei der erste Abschnitt in
einer Stichregion oder in einem freien Raum, geschaffen durch einen
lokalen Wortleitungstreiber, platziert ist, und der zweite Abschnitt
in der Leseverstärkerregion
platziert ist. Ferner kann der zweite Abschnitt zwischen komplementären Paaren
von Bitleitungen segmentiert sein und MDQ-Schalter können in
der Leseverstärkerregion
zwischen segmentierten Abschnitten platziert sein.
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Jede
Leseverstärkerregion
kann eine Verstärkerregion
mit einer Vielzahl von Leseverstärkern inkludieren,
die durch eine Vielzahl von Treibern angesteuert werden. Jeder aus
der Viel zahl von Leseverstärkern
kann zwischen einem Paar von komplementären Bitleitungen aufgestellt
sein und sich innerhalb der Verstärkerregion befinden. Die Vielzahl
von Treibern können
eine erste Diffusionsregion und eine zweite Diffusionsregion gemeinsam
nutzen. Die erste Diffusionsregion und die zweite Diffusionsregion
können
sich innerhalb der Verstärkerregion
befinden, jeder der Treiber mit einem Gate, das mit einer lokalen Gate-Verbindungsleitung
verbunden ist. Ein erster Kontakt kann eine erste globale Metallleitung
mit der ersten gemeinsam genutzten Diffusionsregion verbinden. Ein
zweiter Kontakt kann eine zweite globale Metallleitung mit der zweiten
gemeinsam genutzten Diffusionsregion verbinden. Ein dritter Kontakt
kann eine dritte globale Metallleitungen mit der lokalen Gate-Verbindungsleitung
derart verbinden, dass die Zahl von Kontakten der Leseverstärkerbank
minimiert wird. Einige der globalen Metallleitungen können nicht
notwendig sein, falls z.B. der Gate-Leiter einen genügend niedrigen
Widerstandswert hat, können
die globale Gate-Metallverbindungsleitung und ein entsprechender
Kontakt eliminiert werden.
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Durch
Reduzieren der Zahl von Kontakten wird der Umfang einer Umleitung
von Bitleitungen reduziert, wobei dadurch die Größe des Halbleiterspeichers
reduziert wird. Ferner können
der erste Kontakt, der zweite Kontakt und der dritte Kontakt dimensioniert
werden, zwischen Bitleitungen zu passen, wobei die Notwendigkeit
für eine
Umleitung von Bitleitungen umgangen wird.
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Die
Verstärkerregion
kann einen N-Verstärker
und einen P-Verstärker
zwischen jedem Paar von komplementären Bitleitungen inkludieren.
Die Vielzahl von Treibern können
deshalb PSET-Treiber sein,
die sich in einer P-Verstärkerregion
innerhalb der Verstärkerregion
von NSET-Treibern befinden, die sich in einer N-Verstärkerregion
innerhalb der Verstärkerregion
befinden.
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Der
Halbleiterspeicher kann die erste globale Metallleitung, die zweite
globale Metallleitung und die globale Gate-Verbindung inkludieren,
befindlich direkt über
der ersten gemeinsam genutzten Diffusionsregion, der zweiten gemeinsam
genutzten Diffusionsregion bzw. der lokalen Gate-Verbindungsleitung. Eine
Vielzahl von Verstärkertransistoren
kann in der Verstärkerregion
aufgestellt sein, die Transistoren können die erste Diffusionsregion
mit dem Treiber gemeinsam nutzen, wobei dadurch der Raum reduziert
wird, der in dem Halbleiterspeicherlayout benötigt wird, und es leichter
gemacht wird, Treiber in der Verstärkerregion zu platzieren.
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KURZE BESCHREIBUNG DER
ZEICHNUNGEN
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Die
Erfindung wird detailliert in der folgenden Beschreibung von bevorzugten
Ausführungsformen mit
Verweis auf die folgenden Figuren beschrieben, worin:
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1 ein
Grundriss eines Leseverstärkerbanklayouts
vom Stand der Technik für
Halbleiterspeicher ist;
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2 ein
auseinandergezogener Grundriss einer Region 22 vom Stand
der Technik ist, gezeigt in 1, der eine
Stichregion und mehrere Spalten in einer Leseverstärkerbank
zeigt;
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3 ein
schematisches Diagramm vom Stand der Technik ist, das einen N-Verstärker und
einen NSET-Treiber, befindlich in der N-Verstärkerregion, zeigt, mit Kontakten
für jede
Source, Drain und Gate für
jeden NSET-Treiber, und umgeleitete Bitleitungen zeigt;
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4 ein
schematisches Diagramm vom Stand der Technik ist, das einen P-Verstärker und
einen PSET-Treiber, befindlich in der P-Verstärkerregion, zeigt, mit Kontakten
für jede
Source, Drain und Gate für
jeden PSET-Treiber, und umgeleitete Bitleitungen zeigt;
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5 ein
schematisches Diagramm vom Stand der Technik einer Spalte ist, das
Leseverstärkerschaltungstechnik
mit einem PSET-Treiber und einem NSET-Treiber außerhalb von Verstärkerregionen
eines Leseverstärkers
zeigt;
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6 ein
schematisches Diagramm einer Spalte ist, das Leseverstärkerschaltungstechnik
mit einem PSET-Treiber und einem NSET-Treiber innerhalb von Verstärkerregionen
eines Leseverstärkers zeigt;
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7 ein
schematisches Diagramm ist, das eine N-Verstärkerregion mit einer reduzierten
Zahl von Kontakten zum Verbinden einer Vielzahl von NSET-Treibern
mit globalen Metallleitungen zeigt und auch Bitleitungen zeigt,
wobei Umleitung minimiert ist;
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8 ein
schematisches Diagramm ist, das eine P-Verstärkerregion mit einer reduzierten
Zahl von Kontakten zum Verbinden einer Vielzahl von PSET-Treibern
mit globalen Metallleitungen zeigt und auch Bitleitungen zeigt,
wobei Umleitung minimiert ist;
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9 eine
Querschnittsansicht einer N-Verstärkerregion ist, aufgenommen
parallel zu und zwischen einem komplementären Paar von Bitleitungen, wobei
eine Diffusionsregion gezeigt wird, die zwischen einem NSET-Treiber
und einem N-Verstärker gemeinsam
genutzt wird;
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10 eine
Querschnittsansicht einer P-Verstärkerregion ist, aufgenommen
parallel zu und zwischen einem komplementären Paar von Bitleitungen,
wobei eine Diffusionsregion ge zeigt wird, die zwischen einem PSET-Treiber
und einem P-Verstärker
gemeinsam genutzt wird; und
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11 ein
Grundriss einer Leseverstärkerbank
ist, der einen Treiber zeigt, der in einer Verstärkerregion verteilt ist, und
einen MDQ-Schalter zeigt, der zwischen Segmenten des Treibers verteilt
ist.
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DETAILLIERTE
BESCHREIBUNG DER ERFINDUNG
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Chips
eines Speichers mit wahlfreiem Zugriff (RAM), wie etwa dynamische
RAMs (DRAMs), synchrone DRAMs (SDRAMs) oder verflochtene DRAM-Logikchips
(eingebettete DRAMs) enthalten viele Leseverstärkerbänke. Der fortgesetzte Wunsch, die
Größe von Chips
zu reduzieren, während
die Dichte von Merkmalen auf dem Chip erhöht wird, zwingt die Technologie
in die Richtung einer effizienten Verwendung vom Chiplayoutbereich.
Typischerweise wird eine rechteckige Stichregion verwendet, um die
großen
PSET- und NSET-Treiber unterzubringen. Um Zeitverzögerungen
zu reduzieren und Treiber mit größeren Abmessungen
unterzubringen, ist es zweckdienlich, alle oder einen Teil der PSET-Treiber
und NSET-Treiber unter anderen Abschnitten des Layoutbereiches verteilen
zu können.
Eine Platzierung dieser Treiber innerhalb der Leseverstärkerregion
erfordert jedoch, dass Bitleitungen um Kontakte zu der Source, Drain
und Gate der Treiber geleitet werden. Durch Reduzieren der Zahl
von Kontakten, die die Bitleitungsmetallschicht MO passieren, können PSET-
und NSET-Treiber innerhalb der Leseverstärkerregion platziert werden
und Bitleitungsrouting ermöglichen
oder den Umfang von Umleitung um Kontakte reduzieren. Dies führt zu einem
effizienteren Layout.
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Bezug
nehmend auf 5 wird eine schematische Diagrammdarstellung
eines Leseverstärkers
vom Stand der Technik 14 gezeigt. Bitleitungen 20 skizzieren
eine Spalte 16, in der Le severstärker 14 aufgestellt
ist. PSET-Treiber 40 und NSET-Treiber 42 werden außerhalb
von Spalte 16 gezeigt und sind z.B. in einem Zeilendecoder
(nicht gezeigt) platziert. Es werden ebenso Entzerrungsschaltung 32 und 34 gezeigt.
Es werden auch MUX-Isolationsschalter in MUX-Regionen 28 und 30 gezeigt.
N-Verstärkerregion 26 enthält zwei
N-Typ-Transistoren 26a und 26b. N-Typ-Transistoren 26a und 26b sind
derart verbunden, dass die Source des einen der Drain des anderen
in Knoten N1 ist. NSET-Treiber 42 hat seinen Drain ebenso
mit N1 verbunden. P-Verstärkerregion 24 enthält zwei
P-Typ-Transistoren 24a und 24b. P-Typ-Transistoren 24a und 24b sind
derart verbunden, dass die Source des einen der Drain des anderen
in Knoten N2 ist. PSET-Treiber 40 hat ebenso seinen Drain
mit N2 verbunden. Sowohl NSET-Treiber 42 als auch PSET-Treiber 40 befinden
sich außerhalb
der Grenzen von Leseverstärker 14.
Obwohl eine einzelne Spalte zum Zweck einer Erläuterung gezeigt wird, steuern
NSET-Treiber und PSET-Treiber häufig
eine Vielzahl von Leseverstärkern
an. Z.B. können
die Treiber 512 Leseverstärker ansteuern.
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Bezug
nehmend auf 6 wird eine schematische Darstellung
eines Leseverstärkers 114 mit PSET-Treiber 140 und
NSET-Treiber 142, die in die Leseverstärkerregion verschoben sind,
gezeigt. Bitleitungen 120 skizzieren eine Spalte 116,
in der Leseverstärker 114 aufgestellt
ist. PSET-Treiber 140 und NSET-Treiber 142 werden
innerhalb ihrer entsprechenden Verstärkerregion gezeigt. Z.B. befindet
sich NSET-Treiber 142 innerhalb von N-Verstärkerregion 126,
und PSET-Treiber 140 befindet sich innerhalb von P-Verstärkerregion 124.
Es werden Ausgleichsschaltung 132 und 134 ebenso
wie MUX-Isolationsschalter in MUX-Regionen 128 und 130 gezeigt. N-Verstärkerregion 126 enthält zwei
N-Typ-Transistoren 126a und 126b ebenso wie NSET-Treiber 142. N-Typ-Transistoren 126a und 126b sind
derart verbunden, dass die Source vom einen der Drain des anderen
in Knoten N3 ist. NSET-Treiber hat seinen Drain ebenso mit N3 verbunden.
P-Verstärkerregion 124 enthält zwei
P-Typ-Transistoren 124a und 124b ebenso
wie PSET-Treiber 140. P-Typ-Transistoren 124a und 124b sind
derart verbunden, dass die Source vom einen der Drain des anderen
in Knoten N4 ist. PSET-Treiber 140 hat seinen Drain ebenso
mit N4 verbunden. Sowohl NSET-Treiber 142 als auch PSET-Treiber 140 befinden
sich innerhalb der Grenzen von Leseverstärker 114. Auf diese
Weise werden RC-Verzögerungen
durch Reduzieren des Abstands zwischen den Treibern und den Verstärkern reduziert.
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Um
die Vorteile einer Platzierung von Treibern 140 und 142 in
die Leseverstärkerregion
zu realisieren, ist es notwendig, das Problem von Bitleitungsumleitung
um die Source-, Gate- und Drain-Kontakte
anzusprechen, wie hierin oben in 4 beschrieben.
Dieses Problem wird durch Reduzieren der Zahl von Kontakten, worin
Bitleitungen 120 überbrückt werden
müssen,
angesprochen.
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Bezug
nehmend auf 7 zeigt ein schematisches Diagramm
die Erfindung der vorliegenden Offenbarung. Kontakte 146, 148 und 150 werden
verwendet, um Kontakte 46, 48 und 50 von 3 zu
ersetzen. Die Gesamtzahl von Kontakten kann beträchtlich reduziert werden, da
eine Vielzahl von Leseverstärkerkontakten
vom Stand der Technik 46, 48 und 50 durch
Kontakte 146, 148 und 150 ersetzt werden.
N-Verstärker 126 hat
N-Verstärkertransistoren 126a und 126b,
die zwischen Bitleitungen 120 aufgestellt gezeigt werden.
Eine erste Diffusionsregion 154 wird durch NSET-Treiber 142 gemeinsam
genutzt. Eine Vielzahl von NSET-Treibern 142 kann mit Region 154 verbunden
werden, was der Drain ist, z.B. für alle NSET-Treiber 142,
die damit verbunden sind. Die erste Diffusionsregion 154 befindet
sich innerhalb eines aktiven Bereichs (AA). AA stellt die unterste
Ebene in einem Chiplayout dar. Die nächste Ebene nach oben ist Gate-Leiter
(GC), MO, die nächste
ist M1 usw. Bitleitungen 120 sind auf Ebene MO, die Ebene AA übergehen
und deshalb Region 154 übergehen. Eine
zweite Diffusionsregion 156 befindet sich auch auf Ebene
AA. Eine Vielzahl von NSET-Treibern 142 kann mit Region 156 verbunden
werden, was die Source z.B. für
alle NSET-Treiber 142 ist, die damit verbunden sind.
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Region 154 ist
mit einer globalen Metallleitung 152, die sich auf einer
höheren
Ebene befindet, z.B. M1, durch Kontakt 146 verbunden. Kontakt 146 verbindet
eine Vielzahl der Sourcen von NSET-Treibern 142 durch einen
einzelnen Kontakt 146. Die globale Metallleitung 152 ist
unnötig,
falls NSET-Treiber 142 Diffusionsregion 154 mit
N-Verstärker 126 in
N3 gemeinsam nutzt. Dies ersetzt die Kontakte, die zuvor erforderlich
waren, die einen Kontakt, z.B. Kontakt 46 von 3,
für jede
Leseverstärkerspalte
hatten. Kontakt 146 kann viele Kontakte vom Stand der Technik
ersetzen, z.B. 512 Kontakte. Kontakt 146 stellt
den verwendeten Layoutbereich dar, während eine Verbindung 168 zur
globalen Metallleitung 152 hergestellt wird. In einer Ausführungsform
ist die globale Metallleitung 152 direkt über Region 154.
Siehe 9.
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Kontakt 150 verbindet
eine Vielzahl der Sourcen von NSET-Treibern 142 dort durch. Dies
ersetzt die Kontakte, die zuvor erforderlich waren, die einen Kontakt,
z.B. Kontakt 50 von 3, für jede Transistor-Source
hatten. Kontakt 150 kann viele Kontakte vom Stand der Technik
ersetzen, z.B. 512 Kontakte. Kontakt 150 verbindet
eine globale Massemetallleitung 160 mit Region 156.
Kontakt 150 wird durch eine Verbindung 164 dargestellt,
wird zur globalen Massemetallleitung 160 hergestellt. In
einer Ausführungsform
ist die globale Massemetallleitung 160 direkt über Region 156.
Siehe 9.
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Kontakt 148 verbindet
eine Vielzahl der Gates von NSET-Treibern 142 dort durch.
Dies ersetzt die Kontakte, die zuvor erforderlich waren, die einen
Kontakt, z.B. Kontakt 48 von 3, für jedes Transistor-Gate
hatten. Kontakt 148 kann viele Kontakte vom Stand der Technik
ersetzen, z.B. 512 Kontakte. Kontakt 148 verbindet
einen Gate-Leiter 158 mit der globalen Gate-Verbindungsmetallleitung 162. In
einer Ausführungsform
kann Gate-Leiter 158 ausreichend sein, um die Gates einer
Vielzahl von NSET-Treibern 142 zu verbinden, wobei somit
die Notwendigkeit für
die globale Gate-Verbindungsmetallleitung 162 umgangen
wird, wobei dadurch die Zahl von Kontakten weiter reduziert wird.
Siehe 9. Der Wegfall der globalen Gate-Verbindungsmetallleitung 162 kann
geschehen, falls der Widerstandswert im Gate-Leiter 158 tief
genug ist. Kontakt 148 stellt den verwendeten Layoutbereich
dar, während
eine Verbindung 166 zur globalen Gate-Verbindungsmetallleitung 160 hergestellt
wird. In einer Ausführungsform
ist die globale Gate-Verbindungsmetallleitung 160 direkt über Gate-Leiter 158.
Siehe 9. In einer anderen Ausführungsform ist Gate-Leiter 158 senkrecht
zu Spalten ausgerichtet und wird durch viele Einrichtungen gemeinsam
genutzt, z.B. eine gedrehte Treibereinrichtung.
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Bezug
nehmend auf 8 hat P-Verstärker 124 P-Verstärkertransistoren 124a und 124b,
die zwischen Bitleitungen 120 aufgestellt gezeigt werden.
Eine erste Diffusionsregion 172 wird durch PSET-Treiber 140 gemeinsam
genutzt. Es kann eine Vielzahl von PSET-Treibern 140 mit
Region 172 verbunden sein, was der Drain z.B. für alle PSET-Treiber 142 ist,
die damit verbunden sind. Die erste Diffusionsregion 172 befindet
sich innerhalb eines aktiven Bereichs (AA). AA stellt die unterste
Ebene in einem Chiplayout dar. Die nächste Ebene nach oben ist Gate-Leiterebene
(GC), MO, die nächste
ist M1 usw. Bitleitungen 120 sind auf Ebene MO, die Ebene
AA übergehen
und deshalb Region 172 übergehen.
Es befindet sich auch eine zweite Diffusionsregion 174 innerhalb
von Ebene AA. Es kann eine Vielzahl von PSET-Treibern 140 mit
Region 174 verbunden sein, was die Source z.B. für alle PSET-Treiber 174 ist,
die damit verbunden sind.
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Region 172 ist
mit einer globalen Metallleitung 170, die sich auf einer
höheren
Ebene befindet, z.B. M1, durch Kontakt 182 verbunden. Die
globale Metallleitung 170 ist unnötig, falls PSET-Treiber 140 Diffusionsregion 172 mit
P-Verstärker 124 in
N4 gemeinsam nutzt. Kontakt 182 verbindet eine Vielzahl der
Drains von PSET-Treibern 140 durch einen einzelnen Kontakt 182.
Dies ersetzt die Kontakte, die zuvor erforderlich waren, die einen
Kontakt, z.B. Kontakt 46' von 4,
für jede
Leseverstärkerspalte
hatten. Kontakt 182 kann viele Kontakte vom Stand der Technik
ersetzen, z.B. 512 Kontakte. Kontakt 182 stellt
den verwendeten Layoutbereich dar, während eine Verbindung 188 mit
der globalen Metallleitung 170 hergestellt wird. In einer
Ausführungsform
ist die globale Metallleitung 170 direkt über Region 172. Siehe 9.
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Kontakt 184 verbindet
eine Vielzahl der Sourcen von PSET-Treibern 140 dort durch. Dies
ersetzt die Kontakte, die zuvor erforderlich waren, die einen Kontakt,
z.B. Kontakt 50' von 4,
für jede Transistor-Source
hatten. Kontakt 184 kann viele Kontakte vom Stand der Technik
ersetzen, z.B. 512 Kontakte. Kontakt 184 verbindet
eine globale Massemetallleitung 178 mit Region 174.
Kontakt 184 stellt den verwendeten Layoutbereich dar, während eine Verbindung 190 mit
der globalen Bitleitungshochmetallleitung 178 hergestellt
wird. In einer Ausführungsform
ist die globale Bitleitungshochmetallleitung 178 direkt über Region 174.
Siehe 9.
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Kontakt 186 verbindet
eine Vielzahl der Gates von PSET-Treibern 140 dort durch.
Dies ersetzt die Kontakte, die zuvor erforderlich waren, die einen
Kontakt, z.B. Kontakt 48' von 4,
für jedes Transistor-Gate
hatten. Kontakt 186 kann viele Kontakte vom Stand der Technik
ersetzen, z.B. 512 Kontakte. Kontakt 186 verbindet
eine lokale Gate-Verbindungsleitung 176 mit der globalen
Gate-Verbindungsmetallleitung 180.
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In
einer Ausführungsform
kann Gate-Leiter 176 ausreichend sein, die Gates einer
Vielzahl von PSET-Treibern 140 zu verbinden, wobei somit
die Notwendigkeit für
die globale Gate-Verbindungsmetallleitung 180 umgangen
wird, was die Zahl von Kontakten weiter reduziert. Siehe 10.
Der Wegfall der globalen Gate-Verbindungsmetallleitung 180 kann
geschehen, falls der Widerstandswert im Gate-Leiter 176 tief
genug ist. Kontakt 186 stellt den verwendeten Layoutbereich
dar, während
eine Verbindung 192 mit der globalen Gate-Verbindungsmetallleitung 178 hergestellt
wird. In einer Ausführungsform
ist die globale Gate-Verbindungsmetallleitung 178 direkt über Gate-Leiter 176.
Siehe 9. In einer anderen Ausführungsform ist Gate-Leiter 176 senkrecht
zu Spalten ausgerichtet und wird durch viele Einrichtungen gemeinsam
genutzt, z.B. eine gedrehte Treibereinrichtung.
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Wie
in 7 und 8 gezeigt, verringern Kontakte 146, 148, 150, 182, 184 und 186 stark
die Zahl von Kontakten, die benötigt
werden, um PSET-Treiber 140 und NSET-Treiber 142 innerhalb von
Leseverstärker 114 zu
platzieren. Da die Zahl von Kontakten herum reduziert wird, wird
Bitleitungsumleitung um Kontaktbereiche reduziert oder macht Bitleitungsumleitung
möglich.
Als ein Ergebnis wird ein raum-effizienteres Layout für den Chip
vorgesehen. In einer Ausführungsform
werden Kontakte derart gebildet, dass Kontakte 146, 148, 150, 182, 184 und 186 zwischen
Bitleitungen 120 passen, wobei dadurch eine beträchtliche
Umleitung von Bitleitungen 120 nicht erforderlich ist.
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Bezug
nehmend auf 9 wird ein Querschnitt einer
Ausführungsform
gezeigt, wobei die globale Metallleitung 160 direkt über Diffusionsregion 156 von
NSET-Treiber 142 aufgestellt ist. Kontakt 150 verbindet
die globale Metallleitung 160 mit Diffusionsregion 156.
NSET-Treiber 142 hat Gate-Leiter 152, der zwischen
Diffusionsregion 154 und Diffusionsregion 156 aufgestellt
ist. In einer Ausführungsform
erstreckt sich Diffusionsregion 154 quer, vorzugsweise
senkrecht, zu Diffusionsregion 156, um verfügbaren Raum
effektiver zu verwenden. Es kann eine Vielzahl von NSET-Treibern 142 Diffusionsregion 156 gemeinsam
nutzen. In einer alternativen Ausführungsform wird Diffusionsregion 156 mit
N-Verstärker 126 gemeinsam
genutzt.
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9 zeigt
den Querschnitt von N-Verstärkerregion 38 von
Leseverstärkerbank 12 (siehe 2),
wobei Metallleitungen 152 und 162 und Kontakte 146 und 148 weggelassen
sind. P-Wanne 200 befindet
sich in N-Verstärkerregion 38 (2).
Diffusionsregion 154 und Diffusionsregion 156 sind
N-dotiert. In einer Ausführungsform
wird Diffusionsregion 154 wie durch N-Verstärkertransistoren 126a oder 126b verwendet,
wobei dadurch ermöglicht
wird, dass Diffusionsregion 154 z.B. durch N-Verstärkertransistoren 126a und 126b und
NSET-Treiber 142 gemeinsam genutzt wird. Diese reduziert
weiter die Zahl von Kontakten und reduziert die Zahl von globalen
Metallleitungen über
der Leseverstärkerregion.
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P-Wanne 200 mit
Diffusionsregionen 154 und 156 befinden sich auf
Ebene AA. Gate-Leiter 158 befindet sich auf GC. Bitleitung 120 befindet
sich auf Ebene MO (nicht gezeigt) zwischen GC und M1. Die globale
Metallleitung 160 kann auf Ebene M1, M2 etc. sein.
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Bezug
nehmend auf 10 wird ein Querschnitt einer
Ausführungsform
gezeigt, wobei die globale Metallleitung 178 direkt über Diffusionsregion 174 von
PSET-Treiber 140 aufgestellt ist. Kontakt 184 verbindet
die globale Metallleitung 178 mit Diffusionsregion 174.
PSET-Treiber 140 hat Gate-Leiter 176, der zwischen
Diffusionsregion 172 und Diffusionsregion 174 aufgestellt
ist. In einer Ausführungsform
erstreckt sich Diffusionsregion 174 quer, vorzugsweise
senkrecht, zu Diffusi onsregion 172, um verfügbaren Raum
effektiver zu verwenden. Eine Vielzahl von PSET-Treibern 140 kann
Diffusionsregion 174 gemeinsam nutzen. In einer alternativen
Ausführungsform
wird Diffusionsregion 174 mit P-Verstärker 126 gemeinsam
genutzt.
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10 zeigt
den Querschnitt von P-Verstärkerregion 36 von
Leseverstärkerbank 12 (siehe 2),
wobei die globalen Metallleitungen 170 und 180 und
Kontakte 182 und 186 weggelassen sind. N-Wanne 210 befindet
sich in P-Verstärkerregion 36 (2).
Diffusionsregion 172 und Diffusionsregion 174 sind
P-dotiert. In einer Ausführungsform
wird Diffusionsregion 172 durch N-Verstärkertransistoren 124a oder 124b verwendet,
wobei dadurch ermöglicht
wird, dass Diffusionsregion 172 z.B. durch P-Verstärkertransistoren 124a und 124b und PSET-Treiber
140 gemeinsam genutzt wird. Diese reduziert weiter die Zahl von
Kontakten und reduziert die Zahl von globalen Metallleitungen über der
Leseverstärkerregion.
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N-Wanne 210 mit
Diffusionsregionen 172 und 174 befinden sich auf
Ebene AA. Gate-Leiter 176 befindet sich auf GC. Bitleitung 120 befindet
sich auf Ebene MO (nicht gezeigt) zwischen GC und M1. Die globale
Metallleitung 178 kann auf Ebene M1, M2 etc. sein.
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Bezug
nehmend auf 11 ist ein Treiber 222 in
einer Leseverstärkerbank
verteilt. Treiber 222 kann z.B. ein NSET-Treiber oder ein
PSET-Treiber sein. Ein erster Abschnitt 222a vom Treiber
befindet sich in Stichregion 228 oder einem freien Raum,
der für
einen lokalen Wortleitungstreiber geschaffen ist, und ein zweiter
Abschnitt 222b befindet sich in einer Verstärkerregion 224,
z.B. der N-Verstärkerregion oder
der P-Verstärkerregion,
abhängig
von dem verwendeten, Treiber. Der zweite Abschnitt 222b kann segmentierte
Abschnitte haben. Regionen 226 zwischen den segmentierten
Abschnitten von entweder dem PSET-Treiber oder dem NSET-Treiber
können durch Masterdatenleitungs-(MDQ)Schalter 230 oder einen
Abschnitt von MDQ-Schaltern belegt sein. MDQ-Schalter 230 inkludiert
geeignete Logikschaltungstechnik, die die Zeilenadresse von einem Adresspuffer
empfängt
um zu bestimmen, welches Feld auszuwählen ist. MDQ-Schalter werden
in einem Artikel mit dem Titel "A
286 mm2 256 Mb DRAM with X32 Both-Ends DQ" von Watanabe et
al., gedruckt im IEEE Journal of Solid-State Circuits, Vol. 31 Nr.
4, April 1996 erläutert.
Watanabe et al. wird hierin durch Verweis inkorporiert. Es ist zweckdienlich
und vorteilhaft, den MDQ-Schalter zwischen die segmentierten Abschnitte
zu platzieren.
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Die
in dieser Offenbarung beschriebenen Ausführungsformen sind auf Layout-Architekturen neben
der erwähnten
Stichwortleitungsarchitektur anwendbar. Z.B. trifft die Erfindung
auf segmentierte Wortleitungslayoutarchitekturen zu. Ferner werden zusätzlich zu
den rechteckig geformten Regionen, die hierin dargestellt werden,
auch verschieden geformte Diffusionsregionen betrachtet.
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Nach
Beschreibung von Ausführungsformen eines
Halbleiterspeicherchips mit einem raum-effizienten Layout (die gedacht
sind, veranschaulichend und nicht begrenzend zu sein) wird vermerkt,
dass die Modifikationen und Variationen durch einen Fachmann angesichts
der obigen Unterweisungen durchgeführt werden könnten. Es
ist deshalb zu verstehen, dass in den offenbarten bestimmten Ausführungsformen
der Erfindung Änderungen
durchgeführt
werden können,
die innerhalb des Bereichs der Erfindung sind, der durch die angefügten Ansprüche dargelegt wird.