TWI822049B - 靜態隨機存取記憶體的佈局結構、電子電路、記憶裝置、以及資訊處理裝置 - Google Patents
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Abstract
本發明揭示一種靜態隨機存取記憶體的佈局結構，其只需要採用兩個金屬佈線層就能夠將SRAM位元電路的所有的端口引出，使具有本發明之靜態隨機存取記憶體的佈局結構的SRAM位元電路適合整合在只需要兩層金屬佈線的積體電路晶片之中。
Description
本發明係關於半導體元件之技術領域，尤指一種半導體裝置的佈局結構。
記憶體是一種可以儲存位元0以及位元1的半導體裝置，其可分為揮發性記憶體和非揮發性記憶體。揮發性記憶體的資料儲存需要有電源的供給，所以當電源切斷時，揮發性記憶體儲存的資料便會消失。常見的揮發性記憶體，包含靜態隨機存取記憶體(Static Random Access Memory, SRAM)以及動態隨機存取記憶體(Dynamic Random Access Memory, DRAM)。
圖1顯示習知的一種SRAM位元(SRAM bit-cell)電路的拓樸圖。如圖1所示，所述SRAM位元電路由第一MOSFET元件M1a、第二MOSFET元件M2a、第三MOSFET元件M3a、第四MOSFET元件M4a、第五MOSFET元件M5a、以及第六MOSFET元件M6a。值得注意的是，第一MOSFET元件M1a以及第三MOSFET元件M3a的汲極端係和第二MOSFET元件M2a以及第四MOSFET元件M4a的閘極端耦接，且第一MOSFET元件M1a以及第三MOSFET元件M3a的閘極端係和第二MOSFET元件M2a以及第四MOSFET元件M4a的汲極端耦接。應知道，必須先依據如圖1所示之SRAM位元電路的拓樸圖繪製對應的佈局結構(layout structure)，而後再依據該佈局結構生產對應的複數個光罩，最終便可利用該複數個光罩以及半導體製程技術將該佈局結構所含有的電子電路轉移實現在矽晶圓上，成為積體電路。
圖2顯示習知的一種SRAM位元電路的佈局結構圖。如圖2所示，所述佈局結構1a包括：一第一有源區塊(Active region, 或稱主動區塊)A1a、一第二有源區塊A2a、一第三有源區塊A3a、一第四有源區塊A4a、一第一多晶矽區塊(Poly region)P1a、一第二多晶矽區塊P2a、一第三多晶矽區塊P3a、一第四多晶矽區塊P4a、複數個內連線區塊(C5Da、C5Ga、C5Sa、C1Sa、C6Sa、C6Ga、C6Da、C2Sa、C3Sa、C3Da、C4Sa、C4Da、C3Ga、C4Ga)、以及複數個金屬區塊(M1a～M10a)。有過製作SRAM位元電路之佈局結構1a的電子工程師必然知道，第一有源區塊A1a、內連線區塊C5Da、內連線區塊C5Sa、第一多晶矽區塊P1a、以及內連線區塊C5Ga定義出圖1所示之第五MOSFET元件M5a，且第一有源區塊A1a、內連線區塊C5Sa、內連線區塊C1Sa、第二多晶矽區塊P2a、以及內連線區塊C3Ga定義出圖1所示之第一MOSFET元件M1a。
並且，第四有源區塊A4a、內連線區塊C6Sa、內連線區塊C6Da、第三多晶矽區塊P3a、以及內連線區塊C6Ga定義出圖1所示之第六MOSFET元件M6a，且第四有源區塊A4a、內連線區塊C2Sa、內連線區塊C6Da、第四多晶矽區塊P4a、以及內連線區塊C4Ga定義出圖1所示之第二MOSFET元件M2a。進一步地，第二有源區塊A2a、內連線區塊C3Sa、內連線區塊C3Da、第二多晶矽區塊P2a、以及內連線區塊C3Ga定義出圖1所示之第三MOSFET元件M3a，且第三有源區塊A3a、內連線區塊C4Sa、內連線區塊C4Da、第四多晶矽區塊P4a、以及內連線區塊C4Ga定義出圖1所示之第四MOSFET元件M4a。
依據圖2可知，內連線區塊C5Da、C5Sa和C1Sa位於第一有源區塊A1a的範圍內，內連線區塊C4Ga、C3Da和C3Sa位於第二有源區塊A2a的範圍內，內連線區塊C4Sa、C4Da和C3Ga位於第三有源區塊A3a的範圍內，且內連線區塊C2Sa、C6Da和C6Sa位於第四有源區塊A1a的範圍內。更詳細地，第一多晶矽區塊P1a橫跨第一有源區塊A1a、第二有源區塊A2a以及第三有源區塊A3a，且第四多晶矽區塊P4a橫跨第四有源區塊A4a、第三有源區塊A2a以及第二有源區塊A2a。並且，金屬區塊M9a同時涵蓋內連線區塊C5Sa、C3Da和C4Ga，且金屬區塊M10a同時涵蓋內連線區塊C6Da、C4Da和C3Ga。依此設計，則可滿足：第一MOSFET元件M1a以及第三MOSFET元件M3a的汲極端係和第二MOSFET元件M2a以及第四MOSFET元件M4a的閘極端耦接；以及第一MOSFET元件M1a以及第三MOSFET元件M3a的閘極端係和第二MOSFET元件M2a以及第四MOSFET元件M4a的汲極端耦接。
進一步地，依據圖1與圖2可知，金屬區塊M1a、M2a、M3a、M4a、M5a、M6a、M7a、M5a為第一層金屬，因此其必須外引至一第一位元線(BL)、一第一電壓線(V
DD)、一第二電壓線(V
SS)、兩字元線(WL)、一第二位元線(BLB)、第一電壓線(V
DD)及第二電壓線(V
SS)。然而，由於兩字元線(WL)須水平延伸，而第一位元線(BL)、第一電壓線(V
DD)、第二電壓線(V
SS)和第二位元線(BLB)須縱向延伸，且兩字元線(WL)的延伸方向會遇到內連線區塊C4Ga和C3Ga，因此，該SRAM位元電路的佈局結構需要三層金屬佈線才能將所有的端口引出。
應知道，一積體電路晶片通常包含主要電路以及SRAM位元電路，其中SRAM位元電路係應用為主要電路的寄存器(Register)。因此，可以理解的是，若主要電路的佈局結構只需要兩層金屬佈線就可以將所有的端口引出，但SRAM位元電路的佈局結構卻需要三層金屬佈線才能夠將所有的端口引出；在此情況下，則投片生產所述積體電路晶片之時，便不得不額外增加兩層光罩，造成生產成本的增加。
由上述說明可知，本領域亟需重新設計的一種靜態隨機存取記憶體的佈局結構。
本發明之主要在於提供一種靜態隨機存取記憶體的佈局結構，使具有此靜態隨機存取記憶體的佈局結構之SRAM位元電路只需要兩層金屬佈線就能夠其的所有的端口引出。從而，具有本發明之靜態隨機存取記憶體的佈局結構之SRAM位元電路非常適合整合在只需要兩層金屬佈線的積體電路晶片之中。
為達成上述目的，一種靜態隨機存取記憶體的佈局結構乃被提出，其包括：
一閂鎖記憶體電路，形成於一基材之上；以及
與該閂鎖記憶體電路耦接之一第一位元線、一第二位元線、一第一電壓線、一第二電壓線及兩字元線，其中，所述兩字元線係於一第一方向平行延伸於一第一金屬層上，該第一位元線、該第二位元線、該第一電壓線和該第二電壓線係於一第二方向平行延伸於一第二金屬層上，且該第一方向係和該第二方向大致垂直。
在一實施例中，所述兩字元線於該第一金屬層上未與該閂鎖記憶體電路之任何內連線區塊相交。
為達成上述目的，本發明進一步提出一種靜態隨機存取記憶體的佈局結構，其包括：
一第一有源區塊；
一第二有源區塊；
一第三有源區塊；
一第四有源區塊；
一第一多晶矽區塊，橫跨該第一有源區塊；
一第二多晶矽區塊，橫跨該第一有源區塊與該第二有源區塊，且具有位於該第三有源區塊與該第四有源區塊之間的一第一延伸部；
一第三多晶矽區塊，橫跨該第三有源區塊；
一第四多晶矽區塊，橫跨該第三有源區塊與該第四有源區塊，且具有位於該第一有源區塊與該第二有源區塊之間的一第二延伸部；
複數個第一內連線區塊，其中，三個所述第一內連線區塊位於該第一有源區塊的範圍內，二個所述第一內連線區塊位於該第二有源區塊的範圍內，三個所述第一內連線區塊位於該第三有源區塊的範圍內，二個所述第一內連線區塊位於該第四有源區塊的範圍內，一個所述第一內連線區塊位於所述第一延伸部的範圍內，一個所述第一內連線區塊位於所述第二延伸部的範圍內，一個所述第一內連線區塊位於所述第一多晶矽區塊的範圍內，且一個所述第一內連線區塊位於所述第三多晶矽區塊的範圍內；以及
複數個第一金屬區塊，其中：
二個所述第一金屬區塊分別涵蓋位於該第一有源區塊的範圍內的二個所述第一內連線區塊；
一個所述第一金屬區塊同時涵蓋位於該第一有源區塊的範圍內的一個所述第一內連線區塊、位於所述第二延伸部的範圍內的一個所述第一內連線區塊以及位於該第二有源區塊的範圍內的一個所述第一內連線區塊；
一個所述第一金屬區塊涵蓋位於該第一多晶矽區塊的範圍內的一個所述第一內連線區塊；
二個所述第一金屬區塊分別涵蓋位於該第三有源區塊的範圍內的二個所述第一內連線區塊；
一個所述第一金屬區塊同時涵蓋位於該第三有源區塊的範圍內的一個所述第一內連線區塊、位於所述第一延伸部的範圍內的一個所述第一內連線區塊以及位於該第四有源區塊的範圍內的一個所述第一內連線區塊；
一個所述第一金屬區塊涵蓋位於該第三多晶矽區塊的範圍內的一個所述第一內連線區塊；
一個所述第一金屬區塊涵蓋位於該第二有源區塊的範圍內的一個所述第一內連線區塊；以及
一個所述第一金屬區塊涵蓋位於該第四有源區塊的範圍內的一個所述第一內連線區塊。
在一實施例中，該第一有源區塊與該第三有源區塊製作在一半導體基板內，且位於一P型井區塊的範圍內。
在一實施例中，該半導體基板內含有一N型井區塊，且該第二有源區塊和該第四有源區塊係製作在該半導體基板內，且位於該N型井區塊的範圍內。
在一實施例中，該第一多晶矽區塊、該第二多晶矽區塊、該第三多晶矽區塊和該第四多晶矽區塊製作在該半導體基板之上，且一第一層間介電質層(Inter layer dielectric, ILD)形成在該半導體基板之上用以覆蓋該第一多晶矽區塊、該第二多晶矽區塊、該第三多晶矽區塊和該第四多晶矽區塊。
在一實施例中，該複數個第一金屬區塊製作在該第一層間介電質層之上，且該複數個第一內連線區塊製作在該第一層間介電質層內部。
在一實施例中，前述本發明之靜態隨機存取記憶體的佈局結構，更包括：
複數個第二內連線區塊，其中：
一個所述第二內連線區塊係位於涵蓋該第一有源區塊範圍內的一個所述第二內連線區塊的該第一金屬區塊的範圍內；
一個所述第二內連線區塊係位於涵蓋該第四有源區塊範圍內的一個所述第二內連線區塊的該第一金屬區塊的範圍內；
一個所述第二內連線區塊係位於涵蓋該第三有源區塊範圍內的一個所述第二內連線區塊的該第一金屬區塊的範圍內；
一個所述第二內連線區塊係位於涵蓋該第三有源區塊範圍內的另一個所述第二內連線區塊的另一個所述第一金屬區塊的範圍內；
一個所述第二內連線區塊係位於涵蓋該第二有源區塊範圍內的一個所述第二內連線區塊的該第一金屬區塊的範圍內；及
一個所述第二內連線區塊係位於涵蓋該第一有源區塊範圍內的另一個所述第二內連線區塊的另一個所述第一金屬區塊的範圍內；以及
複數個第二金屬區塊，耦接該複數個第二內連線區塊。
在一實施例中，一第二層間介電質層形成在該第一層間介電質層之上用以覆蓋該該複數個第一金屬區塊，該複數個第二內連線區塊製作在該第二層間介電質層內部，且該複數個第二金屬區塊製作在該第二層間介電質層之上。
本發明同時提出一種電子電路，具有至少一靜態隨機存取記憶體，其特徵在於，所述靜態隨機存取記憶體具有如前所述本發明之靜態隨機存取記憶體的佈局結構。
同時，本發明還提出一種記憶裝置(SRAM晶片)，其包括複數個SRAM位元電路，其特徵在於，所述SRAM位元電路具有如前所述本發明之靜態隨機存取記憶體的佈局結構。
本發明同時提出一種資訊處理裝置，其特徵在於具有如前所述本發明之記憶裝置。在可行的實施例中，前述之資訊處理裝置是選自於由桌上型電腦、筆記型電腦、一體式電腦、工業電腦、伺服器電腦、智慧型手機、智慧型手錶、智能手環、平板電腦、金融交易裝置、門禁裝置、電子式門鎖、和指紋打卡裝置所組成群組之中的一種電子裝置。
為使 貴審查委員能進一步瞭解本發明之結構、特徵、目的、與其優點，茲附以圖式及較佳具體實施例之詳細說明如後。
請參閱圖3，其顯示本發明之一種SRAM位元電路的拓樸圖。如圖3所示，該SRAM位元電路採6T設計，包括：一第一MOSFET元件M1、一第二MOSFET元件M2、一第三MOSFET元件M3、一第四MOSFET元件M4、一第五MOSFET元件M5、以及一第六MOSFET元件M6組成。值得注意的是，該第一MOSFET元件M1以及該第三MOSFET元件M3的汲極端係和該第二MOSFET元件M2以及該第四MOSFET元件M4的閘極端耦接，且該第一MOSFET元件M1以及該第三MOSFET元件M3的閘極端係和該第二MOSFET元件M2以及該第四MOSFET元件M4的汲極端耦接。應知道，必須先依據如圖3所示之SRAM位元電路的拓樸圖設計、繪製對應的佈局結構(layout structure)，而後再依據所設計之佈局結構生產對應的複數個光罩，最終利用該複數個光罩以及半導體製程技術將具有所述佈局結構之SRAM位元電路路轉移實現在一半導體基板(即，矽晶圓)之上，成為積體電路。
圖4顯示本發明之一種靜態隨機存取記憶體的佈局結構圖。如圖4所示，本發明提出一種靜態隨機存取記憶體的佈局結構1(下文簡稱“SRAM位元電路的佈局結構1”)包括：一第一有源區塊(Active region, 或稱主動區塊)A1、一第二有源區塊A2、一第三有源區塊A3、一第四有源區塊A4、一第一多晶矽區塊(Poly region)P1、一第二多晶矽區塊P2、一第三多晶矽區塊P3、一第四多晶矽區塊P4、複數個第一內連線區塊(C1_1～C1_14)、以及複數個第一金屬區塊(M1_1～M1_10)。有過設計、製作SRAM位元電路之佈局結構1的電子工程師必然知道，第一有源區塊A1、第一內連線區塊C1_1、第一內連線區塊C1_9、第一多晶矽區塊P1、以及第一內連線區塊C1_10定義出圖3所示之第五MOSFET元件M5，且第一有源區塊A1、第一內連線區塊C1_9、第一內連線區塊C1_8、第二多晶矽區塊P2、以及第一內連線區塊C1_13定義出圖3所示之第一MOSFET元件M1。
並且，第三有源區塊A3、第一內連線區塊C1_6、第一內連線區塊C1_4、第三多晶矽區塊P3、以及第一內連線區塊C1_5定義出圖1所示之第六MOSFET元件M6，且第三有源區塊A3、第一內連線區塊C1_4、第一內連線區塊C1_3、第四多晶矽區塊P4、以及第一內連線區塊C1_11定義出圖3所示之第二MOSFET元件M2。進一步地，第二有源區塊A2、第一內連線區塊C1_7、第一內連線區塊C1_12、第二多晶矽區塊P2、以及第一內連線區塊C1_13定義出圖3所示之第三MOSFET元件M3，且第四有源區塊A4、第一內連線區塊C1_2、第一內連線區塊C1_14、第四多晶矽區塊P4、以及第一內連線區塊C1_11定義出圖3所示之第四MOSFET元件M4。
繼續地參閱圖3與圖4。曾經經歷過晶片之layout設計和實際投片(Tape out)生產的電子工程師應當知道，該第一有源區塊A1與該第三有源區塊A3製作在一半導體基板(如：矽晶圓)內，且位於一P型井區塊的範圍內。此二源區塊(active region)為利用離子植入技術形成在半導體基板內部的N
+型擴散區，用以對應作為N型MOSFET元件的汲極和源極。並且，該半導體基板內還含有一N型井區塊，且該第二有源區塊A2和該第四有源區塊A3係製作在該半導體基板內，且其位於該N型井區塊的範圍內。此二源區塊(active region)為利用離子植入技術形成在半導體基板內部的N
+型擴散區，用以對應作為P型MOSFET元件的汲極和源極。通常，為了製作上的便利，會直接在該P型井區塊內進一步製作出所述N型井區塊。當然，也可以在P型矽基板內同時製作出一個P型井區塊和一個N型井區塊。
更詳細地說明，如圖4所示，在將該第一有源區塊A1、該第二有源區塊A2、該第三有源區塊A3和該第四有源區塊A1的圖形製作在一光罩上之後，利用該光罩和半導體製程技術可以在矽晶圓內部製作出如圖4所示之第一有源區塊A1、第二有源區塊A2、第三有源區塊A3和第四有源區塊A1。進一步地，在將該第一多晶矽區塊P1、該第二多晶矽區塊P2、該第三多晶矽區塊P3和該第四多晶矽區塊P4的圖形製作在一光罩上之後，利用該光罩和半導體製程技術可以在該矽晶圓(及，半導體基板)的表面上製作出具有如圖4所示之圖形的第一多晶矽區塊P1、第二多晶矽區塊P2、第三多晶矽區塊P3和第四多晶矽區塊P4。依據本發明之設計，如圖4所示，該第一多晶矽區塊P1橫跨該第一有源區塊A1，該第二多晶矽區塊P2橫跨該第一有源區塊A1與該第二有源區塊A2，且具有位於該第三有源區塊A3與該第四有源區塊A4之間的一第一延伸部。另一方面，該第三多晶矽區塊P3橫跨該第三有源區塊A3，且該第四多晶矽區塊P4橫跨該第三有源區塊A3與該第四有源區塊A4，且具有位於該第一有源區塊A1與該第二有源區塊A2之間的一第二延伸部。
繼續地，一第一層間介電質層(Inter layer dielectric, ILD)形成在該半導體基板之上用以覆蓋該第一多晶矽區塊P1、該第二多晶矽區塊P2、該第三多晶矽區塊P3和該第四多晶矽區塊P4。進一步地，在將該複數個第一內連線區塊(C1_1～C1_14)的圖形製作在一光罩上之後，利用該光罩和半導體製程技術可以在所述第一層間介電質層內部製作出該複數個第一內連線區塊(C1_1～C1_14)。接續著，在將該複數個第一金屬區塊(M1_1～M1_10)的圖形製作在一光罩上之後，利用該光罩和半導體製程技術可以形成該複數個第一金屬區塊(M1_1～M1_10)於該第一層間介電質層的表面上。應可理解，所形成之複數個第一金屬區塊(M1_1～M1_10)為第一層金屬佈線，業界習稱Metal-1 layer。
依據本發明之設計，如圖4所示，三個第一內連線區塊C1_1、C1_9、C1_8位於該第一有源區塊A1的範圍內，且二個第一內連線區塊C1_7、C1_12位於該第二有源區塊A2的範圍內。並且，三個第一內連線區塊C1_3、C1_4、C1_6位於該第三有源區塊A3的範圍內，且二個所述第一內連線區塊(C1_2、C1_14)位於該第四有源區塊A4的範圍內。更詳細地說明，一個第一內連線區塊C1_10位於所述第一多晶矽區塊P1的範圍內，一個第一內連線區塊C1_13位於該第二多晶矽區塊P2之所述第一延伸部的範圍內，一個第一內連線區塊C1_15位於該第三多晶矽區塊P3的範圍內，且一個第一內連線區塊C1_11位於該第四多晶矽區塊P4之所述第二延伸部的範圍內。
更詳細地說明，如圖4所示， 二個第一金屬區塊M1_1、M1_8分別涵蓋位於該第一有源區塊A1的範圍內的二個第一內連線區塊C1_1、C1_8，使得第一有源區A1(即，MOSFET的N
+型擴散區)透過該二個第一內連線區塊C1_1、C1_8耦接該二個第一金屬區塊M1_1、M1_8。值得注意的是，如圖4所示，一個第一金屬區塊M1_9同時涵蓋位於該第一有源區塊A1的範圍內的一個內連線區塊C1_9、位於所述第二延伸部的範圍內的一個第一內連線區塊C1_11以及位於該第二有源區塊A2的範圍內的一個第一內連線區塊C1_12。換句話說，該第一有源區塊A1、該第四多晶矽區塊94之所述第二延伸部和該第二有源區塊A2分別經由第一內連線區塊C1_9、C1_11和C1_12而耦接同一個第一金屬區塊M1_9。
進一步地，如圖4所示， 一個第一金屬區塊M1_10涵蓋位於該第一多晶矽區塊P1的範圍內的一個所述第一內連線區塊C1_10，且二個第一金屬區塊M1_3、M1_6分別涵蓋位於該第三有源區塊A3的範圍內的二個所述第一內連線區塊C1_3、C1_6。再者，一個第一金屬區塊M1_4同時涵蓋位於該第三有源區塊A3的範圍內的一個第一內連線區塊C1_4、位於該第二多晶矽區塊P2之所述第一延伸部的範圍內的一個第一內連線區塊C1_13以及位於該第四有源區塊A4的範圍內的一個第一內連線區塊C1_14，且一個第一金屬區塊M1_5涵蓋位於該第三多晶矽區塊P3的範圍內的一個第一內連線區塊C1_5。並且，一個第一金屬區塊M1_7涵蓋位於該第二有源區塊A2的範圍內的一個第一內連線區塊C1_7，且一個第一金屬區塊M1_2涵蓋位於該第四有源區塊A4的範圍內的一個第一內連線區塊C1_2。
依據本發明之設計，只需要採用兩層金屬佈線(包含具有複數個第一金屬區塊M1_1～M1_10的第一層金屬佈線)，就能夠將SRAM位元電路之佈局結構1的所有的端口引出，使具有如圖4所示之的佈局結構1的SRAM位元電路適合整合在只需要兩層金屬佈線的積體電路晶片之中。
圖5顯示第一層金屬佈線和第二層金屬佈線的佈局結構圖。為了將如圖4所示之佈局結構1的所有端口引出，如圖5所示，必須先將一第二層間介電質層(ILD-2)形成在該第一層間介電質層(ILD-1)之上用以覆蓋該複數個第一金屬區塊M1_1～M1_10。進一步地，在將該複數個第二內連線區塊(C2_1～C2_6)的圖形製作在一光罩上之後，利用該光罩和半導體製程技術可以在所述第二層間介電質層內部製作出該複數個第二內連線區塊C1_1～C1_6。接續著，在將該複數個第二金屬區塊(M2_1～M2_5)的圖形製作在一光罩上之後，利用該光罩和半導體製程技術可以形成該複數個第二金屬區塊M2_1～M2_5於該第二層間介電質層的表面上。應可理解，所形成之複數個第二金屬區塊M2_1～M2_5為第二層金屬佈線，業界習稱Metal-2 layer。
如圖5所示，一個第二內連線區塊C2_1係位於涵蓋該第一有源區塊A1範圍內的一個第二內連線區塊C1_1的該第一金屬區塊M1_1的範圍內，且一個第二內連線區塊C2_2係位於涵蓋該第四有源區塊A4範圍內的一個第二內連線區塊C1_2的該第一金屬區塊M1_2的範圍內。並且，一個第二內連線區塊C2_3係位於涵蓋該第三有源區塊A3範圍內的一個第二內連線區塊C1_3的該第一金屬區塊M1_3的範圍內，且一個第二內連線區塊C2_4係位於涵蓋該第三有源區塊A3範圍內的另一個第二內連線區塊C1_6的另一個第一金屬區塊M1_6的範圍內。更詳細地說明，一個第二內連線區塊C2_5係位於涵蓋該第二有源區塊A2範圍內的一個第二內連線區塊C1_7的該第一金屬區塊M1_7的範圍內，且一個第二內連線區塊C2_6係位於涵蓋該第一有源區塊A1範圍內的另一個所述第二內連線區塊C1_8的另一個所述第一金屬區塊M1_8的範圍內。
參考圖4、圖5與圖3可知，第一金屬區塊M1_10和M1_5分別透過第一內連線區塊C1_10和C1_5耦接第一多晶矽區塊P1和第三多晶矽區塊P3，因此作為SRAM位元電路之中的二個字元線(word line)，用以耦接至電路的WL端口。並且，第二金屬區塊M2_3作為SRAM位元電路之中的電源線，用以耦接至電路的V
DD端口。另一方面，第二金屬區塊M2_1和M2_5亦作為SRAM位元電路之中的電源線，用以耦接至電路的V
SS端口。再者，第二金屬區塊M2_2和M2_3則作為SRAM位元電路之中的資料傳輸線，用以耦接至電路的BL和
端口。
補充說明的是，如圖5所示，第二金屬區塊M2_1涵蓋位於該第一金屬區塊M1_8的範圍內的一個所述第二內連線區塊C2_6，且該第二金屬區塊M2_1引至和電路的V
SS端口耦接。並且，第二金屬區塊M2_2涵蓋位於該第一金屬區塊M1_1的範圍內的一個所述第二內連線區塊C2_1，且該第二金屬區塊M2_2引至和電路的BL端口耦接。另一方面，第二金屬區塊M2_3涵蓋位於該第一金屬區塊M1_2的範圍內的一個所述第二內連線區塊C2_2以及位於該第一金屬區塊M1_7的範圍內的一個所述第二內連線區塊C2_5，且該第二金屬區塊M2_3引至和電路的V
DD端口耦接。更詳細地說明，第二金屬區塊M2_4涵蓋位於該第一金屬區塊M1_6的範圍內的一個所述第二內連線區塊C2_4，且該第二金屬區塊M2_4引至和電路的
端口耦接。並且，第二金屬區塊M2_5涵蓋位於該第一金屬區塊M1_3的範圍內的一個所述第二內連線區塊C2_3，且該第二金屬區塊M2_5引至和電路的V
SS端口耦接。
由上述的說明可知，本發明之靜態隨機存取記憶體的佈局結構的特徵在於包括：一閂鎖記憶體電路，形成於一基材之上；以及與該閂鎖記憶體電路耦接之一第一位元線、一第二位元線、一第一電壓線、一第二電壓線及兩字元線，其中，所述兩字元線係於一第一方向平行延伸於一第一金屬層上，該第一位元線、該第二位元線、該第一電壓線和該第二電壓線係於一第二方向平行延伸於一第二金屬層上，且該第一方向係和該第二方向大致垂直。亦即，本發明係藉由使所述兩字元線於該第一金屬層上未與該閂鎖記憶體電路之任何內連線區塊相交，而使靜態隨機存取記憶體的佈局結構能夠只用到兩層金屬層。
如此，上述已完整且清楚地說明本發明之靜態隨機存取記憶體的佈局結構；並且，經由上述可得知本發明具有下列優點：
(1)本發明揭示一種靜態隨機存取記憶體的佈局結構，使具有此靜態隨機存取記憶體的佈局結構之SRAM位元電路只需要兩層金屬佈線就能夠其的所有的端口引出。從而，具有本發明之靜態隨機存取記憶體的佈局結構之SRAM位元電路非常適合整合在只需要兩層金屬佈線的積體電路晶片之中。
(2)本發明同時提出一種電子電路，具有至少一靜態隨機存取記憶體，其特徵在於，所述靜態隨機存取記憶體具有如前所述本發明之靜態隨機存取記憶體的佈局結構。
(3)同時，本發明還提出一種記憶裝置(SRAM晶片)，其包括複數個SRAM位元電路，其特徵在於，所述SRAM位元電路具有如前所述本發明之靜態隨機存取記憶體的佈局結構。
(4)本發明進一步提出一種資訊處理裝置，其特徵在於具有如前所述本發明之記憶裝置。在可行的實施例中，前述之資訊處理裝置是選自於由桌上型電腦、筆記型電腦、一體式電腦、工業電腦、伺服器電腦、智慧型手機、智慧型手錶、智能手環、平板電腦、金融交易裝置、門禁裝置、電子式門鎖、和指紋打卡裝置所組成群組之中的一種電子裝置。
必須加以強調的是，前述本案所揭示者乃為較佳實施例，舉凡局部之變更或修飾而源於本案之技術思想而為熟習該項技藝之人所易於推知者，俱不脫本案之專利權範疇。
綜上所陳，本案無論目的、手段與功效，皆顯示其迥異於習知技術，且其首先發明合於實用，確實符合發明之專利要件，懇請 貴審查委員明察，並早日賜予專利俾嘉惠社會，是為至禱。
M1a:第一MOSFET元件
M2a:第二MOSFET元件
M3a:第三MOSFET元件
M4a:第四MOSFET元件
M5a:第五MOSFET元件
M6a:第六MOSFET元件
A1a:第一有源區塊
A2a:第二有源區塊
A3a:第三有源區塊
A4a:第四有源區塊
P1a:第一多晶矽區塊
P2a:第二多晶矽區塊
P3a:第三多晶矽區塊
P4a:第四多晶矽區塊
C1Sa:內連線區塊
C2Sa:內連線區塊
C3Sa、C3Ga、C3Da:內連線區塊
C4Sa、C4Ga、C4Da:內連線區塊
C5Sa、C5Ga、C5Da:內連線區塊
C6Sa、C6Ga、C6Da:內連線區塊
M1a～M10a:金屬區塊
M1:靜態隨機存取記憶體的佈局結構
M1:第一MOSFET元件
M2:第二MOSFET元件
M3:第三MOSFET元件
M4:第四MOSFET元件
M5:第五MOSFET元件
M6:第六MOSFET元件
A1:第一有源區塊
A2:第二有源區塊
A3:第三有源區塊
A4:第四有源區塊
P1:第一多晶矽區塊
P2:第二多晶矽區塊
P3:第三多晶矽區塊
P4:第四多晶矽區塊
C1_1～C1_14:第一內連線區塊
C2_1～C2_6:第二內連線區塊
M1_1～M1_10:第一金屬區塊
M2_1～M2_5:第二金屬區塊
圖1為習知的一種SRAM位元(SRAM bit-cell)電路的拓樸圖；
圖2為習知的一種SRAM位元電路的佈局結構圖；
圖3為本發明之一種SRAM位元電路的拓樸圖；
圖4為本發明之一種靜態隨機存取記憶體的佈局結構圖；以及
圖5為第一層金屬佈線和第二層金屬佈線的佈局結構圖。
1:靜態隨機存取記憶體的佈局結構
M1:第一MOSFET元件
M2:第二MOSFET元件
M3:第三MOSFET元件
M4:第四MOSFET元件
M5:第五MOSFET元件
M6:第六MOSFET元件
A1:第一有源區塊
A2:第二有源區塊
A3:第三有源區塊
A4:第四有源區塊
P1:第一多晶矽區塊
P2:第二多晶矽區塊
P3:第三多晶矽區塊
P4:第四多晶矽區塊
C1_1~C1_14:第一內連線區塊
M1_1~M1_10:第一金屬區塊
Claims (4)
- 一種靜態隨機存取記憶體的佈局結構，其包括：一閂鎖記憶體電路，形成於一基材之上；以及與該閂鎖記憶體電路耦接之一第一位元線、一第二位元線、一第一電壓線、一第二電壓線及兩字元線，其中，所述兩字元線係於一第一方向平行延伸於一第一金屬層上，該第一位元線、該第二位元線、該第一電壓線和該第二電壓線係於一第二方向平行延伸於一第二金屬層上，且該第一方向係和該第二方向大致垂直；其中，所述兩字元線於該第一金屬層上未與位於該第二金屬層上之該閂鎖記憶體電路之任何內連線區塊相交；且該靜態隨機存取記憶體的佈局結構只用到由該第一金屬層及該第二金屬層組成之二金屬層。
- 一種電子電路，其具有至少一靜態隨機存取記憶體，其特徵在於，所述靜態隨機存取記憶體具有如請求項1所述之靜態隨機存取記憶體的佈局結構。
- 一種記憶裝置，包括複數個SRAM位元電路，其特徵在於，所述SRAM位元電路具有如請求項1所述之靜態隨機存取記憶體的佈局結構。
- 一種資訊處理裝置，其特徵在於具有如請求項3所述之記憶裝置。
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