TW202016929A - 記憶體電路、記憶體單元陣列及製造記憶體電路的方法 - Google Patents

記憶體電路、記憶體單元陣列及製造記憶體電路的方法 Download PDF

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TW202016929A TW108129506A TW108129506A TW202016929A TW 202016929 A TW202016929 A TW 202016929A TW 108129506 A TW108129506 A TW 108129506A TW 108129506 A TW108129506 A TW 108129506A TW 202016929 A TW202016929 A TW 202016929A
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Abstract

一種記憶體電路陣列包括第一讀取裝置及第一程式裝置。第一讀取裝置耦接到第一位元線。第一讀取裝置包括耦接到第一字元線的第一電晶體、及耦接到第一字元線的第二電晶體。第一程式裝置耦接到第一讀取裝置。第一程式裝置包括耦接到第二字元線的第三電晶體、及耦接到第二字元線的第四電晶體。

Description

記憶體電路及其製造方法
半導體積體電路(IC)工業已產生多種多樣的裝置來解決數個不同領域中的問題。一些裝置(諸如記憶體單元)經配置為用於資料儲存。非揮發性記憶體係經程式化以將資料記錄於其中的記憶體類型。在斷開電力供給之後，非揮發性記憶體能夠保存資料。各種類型的非揮發性記憶體包括，例如多次程式化記憶體(亦稱為MTP記憶體)、一次可程式化(OTP)記憶體、或類似者。由於記憶體單元變得更小且更為複雜，在裝置內的導線的電阻亦改變，從而影響裝置的特性及整體記憶體單元效能。
100A‧‧‧記憶體單元
100B‧‧‧等效電路
102‧‧‧讀取電路
104‧‧‧程式化電路
106‧‧‧節點
N1~N4‧‧‧NMOS電晶體
N1-0~N6-0‧‧‧NMOS電晶體
N1-1~N6-1‧‧‧NMOS電晶體
R1、R2、RBL‧‧‧電阻器
Iread1、Iread2、IreadT‧‧‧讀取電流
WLP、WLP0、WLP1‧‧‧程式字元線
WLP[0]~WLP[N-2]‧‧‧程式字元線
WLR、WLR0、WLR1‧‧‧讀取字元線
WLR[0]~WLR[N-2]‧‧‧讀取字元線
BL、BL0‧‧‧位元線
BL[0]~BL[M-1]‧‧‧位元線
X‧‧‧第一方向
Y‧‧‧第二方向
Z‧‧‧第三方向
MNP‧‧‧程式電晶體區域
MNR‧‧‧讀取電晶體區域
200A‧‧‧記憶體單元陣列
200B‧‧‧記憶體單元陣列
200C‧‧‧記憶體單元陣列
202‧‧‧記憶體單元
202'‧‧‧記憶體單元
202"‧‧‧記憶體單元
204‧‧‧記憶體單元
204"‧‧‧記憶體單元
206‧‧‧節點
208‧‧‧節點
300‧‧‧記憶體單元陣列
302‧‧‧記憶體單元
400‧‧‧佈局設計
400B‧‧‧對應部分
400C‧‧‧對應部分
401‧‧‧記憶體單元區域
401'‧‧‧記憶體單元區域
402a‧‧‧主動區域佈局圖案
402b‧‧‧主動區域佈局圖案
404‧‧‧閘極佈局圖案
404a‧‧‧閘極佈局圖案
404b‧‧‧閘極佈局圖案
404c‧‧‧閘極佈局圖案
404d‧‧‧閘極佈局圖案
404e‧‧‧閘極佈局圖案
404f‧‧‧閘極佈局圖案
406a‧‧‧區域
406b‧‧‧區域
408a‧‧‧區域
408b‧‧‧區域
410‧‧‧金屬過度擴散佈局圖案
410a‧‧‧金屬過度擴散佈局圖案
410b‧‧‧金屬過度擴散佈局圖案
410c‧‧‧金屬過度擴散佈局圖案
410d‧‧‧金屬過度擴散佈局圖案
410e‧‧‧金屬過度擴散佈局圖案
420‧‧‧導電特徵佈局圖案
420a‧‧‧導電特徵佈局圖案
420b‧‧‧導電特徵佈局圖案
420c‧‧‧導電特徵佈局圖案
420d‧‧‧導電特徵佈局圖案
430‧‧‧通孔佈局圖案
430a‧‧‧通孔佈局圖案
430b‧‧‧通孔佈局圖案
430c‧‧‧通孔佈局圖案
432‧‧‧通孔佈局圖案
432a‧‧‧通孔佈局圖案
500A‧‧‧佈局設計
500B‧‧‧佈局設計
500C‧‧‧佈局設計
502'‧‧‧記憶體單元區域
502"‧‧‧記憶體單元區域
502‧‧‧記憶體單元區域
504‧‧‧記憶體單元區域
504'‧‧‧記憶體單元區域
504"‧‧‧記憶體單元區域
506a‧‧‧區域
506a'‧‧‧區域
506a"‧‧‧區域
506b‧‧‧區域
506b"‧‧‧區域
506c"‧‧‧區域
508a‧‧‧區域
508a'‧‧‧區域
508a"‧‧‧區域
508b‧‧‧區域
508b'‧‧‧區域
508c'‧‧‧區域
600‧‧‧佈局設計
602‧‧‧第一佈局設計
604‧‧‧第二佈局設計
606‧‧‧閘極佈局圖案
700‧‧‧積體電路
702‧‧‧主動區域
702a‧‧‧阱區域
704‧‧‧閘極
704a‧‧‧閘極
704b‧‧‧閘極
704c‧‧‧閘極
704e‧‧‧閘極
704f‧‧‧閘極
710‧‧‧觸點
710a‧‧‧觸點
710b‧‧‧觸點
710c‧‧‧觸點
710d‧‧‧觸點
710e‧‧‧觸點
712‧‧‧主動區域
712a‧‧‧主動區域
712b‧‧‧主動區域
712c‧‧‧主動區域
712d‧‧‧主動區域
712e‧‧‧主動區域
714‧‧‧主動區域
714a‧‧‧主動區域
714b‧‧‧主動區域
714c‧‧‧主動區域
714d‧‧‧主動區域
714e‧‧‧主動區域
720‧‧‧導電特徵
720c‧‧‧導電特徵
730‧‧‧通孔
730b‧‧‧通孔
730c‧‧‧通孔
732‧‧‧通孔
732a‧‧‧通孔
750‧‧‧基板
760‧‧‧閘極氧化物層
790a‧‧‧記憶體單元
790b‧‧‧記憶體單元
800‧‧‧方法
802‧‧‧操作
804‧‧‧操作
900‧‧‧方法
902‧‧‧操作
904‧‧‧操作
906‧‧‧操作
908‧‧‧操作
910‧‧‧操作
912‧‧‧操作
914‧‧‧操作
1000‧‧‧系統
1002‧‧‧硬體處理器
1004‧‧‧非暫時性電腦可讀取儲存媒體
1006‧‧‧電腦程式碼
1008‧‧‧匯流排
1010‧‧‧I/O界面
1012‧‧‧網路界面
1014‧‧‧網路
1016‧‧‧佈局設計
1018‧‧‧使用者界面
1020‧‧‧製造單元
1100‧‧‧積體電路(IC)製造系統
1120‧‧‧設計室
1122‧‧‧IC設計佈局
1130‧‧‧遮罩室
1132‧‧‧資料準備
1134‧‧‧遮罩製造
1140‧‧‧IC製造商/生產商(「fab」)
1142‧‧‧半導體晶圓
1160‧‧‧IC裝置
專利或申請案檔案含有按顏色執行的圖式/照片。在請求及支付必要費用之後，具有彩色圖式/照片的此專利的副本將由專利局提供。
當結合隨附圖式閱讀時，自以下詳細描述將很好地理解本揭示之態樣。應注意，根據工業中的標準實務，各個特徵並非按比例繪製。事實上，出於論述清晰之目的，可任意增加或減小各個特徵之尺寸。
第1A圖係根據一些實施例的記憶體單元的電路圖。
第1B圖係根據一些實施例的記憶體單元的等效電路的 示意圖。
第2A圖係根據一些實施例的記憶體單元陣列的電路圖。
第2B圖係根據一些實施例的記憶體單元陣列的電路圖。
第2C圖係根據一些實施例的記憶體單元陣列的電路圖。
第3圖係根據一些實施例的記憶體單元陣列的電路圖。
第4A圖至第4C圖係根據一些實施例的佈局設計的圖。
第5A圖至第5C圖係根據一些實施例的佈局設計的示意圖。
第6圖係根據一些實施例的佈局設計的示意圖。
第7A圖、第7B圖、第7C圖、第7D圖及第7E圖係根據一些實施例的積體電路的橫截面圖。
第8圖係根據一些實施例的形成或製造記憶體電路的方法的流程圖。
第9圖係根據一些實施例的產生記憶體電路的佈局設計的方法的流程圖。
第10圖係根據一些實施例的用於設計IC佈局設計的系統的示意圖。
第11圖係根據本揭示至少一個實施例的IC製造系統及與其相關聯的IC製造流程的方塊圖。
以下揭示內容提供了不同實施例或實例，以便實施所提供標的之特徵。下文描述部件、材料、值、步驟、佈置或類似者的具體實例以簡化本揭示。當然，此等僅為實例且不為限制性。可以預期其他部件、材料、值、步驟、佈 置或類似者。例如，以下描述中在第二特徵上方或第二特徵上形成第一特徵可包括以直接接觸形成第一特徵及第二特徵的實施例，且亦可包括在第一特徵與第二特徵之間形成額外特徵以使得第一特徵及第二特徵可不處於直接接觸的實施例。此外，本揭示可在各個實例中重複元件符號及/或字母。此重複係出於簡便性及清晰的目的且本身並不指示所論述之各個實施例及/或構造之間的關係。
另外，為了便於描述，本文可使用空間相對性術語(諸如「下方」、「之下」、「下部」、「上方」、「上部」及類似者)來描述諸圖中所示出之一個元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)之關係。除了圖中描繪之定向外，空間相對性術語意欲包含使用或操作中元件之不同定向。設備可經其他方式定向(旋轉90度或處於其他定向)且由此可類似解讀本文所使用之空間相對性描述詞。
根據一些實施例，記憶體電路包括耦接到第一位元線的第一讀取裝置以及耦接到第一讀取裝置的第一程式裝置。在一些實施例中，第一讀取裝置包括耦接到第一字元線的第一電晶體以及耦接到第一字元線的第二電晶體。在一些實施例中，第一程式裝置包括耦接到第二字元線的第三電晶體以及耦接到第二字元線的第四電晶體。在一些實施例中，第一電晶體及第二電晶體經配置以共享第一字元線。在一些實施例中，第三電晶體及第四電晶體經配置以共享第二字元線。
在一些實施例中，第二電晶體與第一電晶體並聯耦接。在一些實施例中，藉由耦接彼此並聯連接的第一電晶體及第二電晶體，並且共享第一字元線，第一電晶體及第二電晶體具有等效電阻，其中等效電阻低於獨立的第一電晶體及第二電晶體的電阻。由於降低了第一電晶體及第二電晶體的等效電阻，記憶體電路的讀取電流或寫入電流由此增加，從而導致記憶體電路具有與其他途徑相比改進的讀取或寫入效能。
在一些實施例中，第三電晶體與第四電晶體並聯連接。在一些實施例中，藉由耦接彼此並聯連接的第三電晶體及第四電晶體，並且共享第二字元線，第三電晶體及第四電晶體具有等效電阻，其中等效電阻低於獨立的第三電晶體及第四電晶體的電阻。由於降低了第三電晶體及第四電晶體的等效電阻，記憶體電路的讀取電流或寫入電流由此增加，從而導致記憶體電路具有與其他途徑相比改進的讀取或寫入效能。
記憶體單元
第1A圖係根據一些實施例的記憶體單元100A的電路圖。
在一些實施例中，記憶體單元100A係反熔絲記憶體單元。在一些實施例中，記憶體單元100A係熔絲記憶體單元。在一些實施例中，記憶體單元100A亦係一次可程式化(one-time programmable；OTP)記憶體單元。記憶體單元100A包括讀取電路102及程式化電路104。讀取電路 102在程式化電路104與位元線BL之間耦接。讀取電路102的端子耦接到位元線BL，以從位元線BL接收資料/向位元線BL發送資料。記憶體單元100A用以基於記憶體單元的程式化電路104的電阻來儲存邏輯「1」或邏輯「0」。其他類型的記憶體係在各個實施例的範疇內。
讀取電路102包括至少n型金屬氧化物半導體(n-type Metal-Oxide-Semiconductor；NMOS)電晶體N1或NMOS電晶體N2。程式化電路104包括至少NMOS電晶體N3或NMOS電晶體N4。在至少讀取電路102或程式化電路104中的其他電晶體或電晶體類型或者其他數量的電晶體係在本揭示的範疇內。例如，在一些實施例中，至少讀取電路102或程式化電路104包括一個或多個p型金屬氧化物半導體(p-type Metal-Oxide-Semiconductor；PMOS)電晶體。
在一些實施例中，程式化電路104中的電晶體彼此並聯耦接。例如，在一些實施例中，NMOS電晶體N1及NMOS電晶體N2彼此並聯耦接。
在一些實施例中，讀取電路102中的電晶體彼此並聯耦接。例如，在一些實施例中，NMOS電晶體N1及NMOS電晶體N2彼此並聯耦接。
NMOS電晶體N3的第一源極/汲極端子及NMOS電晶體N4的第一源極/汲極端子彼此耦接，並且進一步耦接到位元線BL。NMOS電晶體N3的閘極端子及NMOS電晶體N4的閘極端子耦接在一起，並且進一步耦接到讀取 字元線WLR。NMOS電晶體N3的第二源極/汲極端子、NMOS電晶體N4的第二源極/汲極端子、NMOS電晶體N1的第二源極/汲極端子、NMOS電晶體N2的第二源極/汲極端子中的每一者耦接在一起。
NMOS電晶體N1的第一源極/汲極端子及NMOS電晶體N2的第一源極/汲極端子彼此耦接。NMOS電晶體N1的閘極端子及NMOS電晶體N2的閘極端子耦接在一起，並且進一步耦接到程式字元線WLP。
在本揭示之實施例中的參考標記WLR指示在整個描述中的讀取字元線。在本揭示之實施例中的參考標記WLP指示在整個描述中的程式字元線。在一些實施例中，當將讀取字元線特徵表示為WLR0及WLR1時，讀取字元線WLR0及WLR1指示描述了對應記憶體單元的兩個不同的讀取字元線(例如，WLR0及WLR1)。類似地，當將程式字元線特徵表示為WLP0及WLP1時，程式字元線WLP0及WLP1指示描述了對應記憶體單元的兩個不同的程式字元線(例如，WLP0及WLP1)。
在一些實施例中，讀取字元線WLR亦被稱為「選擇字元線」、「字元線閘極線」或其他類似者。在一些實施例中，程式字元線WLP亦被稱為「程式閘極線」、「反熔絲閘極線」、「反熔絲控制線」或其他類似者。
在一些實施例中，NMOS電晶體N3及N4亦被稱為「選擇電晶體」，並且NMOS電晶體N1及N2亦被稱為「程式電晶體」。
在一些實施例中，記憶體單元100A的程式化操作包括：向位元線BL提供接地電壓(例如，0V)；向讀取字元線WLR提供選擇電壓Vdd；以及向程式字元線WLP提供程式電壓Vp。在一些實施例中，程式電壓Vp的量值大於選擇電壓Vdd的量值。
在程式化操作中，在一些實施例中，當回應於施加到讀取字元線WLR的選擇電壓Vdd及施加到位元線BL的接地電壓而開啟NMOS電晶體N3及N4時，將程式電壓Vp施加到NMOS電晶體N1及N2的閘極氧化物層(例如，如第7A圖至第7E圖示出的閘極氧化物層760)。若程式電壓Vp大於閘極氧化物層的承受電壓範圍，則斷裂NMOS電晶體N1及N2的閘極氧化物層。在一些實施例中，斷裂的閘極氧化物層經配置為具有低電阻值的電阻器。因此，記憶體單元100A產生經由開啟的NMOS電晶體N3及N4流動到位元線BL的程式電流。
在一些實施例中，在記憶體單元100A的讀取操作期間，向位元線BL提供接地電壓(例如，0V)；向讀取字元線WLR提供選擇電壓Vdd；以及向程式字元線WLP提供讀取電壓Vr。在讀取操作中，在一些實施例中，當回應於選擇電壓Vdd而開啟NMOS電晶體N3及N4時，NMOS電晶體N1及N2回應於讀取電壓Vr而產生讀取電流。因此，記憶體單元100A產生經由NMOS電晶體N3及N4流動到位元線BL的讀取電流。在一些實施例中，基於經由位元線BL流動的讀取電流的量值，耦接到記憶體單元100A的感測放 大器(未圖示)能夠正確地決定在記憶體單元100A中儲存的資料。在一些實施例中，選擇電壓Vdd的量值與讀取電壓Vr的量值相同。
讀取電路102及程式化電路104的以上實施方式係出於說明目的。讀取電路102及程式化電路104的各種其他實施方式係在本揭示之實施例的預期範疇內。例如，在一些實施例中，取決於各種製造製程，讀取電路102及程式化電路104用其他類型的MOS電晶體實施，包括例如鰭式場效電晶體(FinFET)或其他類似者。
亦出於說明目的而給出如上文針對程式化及讀取操作示出的反熔絲記憶體單元100A的配置。反熔絲記憶體單元100A的各種其他配置係在本揭示之實施例的預期範疇內。例如，在一些實施例中，向位元線BL、程式字元線WLP及讀取字元線WLR中的一或多個提供其他電壓值。
如第1A圖所示，NMOS電晶體N1及N2共享程式字元線WLP且彼此並聯連接，並且由此具有等效電阻，其中等效電阻低於獨立的NMOS電晶體N1或NMOS電晶體N2的電阻。由於NMOS電晶體N1及N2的等效電阻降低，記憶體單元100A的讀取電流IreadT由此增加，從而導致至少記憶體單元100A、記憶體單元陣列200A-200C(第2A圖至第2C圖)、記憶體單元302的陣列(第3圖)、積體電路700(第7A-7E圖)具有與其他途徑相比改進的讀取效能。
類似地，在一些實施例中，由於NMOS電晶體N1及N2的等效電阻低於獨立的NMOS電晶體N1或N2的電 阻，在寫入操作期間，向至少記憶體單元100A、記憶體單元陣列200A-200C(第2A圖至第2C圖)、記憶體單元302的陣列(第3圖)、積體電路700(第7A-7E圖)或NMOS電晶體N1及N2提供的寫入電流(未圖示)增加。在一些實施例中，藉由增加向至少記憶體單元100A、記憶體單元陣列200A-200C(第2A圖至第2C圖)、記憶體單元302的陣列(第3圖)、積體電路700(第7A-7E圖)提供的寫入電流(未圖示)導致至少記憶體單元100A、記憶體單元陣列200A-200C(第2A圖至第2C圖)、記憶體單元302的陣列(第3圖)、積體電路700(第7A-7E圖)具有與其他途徑相比改進的寫入效能。
第1B圖係根據一些實施例的記憶體單元100A的等效電路100B的示意圖。
在一些實施例中，圖示了用於記憶體單元100A的讀取操作的記憶體單元100A的等效電路100B。與第1A圖的記憶體單元100A相比，第1A圖的NMOS電晶體N2由第1B圖中的電阻器R1替代，並且第1A圖的NMOS電晶體N1由第1B圖中的電阻器R2替代。電阻器R1對應於NMOS電晶體N2的電阻，並且電阻器R2對應於NMOS電晶體N1的電阻。
與第1A圖的記憶體單元100A相比，等效電路100B進一步包括電阻器RBL。電阻器RBL對應於位元線BL的電阻。
在一些實施例中，在讀取操作期間，開啟NMOS 電晶體N3及N4，並且電阻器R1及R2(例如，NMOS電晶體N1及N2)藉由對應的NMOS電晶體N3及N4以及電阻器RBL將對應的讀取電流Iread1及Iread2傳遞到位元線BL。
電阻器R1及R2彼此並聯耦接。類似地，NMOS電晶體N3及N4彼此並聯耦接。
電阻器R1在NMOS電晶體N4的源極端子與程式字元線WLP之間耦接。讀取電流Iread1用以經由電阻R1及NMOS電晶體N4流動到節點106。
電阻器R2在NMOS電晶體N3的源極端子與程式字元線WLP之間耦接。讀取電流Iread2用以經由電阻R2及NMOS電晶體N3流動到節點106。
節點106耦接到NMOS電晶體N3及N4的汲極端子。節點106亦藉由電阻器RBL耦接到位元線BL。節點106處的讀取電流等於讀取電流Iread1及Iread2的總和或讀取電流IreadT。換言之，電阻器R1、R2以及對應的NMOS電晶體N3、N4以分流器之配置來配置。
如第1B圖所示，電阻器R1及R2共享程式字元線WLP且並聯連接，並且由此具有等效電阻Req(未標記)，其中等效電阻Req低於獨立的電阻器R1或電阻器R2的電阻。由於NMOS電晶體N1(對應電阻器R2)及N2(對應電阻器R1)的等效電阻Req減小，讀取電流IreadT由此增加，從而導致記憶體單元100A具有與其他途徑相比改進的讀取效能。
類似地，在一些實施例中，由於記憶體單元100A的等效電阻Req(未標記)低於獨立的電阻器R1或電 阻器R2的電阻，在寫入操作期間，向記憶體單元100A或NMOS電晶體N1、N2提供的寫入電流(未圖示)增加。在一些實施例中，藉由增加向記憶體單元100A提供的寫入電流(未圖示)導致記憶體單元100A具有與其他途徑相比改進的寫入效能。
記憶體單元陣列
第2A圖係根據一些實施例的記憶體單元陣列200A的電路圖。
記憶體單元陣列200A包括記憶體單元202、記憶體單元204、位元線BL0、讀取字元線WLR0、讀取字元線WLR1、程式字元線WLP0及程式字元線WLP1。
程式字元線WLP0、讀取字元線WLR0及位元線BL0類似於第1A圖的對應的程式字元線WLP、讀取字元線WLR及位元線BL，並且由此省略類似的詳細描述。程式字元線WLP1及讀取字元線WLR1類似於第1A圖的對應的程式字元線WLP及讀取字元線WLR，並且由此省略類似的詳細描述。
記憶體單元202及204彼此相鄰定位，並且耦接到不同讀取字元線以及不同程式字元線。記憶體單元202耦接到讀取字元線WLR0及程式字元線WLP0。記憶體單元204耦接到讀取字元線WLR1及程式字元線WLP1。記憶體單元202及204分別耦接到相同位元線BL0的節點206及208處。
記憶體單元202具有類似於第1A圖的記憶體單 元100A的配置，並且由此省略類似的詳細描述。換言之，NMOS電晶體N1-0、N2-0、N3-0及N4-0的連接類似於第1A圖的對應的NMOS電晶體N1、N2、N3及N4的對應連接。由此，為了簡便在本文中不進一步描述第2A圖中的NMOS電晶體N1-0、N2-0、N3-0及N4-0的連接。在一些實施例中，記憶體單元202用以儲存一個資料位元(1 Bit)。在一些實施例中，記憶體單元204用以儲存一個資料位元。
記憶體單元202包括NMOS電晶體N1-0、N2-0、N3-0及N4-0。NMOS電晶體N1-0、N2-0的閘極端子耦接到程式字元線WLP0。NMOS電晶體N3-0、N4-0的閘極端子耦接到讀取字元線WLR0。
記憶體單元204係記憶體單元100A或記憶體單元202的變化。例如，記憶體單元204係記憶體單元202關於y軸Y的鏡像。由此，NMOS電晶體N1-1、N2-1、N3-1及N4-1的連接類似於第1A圖的對應的NMOS電晶體N1、N2、N3及N4的對應連接或記憶體單元202的對應的NMOS電晶體N1-0、N2-0、N3-0及N4-0的對應連接。由此，為了簡便在本文中不進一步描述第2A圖中的NMOS電晶體N1-1、N2-1、N3-1及N4-1的連接。
記憶體單元204包括NMOS電晶體N1-1、N2-1、N3-1及N4-1。NMOS電晶體N1-1及N2-1的閘極端子耦接到程式字元線WLP1。NMOS電晶體N3-1及N4-1的閘極端子耦接到讀取字元線WLR1。
NMOS電晶體N3-0、N4-0、N3-1及N4-1中的 每一者的源極/汲極端子耦接到相同的位元線BL0。NMOS電晶體N3-0及N4-0的中每一者的源極/汲極端子彼此耦接，並且進一步耦接到位元線BL0的節點206處。NMOS電晶體N3-1及N4-1中的每一者的源極/汲極端子彼此耦接，並且進一步耦接到位元線BL0的節點208處。
記憶體單元202的NMOS電晶體N1-0、N2-0以及記憶體單元204的NMOS電晶體N1-1、N2-1係在記憶體單元陣列200A的相對側面上定位。
第2B圖係根據一些實施例的記憶體單元陣列200B的電路圖。
記憶體單元陣列200B係記憶體單元陣列200A的變化。與記憶體單元陣列200A相比，記憶體單元202’替代記憶體單元202，記憶體單元204’替代記憶體單元204，並且由此省略類似的詳細描述。
與記憶體單元202相比，記憶體單元202’不包括NMOS電晶體N2-0及N4-0。與記憶體單元204相比，記憶體單元202’進一步包括NMOS電晶體N6-1及N5-1。
在一些實施例中，NMOS電晶體N6-1、N5-1的連接類似於第2A圖的對應的NMOS電晶體N4-1、N2-1或對應的NMOS電晶體N3-1、N1-1的對應連接。由此，為了簡便在本文中不進一步描述NMOS電晶體N6-1、N5-1的連接。在一些實施例中，記憶體單元202’用以儲存一個資料位元。在一些實施例中，記憶體單元204’用以儲存一個資料位元。
如第2B圖所示，NMOS電晶體N1-1、N2-1及N5-1共享程式字元線WLP1且彼此並聯連接，並且由此具有等效電阻，其中等效電阻低於獨立的NMOS電晶體N1-1、N2-1或N5-1的電阻。由於NMOS電晶體N1-1、N2-1及N5-1的等效電阻減小，記憶體單元204’的讀取電流IreadT由此增加，從而導致記憶體單元204’具有與其他途徑相比改進的讀取效能。
類似地，在一些實施例中，由於NMOS電晶體N3-1、N4-1及N6-1的等效電阻低於獨立地NMOS電晶體N3-1、N4-1或N6-1的電阻，在寫入操作期間，向至少記憶體單元204’提供的寫入電流(未圖示)增加。在一些實施例中，藉由增加向至少記憶體單元204’提供的寫入電流(未圖示)導致至少記憶體單元204’具有與其他途徑相比改進的寫入效能。
在一些實施例中，藉由在記憶體單元202’及記憶體單元204’中具有其他數量的電晶體，記憶體單元陣列200B提供可基於應用定製的靈活配置。例如，在一些實施例中，與具有較少靈活配置的其他途徑相比，藉由不僅包括較小尺寸的記憶體單元202’，亦藉由包括具有與記憶體單元202’相比較好的讀取效能或較好的寫入效能的較大記憶體單元204’，允許可基於應用定製的混合途徑。另外，在一些實施例中，至少記憶體單元204’或記憶體單元202’包括與第2B圖所示者相比甚至更多的電晶體。在至少記憶體單元202’或記憶體單元204’中的其他電晶體或電晶體類型 或其他數量的電晶體係在本揭示之實施例的範疇內。
第2C圖係根據一些實施例的記憶體單元陣列200C的電路圖。
記憶體單元陣列200C係記憶體單元陣列200A的變化。與記憶體單元陣列200A相比，記憶體單元202”替代記憶體單元202，記憶體單元204”替代記憶體單元204，並且由此省略類似的詳細描述。
與記憶體單元204相比，記憶體單元204”不包括NMOS電晶體N2-1及N4-1。與記憶體單元202相比，記憶體單元202”進一步包括NMOS電晶體N6-0及N5-0。
在一些實施例中，NMOS電晶體N6-0、N5-0的連接類似於第2A圖的對應的NMOS電晶體N4-0、N2-0或對應的NMOS電晶體N3-0及N1-0的對應連接。由此，為了簡便在本文中不進一步描述NMOS電晶體N6-0、N5-0的連接。在一些實施例中，記憶體單元202”用以儲存一個資料位元。在一些實施例中，記憶體單元204”用以儲存一個資料位元。
如第2C圖所示，NMOS電晶體N1-0、N2-0及N5-0共享程式字元線WLP0且彼此並聯連接，並且由此具有等效電阻，其中等效電阻低於獨立的NMOS電晶體N1-0、N2-0或N5-0的電阻。由於NMOS電晶體N1-0、N2-0及N5-0的等效電阻減小，記憶體單元202”的讀取電流IreadT由此增加，從而導致記憶體單元202”具有與其他途徑相比改進的讀取效能。
類似地，在一些實施例中，由於NMOS電晶體N3-0、N4-0及N6-0的等效電阻低於獨立的NMOS電晶體N3-0、N4-0或N6-0的電阻，在寫入操作期間，向至少記憶體單元202”提供的寫入電流(未圖示)增加。在一些實施例中，藉由增加向至少記憶體單元202”提供的寫入電流(未圖示)導致至少記憶體單元202”具有與其他途徑相比改進的寫入效能。
在一些實施例中，藉由在記憶體單元202”及記憶體單元204”中具有其他數量的電晶體，記憶體單元陣列200C提供可基於應用定製的靈活配置。例如，在一些實施例中，與具有較不靈活的配置的其他途徑相比，藉由不僅包括較小尺寸的記憶體單元204”，亦藉由包括具有與記憶體單元204”相比較好的讀取效能或寫入效能的較大記憶體單元202”，允許可基於應用定製的混合途徑。另外，在一些實施例中，記憶體單元202”包括與第2C圖所示者相比甚至更多的電晶體。在至少記憶體單元202”或記憶體單元204”中的其他電晶體或電晶體類型或其他數量的電晶體係在本揭示之實施例的範疇內。
第3圖係根據一些實施例的記憶體單元陣列300的電路圖。
例如，第1A圖的記憶體單元100A可用作記憶體單元陣列300中的一或多個記憶體單元。
記憶體單元陣列300包含具有M行及N列的記憶體單元302[0,0]、302[0,1]、...、302[M-1,N-1]的陣列 (共同稱為「記憶體單元302的陣列)，其中N係對應於記憶體單元302的陣列中的列數量的正整數，並且M係對應於記憶體單元302的陣列中的行數量的正整數。記憶體單元302的陣列中的單元行在第一方向X上佈置。記憶體單元302的陣列中的單元列在第二方向Y上佈置。第二方向Y與第一方向X不同。在一些實施例中，第二方向Y垂直於第一方向X。第1A圖的記憶體單元100A可用作記憶體單元302的陣列中的一或多個記憶體單元。第2A圖至第2C圖的記憶體單元陣列200A、200B及200C可用作在記憶體單元302的陣列中的相同行中的至少一對相鄰的記憶體單元。在一些實施例中，相鄰記憶體單元係緊鄰另一記憶體單元定位的記憶體單元。在一些實施例中，相鄰記憶體單元係鄰近另一記憶體單元定位的記憶體單元。
在一些實施例中，在記憶體單元302的陣列中的每個記憶體單元302[0,0]、302[0,1]、...、302[M-1,N-1]包括耦接到對應程式字元線WLP、對應讀取字元線WLR、及對應位元線BL的第1A圖的對應的記憶體單元100A。
在記憶體單元302的陣列中的不同類型記憶體單元係在本揭示之實施例的預期範疇內。記憶體單元302的陣列的不同配置係在本揭示之實施例的預期範疇內。另外，在一些實施例中，記憶體單元302的陣列包括多組不同類型的記憶體單元。
記憶體單元陣列300進一步包括N個程式字元線WLP[0]、...WLP[N-1](共同稱為程式字元線WLP’的 集合)及N個讀取字元線WLR[0]、...WLR[N-1](共同稱為讀取字元線WLR’)。在記憶體單元302的陣列中的每列0、...、N-1藉由對應的程式字元線WLP[0]、...WLP[N-1]及對應的讀取字元線WLR[0]、...WLR[N-1]重疊。每個程式字元線WLP’或讀取字元線WLR’在第二方向Y上延伸並且係延伸超過對應的單元列(例如，列0、...、N-1)。在一些實施例中，第1A圖的程式字元線WLP可用作程式字元線WLP[0]、...WLP[N-1]中的一或多者，並且讀取字元線WLR可用作讀取字元線WLR[0]、...WLR[N-1]中的一或多者。
記憶體單元陣列300進一步包括M個位元線BL[0]、...、BL[M-1](共同稱為位元線BL’)。在記憶體單元302的陣列中的每行0、...、M-1藉由對應的位元線BL[0]、...、BL[M-1]重疊。每個位元線BL’在第一方向X上延伸並且延伸超過對應的單元行(例如，行0、...、M-1)。在一些實施例中，第1A圖的位元線BL可用作一或多個位元線BL[0]、...、BL[M-1]。在記憶體單元302的陣列中的位元線BL’、讀取字元線WLR’或程式字元線WLP’的不同配置係在本揭示之實施例的預期範疇內。
記憶體單元陣列300的其他配置係在本揭示之實施例的預期範疇內。
記憶體單元陣列的佈局設計
第4A圖至第4C圖係根據一些實施例的佈局設計400的示意圖。佈局設計400係第2A圖的記憶體單元陣列 200A的佈局圖。佈局設計400可用於製造記憶體單元陣列200A。
第4A圖係佈局設計400的示意圖。為了便於說明，在第4A圖中未標記第4B圖至第4C圖的一些標記元件。在一些實施例中，第4A圖至第4C圖包括未在第4A圖至第4C圖中圖示的額外元件。
第4B圖至第4C圖係為了便於說明而簡化的第4A圖的佈局設計400的對應部分400B-400C的示意圖。部分400B包括第4A圖的佈局設計400的一或多個特徵，包括佈局設計400的主動(OD)水平、POLY(PO)水平、金屬過度擴散(metal over diffusion；MD)水平及M0水平。部分400C對應於第4A圖的佈局設計400，但包括為了便於說明而未在第4A圖中圖示的額外標記。
佈局設計400包括在第一方向X上延伸的主動區域佈局圖案402a及402b(共同稱為「主動區域佈局圖案集合402」)。主動區域佈局圖案集合402的主動區域佈局圖案402a、402b在與第一方向X不同的第二方向Y上彼此分離。主動區域佈局圖案集合402可用於製造積體電路700對應的主動區域集合702(第7A-7B圖)。在一些實施例中，主動區域佈局圖案集合402的主動區域佈局圖案402a、402b可用於製造積體電路700的主動區域集合702(第7A-7B圖)中對應的主動區域702a、702b。在一些實施例中，主動區域佈局圖案集合402被稱為氧化物擴散(OD)區域，其中氧化物擴散區域(OD)定義積體電路700的源極或 汲極擴散區域。
在一些實施例中，主動區域佈局圖案集合402的主動區域佈局圖案402a可用於製造第2A圖的NMOS電晶體N1-0、NMOS電晶體N2-0、NMOS電晶體N3-0及NMOS電晶體N4-0中的每一者的源極及汲極區域。在一些實施例中，主動區域佈局圖案集合402的主動區域佈局圖案402b可用於製造第2A圖的NMOS電晶體N1-1、NMOS電晶體N2-1、NMOS電晶體N3-1及NMOS電晶體N4-1中的每一者的源極及汲極區域。
在一些實施例中，主動區域佈局圖案集合402位於第一佈局水平。在一些實施例中，第一佈局水平對應於佈局設計400或600(第4A-4C圖或第6圖)或積體電路700(第7A-7E圖)中的一或多者的主動水平或OD水平。
在主動區域佈局圖案集合402中的圖案的其他配置或量係在本揭示之實施例的範疇內。
佈局設計400進一步包括在第二方向Y上延伸的至少閘極佈局圖案404a、404b、404c、404d、404e或404f(共同稱為「閘極佈局圖案集合404」)。
在一些實施例中，閘極佈局圖案集合404的每個佈局圖案在第一方向X上與閘極佈局圖案集合404的相鄰佈局圖案分離達多個節距(未標記)。閘極佈局圖案集合404可用於製造積體電路700對應的閘極集合704(第7A-7E圖)。在一些實施例中，閘極佈局圖案404的集合的閘極佈局圖案404a、404b、404c、404d、404e、404f可用於製 造積體電路700的閘極集合704(第7A-7E圖)中對應的閘極704a、704b、704c、704d、704e、704f。
閘極佈局圖案集合404在第二佈局水平上定位。在一些實施例中，第二佈局水平與第一佈局水平不同。在一些實施例中，第二佈局水平對應於佈局設計400或600(第4A-4C圖或第6圖)或積體電路700(第7A-7E圖)中的一或多者的POLY層。
閘極佈局圖案集合404重疊主動區域佈局圖案集合402。主動區域佈局圖案集合402係在閘極佈局圖案集合404之下。在一些實施例中，閘極佈局圖案404a在佈局設計400的第一側面上方定位，並且閘極佈局圖案404f在與第一側面相反的佈局設計400的第二側面上方定位。在一些實施例中，閘極佈局圖案404a重疊主動區域佈局圖案402a、402b的每一者的第一側面，並且閘極佈局圖案404f重疊主動區域佈局圖案402a、402b的每一者的第二側面。
閘極佈局圖案404b可用於製造第2A圖的NMOS電晶體N1-0的閘極端子及NMOS電晶體N2-0的閘極端子。在一些實施例中，閘極佈局圖案404b可用於製造第1A圖的NMOS電晶體N1的閘極端子及NMOS電晶體N2的閘極端子。在一些實施例中，閘極佈局圖案404b可用於製造至少第1A圖的程式字元線WLP、第2A-2C圖的程式字元線WLP0或第3圖的程式字元線WLP’。
閘極佈局圖案404c可用於製造第2A圖的NMOS電晶體N3-0的閘極端子及NMOS電晶體N4-0的閘 極端子。在一些實施例中，閘極佈局圖案404c可用於製造第1A圖的NMOS電晶體N3的閘極端子及NMOS電晶體N4的閘極端子。在一些實施例中，閘極佈局圖案404c可用於製造至少第1A圖的讀取字元線WLR、第2A-2C圖的讀取字元線WLR0或第3圖的讀取字元線WLR’。
閘極佈局圖案404d可用於製造第2A圖的NMOS電晶體N3-1的閘極端子及NMOS電晶體N4-1的閘極端子。在一些實施例中，閘極佈局圖案404d可用於製造第1A圖的NMOS電晶體N3的閘極端子及NMOS電晶體N4的閘極端子。在一些實施例中，閘極佈局圖案404d可用於製造至少第1A圖的讀取字元線WLR、第2A-2C圖的讀取字元線WLR1或第3圖的讀取字元線WLR’。
閘極佈局圖案404e可用於製造第2A圖的NMOS電晶體N1-1的閘極端子及NMOS電晶體N2-1的閘極端子。在一些實施例中，閘極佈局圖案404e可用於製造第1A圖的NMOS電晶體N1的閘極端子及NMOS電晶體N2的閘極端子。在一些實施例中，閘極佈局圖案404e可用於製造至少第1A圖的程式字元線WLP、第2A-2C圖的程式字元線WLP1或第3圖的程式字元線WLP’。
在閘極佈局圖案集合404中的圖案的其他配置、其他佈局水平的佈置或量係在本揭示之實施例的範疇內。
佈局設計400進一步包括在第二方向Y上延伸的至少金屬過度擴散佈局圖案410a、410b、410c、410d 或410e(共同稱為「金屬過度擴散佈局圖案集合410」)。金屬過度擴散佈局圖案410的集合的至少一個佈局圖案重疊主動區域佈局圖案402的集合。
金屬過度擴散佈局圖案集合410可用於製造積體電路700對應的觸點集合710(第7A-7E圖)。在一些實施例中，金屬過度擴散佈局圖案集合410的金屬過度擴散佈局圖案410a、410b、410c、410d或410e可用於製造積體電路700的觸點集合710(第7A-7E圖)中對應的觸點710a、710b、710c、710d或710e。
在一些實施例中，金屬過度擴散佈局圖案集合410中的每個佈局圖案在至少第一方向X上與金屬過度擴散佈局圖案集合410的相鄰佈局圖案分離。在一些實施例中，金屬過度擴散佈局圖案集合410中的每個佈局圖案在閘極佈局圖案集合420中的一對閘極佈局圖案之間定位。例如，金屬過度擴散佈局圖案410a係在閘極佈局圖案404a與404b之間。
在一些實施例中，金屬過度擴散佈局圖案集合410位於第三佈局水平上。在一些實施例中，第三佈局水平對應於佈局設計400或600(第4A-4C圖或第6圖)或積體電路700(第7A-7E圖)中的一或多者的金屬過度擴散(MD)水平。在一些實施例中，第三佈局水平與第一佈局水平不同。在一些實施例中，第三佈局水平與第二佈局相同，並且包括MD水平及POLY水平。
在一些實施例中，金屬過度擴散佈局圖案410a 可用於製造至少第2A圖的NMOS電晶體N1-0及NMOS電晶體N2-0中的每一者的汲極端子或源極端子。在一些實施例中，金屬過度擴散佈局圖案410a可用於製造至少第1A圖的NMOS電晶體N1及NMOS電晶體N2中的每一者的汲極端子或源極端子。
在一些實施例中，金屬過度擴散佈局圖案410b可用於製造至少第2A圖的NMOS電晶體N1-0、NMOS電晶體N2-0、NMOS電晶體N3-0及NMOS電晶體N4-0中的每一者的汲極端子或源極端子。在一些實施例中，金屬過度擴散佈局圖案410b可用於製造至少第1A圖的NMOS電晶體N1、NMOS電晶體N2、NMOS電晶體N3及NMOS電晶體N4中的每一者的汲極端子或源極端子。
在一些實施例中，金屬過度擴散佈局圖案410c可用於製造至少第2A圖的NMOS電晶體N3-0、NMOS電晶體N4-0、NMOS電晶體N3-1及NMOS電晶體N4-1中的每一者的汲極端子或源極端子。在一些實施例中，金屬過度擴散佈局圖案410c可用於製造至少第1A圖的NMOS電晶體N3及NMOS電晶體N4中的每一者的汲極端子或源極端子。
在一些實施例中，金屬過度擴散佈局圖案410d可用於製造至少第2A圖的NMOS電晶體N3-1、NMOS電晶體N4-1、NMOS電晶體N1-1及NMOS電晶體N2-1中的每一者的汲極端子或源極端子。在一些實施例中，金屬過度擴散佈局圖案410d可用於製造至少第1A圖的NMOS電晶體N1、NMOS電晶體N2、NMOS電晶體N3及NMOS電晶體N4 中的每一者的汲極端子或源極端子。
在一些實施例中，金屬過度擴散佈局圖案410e可用於製造至少第2A圖的NMOS電晶體N1-1及NMOS電晶體N2-1中的每一者的汲極端子或源極端子。在一些實施例中，金屬過度擴散佈局圖案410e可用於製造至少第1A圖的NMOS電晶體N1及NMOS電晶體N2中的每一者的汲極端子或源極端子。
金屬過度擴散佈局圖案集合410中的圖案的其他配置、其他佈局水平的佈置或量係在本揭示之實施例的範疇內。
佈局設計400進一步包括在第一方向X上延伸的至少導電特徵佈局圖案420a、420b、420c或420d(後文稱為「導電特徵佈局圖案集合420」)。在一些實施例中，導電特徵佈局圖案集合420在兩個方向(例如，第一方向X或第二方向Y)上延伸。
導電特徵佈局圖案集合420可用於製造積體電路700對應的導電結構集合720(第7C-7E圖)。在一些實施例中，導電特徵佈局圖案集合420的導電特徵佈局圖案420a、420b、420c、420d可用於製造積體電路700的導電結構集合720(第7C-7E圖)中對應的導電結構720a、720b、720c、720d。在一些實施例中，導電特徵佈局圖案420a可用於製造至少第2A-2C圖的位元線BL0、第1A圖的位元線BL或第3圖的位元線BL’。
導電特徵佈局圖案集合420重疊至少閘極佈局 圖案集合404或金屬過度擴散佈局圖案集合410。導電特徵佈局圖案集合420位於第四佈局水平上。在一些實施例中，第四佈局水平與至少第一佈局水平、第二佈局水平或第三佈局水平不同。在一些實施例中，第四佈局水平對應於佈局設計400或600(第4A-4C圖或第6圖)或積體電路700(第7A-7E圖)中的一或多者的金屬零(M0)層。其他佈局水平係在本揭示的範疇內。在導電特徵佈局圖案集合420中的圖案的其他配置、其他佈局水平的佈置或量係在本揭示之實施例的範疇內。
在一些實施例中，導電特徵佈局圖案420a重疊在閘極佈局圖案集合404中的閘極佈局圖案的每一者以及在金屬過度擴散佈局圖案集合410中的金屬過度擴散佈局圖案的每一者。導電特徵佈局圖案420b重疊閘極佈局圖案404b、404c、404d及404e以及金屬過度擴散佈局圖案410b、410c及410d。導電特徵佈局圖案420c重疊閘極佈局圖案404a、404b及404c以及金屬過度擴散佈局圖案410a及410b。導電特徵佈局圖案420d重疊閘極佈局圖案404d、404e及404f以及金屬過度擴散佈局圖案410d及410e。
導電特徵佈局圖案集合420中的圖案的其他配置或量係在本揭示之實施例的範疇內。
佈局設計400進一步包括至少通孔佈局圖案430a、430b或430c(共同稱為「通孔佈局圖案集合430」)。通孔佈局圖案集合430可用於製造對應的通孔集合730(第7C-7D圖)。在一些實施例中，通孔佈局圖案集合430的通 孔佈局圖案430a、430b、430c可用於製造積體電路700的通孔集合730(第7C-7D圖)中對應的通孔730a、730b、730c。
在一些實施例中，通孔佈局圖案集合430係在導電特徵佈局圖案集合420與閘極佈局圖案集合404之間。通孔佈局圖案430a、430b、430c係在對應的導電特徵佈局圖案420b、420c、420d與對應的閘極佈局圖案404c、404b、404e之間。在一些實施例中，通孔佈局圖案430a、430b、430c位於對應的導電特徵佈局圖案420b、420c、420d重疊對應的閘極佈局圖案404c、404b、404e的位置處。
通孔佈局圖案集合430定位在佈局設計400或600(第4A-4C圖或第6圖)、或積體電路700(第7C-7D圖)中的一或多者的閘極上通孔(via over gate；VG)水平處。在一些實施例中，VG水平係在M0水平與POLY水平之間。在一些實施例中，VG水平係在第四佈局水平與第二佈局水平之間。其他佈局水平係在本揭示之實施例的範疇內。
在通孔佈局圖案集合430中的圖案的其他配置、其他佈局水平的佈置或量係在本揭示之實施例的範疇內。
佈局設計400進一步包括至少通孔佈局圖案432a(共同稱為「通孔佈局圖案集合432」)。通孔佈局圖案集合432可用於製造對應的通孔集合732(第7E圖)。在一些實施例中，通孔佈局圖案集合432的通孔佈局圖案432a 可用於製造積體電路700的通孔集合732(第7E圖)中對應的通孔732a。
在一些實施例中，通孔佈局圖案集合432係在導電特徵佈局圖案集合420與金屬過度擴散佈局圖案集合410之間。通孔佈局圖案432a係在對應的導電特徵佈局圖案420a與對應的金屬過度擴散佈局圖案410c之間。在一些實施例中，通孔佈局圖案432a位於對應的導電特徵佈局圖案420a重疊對應的金屬過度擴散佈局圖案410c的位置處。
通孔佈局圖案集合432定位在佈局設計400或600(第4A-4C圖或第6圖)、或積體電路700(第7E圖)中的一或多者的通孔過度擴散(via over diffusion；VD)水平處。在一些實施例中，VD水平係在M0水平與MD水平之間。在一些實施例中，VD水平係在第四佈局水平與第三佈局水平之間。其他佈局水平係在本揭示之實施例的範疇內。
在通孔佈局圖案集合432中的圖案的其他配置、其他佈局水平的佈置或量係在本揭示之實施例的範疇內。
佈局設計400進一步包括記憶體單元區域401及記憶體單元區域401’。
在一些實施例中，記憶體單元區域401(第4C圖)係第2A圖的記憶體單元陣列200A的記憶體單元202的佈局圖。在一些實施例中，記憶體單元區域401’(第4C圖)係第2A圖的記憶體單元陣列200A的記憶體單元204的佈局 圖。在一些實施例中，記憶體單元區域401可用於製造第2A圖的記憶體單元陣列200A的記憶體單元202。在一些實施例中，記憶體單元區域401’可用於製造第2A圖的記憶體單元陣列200A的記憶體單元204。在一些實施例中，佈局設計400的記憶體單元區域401(第4C圖)或記憶體單元區域401’(第4C圖)係第1A圖的記憶體單元100A的佈局圖。在一些實施例中，佈局設計400的記憶體單元區域401或記憶體單元區域401’可用於製造第1A圖的記憶體單元100A。
在一些實施例中，記憶體單元區域401包括可用於製造第2A圖的記憶體單元陣列200A的記憶體單元202的佈局設計400的佈局圖案。例如，在一些實施例中，記憶體單元區域401包括至少閘極佈局圖案404a、閘極佈局圖案404b、閘極佈局圖案404c、主動區域佈局圖案402a的一部分、主動區域佈局圖案402b的一部分、金屬過度擴散佈局圖案410a、金屬過度擴散佈局圖案410b、金屬過度擴散佈局圖案410c的至少一部分、通孔佈局圖案430a、通孔佈局圖案430b、通孔佈局圖案430c、通孔佈局圖案432a、導電特徵佈局圖案420a、導電特徵佈局圖案420b或導電特徵佈局圖案420c。
在一些實施例中，記憶體單元區域401’包括可用於製造第2A圖的記憶體單元陣列200A的記憶體單元204的佈局設計400的佈局圖案。例如，在一些實施例中，記憶體單元區域401’包括至少閘極佈局圖案404d、閘極佈局圖案404e、閘極佈局圖案404f、主動區域佈局圖案402a的另 一部分、主動區域佈局圖案402b的另一部分、金屬過度擴散佈局圖案410d、金屬過度擴散佈局圖案410e、金屬過度擴散佈局圖案410e的至少一部分、通孔佈局圖案430c、通孔佈局圖案432a、導電特徵佈局圖案420a、導電特徵佈局圖案420b或導電特徵佈局圖案420d。
記憶體單元區域401包括區域406a及406b。在一些實施例中，區域406a包括可用於製造第2A圖的記憶體單元202的NMOS電晶體N1-0及NMOS電晶體N3-0的佈局設計400的佈局圖案。在一些實施例中，區域406b包括可用於製造第2A圖的記憶體單元202的NMOS電晶體N2-0及NMOS電晶體N4-0的佈局設計400的佈局圖案。
在一些實施例中，區域406a包括至少閘極佈局圖案404a、閘極佈局圖案404b、閘極佈局圖案404c、主動區域佈局圖案402a的一部分、金屬過度擴散佈局圖案410a、金屬過度擴散佈局圖案410b、金屬過度擴散佈局圖案410c的至少一部分、通孔佈局圖案430a、通孔佈局圖案432a、導電特徵佈局圖案420a或導電特徵佈局圖案420b。
在一些實施例中，區域406b包括至少閘極佈局圖案404a、閘極佈局圖案404b、閘極佈局圖案404c、主動區域佈局圖案402b的一部分、金屬過度擴散佈局圖案410a、金屬過度擴散佈局圖案410b、金屬過度擴散佈局圖案410c的至少一部分、通孔佈局圖案430b、通孔佈局圖案432a、導電特徵佈局圖案420a或導電特徵佈局圖案420c。
記憶體單元區域401’包括區域408a及408b。 在一些實施例中，區域408a包括可用於製造第2A圖的記憶體單元204的NMOS電晶體N3-1及NMOS電晶體N1-1的佈局設計400的佈局圖案。在一些實施例中，區域408b包括可用於製造第2A圖的記憶體單元204的NMOS電晶體N2-1及NMOS電晶體N4-1的佈局設計400的佈局圖案。
在一些實施例中，區域408a包括閘極佈局圖案404d、閘極佈局圖案404e、閘極佈局圖案404f、主動區域佈局圖案402a的另一部分、金屬過度擴散佈局圖案410d、金屬過度擴散佈局圖案410e、金屬過度擴散佈局圖案410e的至少一部分、通孔佈局圖案432a、導電特徵佈局圖案420a或導電特徵佈局圖案420b。
在一些實施例中，區域408b包括閘極佈局圖案404d、閘極佈局圖案404e、閘極佈局圖案404f、主動區域佈局圖案402b的另一部分、金屬過度擴散佈局圖案410d、金屬過度擴散佈局圖案410e、金屬過度擴散佈局圖案410e的至少一部分、通孔佈局圖案430c、通孔佈局圖案432a、導電特徵佈局圖案420a或導電特徵佈局圖案420d。
在佈局設計400中的圖案的其他配置、其他佈局水平的佈置或量係在本揭示之實施例的範疇內。例如，在一些實施例中，佈局設計400可以經修改為在佈局設計400的記憶體單元區域401內包括其他數量的至少區域406a或區域406b(例如，參見第5A圖至第5C圖)。類似地，在一些實施例中，佈局設計400可以經修改為包括在佈局設計400的記憶體單元區域401’內其他數量的至少區域408a或 區域408b(例如，參見第5A圖至第5C圖)。
第5A圖至第5C圖係根據一些實施例的佈局設計的示意圖。
第5A圖係根據一些實施例的記憶體單元的佈局設計500A的示意圖。第5B圖係根據一些實施例的記憶體單元的佈局設計500B的示意圖。第5C圖係根據一些實施例的記憶體單元的佈局設計500C的示意圖。為了便於說明，第5A圖至第5C圖包括未圖示的額外元件。
佈局設計500A係第4A圖至第4C圖的佈局設計400的另一說明。例如，與第4A圖至第4C圖的佈局設計400相比，佈局設計500A類似於佈局設計400，但為了便於說明，在佈局設計500A中未圖示第4A圖至第4C圖的佈局圖案。佈局設計500A包括記憶體單元區域502及記憶體單元區域504。在一些實施例中，記憶體單元區域502及504類似於對應的記憶體單元區域401及401’，並且由此省略類似的詳細描述。在一些實施例中，在記憶體單元區域502中的區域(506a、506b)的數量等於在記憶體單元區域504中的區域(508a、508b)的數量。
記憶體單元區域502包括區域506a及區域506b。在一些實施例中，區域506a及506b類似於對應的區域406a及406b，並且由此省略類似的詳細描述。在一些實施例中，區域506a及區域506b中的每一者包括對應的程式電晶體區域MNP及對應的讀取電晶體區域MNR。
如第5A圖所示，記憶體單元區域502係可用於 製造記憶體單元202(第2A圖)的佈局設計的一部分，此記憶體單元用以儲存1個資料位元(1 bit)，並且具有2個程式電晶體(MNP或NMOS電晶體N1-0、N2-0)及2個讀取電晶體(MNR或NMOS電晶體N3-0、N4-0)。
記憶體單元區域504包括區域508a及區域508b。在一些實施例中，區域508a及508b類似於對應的區域408a及408b，並且由此省略類似的詳細描述。在一些實施例中，區域508a及區域508b中的每一者包括對應的程式電晶體區域MNP及對應的讀取電晶體區域MNP。
如第5A圖所示，記憶體單元區域504係可用於製造記憶體單元204(第2A圖)的佈局設計的一部分，其中記憶體單元204用以儲存1個資料位元，並且具有2個程式電晶體(MNP或NMOS電晶體N1-1及N2-1)及2個讀取電晶體(MNR或NMOS電晶體N3-1及N4-1)。
在一些實施例中，在至少區域506a、506b、508a或508b中的程式電晶體區域MNP的數量等於在至少區域506a、506b、508a或508b中的讀取電晶體區域MNR的數量。在一些實施例中，在至少區域506a、506b、508a或508b中的程式電晶體區域MNP的數量與在至少區域506a、506b、508a或508b中的讀取電晶體區域MNR的數量不同。
在一些實施例中，在至少區域506a、506b、508a或508b中的程式電晶體區域MNP的數量等於在區域506a、506b、508a或508b的另一個中的程式電晶體區域 MNP的數量。在一些實施例中，在至少506a、506b、508a或508b中的程式電晶體區域MNP的數量與在區域506a、506b、508a或508b的另一個中的程式電晶體區域MNP的數量不同。
在一些實施例中，在至少區域506a、506b、508a或508b中的讀取電晶體區域MNR的數量等於在區域506a、506b、508a或508b的另一個中的讀取電晶體MNR的數量。在一些實施例中，在至少區域506a、506b、508a或508b中的讀取電晶體區域MNR的數量與在區域506a、506b、508a或508b的另一個中的讀取電晶體區域MNR的數量不同。
第5B圖係根據一些實施例的記憶體單元陣列200B的佈局設計500B的示意圖。
在一些實施例中，佈局設計500B示出了在記憶體單元區域502’中的區域(506a’)的數量與在記憶體單元區域504’中的區域(508a’、508b’、508c’)的數量不同。在一些實施例中，在記憶體單元區域502’中的區域(506a’)的數量小於在記憶體單元區域504’中的區域(508a’、508b’、508c’)的數量。在一些實施例中，在記憶體單元區域502’中的區域(506a’)的數量大於在記憶體單元區域504’中的區域(508a’、508b’、508c’)的數量。
在一些實施例中，藉由在記憶體單元區域502’及記憶體單元504’中具有其他數量的區域，佈局設計500B提供與其他途徑相比更靈活的設計。
佈局設計500B係第4A圖至第4C圖的佈局設計400及第5A圖的佈局設計500A的變化。與佈局設計500A相比，記憶體單元區域502’替代記憶體單元區域502，記憶體單元區域504’替代記憶體單元區域504，並且由此省略類似的詳細描述。
記憶體單元區域502’包括區域506a’。區域506a’係第5A圖的區域506a的變化。在一些實施例中，區域506a’類似於區域506a或區域406a，並且由此省略類似的詳細描述。
如第5B圖所示，記憶體單元區域502’係可用於製造記憶體單元的佈局設計的一部分，其中記憶體單元類似於第2B圖的記憶體單元陣列200B的記憶體單元202’，其中記憶體單元用以儲存1個資料位元，並且具有1個程式電晶體(MNP或NMOS電晶體N1-0)及1個讀取電晶體(MNR或NMOS電晶體N3-0)。
其他數量的區域係在本揭示之實施例的範疇內。例如，在一些實施例中，記憶體單元區域502’包括與1個區域(例如，區域506a’)不同的區域數量。
記憶體單元區域504’包括區域508a’、區域508b’、區域508c’。區域508a’及508b’係第5A圖的對應區域508a及508b的變化。在一些實施例中，區域508a’類似於區域508a或408a，區域508b’類似於區域508b或408b，區域508c’類似於區域508a或508b，並且由此省略類似的詳細描述。
如第5B圖所示，記憶體單元區域504’係可用於製造記憶體單元204’的佈局設計的一部分，此記憶體單元用以儲存1個資料位元，並且具有3個程式電晶體(MNP或NMOS電晶體N1-1、N2-1、N5-1)及3個讀取電晶體(MNR或NMOS電晶體N3-1、N4-1、N6-1)。
其他數量的區域係在本揭示之實施例的範疇內。例如，在一些實施例中，記憶體單元區域504’包括與3個區域(例如，區域508a’、區域508b'及區域508c’)不同的區域數量。
在一些實施例中，區域506a’、508a’、508b’及508c’中的每一者包括對應的程式電晶體區域MNP及對應的讀取電晶體區域MNP。
在一些實施例中，在至少區域506a’、508a’、508b’或508c’中的程式電晶體區域MNP的數量或讀取電晶體區域MNR的數量可以類似於上文針對第5A圖的描述來調節，並且由此為了簡便而省略。
第5C圖係根據一些實施例的記憶體單元陣列200C的佈局設計500C的示意圖。
佈局設計500B係第5B圖的佈局設計500B的變化。在一些實施例中，佈局設計500C示出了在記憶體單元區域502”中的區域(例如，506a”、506b”、506c”)的數量大於在記憶體單元區域504”中的區域(508a”)的數量，並且由此為了簡便而省略類似的詳細描述。
與佈局設計500A相比，記憶體單元區域502” 替代記憶體單元區域502，記憶體單元區域504”替代記憶體單元區域504，區域506a”、506b”替代對應區域506a、506b，區域508a”替代區域508a，區域506c”類似於區域502a，並且由此省略類似的詳細描述。
在一些實施例中，藉由在記憶體單元區域502”及記憶體單元區域504”中具有其他數量的區域，佈局設計500C提供與其他途徑相比更靈活的設計。
在佈局設計500A、500B或500C中的其他配置、其他佈局水平的佈置或量係在本揭示之實施例的範疇內。
第6圖係根據一些實施例的佈局設計600的示意圖。
在一些實施例中，第6圖的佈局設計600示出了包括可用於製造相同行中的4個相鄰記憶體單元的一對相鄰佈局設計(例如，第一佈局設計602、第二佈局設計604)。
佈局設計600A係第4A圖至第4C圖的佈局設計400的變化。例如，與第4A圖至第4C圖的佈局設計400相比，佈局設計600包括額外的佈局設計(例如，第二佈局設計604)。為了便於說明，第6圖包括未圖示的額外元件。
佈局設計600包括第一佈局設計602、第二佈局設計604及閘極佈局圖案606。
在一些實施例中，第一佈局設計602對應於第4A圖至第4C圖的佈局設計400，並且由此省略類似的詳細描述。
在一些實施例中，第二佈局設計604類似於第一佈局設計602，並且由此省略類似的詳細描述。例如，在一些實施例中，第二佈局設計602係關於x軸旋轉的佈局設計602的鏡像。
閘極佈局圖案606類似於至少第4A圖至第4C圖的閘極佈局圖案集合404的閘極佈局圖案，並且由此省略類似的詳細描述。閘極佈局圖案606在第一佈局設計602與第二佈局設計604之間定位。
在一些實施例中，佈局設計600可用於製造在相同行中定位的記憶體單元陣列300中的4個相鄰記憶體單元。例如，在一些實施例中，第一佈局設計602可用於製造記憶體單元302[0,0]及302[0,1]，並且第二佈局設計604可用於製造記憶體單元302[0,2]及302[0,3]。在一些實施例中，第一佈局設計602可用於製造除了記憶體單元陣列300中的記憶體單元302[0,0]及302[0,1]之外的記憶體單元，並且第二佈局設計604可用於製造除了記憶體單元陣列300中的記憶體單元302[0,2]及302[0,3]之外的記憶體單元。
在佈局設計600中的其他配置、其他佈局水平的佈置或量係在本揭示之實施例的範疇內。
積體電路
根據一些實施例，第7A圖、第7B圖、第7C圖、第7D圖及第7E圖係根據一些實施例的積體電路700的橫截面圖。第7A圖係對應於由第4C圖中平面A-A’交叉的佈局設 計400的積體電路700的橫截面圖，第7B圖係對應於由第4C圖中平面B-B’交叉的佈局設計400的積體電路700的橫截面圖，第7C圖係對應於由第4C圖中平面C-C’交叉的佈局設計400的積體電路700的橫截面圖，第7D圖係對應於由第4C圖中平面D-D’交叉的佈局設計400的積體電路700的橫截面圖，並且第7E圖係對應於由第4C圖中平面E-E’交叉的佈局設計400的積體電路700的橫截面圖。積體電路700藉由佈局設計400或600製造。
給予與第1A圖至第1B圖、第2A圖至第2C圖、第3圖、第4A圖至第4C圖、第5A圖至第5C圖及第6圖中的一或多者的彼等相同或類似的部件相同元件符號，並且因此省略其詳細描述。
藉由佈局設計400或600製造積體電路700。包括對準(alignment)、長度及寬度的結構關係、以及第7A圖至第7E圖的積體電路700的配置係類似於第1A圖的記憶體單元100A的結構關係及配置、第2A圖至第2C圖的記憶體單元陣列200A-200C、第3圖的記憶體單元陣列300、第4A圖至第4C圖的佈局設計400、第5A圖至第5C圖的佈局設計500A-500C、以及第6圖的佈局設計600，並且為了簡便將不在第1A圖、第2A圖至第2C圖、第3圖、第4A圖至第4C圖或第5A圖至第5C圖中的每一者中描述。
積體電路700包括至少阱區域702a中的主動區域712a、712b、712c、712d或712e(共同稱為「主動區域集合712」)。在一些實施例中，阱區域702a係在基板750 中。在一些實施例中，基板750包括矽基板或任何其他可用半導體材料的基板。在一些實施例中，阱區域702a包括p型摻雜劑或n型摻雜劑。
主動區域集合712在第二方向Y上延伸並且位於積體電路700的第一佈局水平上。主動區域集合712中的每個主動區域在第一方向X上彼此分離。在一些實施例中，積體電路700的主動區域集合712被稱為氧化物定義(oxide definition；OD)區域，其中OD區域定義積體電路700的源極或汲極擴散區域。在一些實施例中，主動區域集合712包括阱區域702a(例如，p型)中的n型摻雜劑，並且對應於第2A圖的NMOS電晶體N2-0、N2-1、N4-0或N4-1的源極或汲極區域。在一些實施例中，主動區域集合712包括阱區域702a(例如，n型)中的p型摻雜劑，並且對應於PMOS電晶體(未圖示)的源極或汲極區域，其中PMOS電晶體類似於第2A圖的NMOS電晶體N2-0、N2-1、N4-0或N4-1的。主動區域集合712的其他量或配置係在本揭示之實施例的範疇內。
積體電路700包括至少阱區域702b中的主動區域714a、714b、714c、714d或714e(共同稱為「主動區域集合714」)。在一些實施例中，阱區域702b係在基板750中。在一些實施例中，阱區域702b包括n型摻雜劑或p型摻雜劑。
主動區域集合714在第二方向Y上延伸，並且位於積體電路700的第一佈局水平上。主動區域集合714中的 每個主動區域在第一方向X上彼此分離。在一些實施例中，積體電路700的主動區域集合714被稱為OD區域，其中OD區域定義積體電路700的源極或汲極擴散區域。在一些實施例中，主動區域714的集合包括阱區域702b(例如，p型)中的n型摻雜劑，並且對應於第2A-2C圖的NMOS電晶體N1-0、N1-1、N3-0或N3-1的源極或汲極區域。在一些實施例中，主動區域集合714包括阱區域702b(例如，n型)中的p型摻雜劑，並且對應於PMOS電晶體(未圖示)的源極或汲極區域，其中PMOS電晶體類似於第2A-2C圖的NMOS電晶體N1-0、N1-1、N3-0或N3-1。主動區域集合714的其他量或配置係在本揭示之實施例的範疇內。
積體電路700進一步包括至少在第一方向X上延伸的閘極氧化物層760。在一些實施例中，閘極氧化物層760覆蓋阱區域750的頂表面。在一些實施例中，閘極氧化物層760包括絕緣材料、介電材料或其他類似者。
積體電路700進一步包括至少在第二方向Y上延伸並重疊至少閘極氧化物層760的閘極704a、704b、704c、704d、704e或704f(共同稱為「閘極集合704」)，並且位於積體電路700的第二佈局水平上。在一些實施例中，閘極集合704重疊主動區域集合712及714。
閘極集合704的每個閘極在第二方向Y上與閘極集合404的相鄰閘極分離達多個節距(未圖示)。
閘極704b對應於第2A圖的NMOS電晶體N1-0及N2-0的閘極。閘極704c對應於第2A圖的NMOS電晶體 N3-0及N4-0的閘極。閘極704d對應於第2A圖的NMOS電晶體N3-1及N4-1的閘極。閘極704e對應於第2A圖的NMOS電晶體N1-1及N2-1的閘極。在一些實施例中，至少閘極704a或704f經配置為虛設閘極作為虛設電晶體的一部分。在一些實施例中，虛設電晶體係非功能電晶體。
在一些實施例中，閘極704b係至少第1A圖的程式字元線WLP、第2A-2C圖的程式字元線WLP0或第3圖的程式字元線WLP’。在一些實施例中，閘極704c係至少第1A圖的讀取字元線WLR、第2A-2C圖的讀取字元線WLR0或第3圖的讀取字元線WLR’。在一些實施例中，閘極704d係至少第1A圖的讀取字元線WLR、第2A-2C圖的讀取字元線WLR1或第3圖的讀取字元線WLR’。在一些實施例中，閘極704e係至少第1A圖的程式字元線WLP、第2A-2C圖的程式字元線WLP1或第3圖的程式字元線WLP’。
閘極集合704的其他量或配置係在本揭示之實施例的範疇內。
積體電路700進一步包括至少在第二方向Y上延伸並重疊主動區域集合712及714的觸點710a、710b、710c、710d或710e(共同稱為「觸點集合710」)、，並且位於積體電路700的第三佈局水平上。
在一些實施例中，觸點集合710的觸點710a、710b、710c、710d、710e中的每一者在至少第一方向X上與觸點集合710的相鄰觸點分離。
在一些實施例中，觸點710a電氣耦接主動區域 712a及714a。在一些實施例中，觸點710a係NMOS電晶體N1-0的源極或汲極端子以及第2A圖的NMOS電晶體N2-0的源極或汲極端子。
在一些實施例中，觸點710b電氣耦接主動區域712b及714b。在一些實施例中，觸點710b係第2A圖的NMOS電晶體N1-0的源極或汲極端子、NMOS電晶體N2-0的源極或汲極端子、NMOS電晶體N3-0的源極或汲極端子或者NMOS電晶體N4-0的源極或汲極端子。
在一些實施例中，觸點710c電氣耦接主動區域712c及714c。在一些實施例中，觸點710c係第2A圖的NMOS電晶體N3-1的源極或汲極端子、NMOS電晶體N4-1的源極或汲極端子、NMOS電晶體N3-0的源極或汲極端子或者NMOS電晶體N4-0的源極或汲極端子。
在一些實施例中，觸點710d電氣耦接主動區域712d及714d。在一些實施例中，觸點710d係第2A圖的NMOS電晶體N3-1的源極或汲極端子、NMOS電晶體N4-1的源極或汲極端子、NMOS電晶體N1-1的源極或汲極端子或者NMOS電晶體N2-1的源極或汲極端子。
在一些實施例中，觸點710d電氣耦接主動區域712d及714d。在一些實施例中，觸點710d係第2A圖的NMOS電晶體N2-1的源極或汲極端子或NMOS電晶體N1-1的源極或汲極端子。
觸點集合710的其他量或配置係在本揭示之實施例的範疇內。
積體電路700進一步包括在至少第一方向X上延伸的至少導電結構720a、720b、720c或720d(共同稱為「導電結構集合720」)。導電結構集合720位於第四佈局水平上。在一些實施例中，積體電路700的第四佈局水平係金屬零(M0)水平。在一些實施例中，M0水平在至少積體電路700的主動區域、POLY水平或MD水平之上。其他佈局水平係在本揭示之實施例的範疇內。
在一些實施例中，導電結構720a係至少第2A-2C圖的位元線BL0、第1A圖的位元線BL或第3圖的位元線BL’。
導電結構集合720重疊至少閘極集合704或觸點集合710。在一些實施例中，導電結構圖案720a重疊閘極佈局圖案集合404中的每個閘極以及觸點集合710中的每個觸點。
導電結構720b重疊閘極704b、704c、704d及704e以及觸點710b、710c及710d。導電結構720c重疊閘極704a、704b及704c以及觸點710a及710b。導電結構720d重疊閘極704d、704e及704f以及觸點710d及710e。
導電結構集合720的其他量或配置係在本揭示之實施例的範疇內。
積體電路700進一步包括至少在第三方向Z上延伸的通孔730a、730b或730c(共同稱為「通孔集合730」)。
在一些實施例中，通孔730集合將導電結構集合720中的至少一個導電結構電氣耦接到閘極704集合中的 至少一個閘極。
在一些實施例中，通孔集合730係在導電結構集合720與閘極集合704之間。通孔730a、730b、730c係在對應導電結構720b、720c、720d與對應閘極704c、704b、704e之間。在一些實施例中，通孔730a、730b、730c位於對應導電結構720b、720c、720d重疊對應閘極704c、704b、704e的位置處。
通孔集合730在積體電路700的VG水平處定位。其他佈局水平係在本揭示之實施例的範疇內。
在一些實施例中，導電結構720b、720c、720d藉由對應通孔730a、730b、730c電氣耦接到對應閘極704c、704b、704e。
在通孔集合730中的其他配置、其他佈局水平的佈置或量係在本揭示之實施例的範疇內。
積體電路700進一步包括至少在第三方向Z上延伸的通孔732a(共同稱為「通孔集合732」)。
在一些實施例中，通孔集合732將導電結構集合720中的至少一個導電結構電氣耦接到觸點集合710中的至少一個觸點。在一些實施例中，導電結構720a藉由通孔732a電氣耦接到觸點710c。
在一些實施例中，通孔集合732係在導電結構集合720與觸點集合710之間。通孔732a係在導電結構720a與觸點710c之間。在一些實施例中，通孔732a位於導電結構720a重疊觸點710c的位置處。
通孔集合732在積體電路700的VD水平處定位。其他佈局水平係在本揭示之實施例的範疇內。
在通孔732的集合中的通孔的其他配置、其他佈局水平的佈置或量係在本揭示之實施例的範疇內。
在一些實施例中，至少閘極704a、閘極704b、閘極704c、主動區域712a、主動區域712b、主動區域712c的一部分、主動區域714a、主動區域714b、主動區域714c的一部分、觸點710a、觸點710b、觸點710c的一部分、通孔730a、通孔730b、通孔730c、通孔732a、導電結構720a、導電結構720b或導電結構720c係記憶體單元790a的部分。
在一些實施例中，至少閘極704d、閘極704e、閘極704f、主動區域712c的一部分、主動區域712d、主動區域712e、主動區域714c的一部分、主動區域714d、主動區域714e、觸點710c的一部分、觸點710d、觸點710e、通孔730c、通孔732a、導電結構720a或導電結構720d係記憶體單元790b的一部分。
在一些實施例中，記憶體單元790a及790b類似於第2A圖的對應記憶體單元202及204、或第3圖的對應記憶體單元302[0,0]及302[0,1]，並且由此省略類似的詳細描述。
方法
第8圖係根據一些實施例的形成或製造記憶體電路的方法800的流程圖。應理解，額外操作可在第8圖中描繪的方法800之前、期間、及/或之後執行，並且一些其 他操作僅可在本文中簡單描述。在一些實施例中，方法800可用於形成記憶體電路(諸如記憶體單元100A(第1A圖)、記憶體單元陣列200A-200C(第2A圖至第2C圖)或單元302(第3圖)的陣列中的至少一個記憶體單元)或積體電路，諸如積體電路700(第7A-7E圖)。在一些實施例中，方法800可用於形成積體電路，其中積體電路具有與佈局設計400(第4A-4C圖)或600(第6圖)、或者佈局設計500A-500C(第5A圖至第5C圖)中的一或多者類似的結構關係。
在方法800的操作802中，產生記憶體電路的佈局設計。操作802藉由處理裝置(例如，處理器1002(第10圖))執行，其中處理裝置用以執行產生佈局設計的指令。在一些實施例中，方法800的佈局設計包括佈局設計400或600中的一或多者。在一些實施例中，本揭示之實施例中的佈局設計包括類似於第5A圖至第5C圖的特徵。在一些實施例中，本揭示之實施例中的佈局設計係呈圖像資料庫系統(GDSII)檔案格式。
在方法800的操作804中，記憶體電路基於佈局設計製造。在一些實施例中，方法800的操作804包含基於佈局設計製造至少一個遮罩以及基於至少一個遮罩製造記憶體電路。
在一些實施例中，佈局設計400、500A-500C或600係標準單元。在一些實施例中，不執行操作802或804中的一或多者。
第9圖係根據一些實施例的產生積體電路的佈局設計的方法900的流程圖。應理解，額外操作可在第9圖中描繪的方法900之前、期間、及/或之後執行，並且一些其他製程僅可在本文中簡單描述。在一些實施例中，方法900係方法800的操作802的實施例。在一些實施例中，方法900可用於產生記憶體電路(例如，記憶體單元100A、記憶體單元陣列200A-200C、記憶體單元陣列300的單元302的陣列的至少一個記憶體單元、或積體電路(例如，積體電路700)的佈局設計400、500A-500C或600中的一或多者佈局圖案。
在方法900的操作902中，產生或放置第一程式裝置佈局。在一些實施例中，第一程式裝置佈局包括至少區域406a、406b、408a或408b。在一些實施例中，產生第一程式裝置佈局包含：產生第一電晶體佈局設計，其中第一電晶體佈局設計對應於製造第一程式裝置的第一電晶體；以及產生第二電晶體佈局設計，其中第二電晶體佈局設計對應於製造第一程式裝置的第二電晶體。在一些實施例中，操作902的第一程式裝置的第一電晶體包括至少NMOS電晶體N1-0、N2-0、N1-1或N2-1。在一些實施例中，方法900的第一電晶體及第二電晶體經配置以共享第一閘極並且彼此並聯耦接。在一些實施例中，操作902針對每個區域(406a、406b、408a、408b)重複執行，其中區域具有如第4A圖至第4C圖所示的電晶體佈局設計。在一些實施例中，操作902針對其他程式裝置佈局重複執行，其中程式裝 置佈局具有如第4A圖至第4C圖所示的對應電晶體佈局設計。
在方法900的操作904中，產生或放置第一讀取裝置佈局。在一些實施例中，第一讀取裝置佈局包括至少區域406a、406b、408a或408b。在一些實施例中，產生第一讀取裝置佈局包含：產生第三電晶體佈局設計，其中第三電晶體佈局設計對應於製造第一讀取裝置的第三電晶體；以及產生第四電晶體佈局設計，其中第四電晶體佈局設計對應於製造第一讀取裝置的第四電晶體。在一些實施例中，操作904的第一讀取裝置的第三電晶體包括至少NMOS電晶體N3-0、N4-0、N3-1或N4-1。在一些實施例中，方法900的第三電晶體及第四電晶體經配置以共享第二閘極並且彼此並聯耦接。在一些實施例中，第一讀取裝置佈局鄰近第一讀取裝置佈局。在一些實施例中，操作904針對每個區域(406a、406b、408a、408b)重複執行，其中區域具有如第4A圖至第4C圖所示的電晶體佈局設計。在一些實施例中，操作904針對其他程式裝置佈局重複執行，其中程式裝置佈局具有如第4A圖至第4C圖所示的對應電晶體佈局設計。
在一些實施例中，至少操作902或904進一步包含產生或放置在第一方向X上延伸的第一主動區域佈局圖案及第二主動區域佈局圖案；第一主動區域佈局圖案及第二主動區域佈局圖案位於第一佈局水平上；以及第一主動區域佈局圖案及第二主動區域佈局圖案在第二方向Y上彼此分 離。在一些實施例中，操作902或904的第一主動區域佈局圖案包括主動區域佈局圖案402a或402b。在一些實施例中，操作902或904的第二主動區域佈局圖案包括主動區域佈局圖案402a或402b。
在方法900的操作906中，在佈局設計400或600上產生或放置第一字元線佈局圖案。在一些實施例中，第一字元線佈局圖案包括閘極佈局圖案集合402中的至少一者。
在方法900的操作908中，在佈局設計400或600上產生或放置第二字元線佈局圖案。在一些實施例中，第二字元線佈局圖案包括閘極佈局圖案集合402的至少一者。
在方法900的操作910中，在佈局設計400或600上產生或放置位元線佈局圖案。在一些實施例中，位元線佈局圖案包括導電特徵佈局圖案集合420的至少一者。在一些實施例中，操作910包含產生或放置導電特徵佈局圖案的集合。在一些實施例中，操作910的導電特徵佈局圖案的集合包括導電特徵佈局圖案集合420。
在方法900的操作912中，在佈局設計400或600上產生或放置通孔佈局圖案的集合。在一些實施例中，通孔佈局圖案的集合包括通孔佈局圖案集合430或432的中的至少一者。
在方法900的操作914中，在佈局設計400或600上產生或放置金屬過度擴散佈局圖案的集合。在一些實 施例中，金屬過度擴散佈局圖案的集合包括金屬過度擴散佈局圖案集合410中的至少一者。
在一些實施例中，不執行操作902、904、906、908、910、912及914中的一或多者。
方法800-900的操作中的一或多者藉由處理裝置執行，其中處理裝置用以執行製造記憶體電路(諸如記憶體單元100A、記憶體單元陣列200A-200C或記憶體單元陣列300的單元302的陣列的至少一個記憶體單元)或積體電路(諸如積體電路700)的指令。
在一些實施例中，使用與在方法800-900中不同的一或多個操作中使用者相同的處理裝置執行方法800-900中的一或多個操作。在一些實施例中，與用於執行方法800-900中不同的一或多個操作者不同的處理裝置用於執行方法800-900中的一或多個操作。
第10圖係根據一些實施例的用於設計及製造IC佈局設計的系統1000的示意圖。在一些實施例中，系統1000產生或放置本文描述的一或多個IC佈局設計。在一些實施例中，系統1000基於本文描述的一或多個IC佈局設計製造一或多個IC。系統1000包括硬體處理器1002以及用電腦程式碼1006(亦即，可執行指令集合)編碼(亦即，儲存)的非暫時性電腦可讀取儲存媒體1004。電腦可讀取儲存媒體1004經配置為用於與製造機器對接來產生積體電路。處理器1002藉由匯流排1008電氣耦接到電腦可讀取儲存媒體1004。處理器1002亦藉由匯流排1008電氣耦接到 I/O界面1010。網路界面1012亦藉由匯流排1008電氣連接到處理器1002。網路界面1012連接到網路1014，使得處理器1002及電腦可讀取儲存媒體1004能夠經由網路1014連接到外部元件。處理器1002用以執行在電腦可讀取儲存媒體1004中編碼的電腦程式碼1006，以便導致系統1000可用於執行方法800或900中描述的操作的一部分或全部。
在一些實施例中，處理器1002係中央處理單元(CPU)、多處理器、分散式處理系統、特殊應用積體電路(ASIC)及/或適宜的處理單元。
在一些實施例中，電腦可讀取儲存媒體1004係電子、磁性、光學、電磁、紅外及/或半導體系統(或者設備或裝置)。例如，電腦可讀取儲存媒體1004包括半導體或固態記憶體、磁帶、可移除電腦磁碟、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、剛性磁碟及/或光碟。在使用光碟的一些實施例中，電腦可讀取儲存媒體1004包括壓縮磁碟-唯讀記憶體(CD-ROM)、壓縮磁碟-讀/寫(CD-R/W)及/或數位視訊光碟(DVD)。
在一些實施例中，儲存媒體1004儲存電腦程式碼1006，其中電腦程式碼1006用以導致系統1000執行方法800或900。在一些實施例中，儲存媒體1004亦儲存執行方法800或900所需的資訊以及在執行方法800或900期間產生的資訊，諸如佈局設計1016及使用者界面1018以及製造單元1020及/或可執行指令集以執行方法800或900的操作。在一些實施例中，佈局設計1016包含佈局設計400或 600的一或多個佈局圖案。
在一些實施例中，儲存媒體1004儲存用於與製造機器對接的指令(例如，電腦程式碼1006)。指令(例如，電腦程式碼1006)使處理器1002能夠產生可由製造機器讀取的製造指令，以在製造製程期間有效地實施方法800或900。
系統1000包括I/O界面1010。I/O界面1010耦接到外部電路系統。在一些實施例中，I/O界面1010包括用於將資訊及命令通訊到處理器1002的鍵盤、小鍵盤、滑鼠、軌跡球、軌跡板及/或游標方向鍵。
系統1000亦包括耦接到處理器1002的網路界面1012。網路界面1012允許系統1000與網路1014通訊，其中一或多個其他電腦系統連接到網路1014。網路界面1012包括：無線網路界面，諸如BLUETOOTH、WIFI、WIMAX、GPRS、或WCDMA；以及線網路界面，諸如ETHERNET、USB、或IEEE-13104。在一些實施例中，方法800或900在兩個或多個系統1000中實施，並且資訊(諸如佈局設計、使用者界面及製造單元)在不同系統1000之間藉由網路1014交換。
系統1000用以經由I/O界面1010或網路界面1012接收關於佈局設計的資訊。藉由匯流排1008將資訊傳遞到處理器1002，用以決定用於產生IC(例如，記憶體單元100A、記憶體單元陣列200A-200C、記憶體單元陣列300的單元302的陣列的至少一個記憶體單元、或積體電路 700)的佈局設計。佈局設計隨後在電腦可讀取媒體1004中儲存為佈局設計1016。系統1000用以經由I/O界面1010或網路界面1012接收關於使用者界面的資訊。資訊在電腦可讀取媒體1004中儲存為使用者界面1018。系統1000用以經由I/O界面1010或網路界面1012接收關於製造單元的資訊。資訊在電腦可讀取媒體1004中儲存為製造單元1020。在一些實施例中，製造單元1020包括由系統1000利用的製造資訊。
在一些實施例中，將方法800或900實施為用於由處理器執行的獨立式軟體應用。在一些實施例中，將方法800或900實施為軟體應用，其中軟體應用係額外軟體應用的一部分。在一些實施例中，將方法800或900實施為到軟體應用的插件。在一些實施例中，將方法800或900實施為EDA工具的一部分的軟體應用。在一些實施例中，將方法800或900實施為由EDA工具使用的軟體應用。在一些實施例中，EDA工具用於產生積體電路裝置的佈局設計。在一些實施例中，佈局設計在非暫時性電腦可讀取媒體上儲存。在一些實施例中，佈局設計使用諸如獲自CADENCE DESIGN SYSTEMS，Inc.的VIRTUOSO®的工具或另一適宜佈局產生工具產生。在一些實施例中，佈局設計基於網路連線表產生，其中網路連線表基於電路設計產生。在一些實施例中，方法800或900藉由製造裝置實施以使用遮罩集合製造積體電路，其中遮罩基於由系統1000產生的一或多個佈局設計製造。在一些實施例中，系統1000係用於使用 遮罩集合製造積體電路的製造裝置，其中遮罩基於本揭示之實施例中的一或多個佈局設計製造。在一些實施例中，第10圖的系統1000產生小於其他途徑的IC的佈局設計。在一些實施例中，第10圖的系統1000產生IC(例如，記憶體單元100A、記憶體單元陣列200A-200C、記憶體單元陣列300的單元302的陣列的至少一個記憶體單元、或積體電路700)的佈局設計，其中佈局設計佔用與其他途徑相比較少的面積。
第11圖係根據本揭示的至少一個實施例的積體電路(IC)製造系統1100以及與其相關聯的IC製造流程的方塊圖。
在第11圖中，IC製造系統1100包括實體，諸如設計室1120、遮罩室1130及IC製造商/生產商(「fab」)1140，其中實體在關於製造IC裝置1160的設計、開發及製造循環及/或服務中彼此相互作用。系統1100中的實體由通訊網路連接。在一些實施例中，通訊網路係單個網路。在一些實施例中，通訊網路係各種不同的網路，諸如網內網路及網際網路。通訊網路包括有線及/或無線通訊通道。每個實體與其他實體中的一或多個相互作用，並且將服務提供到其他實體中的一或多個及/或從其他實體中的一或多個接收服務。在一些實施例中，設計室1120、遮罩室1130及IC fab 1140中的兩者或多者由單一個較大的公司擁有。在一些實施例中，設計室1120、遮罩室1130、及IC fab 1140中的兩者或多者在公共設施中共存並且使用公共資源。
設計室(或設計團隊)1120產生IC設計佈局1122。IC設計佈局1122包括針對IC裝置1160設計的各種幾何圖案。幾何圖案對應於構成待製造的IC裝置1160的各個部件的金屬、氧化物或半導體層的圖案。各個層結合以形成各種IC特徵。例如，IC設計佈局1122的一部分包括待在半導體基板(諸如矽晶圓)中形成的各種IC特徵(諸如主動區域、閘電極、源電極及汲電極、層間互連的金屬線或通孔以及用於接合墊的開口)以及在半導體基板上設置的各種材料層。設計室1120實施適當設計程序，以形成IC設計佈局1122。設計程序包括邏輯設計、實體設計或放置與佈線中的一或多者。IC設計佈局1122存在於具有幾何圖案的資訊的一或多個資料檔案中。例如，IC設計佈局1122可以GDSII檔案格式或DFII檔案格式表達。
遮罩室1130包括遮罩資料準備1132及遮罩製造1134。遮罩室1130使用IC設計佈局1122，以製造一或多個遮罩，其中遮罩將用於根據IC設計佈局1122製造IC裝置1160的各個層。遮罩室1130執行遮罩資料準備1132，其中IC設計佈局1122轉換為代表性資料檔案(「RDF」)。遮罩資料準備1132向遮罩製造1134提供RDF。遮罩製造1134包括遮罩寫入器。遮罩寫入器將RDF轉換為基板(諸如遮罩(主光罩)或半導體晶圓)上的影像。設計佈局由遮罩資料準備1132操控，以符合遮罩寫入器的特定特性及/或IC fab 1140的需求。在第11圖中，將遮罩資料準備1132及遮罩製造1134示出為單獨的元件。在一些實施例中，遮罩資 料準備1132及遮罩製造1134可以被共同稱為遮罩資料準備。
在一些實施例中，遮罩資料準備1132包括光學鄰近修正(OPC)，其中OPC使用微影增強技術來補償影像誤差，諸如可以由繞射、干涉、其他製程效應及類似者產生的彼等誤差。OPC調節IC設計佈局1122。在一些實施例中，遮罩資料準備1132包括進一步的解析度增強技術(RET)，諸如偏軸照明、次解析度輔助特徵、相移遮罩、其他適宜技術及類似者或其組合。在一些實施例中，亦使用反向微影技術(ILT)，其中ILT將OPC視作反向成像問題。
在一些實施例中，遮罩資料準備1132包括遮罩規則檢查器(MRC)，其中MRC檢查的IC設計佈局已經歷具有一組遮罩產生規則的OPC中的製程，其中遮罩產生規則含有某些幾何及/或連通性限制以確保足夠裕度，用於考慮在半導體製造製程中的變化性及類似者。在一些實施例中，MRC修改IC設計佈局，以在遮罩製造1134期間補償限制，這可抵消由OPC執行的部分修改，以便滿足遮罩產生規則。
在一些實施例中，遮罩資料準備1132包括模擬處理的微影製程檢查(LPC)，其中模擬處理將由IC fab 1140實施以製造IC裝置1160。LPC基於IC設計佈局1122模擬此處理，以產生模擬的製造裝置，諸如IC裝置1160。在LPC模擬中的處理參數可以包括與IC製造循環的各個製程相關聯的參數、與用於製造IC的工具相關聯的參數及/或製造製程的其他態樣。LPC考慮到各種因素，諸如天線影像 對比、焦點深度(「DOF」)、遮罩誤差增強因素(「MEEF」)、其他適宜因素及類似者或其組合。在一些實施例中，在模擬的製造裝置已經由LPC產生之後，若模擬的裝置形狀不足夠接近以滿足設計規則，則OPC及/或MRC將重複以進一步細化IC設計佈局1122。
應當理解，出於清晰目的已經簡化遮罩資料準備1132的以上描述。在一些實施例中，資料準備1132包括額外功能，諸如邏輯運算(LOP)以根據製造規則修改IC設計佈局。此外，在資料準備1132期間應用到IC設計佈局1122的製程可以各種不同次序執行。
在遮罩資料準備1132之後並且在遮罩製造1134期間，基於經修改的IC設計佈局製造遮罩或一組遮罩。在一些實施例中，電子束(e-beam)或多個電子束的機制用於基於經修改的IC設計佈局在遮罩(光罩或主光罩)上形成圖案。遮罩可以在各種技術中形成。在一些實施例中，遮罩使用二元技術形成。在一些實施例中，遮罩圖案包括不透明區域及透明區域。用於暴露已經在晶圓上塗佈的影像敏感材料層(例如，光阻劑)的輻射光束(諸如紫外(UV)光束)由不透明區域阻擋並且發射穿過透明區域。在一個實例中，二元遮罩包括透明基板(例如，熔凝石英)及在遮罩的不透明區域中塗佈的不透明材料(例如，鉻)。在另一實例中，遮罩使用相移技術形成。在相移遮罩(PSM)中，在遮罩上形成的圖案中的各種特徵用以具有適當相位差，用於增強解析度及成像品質。在各個實例中，相移遮罩可以係衰減 PSM或交替PSM。由遮罩製造1134產生的遮罩用在各種製程中。例如，此種遮罩在離子植入製程中使用以在半導體晶圓中形成各種摻雜區域、在蝕刻製程中使用以在半導體晶圓中形成各種蝕刻區域及/或在其他適宜製程中使用。
IC fab 1140係包括用於製造各種不同的IC產品的一或多個製造設施的IC製造實體。在一些實施例中，IC Fab 1140係半導體代工廠。例如，可存在用於複數個IC產品的前端製造(前端製程(FEOL)製造)的製造設施，而第二製造設施可提供用於互連及封裝IC產品的後端製造(後端製程(BEOL)製造)，並且第三製造設施可提供用於代工廠實體的其他服務。
IC fab 1140使用由遮罩室1130製造的遮罩(或多個遮罩)來製造IC裝置1160。因此，IC fab 1140至少間接地使用IC設計佈局1122製造IC裝置1160。在一些實施例中，半導體晶圓1142藉由IC fab 1140使用遮罩(或多個遮罩)製造以形成IC裝置1160。半導體晶圓1142包括矽基板或其上形成有材料層的其他適當基板。半導體晶圓進一步包括下列中的一或多個：各種摻雜區域、介電特徵、多級互連及其他類似者(在後續製造步驟形成)。
將系統1100圖示為具有設計室1120、遮罩室1130或IC fab 1140，作為單獨部件或實體。然而，應理解，設計室1120、遮罩室1130或IC fab 1140中的一或多個係相同部件或實體的一部分。
關於積體電路(IC)製造系統(例如，第11圖的 系統1100)以及與其相關聯的IC製造流程的細節在例如於2016年2月9日授權的美國專利第9,256,709號、於2015年10月1日公開的美國預授權公開案第20150278429號、於2014年2月6日公開的美國預授權公開案第20100040838號、以及2007年8月21日授權的美國專利第7,260,442號中發現，其各者的全部內容藉由引用方式併入本文中。
熟習此項技術者將容易瞭解到，所揭示的一或多個實施例實現上文闡述的一或多個優點。在閱讀以上說明書之後，熟習此項技術者將能夠實施如本文廣泛地揭示的各種改變、等效替代及各種其他實施例。由此，對本揭示授予的保護意欲僅受限於在隨附申請專利範圍中含有的定義及其等效物。
此描述的一個態樣係關於一種記憶體電路。在一些實施例中，記憶體電路包括第一讀取裝置及第一程式裝置。在一些實施例中，第一讀取裝置耦接到第一位元線。在一些實施例中，第一程式裝置耦接到第一讀取裝置。在一些實施例中，第一讀取裝置包括耦接到第一字元線的第一電晶體及耦接到第一字元線的第二電晶體。在一些實施例中，第一程式裝置包括耦接到第二字元線的第三電晶體及耦接到第二字元線的第四電晶體。在一些實施例中，第二電晶體與第一電晶體並聯耦接。在一些實施例中，第四電晶體與第三電晶體並聯耦接。在一些實施例中，第一電晶體包括第一端子、第二端子及第三端子。在一些實施例中，第二電晶體包括第一端子、第二端子及第三端子。在一些實施例中，第一 電晶體的第一端子、第二電晶體的第一端子及第一字元線彼此耦接。在一些實施例中，第一電晶體的第二端子耦接到第二電晶體的第二端子。在一些實施例中，第一電晶體的第三端子耦接到至少第二電晶體的第三端子。在一些實施例中，第三電晶體包括第一端子、第二端子及第三端子。在一些實施例中，第四電晶體包括第一端子、第二端子及第三端子。在一些實施例中，第三電晶體的第一端子、第四電晶體的第一端子及第二字元線彼此耦接。在一些實施例中，第三電晶體的第二端子、第四電晶體的第二端子、第一電晶體的第三端子及第二電晶體的第三端子彼此耦接。在一些實施例中，第三電晶體的第三端子、第四電晶體的第三端子及第一位元線彼此耦接。在一些實施例中，記憶體電路進一步包括第二讀取裝置及第二程式裝置。在一些實施例中，第二讀取裝置耦接到第一位元線。在一些實施例中，第二讀取裝置包括耦接到第三字元線的第五電晶體及耦接到第三字元線的第六電晶體。在一些實施例中，第二程式裝置耦接到第二讀取裝置。在一些實施例中，第二程式裝置包括耦接到第四字元線的第七電晶體及耦接到第四字元線的第八電晶體。在一些實施例中，第五電晶體包括第一端子、第二端子及第三端子。在一些實施例中，第六電晶體包括第一端子、第二端子及第三端子。在一些實施例中，第五電晶體的第一端子、第六電晶體的第一端子及第三字元線彼此耦接。在一些實施例中，第五電晶體的第二端子耦接到第六電晶體的第二端子。在一些實施例中，第五電晶體的第三端子耦接到至少第六電晶體 的第三端子。在一些實施例中，第七電晶體包括第一端子、第二端子及第三端子。在一些實施例中，第八電晶體包括第一端子、第二端子及第三端子。在一些實施例中，第七電晶體的第一端子、第八電晶體的第一端子及第四字元線彼此耦接。在一些實施例中，第七電晶體的第二端子、第八電晶體的第二端子、第五電晶體的第三端子及第六電晶體的第三端子彼此耦接。在一些實施例中，第七電晶體的第三端子、第八電晶體的第三端子及第一位元線彼此耦接。在一些實施例中，第一電晶體、第二電晶體第三電晶體及第四電晶體中的每一者包括n型金屬氧化物半導體(NMOS)電晶體。在一些實施例中，第一電晶體、第二電晶體第三電晶體及第四電晶體中的每一者包括p型金屬氧化物半導體(PMOS)電晶體。
本說明的另一態樣係關於一種記憶體單元陣列。在一些實施例中，記憶體單元陣列包括第一位元線、第一字元線、第二字元線及第一記憶體單元。在一些實施例中，第一位元線在第一方向上延伸。在一些實施例中，第一字元線在與第一方向不同的第二方向上延伸。在一些實施例中，第二字元線在第二方向上延伸。在一些實施例中，第一記憶體單元耦接到第一位元線、第一字元線及第二字元線。在一些實施例中，第一記憶體單元包括第一讀取裝置及第一程式裝置。在一些實施例中，第一讀取裝置耦接到第一位元線及第二字元線。在一些實施例中，第一程式裝置耦接到第一字元線及第一讀取裝置。在一些實施例中，第一程式裝置包括第一電晶體及第二電晶體。在一些實施例中，第一電晶 體耦接到第一字元線。在一些實施例中，第二電晶體與第一電晶體並聯耦接，並且耦接到第一字元線。在一些實施例中，第一記憶體單元進一步包括耦接到第一位元線及第二字元線的第一讀取裝置。在一些實施例中，第一讀取裝置包括耦接到第二字元線、第一位元線、第一電晶體及第二電晶體的第三電晶體。在一些實施例中，第一讀取裝置進一步包括第四電晶體及第五電晶體。在一些實施例中，第四電晶體耦接到第二字元線、第一位元線、第一電晶體及第二電晶體。在一些實施例中，第五電晶體耦接到第二字元線、第一位元線、第一電晶體及第二電晶體。在一些實施例中，第四電晶體、第五電晶體及第三電晶體彼此並聯耦接。在一些實施例中，記憶體單元陣列進一步包括第三字元線、第四字元線及第二記憶體單元。在一些實施例中，第三字元線在第二方向上延伸。在一些實施例中，第四字元線在第二方向上延伸。在一些實施例中，第二記憶體單元耦接到第一位元線、第三字元線及第四字元線。在一些實施例中，第二記憶體單元包括第二讀取裝置及第二程式裝置。在一些實施例中，第二讀取裝置耦接到第一位元線及第三字元線。在一些實施例中，第二程式裝置與第四字元線及第一讀取裝置耦接。在一些實施例中，第二程式裝置中的電晶體的數量與第二讀取裝置中的電晶體的數量不同。在一些實施例中，其中至少第二程式裝置或第二讀取裝置中的電晶體的數量與至少第一程式裝置或第一讀取裝置中的電晶體的數量不同。在一些實施例中，第一記憶體單元係一次可程式化(OTP)非揮發性記憶體 (NVM)。
本說明之實施例的又一態樣係關於一種製造記憶體單元電路的方法。在一些實施例中，方法包括：藉由處理器產生第一程式裝置佈局，其中第一程式裝置佈局對應於製造記憶體電路的第一程式裝置；產生第一讀取裝置佈局，其中第一讀取裝置佈局對應於製造記憶體電路的第一讀取裝置；以及基於至少第一程式裝置佈局或第一讀取裝置佈局來製造記憶體電路。在一些實施例中，第一讀取裝置佈局鄰近第一讀取裝置佈局。在一些實施例中，產生第一程式裝置佈局之步驟包括：產生第一電晶體佈局設計，其中第一電晶體佈局設計對應於製造第一程式裝置的第一電晶體；以及產生第二電晶體佈局設計，其中第二電晶體佈局設計對應於製造第一程式裝置的第二電晶體。在一些實施例中，第一電晶體及第二電晶體共享第一閘極，並且彼此並聯耦接。在一些實施例中，方法進一步包括：產生第二程式裝置佈局，其中第二程式裝置佈局對應於製造記憶體電路的第二程式裝置。在一些實施例中，產生第二程式裝置佈局之步驟包括：產生第三電晶體佈局設計，其中第三電晶體佈局設計對應於製造第二程式裝置的第三電晶體；以及產生第四電晶體佈局設計，其中第四電晶體佈局設計對應於製造第二程式裝置的第四電晶體。在一些實施例中，第三電晶體及第四電晶體共享第二閘極，並且第三電晶體與第四電晶體並聯耦接。在一些實施例中，產生第一電晶體佈局設計、第二佈局設計、第三電晶體佈局設計或第四佈局設計之步驟包括在第二主動 區域佈局圖案中產生第一主動區域佈局圖案；以及產生閘極佈局圖案集合。在一些實施例中，第一主動區域佈局圖案及第二主動區域佈局圖案在第一方向上延伸、位於第一佈局水平上以及在與第一方向不同的第二方向上彼此分離。在一些實施例中，第一主動區域佈局圖案對應於製造第一電晶體及第三電晶體的第一主動區域。在一些實施例中，第二主動區域佈局圖案對應於製造第二電晶體及第四電晶體的第二主動區域。在一些實施例中，閘極佈局圖案集合在與第一方向不同的第二方向上延伸。在一些實施例中，閘極佈局圖案集合重疊第一主動區域佈局圖案及第二主動區域佈局圖案。在一些實施例中，閘極佈局圖案集合位於與第一佈局水平不同的第二佈局水平上。在一些實施例中，閘極佈局圖案集合對應於製造包括第一閘極及第二閘極的閘極集合。
上文概述若干實施例的特徵，使得熟習此項技術者可更好地理解本揭示的態樣。熟習此項技術者應瞭解，可輕易使用本揭示作為設計或修改其他製程及結構的基礎，以便實施本文所引用的實施例的相同目的及/或實現相同優勢。熟習此項技術者亦應認識到，此類等效結構並未脫離本揭示的精神及範疇，且可在不脫離本揭示的精神及範疇的情況下產生本文的各種變化、替代及更改。
100A‧‧‧記憶體單元
102‧‧‧讀取電路
104‧‧‧程式設計電路
106‧‧‧節點
N1~N4‧‧‧NMOS電晶體
WLP‧‧‧程式字元線
WLR‧‧‧讀取字元線
BL‧‧‧位元線
X‧‧‧第一方向
Y‧‧‧第二方向

Claims (21)

  1. 一種記憶體電路，包含：
    一第一讀取裝置，耦接到一第一位元線，該第一讀取裝置包含：
    一第一電晶體，耦接到一第一字元線；以及
    一第二電晶體，耦接到該第一字元線；以及
    一第一程式裝置，耦接到該第一讀取裝置，該第一程式裝置包含：
    一第三電晶體，耦接到一第二字元線；以及
    一第四電晶體，耦接到該第二字元線。
  2. 如請求項1所述之記憶體電路，其中該第二電晶體與該第一電晶體並聯耦接。
  3. 如請求項1所述之記憶體電路，其中該第四電晶體與該第三電晶體並聯耦接。
  4. 如請求項1所述之記憶體電路，其中
    該第一電晶體包含一第一端子、一第二端子及一第三端子；以及
    該第二電晶體包含一第一端子、一第二端子及一第三端子，
    該第一電晶體的該第一端子、該第二電晶體的該第一端子及該第一字元線彼此耦接，
    該第一電晶體的該第二端子耦接到該第二電晶體的該第二端子，並且
    該第一電晶體的該第三端子耦接到至少該第二電晶體的該第三端子。
  5. 如請求項4所述之記憶體電路，其中：
    該第三電晶體包含一第一端子、一第二端子及一第三端子；以及
    該第四電晶體包含一第一端子、一第二端子及一第三端子，
    該第三電晶體的該第一端子、該第四電晶體的該第一端子及該第二字元線彼此耦接，
    該第三電晶體的該第二端子、該第四電晶體的該第二端子、該第一電晶體的該第三端子及該第二電晶體的該第三端子彼此耦接，並且
    該第三電晶體的該第三端子、該第四電晶體的該第三端子及該第一位元線彼此耦接。
  6. 如請求項1所述之記憶體電路，更包含：
    一第二讀取裝置，耦接到該第一位元線，該第二讀取裝置包含：
    一第五電晶體，耦接到一第三字元線；以及
    一第六電晶體，耦接到該第三字元線；以及
    一第二程式裝置，耦接到該第二讀取裝置，該第二程式裝置包含：
    一第七電晶體，耦接到一第四字元線；以及
    一第八電晶體，耦接到該第四字元線。
  7. 如請求項6所述之記憶體電路，其中：
    該第五電晶體包含一第一端子、一第二端子及一第三端子；以及
    該第六電晶體包含一第一端子、一第二端子及一第三 端子，
    該第五電晶體的該第一端子、該第六電晶體的該第一端子及該第三字元線彼此耦接，
    該第五電晶體的該第二端子耦接到該第六電晶體的該第二端子，並且
    該第五電晶體的該第三端子耦接到至少該第六電晶體的該第三端子。
  8. 如請求項7所述之記憶體電路，其中
    該第七電晶體包含一第一端子、一第二端子及一第三端子；以及
    該第八電晶體包含一第一端子、一第二端子及一第三端子，
    該第七電晶體的該第一端子、該第八電晶體的該第一端子及該第四字元線彼此耦接，
    該第七電晶體的該第二端子、該第八電晶體的該第二端子、該第五電晶體的該第三端子及該第六電晶體的該第三端子彼此耦接，並且
    該第七電晶體的該第三端子、該第八電晶體的該第三端子及該第一位元線彼此耦接。
  9. 如請求項1所述之記憶體電路，其中該第一電晶體、該第二電晶體該第三電晶體及該第四電晶體中的每一者包含一n型金屬氧化物半導體(NMOS)電晶體。
  10. 如請求項1所述之記憶體電路，其中該第一電晶體、該第二電晶體、該第三電晶體及該第四電晶體中的每一者包含一p型金屬氧化物半導體(PMOS)電晶 體。
  11. 一種記憶體單元陣列，包含：
    一第一位元線，在一第一方向上延伸；
    一第一字元線，在與該第一方向不同的一第二方向上延伸；
    一第二字元線，在該第二方向上延伸；以及
    一第一記憶體單元，耦接到該第一位元線、該第一字元線及該第二字元線，該第一記憶體單元包含：
    一第一讀取裝置，耦接到該第一位元線及該第二字元線；以及
    一第一程式裝置，耦接到該第一字元線及該第一讀取裝置，該第一程式裝置包含：
    一第一電晶體，耦接到該第一字元線；以及
    一第二電晶體，與該第一電晶體並聯耦接，並且耦接到該第一字元線。
  12. 如請求項11所述之記憶體單元陣列，其中該第一記憶體單元更包含：
    一第一讀取裝置，耦接到該第一位元線及該第二字元線。
  13. 如請求項12所述之記憶體單元陣列，其中該第一讀取裝置包含：
    一第三電晶體，耦接到該第二字元線、該第一位元線、該第一電晶體及該第二電晶體。
  14. 如請求項13所述之記憶體單元陣列，其中該第一讀取裝置更包含：
    一第四電晶體，耦接到該第二字元線、該第一位元線、該第一電晶體及該第二電晶體；以及
    一第五電晶體，耦接到該第二字元線、該第一位元線、該第一電晶體及該第二電晶體，並且
    該第四電晶體、該第五電晶體及該第三電晶體彼此並聯耦接。
  15. 如請求項12所述之記憶體單元陣列，更包含：
    一第三字元線，在該第二方向上延伸；
    一第四字元線，在該第二方向上延伸；
    一第二記憶體單元，耦接到該第一位元線、該第三字元線及該第四字元線，該第二記憶體單元包含：
    一第二讀取裝置，耦接到該第一位元線及該第三字元線；以及
    一第二程式裝置，耦接到該第四字元線及該第二讀取裝置。
  16. 如請求項15所述之記憶體單元陣列，其中在該第二程式裝置中的電晶體的數量與在該第二讀取裝置中的電晶體的數量不同。
  17. 如請求項15所述之記憶體單元陣列，其中在至少該第二程式裝置或該第二讀取裝置中的電晶體的數量與在至少該第一程式裝置或該第一讀取裝置中的電晶體的數量不同。
  18. 如請求項11所述之記憶體單元陣列，其中該第一記憶體單元係為一次可程式化非揮發性記憶體。
  19. 一種製造一記憶體電路的方法，該方法包含：
    藉由一處理器產生一第一程式裝置佈局，該第一程式裝置佈局對應於製造一記憶體電路的一第一程式裝置，其中產生該第一程式裝置佈局之步驟包含：
    產生一第一電晶體佈局設計，該第一電晶體佈局設計對應於製造該第一程式裝置的一第一電晶體；以及
    產生一第二電晶體佈局設計，該第二電晶體佈局設計對應於製造該第一程式裝置的一第二電晶體，該第一電晶體及該第二電晶體共享一第一閘極並且彼此並聯耦接；
    產生一第一讀取裝置佈局，該第一讀取裝置佈局對應於製造該記憶體電路的一第一讀取裝置，該第一讀取裝置佈局鄰近該第一讀取裝置佈局；以及
    基於至少該第一程式裝置佈局或該第一讀取裝置佈局製造該記憶體電路。
  20. 如請求項19所述之方法，更包含：
    產生一第二程式裝置佈局，該第二程式裝置佈局對應於製造該記憶體電路的一第二程式裝置，其中產生該第二程式裝置佈局之方法包含：
    產生一第三電晶體佈局設計，該第三電晶體佈局設計對應於製造該第二程式裝置的一第三電晶體；以及
    產生一第四電晶體佈局設計，該第四電晶體佈局設計對應於製造該第二程式裝置的一第四電晶體，該 第三電晶體及該第四電晶體共享一第二閘極，並且該第三電晶體與該第四電晶體並聯耦接。
  21. 如請求項20所述之方法，其中：
    該產生該第一電晶體佈局設計、該第二佈局設計、該第三電晶體佈局設計或該第四佈局設計之步驟包含：
    產生在一第一方向上延伸的一第一主動區域佈局圖案及一第二主動區域佈局圖案，且該第一主動區域佈局圖案及該第二主動區域佈局圖案係位於一第一佈局水平上且係在與該第一方向不同的一第二方向上彼此分離，該第一主動區域佈局圖案對應於製造該第一電晶體及該第三電晶體的一第一主動區域，並且該第二主動區域佈局圖案對應於製造該第二電晶體及該第四電晶體的一第二主動區域；以及
    產生在與該第一方向不同的該第二方向上延伸的一閘極佈局圖案集合，重疊該第一主動區域佈局圖案及該第二主動區域佈局圖案並且係位於與該第一佈局水平不同的一第二佈局水平上，該閘極佈局圖案集合對應於製造包括該第一閘極及該第二閘極的閘極的集合。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11443819B2 (en) 2020-07-24 2022-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device, integrated circuit device and method
TWI822049B (zh) * 2022-05-19 2023-11-11 大陸商北京集創北方科技股份有限公司 靜態隨機存取記憶體的佈局結構、電子電路、記憶裝置、以及資訊處理裝置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11189356B2 (en) * 2020-02-27 2021-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. One-time-programmable memory
US20220359545A1 (en) * 2021-05-07 2022-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor memory devices with dielectric fin structures
TWI795275B (zh) * 2022-04-22 2023-03-01 國立清華大學 低電壓一次性寫入記憶體及其陣列

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040070520A (ko) 2003-02-03 2004-08-11 김진수 가장 효과적인 반도체관련 병렬mos, tr(트랜지스터)의layout배치방법.
US7260442B2 (en) 2004-03-03 2007-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for mask fabrication process control
US7209392B2 (en) * 2004-07-20 2007-04-24 Ememory Technology Inc. Single poly non-volatile memory
CN101872647B (zh) * 2009-04-27 2014-01-08 复旦大学 一次编程电阻随机存储单元、阵列、存储器及其操作方法
KR20120011148A (ko) 2010-07-28 2012-02-07 주식회사 하이닉스반도체 반도체 집적회로의 안티퓨즈 회로
US9064591B2 (en) * 2011-09-23 2015-06-23 SK Hynix Inc. Semiconductor device with OTP memory cell
KR101847541B1 (ko) 2012-01-18 2018-04-11 에스케이하이닉스 주식회사 반도체 메모리 장치의 메모리 셀 구조 및 그의 구동 방법
US8850366B2 (en) 2012-08-01 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for making a mask by forming a phase bar in an integrated circuit design layout
US8947947B2 (en) 2012-08-22 2015-02-03 SK Hynix Inc. Integrated circuit and memory device
CN104715797A (zh) * 2013-12-17 2015-06-17 金波 Eeprom存储器
US9256709B2 (en) 2014-02-13 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit mask patterning
US9465906B2 (en) 2014-04-01 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for integrated circuit manufacturing
KR102169197B1 (ko) 2014-09-16 2020-10-22 에스케이하이닉스 주식회사 향상된 프로그램 효율을 갖는 안티퓨즈 오티피 메모리 셀 및 셀 어레이
KR102227554B1 (ko) 2014-11-18 2021-03-16 에스케이하이닉스 주식회사 안티퓨즈 오티피 셀어레이 및 그 동작방법
US9613714B1 (en) 2016-01-19 2017-04-04 Ememory Technology Inc. One time programming memory cell and memory array for physically unclonable function technology and associated random code generating method
US9847133B2 (en) 2016-01-19 2017-12-19 Ememory Technology Inc. Memory array capable of performing byte erase operation
TWI644416B (zh) 2016-08-05 2018-12-11 世界先進積體電路股份有限公司 反熔絲單次可程式記憶胞及反熔絲單次可程式記憶體陣列

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11443819B2 (en) 2020-07-24 2022-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device, integrated circuit device and method
TWI778555B (zh) * 2020-07-24 2022-09-21 台灣積體電路製造股份有限公司 記憶體元件及操作記憶體元件的方法
US12027221B2 (en) 2020-07-24 2024-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit device
TWI822049B (zh) * 2022-05-19 2023-11-11 大陸商北京集創北方科技股份有限公司 靜態隨機存取記憶體的佈局結構、電子電路、記憶裝置、以及資訊處理裝置

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