CN110853688B - 存储器单元阵列、存储器电路及其制造方法 - Google Patents

存储器单元阵列、存储器电路及其制造方法 Download PDF

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Abstract

存储器电路阵列包括第一读取器件和第一编程器件。第一读取器件耦合至第一位线。第一读取器件包括耦合至第一字线的第一晶体管，以及耦合至第一字线的第二晶体管。第一编程器件耦合至第一读取器件。第一编程器件包括耦合至第二字线的第三晶体管，以及耦合至第二字线的第四晶体管。本发明的实施例涉及存储器单元阵列、存储器电路及其制造方法。

Description

存储器单元阵列、存储器电路及其制造方法
技术领域
本发明的实施例涉及存储器单元阵列、存储器电路及其制造方法。
背景技术
半导体集成电路(IC)工业已经产生了多种器件以解决许多不同领域中的问题。这些器件中的一些(诸如存储器单元)被配置用于存储数据。非易失性存储器是一种编程为在其中记录数据的存储器。供电中断后，非易失性存储器能够保留数据。存在各种类型的非易失性存储器，包括例如多次编程存储器(也称为MTP存储器)、一次性可编程(OTP)存储器等。随着存储器单元变得更小且更复杂，这些器件内的导线的电阻也会改变，从而影响这些器件的特性和整体存储器单元性能。
发明内容
本发明的实施例提供了一种存储器电路，包括：第一读取器件，耦合至第一位线，所述第一读取器件包括：第一晶体管，耦合至第一字线；和第二晶体管，耦合至所述第一字线；以及第一编程器件，耦合至所述第一读取器件，所述第一编程器件包括：第三晶体管，耦合至第二字线；和第四晶体管，耦合至所述第二字线。
本发明的另一实施例提供了一种存储器单元阵列，包括：第一位线，在第一方向上延伸；第一字线，在与所述第一方向不同的第二方向上延伸；第二字线，在所述第二方向上延伸；以及第一存储器单元，耦合至所述第一位线、所述第一字线和所述第二字线，所述第一存储器单元包括：第一读取器件，耦合至所述第一位线和所述第二字线；以及第一编程器件，耦合至所述第一字线和所述第一读取器件，所述第一编程器件包括：第一晶体管，耦合至所述第一字线；以及第二晶体管，与所述第一晶体管并联耦合，并且耦合至所述第一字线。
本发明的又一实施例提供了一种制造存储器单元电路的方法，所述方法包括：由处理器生成对应于制造所述存储器电路的第一编程器件的第一编程器件布局，其中，生成所述第一编程器件布局包括：生成对应于制造所述第一编程器件的第一晶体管的第一晶体管布局设计；以及生成对应于制造所述第一编程器件的第二晶体管的第二晶体管布局设计，所述第一晶体管和所述第二晶体管共享第一栅极，并且彼此并联耦合；生成对应于制造所述存储器电路的第一读取器件的第一读取器件布局，所述第一读取器件布局与所述第一读取器件布局相邻；以及基于至少所述第一编程器件布局或所述第一读取器件布局制造所述存储器电路。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A是根据一些实施例的存储器单元的电路图。
图1B是根据一些实施例的存储器单元的等效电路的示意图。
图2A是根据一些实施例的存储器单元阵列的电路图。
图2B是根据一些实施例的存储器单元阵列的电路图。
图2C是根据一些实施例的存储器单元阵列的电路图。
图3是根据一些实施例的存储器单元阵列的电路图。
图4A至图4C是根据一些实施例的布局设计的图。
图5A至图5C是根据一些实施例的布局设计的示意图。
图6是根据一些实施例的布局设计的示意图。
图7A、图7B、图7C、图7D和图7E是根据一些实施例的集成电路的截面图。
图8是根据一些实施例的形成或制造存储器电路的方法的流程图。
图9是根据一些实施例的生成存储器电路的布局设计的方法的流程图。
图10是根据一些实施例的用于设计IC布局设计的系统的示意图。
图11是根据本发明的至少一个实施例的IC制造系统及其相关的IC制造流程的框图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
根据一些实施例，存储器电路包括耦合至第一位线的第一读取器件，以及耦合至第一读取器件的第一编程器件。在一些实施例中，第一读取器件包括耦合至第一字线的第一晶体管，以及耦合至第一字线的第二晶体管。在一些实施例中，第一编程器件包括耦合至第二字线的第三晶体管，以及耦合至第二字线的第四晶体管。在一些实施例中，第一晶体管和第二晶体管被配置为共享第一字线。在一些实施例中，第三晶体管和第四晶体管被配置为共享第二字线。
在一些实施例中，第二晶体管与第一晶体管并联耦合。在一些实施例中，通过将彼此并联连接的第一晶体管和第二晶体管耦合并共享第一字线，第一晶体管和第二晶体管的等效电阻低于第一晶体管和第二晶体管单独的电阻。由于第一晶体管和第二晶体管的等效电阻减小，因此存储器电路的读取电流或写入电流增加，从而使得存储器电路与其它方法相比具有改进的读取或写入性能。
在一些实施例中，第三晶体管与第四晶体管并联连接。在一些实施例中，通过将彼此并联连接的第三晶体管和第四晶体管耦合并共享第二字线，第三晶体管和第四晶体管的等效电阻低于第三晶体管和第四晶体管单独的电阻。由于第三晶体管和第四晶体管的等效电阻减小，因此存储器电路的读取电流或写入电流增加，从而使得存储器电路与其它方法相比具有改进的读取或写入性能。
存储器单元
图1A是根据一些实施例的存储器单元100A的电路图。
在一些实施例中，存储器单元100A是反熔丝存储器单元。在一些实施例中，存储器单元100A是熔丝存储器单元。在一些实施例中，存储器单元100A也称为一次性可编程(OTP)存储器单元。存储器单元100A包括读取电路102和编程电路104。读取电路102耦合在编程电路104和位线BL之间。读取电路102的端子耦合至位线BL，以从/向位线BL接收/发送数据。存储器单元100A被配置为基于存储器单元的编程电路104的电阻来存储逻辑“1”或逻辑“0”。其它类型的存储器在各个实施例的范围内。
读取电路102至少包括n型金属氧化物半导体(MOS)晶体管N3或NMOS晶体管N4。编程电路104至少包括NMOS晶体管N1或NMOS晶体管N2。至少读取电路102或编程电路104中的其它晶体管或晶体管类型或其它数量的晶体管也在本公开的范围内。例如，在一些实施例中，至少读取电路102或编程电路104包括一个或多个p型MOS(PMOS)晶体管。
在一些实施例中，编程电路104中的晶体管彼此并联耦合。例如，在一些实施例中，NMOS晶体管N1和NMOS晶体管N2彼此并联耦合。
在一些实施例中，读取电路102中的晶体管彼此并联耦合。例如，在一些实施例中，NMOS晶体管N3和NMOS晶体管N4彼此并联耦合。
NMOS晶体管N3的第一源极/漏极端子和NMOS晶体管N4的第一源极/漏极端子彼此耦合，并进一步耦合至位线BL。NMOS晶体管N3的栅极端子和NMOS晶体管N4的栅极端子耦合在一起，并进一步耦合至读取字线WLR。NMOS晶体管N3的第二源极/漏极端子、NMOS晶体管N4的第二源极/漏极端子、NMOS晶体管N1的第二源极/漏极端子、NMOS晶体管N2的第二源极/漏极端子中的每个均耦合在一起。
NMOS晶体管N1的第一源极/漏极端子和NMOS晶体管N2的第一源极/漏极端子彼此耦合。NMOS晶体管N1的栅极端子和NMOS晶体管N2的栅极端子耦合在一起，并且进一步耦合至编程字线WLP。
本公开中的参考标记WLR在整个说明书中表示读取字线。本公开中的参考标记WLP在整个说明书中表示编程字线。在一些实施例中，当读取字线部件表示为WLR0和WLR1时，读取字线WLR0和WLR1指示所描述的相应存储器单元的两个不同读取字线(例如，WLR0和WLR1)。类似地，当编程字线部件被表示为WLP0和WLP1时，编程字线WLP0和WLP1指示所描述的相应存储器单元的两个不同编程字线(例如，WLP0和WLP1)。
在一些实施例中，读取字线WLR也称为“选择字线”、“字线栅极线”等。在一些实施例中，编程字线WLP也称为“编程栅极线”、“反熔丝栅极线”、“反熔丝控制线”等。
在一些实施例中，NMOS晶体管N3和N4也称为“选择晶体管”，并且NMOS晶体管N1和N2也称为“编程晶体管”。
在一些实施例中，存储器单元100A的编程操作包括向位线BL提供接地电压(例如，0V)，向读取字线WLR提供选择电压Vdd，并且向编程字线WLP提供编程电压Vp。在一些实施例中，编程电压Vp的量级大于选择电压Vdd的量级。
在编程操作中，在一些实施例中，当NMOS晶体管N3和N4响应于施加至读取字线WLR的选择电压Vdd和施加至位线BL的接地电压而导通时，将编程电压Vp施加至NMOS晶体管N1和N2的栅极氧化物层(例如，如图7A至图7E所示的栅极氧化物层760)。如果编程电压Vp大于栅极氧化物层的耐受电压范围，则NMOS晶体管N1和N2的栅极氧化物层断裂。在一些实施例中，断裂的栅极氧化物层被配置为具有低电阻值的电阻器。因此，存储器单元100A生成通过导通的NMOS晶体管N3和N4流至位线BL的编程电流。
在一些实施例中，在存储器单元100A的读取操作期间，将接地电压(例如，0V)提供给位线BL，将选择电压Vdd提供给读取字线WLR，以及将读取电压Vr提供给编程字线WLP。在读取操作中，在一些实施例中，当NMOS晶体管N3和N4响应于选择电压Vdd导通时，NMOS晶体管N1和N2响应于读取电压Vr生成读取电流。因此，存储器单元100A生成流过NMOS晶体管N3和N4至位线BL的读取电流。在一些实施例中，基于流过位线BL的读取电流的量级，耦合至存储器单元100A的感测放大器(未示出)能够正确地确定存储在存储器单元100A中的数据。在一些实施例中，选择电压Vdd的量级与读取电压Vr的量级相同。
读取电路102和编程电路104的上述实施方式是出于说明的目的。读取电路102和编程电路104的各个其它实施方式在本公开的预期范围内。例如，在一些实施例中，取决于各个制造工艺，读取电路102和编程电路104用其它类型的MOS晶体管实现，包括例如鳍式场效应晶体管(FinFET)等。
给出的如上所述用于编程和读取操作的反熔丝存储器单元100A的配置也是用于说明的目的。反熔丝存储器单元100A的各个其它配置在本公开的预期范围内。例如，在一些实施例中，将其它电压值提供给位线BL、编程字线WLP或读取字线WLR中的一个或多个。
如图1A所示，NMOS晶体管N1和N2共享编程字线WLP并且彼此并联连接，并且因此具有低于NMOS晶体管N1或NMOS晶体管N2单独的电阻的等效电阻。由于NMOS晶体管N1和N2的等效电阻减小，因此存储器单元100A的读取电流IreadT增加，从而使得至少存储器单元100A、存储器单元阵列200A至200C(图2A至图2C)、存储器单元阵列302(图3)、集成电路700(图7A至图7E)具有比其它方法改进的读取性能。
类似地，在一些实施例中，由于NMOS晶体管N1和N2的等效电阻低于NMOS晶体管N1和N2单独的电阻，因此在写入操作期间，至少提供给存储器单元100A、存储器单元阵列200A至200C(图2A至图2C)、存储器单元阵列302(图3)、集成电路700(图7A至图7E)或NMOS晶体管N1和N2的写入电流(未示出)增加。在一些实施例中，通过增加提供给至少存储器单元100A、存储器单元阵列200A至200C(图2A至图2C)、存储器单元阵列302(图3)、集成电路700(图7A至图7E)的写入电流(未示出)使得具有比其它方法的具有改进的写入性能。
图1B是根据一些实施例的存储器单元100A的等效电路的示意图。
在一些实施例中，存储器单元100A的等效电路100B被示出用于存储器单元100A的读取操作。与图1A的存储器单元100A相比，图1A的NMOS晶体管N2由图1B中的电阻器R1替换，并且图1A中的NMOS晶体管N1由图1B中的电阻器R2替换。电阻器R1对应于NMOS晶体管N2的电阻，并且电阻器R2对应于NMOS晶体管N1的电阻。
与图1A的存储器单元100A相比，等效电路100B还包括电阻器RBL。电阻器RBL对应于位线BL的电阻。
在一些实施例中，在读取操作期间，NMOS晶体管N3和N4导通，并且电阻器R1和R2(例如，NMOS晶体管N1和N2)通过相应的NMOS晶体管N3和N4以及电阻器RBL将相应的读取电流Iread1和Iread2传递至位线BL。
电阻器R1和R2彼此并联耦合。类似地，NMOS晶体管N3和N4彼此并联耦合。
电阻器R1耦合在NMOS晶体管N4的源极端子和编程字线WLP之间。读取电流Iread1被配置为流过电阻R1和NMOS晶体管N4至节点106。
电阻器R2耦合在NMOS晶体管N3的源极端子和编程字线WLP之间。读取电流Iread2被配置为流过电阻R2和NMOS晶体管N3至节点106。
节点106在节点106处耦合至NMOS晶体管N3和N4的漏极端子。节点106还通过电阻器RBL耦合至位线BL。节点106处的读取电流等于读取电流Iread1和Iread2或读取电流IreadT的总和。换句话说，电阻器R1和R2以及相应的NMOS晶体管N3和N4以分流器配置而配置。
如图1B所示，电阻器R1和R2共享编程字线WLP并且并联连接，并且因此具有低于电阻器R1或电阻器R2的电阻的等效电阻Req(未标记)。由于NMOS晶体管N1和N2的等效电阻Req减小，因此读取电流IreadT增加，使得存储器单元100A或100B具有比其它方法改进的读取性能。
类似地，在一些实施例中，由于存储器单元100A的等效电阻Req(未标记)低于电阻器R1或电阻器R2的电阻，因此在写入操作期间，提供给存储器单元100A或提供给NMOS晶体管N1和N2的写入电流(未示出)增加。在一些实施例中，通过增加提供给存储器单元100A的写入电流(未示出)，使得存储器单元100A具有比其它方法改进的写入性能。
存储器单元阵列
图2A是根据一些实施例的存储器单元阵列200A的电路图。
存储器单元阵列200A包括存储器单元202、存储器单元204、位线BL0、读取字线WLR0、读取字线WLR1、编程字线WLP0和编程字线WLP1。
编程字线WLP0、读取字线WLR0和位线BL0类似于图1A的相应编程字线WLP、读取字线WLR和位线BL，并且因此，省略了类似的详细描述。编程字线WLP1和读取字线WLR1类似于图1A的相应编程字线WLP和读取字线WLR，并且因此，省略了类似的详细描述。
存储器单元202和204彼此相邻定位，并且耦合至不同的读取字线以及不同的编程字线。存储器单元202耦合至读取字线WLR0和编程字线WLP0。存储器单元204耦合至读取字线WLR1和编程字线WLP1。存储器单元202和204分别在节点206和208处耦合至相同的位线BL0。
存储器单元202具有与图1A的存储器单元100A类似的配置，并且因此，省略了类似的详细描述。换句话说，NMOS晶体管N1-0、N2-0、N3-0和N4-0的连接类似于图1A的相应NMOS晶体管N1、N2、N3和N4的相应连接。因此，为简洁起见，图2A中的NMOS晶体管N1-0、N2-0、N3-0和N4-0的连接可以不在本文中进一步描述。在一些实施例中，存储器单元202被配置为存储一数据位。在一些实施例中，存储器单元204被配置为存储一数据位。
存储器单元202包括NMOS晶体管N1-0、N2-0、N3-0和N4-0。NMOS晶体管N1-0、N2-0的栅极端子耦合至编程字线WLP0。NMOS晶体管N3-0、N4-0的栅极端子耦合至读取字线WLR0。
存储器单元204是存储器单元100A或存储器单元202的变型。例如，存储器单元204是存储器单元202相对于y轴Y的镜像。因此，NMOS晶体管N1-1、N2-1、N3-1和N4-1的连接类似于图1A的相应NMOS晶体管N1、N2、N3和N4的相应连接或存储器单元202的相应NMOS晶体管N1-0、N2-0、N3-0和N4-0的相应连接。因此，为简洁起见，本文不再进一步描述图2A中的NMOS晶体管N1-1、N2-1、N3-1和N4-1的连接。
存储器单元204包括NMOS晶体管N1-1、N2-1、N3-1和N4-1。NMOS晶体管N1-1和N2-1的栅极端子耦合至编程字线WLP1。NMOS晶体管N3-1和N4-1的栅极端子耦合至读取字线WLR1。
NMOS晶体管N3-0、N4-0、N3-1和N4-1中的每个的源极/漏极端子均耦合至相同的位线BL0。NMOS晶体管N3-0和N4-0中的每个的源极/漏极端子彼此耦合，并且还在节点206处耦合至位线BL0。NMOS晶体管N3-1和N4-1中的每个的源极/漏极端子彼此耦合，并且还在节点208处耦合至位线BL0。
存储器单元202的NMOS晶体管N1-0和N2-0以及存储器单元204的NMOS晶体管N1-1和N2-1定位在存储器单元阵列200A的相对侧上。
图2B是根据一些实施例的存储器单元阵列200B的电路图。
存储器单元阵列200B是存储器单元阵列200A的变型。与存储器单元阵列200A相比，存储器单元202’替换存储器单元202，存储器单元204’替换存储器单元204，并且因此省略类似的详细描述。
与存储器单元202相比，存储器单元202’不包括NMOS晶体管N2-0和N4-0。与存储器单元204相比，存储器单元204’还包括NMOS晶体管N6-1和N5-1。
在一些实施例中，NMOS晶体管N6-1、N5-1的连接类似于图2A的相应NMOS晶体管N4-1、N2-1或相应NMOS晶体管N3-1和N4-1的相应连接。因此，为简洁起见，在此不再进一步描述NMOS晶体管N6-1、N5-1的连接。在一些实施例中，存储器单元202’被配置为存储一数据位。在一些实施例中，存储器单元204’被配置为存储一数据位。
如图2B所示，NMOS晶体管N1-1、N2-1和N5-1共享编程字线WLP1并且彼此并联连接，并且因此具有低于NMOS晶体管N1-1、N2-1和N5-1单独的电阻的等效电阻。由于NMOS晶体管N1-1、N2-1和N5-1的等效电阻减小，因此存储器单元204’的读取电流IreadT增加，使得存储器单元204’具有比其它方法改进的读取性能。
类似地，在一些实施例中，由于NMOS晶体管N1-1、N2-1和N5-1的等效电阻分别低于NMOS晶体管N1-1、N2-1和N5-1单独的电阻，在写入操作期间，提供给至少存储器单元204’的写入电流(未示出)增加。在一些实施例中，通过增加提供给至少存储器单元204’的写入电流(未示出)使得至少存储器单元204’具有比其它方法改进的写入性能。
在一些实施例中，通过在存储器单元202’和存储器单元204’中具有其它数量的晶体管，存储器单元阵列200B提供可基于应用定制的灵活配置。例如，在一些实施例中，通过包括较小尺寸的存储器单元202’，而且还包括比存储器单元202’具有更好的读取或更好的写入性能的更大的存储器单元204’，与具有较少灵活配置的其它方法相比，允许可基于应用定制的混合方法。此外，在一些实施例中，至少存储器单元204’或存储器单元202’包括比图2B中所示的晶体管更多的晶体管。至少存储器单元202’或存储器单元204’中的其它晶体管或晶体管类型或其它数量的晶体管在本公开的范围内。
图2C是根据一些实施例的存储器单元阵列200C的电路图。
存储器单元阵列200C是存储器单元阵列200A的变型。与存储器单元阵列200A相比，存储器单元202”替换存储器单元202，存储器单元204”替换存储器单元204，并且因此省略类似的详细描述。
与存储器单元204相比，存储器单元204”不包括NMOS晶体管N2-1和N4-1。与存储器单元202相比，存储器单元202”还包括NMOS晶体管N6-0和N5-0。
在一些实施例中，NMOS晶体管N6-0、N5-0的连接类似于图2A的相应NMOS晶体管N4-0、N2-0或相应NMOS晶体管N3-0和N4-0的相应连接。因此，为简洁起见，在此不再进一步描述NMOS晶体管N6-0、N5-0的连接。在一些实施例中，存储器单元202”被配置为存储一数据位。在一些实施例中，存储器单元204”被配置为存储一数据位。
如图2C所示，NMOS晶体管N1-0、N2-0和N5-0共享编程字线WLP0并且彼此并联连接，并且因此具有低于NMOS晶体管N1-0、N2-0和N5-0单独的电阻的等效电阻。由于NMOS晶体管N1-0、N2-0和N5-0的等效电阻减小，因此存储器单元202”的读取电流IreadT增加，从而使得存储器单元202”具有比其它方法改进的读取性能。
类似地，在一些实施例中，由于NMOS晶体管N1-0、N2-0和N5-0的等效电阻低于NMOS晶体管N1-0、N2-0和N5-0单独的电阻，在写入操作期间，提供给至少存储器单元202”的写入电流(未示出)增加。在一些实施例中，通过增加提供给至少存储器单元202”的写入电流(未示出)使得至少存储器单元202”具有比其它方法改进的写入性能。
在一些实施例中，通过在存储器单元202”和存储器单元204”中具有其它数量的晶体管，存储器单元阵列200C提供可基于应用定制的灵活配置。例如，在一些实施例中，通过包括较小尺寸的存储器单元204”，而且还包括比存储器单元204”具有更好的读取或写入性能的较大存储器单元202”，与具有较少灵活配置的其它方法相比，允许可基于应用定制的混合方法。此外，在一些实施例中，存储器单元202”包括比图2C中所示的晶体管更多的晶体管。至少存储器单元202”或存储器单元204”中的其它晶体管或晶体管类型或其它数量的晶体管也在本公开的范围内。
图3是根据一些实施例的存储器单元阵列300的电路图。
例如，图1A的存储器单元100A可用作存储器单元阵列300中的一个或多个存储器单元。
存储器单元阵列300包括存储器单元302[0,0]、302[0,1]、...、302[M-1，N-1]的具有M行和N列的阵列(统称为“存储器单元阵列302”)，其中，N是对应于存储器单元阵列302中的列数的正整数，并且M是对应于存储器单元阵列302中的行数的正整数。存储器单元阵列302中的单元的行沿第一方向X布置。存储器单元阵列302中的单元的列沿第二方向Y布置。第二方向Y与第一方向X不同。在一些实施例中，第二方向Y垂直于第一方向X。图1A的存储器单元100A可用作存储器单元阵列302中的一个或多个存储器单元。图2A至图2C的存储器单元阵列200A、200B和200C可用作存储器单元阵列302中的同一行中的至少一对相邻存储器单元。在一些实施例中，相邻存储器单元是存储器单元直接位于另一存储器单元旁边。在一些实施例中，相邻存储器单元是存储器单元位于另一存储器单元旁边。
在一些实施例中，存储器单元阵列302中的每个存储器单元302[0,0]、302[0,1]、...、302[M-1,N-1]包括耦合至相应编程字线WLP、相应读取字线WLR和相应位线BL的图1A的相应存储器单元100A。
单元阵列302中的不同类型的存储器单元在本公开的预期范围内。存储器单元阵列302的不同配置在本公开的预期范围内。此外，在一些实施例中，存储器单元阵列302包括多组不同类型的存储器单元。
存储器单元阵列300还包括N条编程字线WLP[0]、...WL[N-1](统称为编程字线WLP’)和N条读取字线WLR[0]、...WLR[N-1](统称为读取字线WLR’)。单元阵列302中的每列0、...、N-1与相应编程字线WLP[0]、...WL[N-1]和相应读取字线WLR[0]、......WLR[N-1]重叠。每条编程字线WLP’或读取字线WLR’在第二方向Y上延伸并且位于一列单元(例如，列0、...、N-1)上方。在一些实施例中，图1A的编程字线WLP可用作编程字线WLP[0]、...WL[N-1]中的一个或多个，并且读取字线WLR可用作读取字线WLR[0]、...WLR[N-1]中的一个或多个。
存储器单元阵列300还包括M条位线BL[0]、...BL[M-1](统称为位线BL’)。单元阵列302中的每行0、...、M-1与相应的位线BL[0]、...、BL[M-1]重叠。每条位线BL’均在第一方向X上延伸并且位于相应的一行单元(例如，行0、...、M-1)上方。在一些实施例中，图1A的位线BL可用作一条或多条位线BL[0]、...、BL[M-1]。存储器单元阵列302中的位线BL’、读取字线WLR’或编程字线WLP’的不同配置在本公开的预期范围内。
存储器单元阵列300的其它配置在本公开的预期范围内。
存储器单元阵列的布局设计
图4A至图4C是根据一些实施例的布局设计400的图。布局设计400是2A的存储器单元阵列200A的布局图。布局设计400可用于制造存储器单元阵列200A。
图4A是布局设计400的图。为了便于说明，图4B至图4C中的一些标记元件未在图4A中标记。在一些实施例中，图4A至图4C包括图4A至图4C中未示出的附加元件。
图4B至图4C是图4A的布局设计400的相应部分400B至400C的图，为了便于说明而简化。部分400B包括图4A的布局设计400的一个或多个部件，图4A的布局设计400包括布局设计400的有源(OD)层级、POLY(PO)层级、金属过扩散(MD)层级和M0层级。部分400C对应于图4A的布局设计400，但是包括图4A中为了便于说明而未示出的附加标记。
布局设计400包括在第一方向X上延伸的有源区布局图案402a和402b(统称为“有源区布局图案组402”)。有源区布局图案组402的有源区布局图案402a、402b在与第一方向X不同的第二方向Y上彼此分隔开。该有源区布局图案组402可用于制造集成电路700的相应有源区组702(图7A至图7E)。在一些实施例中，该有源区布局图案组402的有源区布局图案402a、402b可用于制造集成电路700的有源区组702(图7A至图7B)的相应有源区702a、702b。在一些实施例中，有源区布局图案组402被称为氧化物扩散(OD)区，其限定集成电路700的源极或漏极扩散区。
在一些实施例中，该有源区布局图案组402的有源区布局图案402a可用于制造图2A的NMOS晶体管N1-0、NMOS晶体管N2-0、NMOS晶体管N3-0和NMOS晶体管N4-0中的每个的源极和漏极区。在一些实施例中，该有源区布局图案组402的有源区布局图案402b可用于制造图2A的NMOS晶体管N1-1、NMOS晶体管N2-1、NMOS晶体管N3-1和NMOS晶体管N4-1中的每个的源极和漏极区。
在一些实施例中，该有源区布局图案组402位于第一布局层级上。在一些实施例中，第一布局层级对应于布局设计400或600(图4A或图6)或集成电路700(图7A至图7E)中的一个或多个的有源层级或OD层级。
该有源区布局图案组402中图案的其它配置或数量在本公开的范围内。
布局设计400还包括在第二方向Y上延伸的至少栅极布局图案404a、404b、404c、404d、404e或404f(统称为“栅极布局图案组404”)。
在一些实施例中，该栅极布局图案组404的每个布局图案沿第一方向X与该栅极布局图案组404的相邻布局图案分隔开多晶硅间距(未标记)。该栅极布局图案组404可用于制造集成电路700的相应栅极组704(图7A至图7E)。在一些实施例中，该栅极布局图案组404的栅极布局图案404a、404b、404c、404d、404e、404f可用于制造集成电路700的栅极组704(图7A至图7E)的相应栅极704a、704b、704c、704d、704e、704f。
该栅极布局图案组404定位在第二布局层级上。在一些实施例中，第二布局层级与第一布局层级不同。在一些实施例中，第二布局层级对应于布局设计400或600(图4A或图6)或集成电路700(图7A至图7E)中的一个或多个的POLY层。
该栅极布局图案组404与该有源区布局图案组402重叠。该有源区布局图案组402位于该栅极布局图案组404下方。在一些实施例中，栅极布局图案404a定位在布局设计400的第一侧上方，并且栅极布局图案404f定位在布局设计400的与第一侧相对的第二侧上方。在一些实施例中，栅极布局图案404a与有源区布局图案402a和402b的每个的第一侧重叠，并且栅极布局图案404f与有源区布局图案402a和402b的每个的第二侧重叠。
栅极布局图案404b可用于制造图2A的NMOS晶体管N1-0的栅极端子和NMOS晶体管N2-0的栅极端子。在一些实施例中，栅极布局图案404b可用于制造图1A的NMOS晶体管N1的栅极端子和NMOS晶体管N2的栅极端子。在一些实施例中，栅极布局图案404b可用于制造图1A的至少编程字线WLP、图2A的编程字线WLP0或图3的编程字线WLP’。
栅极布局图案404c可用于制造图2A的NMOS晶体管N3-0的栅极端子和NMOS晶体管N4-0的栅极端子。在一些实施例中，栅极布局图案404c可用于制造图1A的NMOS晶体管N3的栅极端子和NMOS晶体管N4的栅极端子。在一些实施例中，栅极布局图案404c可用于制造图1A的至少读取字线WLR、图2A的读取字线WLR0或图3的读取字线WLR’。
栅极布局图案404d可用于制造图2A的NMOS晶体管N3-1的栅极端子和NMOS晶体管N4-1的栅极端子。在一些实施例中，栅极布局图案404d可用于制造图1A的NMOS晶体管N3的栅极端子和NMOS晶体管N4的栅极端子。在一些实施例中，栅极布局图案404d可用于制造图1A的至少读取字线WLR、图2A的读取字线WLR1或图3的读取字线WLR’。
栅极布局图案404e可用于制造图2A的NMOS晶体管N1-1的栅极端子和NMOS晶体管N2-1的栅极端子。在一些实施例中，栅极布局图案404e可用于制造图1A的NMOS晶体管N1的栅极端子和NMOS晶体管N2的栅极端子。在一些实施例中，栅极布局图案404e可用于制造图1A的至少编程字线WLP、图2A的编程字线WLP1或图3的编程字线WLP’。
该栅极布局图案组404中图案的其它配置、其它布局层级上的布置或数量在本公开的范围内。
布局设计400还包括在第二方向Y上延伸的至少金属过扩散布局图案410a、410b、410c、410d或410e(统称为“金属过扩散布局图案组410”)。该金属过扩散布局图案组410的至少一个布局图案与该有源区布局图案组402重叠。
该金属过扩散布局图案组410可用于制造集成电路700的相应接触件组710(图7A至图7E)。在一些实施例中，该金属过扩散布局图案组410的金属过扩散布局图案410a、410b、410c、410d或410e可用于制造集成电路700的接触件组710(图7A至图7E)中的相应接触件710a、710b、710c、710d或710e。
在一些实施例中，该金属过扩散布局图案组410的每个布局图案在至少第一方向X上与该金属过扩散布局图案组410的相邻布局图案分隔开。在一些实施例中，该金属过扩散布局图案组410的每个布局图案定位在该栅极布局图案组404的一对栅极布局图案之间。例如，金属过扩散布局图案410a位于栅极布局图案404a和404b之间。
在一些实施例中，该金属过扩散布局图案组410位于第三布局层级上。在一些实施例中，第三布局层级对应于布局设计400或600(图4A或图6)或集成电路700(图7A至图7E)中的一个或多个的金属过扩散(MD)层级。在一些实施例中，第三布局层级与第一布局层级不同。在一些实施例中，第三布局层级与第二布局层级相同，并且包括MD层级和POLY层级。
在一些实施例中，金属过扩散布局图案410a可用于制造图2A的NMOS晶体管N1-0和NMOS晶体管N2-0中的每个的至少漏极端子或源极端子。在一些实施例中，金属过扩散布局图案410a可用于制造图1A的NMOS晶体管N1和NMOS晶体管N2中的每个的至少漏极端子或源极端子。
在一些实施例中，金属过扩散布局图案410b可用于制造图2A的NMOS晶体管N1-0、NMOS晶体管N2-0、NMOS晶体管N3-0和NMOS晶体管N4-0中的每个的至少漏极端子或源极端子。在一些实施例中，金属过扩散布局图案410b可用于制造图1A的NMOS晶体管N1、NMOS晶体管N2、NMOS晶体管N3和NMOS晶体管N4中的每个的至少漏极端子或源极端子。
在一些实施例中，金属过扩散布局图案410c可用于制造图2A的NMOS晶体管N3-0、NMOS晶体管N4-0、NMOS晶体管N3-1和NMOS晶体管N4-1中的每个的至少漏极端子或源极端子。在一些实施例中，金属过扩散布局图案410c可用于制造图1A的NMOS晶体管N3和NMOS晶体管N4中的每个的至少漏极端子或源极端子。
在一些实施例中，金属过扩散布局图案410d可用于制造图2A的NMOS晶体管N3-1、NMOS晶体管N4-1、NMOS晶体管N1-1和NMOS晶体管N2中的每个的至少漏极端子或源极端子。在一些实施例中，金属过扩散布局图案410d可用于制造图1A的NMOS晶体管N1、NMOS晶体管N2、NMOS晶体管N3和NMOS晶体管N4中的每个的至少漏极端子或源极端子。
在一些实施例中，金属过扩散布局图案410e可用于制造图2A的NMOS晶体管N1-1和NMOS晶体管N2-1中的每个的至少漏极端子或源极端子。在一些实施例中，金属过扩散布局图案410e可用于制造图1A的NMOS晶体管N1和NMOS晶体管N2中的每个的至少漏极端子或源极端子。
该金属过扩散布局图案组410中图案的其它配置、其它布局层级上的布置或数量在本公开的范围内。
布局设计400还包括在第一方向X上延伸的至少导电部件布局图案420a、420b、420c或420d(下文中称为“导电部件布局图案组420”)。在一些实施例中，该导电部件布局图案组420在两个方向(例如，第一方向X或第二方向Y)上延伸。
该导电部件布局图案组420可用于制造集成电路700的相应导电结构组720(图7A至图7E)。在一些实施例中，该导电部件布局图案组420的导电部件布局图案420a、420b、420c、420d可用于制造集成电路700的导电部件组720(图7A至图7E)的相应导电部件720a、720b、720c、720d。在一些实施例中，导电部件布局图案420a可用于制造至少图2A的位线BL0、图1A的位线BL或图3的位线BL’。
该导电部件布局图案组420至少与该栅极布局图案组404或该金属过扩散布局图案组410重叠。该导电部件布局图案组420位于第四布局层级上。在一些实施例中，第四布局层级至少与第一布局层级、第二布局层级或第三布局层级不同。在一些实施例中，第四布局层级对应于布局设计400或600(图4A或图6)或集成电路700(图7A至图7E)中的一个或多个的金属零(M0)层。其它布局层级在本公开的范围内。该导电部件布局图案组420中图案的其它配置、其它布局层级上的布置或数量在本公开的范围内。
在一些实施例中，导电部件布局图案420a与该栅极布局图案组404中的每个栅极布局图案以及该金属过扩散布局图案410中的每个金属过扩散布局图案重叠。导电部件布局图案420b与栅极布局图案404b、404c、404d和404e以及金属过扩散布局图案410b、410c和410d重叠。导电部件布局图案420c与栅极布局图案404a、404b和404c以及金属过扩散布局图案410a和410b重叠。导电部件布局图案420d与栅极布局图案404d、404e和404f以及金属过扩散布局图案410d和410e重叠。
该导电部件布局图案组420中图案的其它配置、其它布局层级上的布置或数量在本公开的范围内。
布局设计400还包括至少通孔布局图案430a、430b或430c(统称为“通孔布局图案组430”)。该通孔布局图案组430可用于制造相应通孔组730(图7A至图7E)。在一些实施例中，该通孔布局图案组430的通孔布局图案430a、430b、430c可用于制造集成电路700的通孔组730(图7A至图7E)的相应通孔730a、730b、730c。
在一些实施例中，该通孔布局图案组430位于该导电部件布局图案组420与该栅极布局图案组404之间。通孔布局图案430a、430b、430c位于相应导电部件布局图案420b、420c、420d和相应栅极布局图案404c、404b、404e之间。在一些实施例中，通孔布局图案430a、430b、430c位于相应导电部件布局图案420b、420c、420d与相应栅极布局图案404c、404b、404e重叠的位置。
通孔布局图案组430定位在布局设计400或600(图4A或图6)或集成电路700(图7A至图7E)中的一个或多个的通孔过栅极(VG)层级处。在一些实施例中，VG层级在M0层级和POLY层级之间。在一些实施例中，VG层级在第四布局层级和第二布局层级之间。其它布局层级在本公开的范围内。
该通孔布局图案组430中图案的其它配置、其它布局层级上的布置或数量在本公开的范围内。
布局设计400还包括至少通孔布局图案432a(统称为“通孔布局图案组432”)。该通孔布局图案组432可用于制造相应的通孔组732(图7E)。在一些实施例中，该通孔布局图案组432的通孔布局图案432a可用于制造集成电路700的通孔组732(图7E)的相应通孔732a。
在一些实施例中，该通孔布局图案组432位于该导电部件布局图案组420与该金属过扩散布局图案组410之间。通孔布局图案432a位于相应的导电部件布局图案420a与相应的金属过扩散布局图案410c之间。在一些实施例中，通孔布局图案432a位于相应的导电部件布局图案420a与相应的金属过扩散布局图案410c重叠的位置。
通孔布局图案组432定位在布局设计400或600(图4A或6)或集成电路700(图7A至图7E)中的一个或多个的通孔过扩散(VD)层级。在一些实施例中，VD层级在M0层级和MD层级之间。在一些实施例中，VD层级在第四布局层级和第三布局层级之间。其它布局层级在本公开的范围内。
该通孔布局图案组432中图案的其它配置、其它布局层级上的布置或数量在本公开的范围内。
布局设计400还包括存储器单元区401和存储器单元区401’。
在一些实施例中，存储器单元区401(图4C)是图2A的存储器单元阵列200A的存储器单元202的布局图。在一些实施例中，存储器单元区401’(图4C)是图2A的存储器单元阵列200A的存储器单元204的布局图。在一些实施例中，存储器单元区401可用于制造图2A的存储器单元阵列200A的存储器单元202。在一些实施例中，存储器单元区401’可用于制造图2A的存储器单元阵列200A的存储器单元204。在一些实施例中，布局设计400的存储器单元区401(图4C)或存储器单元区401’(图4C)是图1A的存储器单元100A的布局图。在一些实施例中，布局设计400的存储器单元区401或存储器单元区401’可用于制造图1A的存储器单元100A。
在一些实施例中，存储器单元区401包括可用于制造图2A的存储器单元阵列200A的存储器单元202的布局设计400的布局图案。例如，在一些实施例中，存储器单元区401至少包括栅极布局图案404a、栅极布局图案404b、栅极布局图案404c、部分有源区布局图案402a、部分有源区布局图案402b、金属过扩散布局图案410a、金属扩散布局图案410b、至少部分金属过扩散布局图案410c、通孔布局图案430a、通孔布局图案430b、通孔布局图案430c、通孔布局图案432a、导电部件布局图案420a、导电部件布局图案420b或导电部件布局图案420c。
在一些实施例中，存储器单元区401’包括可用于制造图2A的存储器单元阵列200A的存储器单元204的布局设计400的布局图案。例如，在一些实施例中，存储器单元区401’至少包括栅极布局图案404d、栅极布局图案404e、栅极布局图案404f、另一部分有源区布局图案402a、另一部分有源区布局图案402b、金属过扩散布局图案410d、金属过扩散布局图案410e、至少部分金属过扩散布局图案410e、通孔布局图案430c、通孔布局图案432a、导电部件布局图案420a、导电部件布局图案420b或导电部件布局图案420d。
存储器单元区401包括区406a和406b。在一些实施例中，区406a包括可用于制造图2A的存储器单元202的NMOS晶体管N1-0和NMOS晶体管N3-0的布局设计400的布局图案。在一些实施例中，区406b包括可用于制造图2A的存储器单元202的NMOS晶体管N2-0和NMOS晶体管N4-0的布局设计400的布局图案。
在一些实施例中，区406a至少包括栅极布局图案404a、栅极布局图案404b、栅极布局图案404c、部分有源区布局图案402a、金属过扩散布局图案410a、金属过扩散布局图案410b、部分至少金属过扩散布局图案410c、通孔布局图案430a、通孔布局图案432a、导电部件布局图案420a或导电部件布局图案420b。
在一些实施例中，区406b至少包括栅极布局图案404a、栅极布局图案404b、栅极布局图案404c、部分有源区布局图案402b、金属过扩散布局图案410a、金属过扩散布局图案410b、至少部分金属过扩散布局图案410c、通孔布局图案430b、通孔布局图案432a、导电部件布局图案420a或导电部件布局图案420c。
存储器单元区401’包括区408a和408b。在一些实施例中，区408a包括可用于制造图2A的存储器单元202的NMOS晶体管N3-1和NMOS晶体管N1-1的布局设计400的布局图案。在一些实施例中，区408b包括可用于制造图2A的存储器单元202的NMOS晶体管N2-1和NMOS晶体管N4-1的布局设计400的布局图案。
在一些实施例中，区408a包括栅极布局图案404d、栅极布局图案404e、栅极布局图案404f、另一部分有源区布局图案402a、金属过扩散布局图案410d、金属过扩散布局图案410e、至少部分金属过扩散布局图案410e、通孔布局图案432a、导电部件布局图案420a或导电部件布局图案420b。
在一些实施例中，区408b包括栅极布局图案404d、栅极布局图案404e、栅极布局图案404f、另一部分有源区布局图案402b、金属过扩散布局图案410d、金属过扩散布局图案410e、至少部分金属过扩散布局图案410e、通孔布局图案430c、通孔布局图案432a、导电部件布局图案420a或导电部件布局图案420d。
该布局设计400中图案的其它配置、其它布局层级上的布置或数量在本公开的范围内。例如，在一些实施例中，可以修改布局设计400以在布局设计400的存储器单元区401内包括其它数量的至少区406a或区406b(例如，见图5A至图5C)。类似地，在一些实施例中，可以修改布局设计400以在布局设计400的存储器单元区401’内包括其它数量的至少区408a或区408b(例如，见图5A至图5C)。
图5A至图5C是根据一些实施例的布局设计的示意图。
图5A是根据一些实施例的存储器单元的布局设计500A的示意图。图5B是根据一些实施例的存储器单元的布局设计500C的示意图。图5C是根据一些实施例的存储器单元的布局设计500C的示意图。为了便于说明，图5A至图5C包括未示出的附加元件。
布局设计500A是图4A至图4C的布局设计400的另一图示。例如，与图4A至图4C的布局设计400相比，布局设计500A类似于布局设计400，但是为了便于说明，图4A至图4C的布局图案未在布局设计500A中示出。布局设计500A包括存储器单元区502和存储器单元区504。在一些实施例中，存储器单元区502和504类似于相应的存储器单元区401和401’，并且因此省略了类似的详细描述。在一些实施例中，存储器单元区502中的区(506a、506b)的数量等于存储器单元区504中的区(508a、508b)的数量。
存储器单元区502包括区506a和区506b。在一些实施例中，区506a和506b类似于相应的区406a和406b，并且因此省略了类似的详细描述。在一些实施例中，区506a和区506b中的每个包括相应的编程晶体管区MNP和相应的读取晶体管区MNR。
如图5A所示，存储器单元区502是可用于制造存储器单元202(图2A)的布局设计的部分，存储器单元202被配置为存储1数据位，并且具有2个编程晶体管(MNP或NMOS晶体管N1-0和N2-0)和2个读取晶体管(MNR或NMOS晶体管N3-0和N4-0)。
存储器单元区504包括区508a和区508b。在一些实施例中，区508a和508b类似于相应的区408a和408b，并且因此省略了类似的详细描述。在一些实施例中，区508a和区508b中的每个包括相应的编程晶体管区MNP和相应的读取晶体管区MNR。
如图5A所示，存储器单元区504是可用于制造存储器单元204(图2A)的布局设计的部分，存储器单元204被配置为存储1数据位，并且具有2个编程晶体管(MNP或NMOS晶体管N1-1和N2-1)和2个读取晶体管(MNR或NMOS晶体管N3-1和N4-1)。
在一些实施例中，至少区506a、506b、508a或508b中的编程晶体管区MNP的数量等于至少区506a、506b、508a或508b中的读取晶体管区MNR的数量。在一些实施例中，至少区506a、506b、508a或508b中的编程晶体管区MNP的数量与至少区506a、506b、508a或508b中的读取晶体管区MNR的数量不同。
在一些实施例中，至少区506a、506b、508a或508b中的编程晶体管区MNP的数量等于区506a、506b、508a或508b中的另一个中的编程晶体管区MNP的数量。在一些实施例中，至少506a、506b、508a或508b中的编程晶体管区MNP的数量与区506a、506b、508a或508b中的另一个中的编程晶体管区MNP的数量不同。
在一些实施例中，至少区506a、506b、508a或508b中的读取晶体管区MNR的数量等于区506a、506b、508a或508b中的另一个中的读取晶体管区MNR的数量。在一些实施例中，至少区506a、506b、508a或508b中的读取晶体管区MNR的数量与区506a、506b、508a或508b中的另一个中的读取晶体管区MNR的数量不同。
图5B是根据一些实施例的存储器单元阵列200B的布局设计500B的示意图。
在一些实施例中，布局设计500B示出了存储器单元区502’中的区(506a’)的数量与存储器单元区504’中的区(508a’、508b’、508c’)的数量不同。在一些实施例中，存储器单元区502’中的区(506a’)的数量小于存储器单元区504’中的区(508a’、508b’、508c’)的数量。在一些实施例中，存储器单元区502’中的区(506a’)的数量大于存储器单元区504’中的区(508a’、508b’、508c’)的数量。
在一些实施例中，通过在存储器单元区502’和存储器单元区504’中具有其它数量的区，布局设计500B提供比其它方法更灵活的设计。
布局设计500B是图5A的布局设计500A的变型。与布局设计500A相比，存储器单元区502’替换存储器单元区502，存储器单元区504’替换存储器单元区504，并且因此省略了类似的详细描述。
存储器单元区502’包括区506a’。区506a’是图5A的区506a的变型。在一些实施例中，区506a’类似于区506a或406a，并且因此省略类似的详细描述。
如图5B所示，存储器单元区502’是可用于制造存储器单元的布局设计的部分，类似于图2B的存储器单元阵列200B的存储器单元202’，存储器单元被配置为存储1数据位，并且具有1个编程晶体管(MNP或NMOS晶体管N1-0)和1个读取晶体管(MNR或NMOS晶体管N3-0)。
其它数量的区在本公开的范围内。例如，在一些实施例中，存储器单元区502’包括与1个区(例如，区506a’)不同数量的区。
存储器单元区504’包括区508a’、区508b’、区508c’。区508a’和508b’是图5A的相应区508a和508b的变型。在一些实施例中，区508a’类似于区508a或408a，区508b’类似于区508b或408b，区508c’类似于区508a或508b，并且因此省略类似的详细描述。
如图5B所示，存储器单元区504’是可用于制造存储器单元204’的布局设计的部分，存储器单元204’被配置为存储1数据位，并且具有3个编程晶体管(MNP或NMOS晶体管N1-1、N2-1、N5-1)和3个读取晶体管(NMOS晶体管N3-1、N4-1、N6-1)。
其它数量的区在本公开的范围内。例如，在一些实施例中，存储器单元区504’包括与3个区(例如，区508a’、区508b’或区508c’)不同数量的区。
在一些实施例中，区506a’、508a’、508b’和508c’中的每个包括相应的编程晶体管区MNP和相应的读取晶体管区MNR。
在一些实施例中，可以调整至少区506a’、508a’、508b’或508c’中的编程晶体管区MNP的数量或读取晶体管区MNR的数量，类似于上面针对图5A的描述，并且因此为简洁起见而省略。
图5C是根据一些实施例的存储器单元阵列200C的布局设计500C的示意图。
布局设计500C是图5B的布局设计500B的变型。在一些实施例中，布局设计500C示出存储器单元区502”中的区(例如，506a”、506b”、506c”)的数量大于存储器单元区504”中的区(508a”)的数量，并且因此，为了简洁起见，省略了类似的详细描述。
与布局设计500A相比，存储器单元区502”替换存储器单元区502，存储器单元区504”替换存储器单元区504，区506a”、506b”替换相应区506a、506b，区508a”替换区508a，区506c”类似于区502a，并且因此省略类似的详细描述。
在一些实施例中，通过在存储器单元区502”和存储器单元区504”中具有其它数量的区，布局设计500C提供比其它方法更灵活的设计。
布局设计500A、500B或500C中的其它配置、其它布局层级上的布置或数量在本公开的范围内。
图6是根据一些实施例的布局设计600的示意图。
在一些实施例中，图6的布局设计600示出了包括可用于制造同一行中的4个相邻存储器单元的一对相邻布局设计(例如，第一布局设计602、第二布局设计604)。
布局设计600A是图4A至图4C的布局设计400的变型。例如，与图4A至图4C的布局设计400相比，布局设计600包括附加布局设计(例如，第二布局设计604)。为了便于说明，图6包括未示出的附加元件。
布局设计600包括第一布局设计602、第二布局设计604和栅极布局图案606。
在一些实施例中，第一布局设计602对应于图4A至图4C的布局设计400，并且因此省略了类似的详细描述。
在一些实施例中，第二布局设计604类似于第一布局设计602，并且因此省略类似的详细描述。例如，在一些实施例中，第二布局设计604是布局设计602的围绕x轴旋转的镜像。
栅极布局图案606类似于图4A至图4C的该栅极布局图案组404的至少栅极布局图案，并且因此省略了类似的详细描述。栅极布局图案606定位在第一布局设计602和第二布局设计604之间。
在一些实施例中，布局设计600可用于制造定位在同一行中的存储器单元阵列300中的4个相邻存储器单元。例如，在一些实施例中，第一布局设计602可用于制造存储器单元302[0,0]和302[0,1]，并且第二布局设计604可用于制造存储器单元302[0,2]和302[0,3]。在一些实施例中，第一布局设计602可用于制造存储器单元阵列300中的存储器单元302[0,0]和302[0,1]以外的存储器单元，并且第二布局设计604可用于制造除存储器单元阵列300中的存储器单元302[0,2]和302[0,3]以外的存储器单元。
布局设计600中的其它配置、其它布局层级上的布置或数量在本公开的范围内。
集成电路
图7A、图7B、图7C、图7D和图7E是根据一些实施例的集成电路700的截面图。图7A是对应于与平面A-A’相交的布局设计400的集成电路700的截面图，图7B是对应于与平面B-B’相交的布局设计400的集成电路700的截面图，图7C是对应于与平面C-C’相交的布局设计400的集成电路700的截面图，图7D是对应于与平面D-D’相交的布局设计400的集成电路700的截面图，以及图7E是根据一些实施例的对应于与平面E-E’相交的布局设计400的集成电路700的截面图。集成电路700由布局设计400或600制造。
与图1A至图1B、图2A至图3、图4A至图4C、图5A至图5C和图6中的一个或多个中的那些相同或类似的组件给出相同的参考标号，并且因此省略其详细描述。
集成电路700由布局设计400或600制造。包括对准、长度和宽度的结构关系，以及图7A至图7E的集成电路700的配置类似于图1A的存储器单元100A、图2A至图2C的存储器单元阵列200A至200C、图3的存储器单元阵列300、图4A至图4C的布局设计400、图5A至图5C的布局部分500A至图500C和图6的布局设计600，并且为简洁起见，将不在图1A、图2A至图3、图4A至图4C或图5A至图5C的每个中描述。
集成电路700至少包括阱区702a中的有源区712a、712b、712c、712d或712e(统称为“有源区组712”)。在一些实施例中，阱区702a位于衬底750中。在一些实施例中，衬底750包括硅衬底或任何其它可应用的半导体材料的衬底。在一些实施例中，阱区702a包括p型掺杂剂或n型掺杂剂。
该有源区组712在第二方向Y上延伸并且位于集成电路700的第一布局层级上。该有源区组712中的每个有源区在第一方向X上彼此分隔开。在一些实施例中，集成电路700的有源区组712称为氧化物限定(OD)区，其限定集成电路700的源极或漏极扩散区。在一些实施例中，该有源区组712包括n-在阱区702a(例如，p型)中的n型掺杂剂，并且对应于图2A的NMOS晶体管N2-0、N2-1、N4-0或N4-1的源极或漏极区。在一些实施例中，该有源区组712包括阱区702a(例如，n型)中的p型掺杂剂，并且对应于类似于图2A的NMOS晶体管N2-0、N2-1、N4-0或N4-1的PMOS晶体管(未示出)的源极或漏极区。该有源区组712的其它数量或配置在本公开的范围内。
集成电路700至少包括位于阱区702b中的有源区714a、714b、714c、714d或714e(统称为“有源区组714”)。在一些实施例中，阱区702b位于衬底750中。在一些实施例中，阱区702b包括n型掺杂剂或p型掺杂剂。
该有源区组714在第二方向Y上延伸并且位于集成电路700的第一布局层级上。该有源区组714中的每个有源区在第一方向X上彼此分隔开。在一些实施例中，集成电路700的有源区组714称为OD区，其限定集成电路700的源极或漏极扩散区。在一些实施例中，该有源区组714包括位于阱区702b(例如，p型)中的n型掺杂剂，并且对应于图2A的NMOS晶体管N1-0、N1-1、N3-0或N3-1的源极或漏极区。在一些实施例中，该有源区组714包括位于阱区702b(例如，n型)中的p型掺杂剂，并且对应于类似于图2A的NMOS晶体管N1-0、N1-1、N3-0或N3-1的PMOS晶体管(未示出)的源极或漏极区。该有源区组714的其它数量或配置在本公开的范围内。
集成电路700还包括在第一方向X上延伸的至少栅极氧化物层760。在一些实施例中，栅极氧化物层760覆盖阱区750的顶面。在一些实施例中，栅极氧化物层760包括绝缘材料、介电材料等。
集成电路700还包括在第二方向Y上延伸的至少栅极704a、704b、704c、704d、704e或704f(统称为“栅极组704”)、至少与栅极氧化物层760重叠，并且位于集成电路700的第二布局层级上。在一些实施例中，该栅极组704与该有源区组712和714重叠。
该栅极组704的每个栅极在第二方向Y上与该栅极组704的相邻栅极分隔开多晶硅间距(未示出)。
栅极704b对应于图2A的NMOS晶体管N1-0和N2-0的栅极。栅极704c对应于图2A的NMOS晶体管N3-0和N4-0的栅极。栅极704d对应于图2A的NMOS晶体管N3-1和N4-1的栅极。栅极704e对应于图2A的NMOS晶体管N1-1和N2-1的栅极。在一些实施例中，至少栅极704a或704f被配置为伪栅极，作为伪晶体管的一部分。在一些实施例中，伪晶体管是非功能晶体管。
在一些实施例中，栅极704b是至少图1A的编程字线WLP、图2A的编程字线WLP0和图3的编程字线WLP’。在一些实施例中，栅极704c是至少图1A的读取字线WLR、图2A的读取字线WLR0或图3的读取字线WLR’。在一些实施例中，栅极704d是至少图1A的读取字线WLR、图2A的读取字线WLR1或图3的读取字线WLR’。在一些实施例中，栅极704e至少是图1A的编程字线WLP、图2A的编程字线WLP1或图3的编程字线WLP’。
该栅极组704的其它数量或配置在本公开的范围内。
集成电路700还包括至少接触件710a、710b、710c、710d或710e(统称为“接触件组710”)，该接触件在第二方向Y上延伸、与有源区组712和714重叠，并且位于集成电路700的第三布局层级上。
在一些实施例中，接触件组710中的接触件710a、710b、710c、710d、710e中的每个在至少第一方向X上与接触件组710的相邻接触件分隔开。
在一些实施例中，接触件710a电耦合有源区712a和714a。在一些实施例中，接触件710a是NMOS晶体管N1-0的源极或漏极端子以及图2A的NMOS晶体管N2-0的源极或漏极端子。
在一些实施例中，接触件710b电耦合有源区712b和714b。在一些实施例中，接触件710b是图2A的NMOS晶体管N1-0的源极或漏极端子、NMOS晶体管N2-0的源极或漏极端子、NMOS晶体管N3-0的源极或漏极端子或NMOS晶体管N4-0的源极或漏极端子。
在一些实施例中，接触件710c电耦合有源区712c和714c。在一些实施例中，接触件710c是图2A的NMOS晶体管N3-1的源极或漏极端子、NMOS晶体管N4-1的源极或漏极端子、NMOS晶体管N3-0的源极或漏极端子或NMOS晶体管N4-0的源极或漏极端子。
在一些实施例中，接触件710d电耦合有源区712d和714d。在一些实施例中，接触件710d是图2A的NMOS晶体管N3-1的源极或漏极端子、NMOS晶体管N4-1的源极或漏极端子、NMOS晶体管N1-1的源极或漏极端子或NMOS晶体管N2-1的源极或漏极端子。
在一些实施例中，接触件710d电耦合有源区712d和714d。在一些实施例中，接触件710d是图2A的NMOS晶体管N2-1的源极或漏极端子以及NMOS晶体管N1-1的源极或漏极端子。
该接触件组710的其它数量或配置在本公开的范围内。
集成电路700还包括至少在第一方向X上延伸的导电结构720a、720b、720c或720d(统称为“导电结构组720”)。该导电结构组720位于第四布局层级上。在一些实施例中，集成电路700的第四布局层级是金属零(M0)层级。在一些实施例中，M0层级至少位于集成电路700的有源区、POLY层级或MD层级之上。其它布局层级在本公开的范围内。
在一些实施例中，导电结构720a是至少图2A的位线BL0、图1A的位线BL或图3的位线BL’。
该导电结构组720与至少该栅极组704或该接触件组710重叠。在一些实施例中，导电结构图案720a与该栅极布局图案组404中的每个栅极和该接触件组710的每个接触件重叠。
导电结构720b与栅极704b、704c、704d和704e以及接触件710b、710c和710d重叠。导电结构720c与栅极704a、704b和704c以及接触件710a和710b重叠。导电结构720d与栅极704d、704e和704f以及接触件710d和710e重叠。
该导电结构组720的其它数量或配置在本公开的范围内。
集成电路700还包括在第三方向Z上延伸的至少通孔730a、730b或730c(统称为“通孔组730”)。
在一些实施例中，通孔组730将该导电结构组720的至少一个导电结构电耦合至该栅极组704的至少一个栅极。
在一些实施例中，该通孔组730位于该导电结构组720与该栅极组704之间。通孔730a、730b、730c位于相应的导电结构720b、720c、720d与相应的栅极704c、704b、704e之间。在一些实施例中，通孔730a、730b、730c位于相应的导电结构720b、720c、720d与相应的栅极704c、704b、704e重叠的位置。
通孔组730定位在集成电路700的VG层级处。其它布局层级在本公开的范围内。
在一些实施例中，导电结构720b、720c、720d通过相应的通孔730a、730b、730c电耦合至相应的栅极704c、704b、704e。
通孔组730中通孔的其它配置、其它布局层级上的布置或数量在本公开的范围内。
集成电路700还包括在第三方向Z上延伸的至少通孔732a(统称为“通孔组732”)。
在一些实施例中，通孔组732将该导电结构组720的至少一个导电结构电耦合至该接触件组710的至少一个接触件。在一些实施例中，导电结构720a通过通孔732a电耦合至接触件710c。
在一些实施例中，该通孔组732位于该导电结构组720和该接触件组710之间。通孔732a位于导电结构720a和接触件710c之间。在一些实施例中，通孔732a位于导电结构720a与接触件710c重叠的位置。
通孔组732定位在集成电路700的VD层级处。其它布局层级在本公开的范围内。
通孔组732中通孔的其它配置、其它布局层级上的布置或数量在本公开的范围内。
在一些实施例中，至少栅极704a、栅极704b、栅极704c、有源区712a、有源区712b、部分有源区712c、有源区714a、有源区714b、部分有源区714c、接触件710a、接触件710b、部分接触件710c、通孔730a、通孔730b、通孔730c、通孔732a、导电部件720a、导电部件720b或导电部件720c是存储器单元790a的一部分。
在一些实施例中，至少栅极704d、栅极704e、栅极704f、部分有源区712c、有源区712d、有源区712e、部分有源区714c、有源区714d、有源区714e、部分接触件710c、接触件710d、接触件710e、通孔730c、通孔732a、导电部件720a或导电部件720d是存储器单元790b的一部分。
在一些实施例中，存储器单元790a和790b类似于图2A的相应存储器单元202和204，或图3的相应的存储器单元302[0,0]和302[0,1]，并且因此省略类似的详细描述。
方法
图8是根据一些实施例的形成或制造存储器电路的方法800的流程图。应当理解，可以在图8中所示的方法800之前、期间和/或之后实施额外的操作。这里仅简要描述一些其它操作。在一些实施例中，方法800可用于形成存储器电路，诸如存储器单元100A(图1A)、存储器单元阵列200A至200C(图2A至图2C)或单元阵列302(图3)中的至少一个存储器单元或集成电路，诸如集成电路700(图7A至图7E)。在一些实施例中，方法800可用于形成具有与布局设计400(图4A)或600(图6)或布局设计500A至500C(图5A至图5C)中的一个或多个类似的结构关系的集成电路。
在方法800的操作802中，生成存储器电路的布局设计。操作802由处理器件(例如，处理器1002(图10))实施，处理器件被配置为执行用于生成布局设计的指令。在一些实施例中，方法800的布局设计包括布局设计400或600中的一个或多个。在一些实施例中，本申请的布局设计包括类似于图5A至图5C的部件。在一些实施例中，本申请的布局设计是图形数据库系统(GDSII)文件格式。
在方法800的操作804中，基于布局设计制造存储器电路。在一些实施例中，方法800的操作804包括基于布局设计制造至少一个掩模，以及基于至少一个掩模制造存储器电路。
在一些实施例中，布局设计400、500A至500C或600是标准单元。在一些实施例中，不实施操作802或804中的一个或多个。
图9是根据一些实施例的生成集成电路的布局设计的方法900的流程图。应当理解，可以在图9中所示的方法900之前、期间和/或之后实施额外的操作，并且本文仅简要描述一些其它工艺。在一些实施例中，方法900是方法800的操作802的实施例。在一些实施例中，方法900可用于生成存储器电路(例如，存储器单元100A、存储器单元阵列200A至200C、存储器单元阵列300的单元阵列302的至少一个存储器单元)或集成电路(例如，集成电路700)的布局设计400、500A至500C或600中的一个或多个布局图案。
在方法900的操作902中，生成或放置第一编程器件布局。在一些实施例中，第一编程器件布局至少包括区406a、406b、408a或408b。在一些实施例中，生成第一编程器件布局包括生成对应于制造第一编程器件的第一晶体管的第一晶体管布局设计，以及生成对应于制造第一编程器件的第二晶体管的第二晶体管布局设计。在一些实施例中，操作902的第一编程器件的第一晶体管至少包括NMOS晶体管N1-0、N2-0、N1-1或N2-1。在一些实施例中，方法900的第一晶体管和第二晶体管被配置为共享第一栅极并且彼此并联耦合。在一些实施例中，对于具有如图4A至图4C所示的晶体管布局设计的每个区(406a、406b、408a、408b)重复操作902。在一些实施例中，对具有如图4A至图4C所示的相应的晶体管布局设计的其它编程器件布局重复操作902。
在方法900的操作904中，生成或放置第一读取器件布局。在一些实施例中，第一读取器件布局至少包括区406a、406b、408a、408b。在一些实施例中，生成第一读取器件布局包括生成对应于制造第一读取器件的第三晶体管的第三晶体管布局设计，以及生成对应于制造第一读取器件的第四晶体管的第四晶体管布局设计。在一些实施例中，操作904的第一读取器件的第三晶体管至少包括NMOS晶体管N3-0、N4-0、N3-1或N4-1。在一些实施例中，方法900的第三晶体管和第四晶体管被配置为共享第二栅极并且彼此并联耦合。在一些实施例中，第一读取器件布局与第一编程器件布局相邻。在一些实施例中，对于具有如图4A至图4C所示的晶体管布局设计的每个区(406a、406b、408a、408b)重复操作904。在一些实施例中，对具有如图4A至图4C所示的相应的晶体管布局设计的其它编程器件布局重复操作904。
在一些实施例中，至少操作902或904还包括生成或放置在第一方向X上延伸、位于第一布局层级上并且在第二方向上彼此分隔开的第一有源区布局图案和第二有源区布局图案。在一些实施例中，操作902或904的第一有源区布局图案包括有源区布局图案402a或402b。在一些实施例中，操作902或904的第二有源区布局图案包括有源区布局图案402a或402b。
在方法900的操作906中，在布局设计400或600上生成或放置第一字线布局图案。在一些实施例中，第一字线布局图案包括该栅极布局图案组402中的至少一个。
在方法900的操作908中，在布局设计400或600上生成或放置第二字线布局图案。在一些实施例中，第二字线布局图案包括该栅极布局图案组402中的至少一个。
在方法900的操作910中，在布局设计400或600上生成或放置位线布局图案。在一些实施例中，位线布局图案包括该导电部件布局图案组420中的至少一个。在一些实施例中，操作910包括生成或放置导电部件布局图案组。在一些实施例中，操作910的导电部件布局图案组包括该导电部件布局图案组420。
在方法900的操作912中，在布局设计400或600上生成或放置通孔布局图案组。在一些实施例中，该通孔布局图案组包括该通孔布局图案组430或432中的至少一个。
在方法900的操作914中，在布局设计400或600上生成或放置金属过扩散布局图案组。在一些实施例中，该金属过扩散布局图案组包括该金属过扩散布局图案组410中的至少一个。
在一些实施例中，不实施操作902、904、906、908、910、912或914中的一个或多个。
方法800至900的一个或多个操作由处理器件实施，该处理器件被配置为执行用于制造存储器电路的指令，诸如存储器单元100A、存储器单元阵列200A至200C或存储器单元阵列300的单元阵列302的至少一个存储器单元或诸如集成电路700的集成电路。
在一些实施例中，使用与方法800至900的不同的一个或多个操作中使用的处理器件相同的处理器件来实施方法800至900的一个或多个操作。在一些实施例中，不同的处理器件用于实施方法800至900的一个或多个操作，以用于实施方法800至900的不同的一个或多个操作。
图10是根据一些实施例的用于设计和制造IC布局设计的系统1000的示意图。在一些实施例中，系统1000生成或放置本文描述的一个或多个IC布局设计。在一些实施例中，系统1000基于本文描述的一个或多个IC布局设计制造一个或多个IC。系统1000包括硬件处理器1002和非暂时性计算机可读存储介质1004，存储介质1004编码有，即存储计算机编程代码1006，即，一组可执行指令。计算机可读存储介质1004被配置用于与制造机器接口以生产集成电路。处理器1002经由总线1008电耦合至计算机可读存储介质1004。处理器1002还通过总线1008电耦合至I/O接口1010。网络接口1012还经由总线1008电连接至处理器1002。网络接口1012连接至网络1014，使得处理器1002和计算机可读存储介质1004能够经由网络1014连接至外部元件。处理器1002被配置为执行编码在计算机可读存储介质1004中的计算机编程代码1006，以使系统1000可用于执行方法800或900所描述的操作的部分或全部。
在一些实施例中，处理器1002是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。
在一些实施例中，计算机可读存储介质1004是电子、磁、光学、电磁、红外和/或半导体系统(或器件或器件)。例如，计算机可读存储介质1004包括半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、刚性磁盘以及/或光盘。在使用光盘的一个或多个实施例中，计算机可读存储介质1004包括光盘-只读存储器(CD-ROM)、光盘-读/写器(CD-R/W)和/或数字视频光盘(DVD)。
在一些实施例中，存储介质1004存储计算机编程代码1006，其被配置为使系统1000实施方法800或900。在一些实施例中，存储介质1004还存储对于实施方法800或900所需要的信息以及在方法800或900的实施期间产生的信息，诸如布局设计1016和用户界面1018和制造单元1020，和/或实施方法800或900的操作的一组执行指令。在一些实施例中，布局设计1016包括布局设计100或600的一个或多个布局图案。
在一些实施例中，存储介质1004存储用于与制造机器交互的指令(例如，计算机编程代码1006)。指令(例如，计算机编程代码1006)使处理器1002能够生成制造机械可读的制造指令，以在制造工艺期间有效地实现方法800或900。
EDA系统1000包括I/O接口1010。I/O接口1010耦合至外部电路。在一些实施例中，I/O接口1010包括键盘、小键盘、鼠标、跟踪球、触控板、触摸屏、和/或光标方向键，以用于将信息和命令传送到处理器1002。
EDA系统1000还包括耦合至处理器1002的网络接口1012。网络接口1012允许系统1000与网络1014通信，其中，一个或多个其它计算机系统连接至网络1014。网络接口1012包括无线网络接口，诸如BLUETOOTH、WIFI、WIMAX、GPRS、或WCDMA；或有线网络接口，诸如ETHERNET、USB、或IEEE-13104。在一些实施例中，在两个或更多个系统1000中实现方法800或900，并且通过网络1014在不同系统1000之间交换诸如布局设计、用户界面和制造单元的信息。
系统1000被配置为通过I/O接口1010或网络接口1012接收与布局设计有关的信息。该信息通过总线1008传送到处理器1002，以确定用于产生IC(例如，存储器单元100A、存储器单元阵列200A至200C、存储器单元阵列300的单元阵列302的至少一个存储器单元或集成电路700)的布局设计。然后将布局设计存储在计算机可读介质1004中作为布局设计1016。系统1000被配置为通过I/O接口1010或网络接口1012接收与用户界面有关的信息。该信息作为用户界面1018存储在计算机可读介质1004中。系统1000被配置为通过I/O接口1010或网络接口1012接收与制造单元有关的信息。该信息作为制造单元1020存储在计算机可读介质1004中。在一些实施例中，制造单元1020包括系统1000使用的制造信息。
在一些实施例中，方法800或900实现为用于由处理器执行的独立软件应用编程。在一些实施例中，方法800或900实现为作为附加软件应用编程的一部分的软件应用编程。在一些实施例中，方法800或900实现为软件应用编程的插件。在一些实施例中，方法800或900实现为作为EDA工具的一部分的软件应用编程。在一些实施例中，方法800或900实现为EDA工具使用的软件应用编程。在一些实施例中，EDA工具用于生成集成电路器件的布局设计。在一些实施例中，布局设计存储在非暂时性计算机可读介质上。在一些实施例中，使用诸如可用的
Figure GDA0003260194900000351
(来自于CADENCE DESIGN SYSTEMS，Inc)或其它合适的布局生成工具的工具生成布局设计。在一些实施例中，基于创建的网表(基于原理图设计)生成布局设计。在一些实施例中，方法800或900由制造器件实施，以使用基于由系统1000生成的一个或多个布局设计制造的一组掩模来制造集成电路。在一些实施例中，系统1000是制造器件以使用基于本发明的一个或多个布局设计制造的一组掩模制造集成电路。在一些实施例中，图10的系统1000生成的IC的布局设计比其它方法小。在一些实施例中，图10的系统1000生成IC(例如，存储器单元100A、存储器单元阵列200A至200C、存储器单元阵列300的单元阵列302的至少一个存储器单元或集成电路700)的布局设计，其占据的面积小于其它方法。
图11是根据本发明的至少一个实施例的集成电路(IC)制造系统1100以及与其相关的IC制造流程的框图。
在图11中，IC制造系统1100包括在设计、开发和制造周期中彼此交互的实体，诸如设计室1120、掩模室1130和IC制造者/制造商(“制造厂”)1140，或者与制造IC器件1160有关的服务。系统1100中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，诸如内联网和因特网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其它实体交互，并向一个或多个其它实体提供服务和/或从一个或多个其它实体接收服务。在一些实施例中，设计室1120、掩模室1130和IC制造厂1140中的两个或多个由单个较大的公司拥有。在一些实施例中，设计室1120、掩模室1130和IC制造厂1140中的两个或多个共存于公共设施中并使用公共资源。
设计室(或设计团队)1120生成IC设计布局1122。IC设计布局1122包括为IC器件1160设计的各种几何图案。几何图案对应于构成要制造的IC器件1160的各种组件的金属、氧化物或半导体层的图案。各层结合形成各种IC部件。例如，IC设计布局1122的部分包括形成在半导体衬底(诸如硅晶圆)中的各种IC部件，例如有源区、栅电极、源极和漏极、层间互连的金属线或通孔以及用于接合焊盘的开口；以及设置在半导体衬底上的各个材料层。设计室1120实现适当的设计过程以形成IC设计布局1122。设计过程包括逻辑设计、物理设计或布局布线中的一个或多个。IC设计布局1122呈现在具有几何图案的信息的一个或多个数据文件中。例如，可以以GDSII文件格式或DFII文件格式表示IC设计布局1122。
掩模室1130包括数据准备1132和掩模制造1134。掩模室1130使用IC设计布局1122来制造一个或多个掩模，以用于根据IC设计布局1122制造IC器件1160的各个层。掩模室1130实施掩模数据准备1132，其中IC设计布局1122被转换为代表性数据文件(“RDF”)。掩模数据准备1132向掩模制造1134提供RDF。掩模制造1134包括掩模写入器。掩模写入器将RDF转换为衬底上的图像，诸如掩模(掩模版)或半导体晶圆。掩模数据准备1132操纵设计布局以符合掩模写入器的特定特性和/或IC制造1140的要求。在图11中，掩模数据准备1132和掩模制造1134被示为单独的元件。在一些实施例中，掩模数据准备1132和掩模制造1134可以统称为掩模数据准备。
在一些实施例中，掩模数据准备1132包括光学邻近校正(OPC)，其使用光刻增强技术来补偿例如可能由衍射、干涉、其它工艺效应等引起的图像误差。OPC调整IC设计布局1122。在一些实施例中，掩模数据准备1132包括进一步的分辨率增强技术(RET)，诸如离轴照射、子分辨率辅助部件、相移掩模、其它合适的技术等或它们的组合。在一些实施例中，还使用反向光刻技术(ILT)，其将OPC视为反向成像问题。
在一些实施例中，掩模数据制备1132包括掩模规则检查器(MRC)，其中，该掩模规则检查器(MRC)利用包括特定的几何和/或连接限制的掩模创建规则组检查已经经历了OPC中的工艺的IC设计布局图，以确保足够的裕度，从而解决半导体制造工艺中的变化性等。在一些实施例中，MRC修改IC设计布局以补偿掩模制造1134期间的限制，这可以取消OPC实施的部分修改以满足掩模创建规则。
在一些实施例中，掩模数据制备1132包括光刻工艺检查(LPC)，其模拟将由IC制造厂1140实施的处理以制造IC器件1160。LPC基于IC设计布局1122模拟该处理以创建诸如IC器件1160的模拟制造的器件。LPC模拟中的处理参数可以包括与IC制造周期的各个工艺相关的参数，与用于制造IC的工具相关的参数和/或制造工艺的其它方面。LPC考虑了各种因素，诸如空间图像对比度、焦点深度(“DOF”)、掩模误差增强因子(“MEEF”)、其它合适因素等或它们的组合。在一些实施例中，在通过LPC创建模拟制造的器件之后，如果模拟器件的形状不够接近而无法满足设计规则，则将重复OPC和/或MRC以进一步改进IC设计布局1122。
应当理解，为了简明，已经简化了掩模数据制备1132的上述描述。在一些实施例中，数据制备1132包括诸如逻辑操作(LOP)的附加特征以根据制造规则修改IC设计布局。此外，可以以各种不同的顺序执行在数据制备1132期间应用于IC设计布局1122的工艺。
在掩模数据制备1132之后并且在掩模制造1134期间，基于修改的IC设计布局制造掩模或掩模组。在一些实施例中，电子束(e束)或多个电子束的机制用于基于修改的IC设计布局在掩模(光掩模或掩模版)上形成图案。可以采样各种技术来形成掩模。在一些实施例中，使用二进制技术形成掩模。在一些实施例中，掩模图案包括不透明区和透明区。用于曝光已经涂覆在晶圆上的图像敏感材料层(例如光刻胶)的辐射束(诸如紫外(UV)束)被不透明区阻挡并透过透明区。在一个实例中，二元掩模包括透明衬底(例如，石英玻璃)和涂覆在掩模的不透明区中的不透明材料(例如，铬)。在另一实例中，使用相移技术形成掩模。在相移掩模(PSM)中，形成在掩模上的图案的各个部件配置为具有适当的相位差以提高分辨率和成像质量。在各个实例中，相移掩模可以是衰减型PSM或交替型PSM。通过掩模制造1134所生成的掩模用于各个工艺中。例如，这种掩模可以用于离子注入工艺中以在半导体晶圆中形成各种掺杂区，用于蚀刻工艺中以在半导体晶圆中形成各种蚀刻区，和/或用于其它合适的工艺中。
IC制造厂1140是IC制造企业，其包括用于制造各种不同IC产品的一个或多个制造器件。在一些实施例中，IC制造厂1140是半导体代工厂。例如，可以存在用于多个IC产品的前段制造(前段制程(FEOL)制造)的制造器件，而第二制造器件可以提供用于IC产品的互连和封装的后段制造(后段制程(BEOL)制造)，以及第三制造器件可以为代工企业提供其它服务。
IC制造厂1140使用由掩模室1130制造的掩模(或多个掩模)来制造IC器件1160。因此，IC制造厂1140至少间接地使用IC设计布局图1122来制造IC器件1160。在一些实施例中，使用掩模(或多个掩模)由IC制造厂1140制造半导体晶圆1142以形成IC器件1160。半导体晶圆1142包括具有形成在其上的材料层的硅衬底或其它适当的衬底。半导体晶圆1142还包括各种掺杂区、介电部件、多层互连件等中的一个或多个(在后续的制造步骤中形成)。
系统1100被示为具有设计室1120、掩模屋1130或IC制造厂1140作为单独的组件或实体。然而，应当理解，设计室1120、掩模室1130或IC制造厂1140中的一个或多个是相同组件或实体的一部分。
例如，在以下专利中发现关于集成电路(IC)制造系统(例如，图11的系统1100)以及与其相关联的IC制造流程的细节：于2016年2月9日授权的第9,256,709号美国专利、于2015年10月1日发表的美国预授权出版号为20150278429的美国专利、于2014年2月6日发表的美国预授权出版号为20140040838的美国专利以及于2007年8月21日授权的第7,260,442号美国专利，其每个专利的全部内容结合于此作为参考。
本领域普通技术人员将容易看出，所公开的一个或多个实施例实现了上述一个或多个优势。在阅读了前述说明书之后，普通技术人员将能够影响本文广泛公开的各种变化、等同物的替换和各种其它实施方式。因此，本文所授予的保护仅限于所附权利要求及其等同物中包含的限定。
本说明书的一个方面涉及存储器电路。在一些实施例中，存储器电路包括第一读取器件和第一编程器件。在一些实施例中，第一读取器件耦合至第一位线。在一些实施例中，第一编程器件耦合至第一读取器件。在一些实施例中，第一读取器件包括耦合至第一字线的第一晶体管，以及耦合至第一字线的第二晶体管。在一些实施例中，第一编程器件包括耦合至第二字线的第三晶体管，以及耦合至第二字线的第四晶体管。在一些实施例中，第二晶体管与第一晶体管并联耦合。在一些实施例中，第四晶体管与第三晶体管并联耦合。在一些实施例中，第一晶体管包括第一端子、第二端子和第三端子。在一些实施例中，第二晶体管包括第一端子、第二端子和第三端子。在一些实施例中，第一晶体管的第一端子、第二晶体管的第一端子和第一字线彼此耦合。在一些实施例中，第一晶体管的第二端子耦合至第二晶体管的第二端子。在一些实施例中，第一晶体管的第三端子耦合至第二晶体管的至少第三端子。在一些实施例中，第三晶体管包括第一端子、第二端子和第三端子。在一些实施例中，第四晶体管包括第一端子、第二端子和第三端子。在一些实施例中，第三晶体管的第一端子、第四晶体管的第一端子和第二字线彼此耦合。在一些实施例中，第三晶体管的第二端子、第四晶体管的第二端子、第一晶体管的第三端子和第二晶体管的第三端子彼此耦合。在一些实施例中，第三晶体管的第三端子、第四晶体管的第三端子和第一位线彼此耦合。在一些实施例中，存储器电路还包括第二读取器件和第二编程器件。在一些实施例中，第二读取器件耦合至第一位线。在一些实施例中，第二读取器件包括耦合至第三字线的第五晶体管和耦合至第三字线的第六晶体管。在一些实施例中，第二编程器件耦合至第二读取器件。在一些实施例中，第二编程器件包括耦合至第四字线的第七晶体管和耦合至第四字线的第八晶体管。在一些实施例中，第五晶体管包括第一端子、第二端子和第三端子。在一些实施例中，第六晶体管包括第一端子、第二端子和第三端子。在一些实施例中，第五晶体管的第一端子、第六晶体管的第一端子和第一字线彼此耦合。在一些实施例中，第五晶体管的第二端子耦合至第六晶体管的第二端子。在一些实施例中，第五晶体管的第三端子耦合至第六晶体管的至少第三端子。在一些实施例中，第七晶体管包括第一端子、第二端子和第三端子。在一些实施例中，第八晶体管包括第一端子、第二端子和第三端子。在一些实施例中，第七晶体管的第一端子、第八晶体管的第一端子和第二字线彼此耦合。在一些实施例中，第七晶体管的第二端子、第八晶体管的第二端子、第五晶体管的第三端子和第六晶体管的第三端子彼此耦合。在一些实施例中，第七晶体管的第三端子、第八晶体管的第三端子和第一位线彼此耦合。在一些实施例中，第一晶体管、第二晶体管、第三晶体管和第四晶体管中的每个均包括n型金属氧化物半导体(NMOS)晶体管。在一些实施例中，第一晶体管、第二晶体管、第三晶体管和第四晶体管中的每个均包括p型金属氧化物半导体(PMOS)晶体管。
本说明书的另一方面涉及存储器单元阵列。在一些实施例中，存储器单元阵列包括第一位线、第一字线、第二字线和第一存储器单元。在一些实施例中，第一位线在第一方向上延伸。在一些实施例中，第一字线在与第一方向不同的第二方向上延伸。在一些实施例中，第二字线在第二方向上延伸。在一些实施例中，第一存储器单元耦合至第一位线、第一字线和第二字线。在一些实施例中，第一存储器单元包括第一读取器件和第一编程器件。在一些实施例中，第一读取器件耦合至第一位线和第二字线。在一些实施例中，第一编程器件耦合至第一字线和第一读取器件。在一些实施例中，第一编程器件包括第一晶体管和第二晶体管。在一些实施例中，第一晶体管耦合至第一字线。在一些实施例中，第二晶体管与第一晶体管并联耦合，并且耦合至第一字线。在一些实施例中，第一存储器单元还包括耦合至第一位线和第二字线的第一读取器件。在一些实施例中，第一读取器件包括耦合至第二字线、第一位线、第一晶体管和第二晶体管的第三晶体管。在一些实施例中，第一读取器件还包括第四晶体管和第五晶体管。在一些实施例中，第四晶体管耦合至第二字线、第一位线、第一晶体管和第二晶体管。在一些实施例中，第五晶体管耦合至第二字线、第一位线、第一晶体管和第二晶体管。在一些实施例中，第四晶体管、第五晶体管和第三晶体管彼此并联耦合。在一些实施例中，存储器单元阵列还包括第三字线、第四字线和第二存储器单元。在一些实施例中，第三字线在第二方向上延伸。在一些实施例中，第四字线在第二方向上延伸。在一些实施例中，第二存储器单元耦合至第一位线、第三字线和第四字线。在一些实施例中，第二存储器单元包括第二读取器件和第二编程器件。在一些实施例中，第二读取器件耦合至第一位线和第三字线。在一些实施例中，第二编程器件与第四字线和第一读取器件耦合。在一些实施例中，第二编程器件中的晶体管的数量与第二读取器件中的晶体管的数量不同。在一些实施例中，其中，至少第二编程器件或第二读取器件中的晶体管的数量与至少第一编程器件或第一读取器件中的晶体管的数量不同。在一些实施例中，第一存储器单元是一次性可编程(OTP)非易失性存储器(NVM)。
本说明书的又一方面涉及制造存储器单元电路的方法。在一些实施例中，该方法包括由处理器生成对应于制造存储器电路的第一编程器件的第一编程器件布局，生成对应于制造存储器电路的第一读取器件的第一读取器件布局，以及基于至少第一编程器件布局或第一读取器件布局制造存储器电路。在一些实施例中，第一读取器件布局与第一读取器件布局相邻。在一些实施例中，生成第一编程器件布局包括生成对应于制造第一编程器件的第一晶体管的第一晶体管布局设计，以及生成对应于制造第一编程器件的第二晶体管的第二晶体管布局设计。在一些实施例中，第一晶体管和第二晶体管共享第一栅极，并且彼此并联耦合。在一些实施例中，该方法还包括生成对应于制造存储器电路的第二编程器件的第二编程器件布局。在一些实施例中，生成第二编程器件布局包括生成对应于制造第二编程器件的第三晶体管的第三晶体管布局设计，以及生成对应于制造第二编程器件的第四晶体管的第四晶体管布局设计。在一些实施例中，第三晶体管和第四晶体管共享第二栅极，并且第三晶体管与第四晶体管并联耦合。在一些实施例中，生成第一晶体管布局设计、第二布局设计、第三晶体管布局设计或第四布局设计包括以第二有源区布局图案生成第一有源区布局图案，以及生成栅极布局图案组。在一些实施例中，第一有源区布局图案和第二有源区布局图案在第一方向上延伸，位于第一布局层级上，并且在与第一方向不同的第二方向上彼此分隔开。在一些实施例中，第一有源区布局图案对应于制造第一晶体管和第三晶体管的第一有源区。在一些实施例中，第二有源区布局图案对应于制造第二晶体管和第四晶体管的第二有源区。在一些实施例中，该栅极布局图案组在与第一方向不同的第二方向上延伸。在一些实施例中，该栅极布局图案组与第一有源区布局图案和第二有源区布局图案重叠。在一些实施例中，该栅极布局图案组位于与第一布局层级不同的第二布局层级上。在一些实施例中，该栅极布局图案组对应于制造包括第一栅极和第二栅极的栅极组。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (21)

1.一种存储器电路，包括：
第一读取器件，耦合至第一位线，所述第一读取器件包括：
第一晶体管，耦合至第一字线；和
第二晶体管，耦合至所述第一字线，其中，所述第二晶体管与所述第一晶体管并联耦合；以及
第一编程器件，耦合至所述第一读取器件，所述第一编程器件包括：
第三晶体管，耦合至第二字线；和
第四晶体管，耦合至所述第二字线，其中，所述第四晶体管与所述第三晶体管并联耦合。
2.根据权利要求1所述的存储器电路，其中
所述第一晶体管包括第一端子、第二端子和第三端子；以及
所述第二晶体管包括第一端子、第二端子和第三端子，
所述第一晶体管的第一端子、所述第二晶体管的第一端子和所述第一字线彼此耦合，
所述第一晶体管的第二端子耦合至所述第二晶体管的第二端子，以及
所述第一晶体管的第三端子耦合至所述第二晶体管的至少第三端子。
3.根据权利要求2所述的存储器电路，其中，所述第一晶体管的第一端子是所述第一晶体管的栅极端子，所述第二晶体管的第一端子是所述第二晶体管的栅极端子。
4.根据权利要求2所述的存储器电路，其中
所述第三晶体管包括第一端子、第二端子和第三端子；以及
所述第四晶体管包括第一端子、第二端子和第三端子，
所述第三晶体管的第一端子、所述第四晶体管的第一端子和所述第二字线彼此耦合，
所述第三晶体管的第二端子、所述第四晶体管的第二端子、所述第一晶体管的第三端子和所述第二晶体管的第三端子彼此耦合，以及
所述第三晶体管的第三端子、所述第四晶体管的第三端子和所述第一位线彼此耦合。
5.根据权利要求4所述的存储器电路，其中，所述第三晶体管的第一端子是所述第三晶体管的栅极端子，所述第四晶体管的第一端子是所述第四晶体管的栅极端子。
6.根据权利要求1所述的存储器电路，还包括：
第二读取器件，耦合至所述第一位线，所述第二读取器件包括：
第五晶体管，耦合至第三字线；和
第六晶体管，耦合至所述第三字线；以及
第二编程器件，耦合至所述第二读取器件，所述第二编程器件包括：
第七晶体管，耦合至第四字线；和
第八晶体管，耦合至所述第四字线。
7.根据权利要求6所述的存储器电路，其中
所述第五晶体管包括第一端子、第二端子和第三端子；以及
所述第六晶体管包括第一端子、第二端子和第三端子，
所述第五晶体管的第一端子、所述第六晶体管的第一端子和所述第三字线彼此耦合，
所述第五晶体管的第二端子耦合至所述第六晶体管的第二端子，以及
所述第五晶体管的第三端子耦合至所述第六晶体管的至少第三端子。
8.根据权利要求7所述的存储器电路，其中
所述第七晶体管包括第一端子、第二端子和第三端子；以及
所述第八晶体管包括第一端子、第二端子和第三端子，
所述第七晶体管的第一端子、所述第八晶体管的第一端子和所述第四字线彼此耦合，
所述第七晶体管的第二端子、所述第八晶体管的第二端子、所述第五晶体管的第三端子和所述第六晶体管的第三端子彼此耦合，以及
所述第七晶体管的第三端子、所述第八晶体管的第三端子和所述第一位线彼此耦合。
9.根据权利要求1所述的存储器电路，其中，所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管中的每个均包括n型金属氧化物半导体(NMOS)晶体管。
10.根据权利要求1所述的存储器电路，其中
所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管中的每个均包括p型金属氧化物半导体(PMOS)晶体管。
11.一种存储器单元阵列，包括：
第一位线，在第一方向上延伸；
第一字线，在与所述第一方向不同的第二方向上延伸；
第二字线，在所述第二方向上延伸；以及
第一存储器单元，耦合至所述第一位线、所述第一字线和所述第二字线，所述第一存储器单元包括：
第一读取器件，耦合至所述第一位线和所述第二字线；以及
第一编程器件，耦合至所述第一字线和所述第一读取器件，所述第一编程器件包括：
第一晶体管，耦合至所述第一字线；以及
第二晶体管，与所述第一晶体管并联耦合，并且耦合至所述第一字线，
其中，所述第一读取器件包括：
第三晶体管，耦合至所述第二字线、所述第一位线、所述第一晶体管和所述第二晶体管；和
第四晶体管，耦合至所述第二字线、所述第一位线、所述第一晶体管和所述第二晶体管，其中，所述第四晶体管和所述第三晶体管并联耦合。
12.根据权利要求11所述的存储器单元阵列，其中，所述第一晶体管的栅极端子与所述第二晶体管的栅极端子耦合在一起并且进一步耦合至所述第一字线。
13.根据权利要求11所述的存储器单元阵列，其中，所述第三晶体管的栅极端子与所述第四晶体管的栅极端子耦合在一起并且进一步耦合至所述第二字线。
14.根据权利要求11所述的存储器单元阵列，其中，所述第一读取器件还包括：
第五晶体管，耦合至所述第二字线、所述第一位线、所述第一晶体管和所述第二晶体管，以及
所述第四晶体管、所述第五晶体管和所述第三晶体管彼此并联耦合。
15.根据权利要求12所述的存储器单元阵列，还包括：
第三字线，在所述第二方向上延伸；
第四字线，在所述第二方向上延伸；
第二存储器单元，耦合至所述第一位线、所述第三字线和所述第四字线，所述第二存储器单元包括：
第二读取器件，耦合至所述第一位线和所述第三字线；以及
第二编程器件，耦合至所述第四字线和所述第一读取器件。
16.根据权利要求15所述的存储器单元阵列，其中，所述第二编程器件中的晶体管的数量与所述第二读取器件中的晶体管的数量不同。
17.根据权利要求15所述的存储器单元阵列，其中，至少所述第二编程器件或所述第二读取器件中的晶体管的数量与至少所述第一编程器件或所述第一读取器件中的晶体管的数量不同。
18.根据权利要求11所述的存储器单元阵列，其中，所述第一存储器单元是一次性可编程(OTP)非易失性存储器(NVM)。
19.一种制造存储器单元电路的方法，所述方法包括：
由处理器生成对应于制造所述存储器单元电路的第一编程器件的第一编程器件布局，其中，生成所述第一编程器件布局包括：
生成对应于制造所述第一编程器件的第一晶体管的第一晶体管布局设计；以及
生成对应于制造所述第一编程器件的第二晶体管的第二晶体管布局设计，所述第一晶体管和所述第二晶体管共享第一栅极，并且彼此并联耦合；
生成对应于制造所述存储器单元电路的第一读取器件的第一读取器件布局，所述第一读取器件布局与所述第一编程器件布局相邻，其中，生成所述第一读取器件布局包括：
生成对应于制造所述第一读取器件的第三晶体管的第三晶体管布局设计；和
生成对应于制造所述第一读取器件的第四晶体管的第四晶体管布局设计，所述第三晶体管和所述第四晶体管共享第二栅极，并且彼此并联耦合；以及
基于至少所述第一编程器件布局或所述第一读取器件布局制造所述存储器单元电路。
20.根据权利要求19所述的方法，还包括：
生成对应于制造所述存储器单元电路的第二编程器件的第二编程器件布局，其中，生成所述第二编程器件布局包括：
生成对应于制造所述第二编程器件的第五晶体管的第五晶体管布局设计；以及
生成对应于制造所述第二编程器件的第六晶体管的第六晶体管布局设计，所述第五晶体管和所述第六晶体管共享第三栅极，并且所述第五晶体管与所述第六晶体管并联耦合。
21.根据权利要求20所述的方法，其中
生成所述第一晶体管布局设计、所述第二晶体管布局设计、所述第五晶体管布局设计或所述第六晶体管布局设计包括：
生成第一有源区布局图案和第二有源区布局图案，所述第一有源区布局图案和所述第二有源区布局图案在所述第一方向上延伸、位于所述第一布局层级上，并且在与所述第一方向不同的第二方向上彼此分隔开，所述第一有源区布局图案对应于制造所述第一晶体管和所述第五晶体管的第一有源区，并且所述第二有源区布局图案对应于制造所述第二晶体管和所述第六晶体管的第二有源区；以及
生成栅极布局图案组，所述栅极布局图案组在与所述第一方向不同的第二方向上延伸、与所述第一有源区布局图案和所述第二有源区布局图案重叠，并且位于与所述第一布局层级不同的第二布局层级上，所述栅极布局图案组对应于制造包括所述第一栅极和所述第三栅极的栅极组。
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