KR102361275B1 - 메모리 회로 및 그 제조 방법 - Google Patents

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Abstract

메모리 회로 어레이는 제1 판독 디바이스 및 제1 프로그램 디바이스를 포함한다. 제1 판독 디바이스는 제1 비트 라인에 결합된다. 제1 판독 디바이스는 제1 워드 라인에 결합된 제1 트랜지스터 및 제1 워드 라인에 결합된 제2 트랜지스터를 포함한다. 제1 프로그램 디바이스는 제1 판독 디바이스에 결합된다. 제1 프로그램 디바이스는 제2 워드 라인에 연결되는 제3 트랜지스터 및 제2 워드 라인에 연결되는 제4 트랜지스터를 포함한다.

Description

메모리 회로 및 그 제조 방법{MEMORY CIRCUIT AND METHOD OF MANUFACTURING THE SAME}
<관련 출원에 대한 참조>
본 출원은 2018년 8월 20일자로 출원된 미국 특허 가출원 제62/720,056호의 우선권을 주장하면서, 가출원의 내용은 전체로 참조하여 본 출원에 통합된다.
<배경>
반도체 집적 회로(IC) 산업은 다양한 분야에서의 문제를 해결하기 위해 다양한 디바이스를 생산해왔다. 메모리 셀과 같은 일부 디바이스는 데이터 저장을 위해 구성된다. 비휘발성 메모리는 데이터를 기록하도록 프로그램된 메모리 타입이다. 비휘발성 메모리는 전원 공급이 중단된 이후도 데이터를 유지할 수 있다. 예를 들어, 다중-시간 프로그래밍 메모리(multi-time programming memory; MTP 메모리로 지칭됨), 일회성 프로그램 가능(one-time programmable; OTP) 메모리 등을 포함하는 다양한 타입의 비휘발성 메모리가 있다. 메모리 셀이 작고 복잡해짐에 따라, 이들 디바이스 내의 도전 라인의 저항도 또한 변경되어 이 디바이스의 특성 및 전반적인 메모리 셀 성능에 영향을 미친다.
특허 또는 출원 파일은 컬러로 작성된 도면/사진을 포함한다. 컬러 도면(들)/사진(들)을 갖는 특허의 사본은 요청과 필요한 수수료 지불시 사무실에 의해 제공될 것이다.
본 발명의 양태들은 첨부 도면들과 함께 하기의 상세한 설명을 읽을때 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 피쳐는 일정한 비율로 도시되지 않는다는 것에 유의한다. 실제, 다양한 피쳐의 치수들은 논의의 명료함을 위해 임의적으로 증가 또는 감소될 수도 있다.
도 1a는 일부 실시예에 따른 메모리 셀의 회로도이다.
도 1b는 일부 실시예에 따른 메모리 셀의 등가 회로의 개략도이다.
도 2a는 일부 실시예에 따른 메모리 셀 어레이의 회로도이다.
도 2b는 일부 실시예에 따른 메모리 셀 어레이의 회로도이다.
도 2c는 일부 실시예에 따른 메모리 셀 어레이의 회로도이다.
도 3은 일부 실시예에 따른 메모리 셀 어레이의 회로도이다.
도 4a 내지 도 4c는 일부 실시예에 따른 레이아웃 디자인의 다이어그램이다.
도 5a 내지 도 5c는 일부 실시예에 따른 레이아웃 디자인의 개략도이다.
도 6은 일부 실시예에 따른 레이아웃 디자인의 개략도이다.
도 7a, 7b, 7c, 7d 및 7e는 일부 실시예에 따른 집적 회로의 단면도이다.
도 8은 일부 실시예에 따른 메모리 회로를 형성 또는 제조하는 방법의 플로우차트이다.
도 9는 일부 실시예에 따른 메모리 회로의 레이아웃 디자인을 생성하는 방법의 플로우차트이다.
도 10은 일부 실시예에 따른 IC 레이아웃 디자인을 디자인하기 위한 시스템의 개략도이다.
도 11은 본 발명의 적어도 하나의 실시예에 따른, IC 제조 시스템 및 그와 관련되는 IC 제조 플로우의 블록도이다.
이하의 설명은 제공된 주제의 특징을 구현하기 위한 상이한 실시예 또는 예를 제공한다. 본 발명을 간략화 하기 위해, 컴포넌트, 재료, 값, 단계, 배열 등의 특정한 예가 하기에서 설명된다. 이는, 물론, 예에 불과하며 제한하는 것은 아니다. 다른 컴포넌트, 재료, 값, 단계, 배열 등이 고려된다. 예를 들어, 다음의 설명에서 제2 피쳐 위에 또는 상에 제1 피쳐를 형성하는 것은, 제1 및 제2 피쳐가 직접 컨택하여 형성되는 실시예를 포함할 수도 있고, 또한 부가적인 피처들이 제1 및 제2 피처들 사이에 형성되어 제1 및 제2 피처들이 직접 컨택하지 않는 실시예들을 포함할 수도 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수도 있다. 이러한 반복은 단순함 및 명료함을 위한 것이며, 그 자체로 논의되는 다양한 실시예 및/또는 구성 사이의 관계를 나타내지 않는다.
또한, "밑에(beneath)", "아래에(below)", "하부의(lower)", "상에(above)", "상부의(upper)" 등과 같이 공간적으로 상대적인 용어들이, 도면들에 도시된 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들) 간의 관계를 설명하는데 있어서, 설명의 편의를 위해 사용될 수도 있다. 이 공간적으로 상대적인 용어들은, 도면에 나타난 방향 외에도, 사용 또는 동작 중인 디바이스의 다른 방향들을 망라한다. 장치는 다른 방향으로(90도 회전되거나 다른 방향으로 회전) 배치될 수 있고, 본 명세서에서 사용된 공간적으로 상대적인 서술어는 따라서 마찬가지로 해석될 수 있다.
일부 실시예에 따르면, 메모리 회로는 제1 비트 라인에 결합된 제1 판독 디바이스 및 제1 판독 디바이스에 결합된 제1 프로그램 디바이스를 포함한다. 일부 실시예에서, 제1 판독 디바이스는 제1 워드 라인에 결합된 제1 트랜지스터 및 제1 워드 라인에 결합된 제2 트랜지스터를 포함한다. 일부 실시예에서, 제1 프로그램 디바이스는 제2 워드 라인에 결합된 제3 트랜지스터 및 제2 워드 라인에 결합된 제4 트랜지스터를 포함한다. 일부 실시예에서, 제1 트랜지스터 및 제2 트랜지스터는 제1 워드 라인을 공유하도록 구성된다. 일부 실시예에서, 제3 트랜지스터 및 제4 트랜지스터는 제2 워드 라인을 공유하도록 구성된다.
일부 실시예에서, 상기 제2 트랜지스터는 상기 제1 트랜지스터와 병렬로 결합된다. 일부 실시예에서, 상기 제1 트랜지스터와 상기 제2 트랜지스터를 서로 병렬로 결합하고, 상기 제1 워드 라인을 공유함으로써, 상기 제1 트랜지스터와 상기 제2 트랜지스터는 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 저항보다 낮은 등가 저항을 갖는다. 제1 트랜지스터 및 제2 트랜지스터의 등가 저항이 감소되기 때문에, 메모리 회로의 판독 전류 또는 기록 전류가 증가하므로, 다른 해결책에 비해 판독 또는 기록 성능이 개선된 메모리 회로를 갖는 결과를 초래한다..
일부 실시예에서, 상기 제3 트랜지스터는 상기 제4 트랜지스터와 병렬로 연결된다. 일부 실시예에서, 상기 제3 트랜지스터와 상기 제4 트랜지스터를 서로 병렬로 연결하고 상기 제2 워드 라인을 공유함으로써, 상기 제3 트랜지스터와 상기 제4 트랜지스터는 상기 제3 트랜지스터 및 제4 트랜지스터의 각각의 저항보다 낮은 등가 저항을 갖는다. 제3 트랜지스터 및 제4 트랜지스터의 등가 저항이 감소되기 때문에, 메모리 회로의 판독 전류 또는 기록 전류가 증가하므로, 다른 해결책에 비해 판독 또는 기록 성능이 개선된 메모리 회로를 갖게 한다.
메모리 셀
도 1a는 일부 실시예에 따른 메모리 셀(100A)의 회로도이다.
일부 실시예에서, 메모리 셀(100A)은 안티 퓨즈 메모리 셀이다. 일부 실시예에서, 메모리 셀(100A)은 퓨즈 메모리 셀이다. 일부 실시예에서, 메모리 셀(100A)은 또한 1회 프로그램 가능(one-time programmable, OTP) 메모리 셀로도 지칭된다. 메모리 셀(100A)은 판독 회로(102) 및 프로그래밍 회로(104)를 포함한다. 판독 회로(102)는 프로그래밍 회로(104)와 비트 라인(BL) 사이에 결합된다. 판독 회로(102)의 단자는 비트 라인(BL)에 결합되어 비트 라인(BL)으로부터 또는 비트 라인(BL)으로 데이터를 송수신한다. 메모리 셀(100A)은 메모리 셀의 프로그래밍 회로(104)의 저항에 기초하여 논리 "1 "또는 논리 "0"을 저장하도록 구성된다. 다른 타입의 메모리는 다양한 실시예의 범위 내에 있다.
판독 회로(102)는 적어도 n 형 금속-산화물 반도체(MOS) 트랜지스터(N1) 또는 NMOS 트랜지스터(N2)를 포함한다. 프로그래밍 회로(104)는 적어도 NMOS 트랜지스터(N3) 또는 NMOS 트랜지스터(N4)를 포함한다. 적어도 판독 회로(102) 또는 프로그래밍 회로(104)에서 다른 트랜지스터 또는 트랜지스터 타입 또는 다른 개수의 트랜지스터는 본 발명의 범위 내에 있다. 예를 들어, 일부 실시예에서, 적어도 판독 회로(102) 또는 프로그래밍 회로(104)는 하나 이상의 p-형 MOS(PMOS) 트랜지스터를 포함한다.
일부 실시예에서, 프로그래밍 회로(104)의 트랜지스터는 서로 병렬로 결합된다. 예를 들어, 일부 실시예에서, NMOS 트랜지스터(N1) 및 NMOS 트랜지스터(N2)는 서로 병렬로 결합된다.
일부 실시예에서, 판독 회로(102)의 트랜지스터는 서로 병렬로 결합된다. 예를 들어, 일부 실시예에서, NMOS 트랜지스터(N1) 및 NMOS 트랜지스터(N2)는 서로 병렬로 결합된다.
NMOS 트랜지스터(N3)의 제1 소스/드레인 단자와 NMOS 트랜지스터(N4)의 제1 소스/드레인 단자는 서로 결합되고, 또한 비트 라인(BL)에 결합된다. NMOS 트랜지스터(N3)의 게이트 단자 및 NMOS 트랜지스터(N4)의 게이트 단자는 함께 결합되고, 판독 워드 라인(WLR)에 또한 결합된다. NMOS 트랜지스터(N3)의 제2 소스/드레인 단자, NMOS 트랜지스터(N4)의 제2 소스/드레인 단자, NMOS 트랜지스터(N1)의 제2 소스/드레인 단자, NMOS 트랜지스터(N2)의 제2 소스/드레인 단자가 함께 결합된다.
NMOS 트랜지스터(N1)의 제1 소스/드레인 단자와 NMOS 트랜지스터(N2)의 제1 소스/드레인 단자는 서로 결합된다. NMOS 트랜지스터(N1)의 게이트 단자와 NMOS 트랜지스터(N2)의 게이트 단자는 함께 결합되고, 또한 프로그램 워드 라인(WLP)에 결합된다.
본 발명에서 참조 지정(WLR)은 발명 전반에 걸쳐 판독 워드 라인을 나타낸다. 본 발명에서 참조 지정(WLP)는 발명 전반에 걸쳐 프로그램 워드 라인을 나타낸다. 일부 실시예에서, 판독 워드 라인 피쳐가 WLR0 및 WLR1로 표시될 때, 판독 워드 라인(WLR0 및 WLR1)은 대응하는 메모리 셀의 두 개의 상이한 판독 워드 라인(예를 들어, WLR0 및 WLR1)이 설명되었음을 나타낸다. 이와 유사하게, 프로그램 워드 라인 피쳐가 WLP0 및 WLP1로 표시될 때, 프로그램 워드 라인 WLP0 및 WLP1은 대응하는 메모리 셀의 두 개의 상이한 프로그램 워드 라인(예를 들어, WLP0 및 WLP1)이 설명되었음을 나타낸다.
일부 실시예에서, 판독 워드 라인(WLR)은 또한 "선택 워드 라인", "워드 라인 게이트 라인" 등으로도 지칭된다. 일부 실시예에서, 프로그램 워드 라인(WLP)은 또한 "프로그램 게이트 라인", "안티 퓨즈 게이트 라인", "안티 퓨즈 제어 라인" 등으로도 지칭된다.
일부 실시예에서, NMOS 트랜지스터(N3 및 N4)는 또한 "선택 트랜지스터"로 지칭되고, NMOS 트랜지스터(N1 및 N2)는 또한 "프로그램 트랜지스터"로 지칭된다.
일부 실시예에서, 메모리 셀(100A)의 프로그래밍 동작은, 비트 라인(BL)에 접지 전압(예를 들어, 0 V)을 제공하고, 판독 워드 라인(WLR)에 선택 전압(Vdd)을 제공하고, 프로그램 워드 라인(WLP)에 프로그램 전압(Vp)을 제공하는 것을 포함한다. 일부 실시예에서, 프로그램 전압(Vp)의 크기는 선택 전압(Vdd)의 크기보다 더 크다.
프로그래밍 동작에서, 일부 실시예에서, 판독 워드 라인(WLR)에 선택 전압(Vdd)이 인가되고 비트 라인(BL)에 접지 전압이 인가되는 것에 응답하여 NMOS 트랜지스터(N3 및 N4)가 턴온될 때, 프로그램 전압(Vp)은 NMOS 트랜지스터(N1 및 N2)의 게이트 산화물 층(예를 들어, 도 7a-7e에 도시된 바와 같은 게이트 산화물 층(760))에 인가된다. 프로그램 전압(Vp)이 게이트 산화물 층의 내전압(withstanding voltage) 범위보다 더 크면, NMOS 트랜지스터(N1, N2)의 게이트 산화막이 파괴된다. 일부 실시예에서, 파괴된 게이트 산화물 층은 낮은 저항 값을 갖는 저항으로 구성된다. 따라서, 메모리 셀(100A)은 턴온된 NMOS 트랜지스터(N3, N4)를 통해 비트 라인(BL)으로 흐르는 프로그램 전류를 생성한다.
일부 실시예에서, 메모리 셀(100A)의 판독 동작 동안, 접지 전압(예를 들어, 0 V)이 비트 라인(BL)에 제공되고, 선택 전압(Vdd)이 판독 워드 라인(WLR)에 제공되고 판독 전압(Vr)이 프로그램 워드 라인(WLP)에 제공된다. 판독 동작에서, 일부 실시예에서, 트랜지스터(N3 및 N4)가 선택 전압(Vdd)에 응답하여 턴온되면, NMOS 트랜지스터(N1 및 N2)는 판독 전압(Vr)에 응답하여 판독 전류를 생성한다. 따라서, 메모리 셀(100A)은 NMOS 트랜지스터(N3 및 N4)를 통해 비트 라인(BL)에 흐르는 판독 전류를 생성한다. 일부 실시예에서, 비트 라인(BL)을 통해 흐르는 판독 전류의 크기에 기초하여, 메모리 셀(100A)에 결합된 감지 증폭기(도시되지 않음)는 메모리 셀(100A)에 저장된 데이터를 정확하게 결정할 수 있다. 일부 실시예에서, 선택 전압(Vdd)의 크기는 판독 전압(Vr)의 크기와 동일하다.
판독 회로(102) 및 프로그래밍 회로(104)의 상기 구현은 설명 목적을 위한 것이다. 판독 회로(102) 및 프로그래밍 회로(104)의 다양한 다른 구현은 본 발명의 의도된 범위 내에 있다. 예를 들어, 일부 실시예에서, 다양한 제조 프로세스에 따라, 판독 회로(102) 및 프로그래밍 회로(104)는 예를 들어, 핀 전계 효과 트랜지스터(Fin Field Effect Transistor, FinFET) 등을 포함하는 다른 타입의 MOS 트랜지스터로 구현된다.
전술된 바와 같은 프로그래밍 및 판독 동작을 위한 안티 퓨즈 메모리 셀(100A)의 구성이 또한 설명 목적을 위해 제공된다. 안티 퓨즈 메모리 셀(100A)의 다양한 다른 구성은 본 발명의 의도된 범위 내에 있다. 예를 들어, 일부 실시예에서, 다른 전압 값이 비트 라인(BL), 프로그램 워드 라인(WLP) 또는 판독 워드 라인(WLR) 중 하나 이상에 제공된다.
도 1a에서 도시된 바와 같이, NMOS 트랜지스터(N1-0 및 N2-0)는 프로그램 워드 라인(WLP)을 공유하고 서로 병렬로 연결되므로, 각각의 NMOS 트랜지스터(N1-0) 또는 NMOS 트랜지스터(N2-0)의 저항보다 더 낮은 등가 저항을 갖는다. NMOS 트랜지스터(N1-0 및 N2-0)의 등가 저항이 감소되기 때문에, 메모리 셀(100A)의 판독 전류(IreadT)가 적어도 메모리 셀(100A), 메모리 셀 어레이(200A 내지 200C)(도 2a 내지 2c), 메모리 셀 어레이(302)(도 3), 집적 회로(700)(도 7)의 메모리 셀(302)(도 7)에서 증가하므로, 다른 해결책보다 개선된 판독 성능을 갖게 한다.
이와 유사하게, 일부 실시예에서, NMOS 트랜지스터(N1-0 및 N2-0)의 등가 저항이 각각의 NMOS 트랜지스터(N1-0 및 N2-0)의 저항보다 더 작기 때문에, 기록 동작 동안, 적어도 메모리 셀(100A), 메모리 셀 어레이(200A 내지 200C)(도 2a 내지 2c), 메모리 셀 어레이(302)(도 3), 집적 회로(700)(도 7) 또는 NMOS 트랜지스터(N1 및 N2)에 제공된 기록 전류(도시되지 않음)가 증가한다. 일부 실시예에서, 적어도 메모리 셀(100A), 메모리 셀 어레이(200A 내지 200C)(도 2a 내지 2c), 메모리 셀 어레이(302)(도 3), 집적 회로(700)(도 7) 또는 NMOS 트랜지스터(N1 및 N2)에 제공된 기록 전류를 증가시킴으로써, 적어도 메모리 셀(100A), 메모리 셀 어레이(200A 내지 200C)(도 2a 내지 2c), 메모리 셀 어레이(302)(도 3), 집적 회로(700)(도 7) 또는 NMOS 트랜지스터(N1 및 N2)가 다른 해결책보다 개선된 기록 성능을 갖게 한다.
도 1b는 일부 실시예에 따른 메모리 셀(100A)의 등가 회로의 개략도이다.
일부 실시예에서, 메모리 셀(100A)의 등가 회로(100B)는 메모리 셀(100A)의 판독 동작을 위해 도시된다. 도 1a의 메모리 셀(100A)과 비교하여, 도 1a의 NMOS 트랜지스터(N2)는 도 1b에서 저항(R1)으로 대체되고 도 1a의 NMOS 트랜지스터(N1)는 도 1b에서 저항(R2)으로 대체된다. 저항(R1)은 NMOS 트랜지스터(N2)의 저항에 대응하고, 저항(R2)는 NMOS 트랜지스터(N1)의 저항에 대응한다.
도 1a의 메모리 셀(100A)과 비교하여, 등가 회로(100B)는 저항(RBL)을 더 포함한다. 저항(RBL)은 비트 라인(BL)의 저항에 대응한다.
일부 실시예에서, 판독 동작 동안, NMOS 트랜지스터(N3 및 N4)가 턴온되고, 저항(R1 및 R2)(예를 들어, NMOS 트랜지스터(N1 및 N2))은 대응하는 NMOS 트랜지스터(N3, N4) 및 저항(RBL)에 의해 대응하는 판독 전류(Iread1 및 Iread2)를 비트 라인(BL)으로 흐르게 한다.
저항(R1, R2)은 서로 병렬로 결합된다. 이와 유사하게, NMOS 트랜지스터(N3, N4)는 서로 병렬로 결합된다.
저항(R1)은 NMOS 트랜지스터(N4)의 소스 단자와 프로그램 워드 라인(WLP) 사이에 결합된다. 판독 전류(Iread1)는 저항(R1) 및 NMOS 트랜지스터(N4)를 통해 노드(106)로 흐르게 구성된다.
저항(R2)은 NMOS 트랜지스터(N3)의 소스 단자와 프로그램 워드 라인(WLP) 사이에 결합된다. 판독 전류(Iread2)는 저항(R2) 및 NMOS 트랜지스터(N3)을 통해 노드(106)로 흐르게 구성된다.
노드(106)는 노드(106)에서 NMOS 트랜지스터(N3 및 N4)의 드레인 단자에 결합된다. 노드(106)는 또한 저항(RBL)에 의해 비트 라인(BL)에 결합된다. 노드(106)에서의 판독 전류는 판독 전류(Iread1 및 Iread2) 또는 판독 전류(IreadT)의 합과 동일하다. 즉, 저항(R1 및 R2) 및 대응하는 NMOS 트랜지스터(N3 및 N4)는 전류 분배기 형태로 구성된다.
도 1b에 도시된 바와 같이, 저항(R1 및 R2)은 프로그램 워드 라인(WLP)을 공유하고 병렬로 연결되므로 저항(R1) 또는 저항(R2)의 저항보다 더 낮은 등가 저항(Req)(명기(明記)되지 않음)을 갖는다. NMOS 트랜지스터(N1, N2)의 등가 저항(Req)이 감소되기 때문에, 판독 전류(IreadT)가 증가하므로, 메모리 셀(100A 또는 100B)이 다른 해결책보다 개선된 판독 성능을 갖게 한다.
이와 유사하게, 일부 실시예에서, 메모리 셀(100A)의 등가 저항 Req(명기되지 않음)이 저항(R1) 또는 저항(R2)의 저항보다 더 작기 때문에, 기록 동작 동안, 메모리 셀(100A) 또는 NMOS 트랜지스터(N1, N2)에 제공된 기록 전류(도시되지 않음)는 증가한다. 일부 실시예에서, 메모리 셀(100A)에 제공되는 기록 전류(도시되지 않음)를 증가시킴으로써, 메모리 셀(100A)은 다른 해결책보다 향상된 기록 성능을 갖게 한다.
메모리 셀 어레이
도 2a는 일부 실시예에 따른 메모리 셀 어레이(200A)의 회로도이다.
메모리 셀 어레이(200A)는 메모리 셀(202), 메모리 셀(204), 비트 라인(BL0), 판독 워드 라인(WLR0), 판독 워드 라인(WLR1), 프로그램 워드 라인(WLP0) 및 프로그램 워드 라인(WLP1)을 포함한다.
프로그램 워드 라인(WLP0), 판독 워드 라인(WLR0) 및 비트 라인(BL0)은 도 1a의 대응하는 프로그램 워드 라인(WLP), 판독 워드 라인(WLR) 및 비트 라인(BL)과 유사하며, 따라서 동일한 상세한 설명은 생략된다. 프로그램 워드 라인(WLP1) 및 판독 워드 라인(WLR1)은 도 1a의 대응하는 프로그램 워드 라인(WLP) 및 판독 워드 라인(WLR)과 유사하며, 따라서, 동일한 상세한 설명은 생략된다.
메모리 셀(202 및 204)은 서로 인접하여 위치되고, 상이한 판독 워드 라인 및 상이한 프로그램 워드 라인에 결합된다. 메모리 셀(202)은 프로그램 워드 라인(WLP0) 뿐만 아니라 판독 워드 라인(WLR0)에 결합된다. 메모리 셀(204)은 판독 워드 라인(WLR1) 및 프로그램 워드 라인(WLP1)에 결합된다. 메모리 셀(202 및 204)은 각기 노드(206 및 208)에서 동일한 비트 라인(BL0)에 결합된다.
메모리 셀(202)은 도 1a의 메모리 셀(100A)과 유사한 구성을 가지며, 따라서, 상세한 설명은 생략된다. 대안으로, NMOS 트랜지스터(N1-0, N2-0, N3-0 및 N4-0)의 연결은 도 1a의 대응하는 NMOS 트랜지스터(N1, N2, N3 및 N4)의 대응 연결과 유사하다. 따라서, 도 2의 NMOS 트랜지스터(N1-0, N2-0, N3-0 및 N4-0)의 연결은 간결성을 위해 여기에서 더 이상 설명되지 않는다. 일부 실시예에서, 메모리 셀(202)은 1 비트의 데이터를 저장하도록 구성된다. 일부 실시예에서, 메모리 셀(204)은 1 비트의 데이터를 저장하도록 구성된다.
메모리 셀(202)은 NMOS 트랜지스터(N1-0, N2-0, N3-0 및 N4-0)를 포함한다. NMOS 트랜지스터(N1-0, N2-0)의 게이트 단자는 프로그램 워드 라인(WLP0)에 결합된다. NMOS 트랜지스터(N3-0, N4-0)의 게이트 단자는 판독 워드 라인(WLR0)에 결합된다.
메모리 셀(204)은 메모리 셀(100A) 또는 메모리 셀(202)의 변형이다. 예를 들어, 메모리 셀(204)은 Y 축(Y)에 대하여 메모리 셀(202)의 미러 이미지이다. 따라서, NMOS 트랜지스터(N1-1, N2-1, N3-1, N4-1)의 연결은 도 1a의 대응하는 NMOS 트랜지스터(N1, N2, N3, N4)의 대응하는 연결부 또는 대응하는 NMOS 트랜지스터 N1-0, N2-0, N3-0, 및 N4-0)의 대응하는 연결부와 유사하다. 따라서, 도 2의 NMOS 트랜지스터(N1-1, N2-1, N3-1 및 N4-1)의 연결은 간결성을 위해 본 발명에서 더 이상 설명되지 않는다.
메모리 셀(204)은 NMOS 트랜지스터(N1-1, N2-1, N3-1 및 N4-1)를 포함한다. NMOS 트랜지스터(N1-1 및 N2-1)의 게이트 단자는 프로그램 워드 라인(WLP1)에 결합된다. NMOS 트랜지스터(N3-1 및 N4-1)의 게이트 단자는 판독 워드 라인(WLR1)에 결합된다.
각각의 NMOS 트랜지스터(N3-0, N4-0, N3-1, N4-1)의 소스/드레인 단자는 동일한 비트 라인(BL0)에 결합된다. 각각의 NMOS 트랜지스터(N3-0 및 N4-0)의 소스/드레인 단자는 서로 결합되고, 노드(206)에서 비트 라인(BL0)에 더 결합된다. 각각의 NMOS 트랜지스터(N3-1 및 N4-1)의 소스/드레인 단자는 서로 결합되고, 노드(208)에서 비트 라인(BL0)에 더 결합된다.
메모리 셀(202)의 NMOS 트랜지스터(N1-0 및 N2-0) 및 메모리 셀(204)의 NMOS 트랜지스터(N1-1 및 N2-1)는 메모리 셀 어레이(200A)의 대향 측 상에 위치된다.
도 2b는 일부 실시예에 따른 메모리 셀 어레이(200B)의 회로도이다.
메모리 셀 어레이(200B)는 메모리 셀 어레이(200A)의 변형이다. 메모리 셀 어레이(200A)와 비교하여, 메모리 셀(202')은 메모리 셀(202)을 대체하고, 메모리 셀(204')은 메모리 셀(204)을 대체하며, 따라서 유사한 상세한 설명은 생략된다.
메모리 셀(202)과 비교하여, 메모리 셀(202')은 NMOS 트랜지스터(N2-0 및 N4-0)를 포함하지 않는다. 메모리 셀(204)과 비교하여, 메모리 셀(202')은 NMOS 트랜지스터(N6-1, N5-1)를 더 포함한다.
일부 실시예에서, NMOS 트랜지스터(N6-1, N5-1)의 연결은 도 2a의 대응하는 NMOS 트랜지스터(N4-1, N2-1) 또는 대응하는 NMOS 트랜지스터(N3-1 및 N4-1)의 대응하는 연결과 유사하다. 따라서, NMOS 트랜지스터(N6-1, N5-1)의 연결은 간략화를 위해 여기에서 더 이상 설명되지 않는다. 일부 실시예에서, 메모리 셀(202')은 1 비트의 데이터를 저장하도록 구성된다. 일부 실시예에서, 메모리 셀(204')은 1 비트의 데이터를 저장하도록 구성된다.
도 2b에 도시된 바와 같이, NMOS 트랜지스터(N1-1, N2-1, N5-1)는 프로그램 워드 라인(WLP)을 공유하고 서로 병렬로 연결되므로, 각각의 NMOS 트랜지스터(N1-1, N2-1, N5-1)의 저항보다 더 낮은 등가 저항을 갖는다. NMOS 트랜지스터(N1-1, N2-1 및 N5-1)의 등가 저항이 감소되기 때문에, 메모리 셀(204')의 판독 전류(IreadT)가 증가하므로, 메모리 셀(204')은 다른 해결책보다 개선된 판독 성능을 갖게 한다.
이와 유사하게, 일부 실시예에서, NMOS 트랜지스터(N1-1, N2-1 및 N5-1)의 등가 저항이 각각의 NMOS 트랜지스터(N1-1, N2-1 및 N5-1)의 저항보다 낮기 때문에, 기록 동작에서, 적어도 메모리 셀(204')에 제공되는 기록 전류(도시되지 않음)가 증가한다. 일부 실시예에서, 메모리 셀(204')에 제공된 기록 전류(도시되지 않음)를 증가시킴으로써, 메모리 셀(204')이 다른 해결책보다 개선된 기록 성능을 갖게 한다.
일부 실시예에서, 메모리 셀(202') 및 메모리 셀(204')에서 다른 개수의 트랜지스터를 가짐으로써, 메모리 셀 어레이(200B)는 본 출원에 기초하여 특화가능한(customizable) 유연한 구성을 제공한다. 예를 들어, 일부 실시예에서, 더 작은 사이즈의 메모리 셀(202')을 포함하나, 메모리 셀(202')보다 양호한 판독 또는 더 나은 기록 성능을 갖는 더 많은 메모리 셀(204')을 포함함으로써, 유연성이 떨어지는 다른 해결책과 비교하여 본 출원에 기초하여 특화가능한 하이브리드 해결책을 허용한다. 또한, 일부 실시예에서, 적어도 메모리 셀(204') 또는 메모리 셀(202')은 도 2b에 도시된 트랜지스터보다 훨씬 더 많은 트랜지스터를 포함한다. 적어도 메모리 셀(202') 또는 메모리 셀(204')에서 다른 트랜지스터 또는 트랜지스터 타입 또는 다른 개수의 트랜지스터는 본 발명의 범위 내에 있다.
도 2c는 일부 실시예에 따른 메모리 셀 어레이(200C)의 회로도이다.
메모리 셀 어레이(200C)는 메모리 셀 어레이(200A)의 변형이다. 메모리 셀 어레이(200A)와 비교하여, 메모리 셀(202")은 메모리 셀(202)을 대체하고, 메모리 셀(204")은 메모리 셀(204)을 대체하며, 따라서 유사한 상세한 설명은 생략된다.
메모리 셀(204")과 비교하여, 메모리 셀(204")은 NMOS 트랜지스터(N2-1 및 N4-1)를 포함하지 않는다. 메모리 셀(202")과 비교하여, 메모리 셀(202")은 NMOS 트랜지스터(N6-0 및 N5-0)를 더 포함한다.
일부 실시예에서, NMOS 트랜지스터(N6-0, N5-0)의 연결은 도 2a의 대응하는 NMOS 트랜지스터(N4-0, N2-0) 또는 대응하는 NMOS 트랜지스터(N3-0 및 N4-0)의 대응하는 연결과 유사하다. 따라서, NMOS 트랜지스터(N6-0, N5-0)의 연결은 간략화를 위해 여기에서 더 이상 설명되지 않는다. 일부 실시예에서, 메모리 셀(202")은 1 비트의 데이터를 저장하도록 구성된다. 일부 실시예에서, 메모리 셀(204")은 1 비트의 데이터를 저장하도록 구성된다.
도 2c에 도시된 바와 같이, NMOS 트랜지스터(N1-0, N2-0 및 N5-0)는 프로그램 워드 라인(WLP)을 공유하고 서로 병렬로 연결되므로, 각각의 NMOS 트랜지스터(N1-0, N2-0 및 N5-0)의 저항보다 낮은 등가 저항을 갖는다. NMOS 트랜지스터(N1-0, N2-0 및 N5-0)의 등가 저항이 감소되기 때문에, 메모리 셀(202")의 판독 전류(IreadT)가 증가하므로, 메모리 셀(202")이 다른 해결책보다 개선된 판독 성능을 갖게 한다.
이와 유사하게, 일부 실시예에서, NMOS 트랜지스터(N1-0, N2-0 및 N5-0)의 등가 저항이 각각의NMOS 트랜지스터(N1-0, N2-0 및 N5-0)의 저항보다 더 작기 때문에, 적어도 메모리 셀(202")에 제공된 기록 전류(도시되지 않음)가 증가한다. 일부 실시예에서, 메모리 셀(202")에 제공된 기록 전류(도시되지 않음)를 증가시킴으로써, 적어도 메모리 셀(202")이 다른 해결책보다 개선된 기록 성능을 갖게 한다.
일부 실시예에서, 메모리 셀(202") 및 메모리 셀(204")에서 다른 개수의 트랜지스터를 가짐으로써, 메모리 셀 어레이(200C)는 본 출원에 기초하여 특화가능한 유연한 구성을 제공한다. 예를 들어, 일부 실시예에서, 더 작은 사이즈의 메모리 셀(204")을 포함하나, 메모리 셀(204")보다 더 나은 판독 또는 기록 성능을 갖는 더 많은 메모리 셀(202")을 포함함으로써, 유연성이 떨어지는 다른 해결책과 비교하여 본 출원에 기초하여 특화가능한 하이브리드 해결책을 허용한다. 또한, 일부 실시예에서, 메모리 셀(202")은 도 2c에서 도시된 것보다 훨씬 더 많은 트랜지스터를 포함한다. 적어도 메모리 셀(202") 또는 메모리 셀(204")에서 다른 트랜지스터 또는 트랜지스터 타입 또는 다른 개수의 트랜지스터는 본 발명의 범위 내에 있다.
도 3은 일부 실시예에 따른 메모리 셀 어레이(300)의 회로도이다.
예를 들어, 도 1a의 메모리 셀(100A)은 메모리 셀 어레이(300) 내의 하나 이상의 메모리 셀로서 사용할 수 있다.
메모리 셀 어레이(300)는 M 개의 로 및 N 개의 칼럼을 가진 메모리 셀 어레이(302[0,0], 302[0,1], ..., 302[M-1, N-1])(총괄하여, "메모리 셀 어레이(302")로 지칭됨)를 포함하며, 여기서, N은 메모리 셀 어레이의 칼럼(column)의 개수에 대응하는 양의 정수이고, M은 메모리 셀 어레이(302)의 로(row)의 개수에 대응하는 양의 정수이다. 메모리 셀의 어레이(302)의 셀의 로우는 제1 방향(X)으로 배열된다. 메모리 셀의 어레이(302) 내의 셀의 칼럼은 제2 방향(Y)으로 배열된다. 제2 방향(Y)은 제1 방향(X)과 상이하다. 일부 실시예에서, 제2 방향(Y)은 제1 방향(X)에 수직한다. 도 1a의 메모리 셀(100A)은 메모리 셀 어레이(302)의 하나 이상의 메모리 셀로서 사용될 수 있다. 도 2a-2c의 메모리 셀 어레이(200A, 200B 및 200C)는 메모리 셀 어레이(302)의 동일한 로에서 적어도 한 쌍의 인접한 메모리 셀로서 사용될 수 있다. 일부 실시예에서, 인접한 메모리 셀은 다른 메모리 셀 바로 옆에 위치한 메모리 셀이다. 일부 실시예에서, 인접한 메모리 셀은 다른 메모리 셀 옆에 위치한 메모리 셀이다.
일부 실시예에서, 메모리 셀 어레이(302)의 각각의 메모리 셀(302[0,0], 302[0,1], ..., 302[M-1, N-1])은 대응하는 프로그램 워드 라인(WLP), 대응하는 판독 워드 라인(WLR) 및 대응하는 비트 라인(BL)에 결합된 도 1a의 대응하는 메모리 셀(100A)을 포함한다.
메모리 셀 어레이(302)의 상이한 타입의 메모리 셀은 본 발명의 의도된 범위 내에 있다. 메모리 셀 어레이(302)의 상이한 구성은 본 발명의 의도된 범위 내에 있다. 또한, 일부 실시예에서, 메모리 셀 어레이(302)는 상이한 타입의 메모리 셀의 다수의 그룹을 포함한다.
메모리 셀 어레이(300)는 N 개의 프로그램 워드 라인(WLP[0], ... WL[N-1])(총괄하여 프로그램 워드 라인(WLP') 세트로 지칭됨) 및 N 개의 판독 워드 라인(WLR[0], ... WLR[N-1])(총괄하여 판독 워드 라인(WLR')으로 지칭됨)을 포함한다. 메모리 셀 어레이(302) 내의 각각의 칼럼(0, ..., N-1)은 대응하는 프로그램 워드 라인(WLP[0], ... WL[N-1]) 및 대응하는 판독 워드 라인(WLR[0], ... WLR[N-1])에 의해 중첩된다. 각각의 프로그램 워드 라인(WLP') 또는 판독 워드 라인(WLR')은 제2 방향(Y)으로 연장되고 셀의 칼럼(예를 들어, 열 0, ..., N-1) 위에 있다. 일부 실시예에서, 도 1a의 프로그램 워드 라인(WLP)은 하나 이상의 프로그램 워드 라인(WLP[0], ... WL[N-1])으로서 사용될 수 있고, 판독 워드 라인(WLR)은 하나 이상의 판독 워드 라인(WLR[0], ... WLR[N-1])으로서 사용될 수 있다.
메모리 셀 어레이(300)는 M 개의 비트 라인(BL[0], ..., BL[M-1])(총괄하여 비트 라인(BL')으로 지칭됨)을 더 포함한다. 셀 어레이(302)의 각각의 로(0, ..., M-1)는 대응하는 비트 라인(BL[0], ..., BL[M-1])에 의해 중첩된다. 각각의 비트 라인(BL')은 제1 방향 X으로 연장되고 대응하는 셀의 로(예를 들어, 로 0, ..., M-1) 상에 연장된다. 일부 실시예에서, 도 1a의 비트 라인(BL)은 하나 이상의 비트 라인(BL[0], ..., BL[M-1])으로서 사용될 수 있다. 메모리 셀 어레이(302) 내의 비트 라인(BL'), 판독 워드 라인(WLR') 또는 프로그램 워드 라인(WLP')의 상이한 구성은 본 발명의 의도된 범위 내에 있다.
메모리 셀 어레이(300)의 다른 구성은 본 발명의 의도된 범위 내에 있다.
메모리 셀 어레이의 레이아웃 디자인
도 4a 내지 도 4c는 일부 실시예에 따른 레이아웃 디자인(400)의 다이어그램이다. 레이아웃 디자인(400)은 도 2a의 메모리 셀 어레이(200A)의 레이아웃 다이어그램이다. 레이아웃 디자인(400)은 메모리 셀 어레이(200A)를 제조하기 위해 사용될 수 있다.
도 4a는 레이아웃 디자인(400)의 다이어그램이다. 도시의 편의를 위해, 도 4b 내지 도 4c의 명기된 엘리먼트 중 일부는 도 4a에 명기되어 있지 않다. 일부 실시예에서, 도 4a-4c는 도 4a-4c에 도시되지 않은 추가적인 엘리먼트를 포함한다.
도 4b-4c는 설명의 편의를 위해 간략화된 도 4a의 레이아웃 디자인(400)의 대응하는 부분(400B-400C)의 다이어그램이다. 부분(400B)은 활성(OD) 레벨, POLY(PO) 레벨, 금속 오버 확산(MD) 레벨 및 레이아웃 디자인(400)의 M0 레벨을 포함하는 도 4a의 레이아웃 디자인(400)의 하나 이상의 피쳐를 포함한다. 부분(400C)은 도 4a의 레이아웃 디자인(400)에 대응하나, 설명의 편의를 위해 도 4a에 도시되지 않은 추가적인 라벨링을 포함한다.
레이아웃 디자인(400)은 제1 방향(X)으로 연장되는 활성 영역 레이아웃 패턴(402a 및 402b)(총괄하여, "활성 영역 레이아웃 패턴 세트(402)"라고 지칭됨)을 포함한다. 활성 영역 레이아웃 패턴 세트(402)의 활성 영역 레이아웃 패턴(402a, 402b)은 제1 방향(X)과 상이한 제2 방향(Y)에서 서로 분리된다. 활성 영역 레이아웃 패턴 세트(402)는 집적 회로(700)의 활성 영역(702)(도 7)의 대응하는 세트를 제조하기 위해 사용될 수 있다. 일부 실시예에서, 활성 영역 레이아웃 패턴 세트(402)의 활성 영역 레이아웃 패턴(402a, 402b)은 집적 회로(700)의 활성 영역 세트(702)(도 7)의 대응하는 활성 영역(702a, 702b)을 제조하기 위해 사용될 수 있다. 일부 실시예에서, 활성 영역 레이아웃 패턴 세트(402)는 집적 회로(700)의 소스 또는 드레인 확산 영역을 한정하는 산화물 확산(OD) 영역으로서 지칭된다.
일부 실시예에서, 활성 영역 레이아웃 패턴 세트(402)의 활성 영역 레이아웃 패턴(402a)은 도 2의 각각의 NMOS 트랜지스터(N1-0), NMOS 트랜지스터(N2-0), NMOS 트랜지스터(N3-0) 및 NMOS 트랜지스터(N4-0)의 소스 및 드레인 영역을 제조하기 위해 사용될 수 있다. 일부 실시예에서, 활성 영역 레이아웃 패턴 세트(402)의 활성 영역 레이아웃 패턴(402b)은 도 2의 각각의 NMOS 트랜지스터(N1-1), NMOS 트랜지스터(N2-1), NMOS 트랜지스터(N3-1) 및 NMOS 트랜지스터(N4)의 소스 및 드레인 영역을 제조하기 위해 사용될 수 있다.
일부 실시예에서, 활성 영역 레이아웃 패턴 세트(402)는 제1 레이아웃 레벨 상에 위치된다. 일부 실시예에서, 제1 레이아웃 레벨은 하나 이상의 레이아웃 디자인(400 또는 600)(도 4 또는 도 6) 또는 집적 회로(700)(도 7)의 활성 레벨 또는 OD 레벨에 대응한다.
활성 영역 레이아웃 패턴 세트(402)의 다른 구성 또는 패턴의 수량은 본 발명의 범위 내에 있다.
레이아웃 디자인(400)은 제2 방향(Y)으로 연장되는 적어도 게이트 레이아웃 패턴(404a, 404b, 404c, 404d, 404e 또는 404f)(총괄하여, "게이트 레이아웃 패턴 세트(404)"로 지칭됨)을 포함한다.
일부 실시예에서, 게이트 레이아웃 패턴 세트(404)의 각각의 레이아웃 패턴은 폴리 피치(명기되지 않은)에 의해 제1 방향(X)으로 게이트 레이아웃 패턴 세트(404)의 인접한 레이아웃 패턴으로부터 분리된다. 게이트 레이아웃 패턴 세트(404)는 집적 회로(700)의 대응하는 게이트 세트(704)(도 7)를 제조하기 위해 사용될 수 있다. 일부 실시예에서, 게이트 레이아웃 패턴 세트(404)의 게이트 레이아웃 패턴(404a, 404b, 404c, 404d, 404e, 404f)은 집적 회로(700)의 게이트 세트(704)(도 7)의 대응하는 게이트(704a, 704b, 704c, 704d, 704e, 704f)를 제조하기 위해 사용될 수 있다.
게이트 레이아웃 패턴 세트(404)는 제2 레이아웃 레벨 상에 위치된다. 일부 실시예에서, 제2 레이아웃 레벨은 제1 레이아웃 레벨과 상이하다. 일부 실시예에서, 제2 레이아웃 레벨은 하나 이상의 레이아웃 디자인(400 또는 600)(도 2 또는 도 6) 또는 집적 회로(700)(도 7)의 POLY 층에 대응한다.
게이트 레이아웃 패턴 세트(404)는 활성 영역 레이아웃 패턴 세트(402)와 중첩한다. 활성 영역 레이아웃 패턴 세트(402)는 게이트 레이아웃 패턴(404) 세트 아래에 있다. 일부 실시예에서, 게이트 레이아웃 패턴(404a)은 레이아웃 디자인(400)의 제1 측면 위에 위치되고, 게이트 레이아웃 패턴(404f)은 제1 측면과 반대되는 레이아웃 디자인(400)의 제2 측면 위에 위치된다. 일부 실시예에서, 게이트 레이아웃 패턴(404a)은 각각의 활성 영역 레이아웃 패턴(402a 및 402b)의 제1 측면과 중첩하고, 게이트 레이아웃 패턴(404f)은 각각의 활성 영역 레이아웃 패턴(402a 및 402b)의 제2 측면과 중첩한다.
게이트 레이아웃 패턴(404b)은 도 2의 NMOS 트랜지스터(N1-0)의 게이트 단자 및 NMOS 트랜지스터(N2-0)의 게이트 단자를 제조하기 위해 사용될 수 있다. 일부 실시예에서, 게이트 레이아웃 패턴(404b)은 도 1a의 NMOS 트랜지스터(N1)의 게이트 단자 및 NMOS 트랜지스터(N2)의 게이트 단자를 제조하기 위해 사용될 수 있다. 일부 실시예에서, 게이트 레이아웃 패턴(404b)은 적어도 도 1a의 프로그램 워드 라인(WLP), 도 2의 프로그램 워드 라인(WLP0) 또는 도 3의 프로그램 워드 라인(WLP')을 제조하기 위해 사용될 수 있다.
게이트 레이아웃 패턴(404c)은 도 2의 NMOS 트랜지스터(N3-0)의 게이트 단자 및 NMOS 트랜지스터(N4-0)의 게이트 단자를 제조하기 위해 사용될 수 있다. 일부 실시예에서, 게이트 레이아웃 패턴(404c)은 도 1a의 NMOS 트랜지스터(N3)의 게이트 단자 및 NMOS 트랜지스터(N4)의 게이트 단자를 제조하기 위해 사용될 수 있다. 일부 실시예에서, 게이트 레이아웃 패턴(404c)은 적어도 도 1a의 판독 워드 라인(WLR), 도 2의 판독 워드 라인(WLR0) 또는 도 3의 판독 워드 라인(WLR')을 제조하기 위해 사용될 수 있다.
게이트 레이아웃 패턴(404d)은 도 2의 NMOS 트랜지스터(N3-1)의 게이트 단자 및 NMOS 트랜지스터(N4-1)의 게이트 단자를 제조하기 위해 사용될 수 있다. 일부 실시예에서, 게이트 레이아웃 패턴(404d)은 도 1a의 NMOS 트랜지스터(N3)의 게이트 단자 및 NMOS 트랜지스터(N4)의 게이트 단자를 제조하기 위해 사용될 수 있다. 일부 실시예에서, 게이트 레이아웃 패턴(404d)은 적어도 도 1a의 판독 워드 라인(WLR), 도 2의 판독 워드 라인(WLR1) 또는 도 3의 판독 워드 라인(WLR')을 제조하기 위해 사용될 수 있다.
게이트 레이아웃 패턴(404e)은 도 2의 NMOS 트랜지스터(N1-1)의 게이트 단자 및 NMOS 트랜지스터(N2-1)의 게이트 단자를 제조하기 위해 사용될 수 있다. 일부 실시예에서, 게이트 레이아웃 패턴(404e)은 도 1a의 NMOS 트랜지스터(N1)의 게이트 단자 및 NMOS 트랜지스터(N2)의 게이트 단자를 제조하기 위해 사용될 수 있다. 일부 실시예에서, 게이트 레이아웃 패턴(404e)은 적어도 도 1a의 프로그램 워드 라인(WLP), 도 2의 프로그램 워드 라인(WLP1) 또는 도 3의 프로그램 워드 라인(WLP')을 제조하기 위해 사용될 수 있다.
게이트 레이아웃 패턴 세트(404)의 다른 구성, 다른 레이 아웃 레벨 상의 배열 또는 패턴의 수량은 본 발명의 범위 내에 있다.
레이아웃 디자인(400)은 제2 방향(Y)으로 연장되는 적어도 금속 오버 확산 레이아웃 패턴(410a, 410b, 410c, 410d 또는 410e)(총괄하여, "금속 오버 확산 레이 레이아웃 패턴 세트(410)")로 지칭됨)을 포함한다. 금속 오버 확산 레이아웃 패턴 세트(410)의 레이 아웃 패턴 중 적어도 하나는 활성 영역 레이아웃 패턴 세트(402)와 중첩한다.
금속 오버 확산 레이아웃 패턴 세트(410)는 집적 회로(700)의 대응하는 컨택 세트(710)(도 7)를 제조하기 위해 사용될 수 있다. 일부 실시예에서, 금속 오버 확산 레이아웃 패턴 세트(410)의 금속 오버 확산 레이아웃 패턴(410a, 410b, 410c, 410d 또는 410e)은 집적 회로(700)의 컨택 세트(710)(도 7)의 대응하는 컨택(710a, 710b, 710c, 710d 또는 710e)을 제조하기 위해 사용될 수 있다.
일부 실시예에서, 금속 오버 확산 레이아웃 패턴 세트(410)의 각각의 레이아웃 패턴은 적어도 제1 방향(X)으로 금속 오버 확산 레이아웃 패턴 세트(410)의 인접한 레이아웃 패턴으로부터 분리된다. 일부 실시예에서, 금속 오버 확산 레이아웃 패턴 세트(410)의 각각의 레이아웃 패턴은 게이트 레이아웃 패턴 세트(402)의 한 쌍의 게이트 레이아웃 패턴 사이에 위치한다. 예를 들어, 금속 오버 확산 레이아웃 패턴(410a)은 게이트 레이아웃 패턴(404a 및 404b) 사이에 있다.
일부 실시예에서, 금속 오버 확산 레이아웃 패턴 세트(410)는 제3 레이아웃 레벨 상에 위치된다. 일부 실시예에서, 제3 레이아웃 레벨은 하나 이상의 레이아웃 디자인(400 또는 600)(도 4 또는 도 6) 또는 집적 회로(700)(도 7)의 금속 오버 확산(MD) 레벨에 대응한다. 일부 실시예에서, 제3 레이아웃 레벨은 제1 레이아웃 레벨과 상이하다. 일부 실시예에서, 제3 레이아웃 레벨은 제2 레이아웃과 동일하며, MD 레벨 및 POLY 레벨을 포함한다.
일부 실시예에서, 금속 오버 확산 레이아웃 패턴(410a)은 도 2의 각각의 NMOS 트랜지스터(N1-0) 및 NMOS 트랜지스터(N2-0)의 적어도 드레인 단자 또는 소스 단자를 제조하기 위해 사용될 수 있다. 일부 실시예에서, 금속 오버 확산 레이아웃 패턴(410a)은 도 1a의 각각의 NMOS 트랜지스터(N1) 및 NMOS 트랜지스터(N2)의 적어도 드레인 단자 또는 소스 단자를 제조하기 위해 사용될 수 있다.
일부 실시예에서, 금속 오버 확산 레이아웃 패턴(410b)은 도 2의 각각의 NMOS 트랜지스터(N1-0), NMOS 트랜지스터(N2-0), NMOS 트랜지스터(N3-0) 및 NMOS 트랜지스터(N4-0)의 적어도 드레인 단자 또는 소스 단자를 제조하기 위해 사용될 수 있다. 일부 실시예에서, 금속 오버 확산 레이아웃 패턴(410b)은 도 1a의 각각의 NMOS 트랜지스터(N1), NMOS 트랜지스터(N2), NMOS 트랜지스터(N3) 및 NMOS 트랜지스터(N4)의 적어도 드레인 단자 또는 소스 단자를 제조하기 위해 사용될 수 있다.
일부 실시예에서, 금속 오버 확산 레이아웃 패턴(410c)은 도 2의 각각의 NMOS 트랜지스터(N3-0), NMOS 트랜지스터(N4-0), NMOS 트랜지스터(N3-1) 및 NMOS 트랜지스터(N4-1)의 적어도 드레인 단자 또는 소스 단자를 제조하기 위해 사용될 수 있다. 일부 실시예에서, 금속 오버 확산 레이아웃 패턴(410c)은 도 1a의 각각의 NMOS 트랜지스터(N3) 및 NMOS 트랜지스터(N4)의 적어도 드레인 단자 또는 소스 단자를 제조하기 위해 사용될 수 있다.
일부 실시예에서, 금속 오버 확산 레이아웃 패턴(410d)은 도 2의 각각의 NMOS 트랜지스터(N3-1), NMOS 트랜지스터(N4-1), NMOS 트랜지스터(N1-1) 및 NMOS 트랜지스터(N2-1)의 적어도 드레인 단자 또는 소스 단자를 제조하기 위해 사용될 수 있다. 일부 실시예에서, 금속 오버 확산 레이아웃 패턴(410d)은 도 1a의 각각의 NMOS 트랜지스터(N1), NMOS 트랜지스터(N2), NMOS 트랜지스터(N3) 및 NMOS 트랜지스터(N4)의 적어도 드레인 단자 또는 소스 단자를 제조하기 위해 사용될 수 있다.
일부 실시예에서, 금속 오버 확산 레이아웃 패턴(410e)은 도 2의 각각의 NMOS 트랜지스터(N1-1) 및 NMOS 트랜지스터(N2-1)의 적어도 드레인 단자 또는 소스 단자를 제조하기 위해 사용될 수 있다. 일부 실시예에서, 금속 오버 확산 레이아웃 패턴(410e)은 도 1a의 각각의 NMOS 트랜지스터(N1) 및 NMOS 트랜지스터(N2)의 적어도 드레인 단자 또는 소스 단자를 제조하기 위해 사용될 수 있다.
금속 오버 확산 레이아웃 패턴 세트(410) 다른 구성, 다른 레이아웃 상의 배열 또는 패턴의 수량은 본 발명의 범위 내에 있다.
레이아웃 디자인(400)은 제1 방향(X)으로 연장되는 적어도 도전성 피쳐 레이아웃 패턴(420a, 420b, 420c 또는 420d)(이하, "도전성 피쳐 레이아웃 패턴 세트(420)"로 지칭됨)을 더 포함한다. 일부 실시예에서, 도전성 피쳐 레이아웃 패턴 세트(420)는 두 개의 방향(예를 들어, 제1 방향(X) 또는 제2 방향(Y))으로 연장된다.
도전성 피쳐 레이아웃 패턴 세트(420)는 집적 회로(700)의 도전성 구조물(720)(도 7)의 대응하는 세트를 제조하기 위해 사용될 수 있다. 일부 실시예에서, 도전성 피쳐 레이아웃 패턴 세트(420)의 도전성 피쳐 레이아웃 패턴(420a, 420b, 420c, 420d)은 집적 회로(700)의 도전성 피쳐 세트(720)(도 7)의 대응하는 도전성 피쳐(720a, 720b, 720c, 720d)를 제조하기 위해 사용될 수 있다. 일부 실시예에서, 도전성 피쳐 레이아웃 패턴(420a)은 적어도 도 2의 비트 라인(BL0), 도 1a의 비트 라인(BL) 또는 도 3의 비트 라인(BL')을 제조하기 위해 사용될 수 있다.
도전성 피쳐 레이아웃 패턴 세트(420)는 적어도 게이트 레이아웃 패턴 세트(204) 또는 금속 오버 확산 레이아웃 패턴 세트(210)와 중첩한다. 도전성 피쳐 레이아웃 패턴 세트(420)는 제4 레이아웃 레벨 상에 위치한다. 일부 실시예에서, 제4 레이아웃 레벨은 적어도 제1 레이아웃 레벨, 제2 레이아웃 레벨 또는 제3 레이아웃 레벨과 상이하다. 일부 실시예에서, 제4 레이아웃 레벨은 하나 이상의 레이아웃 디자인(400 또는 600)(도 4 또는 도 6) 또는 집적 회로(700)(도 7)의 금속 제로(M0) 층에 대응한다. 다른 레이아웃 레벨은 본 발명의 범위 내에 있다. 도전성 피쳐 레이아웃 패턴 세트(420)의 다른 구성, 다른 레이아웃 레벨 상의 배열 또는 패턴의 수량은 본 발명의 범위 내에 있다.
일부 실시예에서, 도전성 피쳐 레이아웃 패턴(420a)은 게이트 레이아웃 패턴 세트(404)의 각각의 게이트 레이아웃 패턴 및 금속 오버 확산 레이아웃 패턴 세트(410)의 각각의 금속 오버 확산 레이아웃 패턴과 중첩한다. 도전성 피쳐 레이아웃 패턴(420b)은 게이트 레이아웃 패턴(404b, 404c, 404d 및 404e) 및 금속 오버 확산 레이아웃 패턴(410b, 410c 및 410d)과 중첩한다. 도전성 피쳐 레이아웃 패턴(420c)은 게이트 레이아웃 패턴(404a, 404b 및 404c) 및 금속 오버 확산 레이아웃 패턴(410a 및 410b)과 중첩한다. 도전성 피쳐 레이아웃 패턴(420d)은 게이트 레이아웃 패턴(404d, 404e, 404f) 및 금속 오버 확산 레이아웃 패턴(410d, 410e)과 중첩한다.
도전성 피쳐 레이아웃 패턴 세트(420)의 다른 구성 또는 패턴의 수량은 본 발명의 범위 내에 있다.
레이아웃 디자인(400)은 적어도 비아 레이아웃 패턴(430a, 430b 또는 430c)(총괄하여, "비아 레이아웃 패턴 세트(430)"로 지칭됨)을 더 포함한다. 비아 레이아웃 패턴 세트(430)는 대응하는 비아 세트(730) (도 7)를 제조하기 위해 사용될 수 있다. 일부 실시예에서, 비아 레이아웃 패턴 세트(430)의 비아 레이아웃 패턴(430a, 430b, 430c)은 집적 회로(700)의 비아 세트(730) (도 7)의 대응하는 비아(730a, 730b, 730c)를 제조하기 위해 사용될 수 있다.
일부 실시예에서, 비아 레이아웃 패턴 세트(430)는 도전성 피쳐 레이아웃 패턴 세트(420)와 게이트 레이아웃 패턴 세트(404) 사이에 있다. 비아 레이아웃 패턴(430a, 430b, 430c)은 대응하는 도전성 피쳐 레이아웃 패턴(420b, 420c, 420d)과 대응하는 게이트 레이아웃 패턴(404c, 404b, 404e) 사이에 있다. 일부 실시예에서, 비아 레이아웃 패턴(430a, 430b, 430c)은 대응하는 도전성 피쳐 레이아웃 패턴(420b, 420c, 420d)이 대응하는 게이트 레이아웃 패턴(404c, 404b, 404e)과 중첩되는 곳에 위치한다.
비아 레이아웃 패턴 세트(430)는 하나 이상의 레이아웃 디자인(400 또는 600)(도 4 또는 도 6) 또는 집적 회로(700)(도 7)의 비아 오버 게이트(VG) 레벨에 위치된다. 일부 실시예에서, VG 레벨은 M0 레벨과 POLY 레벨 사이에 있다. 일부 실시예에서, VG 레벨은 제4 레이아웃 레벨과 제2 레이아웃 레벨 사이에 있다. 다른 레이아웃 레벨은 본 발명의 범위 내에 있다.
비아 레이아웃 패턴 세트(430)의 다른 구성, 다른 레이아웃 레벨 상의 배열 또는 패턴의 수량은 본 발명의 범위 내에 있다.
레이아웃 디자인(400)은 적어도 비아 레이아웃 패턴(432a)(총괄하여, "비아 레이아웃 패턴 세트(432)"로 지칭됨)를 더 포함한다. 비아 레이아웃 패턴 세트(432)는 대응하는 비아 세트(732)(도 7)를 제조하기 위해 사용될 수 있다. 일부 실시예에서, 비아 레이아웃 패턴 세트(432)의 비아 레이아웃 패턴(432a)은 집적 회로(700)의 비아 세트(732)(도 7)의 대응하는 비아(732a)를 제조하기 위해 사용될 수 있다.
일부 실시예에서, 비아 레이아웃 패턴 세트(432)는 도전성 피쳐 레이아웃 패턴 세트(420)와 금속 오버 확산 레이아웃 패턴 세트(410) 사이에 있다. 비아 레이아웃 패턴(432a)은 대응하는 도전성 피쳐 레이아웃 패턴(420a)과 대응하는 금속 오버 확산 레이아웃 패턴(410c) 사이에 있다. 일부 실시예에서, 비아 레이아웃 패턴(432a)은 대응하는 도전성 피쳐 레이아웃 패턴(420a)이 대응하는 금속 오버 확산 레이아웃 패턴(410c)과 중첩하는 곳에 위치한다.
비아 레이아웃 패턴 세트(432)는 하나 이상의 레이아웃 디자인(400 또는 600)(도 4 또는 도 6) 또는 집적 회로(700)(도 7)의 비아 오버 확산(VD) 레벨에 위치된다. 일부 실시예에서, VD 레벨은 M0 레벨과 MD 레벨 사이에 있다. 일부 실시예에서, VD 레벨은 제4 레이아웃 레벨과 제3 레이아웃 레벨 사이에 있다. 다른 레이아웃 레벨은 본 발명의 범위 내에 있다.
비아 레이아웃 패턴 세트(432)의 다른 구성, 다른 레이아웃 레벨 상의 배열 또는 패턴의 수량은 본 발명의 범위 내에 있다.
레이아웃 디자인(400)은 메모리 셀 영역(401) 및 메모리 셀 영역(401')을 더 포함한다.
일부 실시예에서, 메모리 셀 영역(401)(도 4c)은 도 2a의 메모리 셀 어레이(200A)의 메모리 셀(202)의 레이아웃 다이어그램이다. 일부 실시예에서, 메모리 셀 영역(401')(도 4c)은 도 2a의 메모리 셀 어레이(200A)의 메모리 셀(204)의 레이아웃 다이어그램이다. 일부 실시예에서, 메모리 셀 영역(401)은 도 2a의 메모리 셀 어레이(200A)의 메모리 셀(202)을 제조하기 위해 사용될 수 있다. 일부 실시예에서, 메모리 셀 영역(401')은 도 2a의 메모리 셀 어레이(200A)의 메모리 셀(204)을 제조하기 위해 사용될 수 있다. 일부 실시예에서, 레이아웃 디자인(400)의 메모리 셀 영역(401)(도 4c) 또는 메모리 셀 영역(401')(도 4c)은 도 1a의 메모리 셀(100A)의 레이아웃 다이어그램이다. 일부 실시예에서, 레이아웃 디자인(400)의 메모리 셀 영역(401) 또는 메모리 셀 영역(401')은 도 1a의 메모리 셀(100A)을 제조하기 위해 사용될 수 있다.
일부 실시예에서, 메모리 셀 영역(401)은 도 2a의 메모리 셀 어레이(200A)의 메모리 셀(202)을 제조하기 위해 사용 가능한 레이아웃 디자인(400)의 레이아웃 패턴을 포함한다. 예를 들어, 일부 실시예에서, 메모리 셀 영역(401)은 적어도 게이트 레이아웃 패턴(404a), 게이트 레이아웃 패턴(404b), 게이트 레이아웃 패턴(404c), 활성 영역 레이아웃 패턴(402a)의 일부, 활성 영역 레이아웃 패턴(402b)의 일부, 금속 오버 확산 레이아웃 패턴(410a), 금속 오버 확산 레이아웃 패턴(410b), 금속 오버 확산 레이아웃 패턴(410c)의 적어도 일부, 비아 레이아웃 패턴(430a), 비아 레이아웃 패턴(430b), 비아 레이아웃 패턴(430c), 비아 레이아웃 패턴(432a), 도전성 피쳐 레이아웃 패턴(420a), 도전성 피쳐 레이아웃 패턴(420b), 또는 도전성 피쳐 레이아웃 패턴(420c)을 포함한다.
일부 실시예에서, 메모리 셀 영역(401')은 도 2a의 메모리 셀 어레이(200A)의 메모리 셀(204)을 제조하기 위해 사용 가능한 레이아웃 디자인(400)의 레이아웃 패턴을 포함한다. 예를 들어, 일부 실시예에서, 메모리 셀 영역(401')은 적어도 게이트 레이아웃 패턴(404d), 게이트 레이아웃 패턴(404e), 게이트 레이아웃 패턴(404f), 활성 영역 레이아웃 패턴(402a)의 다른 부분, 활성 영역 레이아웃 패턴(402b)의 다른 부분, 금속 오버 확산 레이아웃 패턴(410d), 금속 오버 확산 레이아웃 패턴(410e), 금속 오버 확산 레이아웃 패턴(410e)의 적어도 일부, 비아 레이아웃 패턴(430c), 비아 레이아웃 패턴(432a), 도전성 피쳐 레이아웃 패턴(420a), 도전성 피쳐 레이아웃 패턴(420b), 또는 도전성 피쳐 레이아웃 패턴(420c)을 포함한다.
메모리 셀 영역(401)은 영역(406a 및 406b)을 포함한다. 일부 실시예에서, 영역(406a)은 도 2의 메모리 셀(202)의 NMOS 트랜지스터(N1-0) 및 NMOS 트랜지스터(N3-0)를 제조하기 위해 사용 가능한 레이아웃 디자인(400)의 레이아웃 패턴을 포함한다. 일부 실시예에서, 영역(406b)은 도 2의 메모리 셀(202)의 NMOS 트랜지스터(N2-0) 및 NMOS 트랜지스터(N4-0)를 제조하기 위해 사용 가능한 레이아웃 디자인(400)의 레이아웃 패턴을 포함한다.
일부 실시예에서, 영역(406a)은 적어도 게이트 레이아웃 패턴(404a), 게이트 레이아웃 패턴(404b), 게이트 레이아웃 패턴(404c), 활성 영역 레이아웃 패턴(402a)의 일부, 금속 오버 확산 레이아웃 패턴(410a), 금속 오버 확산 레이아웃 패턴(410b), 금속 오버 확산 레이아웃 패턴(410c)의 적어도 일부, 비아 레이아웃 패턴(430a), 비아 레이아웃 패턴(432a), 도전성 피쳐 레이아웃 패턴(420a), 또는 도전성 피쳐 레이아웃 패턴(420b)을 포함한다.
일부 실시예에서, 영역(406b)은 적어도 게이트 레이아웃 패턴(404a), 게이트 레이아웃 패턴(404b), 게이트 레이아웃 패턴(404c), 활성 영역 레이아웃 패턴(402b)의 일부, 금속 오버 확산 레이아웃 패턴(410a), 금속 오버 확산 레이아웃 패턴(410b), 도전성 피쳐 레이아웃 패턴(410c)의 적어도 일부, 비아 레이아웃 패턴(430b), 비아 레이아웃 패턴(432a), 도전성 피쳐 레이아웃 패턴(420a), 또는 도전성 피쳐 레이아웃 패턴(420c)을 포함한다.
메모리 셀 영역(401')은 영역(408a, 408b)을 포함한다. 일부 실시예에서, 영역(408a)은 도 2의 메모리 셀(202)의 NMOS 트랜지스터(N3-1) 및 NMOS 트랜지스터(N1-1)를 제조하기 위해 사용 가능한 레이아웃 디자인(400)의 레이아웃 패턴을 포함한다. 일부 실시예에서, 영역(408b)은 도 2의 메모리 셀(202)의 NMOS 트랜지스터(N2-1) 및 NMOS 트랜지스터(N4-1)를 제조하기 위해 사용 가능한 레이아웃 디자인(400)의 레이아웃 패턴을 포함한다.
일부 실시예에서, 영역(408a)은 게이트 레이아웃 패턴(404d), 게이트 레이아웃 패턴(404e), 게이트 레이아웃 패턴(404f), 활성 영역 레이아웃 패턴(402a)의 다른 부분, 금속 오버 확산 레이아웃 패턴(410d), 금속 오버 확산 레이아웃 패턴(410e), 금속 오버 확산 레이아웃 패턴(410e)의 적어도 일부, 비아 레이아웃 패턴(432a), 도전성 피쳐 레이아웃 패턴(420a), 또는 도전성 피쳐 레이아웃 패턴(420b)을 포함한다.
일부 실시예에서, 영역(408b)은 게이트 레이아웃 패턴(404d), 게이트 레이아웃 패턴(404e), 게이트 레이아웃 패턴(404f), 활성 영역 레이아웃 패턴(402b)의 다른 부분, 금속 오버 확산 레이아웃 패턴(410d), 금속 오버 확산 레이아웃 패턴(410e), 금속 오버 확산 레이아웃 패턴(410e)의 일부, 비아 레이아웃 패턴(430c), 비아 레이아웃 패턴(432a), 도전성 피쳐 레이아웃 패턴(420a), 또는 도전성 피쳐 레이아웃 패턴(420d)을 포함한다.
레이아웃 디자인(400)의 다른 구성, 다른 레이아웃 레벨 상의 배열 또는 패턴의 수량은 본 발명의 범위 내에 있다. 예를 들어, 일부 실시예에서, 레이아웃 디자인(400)은 레이아웃 디자인(400)의 메모리 셀 영역(401) 내에 다른 개수의 적어도 영역(406a) 또는 영역(406b)(예를 들어, 도 5a-5c 참조)을 포함하도록 변경될 수 있다. 이와 유사하게, 일부 실시예에서, 레이아웃 디자인(400)은 레이아웃 디자인(400)의 메모리 셀 영역(401') 내에 다른 개수의 적어도 영역(408a) 또는 영역(408b)(예를 들어, 도 5a-5c 참조)을 포함하도록 변경될 수 있다.
도 5a-5c는 일부 실시예에 따른 레이아웃 디자인의 개략도이다.
도 5a는 일부 실시예에 따른, 메모리 셀의 레이아웃 디자인(500A)의 개략도이다. 도 5b는 일부 실시예에 따른, 메모리 셀의 레이아웃 디자인(500B)의 개략도이다. 도 5c는 일부 실시예에 따른, 메모리 셀의 레이아웃 디자인(500C)의 개략도이다. 도시의 편의를 위해, 도 5a-5c는 도시되지 않은 추가 엘리먼트를 포함한다.
레이아웃 디자인(500A)은 도 4a-4c의 레이아웃 디자인(400)의 다른 실례이다. 예를 들어, 도 4a-4c의 레이아웃 디자인(400)과 비교하여, 레이아웃 디자인(500A)은 레이아웃 디자인(400)과 유사하나, 도 4a-4c의 레이아웃 패턴이 설명의 편의를 위해 레이아웃 디자인(500A)에 도시되지 않았다. 레이아웃 디자인(500A)은 메모리 셀 영역(502) 및 메모리 셀 영역(504)을 포함한다. 일부 실시예에서, 메모리 셀 영역(502 및 504)은 대응하는 메모리 셀 영역(401 및 401')과 유사하며, 따라서 유사한 상세한 설명은 생략된다. 일부 실시예에서, 메모리 셀 영역(502) 내의 영역(506a, 506b)의 수는 메모리 셀 영역(504) 내의 영역(508a, 508b)의 수와 동일하다.
메모리 셀 영역(502)은 영역(506a) 및 영역(506b)을 포함한다. 일부 실시예에서, 영역(506a 및 506b)은 대응하는 영역(406a 및 406b)과 유사하고, 따라서 유사한 상세한 설명은 생략된다. 일부 실시예에서, 각각의 영역(506a) 및 영역(506b)은 대응하는 프로그램 트랜지스터 영역(MNP) 및 대응하는 판독 트랜지스터 영역(MNP)을 포함한다.
도 5a에 도시된 바와 같이, 메모리 셀 영역(502)은 1 비트의 데이터를 저장하고 두 개의 프로그램 트랜지스터(MNR 또는 NMOS 트랜지스터(N1-0 및 N2-0)) 및 두 개의 판독 트랜지스터(MNP 또는 NMOS 트랜지스터(N3-0 및 N4-0))를 갖도록 구성된 메모리 셀(202)(도 2a)을 제조하는데 사용하기 위한 레이아웃 디자인의 일부이다.
메모리 셀 영역(504)은 영역(508a) 및 영역(508b)을 포함한다. 일부 실시예에서, 영역(508a 및 508b)은 대응하는 영역(408a 및 408b)과 유사하며, 따라서 유사한 상세한 설명은 생략된다. 일부 실시예에서, 각각의 영역(508a) 및 영역(508b)은 대응하는 프로그램 트랜지스터 영역(MNP) 및 대응하는 판독 트랜지스터 영역(MNP)을 포함한다.
도 5a에 도시된 바와 같이, 메모리 셀 영역(504)은 1 비트의 데이터를 저장하고 두 개의 프로그램 트랜지스터(MNP 또는 NMOS 트랜지스터(N1-1 내지 N2-1) 및 두 개의 판독 트랜지스터(MNR 또는 NMOS 트랜지스터(N3-1 및 N4-1))를 갖도록 구성된 메모리 셀(204)(도 2)을 제조하는데 사용하기 위한 레이아웃 디자인의 일부이다.
일부 실시예에서, 적어도 영역(506a, 506b, 508a 또는 508b) 내의 프로그램 트랜지스터 영역(MNP)의 수는 적어도 영역(506a, 506b, 508a 또는 508b) 내의 판독 트랜지스터 영역(MNR)의 수와 동일하다. 일부 실시예에서, 적어도 영역(506a, 506b, 508a 또는 508b) 내의 프로그램 트랜지스터 영역(MNP)의 수는 적어도 영역(506a, 506b, 508a 또는 508b) 내의 판독 트랜지스터 영역(MNR)의 수와 상이하다.
일부 실시예에서, 적어도 영역(506a, 506b, 508a 또는 508b) 내의 프로그램 트랜지스터 영역(MNP)의 수는 다른 영역(506a, 506b, 508a 또는 508b) 내의 프로그램 트랜지스터 영역(MNP)의 수와 동일하다. 일부 실시예에서, 적어도 영역(506a, 506b, 508a 또는 508b) 내의 프로그램 트랜지스터 영역(MNP)의 수는 다른 영역(506a, 506b, 508a 또는 508b) 내의 프로그램 트랜지스터 영역(MNP)의 수와 상이하다.
일부 실시예에서, 적어도 영역(506a, 506b, 508a 또는 508b) 내의 판독 트랜지스터 영역(MNR)의 수는 다른 영역(506a, 506b, 508a 또는 508b) 내의 판독 트랜지스터 영역(MNR)의 수와 동일하다. 일부 실시예에서, 적어도 영역(506a, 506b, 508a 또는 508b) 내의 판독 트랜지스터 영역(MNR)의 수는 다른 영역(506a, 506b, 508a 또는 508b) 내의 판독 트랜지스터 영역(MNR)의 수와 상이하다.
도 5b는 일부 실시예에 따른, 메모리 셀 어레이(200B)의 레이아웃 디자인(500B)의 개략도이다.
일부 실시예에서, 레이아웃 디자인(500B)은 메모리 셀 영역(502') 내의 영역(506')의 수가 메모리 셀 영역(504') 내의 영역(508a', 508b', 508c')와 상이한 것을 도시한다. 일부 실시예에서, 메모리 셀 영역(502') 내의 영역(506a')의 수는 메모리 셀 영역(504') 내의 영역(508a', 508b', 508c')의 수보다 더 적다. 일부 실시예에서, 메모리 셀 영역(502') 내의 영역(506a')의 수는 메모리 셀 영역(504') 내의 영역(508a', 508b', 508c')의 수보다 더 크다.
일부 실시예에서, 메모리 셀 영역(502') 및 메모리 셀 영역(504')에서 다른 개수의 영역을 가짐으로써, 레이아웃 디자인(500B)은 다른 해결책보다 더 유연한 디자인을 제공한다.
레이아웃 디자인(500B)은 레이아웃 디자인(400)(도 4a-4c) 및 레이아웃 디자인(500A)(도 5)의 변형이다. 레이아웃 디자인(500A)과 비교하여, 메모리 셀 영역(502')은 메모리 셀 영역(502)을 대체하고, 메모리 셀 영역(504')은 메모리 셀 영역(504)을 대체하며, 따라서 유사한 상세한 설명은 생략된다.
메모리 셀 영역(502')은 영역(506a')을 포함한다. 영역(506a')은 도 5a의 영역(506a)의 변형이다. 일부 실시예에서, 영역(506a')은 영역(506a 또는 406a)과 유사하고, 따라서 유사한 상세한 설명은 생략된다.
도 5b에서 도시된 바와 같이, 메모리 셀 영역(502')은 도 2b의 메모리 셀 어레이(200B)의 메모리 셀(202')과 유사한 메모리 셀을 제조하기 위해 사용할 수 있는 레이아웃 디자인의 일부이며, 상기 메모리 셀은 1 비트의 데이터를 저장하고 한 개의 프로그램 트랜지스터(MNP 또는 NMOS 트랜지스터(N1-0)) 및 한 개의 판독 트랜지스터(MNR 또는 NMOS 트랜지스터(N3-0))를 갖도록 구성된다.
다른 개수의 영역도 본 발명의 범위 내에 있다. 예를 들어, 일부 실시예에서, 메모리 셀 영역(502')은 한 개의 영역(예를 들어, 영역(506a'))과 상이한 수의 영역을 포함한다.
메모리 셀 영역(504')은 영역(508a'), 영역(508b'), 영역(508c')을 포함한다. 영역(508a', 508b')은 도 5a의 대응하는 영역(508a, 508b)의 변형이다. 일부 실시예에서, 영역(508a')은 영역(508a 또는 408a)과 유사하고, 영역(508b')은 영역(508b 또는 408b)과 유사하며, 영역(508c')은 영역(508a 또는 508b)과 유사하며, 따라서 유사한 상세한 설명은 생략된다.
도 5b에 도시된 바와 같이, 메모리 셀 영역(504')은 1 비트의 데이터를 저장하고, 3 개의 프로그램 트랜지스터(MNP 또는 NMOS 트랜지스터(N1-1, N2-1, N5-1)) 및 3 개의 판독 트랜지스터(NMOS 트랜지스터(N3-1, N4-1, N6-1))를 포함한다.
다른 개수의 영역도 본 발명의 범위 내에 있다. 예를 들어, 일부 실시예에서, 메모리 셀 영역(504')은 3 개의 영역(예를 들어, 영역(508a'), 영역(508b') 또는 영역(508c'))과 상이한 수의 영역을 포함한다.
일부 실시예에서, 각각의 영역(506a', 508a', 508b' 및 508c')은 대응하는 프로그램 트랜지스터 영역(MNP) 및 대응하는 판독 트랜지스터 영역(MNP)을 포함한다.
일부 실시예에서, 적어도 영역(506a', 508a', 508b'또는 508c') 내의 프로그램 트랜지스터 영역(MNP)의 수 또는 판독 트랜지스터 영역(MNP)의 수는 도 5a에 대한 앞의 설명과 마찬가지로 조정될 수 있고, 따라서, 간결성을 위해 생략된다.
도 5c는 일부 실시예에 따른 메모리 셀 어레이(200C)의 레이아웃 디자인(500C)의 개략도이다.
레이아웃 디자인(500C)은 도 5b의 레이아웃 디자인(500B)의 변형이다. 일부 실시예에서, 레이아웃 디자인(500C)은 메모리 셀 영역 영역(504") 내의 영역(508a")의 수가 메모리 셀 영역(502") 내의 영역(예를 들어, 506a", 506b", 506c")의 수보다 큰 것을 도시하며, 따라서 유사한 상세한 설명은 간결성을 위해 생략된다.
레이아웃 디자인(500A)과 비교하여, 메모리 셀 영역(502")은 메모리 셀 영역(502)을 대체하며, 메모리 셀 영역(504")은 메모리 셀 영역(504)을 대체하며, 영역(506a", 506b")은 대응하는 영역(506a, 506b)을 대체하며, 영역(508a'')은 영역(508a)을 대체하고, 영역(506c'')은 영역(502a)과 유사하며, 따라서, 유사한 상세한 설명은 생략된다.
일부 실시예에서, 메모리 셀 영역(502") 및 메모리 셀 영역(504")에서 다른 개수의 영역을 가짐으로써, 레이아웃 디자인(500C)은 다른 해결책보다 더 유연한 디자인을 제공한다.
레이아웃 디자인(500A, 500B 또는 500C)의 다른 구성, 다른 레이아웃 상의 배열 또는 수량은 본 발명의 범위 내에 있다.
도 6은 일부 실시예에 따른 레이아웃 디자인(600)의 개략도이다.
일부 실시예에서, 도 6의 레이아웃 디자인(600)은 동일한 로의 4 개의 인접한 메모리 셀을 제조하기 위해 사용할 수 있는 한 쌍의 인접한 레이아웃 디자인(예를 들어, 제1 레이아웃 디자인(602), 제2 레이아웃 디자인(604))을 포함한다.
레이아웃 디자인(600A)는 도 4a-4c의 레이아웃 디자인(400)의 변형이다. 예를 들어, 도 4a-4c의 레이아웃 디자인(400)과 비교하여, 레이아웃 디자인(600)은 추가 레이아웃 디자인(예를 들어, 제2 레이아웃 디자인(604))을 포함한다. 설명의 편의를 위하여, 도 6은 도시되지 않은 추가적인 엘리먼트를 포함한다.
레이아웃 디자인(600)은 제1 레이아웃 디자인(602), 제2 레이아웃 디자인(604) 및 게이트 레이아웃 패턴(606)을 포함한다.
일부 실시예에서, 제1 레이아웃 디자인(602)은 도 4a-4c의 레이아웃 디자인(400)에 대응하며, 따라서 유사한 상세한 설명은 생략된다.
일부 실시예에서, 제2 레이아웃 디자인(604)은 제1 레이아웃 디자인(602)과 유사하며, 따라서 유사한 상세한 설명은 생략된다. 예를 들어, 일부 실시예에서, 제2 레이아웃 디자인(604)은 x 축을 중심으로 회전되는 레이아웃 디자인(602)의 미러 이미지이다.
게이트 레이아웃 패턴(606)은 도 4a-4c의 게이트 레이아웃 패턴 세트(404)의 적어도 하나의 게이트 레이아웃 패턴과 유사하며, 따라서 유사한 상세한 설명은 생략된다. 게이트 레이아웃 패턴(606)은 제1 레이아웃 디자인(602)과 제2 레이아웃 디자인(604) 사이에 위치한다.
일부 실시예에서, 레이아웃 디자인(600)는 동일한 로에 위치된 메모리 셀 어레이(300)의 4 개의 인접한 메모리 셀을 제조하기 위해 사용될 수 있다. 예를 들어, 일부 실시예에서, 제1 레이아웃 디자인(602)은 메모리 셀(302[0,0] 및 302[0,1])을 제조하기 위해 사용될 수 있고, 제2 레이아웃 디자인(604)은 메모리 셀(302[0,2] 및 302[0,3])을 제조하기 위해 사용될 수 있다. 일부 실시예에서, 제1 레이아웃 디자인(602)은 메모리 셀 어레이(300)에서의 메모리 셀(302[0,0] 및 302[0,1]) 이외의 메모리 셀을 제조하기 위해 사용될 수 있고, 제2 레이아웃 디자인(604)은 메모리 셀 어레이(300)에서의 메모리 셀(302[0,2] 및 302[0,3])을 제조하기 위해 사용될 수 있다.
레이아웃 디자인(600)의 다른 구성, 다른 레이아웃 레벨 상의 배열 또는 수량은 본 발명의 범위 내에 있다.
집적 회로
도 7a, 7b, 7c, 7d 및 7e는 일부 실시예에 따른 집적 회로(700)의 단면도이다. 일부 실시예에 따르면, 도 7a는 평면 A-A'에 의해 교차되는 레이아웃 디자인(400)에 대응하는 집적 회로(700)의 단면도이며, 도 7b는 평면 B-B에 의해 교차되는 레이아웃 디자인(400)에 대응하는 집적 회로(700)의 단면도이며, 도 7c는 평면 C-C'에 의해 교차되는 레이아웃 디자인(400)에 대응하는 집적 회로(700)의 단면도이며, 도 7d는 평면 D-D'에 의해 교차되는 레이아웃 디자인(400)에 대응하는 집적 회로(700)의 단면도이며, 도 7e는 평면 E-E'에 의해 교차되는 레이아웃 디자인(400)에 대응하는 집적 회로(700)의 단면도이다. 집적 회로(700)는 레이아웃 디자인(400 또는 600)에 의해 제조된다.
도 1a-1b, 도 2-3, 도 4a-4c, 도 5a-5c 및 도 6 중 하나 이상에서 컴포넌트와 동일하거나 유사한 컴포넌트는 동일한 참조 번호가 부여되고 이에 대한 상세한 설명은 생략된다.
집적 회로(700)는 레이아웃 디자인(400 또는 600)에 의해 제조된다. 도 7a-7e의 집적 회로(700)의 구성뿐만 아니라 정렬, 길이 및 폭을 포함한 구조 관계는 도 1a의 메모리 셀(100A), 도 2a-2c의 메모리 셀 어레이(200A-200C), 도 3의 메모리 셀 어레이(300), 도 4a-4c의 레이아웃 디자인(400), 도 5a-5c의 레이아웃 부분(500A-500C) 및 도 6의 레이아웃 디자인(600)의 구조 관계 및 구성과 유사하며, 간결성을 위해 각각의 도 1a, 도 2-3, 도 4a-4c 또는 5a-5c에서 설명되지 않을 것이다.
집적 회로(700)는 웰 영역(702a)에서 적어도 활성 영역(712a, 712b, 712c, 712d 또는 712e)(총괄하여, "활성 영역 세트(712)"로 지칭됨)을 포함한다. 일부 실시예에서, 웰 영역(702a)은 기판(750) 내에 있다. 일부 실시예에서, 기판(750)은 실리콘 기판 또는 임의의 다른 적용 가능한 반도체 재료의 기판을 포함한다. 일부 실시예에서, 웰 영역(702a)은 p-형 도펀트 또는 n-형 도펀트를 포함한다.
활성 영역 세트(712)는 제2 방향(Y)으로 연장되고 집적 회로(700)의 제1 레이아웃 레벨 상에 위치된다. 활성 영역 세트(712)의 각각의 활성 영역은 제1 방향(X)으로 서로 분리된다. 일부 실시예에서, 집적 회로(700)의 활성 영역 세트(712)는 집적 회로(700)의 소스 또는 드레인 확산 영역을 한정하는 산화물 정의(OD) 영역으로 지칭된다. 일부 실시예에서, 활성 영역 세트(712)는 웰 영역(702a)(예를 들어, p-형) 내의 n-형 도펀트를 포함하고, 도 2의 NMOS 트랜지스터(N2-0, N2-1, N4-0)의 소스 또는 드레인 영역에 대응한다. 일부 실시예에서, 활성 영역 세트(712)는 웰 영역(702a)(예를 들어, n-형) 내의 p-형 도펀트를 포함하고, 도 2의 NMOS 트랜지스터(N2-0, N2-1, N4-0 또는 N4-1)와 유사한 PMOS 트랜지스터(도시되지 않음)의 소스 또는 드레인 영역에 대응한다. 활성 영역 세트(712)의 다른 수량 또는 구성은 본 발명의 범위 내에 있다.
집적 회로(700)는 웰 영역(702b) 내의 적어도 활성 영역(714a, 714b, 714c, 714d 또는 714e)(총괄하여, "활성 영역 세트(714)"로 지칭됨)을 포함한다. 일부 실시예에서, 웰 영역(702b)은 기판(750) 내에 있다. 일부 실시예에서, 웰 영역(702b)은 n-형 도펀트 또는 p-형 도펀트를 포함한다.
활성 영역 세트(714)는 제2 방향(Y)으로 연장되고 집적 회로(700)의 제1 레이아웃 레벨 상에 위치된다. 활성 영역 세트(714)의 각각의 활성 영역은 제1 방향(X)으로 서로 분리된다. 일부 실시예에서, 집적 회로(700)의 활성 영역 세트(714)는 집적 회로(700)의 소스 또는 드레인 확산 영역을 한정하는 OD 영역으로 지칭된다. 일부 실시예에서, 활성 영역 세트(714)는 웰 영역(702b)(예를 들어, p-형)에 n-형 도펀트를 포함하고, 도 2의 NMOS 트랜지스터(N1-0, N1-1, N3-0 또는 N3-1)의 소스 또는 드레인 영역에 대응한다. 일부 실시예에서, 활성 영역 세트(714)는 웰 영역(702b)(예를 들어, n-형)에 p-형 도펀트를 포함하고, 도 2의 NMOS 트랜지스터(N1-0, N1-1, N3-0 또는 N3-1)와 유사한 PMOS 트랜지스터(도시되지 않음)의 소스 또는 드레인 영역에 대응한다. 활성 영역 세트(714)의 다른 수량 또는 구성은 본 발명의 범위 내에 있다.
집적 회로(700)는 제1 방향(X)으로 연장되는 적어도 게이트 산화물 층(760)을 더 포함한다. 일부 실시예에서, 게이트 산화물 층(760)은 웰 영역(750)의 최상부 표면을 덮는다. 일부 실시예에서, 게이트 산화물 층(760)은 절연 재료, 유전체 재료 등을 포함한다.
집적 회로(700)는 제2 방향(Y)으로 연장되고 적어도 게이트 산화물 층(760)과 중첩하고 집적 회로(700)의 제2 레이아웃 레벨 상에 위치되는 적어도 게이트(704a, 704b, 704c, 704d, 704e 또는 704f)(총괄하여, "게이트 세트(704)로 지칭됨)를 더 포함한다. 일부 실시예에서, 게이트 세트(704)는 활성 영역 세트(712 및 714)와 중첩한다.
게이트 세트(704)의 각각의 게이트는 폴리 피치(도시되지 않음)에 의해 제2 방향(Y)으로 게이트 세트(404)의 인접한 게이트로부터 분리된다.
게이트(704b)는 도 3의 NMOS 트랜지스터(N1-0 및 N2-0)의 게이트에 대응한다. 게이트(704c)는 도 3의 NMOS 트랜지스터(N3-0 및 N4-0)의 게이트에 대응한다. 게이트(704d)는 도 3의 NMOS 트랜지스터(N3-1 및 N4-1)의 게이트에 대응한다. 게이트(704e)는 도 3의 NMOS 트랜지스터(N1-1 및 N2-1)의 게이트에 대응한다. 일부 실시예에서, 적어도 게이트(704a 또는 704f)는 더미 트랜지스터의 일부로서 더미 게이트로서 구성된다. 일부 실시예에서, 더미 트랜지스터는 비(non)기능성 트랜지스터이다.
일부 실시예에서, 게이트(704b)는 적어도 도 1a의 프로그램 워드 라인(WLP), 도 2의 프로그램 워드 라인(WLP0) 또는 도 3의 프로그램 워드 라인(WLP')이다. 일부 실시예에서, 게이트(704c)는 적어도 도 1a의 판독 워드 라인(WLR), 도 2의 판독 워드 라인(WLR0) 또는 도 3의 판독 워드 라인(WLR')이다. 일부 실시예에서, 게이트(704d)는 적어도 도 1a의 판독 워드 라인(WLR), 도 2의 판독 워드 라인(WLR1) 또는 도 3의 판독 워드 라인(WLR')이다. 일부 실시예에서, 게이트(704e)는 적어도 도 1a의 프로그램 워드 라인(WLP), 도 2의 프로그램 워드 라인(WLP1) 또는 도 3의 프로그램 워드 라인(WLP')이다.
게이트 세트(704)의 다른 수량 또는 구성은 본 발명의 범위 내에 있다.
집적 회로(700)는 제2 방향(Y)으로 연장되며, 활성 영역 세트(712 및 714)와 중첩하고 집적 회로(700)의 제3 레이아웃 레벨 상에 위치되는 적어도 컨택(710a, 710b, 710c, 710d 또는 710e)(총괄하여, "컨택 세트(710)"로 지칭됨)을 더 포함한다.
일부 실시예에서, 컨택 세트(710)의 각각의 컨택(710a, 710b, 710c, 710d, 710e)은 적어도 제1 방향(X)에서 컨택 세트(710)의 인접 컨택으로부터 분리된다.
일부 실시예에서, 컨택(710a)은 활성 영역(712a 및 714a)을 전기적으로 결합한다. 일부 실시예에서, 컨택(710a)은 도 2의 NMOS 트랜지스터(N1-0)의 소스 또는 드레인 단자 및 NMOS 트랜지스터(N2-0)의 소스 또는 드레인 단자이다.
일부 실시예에서, 컨택(710b)은 활성 영역(712b 및 714b)을 전기적으로 결합한다. 일부 실시예에서, 컨택(710b)은 도 2의 NMOS 트랜지스터(N1-0)의 소스 또는 드레인 단자, NMOS 트랜지스터(N2-0)의 소스 또는 드레인 단자, NMOS 트랜지스터(N3-0)의 소스 또는 드레인 단자 또는 NMOS 트랜지스터(N4-0)의 소스 또는 드레인 단자이다.
일부 실시예에서, 컨택(710c)은 활성 영역(712c 및 714c)을 전기적으로 결합한다. 일부 실시예에서, 컨택(710c)은 도 2의 NMOS 트랜지스터(N3-1)의 소스 또는 드레인 단자, NMOS 트랜지스터(N4-1)의 소스 또는 드레인 단자, NMOS 트랜지스터(N3-0)의 소스 또는 드레인 단자 또는 NMOS 트랜지스터(N4-0)의 소스 또는 드레인 단자이다.
일부 실시예에서, 컨택(710d)은 활성 영역(712d 및 714d)을 전기적으로 결합한다. 일부 실시예에서, 컨택(710d)은 도 2의 NMOS 트랜지스터(N3-1)의 소스 또는 드레인 단자, NMOS 트랜지스터(N4-1)의 소스 또는 드레인 단자, NMOS 트랜지스터(N1-1)의 소스 또는 드레인 단자 또는 NMOS 트랜지스터(N2-1)의 소스 또는 드레인 단자이다.
일부 실시예에서, 컨택(710d)은 활성 영역(712d 및 714d)을 전기적으로 결합한다. 일부 실시예에서, 컨택(710d)은 도 2의 NMOS 트랜지스터(N2-1)의 소스 또는 드레인 단자 및 NMOS 트랜지스터(N1-1)의 소스 또는 드레인 단자이다.
컨택 세트(710)의 다른 수량 또는 구성은 본 발명의 범위 내에 있다.
집적 회로(700)는 적어도 제1 방향(X)으로 연장되는 적어도 도전성 구조물(720a, 720b, 720c 또는 720d)(총괄하여, "도전성 구조물 세트(720)"로 지칭됨)를 더 포함한다. 도전성 구조물 세트(720)는 제4 레이아웃 레벨 상에 위치된다. 일부 실시예에서, 집적 회로(700)의 제4 레이아웃 레벨은 금속 제로(M0) 레벨이다. 일부 실시예에서, M0 레벨은 집적 회로(700)의 적어도 활성 영역, POLY 레벨 또는 MD 레벨 위에 배치된다. 다른 레이아웃 레벨도 본 발명의 범위 내에 있다.
일부 실시예에서, 도전성 구조물(720a)은 적어도 도 2의 비트 라인(BL0), 도 1a의 비트 라인(BL) 또는 도 3의 비트 라인(BL')이다.
도전성 구조물 세트(720)는 적어도 게이트 세트(704) 또는 컨택 세트(710)와 중첩한다. 일부 실시예에서, 도전성 구조물 패턴(720a)은 게이트 레이아웃 패턴 세트(404) 내의 각각의 게이트 및 컨택 세트(710) 내의 각각의 컨택과 중첩한다.
도전성 구조물(720b)은 게이트(704b, 704c, 704d 및 704e) 및 컨택(710b, 710c 및 710d)과 중첩한다. 도전성 구조물(720c)은 게이트(704a, 704b, 704c) 및 컨택(710a, 710b)과 중첩한다. 도전성 구조물(720d)은 게이트(704d, 704e, 704f) 및 컨택(710d, 710e)과 중첩한다.
도전성 구조물 세트(720)의 다른 수량 또는 구성은 본 발명의 범위 내에 있다.
집적 회로(700)는 제3 방향(Z)으로 연장되는 적어도 비아(730a, 730b 또는 730c)(총괄하여, "비아 세트(730)"로 지칭됨)를 더 포함한다.
일부 실시예에서, 비아 세트(730)는 도전성 구조물 세트(720)의 적어도 하나의 도전성 구조물을 게이트 세트(704)의 적어도 하나의 게이트에 전기적으로 결합시킨다.
일부 실시예에서, 비아 세트(730)는 도전성 구조물 세트(720)와 게이트 세트(704) 사이에 있다. 비아(730a, 730b, 730c)는 대응하는 도전성 구조물(720b, 720c, 720d)과 대응하는 게이트(704c, 704b, 704e) 사이에 있다. 일부 실시예에서, 비아(730a, 730b, 730c)는 대응하는 도전성 구조물(720b, 720c, 720d)가 대응하는 게이트(704c, 704b, 704e)와 중첩하는 곳에 위치된다.
비아 세트(730)는 집적 회로(700)의 VG 레벨에 위치된다. 다른 레이아웃 레벨은 본 발명의 범위 내에 있다.
일부 실시예에서, 도전성 구조물(720b, 720c, 720d)은 대응하는 비아(730a, 730b, 730c)에 의해 대응하는 게이트(704c, 704b, 704e)에 전기적으로 결합된다.
비아 세트(730)의 비아의 다른 구성, 다른 레이아웃 레벨 상의 배열 또는 수량은 본 발명의 범위 내에 있다.
집적 회로(700)는 제3 방향(Z)으로 연장되는 적어도 비아(732a)(총괄하여, "비아 세트(732)"로 지칭됨)를 더 포함한다.
일부 실시예에서, 비아 세트(732)는 도전성 구조물 세트(720)의 적어도 하나의 도전성 구조물을 컨택 세트(710)의 적어도 하나의 컨택에 전기적으로 결합시킨다. 일부 실시예에서, 도전성 구조물(720a)은 비아(732a)에 의해 컨택(710c)에 전기적으로 결합된다.
일부 실시예에서, 비아 세트(732)는 도전성 구조물 세트(720)와 컨택 세트(710) 사이에 있다. 비아(732a)는 도전성 구조물(720a)과 컨택(710c) 사이에 있다. 일부 실시예에서, 비아(732a)는 도전성 구조물(720a)이 컨택(710c)과 중첩하는 곳에 위치된다.
비아 세트(732)는 집적 회로(700)의 VD 레벨에 위치된다. 다른 레이아웃 레벨은 본 발명의 범위 내에 있다.
비아 세트(732)의 비아의 다른 구성, 다른 레이아웃 레벨 상의 배열 또는 수량은 본 발명의 범위 내에 있다.
일부 실시예에서, 적어도 게이트(704a), 게이트(704b), 게이트(704c), 활성 영역(712a), 활성 영역(712b), 활성 영역(712c)의 일부, 활성 영역(714a), 활성 영역(714b), 활성 영역(714c)의 일부, 컨택(710a), 컨택(710b), 컨택(710c)의 일부, 비아(730a), 비아(730b), 비아(730c), 비아(732a), 도전성 피쳐(720a), 도전성 피쳐(720b) 또는 도전성 피쳐(720c)는 메모리 셀(790a)의 일부이다.
일부 실시예에서, 적어도 게이트(704d), 게이트(704e), 게이트(704f), 활성 영역(712c)의 일부, 활성 영역(712d), 활성 영역(712e), 활성 영역(714c)의 일부, 활성 영역(714d), 활성 영역(714e), 컨택(710c)의 일부, 컨택(710d), 컨택(710e), 비아(730c), 비아(732a), 도전성 피쳐(720a) 또는 도전성 피쳐(720d)는 메모리 셀(790b)의 일부이다.
일부 실시예에서, 메모리 셀(790a 및 790b)은 도 2의 대응하는 메모리 셀(202 및 204) 또는 도 3의 대응하는 메모리 셀(302[0,0] 및 302[0,1])과 유사하며, 따라서 유사한 상세한 설명 생략된다.
방법
도 8은 일부 실시예에 따른 메모리 회로를 형성 또는 제조하는 방법(800)의 플로우차트이다. 추가적인 단계가 도 8에 도시된 방법(800) 이전, 도중 및/또는 이후에 수행될 수 있으며, 일부 다른 단계는 여기에서 간단히 설명될 수 있는 것으로 이해된다. 일부 실시예에서, 방법(800)은 메모리 셀(100A)(도 1a), 메모리 셀 어레이(200A-200C)(도 2a-2c) 또는 메모리 셀 어레이(302)(도 3)의 적어도 하나의 메모리 셀과 같은 메모리 회로나 또는 집적 회로(700)(도 7)와 같은 집적 회로를 형성하기 위해 사용될 수 있다. 일부 실시예에서, 방법(800)은 레이아웃 디자인(400)(도 4) 또는 600(도 6) 또는 레이아웃 디자인(500A-500C)(도 5a-5c) 중 하나 이상과 유사한 구조 관계를 갖는 집적 회로를 형성하기 위해 사용될 수 있다.
방법(800)의 단계(802)에서, 메모리 회로의 레이아웃 디자인이 생성된다. 단계(802)는 레이아웃 디자인을 생성하기 위한 명령어를 실행하도록 구성된 프로세싱 디바이스(예를 들어, 프로세서(1002)(도 10))에 의해 수행된다. 일부 실시예에서, 방법(800)의 레이아웃 디자인은 하나 이상의 레이아웃 디자인(400 또는 600)를 포함한다. 일부 실시예에서, 본 출원의 레이아웃 디자인은 도 5a-5c와 유사한 특징을 포함한다. 일부 실시예에서, 본 출원의 레이아웃 디자인은 그래픽 데이터베이스 시스템(GDSII) 파일 포맷 내에 있다.
방법(800)의 단계(804)에서, 메모리 회로는 레이아웃 디자인에 기초하여 제조된다. 일부 실시예에서, 방법(800)의 단계(804)는 레이아웃 디자인에 기초하여 적어도 하나의 마스크를 제조하는 단계 및 적어도 하나의 마스크에 기초하여 메모리 회로를 제조하는 단계를 포함한다.
일부 실시예에서, 레이아웃 디자인(400, 500A-500C 또는 600)은 표준 셀이다. 일부 실시예에서, 하나 이상의 단계(802 또는 804)는 수행되지 않는다.
도 9는 일부 실시예에 따른 집적 회로의 레이아웃 디자인을 생성하는 방법(900)의 플로우차트이다. 추가적인 단계가 도 9에서 도시된 방법(900) 이전, 도중 및/또는 이후에 수행될 수 있으며, 일부 다른 프로세스는 여기에서 간단히 설명될 수 있는 것으로 이해된다. 일부 실시예에서, 방법(900)은 방법(800)의 단계(802)의 실시예다. 일부 실시예에서, 방법(900)은 메모리 회로(예를 들어, 메모리 셀(100A), 메모리 셀 어레이(200A-200C), 메모리 셀 어레이(300)의 셀의 어레이(302)의 적어도 하나의 메모리 셀, 또는 집적 회로(예를 들어, 집적 회로(700))의 레이아웃 디자인(400, 500A-500C, 또는 600)의 하나 이상의 레이아웃 패턴을 생성하기 위해 사용될 수 있다.
방법(900)의 단계(902)에서, 제1 프로그램 디바이스 레이아웃이 생성되거나 또는 배치된다. 일부 실시예에서, 제1 프로그램 디바이스 레이아웃은 적어도 영역(406a, 406b, 408a 또는 408b)을 포함한다. 일부 실시예에서, 제1 프로그램 디바이스 레이아웃을 생성하는 단계는 제1 프로그램 디바이스의 제1 트랜지스터를 제조하는 것에 대응하는 제1 트랜지스터 레이아웃 디자인을 생성하는 단계와, 제1 프로그램 디바이스의 제2 트랜지스터를 제조하는 것에 대응하는 제2 트랜지스터 레이아웃 디자인을 생성하는 단계를 포함한다. 일부 실시예에서, 단계(902)의 제1 프로그램 디바이스의 제1 트랜지스터는 적어도 NMOS 트랜지스터(N1-0, N2-0, N1-1 또는 N2-1)를 포함한다. 일부 실시예에서, 방법(900)의 제1 트랜지스터 및 제2 트랜지스터는 제1 게이트를 공유하도록 구성되고, 서로 병렬로 결합된다. 일부 실시예에서, 단계(902)는 도 4a-4c에 도시된 바와 같은 트랜지스터 레이아웃 디자인을 갖는 각각의 영역(406a, 406b, 408a, 408b)에 대해 반복된다. 일부 실시예에서, 단계(902)는 도 4a-4c에 도시된 바와 같은 대응하는 트랜지스터 레이아웃 디자인을 갖는 다른 프로그램 디바이스 레이아웃에 대해 반복된다.
방법(900)의 단계(904)에서, 제1 판독 디바이스 레이아웃이 형성되거나 배치된다. 일부 실시예에서, 제1 판독 디바이스 레이아웃은 적어도 영역(406a, 406b, 408a, 408b)을 포함한다. 일부 실시예에서, 제1 판독 디바이스 레이아웃을 생성하는 단계는 제1 판독 디바이스의 제3 트랜지스터를 제조하는 것에 대응하는 제3 트랜지스터 레이아웃 디자인을 생성하는 단계와, 제1 판독 디바이스의 제4 트랜지스터를 제조하는 것에 대응하는 제4 트랜지스터 레이아웃 디자인을 생성하는 단계를 포함한다. 일부 실시예에서, 단계(904)의 제1 판독 디바이스(904)의 제3 트랜지스터는 적어도 NMOS 트랜지스터(N3-0, N4-0, N3-1 또는 N4-1)를 포함한다. 일부 실시예에서, 방법(900)의 제3 트랜지스터 및 제4 트랜지스터는 제2 게이트를 공유하도록 구성되고 서로 병렬로 결합된다. 일부 실시예에서, 제1 판독 디바이스 레이아웃은 제1 프로그램 디바이스 레이아웃에 인접해 있다. 일부 실시예에서, 단계(904)는 도 4a-4c에 도시된 바와 같은 트랜지스터 레이아웃 디자인을 갖는 각각의 영역(406a, 406b, 408a, 408b)에 대해 반복된다. 일부 실시예에서, 단계(904)는 도 4a-4c에 도시된 바와 같은 대응하는 트랜지스터 레이아웃 디자인을 갖는 다른 프로그램 디바이스 레이아웃에 대해 반복된다.
일부 실시예에서, 적어도 단계(902 또는 904)는, 제1 방향(X)으로 연장되고 제1 레이아웃 레벨 상에 위치되며, 제2 방향(Y)으로 서로 분리되는 제1 활성 영역 레이아웃 패턴 및 제2 활성 영역 레이아웃 패턴을 생성 또는 배치하는 단계를 더 포함한다. 일부 실시예에서, 단계(902 또는 904)의 제1 활성 영역 레이아웃 패턴은 활성 영역 레이아웃 패턴(402a 또는 402b)을 포함한다. 일부 실시예에서, 단계(902 또는 904)의 제2 활성 영역 레이아웃 패턴은 활성 영역 레이아웃 패턴(402a 또는 402b)을 포함한다.
방법(900)의 단계(906)에서, 제1 워드 라인 레이아웃 패턴이 레이아웃 디자인(400 또는 600) 상에 생성되거나 또는 배치된다. 일부 실시예에서, 제1 워드 라인 레이아웃 패턴은 게이트 레이아웃 패턴 세트(402)의 적어도 하나의 게이트 레이아웃 패턴을 포함한다.
방법(900)의 단계(908)에서, 제2 워드 라인 레이아웃 패턴이 레이아웃 디자인(400 또는 600) 상에 생성되거나 또는 배치된다. 일부 실시예에서, 제2 워드 라인 레이아웃 패턴은 게이트 레이아웃 패턴 세트(402)의 적어도 하나의 게이트 레이아웃 패턴을 포함한다.
방법(900)의 단계(910)에서, 비트 라인 레이아웃 패턴이 레이아웃 디자인(400 또는 600) 상에 생성되거나 또는 배치된다. 일부 실시예에서, 비트 라인 레이아웃 패턴은 도전성 피쳐 레이아웃 패턴 세트(420)의 적어도 하나의 도전성 피쳐 레이아웃 패턴을 포함한다. 일부 실시예에서, 단계(910)는 도전성 피쳐 레이아웃 패턴 세트를 생성 또는 배치하는 단계를 포함한다. 일부 실시예에서, 단계(910)의 도전성 피쳐 레이아웃 패턴 세트는 도전성 피쳐 레이아웃 패턴 세트(420)를 포함한다.
방법(900)의 단계(912)에서, 비아 레이아웃 패턴 세트가 레이아웃 디자인(400 또는 600) 상에 생성되거나 배치된다. 일부 실시예에서, 비아 레이아웃 패턴 세트는 비아 레이아웃 패턴 세트(430 또는 432)의 적어도 하나의 비아 레이아웃 패턴을 포함한다.
방법(900)의 단계(914)에서, 금속 오버 확산 레이아웃 패턴 세트가 레이아웃 디자인(400 또는 600) 상에 생성되거나 배치된다. 일부 실시예에서, 금속 오버 확산 레이아웃 패턴 세트는 금속 오버 확산 레이아웃 패턴 세트(410)의 적어도 하나의 금속 오버 확산 레이아웃 패턴을 포함한다.
일부 실시예에서, 하나 이상의 단계(902, 904, 906, 908, 910, 912 또는 914)는 수행되지 않는다.
방법(800-900)의 하나 이상의 단계는 메모리 셀(100A), 메모리 셀 어레이(200A-200C) 또는 셀 어레이(302)의 적어도 하나의 메모리 셀과 같은 메모리 회로나 또는 집적 회로(700)와 같은 집적 회로를 제조하기 위한 명령어를 실행하도록 구성된 프로세싱 디바이스에 의해 수행된다.
일부 실시예에서, 방법(800-900)의 하나 이상의 단계는 방법(800-900)의 상이한 하나 이상의 단계에서 사용되는 것과 동일한 프로세싱 디바이스를 사용하여 수행된다. 일부 실시예에서, 상이한 프로세싱 디바이스는 방법(800-900)의 상이한 하나 이상의 단계를 수행하기 위해 사용되는 방법(800-900)의 하나 이상의 단계를 수행하기 위해 사용된다.
도 10은 일부 실시예에 따른 IC 레이아웃 디자인을 디자인하고 제조하기 위한 시스템(1000)의 개략도이다. 일부 실시예에서, 시스템(1000)은 여기에서 설명된 하나 이상의 IC 레이아웃 디자인을 생성 또는 배치한다. 일부 실시예에서, 시스템(1000)은 여기에서 설명된 하나 이상의 IC 레이아웃 디자인에 기초하여 하나 이상의 IC를 제조한다. 시스템(1000)은 하드웨어 프로세서(1002) 및 실행 가능한 명령어 세트인 컴퓨터 프로그램 코드(1006)로 저장 즉, 인코딩되는 비일시적 컴퓨터 판독 가능 저장 매체(1004)를 포함한다. 컴퓨터 판독 가능 저장 매체(1004)는 집적 회로를 제조하기 위한 제조 기계와 인터페이스하도록 구성된다. 프로세서(1002)는 버스(1008)에 의해 컴퓨터 판독 가능 저장 매체(1004)에 전기적으로 결합된다. 프로세서(1002)는 또한 버스(1008)에 의해 I/O 인터페이스(1010)에 전기적으로 결합된다. 네트워크 인터페이스(1012)는 또한 버스(1008)에 의해 프로세서(1002)에 전기적으로 연결된다. 네트워크 인터페이스(1012)는 네트워크(1014)에 연결되어, 프로세서(1002) 및 컴퓨터 판독 가능 저장 매체(1004)가 네트워크(1014)를 통해 외부 엘리먼트에 연결될 수 있다. 프로세서(1002)는 시스템(1000)이 방법(800 또는 900)에서 설명된 바와 같은 단계의 일부 또는 전부를 수행하게 하기 위해 사용할 수 있도록, 컴퓨터 판독 가능 저장 매체(1004)에 인코딩된 컴퓨터 프로그램 코드(1006)를 실행하도록 구성된다.
일부 실시예에서, 프로세서(1002)는 중앙 처리 장치(CPU), 멀티 프로세서, 분산 처리 시스템, 특정 용도의 집적 회로(application specific integrated circuit, ASIC) 및/또는 적절한 처리 장치이다.
일부 실시예에서, 컴퓨터 판독 가능 저장 매체(1004)는 전자, 자기, 광학, 전자기, 적외선 및/또는 반도체 시스템(또는 장치 또는 디바이스)이다. 예를 들어, 컴퓨터 판독 가능 저장 매체(1004)는 반도체 또는 고상 메모리, 자기 테이프, 착탈식 컴퓨터 디스켓, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 강성 자기 디스크 및/또는 광학 디스크를 포함한다. 광 디스크를 사용하는 일부 실시예에서, 컴퓨터 판독 가능 저장 매체(1004)는 읽기만 가능한 콤택트 디스크 메모리(compact disk-read only memory, CD-ROM), 읽기/쓰기 가능한 콤택트 디스크(compact disk-read/write, CD-R/W 및/또는 디지털 비디오 디스크(digital video disc, DVD)를 포함한다.
일부 실시예에서, 저장 매체(1004)는 시스템(1000)이 방법(800 또는 900)을 수행하게 하도록 구성된 컴퓨터 프로그램 코드(1006)를 저장한다. 일부 실시예에서, 저장 매체(1004)는 또한 레이아웃 디자인(1016), 유저 인터페이스(1018), 제조 유닛(1020) 및/또는 방법(800 또는 900)의 단계를 수행하기 위한 실행 가능한 명령어 세트와 같이, 방법(800 또는 900)의 수행 동안 생성된 정보뿐만 아니라 방법(800 또는 900)을 수행하는데 필요한 정보를 저장한다. 일부 실시예에서, 레이아웃 디자인(1016)은 레이아웃 디자인(400 또는 600)의 하나 이상의 레이아웃 패턴을 포함한다.
일부 실시예에서, 저장 매체(1004)는 제조 기계와 인터페이스하기 위한 명령어(예를 들어, 컴퓨터 프로그램 코드(1006))를 저장한다. 명령어(예를 들어, 컴퓨터 프로그램 코드(1006))는 프로세서(1002)가 제조 머신에 의해 판독 가능한 제조 명령어를 생성할 수 있게 하여, 제조 프로세스 동안 방법(800 또는 900)을 효과적으로 이행한다.
시스템(1000)은 I/O 인터페이스(1010)를 포함한다. I/O 인터페이스(1010)는 외부 회로에 결합된다. 일부 실시예에서, I/O 인터페이스(1010)는 정보 및 명령어를 프로세서(1002)에 전달하기 위한 키보드, 키패드, 마우스, 트랙볼, 트랙 패드 및/또는 커서 방향 키를 포함한다.
시스템(1000)은 또한 프로세서(1002)에 결합된 네트워크 인터페이스(1012)를 포함한다. 네트워크 인터페이스(1012)는 하나 이상의 다른 컴퓨터 시스템이 연결된 네트워크(1014)와 시스템(1000)이 통신할 수 있게 한다. 네트워크 인터페이스(1012)는 BLUETOOTH, WIFI, WIMAX, GPRS 또는 WCDMA와 같은 무선 네트워크 인터페이스, 또는 ETHERNET, USB 또는 IEEE-13104와 같은 유선 네트워크 인터페이스를 포함한다. 일부 실시예에서, 방법(800 또는 900)은 두 개 이상의 시스템(1000)에서 구현되고, 레이아웃 디자인, 유저 인터페이스 및 제조 유닛과 같은 정보는 네트워크(1014)에 의해 상이한 시스템(1000) 사이에 교환된다.
시스템(1000)은 I/O 인터페이스(1010) 또는 네트워크 인터페이스(1012)를 통해 레이아웃 디자인에 관한 정보를 수신하도록 구성된다. 정보는 버스(1008)에 이해 프로세서(1002)로 전달되어, IC(예를 들어, 메모리 셀(100A), 메모리 셀 어레이(200A-200C), 메모리 셀 어레이(300)의 셀 어레이(302)의 적어도 하나의 메모리 셀, 또는 집적 회로(700))를 생성하는 레이아웃 디자인을 결정하게 한다. 그후, 레이아웃 디자인은 레이아웃 디자인(1016)로서 컴퓨터 판독 가능 매체(1004)에 저장된다. 시스템(1000)은 I/O 인터페이스(1010) 또는 네트워크 인터페이스(1012)를 통해 유저 인터페이스에 관한 정보를 수신하도록 구성된다. 정보는 유저 인터페이스(1018)로서 컴퓨터 판독 가능 매체(1004)에 저장된다. 시스템(1000)은 I/O 인터페이스(1010) 또는 네트워크 인터페이스(1012)를 통해 제조 유닛에 관한 정보를 수신하도록 구성된다. 정보는 제조 유닛(1020)으로서 컴퓨터 판독 가능 매체(1004)에 저장된다. 일부 실시예에서, 제조 유닛(1020)은 시스템(1000)에 의해 이용되는 제조 정보를 포함한다.
일부 실시예에서, 방법(800 또는 900)은 프로세서에 의한 실행을 위한 독립형 소프트웨어 어플리케이션으로서 이행된다. 일부 실시예에서, 방법(800 또는 900)은 추가적인 소프트웨어 어플리케이션의 일부인 소프트웨어 어플리케이션으로서 이행된다. 일부 실시예에서, 방법(800 또는 900)은 소프트웨어 어플리케이션에 대한 플러그인으로서 이행된다. 일부 실시예에서, 방법(800 또는 900)은 EDA 툴의 일부인 소프트웨어 어플리케이션으로서 이행된다. 일부 실시예에서, 방법(800 또는 900)은 EDA 툴에 의해 사용되는 소프트웨어 어플리케이션으로서 이행된다. 일부 실시예에서, EDA 툴은 집적 회로 디바이스의 레이아웃 디자인을 생성하기 위해 사용된다. 일부 실시예에서, 레이아웃 디자인은 비일시적 컴퓨터 판독 가능 매체 상에 저장된다. 일부 실시예에서, 레이아웃 디자인은 CADENCE DESIGN SYSTEMS, Inc.로부터 상업적으로 입수할 수 있는 VIRTUOSO®또는 다른 적절한 레이아웃 생성 툴과 같은 툴을 사용하여 생성된다. 일부 실시예에서, 레이아웃 디자인은 개략적 디자인에 기초하여 생성되는 회로도 디자인에 기초하여 생성되는 네트리스트에 기초하여 생성된다. 일부 실시예에서, 방법(800 또는 900)은 제조 디바이스에 의해 이행되어, 시스템(1000)에 의해 생성된 하나 이상의 레이아웃 디자인에 기초하여 제조된 마스크 세트를 사용하여 집적 회로를 제조한다. 일부 실시예에서, 시스템(1000)은 본 발명의 하나 이상의 레이아웃 디자인에 기초하여 제조된 마스크 세트를 사용하여 집적 회로를 제조하는 제조 디바이스이다. 일부 실시예에서, 도 10의 시스템(1000)은 다른 해결책보다 더 작은 IC의 레이아웃 디자인을 생성한다. 일부 실시예에서, 도 10의 시스템(1000)은 다른 해결책보다 면적이 적게 점유하는 IC(예를 들어, 메모리 셀(100A), 메모리 셀 어레이(200A-200C), 메모리 셀 어레이(300)의 셀 어레이(302)의 적어도 하나의 메모리 셀, 또는 집적 회로(700))의 레이아웃 디자인을 생성한다.
도 11은 본 발명의 적어도 하나의 실시예에 따른 집적 회로(IC) 제조 시스템(1100) 및 그와 관련되는 IC 제조 플로우의 블록도이다.
도 11에서, IC 제조 시스템(1100)은 IC 디바이스(1160)를 제조하는 것에 관한 디자인, 개발 및 제조 사이클 및/또는 서비스에서 서로 상호작용하는 디자인 하우스(1120), 마스크 하우스(1130), 및 IC 제조/제조기("팹(fab)")(1140)와 같은 엔티티(entity)를 포함한다. 시스템(1100) 내의 엔티티는 통신 네트워크에 의해 연결된다. 일부 실시예에서, 통신 네트워크는 단일의 네트워크이다. 일부 실시예에서, 통신 네트워크는, 인트라넷 및 인터넷과 같은 여러 가지 상이한 네트워크이다. 통신 네트워크는 유선 및/또는 무선 통신 채널을 포함한다. 각각의 엔티티는 다른 엔티티 중 하나 이상과 상호 작용하고 다른 엔티티 중 하나 이상에 서비스를 제공하고 및/또는 다른 엔티티 중 하나 이상으로부터 서비스를 수신한다. 일부 실시예에서, 디자인 하우스(1120), 마스크 하우스(1130), 및 IC 팹(1140) 중 두 개 이상이 단일의 대기업에 의해 소유된다. 일부 실시예에서, 디자인 하우스(1120), 마스크 하우스(1130), 및 IC 팹(1140) 중 두 개 이상이 공용 시설에서 공존하며 공유 자원을 사용한다.
디자인 하우스(또는 디자인 팀)(1120)는 IC 디자인 레이아웃(1122)을 생성한다. IC 디자인 레이아웃(1122)은 IC 디바이스(1160)를 위해 디자인된 다양한 기하학적 패턴을 포함한다. 기하학적 패턴은 제조되어질 IC 디바이스(1160)의 다양한 컴포넌트를 구성하는 금속, 산화물 또는 반도체 층의 패턴에 대응한다. 다양한 층이 결합하여, 다양한 IC 피쳐를 형성한다. 예를 들어, IC 디자인 레이아웃(1122)의 일부는, 반도체 기판(실리콘 웨이퍼와 같은) 및 반도체 기판 상에 배치된 다양한 재료 층에 형성되어질 활성 영역, 게이트 전극, 소스 전극 및 드레인 전극, 층간 상호연결의 금속 라인 또는 비아, 및 본딩 패드용 개구와 같은 다양한 IC 피쳐를 포함한다. 디자인 하우스(1120)는 적절한 디자인 절차를 이행하여, IC 디자인 레이아웃(1122)을 형성한다. 디자인 절차는 로직 디자인, 물리적 디자인 또는 배치 및 노선 중 하나 이상을 포함한다. IC 디자인 레이아웃(1122)은 기하학적 패턴의 정보를 갖는 하나 이상의 데이터 파일로 제공된다. 예를 들어, IC 디자인 레이아웃(1122)은 GDSII 파일 포맷 또는 DFII 파일 포맷으로 표현될 수 있다.
마스크 하우스(1130)는 데이터 준비(1132) 및 마스크 제조(1134)를 포함한다. 마스크 하우스(1130)는 IC 디자인 레이아웃(1122)을 사용하여, IC 디자인 레이아웃(1122)에 따라 IC 디바이스(1160)의 다양한 층을 제조하기 위해 사용되어질 하나 이상의 마스크를 제조한다. 마스크 하우스(1130)는 마스크 데이터 준비(1132)를 수행하며, 여기서 IC 디자인 레이아웃(1122)은 대표 데이터 파일("RDF")로 변환된다. 마스크 데이터 준비(1132)는 마스크 제조(1134)에 RDF를 제공한다. 마스크 제조(1134)는 마스크 라이터를 포함한다. 마스크 노광기는 RDF를 마스크(레티클) 또는 반도체 웨이퍼와 같은 기판 상의 이미지로 변환한다. 디자인 레이아웃은 마스크 데이터 준비(1132)에 의해 조작되어, 마스크 라이터의 특정 특성 및/또는 IC 팹(1140)의 요건을 따른다. 도 11에서, 마스크 데이터 준비(1132) 및 마스크 제조(1134)는 별개의 엘리먼트로서 도시된다. 일부 실시예에서, 마스크 데이터 준비(1132) 및 마스크 제조(1134)는 총괄하여 마스크 데이터 준비로 지칭될 수 있다.
일부 실시예에서, 마스크 데이터 준비(1132)는 리소그래피 강화 기술을 사용하는 광학 근접 보정(optical proximity correction, OPC)을 포함하여, 회절, 간섭, 다른 프로세스 효과 등으로부터 발생할 수 있는 것과 같은 이미지 에러를 보상한다. OPC는 IC 디자인 레이아웃(1122)을 조정한다. 일부 실시예에서, 마스크 데이터 준비(1132)는 변형 조명법(off-axis illumination), 서브-해상도 어시스트 피쳐, 위상-시프팅 마스크, 다른 적절한 테크놀로지 등 또는 이들의 조합과 같은 다른 해상도 강화 테크놀로지(resolution enhancement techniques, RET)을 포함한다. 일부 실시예에서, OPC를 역 이미징 문제로서 취급하는 역 리소그래피 테크놀로지(inverse lithography technology, ILT)가 또한 사용된다.
일부 실시예에서, 마스크 데이터 준비(1132)는 OPC의 프로세스를 거친 IC 디자인 레이아웃을 특정 기하학적 및/또는 연결성 제한을 포함하는 마스크 생성 룰 세트로 검사하는 마스크 룰 체커(mask rule checker, MRC)를 포함하여, 충분한 마진, 반도체 제조 프로세스의 가변성 등을 보장한다. 일부 실시예에서, MRC는 IC 디자인 레이아웃을 변경하여, 마스크 제조(1134) 동안 제한을 보상하는데, 마스크 제조(1134)는 마스크 생성 룰을 충족시키기 위해 OPC에 의해 수행되는 변경의 일부를 원상태로 할 수 있다.
일부 실시예에서, 마스크 데이터 준비(1132)는 IC 디바이스(1160)를 제조하기 위해 IC 팹(1140)에 의해 이행되어질 프로세싱을 시뮬레이트하는 리소그래피 프로세스 체킹(lithography process checking, LPC)를 포함한다. LPC는 IC 디자인 레이아웃(1122)에 기초하여 이러한 프로세싱을 시뮬레이션하여, IC 디바이스(1160)와 같은 시뮬레이팅된 제조 디바이스를 생성한다. LPC 시뮬레이션에서의 프로세싱 파라미터는, IC 제조 사이클의 다양한 프로세스와 관련된 파라미터, IC를 제조하기 위해 사용되는 툴과 관련된 파라미터, 및/또는 제조 프로세스의 다른 양상을 포함할 수 있다. LPC는, 에어리얼 이미지 콘트라스트(aerial image contrast), 초점 심도(depth of focus; DOF), 마스크 오차 보강 인자(mask error enhancement factor; MEEF), 다른 적절한 인자, 등등 또는 이들의 조합과 같은 다양한 인자를 고려한다. 일부 실시예에서, 시뮬레이팅된 제조 디바이스가 LPC에 의해 생성된 이후에, 시뮬레이팅된 디바이스가 디자인 룰을 만족시키기 위한 형태에 충분히 근접하지 않으면, OPC 및/또는 MRC가 반복되어 IC 디자인 레이아웃(1122)을 더 구체화한다.
마스크 데이터 준비(1132)의 상기 설명은 명료성을 위해 단순화된 것으로 이해되어야 한다. 일부 실시예에서, 데이터 준비(1132)는 로직 동작(logic operation, LOP)과 같은 추가적인 피쳐를 포함하여, 제조 룰에 따라 IC 디자인 레이아웃을 변경시킨다. 또한, 데이터 준비(1132) 동안 IC 디자인 레이아웃(1122)에 적용된 프로세스는 다양한 상이한 순서로 실행될 수 있다.
마스크 데이터 준비(1132) 이후 및 마스크 제조 동안(1134), 변경된 IC 디자인 레이아웃에 기초하여 마스크 또는 마스크 그룹이 제조된다. 일부 실시예에서, 전자 빔(electron-beam; e-빔) 또는 다수의 e-빔의 메커니즘이 사용되어, 변경된 IC 디자인 레이아웃에 기초하여 마스크(포토 마스크 또는 레티클) 상에 패턴을 형성한다. 마스크는 다양한 테크놀로지로 형성될 수 있다. 일부 실시예에서, 마스크는 바이너리 테크놀로지를 사용하여 형성된다. 일부 실시예에서, 마스크 패턴은 불투명 영역 및 투명 영역을 포함한다. 웨이퍼 상에 코팅된 이미지 감광 재료 층(예를 들어, 포토레지스트)를 노광하기 위해 사용된 자외선(UV) 빔과 같은 방사 빔은 불투명 영역에 의해 차단되고 투명 영역을 통해 투과된다. 하나의 예에서, 바이너리 마스크는, 투명 기판(예를 들어, 용융된 석영) 및 마스크의 불투명 영역에 코팅된 불투명한 재료(예를 들어, 크롬)를 포함한다. 다른 예에서, 마스크는 위상 시프트 테크놀로지를 사용하여 형성된다. 위상 시프트 마스크(phase shift mask; PSM)에서, 마스크 상에 형성되는 패턴의 다양한 피쳐는 적절한 위상차를 갖도록 구성되어, 해상도 및 이미징 품질을 향상시킨다. 다양한 예에서, 위상 시프트 마스크는 감쇠된 PSM 또는 교호하는 PSM일 수 있다. 마스크 제조(1134)에 의해 생성된 마스크(들)는 다양한 프로세스에서 사용된다. 예를 들어, 그러한 마스크(들)는, 반도체 웨이퍼 내에 다양한 도핑 영역을 형성하기 위한 이온 주입 프로세스, 반도체 웨이퍼 내에 다양한 에칭 영역을 형성하기 위한 에칭 프로세스, 및/또는 다른 적절한 프로세스에서 사용된다.
IC 팹(1140)은 다양한 IC 제품의 제조를 위한 하나 이상의 제조 설비를 포함하는 IC 제조 엔티티이다. 일부 실시예에서, IC Fab(1140)은 반도체 파운드리이다. 예를 들어, 복수의 IC 제품의 프론트 엔드 제조(front-end-of-line(FEOL) 제조)를 위한 제조 설비가 있을 수 있는 반면에, 제2 제조 설비는 IC 제품의 상호연결 및 패키징을 위한 백 엔드 제조(back-end-of-line(BEOL) 제조)를 제공할 수 있으며, 제3 제조 설비는 파운드리 엔티티에 대한 다른 서비스를 제공할 수 있다.
IC 팹(1140)은 마스크 하우스(1130)에 의해 제조된 마스크(또는 마스크들)을 사용하여, IC 디바이스(1160)를 제조한다. 따라서, IC 팹(1140)은 IC 디자인 레이아웃(1122)을 적어도 간접적으로 사용하여, IC 디바이스(1160)를 제조한다. 일부 실시예에서, 반도체 웨이퍼(1142)는 마스크(또는 마스크들)을 사용하여 IC 팹(1140)에 의해 제조되어, IC 디바이스(1160)를 형성한다. 반도체 웨이퍼(1142)는 그 위에 형성되는 재료 층을 갖는 실리콘 기판 또는 다른 적절한 기판을 포함한다. 반도체 웨이퍼는 하나 이상의 다양한 도핑 영역, 유전체 피쳐, 다중 레벨 상호연결, 등등(후속 제조 단계에서 형성됨)을 더 포함한다.
시스템(1100)은 별개의 컴포넌트 또는 엔티티로서 디자인 하우스(1120), 마스크 하우스(1130) 또는 IC 팹(1140)을 갖는 것으로 도시되었다. 그러나, 디자인 하우스(1120), 마스크 하우스(1130) 또는 IC 팹(1140) 중 하나 이상은 동일한 컴포넌트 또는 엔티티의 일부인 것으로 이해되어야 한다.
집적 회로(IC) 제조 시스템(예를 들어, 도 11의 시스템(1100)) 및 이와 관련된 IC 제조 플로우의 상세는 예를 들어, 2016년 2월 9일자로 허여된 미국 특허 제9,256,709호, 2015년 10월 1일자로 공개된 미국 선-허여 공개 제20150278429호, 2014년 2월 6일자로 공개된 미국 선-허여 공개 제20100040838호, 2017년 8월 21일 자로 허여된 미국 특허 제7,260,442호에서 발견되며, 그 각각의 전체 내용이 본원에 참조로 통합된다.
이 분야에 통상의 지식을 가진 자는 하나 이상의 개시된 실시예가 전술한 하나 이상의 이점을 충족시키는 것을쉽게 알 수 있을 것이다. 전술한 명세서의 판독 이후, 통상의 지식을 가진 자는, 본원에서 광의적으로 개시된 바와 같이, 다양한 변경, 균등물의 대체 및 다양한 다른 실시예에 영향을 끼칠 수 있을 것이다. 따라서, 이 결과로서 승인된 보호가 첨부된 청구범위 및 그 균등물에 포함되는 정의에 의해서만 제한되도록 의도된다.
본 발명의 일 양상은 메모리 회로에 관한 것이다. 일부 실시예에서, 메모리 회로는 제1 판독 디바이스 및 제1 프로그램 디바이스를 포함한다. 일부 실시예에서, 제1 판독 디바이스는 제1 비트 라인에 결합된다. 일부 실시예에서, 제1 프로그램 디바이스는 제1 판독 디바이스에 결합된다. 일부 실시예에서, 제1 판독 디바이스는 제1 워드 라인에 결합된 제1 트랜지스터 및 제1 워드 라인에 결합된 제2 트랜지스터를 포함한다. 일부 실시예에서, 제1 프로그램 디바이스는 제2 워드 라인에 결합된 제3 트랜지스터 및 제2 워드 라인에 결합된 제4 트랜지스터를 포함한다. 일부 실시예에서, 제2 트랜지스터는 제1 트랜지스터와 병렬로 결합된다. 일부 실시예에서, 제4 트랜지스터는 제3 트랜지스터와 병렬로 결합된다. 일부 실시예에서, 제1 트랜지스터는 제1 단자, 제2 단자 및 제3 단자를 포함한다. 일부 실시예에서, 제2 트랜지스터는 제1 단자, 제2 단자 및 제3 단자를 포함한다. 일부 실시예에서, 제1 트랜지스터의 제1 단자, 제2 트랜지스터의 제1 단자 및, 제1 워드 라인은 서로 결합된다. 일부 실시예에서, 제1 트랜지스터의 제2 단자는 제2 트랜지스터의 제2 단자에 결합된다. 일부 실시예에서, 제1 트랜지스터의 제3 단자는 제2 트랜지스터의 적어도 제3 단자에 결합된다. 일부 실시예에서, 제3 트랜지스터는 제1 단자, 제2 단자 및 제3 단자를 포함한다. 일부 실시예에서, 제4 트랜지스터는 제1 단자, 제2 단자 및 제3 단자를 포함한다. 일부 실시예에서, 제3 트랜지스터의 제1 단자, 제4 트랜지스터의 제1 단자 및, 제2 워드 라인은 서로 결합된다. 일부 실시예에서, 제3 트랜지스터의 제2 단자, 제4 트랜지스터의 제2 단자, 제1 트랜지스터의 제3 단자 및, 제2 트랜지스터의 제3 단자는 서로 결합된다. 일부 실시예에서, 제3 트랜지스터의 제3 단자, 제4 트랜지스터의 제3 단자 및, 제1 비트 라인은 서로 결합된다. 일부 실시예에서, 메모리 회로는 제2 판독 디바이스 및 제2 프로그램 디바이스를 더 포함한다. 일부 실시예에서, 제2 판독 디바이스는 제1 비트 라인에 결합된다. 일부 실시예에서, 제2 판독 디바이스는 제3 워드 라인에 결합된 제5 트랜지스터 및 제3 워드 라인에 결합된 제6 트랜지스터를 포함한다. 일부 실시예에서, 제2 프로그램 디바이스는 제2 판독 디바이스에 결합된다. 일부 실시예에서, 제2 프로그램 디바이스는 제4 워드 라인에 결합된 제7 트랜지스터 및 제4 워드 라인에 결합된 제8 트랜지스터를 포함한다. 일부 실시예에서, 제5 트랜지스터는 제1 단자, 제2 단자 및 제3 단자를 포함한다. 일부 실시예에서, 제6 트랜지스터는 제1 단자, 제2 단자 및 제3 단자를 포함한다. 일부 실시예에서, 제5 트랜지스터의 제1 단자, 제6 트랜지스터의 제1 단자 및, 제1 워드 라인은 서로 결합된다. 일부 실시예에서, 제5 트랜지스터의 제2 단자가 제6 트랜지스터의 제2 단자에 결합된다. 일부 실시예에서, 제5 트랜지스터의 제3 단자는 제6 트랜지스터의 적어도 제3 단자에 결합된다. 일부 실시예에서, 상기 제7 트랜지스터는 제1 단자, 제2 단자 및 제3 단자를 포함한다. 일부 실시예에서, 제8 트랜지스터는 제1 단자, 제2 단자 및 제3 단자를 포함한다. 일부 실시예에서, 제7 트랜지스터의 제1 단자, 제8 트랜지스터의 제1 단자 및, 제2 워드 라인은 서로 결합된다. 일부 실시예에서, 제7 트랜지스터의 제2 단자, 제8 트랜지스터의 제2 단자, 제5 트랜지스터의 제3 단자 및, 제6 트랜지스터의 제3 단자는 서로 결합된다. 일부 실시예에서, 제7 트랜지스터의 제3 단자, 제8 트랜지스터의 제3 단자 및, 제1 비트 라인은 서로 결합된다. 일부 실시예에서, 각각의 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터 및, 제4 트랜지스터는 n-형 금속 산화물 반도체(NMOS) 트랜지스터를 포함한다. 일부 실시예에서, 각각의 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터 및 제4 트랜지스터는 p-형 금속 산화물 반도체(PMOS) 트랜지스터를 포함한다.
본 발명의 다른 양상은 메모리 셀 어레이에 관한 것이다. 일부 실시예에서, 메모리 셀 어레이는 제1 비트 라인, 제1 워드 라인, 제2 워드 라인 및 제1 메모리 셀을 포함한다. 일부 실시예에서, 제1 비트 라인은 제1 방향으로 연장된다. 일부 실시예에서, 상기 제1 워드 라인은 상기 제1 방향과는 상이한 제2 방향으로 연장된다. 일부 실시예에서, 제2 워드 라인은 제2 방향으로 연장된다. 일부 실시예에서, 제1 메모리 셀은 제1 비트 라인, 제1 워드 라인 및 제2 워드 라인에 결합된다. 일부 실시예에서, 제1 메모리 셀은 제1 판독 디바이스 및 제1 프로그램 디바이스를 포함한다. 일부 실시예에서, 제1 판독 디바이스는 제1 비트 라인 및 제2 워드 라인에 결합된다. 일부 실시예에서, 제1 프로그램 디바이스는 제1 워드 라인 및 제1 판독 디바이스에 결합된다. 일부 실시예에서, 제1 프로그램 디바이스는 제1 트랜지스터 및 제2 트랜지스터를 포함한다. 일부 실시예에서, 제1 트랜지스터는 제1 워드 라인에 결합된다. 일부 실시예에서, 상기 제2 트랜지스터는 상기 제1 트랜지스터와 병렬로 결합되고, 상기 제1 워드 라인에 결합된다. 일부 실시예에서, 제1 메모리 셀은 제1 비트 라인 및 제2 워드 라인에 연결되는 제1 판독 디바이스를 더 포함한다. 일부 실시예에서, 제1 판독 디바이스는 제2 워드 라인, 제1 비트 라인, 제1 트랜지스터 및 제2 트랜지스터에 결합된 제3 트랜지스터를 포함한다. 일부 실시예에서, 제1 판독 디바이스는 제4 트랜지스터 및 제5 트랜지스터를 더 포함한다. 일부 실시예에서, 제4 트랜지스터는 제2 워드 라인, 제1 비트 라인, 제1 트랜지스터 및 제2 트랜지스터에 결합된다. 일부 실시예에서, 제5 트랜지스터는 제2 워드 라인, 제1 비트 라인, 제1 트랜지스터 및 제2 트랜지스터에 결합된다. 일부 실시예에서, 제4 트랜지스터, 제5 트랜지스터 및 제3 트랜지스터는 서로 병렬로 결합될 수 있다. 일부 실시예에서, 메모리 셀 어레이는 제3 워드 라인, 제4 워드 라인 및 제2 메모리 셀을 더 포함한다. 일부 실시예에서, 제3 워드 라인은 제2 방향으로 연장된다. 일부 실시예에서, 제4 워드 라인은 제2 방향으로 연장된다. 일부 실시예에서, 제2 메모리 셀은 제1 비트 라인, 제3 워드 라인 및 제4 워드 라인에 결합된다. 일부 실시예에서, 제2 메모리 셀은 제2 판독 디바이스 및 제2 프로그램 디바이스를 포함한다. 일부 실시예에서, 제2 판독 디바이스는 제1 비트 라인 및 제3 워드 라인에 결합된다. 일부 실시예에서, 제2 프로그램 디바이스는 제4 워드 라인 및 제1 판독 디바이스와 결합된다. 일부 실시예에서, 제2 프로그램 디바이스 내의 트랜지스터의 수는 제2 판독 디바이스 내의 트랜지스터의 수와 상이하다. 일부 실시예에서, 적어도 제2 프로그램 디바이스 또는 제2 판독 디바이스 내의 트랜지스터의 수는 적어도 제1 프로그램 디바이스 또는 제1 판독 디바이스 내의 트랜지스터의 수와 상이하다. 일부 실시예에서, 제1 메모리 셀은 1회 프로그램 가능(one-time programmable, OTP) 비휘발성 메모리(non-volatile memory, NVM)이다.
본 발명의 또 다른 양상은 메모리 셀 회로를 제조하는 방법에 관한 것이다. 일부 실시예에서, 상기 방법은 프로세서에 의해 메모리 회로의 제1 프로그램 디바이스를 제조하는 것에 대응하는 제1 프로그램 디바이스 레이아웃을 생성하는 단계, 상기 메모리 회로의 제1 판독 디바이스를 제조하는 것에 대응하는 제1 판독 디바이스 레이아웃을 생성하는 단계, 적어도 제1 프로그램 디바이스 레이아웃 또는 제1 판독 디바이스 레이아웃에 기초하여 메모리 회로 제조하는 단계를 포함한다. 일부 실시예에서, 제1 판독 디바이스 레이아웃은 제1 프로그램 디바이스 레이아웃에 인접해 있다. 일부 실시예에서, 제1 프로그램 디바이스 레이아웃을 생성하는 단계는 제1 프로그램 디바이스의 제1 트랜지스터를 제조하는 것에 대응하는 제1 트랜지스터 레이아웃 디자인을 생성하는 단계와, 제1 프로그램 디바이스의 제2 트랜지스터를 제조하는 것에 대응하는 제2 트랜지스터 레이아웃 디자인을 생성하는 단계를 포함한다. 일부 실시예에서, 제1 트랜지스터 및 제2 트랜지스터는 제1 게이트를 공유하고, 서로 병렬로 결합된다. 일부 실시예에서, 상기 방법은 상기 메모리 회로의 제2 프로그램 디바이스를 제조하는 것에 대응하는 제2 프로그램 디바이스 레이아웃을 생성하는 단계를 더 포함한다. 일부 실시예에서, 제2 프로그램 디바이스 레이아웃을 생성하는 단계는 제2 프로그램 디바이스의 제3 트랜지스터를 제조하는 것에 대응하는 제3 트랜지스터 레이아웃 디자인을 생성하는 단계 및, 제2 프로그램 디바이스의 제4 트랜지스터를 제조하는 것에 대응하는 제4 트랜지스터 레이아웃 디자인을 생성하는 단계를 포함한다. 일부 실시예에서, 상기 제3 트랜지스터와 상기 제4 트랜지스터는 제2 게이트를 공유하고, 상기 제3 트랜지스터는 상기 제4 트랜지스터와 병렬로 결합된다. 일부 실시예에서, 제1 트랜지스터 레이아웃 디자인, 제2 레이아웃 디자인, 제3 트랜지스터 레이아웃 디자인 또는 제4 레이아웃 디자인을 생성하는 단계는 제2 활성 영역 레이아웃 패턴에서 제1 활성 영역 레이아웃 패턴을 생성하는 단계와, 게이트 레이아웃 패턴 세트를 생성하는 단계를 포함한다. 일부 실시예에서, 제1 방향으로 연장된 제1 활성 영역 레이아웃 패턴 및 제2 활성 영역 레이아웃 패턴은 제1 레이아웃 레벨 상에 위치하고, 제1 방향과 다른 제2 방향으로 서로 분리된다. 일부 실시예에서, 제1 활성 영역 레이아웃 패턴은 제1 트랜지스터 및 제3 트랜지스터의 제1 활성 영역을 제조하는 것에 대응한다. 일부 실시예에서, 제2 활성 영역 레이아웃 패턴은 제2 트랜지스터 및 제4 트랜지스터의 제2 활성 영역을 제조하는 것에 대응한다. 일부 실시예에서, 게이트 레이아웃 패턴 세트는 제1 방향과는 상이한 제2 방향으로 연장된다. 일부 실시예에서, 게이트 레이아웃 패턴 세트는 제1 활성 영역 레이아웃 패턴 및 제2 활성 영역 레이아웃 패턴과 중첩한다. 일부 실시예에서, 게이트 레이아웃 패턴 세트는 제1 레이아웃 레벨과는 상이한 제2 레이아웃 레벨 상에 위치된다. 일부 실시예에서, 게이트 레이아웃 패턴 세트는 제1 게이트 및 제2 게이트를 포함하는 게이트 세트를 제조하는 것에 대응한다.
상기의 내용은, 기술 분야의 숙련된 자가 본 발명의 양상을 더 잘 이해할 수도 있도록 하는 여러가지 실시예의 피쳐를 개설한다. 기술 분야의 숙련된 자는, 그들이 동일한 목적을 수행하기 위해 및/또는 본원에서 소개되는 실시예의 동일한 이점을 달성하기 위해 다른 공정 및 구조체를 설계 또는 수정하기 위한 기초로서 본 발명을 쉽게 사용할 수도 있다는 것을 인식해야 한다. 또한, 기술 분야의 숙련된 자는 또한, 그러한 등가적 구성이 본 발명의 취지와 범위를 벗어나지 않는다는 것, 및 그들이 본 발명의 취지와 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 수정을 가할 수도 있다는 것을, 깨달아야 한다.
<부기>
1. 메모리 회로에 있어서,
제1 비트 라인에 결합되며, 제1 워드 라인에 결합된 제1 트랜지스터 및 상기 제1 워드 라인에 결합된 제2 트랜지스터를 포함하는 제1 판독 디바이스; 및
상기 제1 판독 디바이스에 결합되며, 제2 워드 라인에 결합된 제3 트랜지스터 및 상기 제2 워드 라인에 결합된 제4 트랜지스터를 포함하는 제1 프로그램 디바이스를 포함하는, 메모리 회로.
2. 제1항에 있어서,
상기 제2 트랜지스터는 상기 제1 트랜지스터와 병렬로 결합되는, 메모리 회로.
3. 제1항에 있어서,
상기 제4 트랜지스터는 상기 제3 트랜지스터와 병렬로 결합되는, 메모리 회로.
4. 제1항에 있어서,
상기 제1 트랜지스터는 제1 단자, 제2 단자 및 제3 단자를 포함하며,
상기 제2 트랜지스터는 제1 단자, 제2 단자 및 제3 단자를 포함하며,
상기 제1 트랜지스터의 제1 단자, 상기 제2 트랜지스터의 제1 단자 및 상기 제1 워드 라인은 서로 결합되며,
상기 제1 트랜지스터의 제2 단자는 상기 제2 트랜지스터의 제2 단자에 결합되며,
상기 제1 트랜지스터의 제3 단자는 상기 제2 트랜지스터의 적어도 제3 단자에 결합되는, 메모리 회로.
5. 제4항에 있어서,
상기 제3 트랜지스터는 제1 단자, 제2 단자 및 제3 단자를 포함하며,
상기 제4 트랜지스터는 제1 단자, 제2 단자 및 제3 단자를 포함하며,
상기 제3 트랜지스터의 제1 단자, 상기 제4 트랜지스터의 제1 단자 및 상기 제2 워드 라인은 서로 결합되며,
상기 제3 트랜지스터의 제2 단자, 상기 제4 트랜지스터의 제2 단자, 상기 제1 트랜지스터의 제3 단자 및 상기 제2 트랜지스터의 제3 단자는 서로 결합되며,
상기 제3 트랜지스터의 제3 단자, 상기 제4 트랜지스터의 제3 단자 및 상기 제1 비트 라인은 서로 결합되는, 메모리 회로.
6. 제1항에 있어서,
상기 제1 비트 라인에 결합되며, 제3 워드 라인에 결합된 제5 트랜지스터 및 상기 제3 워드 라인에 결합된 제6 트랜지스터를 포함하는 제2 판독 디바이스; 및
상기 제2 판독 디바이스에 결합되며, 제4 워드 라인에 결합된 제7 트랜지스터 및 상기 제4 워드 라인에 결합된 제8 트랜지스터를 포함하는 제2 프로그램 디바이스를 포함하는, 메모리 회로.
7. 제6항에 있어서,
상기 제5 트랜지스터는 제1 단자, 제2 단자 및 제3 단자를 포함하며,
상기 제6 트랜지스터는 제1 단자, 제2 단자 및 제3 단자를 포함하며,
상기 제5 트랜지스터의 제1 단자, 상기 제6 트랜지스터의 제1 단자 및 상기 제1 워드 라인은 서로 결합되며,
상기 제5 트랜지스터의 제2 단자는 상기 제6 트랜지스터의 제2 단자에 결합되며,
상기 제5 트랜지스터의 제3 단자는 상기 제6 트랜지스터의 적어도 제3 단자에 결합되는, 메모리 회로.
8. 제7항에 있어서,
상기 제7 트랜지스터는 제1 단자, 제2 단자 및 제3 단자를 포함하며,
상기 제8 트랜지스터는 제1 단자, 제2 단자 및 제3 단자를 포함하며,
상기 제7 트랜지스터의 제1 단자, 상기 제8 트랜지스터의 제1 단자 및 상기 제2 워드 라인은 서로 결합되며,
상기 제7 트랜지스터의 제2 단자, 상기 제8 트랜지스터의 제2 단자, 상기 제5 트랜지스터의 제3 단자 및 상기 제6 트랜지스터의 제3 단자는 서로 결합되며,
상기 제7 트랜지스터의 제3 단자, 상기 제8 트랜지스터의 제3 단자 및 제1 비트 라인은 서로 결합되는, 메모리 회로.
9. 제1항에 있어서,
각각의 상기 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터 및 제4 트랜지스터는 n-형 금속 산화물 반도체(NMOS) 트랜지스터를 포함하는, 메모리 회로.
10. 제1항에 있어서,
각각의 상기 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터 및 제4 트랜지스터는 p-형 금속 산화물 반도체(PMOS) 트랜지스터를 포함하는, 메모리 회로.
11. 메모리 셀 어레이에 있어서,
제1 방향으로 연장되는 제1 비트 라인;
상기 제1 방향과는 상이한 제2 방향으로 연장되는 제1 워드 라인;
상기 제2 방향으로 연장되는 제2 워드 라인; 및
상기 제1 비트 라인, 상기 제1 워드 라인 및 상기 제2 워드 라인에 결합되는 제1 메모리 셀을 포함하며,
상기 제1 메모리 셀은,
상기 제1 비트 라인 및 상기 제2 워드 라인에 결합된 제1 판독 디바이스, 및 상기 제1 워드 라인 및 상기 제1 판독 디바이스에 결합된 제1 프로그램 디바이스를 포함하고,
상기 제1 프로그램 디바이스는,
상기 제1 워드 라인에 결합된 제1 트랜지스터, 및 상기 제1 트랜지스터와 병렬로 결합되고 상기 제1 워드 라인에 결합된 제2 트랜지스터를 포함하는, 메모리 셀 어레이.
12. 제11항에 있어서,
상기 제1 메모리 셀은, 상기 제1 비트 라인 및 상기 제2 워드 라인에 결합된 제1 판독 디바이스를 더 포함하는, 메모리 셀 어레이.
13. 제12항에 있어서,
상기 제1 판독 디바이스는, 상기 제2 워드 라인, 상기 제1 비트 라인, 상기 제1 트랜지스터 및 상기 제2 트랜지스터에 결합된 제3 트랜지스터를 포함하는, 메모리 셀 어레이.
14. 제13항에 있어서,
상기 제1 판독 디바이스는,
상기 제2 워드 라인, 상기 제1 비트 라인, 상기 제1 트랜지스터 및 상기 제2 트랜지스터에 결합된 제4 트랜지스터; 및
상기 제2 워드 라인, 상기 제1 비트 라인, 상기 제1 트랜지스터 및 상기 제2 트랜지스터에 결합된 제5 트랜지스터를 더 포함하며,
상기 제4 트랜지스터, 상기 제5 트랜지스터 및 상기 제3 트랜지스터는 서로 병렬로 결합되는, 메모리 셀 어레이.
15. 제12항에 있어서,
상기 제2 방향으로 연장되는 제3 워드 라인;
상기 제2 방향으로 연장되는 제4 워드 라인; 및
상기 제1 비트 라인, 상기 제3 워드 라인 및 상기 제4 워드 라인에 결합되는 제2 메모리 셀을 더 포함하고,
상기 제2 메모리 셀은,
상기 제1 비트 라인 및 상기 제3 워드 라인에 결합된 제2 판독 디바이스, 및 상기 제4 워드 라인 및 상기 제1 판독 디바이스에 결합된 제2 프로그램 디바이스를 포함하는, 메모리 셀 어레이.
16. 제15항에 있어서,
상기 제2 프로그램 디바이스 내의 트랜지스터의 수는 상기 제2 판독 디바이스 내의 트랜지스터의 수와는 상이한, 메모리 셀 어레이.
17. 제15항에 있어서,
적어도 상기 제2 프로그램 디바이스 또는 상기 제2 판독 디바이스 내의 트랜지스터의 수는 적어도 상기 제1 프로그램 디바이스 또는 상기 제1 판독 디바이스 내의 트랜지스터의 수와는 상이한, 메모리 셀 어레이.
18. 제11항에 있어서,
상기 제1 메모리 셀은 1회 프로그램 가능(one-time programmable, OTP) 비휘발성 메모리(non-volatile memory, NVM)인, 메모리 셀 어레이.
19. 메모리 회로 제조 방법에 있어서,
프로세서에 의해 메모리 회로의 제1 프로그램 디바이스를 제조하는 것에 대응하는 제1 프로그램 디바이스 레이아웃을 생성하는 단계로서, 상기 제1 프로그램 디바이스 레이아웃을 생성하는 단계는,
상기 제1 프로그램 디바이스의 제1 트랜지스터를 제조하는 것에 대응하는 제1 트랜지스터 레이아웃 디자인을 생성하는 단계; 및
상기 제1 프로그램 디바이스의 제2 트랜지스터를 제조하는 것에 대응하는 제2 트랜지스터 레이아웃 디자인을 생성하는 단계
를 포함하고, 상기 제1 트랜지스터와 상기 제2 트랜지스터는 제1 게이트를 공유하고 서로 병렬로 결합되는 것인, 상기 제1 프로그램 디바이스 레이아웃을 생성하는 단계;
상기 메모리 회로의 제1 판독 디바이스를 제조하는 것에 대응하는 제1 판독 디바이스 레이아웃을 생성하는 단계로서, 상기 제1 판독 디바이스 레이아웃은 상기 제1 프로그램 디바이스 레이아웃에 인접한 것인, 상기 제1 판독 디바이스 레이아웃을 생성하는 단계; 및
적어도 상기 제1 프로그램 디바이스 레이아웃 또는 상기 제1 판독 디바이스 레이아웃에 기초하여 메모리 회로를 제조하는 단계를 포함하는, 메모리 회로 제조 방법.
20. 제19항에 있어서,
상기 메모리 회로의 제2 프로그램 디바이스를 제조하는 것에 대응하는 제2 프로그램 디바이스 레이아웃을 생성하는 단계를 더 포함하며,
상기 제2 프로그램 디바이스 레이아웃을 생성하는 단계는,
상기 제2 프로그램 디바이스의 제3 트랜지스터를 제조하는 것에 대응하는 제3 트랜지스터 레이아웃 디자인을 생성하는 단계; 및
상기 제2 프로그램 디바이스의 제4 트랜지스터를 제조하는 것에 대응하는 제4 트랜지스터 레이아웃 디자인을 생성하는 단계를 포함하며,
상기 제3 트랜지스터 및 상기 제4 트랜지스터는 제2 게이트를 공유하고, 상기 제3 트랜지스터는 상기 제4 트랜지스터와 병렬로 결합되는, 메모리 회로 제조 방법.
21. 제20항에 있어서,
상기 제1 트랜지스터 레이아웃 디자인, 상기 제2 레이아웃 디자인, 상기 제3 트랜지스터 레이아웃 디자인 또는 상기 제4 레이아웃 디자인을 생성하는 것은,
제1 방향으로 연장되고, 제1 레이아웃 레벨 상에 위치하며, 상기 제1 방향과는 상이한 제2 방향으로 서로 분리되는, 제1 활성 영역 레이아웃 패턴 및 제2 활성 영역 레이아웃 패턴을 생성하는 단계; 및
상기 제1 방향과는 상이한 제2 방향으로 연장되고, 상기 제1 활성 영역 레이아웃 패턴 및 상기 제2 활성 영역 레이아웃 패턴과 중첩하며, 상기 제1 레이아웃 레벨과는 상이한 제2 레이아웃 레벨 상에 위치하는 게이트 레이아웃 패턴 세트를 생성하는 단계를 포함하며,
상기 제1 활성 영역 레이아웃 패턴은 상기 제1 트랜지스터 및 상기 제3 트랜지스터의 제1 활성 영역을 제조하는 것에 대응하며,
상기 제2 활성 영역 레이아웃 패턴은 상기 제2 트랜지스터 및 상기 제4 트랜지스터의 제2 활성 영역을 제조하는 것에 대응하며,
상기 게이트 레이아웃 패턴 세트는 상기 제1 게이트 및 상기 제2 게이트를 포함하는 게이트 세트를 제조하는 것에 대응하는, 메모리 회로 제조 방법.

Claims (10)

  1. 메모리 회로에 있어서,
    제1 비트 라인에 결합되며, 제1 워드 라인에 결합된 제1 트랜지스터 및 상기 제1 워드 라인에 결합된 제2 트랜지스터를 포함하는 제1 판독 디바이스;
    상기 제1 판독 디바이스에 결합되며, 제2 워드 라인에 결합된 제3 트랜지스터 및 상기 제2 워드 라인에 결합된 제4 트랜지스터를 포함하는 제1 프로그램 디바이스;
    상기 제1 비트 라인에 결합되며, 제3 워드 라인에 결합된 적어도 하나의 트랜지스터를 포함하는 제2 판독 디바이스; 및
    상기 제2 판독 디바이스에 결합되며, 제4 워드 라인에 결합된 적어도 하나의 트랜지스터를 포함하는 제2 프로그램 디바이스를 포함하고,
    적어도 상기 제2 프로그램 디바이스 또는 상기 제2 판독 디바이스 내의 트랜지스터의 수는 적어도 상기 제1 프로그램 디바이스 또는 상기 제1 판독 디바이스 내의 트랜지스터의 수와는 상이한, 메모리 회로.
  2. 제1항에 있어서,
    상기 제2 트랜지스터는 상기 제1 트랜지스터와 병렬로 결합되는, 메모리 회로.
  3. 제1항에 있어서,
    상기 제4 트랜지스터는 상기 제3 트랜지스터와 병렬로 결합되는, 메모리 회로.
  4. 제1항에 있어서,
    상기 제1 트랜지스터는 제1 단자, 제2 단자 및 제3 단자를 포함하며,
    상기 제2 트랜지스터는 제1 단자, 제2 단자 및 제3 단자를 포함하며,
    상기 제1 트랜지스터의 제1 단자, 상기 제2 트랜지스터의 제1 단자 및 상기 제1 워드 라인은 서로 결합되며,
    상기 제1 트랜지스터의 제2 단자는 상기 제2 트랜지스터의 제2 단자에 결합되며,
    상기 제1 트랜지스터의 제3 단자는 상기 제2 트랜지스터의 적어도 제3 단자에 결합되는, 메모리 회로.
  5. 제1항에 있어서,
    상기 제2 판독 디바이스는, 상기 제3 워드 라인에 결합된 제5 트랜지스터 및 상기 제3 워드 라인에 결합된 제6 트랜지스터를 포함하고,
    상기 제2 프로그램 디바이스는, 상기 제4 워드 라인에 결합된 제7 트랜지스터 및 상기 제4 워드 라인에 결합된 제8 트랜지스터를 포함하는, 메모리 회로.
  6. 제1항에 있어서,
    각각의 상기 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터 및 제4 트랜지스터는 n-형 금속 산화물 반도체(NMOS) 트랜지스터, 또는 p-형 금속 산화물 반도체(PMOS) 트랜지스터를 포함하는, 메모리 회로.
  7. 메모리 셀 어레이에 있어서,
    제1 방향으로 연장되는 제1 비트 라인;
    상기 제1 방향과는 상이한 제2 방향으로 연장되는 제1 워드 라인;
    상기 제2 방향으로 연장되는 제2 워드 라인;
    상기 제1 비트 라인, 상기 제1 워드 라인 및 상기 제2 워드 라인에 결합되는 제1 메모리 셀;
    상기 제2 방향으로 연장되는 제3 워드 라인;
    상기 제2 방향으로 연장되는 제4 워드 라인; 및
    상기 제1 비트 라인, 상기 제3 워드 라인 및 상기 제4 워드 라인에 결합되는 제2 메모리 셀을 포함하고,
    상기 제1 메모리 셀은,
    상기 제1 비트 라인 및 상기 제2 워드 라인에 결합된 제1 판독 디바이스; 및 상기 제1 워드 라인 및 상기 제1 판독 디바이스에 결합된 제1 프로그램 디바이스를 포함하고,
    상기 제1 프로그램 디바이스는,
    상기 제1 워드 라인에 결합된 제1 트랜지스터; 및 상기 제1 트랜지스터와 병렬로 결합되고 상기 제1 워드 라인에 결합된 제2 트랜지스터를 포함하고,
    상기 제2 메모리 셀은,
    상기 제1 비트 라인 및 상기 제3 워드 라인에 결합된 제2 판독 디바이스; 및 상기 제4 워드 라인 및 상기 제2 판독 디바이스에 결합된 제2 프로그램 디바이스를 포함하고,
    적어도 상기 제2 프로그램 디바이스 또는 상기 제2 판독 디바이스 내의 트랜지스터의 수는 적어도 상기 제1 프로그램 디바이스 또는 상기 제1 판독 디바이스 내의 트랜지스터의 수와는 상이한, 메모리 셀 어레이.
  8. 제7항에 있어서,
    상기 제2 프로그램 디바이스 내의 트랜지스터의 수는 상기 제2 판독 디바이스 내의 트랜지스터의 수와는 상이한, 메모리 셀 어레이.
  9. 메모리 회로 제조 방법에 있어서,
    프로세서에 의해, 메모리 회로의 제1 프로그램 디바이스를 제조하는 것에 대응하는 제1 프로그램 디바이스 레이아웃을 생성하는 단계로서, 상기 제1 프로그램 디바이스 레이아웃을 생성하는 단계는,
    상기 제1 프로그램 디바이스의 제1 트랜지스터를 제조하는 것에 대응하는 제1 트랜지스터 레이아웃 디자인을 생성하는 단계; 및
    상기 제1 프로그램 디바이스의 제2 트랜지스터를 제조하는 것에 대응하는 제2 트랜지스터 레이아웃 디자인을 생성하는 단계
    를 포함하고, 상기 제1 트랜지스터와 상기 제2 트랜지스터는 제1 게이트를 공유하고 서로 병렬로 결합되는 것인, 상기 제1 프로그램 디바이스 레이아웃을 생성하는 단계;
    상기 메모리 회로의 제1 판독 디바이스를 제조하는 것에 대응하는 제1 판독 디바이스 레이아웃을 생성하는 단계로서, 상기 제1 판독 디바이스 레이아웃은 상기 제1 프로그램 디바이스 레이아웃에 인접한 것인, 상기 제1 판독 디바이스 레이아웃을 생성하는 단계;
    상기 메모리 회로의 제2 프로그램 디바이스를 제조하는 것에 대응하는 제2 프로그램 디바이스 레이아웃을 생성하는 단계;
    상기 메모리 회로의 제2 판독 디바이스를 제조하는 것에 대응하는 제2 판독 디바이스 레이아웃을 생성하는 단계로서, 상기 제2 판독 디바이스 레이아웃은 상기 제2 프로그램 디바이스 레이아웃에 인접한 것인, 상기 제2 판독 디바이스 레이아웃을 생성하는 단계; 및
    적어도 상기 제1 프로그램 디바이스 레이아웃, 상기 제1 판독 디바이스 레이아웃, 상기 제2 프로그램 디바이스 레이아웃, 또는 상기 제2 판독 디바이스 레이아웃에 기초하여 메모리 회로를 제조하는 단계를 포함하고,
    적어도 상기 제2 프로그램 디바이스 또는 상기 제2 판독 디바이스 내의 트랜지스터의 수는 적어도 상기 제1 프로그램 디바이스 또는 상기 제1 판독 디바이스 내의 트랜지스터의 수와는 상이한, 메모리 회로 제조 방법.
  10. 제9항에 있어서,
    상기 제2 프로그램 디바이스 레이아웃을 생성하는 단계는,
    상기 제2 프로그램 디바이스의 제3 트랜지스터를 제조하는 것에 대응하는 제3 트랜지스터 레이아웃 디자인을 생성하는 단계; 및
    상기 제2 프로그램 디바이스의 제4 트랜지스터를 제조하는 것에 대응하는 제4 트랜지스터 레이아웃 디자인을 생성하는 단계를 포함하며,
    상기 제3 트랜지스터 및 상기 제4 트랜지스터는 제2 게이트를 공유하고, 상기 제3 트랜지스터는 상기 제4 트랜지스터와 병렬로 결합되는, 메모리 회로 제조 방법.
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