CN110853693B - 电路、确定电熔丝的状态的方法和集成电路结构 - Google Patents

Abstract

一种电路包括在位线和编程节点之间串联耦接的电熔丝和第一编程器件，以及与第一编程器件并联配置的第二编程器件。第一编程器件和第二编程器件是可单独地控制的。本发明的实施例还涉及确定电熔丝的状态的方法和集成电路结构。

Description

电路、确定电熔丝的状态的方法和集成电路结构

技术领域

本发明的实施例涉及电路、确定电熔丝的状态的方法和集成电路结构。

背景技术

集成电路(IC)有时包括一次性可编程(“OTP”)存储器元件，以提供非易失性存储器(“NVM”)，其中当IC断电时数据不会丢失。一种类型的NVM包括通过使用每端连接到其他电路元件的导电材料(金属、多晶硅等)的窄条(也称为“链路”)而集成到IC中的电熔丝(eFuse)。为了编程电熔丝，施加编程电流以破坏性地改变(即熔化)链路，从而增加电熔丝的电阻。通常，为了确定电熔丝的状态，将感测电路施加于链路并且与参考电阻器件进行比较。

发明内容

本发明的实施例提供了一种电路，包括：电熔丝(eFuse)和第一编程器件，在位线和编程节点之间串联耦接；以及第二编程器件，与所述第一编程器件并联配置；其中，所述第一编程器件和所述第二编程器件是可单独地控制的。

本发明的另一实施例提供了一种确定电熔丝(eFuse)的状态的方法，所述方法包括：通过以下步骤执行读取操作：导通第一编程器件以使第一电流流过所述电熔丝；以及关闭第二编程器件，所述第二编程器件与所述第一编程器件并联配置并且与所述电熔丝串联配置。

本发明的又一实施例提供了一种集成电路(IC)结构，包括：电熔丝(eFuse)；第一鳍式场效应晶体管(FinFET)，电连接到所述电熔丝；以及第二鳍式场效应晶体管，与所述第一鳍式场效应晶体管并联电连接，其中，所述电熔丝、所述第一鳍式场效应晶体管和所述第二鳍式场效应晶体管沿着第一方向对准。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1A至图1D是根据一些实施例的电熔丝电路的图。

图2是根据一些实施例的确定电熔丝的状态的方法的流程图。

图3A和图3B是根据一些实施例的电熔丝的图。

图4A至图4G是根据一些实施例的电熔丝结构的图。

图5A和图5B是根据一些实施例的电熔丝结构的图。

图6是根据一些实施例的电熔丝结构的图。

图7是根据一些实施例的电子设计自动化(EDA)系统的框图。

图8是根据一些实施例的集成电路(IC)制造系统以及与其相关联的IC制造流程的框图。

图9是根据一些实施例的生成IC的布局图的方法的流程图。

图10示出了制造系统的框图。

图11A至图11B示出了掩模制造方法的流程图。

图12示出了控制掩模制造的方法的流程图。

具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或示例。下面描述了组件和布置的具体实施例或示例以简化本发明。当然这些仅是示例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且本身并不表示所讨论的各个实施例和/或配置之间的关系。

此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。

在各个实施例中，电路包括电熔丝和在位线和编程节点之间串联耦接的第一编程器件，以及与第一编程器件并联配置的第二编程器件。通过可单独控制，第一和第二编程器件使电熔丝读取电流小于编程电流，从而与单个编程器件用于编程和读取操作的方法相比，降低了读取操作中的功率。

在各个实施例中，IC布局图和所得结构包括电熔丝以及具有使得与基于电熔丝和单个编程器件的布置相比能够减小编程电流路径电阻和面积要求的布置的第一和第二编程器件。在各个实施例中，鳍式场效应晶体管(FinFET)配置为编程器件以实现这些益处。

图1A至图1D是根据一些实施例的相应电熔丝电路100A-100D的图。电路100A-100D中的每个包括耦接在编程节点PN和位线BL之间的电熔丝Rfuse。

在图1A中描绘的实施例中，电路100A包括在电熔丝Rfuse和配置为承载参考电压VSS的编程节点PN之间并联配置的编程器件PD0和PD1。编程器件PD0配置为在信号线WL0上接收信号E0，并且与位线BL和编程节点PN之间的电熔丝Rfuse串联耦接。编程器件PD1配置为在信号线WL1上接收信号E1，并且与位线BL和编程节点PN之间的电熔丝Rfuse串联耦接。

在图1B中描绘的实施例中，电路100B是电路100A的非限制性示例，其中编程器件PD0包括n型金属氧化物半导体(NMOS)晶体管N0，NMOS晶体管N0配置为在与信号线WL0耦接的栅极处接收信号E0，并且其中，编程器件PD1包括NMOS晶体管N1，NMOS晶体管N1配置为在与信号线WL1耦接的栅极处接收信号E1。

在图1C中描绘的实施例中，电路100C包括在电熔丝Rfuse和配置为承载电源电压VDDQ的编程节点PN之间并联配置的编程器件PD0和PD1。编程器件PD0配置为在信号线WL0上接收信号E0，并且与编程节点PN和位线BL之间的电熔丝Rfuse串联耦接。编程器件PD1配置为在信号线WL1上接收信号E1，并且与编程节点PN和位线BL之间的电熔丝Rfuse串联耦接。

在图1D中描绘的实施例中，电路100D是电路100C的非限制性示例，其中编程器件PD0包括p型金属氧化物半导体(PMOS)晶体管P0，PMOS晶体管P0配置为在与信号线WL0耦接的栅极处接收信号E0，并且其中，编程器件PD1包括PMOS晶体管P1，PMOS晶体管P1配置为在与信号线WL1耦接的栅极处接收信号E1。

两个或多个电路元件被认为基于直接电连接、电阻或电抗电连接或包括一个或多个附加电路元件的电连接而耦接，从而能够被控制，例如通过晶体管或其他开关器件阻抗或开路。

在图1A至图1D中描绘的每个实施例中，电熔丝Rfuse耦接在位线BL和编程器件PD0和PD1之间。在各个实施例中，电熔丝Rfuse耦接在编程节点PN和编程器件PD0和PD1之间，并且编程器件PD0和PD1耦接在电熔丝Rfuse和位线BL之间。

在一些实施例中，电路100A-100D是多个位单元的位单元中的一些或全部，其中每个位单元与位线BL耦接。在一些实施例中，位线BL是多条位线中的一条位线。在一些实施例中，电路100A-100D是存储器电路(未示出)的多个位单元中的一些或全部位单元。在一些实施例中，信号线WL0和WL1是存储器电路的字线，并且信号E0和E1是字线信号，字线信号配置为在编程或读取操作中选择包括电路100A-100D的位单元。在一些实施例中，存储器电路包括一个或多个感测放大器(未示出)，感测放大器配置为在读取操作中确定电路100A-100D的编程状态。

电熔丝Rfuse是包括导电元件的电路器件，该导电元件能够通过具有超过预定电流水平的大小的电流Ifuse来可持续地改变并由此编程。在非编程状态下，电熔丝Rfuse相对于编程状态下的电阻具有较小的电阻。在一些实施例中，电熔丝Rfuse包括下面参考图3A和图3B讨论的电熔丝R1。

编程器件PD0和PD1中的每个是能够响应于输入信号(例如，信号E0或E1之一)在导电和电阻状态之间切换的IC器件，输入信号在与相应的信号线WL0或WL1耦接的输入端子(未标记)处接收。在导电状态下，编程器件PD0或PD1在两个电流路径端子(未标记)之间具有低电阻电流路径，并且在电阻状态下，编程器件PD0或PD1在两个电流路径端子之间具有高电阻电流路径。

在导电状态下，编程器件PD0或PD1能够仅对于高达预定电流饱和电平的电流值具有低电阻电流路径，并且对于高于饱和电平的电流值具有显著更高的相对电阻路径。在操作中，编程器件PD0或PD1由此用于响应于两个电流路径端子上的增大的电压差来限制在两个电流路径端子之间流动的电流的值。

在各个实施例中，编程器件PD0和PD1是相同或不同的编程器件。相同的编程器件具有低电阻电流路径，该低电阻电流路径具有基本相同的电阻值和基本相同的饱和电平。在各个实施例中，不同的编程器件具有低电阻电流路径，该低电阻电流路径具有基本上不同的电阻值或基本上不同的饱和电平中的一个或两个。

在各个实施例中，编程器件PD0或PD1中的一个或两个包括传输门、MOS晶体管、场效应晶体管(FET)、FinFET、双极晶体管或能够响应于输入信号在导电和电阻状态之间切换的其他合适的IC器件。在各个实施例中，编程器件PD0和PD1包括具有相同数量的鳍和相同数量的栅极的FinFET，或具有不同数量的鳍和/或不同数量的栅极的FinFET。在各个实施例中，编程器件PD0和PD1包括下面参考图4A至图4G讨论的FinFET FF1和FF2或者下面参考图6讨论的FinFET 600FF1和600FF2。

因为编程器件PD0和PD1响应于单独的输入信号，所以编程器件PD0和PD1是可单独控制的。在各个实施例中，编程器件PD0或PD1中的一个或两个配置为响应于具有与相应导电状态和电阻状态对应的逻辑电平的输入信号。

在图1B中描绘的实施例中，NMOS晶体管N0和N1中的每个配置为响应于具有高逻辑电平的相应信号E0或E1而处于导电状态，并且响应于具有低逻辑电平的相应信号E0或E1而处于电阻状态。在图1D所示的实施例中，PMOS晶体管P0和P1中的每个配置为响应于具有低逻辑电平的相应信号E0或E1处于导电状态，并且响应于具有高逻辑电平的相应信号E0或E1而处于电阻状态。

通过上面讨论的配置，电路100A-100D中的每个能够使用两个并联的低电阻路径将电熔丝Rfuse耦接到编程节点PN，其中两个并联的低电阻路径由响应于输入信号E0和E1的第一配置而处于导电状态的编程器件PD0和PD1中的每个提供；使用单个低电阻路径将电熔丝Rfuse耦接到编程节点PN，其中单个低电阻路径由响应于输入信号E0和E1的第二配置而处于导电状态的编程器件PD0或PD1之一和处于电阻状态的编程器件PD0或PD1中的另一个提供；以及使用两个并联高电阻路径将电熔丝Rfuse与编程节点PN解耦，其中两个并联高电阻路径由响应于输入信号E0和E1的第三配置而处于电阻状态的编程器件PD0和PD1中的每个提供。

由于编程器件PD0和PD1的并联配置，对应于输入信号E0和E1的第一配置的电熔丝Rfuse和编程节点PN之间的总路径电阻小于对应于输入信号E0和E1的第二配置的电熔丝Rfuse和编程节点PN之间的总路径电阻。在操作中，因为处于导电状态的编程器件PD0或PD1用于限制在两个电流路径端子之间流动的电流的值，所以基于单个编程器件PD0或PD1的饱和电平限制对应于输入信号E0和E1的第二配置的电流Ifuse，并且基于编程器件PD0和PD1的组合饱和电平限制对应于输入信号E0和E1的第一配置的电流Ifuse。

在各个实施例中，除了编程器件PD0和PD1之外，电路100A-100D中的一个或多个包括一个或多个编程器件(未示出)，并且与编程器件PD0和PD1并联配置。如果存在，则每个附加编程器件配置为通过响应于在相应信号线WL0或WL1上接收的输入信号E0或E1之一提供附加的低电阻路径，进一步将电熔丝Rfuse耦接到编程节点PN，从而与电路100A-100D不包括除了编程器件PD0和PD1之外的一个或多个编程器件的实施例相比，减小了总路径电阻并且增大了响应于输入信号E0或E1的第一或第二配置中的一个或两个的电流Ifuse。

在一些实施例中，输入信号E0和E1的第一配置对应于编程操作，并且输入信号E0和E1的第二配置对应于读取操作。因此，电路100A-100D中的每个在编程操作中提供的总路径电阻低于读取操作中的总路径电阻，并且在编程操作中提供的电流Ifuse大于读取操作中的电流Ifuse。

在图1B中描绘的一些实施例中，编程操作对应于信号E0和E1的第一配置，其中信号E0和E1中的每个具有高逻辑电平，并且读取操作对应于信号E0和E1的第二配置，其中信号E0或者E1之一具有高逻辑电平，而信号E0或E1中的另一个具有低逻辑电平。在图1D中描绘的一些实施例中，编程操作对应于信号E0和E1的第一配置，其中信号E0和E1中的每个具有低逻辑电平，并且读取操作对应于信号E0和E1的第二配置，其中信号E0或者E1之一具有高逻辑电平，而信号E0或E1中的另一个具有低逻辑电平。

在一些实施例中，输入信号E0和E1的第三配置对应于取消选择状态，其中相对于基于由编程器件PD0和PD1提供的并联高电阻路径的编程和读取操作中的电流限制，电路100A-100D中的每个使电流Ifuse被限制为低值，例如泄漏电流水平。在图1B中描绘的一些实施例中，取消选择状态对应于信号E0和E1的第三配置，其中信号E0和E1中的每个具有低逻辑电平。在图1D中描绘的一些实施例中，取消选择状态对应于信号E0和E1的第三配置，其中信号E0和E1中的每个具有高逻辑电平。

在图1A至图1D中描绘的实施例中，电路100A-100D配置为从电路100A-100D外部的一个或多个电路(未示出)在信号线WL0和WL1上接收信号E0和E1。在各个实施例中，电路100A-100D中的一个或多个包括配置为在信号线WL0和WL1上生成信号E0和E1的一个或多个电路(未示出)。

通过上面讨论的并联编程器件配置，电路100A-100D中的每个能够被选择以执行读取操作，其中读取操作的电流Ifuse小于编程操作中的电流Ifuse，从而与使用单个编程器件在读取操作中提供与编程操作中的编程电流相同的读取电流的方法相比，在读取操作期间使用较小的功率。

图2是根据一个或多个实施例的确定电熔丝的状态的方法200的流程图。方法200可与电路一起使用，例如，上面参考图1A至图1D讨论的电路100A-100D。

图2中描绘的方法200的操作的顺序仅供参考；方法200的操作能够以不同于图2中所示的顺序执行。在一些实施例中，在图2所示的操作之前、之间、期间和/或之后执行除了图2中描绘的那些操作之外的操作。

在一些实施例中，方法200的操作是操作存储器电路的方法的操作的子集。在一些实施例中，电熔丝是存储器电路的位单元的一部分，并且确定电熔丝的状态对应于确定位单元的逻辑状态。

在操作210中，在一些实施例中，通过导通第一编程器件和第二编程器件以使编程电流流入电熔丝来执行编程操作。第一和第二编程器件并联配置，并且第一和第二编程器件中的每个与编程节点和位线之间的电熔丝串联耦接。导通第一和第二编程器件使得第一和第二器件在编程节点和位线之间提供并联的低电阻路径，使得编程电流是在两个并联路径中流动的电流的总和。

在各个实施例中，导通第一和第二编程器件包括导通除了第一和第二编程器件之外的一个或多个编程器件，从而使一个或多个附加编程器件在编程节点和位线之间提供一个或多个附加并联低电阻路径，使得编程电流是在多于两个并联路径中流动的电流的总和。

在各个实施例中，导通第一和第二编程器件包括导通耦接在电熔丝和编程节点之间或者耦接在电熔丝和位线之间的第一和第二编程器件。在各个实施例中，执行编程操作包括将电源电压施加到编程节点并且将参考电压施加到位线，或者将参考电压施加到编程节点并且将电源电压施加到位线。

在各个实施例中，导通第一编程器件和第二编程器件以使编程电流流入电熔丝包括导通电路100A-100D中的编程器件PD0和PD1以使电流Ifuse流入如上面参考图1A至图1D所讨论的耦接在编程节点PN和位线BL之间的电熔丝Rfuse。

使编程电流流入电熔丝包括使编程电流具有足够大的幅度，以将电熔丝的电阻值从非编程状态的电阻值可持续地增加到编程状态的电阻值。在一些实施例中，使编程电流流入电熔丝包括使编程电流流入下面参考图3A和图3B讨论的电熔丝R1。

在一些实施例中，导通第一编程器件是响应于第一信号，并且导通第二编程器件是响应于第二信号。在一些实施例中，第一和第二信号是由第一和第二编程器件在第一和第二字线上接收的字线信号。在一些实施例中，第一和第二信号是在相应的字线WL0和WL1上接收的信号E0和E1，如上面参考图1A至图1D所讨论的。

在一些实施例中，执行编程操作包括将逻辑值存储在从存储器电路的多个位单元中选择的位单元中。在一些实施例中，将逻辑值存储在位单元中是将数据(例如，标识、安全性或电路配置数据)存储在IC的存储器中的一部分。

在操作220中，在一些实施例中，通过关闭第一和第二编程器件中的每个来取消选择电熔丝执行编程或读取操作。关闭第一和第二编程器件导致第一和第二器件在编程节点和位线之间提供并联高电阻路径，使得相对于操作210中的编程电流和操作230中的读取电流，流过电熔丝的任何电流具有低值，例如，泄漏电流水平。

在各个实施例中，关闭第一和第二编程器件包括关闭除了第一和第二编程器件之外的一个或多个编程器件，从而使一个或多个附加编程器件在编程节点和位线之间提供一个或多个额外的并联高电阻路径。

在各个实施例中，关闭第一和第二编程器件包括关闭耦接在电熔丝和编程节点之间或者耦接在电熔丝和位线之间的第一和第二编程器件。在各个实施例中，关闭第一编程器件和第二编程器件以取消选择电熔丝包括关闭电路100A-100D中的编程器件PD0和PD1以取消选择以上参考图1A至图1D讨论的耦接在编程节点PN和位线BL之间的电熔丝Rfuse。

在一些实施例中，关闭第一编程器件是响应于第一信号，并且关闭第二编程器件是响应于第二信号。在一些实施例中，关闭第一编程器件是响应于在字线WL0或WL1中的相应一个上接收的信号E0或E1之一，并且关闭第二编程器件是响应于在上面参考图1A至图1D讨论的字线WL0或WL1的相应的另一个上接收的信号E0或E1中的另一个。

在操作230中，通过导通第一编程器件以使读取电流流过电熔丝并且通过关闭第二编程器件来执行读取操作。导通第一编程器件使第一编程器件在编程节点和位线之间提供低电阻路径，并且关闭第二编程器件使第二编程器件在编程节点和位线之间提供高电阻路径，使得读取电流基本上等于流过低电阻路径的电流。

因为读取电流基于第一编程器件提供的低电阻路径，并且编程电流基于第一和第二编程器件提供的并联低电阻路径，所以编程电流大于读取电流。

在各个实施例中，导通第一编程器件或关闭第二编程器件中的一个或两个包括导通或关闭一个或多个附加编程器件，使得编程电流基于的并联路径的数量大于读取电流基于的并联路径的数量，从而编程电流大于读取电流。

在各个实施例中，导通第一编程器件并且关闭第二编程器件包括导通第一编程器件并且关闭耦接在电熔丝和编程节点之间或者耦接在电熔丝和位线之间的第二编程器件。在各个实施例中，执行读取操作包括将电源电压施加到编程节点并且将参考电压施加到位线，或者将参考电压施加到编程节点并且将电源电压施加到位线。在各个实施例中，电源电压具有与在操作210中施加的电源电压的值相同或不同的值，和/或参考电压具有与在操作210中施加的参考电压的值相同或不同的值。

在各个实施例中，导通第一编程器件并且关闭第二编程器件以使读取电流流入电熔丝包括导通编程器件PD0或PD1中的一个并且关闭电路100A-100D中的编程器件PD0或PD1中的另一个以使电流Ifuse流入耦接在编程节点PN和位线BL之间的电熔丝Rfuse，如上面参考图1A至图1D所讨论的。

使读取电流流入电熔丝包括使读取电流具有足够大的幅度，以区分非编程状态下的电熔丝的电阻值与编程状态下的电熔丝的电阻值。在一些实施例中，使读取电流流入电熔丝包括使读取电流流入下面参考图3A和图3B讨论的电熔丝R1。

在各个实施例中，使读取电流流动包括以下中的一个或多个：基于电熔丝的电阻值生成电压，将具有读取电流值的电流施加到参考电阻器件，基于参考电阻器件的电阻值生成电压，使用感测放大器比较基于电熔丝和参考电阻器件的电阻值的电压，或者生成指示比较基于电熔丝和参考电阻器件的电阻值的电压的结果的信号。

在一些实施例中，导通第一编程器件是响应于第一信号，并且关闭第二编程器件是响应于第二信号。在一些实施例中，导通第一编程器件是响应于在字线WL0或WL1中的相应一个上接收的信号E0或E1之一，并且关闭第二编程器件是响应于在上面参考图1A至图1D讨论的字线WL0或WL1的相应的另一个上接收的信号E0或E1中的另一个。

在操作240中，在一些实施例中，重复操作220以通过关闭第一和第二编程器件中的每个来取消选择电熔丝执行编程或读取操作，如上面关于操作220所讨论的。

通过执行方法200的一些或所有操作，使用并联编程器件配置来确定电熔丝的状态，使得执行读取操作使用的读取电流小于编程操作中使用的编程电流，从而与使用单个编程器件在读取操作中提供与编程操作中的编程电流相同的读取电流的方法相比，在读取操作期间使用较小的功率。

图3A和图3B是根据一些实施例的电熔丝R1的图，电熔丝R1可用作上面参考图1A至图1D讨论的电熔丝Rfuse。图3A和图3B的每个描绘了电熔丝R1以及方向X和Y的布局图的平面图。

电熔丝R1是IC结构，包括沿接触区域C2和C3之间的给定方向延伸的导电元件C1。在图3A所示的实施例中，电熔丝R1具有与沿X方向延伸的导电元件C1对应的水平取向。在图3B所示的实施例中，电熔丝R1具有对应于沿Y方向延伸的导电元件C1的垂直取向。

导电元件C1和接触区域C2和C3中的每个对应于在制造工艺中使用的IC布局图中的区域，以限定一种或多种导电材料的区段，导电材料的非限制性示例包括金属(例如，铜或铝)或多晶硅。在一些实施例中，导电元件C1、接触区域C2或接触区域C3中的一个或多个是IC制造工艺的金属两层的段。

导电元件C1配置为能够通过具有足够小的横截面积而被大于预定电流水平的电流破坏性地改变，从而被编程，使得在操作中，预定电流水平对应于能够通过自加热产生破坏性温度的电流密度，并且具有足够的长度，使得区段中的热阻抵抗到接触区域C2和C3的散热，从而允许达到破坏性温度。

在各个实施例中，导电元件C1通过具有大于或等于形成导电元件C1的导电层的最小宽度的宽度(未标记)并且具有大于或等于形成导电元件C1的导电层的最小长度的长度(未标记)而与IC制造工艺兼容。

为了说明的目的，导电元件C1和接触区域C2和C3具有图3A和图3B中所示的形状和相对尺寸。在各个实施例中，导电元件C1和接触区域C2和C3具有不同于图3A和图3B中所示的形状和相对尺寸。

基于导电元件C1和接触区域C2和C3的形状和相对尺寸以及如上所述的编程能力，与编程状态下的电阻相比，电熔丝R1在非编程状态下具有小电阻。在一些实施例中，电熔丝R1在非编程状态下的电阻具有从小于1Ω至500Ω的范围的值。在一些实施例中，电熔丝R1在非编程状态下的电阻具有从约5Ω至200Ω的范围的值。在一些实施例中，电熔丝R1在编程状态下的电阻具有1kΩ至大于100MΩ的值。在一些实施例中，电熔丝R1在编程状态下的电阻具有10kΩ至10MΩ的值。

如上面参考图1A至图1D所讨论的，包括作为电熔丝Rfuse的电熔丝R1的电路100A-100D从而配置为实现以上关于电路100A-100D所讨论的益处。

图4A至图4G是根据一些实施例的电熔丝结构400A-400G的图。图4A至图4G的每个描绘了相应的电熔丝结构400A-400G和方向X和Y的IC布局图的平面图。

电熔丝结构400A-400G中的每个包括电熔丝R1以及FinFET FF1-FF4的两个或多个。在图4A至图4G中描绘的每个实施例中，电熔丝R1能够具有上面关于图3A所讨论的水平取向或上面关于图3B所讨论的垂直取向。

FinFET FF1和FF2能够用作电路100B的NMOS晶体管N0和N1或电路100D的PMOS晶体管P0和P1，并且FinFET FF3和FF4能够用作如上关于图1B和图1D所讨论的附加的并联晶体管。因此，FinFET FF1-FF4中的所有两个或多个是n型或p型FinFET。

FinFET FF1-FF4中的每个在IC结构的IC布局图中表示，IC结构包括沿X方向延伸的鳍结构F1和F2以及沿Y方向延伸的栅极结构G1和G2，每个鳍结构F1和F2与栅极结构G1和G2中的每个相交。在一些实施例中，FinFET FF1-FF4包括沿Y方向延伸的鳍结构F1和F2以及沿X方向延伸的栅极结构G1和G2。

在图4A至图4G中描绘的实施例中，为了说明的目的，FinFET FF1-FF4中的每个包括两个鳍结构F1和F2以及两个栅极结构G1和G2。在各个实施例中，FinFET FF1-FF4中的一个或多个包括鳍结构F1或F2中的仅一个或除了鳍结构F1和F2之外的一个或多个鳍结构(未示出)，和/或包括栅极结构G1和G2中的仅一个或除了栅极结构G1和G2之外的一个或多个栅极结构(未示出)。

在图4A至图4G中描绘的实施例中，为了说明的目的，每个FinFET FF1-FF4包括相同数量的鳍结构F1和F2以及栅极结构G1和G2。在各个实施例中，FinFET FF1-FF4中的一个或多个包括与FinFET FF1-FF4中的另一个或多个的鳍结构的数量不同的鳍结构的数量，和/或FinFET FF1-FF4中的一个或多个包括与FinFET FF1-FF4中的另一个或多个的栅极结构的数量不同的栅极结构的数量。

为清楚起见，简化了图4A至图4G的描述。包括FinFET FF1-FF4的电熔丝结构400A-400G的IC布局图除了FinFET FF1-FF4和电熔丝R1之内和之间的鳍结构F1和F2以及栅极结构G1和G2之外还包括布局元件(未示出)。附加布局元件的非限制性示例包括其内定位有鳍结构F1和F2的n型和/或p型有源区、鳍结构组件、栅极结构组件、源极/漏极区域和接触件以及多晶硅、金属或其他导电区域。

因此，图4A至图4G中描绘的对应于IC布局图的电熔丝结构400A-400G包括除了由所描绘的布局元件限定的那些之外的IC结构部件，如下面关于IC制造系统800及其相关联的IC制造流程以及图8进一步讨论的。

在图4A中描绘的电熔丝结构400A的IC布局图中，FinFET FF1和FF2以及电熔丝R1沿Y方向对准，其中电熔丝R1位于FinFET FF1和FF2之间。在图4B中描绘的电熔丝结构400B的IC布局图中，FinFET FF1和FF2以及电熔丝R1沿X方向对准，其中电熔丝R1位于FinFETFF1和FF2之间。

在图4C中描绘的电熔丝结构400C的IC布局图中，FinFET FF1和FF2以及电熔丝R1沿Y方向对准，其中电熔丝R1位于FinFET FF1和FF2之间，并且FinFET FF3和FF4以及电熔丝R1沿X方向对准，其中电熔丝R1位于FinFET FF3和FF4之间。在一些实施例中，FinFET FF1和FF2以及电熔丝R1沿X方向对准，并且FinFET FF3和FF4以及电熔丝R1沿Y方向对准。

在图4D中描绘的电熔丝结构400D的IC布局图中，FinFET FF1和FF2以及电熔丝R1沿Y方向对准，其中FinFET FF2位于FinFET FF1和电熔丝R1之间。在图4E中描绘的电熔丝结构400E的IC布局图中，FinFET FF1和FF2以及电熔丝R1沿Y方向对准，其中FinFET FF1位于电熔丝R1和FinFET FF2之间。

在相应的图4F和图4G中所示的电熔丝结构400F和400G的IC布局图中，FinFETFF1-FF3和电熔丝R1沿Y方向对准，其中FinFET FF2和电熔丝R1位于FinFET FF1和FF3之间。在各个实施例中，除了FinFET FF1-FF3之外，电熔丝结构400F或400G中的一个或多个的IC布局图包括一个或多个FinFET(未示出)，例如FinFET FF4。

在图4D至图4G中描绘的实施例中，电熔丝R1和FinFET FF1-FF3的两个或多个在Y方向上对准。在各个实施例中，电熔丝结构400D-400G中的一个或多个的IC布局图包括在X方向上对准的FinFET FF1-FF3的两个或多个。

电路100B或100D包括作为电熔丝Rfuse的电熔丝R1和作为如上面参考图1B和图1D所讨论的NMOS晶体管N0和N1或PMOS晶体管P0和P1的FinFET FF1和FF2，并且根据图4A至图4G的实施例之一配置，因此，能够实现以上关于电路100A-100D讨论的益处。

对应于根据图4A至图4G的实施例之一配置的IC布局图的IC结构包括并联编程电流路径以及与由单个编程器件编程电熔丝的方法相比更大的路由灵活性，并且因此与单个编程器件编程电熔丝的方法相比能够具有更低的编程电流路径电阻。

图5A和图5B是根据一些实施例的电熔丝结构500A和500B的图。图5A和图5B的每个描绘了相应的电熔丝结构500A或500B的IC布局图以及方向X和Y的平面图。

电熔丝结构500A和500B中的每个包括如上面参考图1A至图1D所讨论的信号线WL0和WL1、如上面参考图3A和图3B所讨论的电熔丝R1、如上面参考图4A至图4G所讨论的FinFETFF1和FF2、信号线WL2和WL3以及位线BL0和BL1。信号线WL2可用作如上面参考图1A至图1D所讨论的信号线WL0，信号线WL3可用作如上面参考图1A至图1D所讨论的信号线WL1，并且每条位线BL0和BL1可用作如上面参考图1A至图1D所讨论的位线BL。在图5A和图5B中描绘的每个实施例中，电熔丝R1能够具有上面关于图3A所讨论的水平取向或上面关于图3B所讨论的垂直取向。

在图5A中描绘的实施例中，电熔丝结构500A的IC布局图包括位于第一对FinFETFF1和电熔丝R1之间的信号线WL0、位于第一对电熔丝R1和第一对FinFET FF2之间的信号线WL1、位于第二对FinFET FF1和电熔丝R1之间的信号线WL2以及位于第二对电熔丝R1和第二对FinFET FF2之间的信号线WL3。

在图5B中描绘的实施例中，电熔丝结构500B的IC布局图包括位于信号线WL0和第一对电熔丝R1之间的第一对FinFET FF1、位于第一对电熔丝R1和信号线WL1之间的第一对FinFET FF2、位于信号线WL2和第二对电熔丝R1之间的第二对FinFET FF1以及位于第二对电熔丝R1和信号线WL3之间的第二对FinFET FF2。

在图5A和图5B中描绘的实施例中，相应的电熔丝结构500A和500B的每个IC布局图包括位于在Y方向上对准的前两个电熔丝R1上面的位线BL0和位于在Y方向上对准的第二两个电熔丝R1上面的位线BL1。在一些实施例中，电熔丝结构500A或500B是存储器电路的一部分，其中给定存储器单元包括电熔丝R1和相应的FinFET FF1和FF2。

为了清楚起见，简化了图5A和图5B的描述，其中FinFET FF1和FF2未示出鳍结构F1和F2以及栅极结构G1和G2，并且除了FinFET FF1和FF2、电熔丝R1、信号线WL0-WL3以及位线BL0和BL1之外，相应的电熔丝结构500A和500B的布局图不包括布局元件。作为非限制性示例，在给定位线BL0或BL1位于给定电熔丝R1上面的位置处，电熔丝结构500A或500B的IC布局图包括在该位置处的一个或多个导电区域(未示出)，使得基于IC布局图制造的电熔丝结构500A或500B包括给定位线BL0或BL1与由电熔丝R1的接触区域C2或C3之一限定的导电段之间的电连接，如上面参考图3A和图3B所讨论的。

未在图5A和图5B中示出但是包括在电熔丝结构500A和/或500B的IC布局图的一些实施例中的布局元件的另外的非限制性示例包括n型和/或p型有源区域(其中鳍结构F1和F2位于有源区域内)、鳍结构组件、栅极结构组件、源极/漏极区域和接触件以及多晶硅、金属或其他导电区域。

因此，对应于相应的图5A和图5B所示的IC布局图的电熔丝结构500A和500B包括除了由所描绘的布局元件限定的那些之外的IC结构部件，如下面关于IC制造系统800及其相关的IC制造流程以及图8进一步讨论的。

在图5A和图5B中描绘的实施例中，相应的电熔丝结构500A和500B的每个IC布局图包括以两行和两列布置的四个电熔丝R1。在各个实施例中，电熔丝结构500A或500B的IC布局图包括少于或多于四个电熔丝R1、少于或多于两行的电熔丝R1或少于或多于两列的电熔丝R1。在一些实施例中，电熔丝结构500A或500B的IC布局图包括单个电熔丝R1。

在图5A和图5B中描绘的实施例中，相应的电熔丝结构500A和500B的每个IC布局图包括沿X方向定向的信号线WL0-WL3、沿Y方向定向的位线BL0和BL1以及沿着Y方向定向的FinFET FF1和FF2以及电熔丝R1。在一些实施例中，电熔丝结构500A或500B的IC布局图包括沿Y方向定向的信号线WL0-WL3、沿X方向定向的位线BL0和BL1以及沿X方向定向的FinFETFF1和FF2以及电熔丝R1。

在图5A和图5B中描绘的实施例中，相应的电熔丝结构500A和500B的每个IC布局图对应于上面关于图4A讨论的电熔丝结构400A的IC布局图。在信号线WL0-WL3沿Y方向定向的实施例中，位线BL0和BL1沿X方向定向，并且FinFET FF1和FF2以及电熔丝R1沿X方向定向，电熔丝结构500A或500B的IC布局图对应于上面关于图4B讨论的电熔丝结构400B的IC布局图。

在各个实施例中，电熔丝结构500A或500B的IC布局图对应于电熔丝结构400C-400G之一的IC布局图，通过包括如图4C至图4G中所示的FinFET FF3或FF4中的一个或两个。

包括作为电熔丝Rfuse的电熔丝R1和根据图5A或图5B的实施例之一配置的FinFETFF1和FF2的电路100B或100D因此能够实现上面关于电路100A-100D和电熔丝结构400A-400G的IC布局图所讨论的益处。

图6是根据一些实施例的电熔丝结构600的图。图6描绘了电熔丝结构600的IC布局图的平面图，电熔丝结构600包括FinFET 600FF1和600FF2、位于FinFET 600FF1和600FF2之间的电熔丝导电元件600C1、位于FinFET 600FF1和电熔丝导电元件600C1之间的字线600WL0以及位于电熔丝导电元件600C1和FinFET 600FF2之间的字线600WL1。

字线600WL0和600WL1可用作如上面参考图1A至图1D所讨论的信号线WL0和WL1，并且电熔丝导电元件600C1可用作如上面参考图3A和图3B所讨论的导电元件C1。FinFET600FF1和600FF2可用作如上面参考图4A至图4G所讨论的、根据电熔丝结构500A的IC布局图(如上面关于图5A所讨论的)布置的FinFET FF1和FF2。在一些实施例中，FinFET600FF1和600FF2根据如上面参考图5B所讨论的电熔丝结构500B的IC布局图布置。

FinFET 600FF1和600FF2包括相应的有源区域600A1和600A2，用于限定IC结构的有源区域，其中形成鳍结构600F。FinFET 600FF1和600FF2中的每个包括垂直于并且与每个鳍结构600F重叠的栅极结构600G。鳍结构600F对应于FinFET FF1-FF4的鳍结构F1和F2，并且栅极结构600G对应于如上面参考图4A至图4G所讨论的FinFET FF1-FF4的栅极结构G1和G2。

在图6中描绘的实施例中，FinFET 600FF1和600FF2中的每个包括十二个鳍结构600F和十二个栅极结构600G。在各个实施例中，FinFET 600FF1或600FF2中的一个或两个包括少于或多于十二个鳍结构600F和/或少于或多于十二个栅极结构600G。

在图6中描绘的实施例中，FinFET 600FF1和600FF2中的每个包括相同数量的鳍结构600F和栅极结构600G。在各个实施例中，FinFET 600FF1或600FF2中的一个包括比FinFET600FF1或600FF2中的另一个更多数量的鳍结构600F。在各个实施例中，FinFET 600FF1或600FF2中的一个包括比FinFET 600FF1或600FF2中的另一个更多数量的栅极结构。

为清楚起见，简化了图6的描述。包括电熔丝结构600的IC布局图的IC布局图包括除了FinFET 600FF1和600FF2、字线600WL0和600WL1以及电熔丝导电元件600C1之外的布局元件(未示出)。附加布局元件的非限制性示例包括鳍结构组件、栅极结构组件、源极/漏极区域和接触件、电熔丝接触区域以及多晶硅、金属或其他导电区域。

因此，对应于图6中描绘的IC布局图的电熔丝结构600包括除了由所描绘的布局元件限定的那些之外的IC结构部件，如下面关于IC制造系统800及其相关的IC制造流程以及图8进一步讨论的。

电路100B或100D(包括电熔丝Rfuse中包括的电熔丝导电元件600C1、作为NMOS晶体管N0和N1或PMOS晶体管P0和P1的FinFET 600FF1和600FF2以及作为信号线WL0和WL1的字线600WL0和600WL1，根据图6的实施例配置)因此能够实现上面关于电路100A-100D和电熔丝结构500A的IC布局图所讨论的益处。

通过包括具有可独立配置数量的鳍和栅极结构的两个FinFET而不是单个编程器件，对应于图6的IC布局图实施例的IC结构能够具有减小的面积(与通过单个编程器件编程电熔丝的方法相比)。

图7是根据一些实施例的电子设计自动化(EDA)系统700的框图。

在一些实施例中，EDA系统700包括APR系统。根据一些实施例，这里描述的设计布局图的方法表示例如使用EDA系统700可实现的根据一个或多个实施例的布线路由布置。

在一些实施例中，EDA系统700是通用计算设备，其包括硬件处理器702和非暂时性计算机可读存储介质704。存储介质704等编码有，即存储，计算机程序代码706，即一组可执行指令。硬件处理器702执行指令706表示(至少部分地)EDA工具，该EDA工具实现例如下面参考图9描述的方法900(下文中所述过程和/或方法)的一部分或全部。

处理器702经由总线708电耦接到计算机可读存储介质704。处理器702还通过总线708电耦接到I/O接口710。网络接口712还经由总线708电连接到连接到网络714，使得处理器702和计算机可读存储介质704能够经由网络714连接到外部元件。处理器702配置为执行编码在计算机可读存储介质704中的计算机程序代码706，以使系统700可用于执行所述过程和/或方法的一部分或全部。在一个或多个实施例中，处理器702是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。

在一个或多个实施例中，计算机可读存储介质704是电子、磁、光、电磁、红外和/或半导体系统(或装置或设备)。例如，计算机可读存储介质704包括半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、刚性磁盘以及/或光盘。在使用光盘的一个或多个实施例中，计算机可读存储介质704包括压缩盘-只读存储器(CD-ROM)、压缩盘-读/写(CD-R/W)和/或数字视频盘(DVD)。

在一个或多个实施例中，存储介质704存储计算机程序代码706，其配置为使系统700(其中这种执行表示(至少部分地)EDA工具)可用于执行所述过程和/或方法的一部分或全部。在一个或多个实施例中，存储介质704还存储有助于执行所述过程和/或方法的一部分或全部的信息。在一个或多个实施例中，存储介质704存储标准单元的库707，其包括如本文所公开的标准单元，例如包括上面参考图3A和图3B讨论的电熔丝R1的存储器单元。

EDA系统700包括I/O接口710。I/O接口710耦接到外部电路。在一些实施例中，I/O接口710包括键盘、小键盘、鼠标、轨迹球、轨迹板和/或光标方向键，用于将信息和命令传送到处理器702。

EDA系统700还包括耦接到处理器702的网络接口712。网络接口712允许系统700与网络714通信，一个或多个其他计算机系统连接到网络714。网络接口712包括无线网络接口，诸如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA；或有线网络接口，诸如ETHERNET、USB或IEEE-1394。在一个或多个实施例中，所提及的过程和/或方法的一部分或全部在两个或更多个系统700中实现。

系统700配置为通过I/O接口710接收信息。通过I/O接口710接收的信息包括指令、数据、设计规则、标准单元库和/或用于由处理器702处理的其他参数中的一个或多个。通过总线708将信息传送到处理器702。EDA系统700配置为通过I/O接口710接收与UI有关的信息。该信息作为用户接口(UI)742存储在计算机可读介质704中。

在一些实施例中，所述过程和/或方法的一部分或全部被实现为用于由处理器执行的独立软件应用。在一些实施例中，所述过程和/或方法的一部分或全部被实现为作为附加软件应用的一部分的软件应用。在一些实施例中，所述过程和/或方法的一部分或全部被实现为软件应用的插件。在一些实施例中，所述过程和/或方法中的至少一个被实现为作为EDA工具的一部分的软件应用。在一些实施例中，所述过程和/或方法的一部分或全部被实现为EDA系统700使用的软件应用。在一些实施例中，使用诸如可从CADENCE DESIGNSYSTEMS公司获得的

或其他合适的布局生成工具的工具来生成包括标准单元的布局图。

在一些实施例中，该过程被实现为存储在非暂时性计算机可读记录介质中的程序的功能。非暂时性计算机可读记录介质的示例包括但不限于外部/可移动和/或内部/内置存储器或存储器单元，例如光盘(诸如DVD)、磁盘(诸如硬盘)、半导体存储器(诸如ROM)、RAM、存储卡等中的一个或多个。

图8是根据本发明的一些实施例的IC制造系统800以及与其相关联的IC制造流程的框图。在一些实施例中，基于布局图，使用制造系统800制造(A)一个或多个半导体掩模中的至少一个或(B)半导体集成电路的层中的至少一个组件。

在图8中，IC制造系统800包括在设计、开发和制造周期和/或与制造IC器件860有关的服务中彼此交互的实体，诸如设计室820、掩模室830和IC厂商/制造商(“fab”)850。系统800中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，诸如内联网和因特网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体交互，并且向一个或多个其他实体提供服务和/或从一个或多个其他实体接收服务。在一些实施例中，设计室820、掩模室830和IC制造商850中的两个或多个由单个较大的公司拥有。在一些实施例中，设计室820、掩模室830和IC制造商850中的两个或多个共存于共同设施中并且使用共同资源。

设计室(或设计团队)820生成IC设计布局图822。IC设计布局图822包括各种几何图案，例如图3A、图3B、图4A至图4G、图5A、图5B或图6中所示的IC布局图，设计用于IC器件860，例如如上面参考图3A、图3B、图4A至图4G、图5A、图5B和图6讨论的电熔丝R1或电熔丝结构400A-400G、500A、500B或600。几何图案对应于构成IC器件860的各种组件的金属、氧化物或半导体层的图案。各个层组合形成各个IC部件。例如，IC设计布局图822的部分包括各种IC部件，诸如将在半导体衬底(诸如硅晶圆)和设置在半导体衬底上的各个材料层中形成的有源区域、栅电极、源极和漏极、层间互连件的金属线或通孔以及用于形成接合焊盘的开口。设计室820实施适当的设计工序以形成IC设计布局图822。设计工序包括逻辑设计、物理设计或布局布线中的一个或多个。IC设计布局图822呈现在具有几何图案信息的一个或多个数据文件中。例如，IC设计布局图822可以用GDSII文件格式或DFII文件格式表示。

掩模室830包括数据准备832和掩模制造844。掩模室830使用IC设计布局图822来制造一个或多个掩模845，用于根据IC设计布局图822制造IC器件860的各个层。掩模室830实施掩模数据准备832，其中IC设计布局图822转换为代表性数据文件(“RDF”)。掩模数据准备832将RDF提供给掩模制造844。掩模制造844包括掩模写入器。掩模写入器将RDF转换为衬底上的图像，诸如掩模(中间掩模)845或半导体晶圆853。设计布局图822由掩模数据准备832操纵，以符合掩模写入器的特定特性和/或IC制造商850的要求。在图8中，掩模数据准备832和掩模制造844示出为单独的要素。在一些实施例中，掩模数据准备832和掩模制造844可以统称为掩模数据准备。

在一些实施例中，掩模数据准备832包括光学邻近校正(OPC)，OPC使用光刻增强技术来补偿图像误差，诸如可能由衍射、干涉、其他工艺效应等引起的图像误差。OPC调整IC设计布局图822。在一些实施例中，掩模数据准备832包括进一步的分辨率增强技术(RET)，诸如轴外照射、子分辨率辅助部件、相移掩模、其他合适的技术等或它们的组合。在一些实施例中，还使用逆光刻技术(ILT)，ILT将OPC视为逆成像问题。

在一些实施例中，掩模数据准备832包括掩模规则检查器(MRC)，MRC使用一组掩模创建规则检查已经经受OPC中的工艺的IC设计布局图822，掩模创建规则包含某些几何和/或连接限制以确保足够的裕度，以解决半导体制造工艺中的可变性等。在一些实施例中，MRC修改IC设计布局图822以补偿掩模制造844期间的限制，这可以撤消由OPC实施的部分修改以便满足掩模创建规则。

在一些实施例中，掩模数据准备832包括光刻工艺检查(LPC)，LPC模拟将由IC制造商850实施以制造IC器件860的处理。LPC基于IC设计布局图822模拟该处理以创建模拟制造的器件，诸如IC器件860。LPC模拟中的处理参数可以包括与IC制造周期的各种工艺相关的参数、与用于制造IC的工具相关的参数和/或制造工艺的其他方面。LPC考虑各种因素，诸如空间图像对比度、焦深(“DOF”)、掩模误差增强因子(“MEEF”)、其他合适的因子等或它们的组合。在一些实施例中，在通过LPC创建模拟制造的器件之后，如果模拟的器件在形状上不够接近以满足设计规则，则重复OPC和/或MRC以进一步细化IC设计布局图822。

应当理解，为了清楚起见，已经简化了掩模数据准备832的上述描述。在一些实施例中，数据准备832包括诸如逻辑操作(LOP)的附加特征，以根据制造规则修改IC设计布局图822。另外，在数据准备832期间施加于IC设计布局图822的工艺可以以各种不同的顺序实施。

在掩模数据准备832之后并且在掩模制造844期间，基于修改的IC设计布局图822制造掩模845或掩模845的组。在一些实施例中，基于修改的IC设计布局图822，使用电子束(e束)或多个电子束的机制在掩模(光掩模或中间掩模)845上形成图案。掩模845可以用各种技术形成。在一些实施例中，使用二元技术形成掩模845。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已经涂布在晶圆上的图像敏感材料层(例如，光刻胶)的辐射束(诸如紫外(UV)光束)由不透明区域阻挡并且传输通过透明区域。在一个示例中，掩模845的二元掩模版本包括透明衬底(例如，熔融石英)和涂布在掩模的不透明区域中的不透明材料(例如，铬)。在另一示例中，使用相移技术形成掩模845。在掩模845的相移掩模(PSM)版本中，在掩模上形成的图案中的各种部件配置为具有适当的相位差以提高分辨率和成像质量。在各个示例中，相移掩模可以是衰减PSM或交替PSM。由掩模制造844生成的掩模用于各种工艺中。例如，这种掩模用于离子注入工艺中以在半导体晶圆853中形成各个掺杂区域，用于蚀刻工艺中以在半导体晶圆853中形成各个蚀刻区域和/或用于其他合适的工艺中。

IC制造商850包括晶圆制造852。IC制造商850是IC制造业务，包括用于制造各种不同IC产品的一个或多个制造设施。在一些实施例中，IC制造商850是半导体代工厂。例如，可能存在用于多个IC产品(前段制程(FEOL)制造)的前端制造的制造设施，而第二制造设施可以为IC产品(后段制程(BEOL)制造)的互连和封装提供后端制造，并且第三制造设施可以为代工业务提供其他服务。

IC制造商850使用由掩模室830制造的掩模(或多个掩模)来制造IC器件860。因此，IC制造商850至少间接地使用IC设计布局图822来制造IC器件860。在一些实施例中，半导体晶圆853由IC制造商850使用掩模(或多个掩模)845制造以形成IC器件860。在一些实施例中，IC制造包括至少间接地基于IC设计布局图822执行一个或多个光刻曝光。半导体晶圆853包括硅衬底或其上形成有材料层的其他适当衬底。半导体晶圆853还包括各个掺杂区域、介电部件、多级互连件等中的一个或多个(在随后的制造步骤中形成)。

关于集成电路(IC)制造系统(例如，图8的系统800)以及与其相关联的IC制造流程的细节可以在例如2016年2月9日授权的美国专利第9,256,709号、2015年10月1日公布的美国授权前公开号20150278429、2014年2月6日公布的美国授权前公开号20140040838、2007年8月21日授权的美国专利第7,260,442号中找到，它们的全部内容结合于此作为参考。

图9是根据一些实施例的生成IC的布局图的方法900的流程图。方法900的操作能够作为形成一个或多个IC器件的方法的一部分来执行，IC器件包括一个或多个电熔丝结构，例如如上面关于图3A、图3B、图4A至图4G、图5A、图5B和图6讨论的基于生成的IC布局图制造的电熔丝R1或电熔丝结构400A-400G、500A、500B或600。IC器件的非限制性示例包括存储器电路、逻辑器件、处理器件、信号处理电路等。

在一些实施例中，方法900的一些或所有操作能够作为APR方法的一部分来执行。在一些实施例中，方法900的一些或所有操作能够由APR系统执行，例如，上面参考图7讨论的并且配置为执行APR方法的EDA系统700中包括的系统。

方法900的一些或所有操作能够作为在设计室中执行的设计过程的一部分来执行，例如，上面关于图8所讨论的设计室820。

在一些实施例中，方法900中的一些或全部由计算机的处理器执行。在一些实施例中，方法900中的一些或全部由如上面参考图7所讨论的EDA系统700的处理器702执行。

在一些实施例中，方法900的操作以图9中描绘的顺序执行。在一些实施例中，方法900的操作以与图9中描绘的顺序不同的顺序执行。在一些实施例中，在执行方法900的一个或多个操作之前、之间、期间和/或之后执行一个或多个操作。

在操作910中，将电熔丝以及第一和第二编程器件定位在单元的布局图中。定位电熔丝以及第一和第二编程器件包括将布局元件定位在单元的布局图中，以使得基于IC布局图制造的第一和第二编程器件彼此并联配置并且与电熔丝串联。在一些实施例中，定位电熔丝以及第一和第二编程器件包括将布局元件定位在单元的布局图中以使得电熔丝和基于IC布局图制造的第一编程器件在位线和编程节点之间串联耦接，以及使电熔丝和基于IC布局图制造的第二编程器件在位线和编程节点之间串联耦接。

在一些实施例中，定位电熔丝以及第一和第二编程器件包括将电熔丝以及第一和第二编程器件定位在存储器电路的存储器单元中。在一些实施例中，定位电熔丝以及第一和第二编程器件包括除了第一和第二编程器件之外将一个或多个编程器件定位在单元中。

在一些实施例中，定位电熔丝以及第一和第二编程器件包括定位如上面参考图3A和图3B所讨论的电熔丝R1。在一些实施例中，定位电熔丝以及第一和第二编程器件包括定位如上面参考图1A至图1D所讨论的编程器件PD0和PD1。

在一些实施例中，定位电熔丝以及第一和第二编程器件包括将两个或多个FinFET器件定位在单元中。在各个实施例中，定位电熔丝和第一和第二编程器件包括根据图3A、图3B、图4A至图4G、图5A、图5B或图6中所描绘的IC布局图中的一个或多个并且对应于相应的电熔丝结构400A-400G、500A、500B或600来定位两个或多个FinFET器件。

在一些实施例中，定位电熔丝以及第一和第二编程器件包括定位一个或多个布局元件以使得基于IC布局图制造的IC器件包括电熔丝和覆盖单元的位线之间的电连接。在各个实施例中，位线是如上面参考图1A至图1D所讨论的位线BL，或者是如上面参考图5A和图5B所讨论的位线BL0或BL1中的一个。

在操作920中，在一些实施例中，将第一和第二字线定位在单元的布局图中。定位第一和第二字线包括定位布局元件以使得基于IC布局图制造的IC器件包括第一编程器件和第一字线之间的电连接以及第二编程器件和第二字线之间的电连接。

在一些实施例中，定位第一和第二字线包括定位布局元件以使得基于IC布局图制造的IC器件包括第一FinFET的栅极与第一字线之间的电连接以及第二FinFET和第二字线之间的电连接。在各个实施例中，第一和第二FinFET包括上文关于图4A至图5B所讨论的FinFET FF1和FF2或上面参考图6讨论的FinFET 600FF1和600FF2。

在各个实施例中，定位第一和第二字线包括定位如上面参考图1A至图1D、图5A和图5B所讨论的信号线WL0和WL1或WL2和WL3。

在操作930中，在一些实施例中，将IC布局图存储在存储器件中。在各个实施例中，将IC布局图存储在存储器件中包括将IC布局图存储在非易失性计算机可读存储器或单元库(例如，数据库)中，和/或包括将IC布局图存储在网络。在一些实施例中，将IC布局图存储在存储器件中包括将IC布局图存储在如上面参考图7所讨论的EDA系统700的网络714上。

在操作940中，在一些实施例中，基于IC布局图制造一个或多个半导体掩模中的至少一个，或半导体IC的层中的至少一个组件。以上参考图8讨论了制造一个或多个半导体掩模或半导体IC的层中的至少一个部件。

在操作950中，在一些实施例中，基于IC布局图执行一个或多个制造操作。在一些实施例中，执行一个或多个制造操作包括基于IC布局图执行一个或多个光刻曝光。在上面参考图8讨论了基于IC布局图执行一个或多个制造操作，例如一个或多个光刻曝光。

通过执行方法900的一些或所有操作，生成IC布局图，其中包括并联编程器件和单元中的电熔丝。因此，IC布局图和基于IC布局图制造的IC器件能够实现以上关于电路100A-100D和电熔丝结构400A-400G、500A、500B和600的IC布局图所讨论的益处。

下面说明关于集成电路(IC)制造系统以及与其相关联的IC制造流程的细节。例如，在美国专利第7,260,442号中，图10示出根据本发明实施例的制造系统的方块图。掩模制造系统20包括至少一个处理工具21、检测工具23、控制器25、数据库24、以及制造执行系统(MES)26。

处理工具21用以处理至少一个掩模，其可以为曝光工具、烘烤工具、显影工具、蚀刻工具、或光阻剥除工具。

检测工具23是用以在掩模进行蚀刻后和/或光阻剥除后检测该掩模以得到蚀刻后检测和/或剥除后检测结果资料。

控制器25是用以针对处理工具21，执行前馈控制以及反馈控制。其接收检测工具23所得到的检测结果数据，并由数据库24中取得被处理的掩模的相关数据以及与掩模执行步骤所使用材料的相关数据。控制器25并产生处理工具21的处理模型，并根据该掩模的相关数据、处理使用的材料数据、及该检测结果数据校正该处理模型。控制器25并在处理工具21执行掩模处理程序的过程中，监测处理工具21的运作状况，将其运作状况与该处理模型比对，并据以实时调整处理工具21的参数设定，使得其能够以符合该处理模型的方式执行该掩模处理程序。

根据本实施例，上述掩模的相关数据、处理使用的材料数据、及该检测结果数据是储存于数据库24中。上述掩模的相关数据是可以为下列数据中至少一个：对应产品种类数据、掩模阶层数据、掩模等级数据、掩模光学校正数据、以及对应的客户数据等。上述材料数据则可以为下列数据中至少一个：光阻液种类数据、光阻液特性数据、光阻液衰减变化数据。

如图10所示，控制器25是与制造执行系统26链接，其产生处理工具21的处理模型，使得制造执行系统26根据该处理模型控制处理工具21的运作。其中该处理模型包括处理工具21的处理参数以及处理加工程序(recipe)。

图11A至图11B示出根据本发明实施掩模制造方法的流程图，该方法可以实施于上述掩模制造系统。图11A至图11B所示的掩模制造方法控制掩模制造系统中处理工具21的运作。而被控制的处理工具21可以为曝光工具、烘烤工具、显影工具、蚀刻工具、或光阻剥除工具。

图11A至图11B示出该方法首先提供材料数据及掩模数据(步骤S31)。该材料数据主要为在掩模制造过程中所使用的材料的相关数据，例如光阻液等。该掩模数据则是该掩模所对应的产品的相关数据。根据本实施例，上述掩模的相关数据、处理使用的材料数据、及该检测结果数据是储存于数据库24中，而数据库24则与控制器直接链接或透过网络与其链接。

然后，根据该材料数据及该掩模数据确定处理工具21的第一处理参数(步骤S32)。控制器25由数据库24中取得被处理的掩模的相关数据以及与掩模执行步骤所使用材料的相关数据，并据以确定处理工具21的第一处理参数。

然后，根据该第一处理参数执行第一掩模处理以处理第一掩模(步骤S33)。该第一掩模依序经由曝光工具、烘烤工具、显影工具、蚀刻工具、及光阻剥除工具进行曝光、烘烤、显影、蚀刻以及光阻剥除等处理。同时，在上述第一掩模处理处理的过程中，收集对应于该第一掩模处理的第一处理数据(步骤S34)。第一处理数据被传送至控制器25，使得能够根据该材料数据、该掩模数据该第一处理数据确定反馈校正数据(步骤S35)。该反馈校正资料是藉由统计分析方法计算而得。根据本实施例，该材料数据、该掩模数据该第一处理数据是根据其各自的特性，在统计分析过程中以名目变量或连续变量的方式呈现。例如，具有静态特性的材料数据(例如光阻液种类数据)以及掩模数据(例如产品种类数据)分别以不同的名目变量表示。而具有动态特性的材料数据(例如光阻液衰减变化数据)以及掩模数据(例如掩模光学校正数据)则是以对应的连续变量表示。上述名目变量以及连续变量是藉由变异数分析方法以及回归分析方法处理。然后，根据该反馈校正资料校正该第一处理参数以获得第二处理参数(步骤S36)。

然后，根据该第二处理参数，执行第二掩模处理以处理第二掩模(步骤S37)。

在上述步骤S33中执行上述第一掩模处理。当该第一掩模的线宽不符合预定的标准，则必须执行再蚀刻程序以修正该掩模的线宽，直到其符合该预定的标准为止。

参照图11B，其示出掩模处理的前馈控制。该方法利用其他掩模的检测结果来校正工具的处理参数。该方法首先提供前期检测结果(步骤S331)，其为掩模的光阻剥除后检测结果。再根据该第一检测数据及该前期检测数据产生前馈调整信号(步骤S333)。然后根据前馈调整数据产生再蚀刻处理参数(步骤S335)。然后，根据该再蚀刻处理参数，执行再蚀刻处理以处理该第一掩模(步骤S337)。图11B中所示出的方法是可以用以控制蚀刻工具或光阻剥除工具。

本发明还提供一种利用统计处理控制分析以实时控制掩模制造的方法，该方法如图12所示。该方法首先提供处理模型(步骤S41)，再根据该处理模型，以掩模制造工具执行掩模制造步骤以处理掩模(步骤S43)。并在工具运作的同时，监测该处理工具，以获得其运作信息(步骤S45)。然后，根据该处理模型与该运作数据执行错误检测分析(步骤S47)。并根据该错误检测分析结果，产生微调信号(步骤S48)。再根据该微调信号校正该处理工具的运作设定，使得该处理工具根据调整后的运作设定继续处理该掩模(步骤S49)。

上述图11A至图11B及图12的掩模制造控制方法是可以分别实施或同时实施。

在一些实施例中，一种电路包括在位线和编程节点之间串联耦接的电熔丝和第一编程器件，以及与第一编程器件并联配置的第二编程器件；第一编程器件和第二编程器件是可单独地控制的。在一些实施例中，第一编程器件和第二编程器件中的每个包括耦接在电熔丝和配置为承载参考电压的编程节点之间的n型金属氧化物半导体晶体管。在一些实施例中，第一编程器件和第二编程器件中的每个包括耦接在电熔丝和配置为承载电源电压的编程节点之间的p型金属氧化物半导体晶体管。在一些实施例中，电路包括与位线耦接的感测放大器，其中，在感测放大器的读取操作期间，第一编程器件配置为响应于第一信号在电熔丝和编程节点之间具有低电阻路径，并且第二编程器件配置为响应于第二信号在电熔丝和编程节点之间具有高电阻路径。在一些实施例中，电熔丝、第一编程器件和第二编程器件包括在第一位单元中，并且位线在第一位单元和第二位单元之间共享。在一些实施例中，第一编程器件和第二编程器件中的每个包括鳍式场效应晶体管。

在一些实施例中，确定电熔丝的状态的方法包括通过以下步骤来执行读取操作：导通第一编程器件以使第一电流流过电熔丝，以及关闭第二编程器件，第二编程器件与第一编程器件并联配置并且与电熔丝串联配置。在一些实施例中，该方法包括通过导通第一编程器件和第二编程器件以使第二电流流过电熔丝来执行编程操作，第二电流大于第一电流。在一些实施例中，在读取操作中导通第一编程器件并且在编程操作中导通第一编程器件是响应于第一信号，并且在读取操作中关闭第二编程器件并且在编程操作中导通第二编程器件是响应于第二信号。在一些实施例中，执行读取操作还包括使用感测放大器来基于第一电流将电熔丝的电阻与参考电阻进行比较。

在一些实施例中，集成电路结构包括：电熔丝；第一鳍式场效应晶体管，电连接到电熔丝；以及第二鳍式场效应晶体管，与第一鳍式场效应晶体管并联电连接，其中电熔丝、第一鳍式场效应晶体管和第二鳍式场效应晶体管沿着第一方向对准。在一些实施例中，电熔丝位于第一鳍式场效应晶体管和第二鳍式场效应晶体管之间。在一些实施例中，电熔丝沿着垂直于第一方向的第二方向延伸。在一些实施例中，第一鳍式场效应晶体管和第二鳍式场效应晶体管中的每个包括在第二方向上延伸的至少一个鳍。在一些实施例中，集成电路结构还包括与第一鳍式场效应晶体管和第二鳍式场效应晶体管并联电连接的第三鳍式场效应晶体管，其中电熔丝和第三鳍式场效应晶体管沿着垂直于第一方向的第二方向对准。在一些实施例中，第一鳍式场效应晶体管和第二鳍式场效应晶体管中的每个包括一个或多个鳍和一个或多个栅极，第一鳍式场效应晶体管的一个或多个鳍的数量大于或等于第一鳍式场效应晶体管的一个或多个栅极的数量，并且第二鳍式场效应晶体管的一个或多个鳍的数量小于第二鳍式场效应晶体管的一个或多个栅极的数量。在一些实施例中，集成电路结构还包括与第一鳍式场效应晶体管的栅极耦接的第一字线，以及与第二鳍式场效应晶体管的栅极耦接的第二字线。在一些实施例中，以下至少成立一个：第一字线中位于电熔丝和第一鳍式场效应晶体管之间，或者第二字线位于电熔丝和第二鳍式场效应晶体管之间。在一些实施例中，以下至少成立一个：第一鳍式场效应晶体管位于电熔丝和第一字线之间，或者第二鳍式场效应晶体管位于电熔丝和第二字线之间。在一些实施例中，电熔丝、第一鳍式场效应晶体管和第二鳍式场效应晶体管包括在多个位单元的位单元中，电熔丝电连接到位线，并且位线电连接到多个位单元的每个位单元。

本领域普通技术人员将容易看出，所公开的一个或多个实施例实现了上述一个或多个优点。在阅读了前述说明书之后，普通技术人员将能够影响本文广泛公开的各种变化、等同物的替换和各种其他实施方式。因此，本文所授予的保护仅限于所附权利要求及其等同物中包含的定义。

Claims (20)

1.一种电路，包括：

电熔丝和第一编程器件，在位线和编程节点之间串联耦接；以及

第二编程器件，与所述第一编程器件并联配置；

其中，所述第一编程器件和所述第二编程器件由第一信号线上的第一信号和第二信号线上的第二信号单独地控制，其中，

所述第一信号线、所述电熔丝和所述第二信号线位于所述第一编程器件和所述第二编程器件之间的集成电路结构中，或者

所述第一编程器件、所述电熔丝和所述第二编程器件位于所述第一信号线和所述第二信号线之间的集成电路结构中，

所述第一编程器件包括电连接至所述电熔丝的第一鳍式场效应晶体管，

所述第二编程器件包括与所述第一鳍式场效应晶体管并联电连接的第二鳍式场效应晶体管，

所述电熔丝、所述第一鳍式场效应晶体管和所述第二鳍式场效应晶体管按第一方向布置，所述电熔丝设置在所述第一鳍式场效应晶体管和所述第二鳍式场效应晶体管之间，

所述电路还包括与所述第一鳍式场效应晶体管和所述第二鳍式场效应晶体管并联电连接的第三鳍式场效应晶体管，其中，所述电熔丝和所述第三鳍式场效应晶体管沿垂直于所述第一方向的第二方向布置。

2.根据权利要求1所述的电路，其中，所述第一鳍式场效应晶体管和所述第二鳍式场效应晶体管中的每个包括耦接在所述电熔丝和所述编程节点之间的NMOS晶体管，所述编程节点配置为承载参考电压。

3.根据权利要求1所述的电路，其中，所述第一鳍式场效应晶体管和所述第二鳍式场效应晶体管中的每个包括耦接在所述电熔丝和所述编程节点之间的PMOS晶体管，所述编程节点配置为承载电源电压。

4.根据权利要求1所述的电路，还包括与所述位线耦接的感测放大器，其中，在所述感测放大器的读取操作期间，

所述第一编程器件配置为响应于所述第一信号在所述电熔丝和所述编程节点之间具有低电阻路径，并且

所述第二编程器件配置为响应于所述第二信号在所述电熔丝和所述编程节点之间具有高电阻路径。

5.根据权利要求1所述的电路，其中，

所述电熔丝、所述第一编程器件和所述第二编程器件包括在第一位单元中，并且

所述位线在所述第一位单元和第二位单元之间共享。

6.根据权利要求1所述的电路，其中，所述第一鳍式场效应晶体管和所述第二鳍式场效应晶体管分别包括多个鳍结构。

7.一种确定电熔丝的状态的方法，所述方法包括：

通过以下步骤执行读取操作：

导通第一编程器件以使第一电流流过所述电熔丝的导电元件；以及

关闭第二编程器件，所述第二编程器件与所述第一编程器件并联配置并且与所述电熔丝串联配置，

其中，所述电熔丝的导电元件是位于集成电路结构的所述第一编程器件的有源区与所述第二编程器件的有源区之间的组件，

其中，所述第一编程器件包括电连接至所述电熔丝的第一鳍式场效应晶体管，

所述第二编程器件包括与所述第一鳍式场效应晶体管并联电连接的第二鳍式场效应晶体管，

所述电熔丝、所述第一鳍式场效应晶体管和所述第二鳍式场效应晶体管按第一方向布置，所述电熔丝设置在所述第一鳍式场效应晶体管和所述第二鳍式场效应晶体管之间，

所述集成电路结构还包括与所述第一鳍式场效应晶体管和所述第二鳍式场效应晶体管并联电连接的第三鳍式场效应晶体管，其中，所述电熔丝和所述第三鳍式场效应晶体管沿垂直于所述第一方向的第二方向布置。

8.根据权利要求7所述的方法，还包括通过导通所述第一编程器件和所述第二编程器件以使第二电流流过所述电熔丝的导电元件来执行编程操作，所述第二电流大于所述第一电流。

9.根据权利要求8所述的方法，其中，

在所述读取操作中导通所述第一编程器件并且在所述编程操作中导通所述第一编程器件是响应于第一信号，并且

在所述读取操作中关闭所述第二编程器件并且在所述编程操作中导通所述第二编程器件是响应于第二信号。

10.根据权利要求7所述的方法，其中，执行所述读取操作还包括使用感测放大器来基于所述第一电流将所述电熔丝的电阻与参考电阻进行比较。

11.一种集成电路结构，包括：

电熔丝，包括导电元件；

第一鳍式场效应晶体管，包括电连接到所述电熔丝的多个鳍结构；以及

第二鳍式场效应晶体管，包括与所述第一鳍式场效应晶体管并联电连接的多个鳍结构，

其中，所述电熔丝的导电元件、所述第一鳍式场效应晶体管的多个鳍结构和所述第二鳍式场效应晶体管的多个鳍结构沿着第一方向在所述集成电路结构内对准，所述电熔丝设置在所述第一鳍式场效应晶体管和所述第二鳍式场效应晶体管之间，

所述集成电路结构还包括与所述第一鳍式场效应晶体管和所述第二鳍式场效应晶体管并联电连接且包括多个鳍结构的第三鳍式场效应晶体管，其中，所述电熔丝的导电元件和所述第三鳍式场效应晶体管的多个鳍结构沿着垂直于所述第一方向的第二方向对准。

12.根据权利要求11所述的集成电路结构，其中，所述电熔丝的导电元件位于所述第一鳍式场效应晶体管的多个鳍结构和所述第二鳍式场效应晶体管的多个鳍结构之间。

13.根据权利要求11所述的集成电路结构，其中，所述电熔丝的导电元件沿着垂直于所述第一方向的第二方向延伸。

14.根据权利要求13所述的集成电路结构，其中，所述第一鳍式场效应晶体管的多个鳍结构的每个鳍结构和所述第二鳍式场效应晶体管的多个鳍结构中的每个鳍结构包括在所述第二方向上延伸的至少一个鳍。

15.根据权利要求11所述的集成电路结构，所述第一鳍式场效应晶体管的多个鳍结构的数量与所述第二鳍式场效应晶体管的多个鳍结构的数量不同或相同。

16.根据权利要求11所述的集成电路结构，其中，

所述第一鳍式场效应晶体管和所述第二鳍式场效应晶体管中的每个还包括一个或多个栅极，

所述第一鳍式场效应晶体管的多个鳍结构的数量大于或等于所述第一鳍式场效应晶体管的所述一个或多个栅极的数量，并且

所述第二鳍式场效应晶体管的多个鳍结构的数量小于所述第二鳍式场效应晶体管的所述一个或多个栅极的数量。

17.根据权利要求11所述的集成电路结构，还包括：

第一字线，与所述第一鳍式场效应晶体管的栅极耦接；以及

第二字线，与所述第二鳍式场效应晶体管的栅极耦接。

18.根据权利要求17所述的集成电路结构，其中，以下成立至少一个：

所述第一字线位于所述电熔丝的导电元件和所述第一鳍式场效应晶体管的多个鳍结构之间，或者

所述第二字线位于所述电熔丝的导电元件和所述第二鳍式场效应晶体管的多个鳍结构之间。

19.根据权利要求17所述的集成电路结构，其中，以下成立至少一个：

所述第一鳍式场效应晶体管的多个鳍结构位于所述电熔丝的导电元件和所述第一字线之间，或者

所述第二鳍式场效应晶体管的多个鳍结构位于所述电熔丝的导电元件和所述第二字线之间。

20.根据权利要求11所述的集成电路结构，其中，

所述电熔丝、所述第一鳍式场效应晶体管和所述第二鳍式场效应晶体管包括在多个位单元的位单元中，

所述电熔丝电连接到位线，并且

所述位线电连接到所述多个位单元的每个位单元。

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