CN105719698A - 熔丝单元电路、熔丝单元阵列及包括其的存储器件 - Google Patents

熔丝单元电路、熔丝单元阵列及包括其的存储器件 Download PDF

Info

Publication number
CN105719698A
CN105719698A CN201510559976.7A CN201510559976A CN105719698A CN 105719698 A CN105719698 A CN 105719698A CN 201510559976 A CN201510559976 A CN 201510559976A CN 105719698 A CN105719698 A CN 105719698A
Authority
CN
China
Prior art keywords
fuse cell
transistor
cell transistor
programming state
bit line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510559976.7A
Other languages
English (en)
Other versions
CN105719698B (zh
Inventor
李康设
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN105719698A publication Critical patent/CN105719698A/zh
Application granted granted Critical
Publication of CN105719698B publication Critical patent/CN105719698B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G11C29/787—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using a fuse hierarchy
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/027—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in fuses
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Read Only Memory (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

本发明提供一种熔丝单元电路可以包括位线；第一熔丝晶体管，其具有第一编程状态和第二编程状态；第一选择晶体管，其耦接至第一熔丝晶体管的一端子与位线之间，且适于在第一熔丝晶体管被选中时导通；第二熔丝晶体管，包括一端子，其耦接至第一熔丝晶体管的另一端子，并具有第一编程状态和第二编程状态；以及第二选择晶体管，其耦接至第二熔丝晶体管的另一端子与位线之间，且适于在第二熔丝晶体管被选中时导通。

Description

熔丝单元电路、熔丝单元阵列及包括其的存储器件
相关申请的交叉引用
本申请要求在2014年12月19日提交的韩国专利申请No.10-2014-0184202的优先权，其整体内容通过引用合并于此。
技术领域
本专利申请文件涉及一种熔丝单元电路、熔丝单元阵列、和包括熔丝单元电路、熔丝单元阵列的存储器件。
背景技术
熔丝可以利用激光切割进行编程。保存于熔丝阵列中的数据基于熔丝是否已切割而被储存。因此，熔丝可以在晶片阶段中而非在晶片已封固于封装之后进行编程。
为克服此缺点，可以使用电熔丝。电熔丝通过改变晶体管的栅极与漏极/源极之间的电阻状态而储存数据。
图1为例示包括晶体管并作为电阻器或电容器操作的电熔丝的图示。
请参考图1，电熔丝包括晶体管T，其配置成通过其栅极G接收电源电压，并通过其漏极/源极D/S接收接地电压。
当晶体管T可以耐受的正常电源电压施加于栅极G时，电熔丝作为电容器C操作。因此，在栅极G与漏极/源极D/S之间没有电流流通。然而，当晶体管T无法耐受的高电源电压施加于栅极G时，栅极G和漏极/源极D/S可能由于晶体管T的栅极氧化物毁坏而发生短路。然后，电熔丝作为电阻器R操作。因此，在栅极G与漏极/源极D/S之间有电流流通。基于此现象，储存于电熔丝中的数据可以由存在于电熔丝的栅极G与漏极/源极D/S之间的电阻量认定。为认定储存于电熔丝中的数据，(1)晶体管T的尺寸可以增加以直接认定数据，而无需另外的感测操作，或是(2)放大器可以用于感测流通于晶体管T的电流，而无需增加晶体管T的尺寸。上述两种方法在电熔丝的面积方面被限制，因为形成电熔丝的晶体管T很大，或需存在用于放大数据电流的放大器。
图2为包括电熔丝的熔丝单元阵列200的配置图。
请参考图2，熔丝单元阵列200包括存储单元201至232，其以多个行和列(例如在图2中的八行和四列)布置。存储单元201至232分别包括熔丝晶体管F1至F32和选择晶体管S1至S32。熔丝晶体管F1至F32是依照电熔丝是否已断裂而具有电阻器或电容器的特性的电熔丝。亦即，电熔丝F1至F32可以用作电阻式熔丝晶体管，以基于电阻的大小储存数据。选择晶体管S1至S32在行线WLR1至WLR8的控制下将熔丝晶体管F1至F32电耦接至列线BL1至BL4。
在编程操作期间，选中的行线激活以导通与之耦接的选择晶体管，且高电压施加于选中的编程/读取线。再者，低电平或高电平电压施加于选中的列线以编程与之耦接的选中的熔丝。当低电平电压施加于选中的列线时，选中的熔丝断裂。
在读取操作期间，选中的行线激活以导通与之耦接的选择晶体管，且适合读取操作的电压施加于选中的编程/读取线。再者，低电平电压施加于选中的列线，以读取与之耦接的选中的熔丝的数据。此时，选中的熔丝的数据可以依照电流是否流经选中的列线而被认定。
在图2，熔丝晶体管F1至F32的一个端子A由通过浅沟槽隔离(ShallowTrenchIsolation，STI)工艺所形成的隔离层(请参考图3的编号302)隔离。
图3为例示形成于衬底之上的相邻熔丝单元205和209的剖面图。
请参考图3，熔丝晶体管F5和F9和选择晶体管S5和S9可以形成于半导体衬底301之上。晶体管F5、F9、S5和S9可以包括有源区域A1至A6、栅极G1至G4、栅极氧化层OX1至OX4及其类似物。
为稳定隔离有源区域A3和A4，隔离层302可以形成于有源区域A3与A4之间。再者，虚设栅极DG可以形成于隔离层302之上，以控制工艺的均匀性。隔离层302的存在可能明显增加熔丝单元阵列200所耗用的面积。
发明内容
各种实施例涉及一种在其面积缩减时可靠性改善的熔丝单元电路和一种熔丝单元阵列以及一种包括熔丝单元电路、熔丝单元阵列的存储器件。
在实施例中，一种熔丝单元电路可以包括位线；第一熔丝晶体管，其具有第一编程状态和第二编程状态；第一选择晶体管，其耦接在第一熔丝晶体管的一端子与位线之间，且适于在第一熔丝晶体管被选中时导通；第二熔丝晶体管，包括一端子，其耦接至第一熔丝晶体管的另一端子，并具有第一编程状态和第二编程状态；以及第二选择晶体管，其耦接在第二熔丝晶体管的另一端子与位线之间，且适于在第二熔丝晶体管被选中时导通。
在实施例中，一种熔丝单元电路可以包括位线；半导体衬底，其用第一型杂质掺杂；第一有源区域至第五有源区域，其形成于半导体衬底的一个表面中，彼此分开，并掺杂第二型杂质，其中第一有源区域至第五有源区域平行于半导体衬底的所述一个表面而顺序形成，且第一有源区域和第五有源区域耦接至位线；第一栅极氧化层至第四栅极氧化层，其中的第K栅极氧化层形成于介于第K有源区域与第(K+1)有源区域之间的半导体衬底之上并与之接触，其中K为自然数且1≤K≤4；以及第一栅极至第四栅极，其分别形成于第一栅极氧化层至第四栅极氧化层之上。第二栅极氧化层和第三栅极氧化层可以具有第一编程状态和第二编程状态。
在实施例中，一种熔丝单元阵列可以包括多个位线；以及多个熔丝单元，其每个具有耦接至位线之中的对应位线的两端。熔丝单元中的每一个包括第一熔丝晶体管，其具有第一编程状态和第二编程状态；第一选择晶体管，其耦接在第一熔丝晶体管的一端子与位线之间，且适于在第一熔丝晶体管被选中时导通；第二熔丝晶体管，包括一端子，其耦接至第一熔丝晶体管的另一端子，并具有第一编程状态和第二编程状态；以及第二选择晶体管，其耦接在第二熔丝晶体管的另一端子与位线之间，且适于在第二熔丝晶体管被选中时导通。
在实施例中，一种存储器件可以包括非易失性存储单元，其包括多个位线和多个熔丝单元以储存修复数据；多个锁存单元，其适于顺序储存从非易失性存储单元所输出的数据；以及存储体，其适于利用储存于所述多个锁存单元中的数据而以冗余单元取代正常单元。熔丝单元中的每一个可以包括第一熔丝晶体管，其具有第一编程状态和第二编程状态；第一选择晶体管，其耦接在第一熔丝晶体管的一端子与所述多个位线中的对应位线之间，且适于在第一熔丝晶体管被选中时导通；第二熔丝晶体管，包括一端子，其耦接至第一熔丝晶体管的另一端子，并具有第一编程状态和第二编程状态；以及第二选择晶体管，其耦接在第二熔丝晶体管的另一端子与对应位线之间，且适于在第二熔丝晶体管被选中时导通。
附图说明
图1为例示包括晶体管并作为电阻器或电容器操作的电熔丝的图示。
图2为包括电熔丝的熔丝单元阵列的配置图。
图3为例示形成于衬底之上的相邻熔丝单元的剖面图。
图4为根据本发明的实施例的熔丝单元电路的配置图。
图5为例示包括于图4的熔丝单元电路中的形成于衬底之上的晶体管的剖面图。
图6为根据本发明的实施例的熔丝单元阵列的配置图。
图7为例示耦接至图6的熔丝单元阵列的位线、形成于衬底之上的晶体管的剖面图。
图8为根据本发明的实施例的熔丝单元阵列的配置图。
图9为例示耦接至图8的熔丝单元阵列的位线、形成于衬底指示的晶体管的剖面图。
图10为根据本发明的实施例的半导体器件的配置图。
具体实施方式
各种实施例将在下面参考附图更详细说明。然而，本发明可以以不同形式体现，且不应被理解为局限于说明书所述的这些实施例。而是，这些实施例被提供以使所公开内容充分且完整，并将对本领域技术人员充分传达本发明的范围。在本发明中，相同附图标记在本发明的整个附图和实施例中指称类似部件。
附图不必按比例绘制，且在一些实例中，比例可能经放大以清楚例示实施例的特征。当元件被称为连接或耦接另一元件时，应理解前者可以直接连接或耦接后者，或是经由其间的中间元件电连接或电耦接至后者。再者，若无具体限制，则当陈述某事物“包含”(或“包括”)或“具有”某些元件时，应理解其可以仅包含(或包括)或具有那些元件，或是其可以包括(或包括)或具有其他元件以及那些元件。除非另有陈述，否则单数形式用语可以包括复数形式。
图4为根据本发明的实施例的熔丝单元电路的配置图。
请参考图4，熔丝单元电路可以包括位线BL、熔丝晶体管F1和F2和选择晶体管S1和S2。熔丝晶体管F1和F2和选择晶体管S1和S2可以形成熔丝单元FC以储存数据。
晶体管串联耦接如第一选择晶体管S1、第一熔丝晶体管F1、第二熔丝晶体管F2和第二选择晶体管S2。第一选择晶体管S1的一个端子A和选择晶体管S2的一个端子B可以耦接至位线BL。
第一熔丝晶体管和第二熔丝晶体管F1和F2可以具有第一编程状态或第二编程状态。第一编程状态可以指其中栅极氧化层已毁坏的状态，如图1所述。第二编程状态可以指其中栅极氧化层未毁坏的状态，如图1所述。当熔丝晶体管F1和F2具有第一编程状态时，储存于熔丝晶体管F1和F2中的数值可以对应于第一编程数据(例如“1”)，而当熔丝晶体管F1和F2具有第二编程状态时，储存于熔丝晶体管F1和F2中的数值可以对应于第二编程数据(例如“0”)。
对编程操作而言，第一编程电压VP1可以施加于第一熔丝晶体管F1的栅极，而第二编程电压VP2可以施加于第二熔丝晶体管F2的栅极。再者，对读取操作而言，第一读取电压VR1可以施加于第一熔丝晶体管F1的栅极，而第二读取电压VR2可以施加于第二熔丝晶体管F2的栅极。
第一选择晶体管和第二选择晶体管S1和S2可以耦接于相应的熔丝晶体管F1和F2与位线BL之间，并在相应的选择信号SEL1和SEL2激活时导通。当选择晶体管S1和S2导通时，通过位线BL相应的熔丝晶体管F1和F2可以进行编程，或是储存于相应的熔丝晶体管F1和F2中的数据可以进行感测。
图4的熔丝单元FC可以储存一位或二位数据。以下，熔丝单元FC将在储存一位和二位数据的两种案例中进行说明。
(1)储存一位数据的第一案例
熔丝单元FC可以依照第一熔丝晶体管和第二熔丝晶体管F1和F2的状态而储存一位数据。当第一熔丝晶体管和第二熔丝晶体管F1和F2的一个或更多个具有第一编程状态时，储存于熔丝单元FC中的一位数据可以具有第一编程数据(例如“1”)，而当第一熔丝晶体管和第二熔丝晶体管F1和F2两者都具有第二编程状态时，储存于熔丝单元FC中的一位数据可以具有第二编程数据(例如“0”)。第一熔丝晶体管和第二熔丝晶体管F1和F2可以共同选中。因此，第一选择晶体管和第二选择晶体管S1和S2可以共同导通(选择信号SEL1和SEL2为相同信号)。
在编程操作期间，第一选择晶体管和第二选择晶体管S1和S2可以共同导通，且相同编程电压可以施加于第一熔丝晶体管和第二熔丝晶体管F1和F2(编程电压VP1和VP2为相同电压)。当第一编程数据储存于熔丝单元FC时，位线BL可以驱动至低电平，而当第二编程数据储存于熔丝单元FC时，位线BL可以驱动至高电平。
在读取操作期间，第一选择晶体管和第二选择晶体管S1和S2可以共同导通，且相同读取电压VR1和VR2可以施加于第一熔丝晶体管和第二熔丝晶体管F1和F2。当第一熔丝晶体管和第二熔丝晶体管F1和F2的一个或更多个具有第一编程状态时，电流可以流经位线BL，而当第一熔丝晶体管和第二熔丝晶体管F1和F2两者都具有第二编程状态时，无电流可以流经位线BL。当电流流经位线BL时，可以认定第一编程数据储存于熔丝单元FC中，而当无电流流经位线BL时，可以认定第二编程数据储存于熔丝单元FC。
当一位数据储存于第一熔丝晶体管和第二熔丝晶体管F1和F2时，即使在第一编程数据储存时仅介于两熔丝晶体管之间的熔丝晶体管的栅极氧化层毁坏，第一编程数据仍可以正确认定。
(2)储存二位数据的第二案例
熔丝单元FC可以依照第一熔丝晶体管F1的状态而储存第一一位数据，并依照第二熔丝晶体管F2的状态而储存第二一位数据。亦即，每个第一熔丝晶体管和第二熔丝晶体管F1和F2可以依照其状态而储存一位数据。此时，第一熔丝晶体管和第二熔丝晶体管F1和F2可以分别被选中。因此，第一选择晶体管和第二选择晶体管S1和S2可以在相应的熔丝晶体管F1和F2被选中时导通(选择信号SEL1和SEL2为不同信号)。
在编程操作期间，当第一熔丝晶体管F1被编程时，第一选择晶体管S1可以导通，而第二选择晶体管S2可以关闭。此时，高电平编程电压VP1可以施加于第一熔丝晶体管F1，而低电平编程电压VP2可以施加于第二熔丝晶体管F2。当第一编程数据储存于第一熔丝晶体管F1时，位线BL可以驱动至低电平，且当第二编程数据储存于第一熔丝晶体管F1时，位线BL可以驱动至高电平。
在读取操作期间，当读取第一熔丝晶体管F1的数据时，第一选择晶体管S1可以导通，而第二选择晶体管S2可以关闭。此时，具有适合读取操作的电压的读取电压VR1可以施加于第一熔丝晶体管F1，而具有低电压的读取电压VR2可以施加于第二熔丝晶体管F2。当第一熔丝晶体管F1具有第一编程状态时，电流可以流经位线BL，而当第一熔丝晶体管F1具有第二编程状态时，无电流可以流经位线BL。当电流流经位线BL时，可以认定第一编程数据储存已于第一熔丝晶体管F1中，而当无电流流经位线BL时，可以认定第二编程数据已储存于第一熔丝晶体管F1。
第二熔丝晶体管F2的编程和读取操作可以以如上所述的相同方式进行。然而，在此案例中，第二熔丝晶体管F2可以选中，而非第一熔丝晶体管F1，且具有高电压的编程电压VP2或具有适当电压的读取电压VR2可以施加于第二熔丝晶体管F2。
图5为例示包括于图4的熔丝单元电路中的形成于衬底之上的晶体管F1、F2、S1和S2的剖面图。
请参考图5，熔丝单元电路可以包括半导体衬底501、位线BL、第一栅极至第四栅极G1至G4、第一栅极氧化层至第四栅极氧化层OX1至OX4和第一有源区域至第五有源区域A1至A5。
半导体衬底501可以为第一型半导体。第一型半导体可以包括P型或N型半导体。在下说明书，将作为范例说明第一型半导体为P型半导体，亦即，半导体衬底501掺杂P型杂质。
在半导体衬底501的一个表面U上，第一有源区域至第五有源区域A1至A5可以在平行于半导体衬底501的表面U的方向D上顺序形成，以彼此分开。第一有源区域至第五有源区域A1至A5可以为形成于半导体衬底501的预定区域中的第二型半导体。第二型半导体可以包括N型或P型半导体。以下，将作为范例说明第二型半导体为N型半导体，亦即，有源区域A1至A5用N型杂质掺杂。位于两端的第一有源区域和第五有源区域A1和A5可以耦接至位线BL。
每个第一栅极氧化层至第四栅极氧化层OX1至OX4可以形成于两有源区域之间，以与半导体衬底501接触。在第一栅极氧化层至第四栅极氧化层OX1至OX4之中，第K栅极氧化层可以形成于介于第K有源区域与第(K+1)有源区域之间的半导体衬底501之上，其中K为自然数且1≤K≤4。第一栅极至第四栅极G1至G4可以形成于相应的栅极氧化层OX1至OX4之上。
第一选择晶体管S1可以包括第一有源区域A1、第一栅极G1、第一栅极氧化层OX1和第二有源区域A2。第一熔丝晶体管F1可以包括第二有源区域A2、第二栅极G2、第二栅极氧化层OX2和第三有源区域A3。第二熔丝晶体管F2可以包括第三有源区域A3、第三栅极G3、第三栅极氧化层OX3和第四有源区域A4。第二选择晶体管S2可以包括第四有源区域A4、第四栅极G4、第四栅极氧化层OX4和第五有源区域A5。如图5所例示，第二至第四有源区域A2至A4中的每个可以由两不同晶体管共用。
图4和图5所例示的熔丝单元电路可以无需用于隔离晶体管的隔离层302，且在熔丝单元电路内的有源区域可以由两晶体管共用。因此，熔丝单元电路的面积可以缩减。再者，由于晶体管F1、F2、S1和S2具有相同形状，与图3所例示的熔丝单元电路不同，因此工艺的均匀性可以提升以改善电路的可靠性。
图6为根据本发明的实施例的熔丝单元阵列的配置图。在图6的熔丝单元阵列中，每个熔丝单元可以储存一位数据。
请参考图6，熔丝单元阵列可以包括第一位线至第四位线BL1至BL4、多个行线WLR1至WLR4、多个编程/读取线WLP1至WLP4和多个熔丝单元FC1至FC16。每个熔丝单元FC1至FC16可以具有与图4的熔丝单元FC相同的配置。亦即，每个熔丝单元FC1至FC16可以包括两个熔丝晶体管和两个选择晶体管。
在图6中，包括于每个熔丝单元FC1至FC16中的选择晶体管可以耦接相同行线，而包括于每个熔丝单元FC1至FC16的熔丝晶体管可以耦接相同编程/读取线。图6所示每个熔丝单元FC1至FC16可以依照两种熔丝晶体管的状态而储存一位数据。储存于图6的每个熔丝单元FC1至FC16中的一位数据可以在两种熔丝晶体管的一个或更多个具有第一编程状态时具有第一编程数据(例如“1”)，或是在两种熔丝晶体管两者都具有第二编程状态时具有第二编程数据(例如“0”)。
编程信号PG可以在编程操作期间激活，而读取信号RD可以在读取操作期间激活。行地址RADD可以包括用于选择行的地址，而列地址CADD可以包括用于选择列的地址。数据DATA可以包括编程至熔丝单元阵列的数据或从熔丝单元阵列所读取的数据。
行电路610可以选择对应于行地址RADD的行。行电路610可以激活选中的行的行线WLR，并去激活未选中的行的行线WLR。在编程信号PG为激活的编程操作期间，行电路610可以将高电压施加于选中的行的编程/读取线WLP，并将低电平电压施加于未选中的行的编程/读取线WLP。高电压可以通过泵送电源电压而产生、并且具有高到足以毁坏熔丝晶体管的栅极氧化层的电压。再者，在读取信号RD为激活的读取操作期间，行电路610可以将适合读取操作的电压(例如电源电压)施加于选中的行的编程/读取线WLP，并将低电平电压(例如接地电压)施加于未选中的行的编程/读取线WLP。
列电路620可以选择对应于列地址CADD的列。在编程操作期间，列电路620可以在输入数据DATA为第一编程数据(例如“1”)时将选中的列的位线BL驱动至低电平，而在输入数据DATA为第二编程数据(例如“0”)时将选中的列的位线BL驱动至高电平。列电路620可以浮置未选中的列的位线BL。在读取操作期间，列电路620可以依照电流是否流经选中的列的位线BL而感测和输出选中的列的位线BL的数据，并浮置未选中的列的位线BL。
以下，作为范例将说明将第一行为选中的行而第四列为选中的列，亦即，熔丝单元FC4为选中的熔丝单元。在编程和读取操作期间，施加于选中的熔丝单元FC4和未选中的熔丝单元FC1至FC3和FC5至FC16的电压将如下被描述。
编程操作
选中的行的行线WLR1可以激活，而其他行线WLR2至WLR4可以去激活。因此，选择晶体管S1至S8可以导通，而选择晶体管S9至S32可以关闭。此时，高电压可以施加于选中的行的编程/读取线WLP1，而低电平电压(例如接地电压)可以施加于其他编程/读取线WLP2至WLP4。
当输入数据DATA为第一编程数据(例如“1”)时，选中的位线BL4可以驱动至低电平，且选中的熔丝单元FC4的熔丝晶体管F4和F8可以使用第一编程数据进行编程。再者，当输入数据DATA为第二编程数据(例如“0”)时，选中的位线BL4可以驱动至高电平，且选中的熔丝单元FC4的熔丝晶体管F4和F8可以使用第二编程数据进行编程。由于未选中的位线BL1至BL3被浮置，因此即使高电压施加于其栅极，熔丝晶体管F1、F2、F3、F5、F6和F7仍可能无法编程。
读取操作
选中的行的行线WLR1可以激活，而其他行线WLR2至WLR4可以去激活。因此，选择晶体管S1至S8可以导通，而选择晶体管S9至S32可以关闭。此时，读取电压可以施加于选中的行的编程/读取线WLP1，而低电平电压可以施加于其他编程/读取线WLP2至WLP4。当电流流经选中的位线BL4时，储存于熔丝单元FC4中的数值可以认定为第一编程数据，而当无电流流经选中的位线BL4时，储存于熔丝单元FC4中的数值可以认定为第二编程数据。未选中的位线BL1至BL3可以被浮置。
图7为例示在耦接至图6的熔丝单元阵列的第一位线BL1、形成于衬底之上的晶体管中的晶体管F1、F5、F9、F13、S1、S5、S9和S13的剖面图。
请参考图7，耦接至位线BL1的晶体管F1、F5、F9、F13、S1、S5、S9和S13可以形成于半导体衬底701之上。晶体管F1、F5、F9、F13、S1、S5、S9和S13可以包括栅极G、栅极氧化层OX和有源区域A1至A9。
晶体管之中，相邻晶体管S1-F1、F1-F5、F5-S5、S5-S9、S9-F9、F9-F13和F13-S13可以共用有源区域A2至A8。有源区域之中，有源区域A1、A5和A9可以耦接至位线BL1。
图6和图7所例示的熔丝单元阵列可以无需用于隔离晶体管的隔离层，且在熔丝单元阵列内的有源区域可以由两个晶体管共用。因此，熔丝单元阵列的面积可以缩减。再者，由于晶体管F1、F5、F9、F13、S1、S5、S9和S13具有相同形状，与图3所例示的熔丝单元电路不同，因此工艺的均匀性可以提升以改善电路的可靠性。
图8为根据本发明的实施例的熔丝单元阵列的配置图。在图8的熔丝单元阵列中，每个熔丝单元可以储存二位数据。
请参考图8，熔丝单元阵列可以包括第一位线至第四位线BL1至BL4、多个行线WLR1至WLR8、多个编程/读取线WLP1至WLP8和多个熔丝单元FC1至FC16。每个熔丝单元FC1至FC16可以具有与图4所示熔丝单元FC相同的配置。
在图8，包括于熔丝单元FC1至FC16中的每一个中的选择晶体管可以耦接不同行线，而包括于熔丝单元FC1至FC16中的每一个中的熔丝晶体管可以耦接不同编程/读取线。图8所示每个熔丝单元FC1至FC16可以储存二位数据，其对应于其中包括的两个熔丝晶体管的相应的状态。
以下，将作为范例来说明第一行为选中的行而第四列为选中的列，亦即，熔丝单元FC4的熔丝晶体管F4为选中。现将说明在编程和读取操作期间施加于选中的熔丝晶体管F4和未选中的其他晶体管的电压。
编程操作
选中的行的行线WLR1可以激活，而其他行线WLR2至WLR8可以去激活。因此，选择晶体管S1至S4可以导通，而选择晶体管S5至S32可以关闭。此时，高电压可以施加于选中的行的编程/读取线WLP1，而低电平电压可以施加于其他编程/读取线WLP2至WLP8。
当输入数据DATA为第一编程数据(例如“1”)时，选中的位线BL4可以驱动至低电平，且选中的熔丝晶体管F4可以用第一编程数据进行编程。再者，当输入数据DATA为第二编程数据(例如“0”)时，选中的位线BL4可以驱动至高电平，且选中的熔丝晶体管F4可以用第二编程数据进行编程。由于未选中的位线BL1至BL3被浮置，因此即使高电压施加于其栅极，熔丝晶体管F1、F2和F3仍可以不进行编程。
读取操作
选中的行的行线WLR1可以激活，而其他行线WLR2至WLR8可以去激活。因此，选择晶体管S1至S4可以导通，而选择晶体管S5至S32可以关闭。此时，读取电压可以施加于选中的行的编程/读取线WLP1，而低电平电压可以施加于其他编程/读取线WLP2至WLP8。当电流流经选中的位线BL4时，储存于熔丝晶体管F4中的数值可以认定为第一编程数据，而当无电流流经选中的位线BL4时，储存于熔丝晶体管F4中的数值可以认定为第二编程数据。未选中的位线BL1至BL3可以被浮置。
图9为例示在耦接至图8中熔丝单元阵列的位线BL1、形成于衬底之上的晶体管中的晶体管F1、F5、F9、F13、S1、S5、S9和S13的剖面图。
请参考图9，耦接至位线BL1的晶体管F1、F5、F9、F13、S1、S5、S9和S13可以形成于半导体衬底901之上。晶体管F1、F5、F9、F13、S1、S5、S9和S13可以包括栅极G、栅极氧化层OX和有源区域A1至A9。
晶体管之中，相邻晶体管S1-F1、F1-F5、F5-S5、S5-S9、S9-F9、F9-F13和F13-S13可以分别共用有源区域A2至A8。有源区域之中，有源区域A1、A5和A9可以耦接位线BL1。
图8和图9所例示的熔丝单元阵列可以无需用于隔离晶体管的隔离层，且在熔丝单元阵列内的有源区域可以由两个晶体管共用。因此，熔丝单元阵列的面积可以缩减。再者，由于晶体管F1、F5、F9、F13、S1、S5、S9和S13具有相同形状，与图3所例示的熔丝单元电路不同，因此工艺的均匀性可以提升以改善电路的可靠性。
图6和图8为简化说明例示熔丝单元阵列包括四条位线；以及四个熔丝单元，其耦接每个位线。然而，位线的数目和耦接每个位线的熔丝单元的数目可以依设计而定有所不同。
图10为根据本发明的实施例的半导体器件的配置图。
请参考图10，存储器件可以包括非易失性存储单元1010、锁存单元1020、行比较单元1030、行电路1040、列电路1050和存储体1060。
非易失性存储单元1010可以将对应于存储体1060内的缺陷存储单元的行地址储存为修复行地址。非易失性存储单元1010可以包括图6或图8的熔丝单元阵列。修复行地址可以储存于熔丝单元阵列。
锁存单元1020可以接收储存于非易失性存储单元1010中的修复数据(修复行地址REPAIR_RADD)，并储存修复数据。储存于锁存单元1020中的修复数据可以用于冗余操作。锁存单元1020可以包括锁存电路，并仅在供电时储存修复数据。修复数据从非易失性存储单元1010传输并储存于锁存单元1020中的操作可以指称为启动操作。
储存于非易失性存储单元1010中的修复数据不直接使用、而是传输和储存于锁存单元1020中然后使用的理由如下。由于非易失性存储单元1010以阵列形式配置，因此调用储存于非易失性存储单元1010中的数据需求预定时间。由于数据无法立即调用，因此不可能通过直接使用储存于非易失性存储单元1010中的数据进行冗余操作。因此，将储存于非易失性存储单元1010中的修复数据传输至锁存单元1020的启动操作可以进行。在启动操作后，储存于锁存单元1020中的数据可以用于进行冗余操作。
行电路1040可以激活行地址RADD选中的的字线。行比较单元1030可以将储存于锁存单元1020中的修复行地址REPAIR_RADD与从存储器件外部所输入的行地址RADD比较。当修复行地址REPAIR_RADD与行地址RADD彼此一致时，行比较单元1030可以控制行电路1040以激活冗余字线、而非行地址RADD所指定的字线。亦即，对应于储存于锁存单元1020中的修复行地址REPAIR_RADD的行(字线)可以用冗余行(字线)取代。如此可以指示耦接至正常行的正常单元用耦接至冗余行的冗余单元取代。
列电路1050可以存取(读取或写入)通过列地址CADD选中的的位线的数据。存储体1060可以包括多字线WL0至WLN；多个位线BL0至BLM；以及存储单元MC，其耦接在每个字线与每个对应位线之间。
图10例示储存于非易失性存储单元1010中的修复数据用于取代字线的范例。然而，修复数据可以用作用于取代列或存储区块的数据。
在图10中，“ACT”代表用于激活字线的信号，且“PRE”代表预充电命令，且“RD”代表读取命令，且“WT”代表写入命令。
根据本发明的实施例，因包括于熔丝单元中的晶体管共用有源区域，电路的面积可以缩减，且工艺的均匀性可以提升，以改善电路的可靠性。
虽然各种实施例已为了例示性目的进行说明，但本领域技术人员将显而易见各种变化和修饰可以做到而不悖离如在所附权利要求中所定义的本发明的精神与范围。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种熔丝单元电路，包括：
位线；
第一熔丝晶体管，其具有第一编程状态和第二编程状态；
第一选择晶体管，其耦接在第一熔丝晶体管的一端子与位线之间，且适于在第一熔丝晶体管被选中时导通；
第二熔丝晶体管，包括一端子耦接至第一熔丝晶体管的另一端子的，并具有第一编程状态和第二编程状态；以及
第二选择晶体管，其耦接在第二熔丝晶体管的另一端子与位线之间，且适于在第二熔丝晶体管被选中时导通。
技术方案2.如技术方案1所述的熔丝单元电路，其中，熔丝单元电路依照第一熔丝晶体管的第一编程状态和第二编程状态以及第二熔丝晶体管的第一编程状态和第二编程状态而储存一位数据。
技术方案3.如技术方案2所述的熔丝单元电路，其中，第一熔丝晶体管和第二熔丝晶体管被共同选中，并接收相同编程电压。
技术方案4.如技术方案1所述的熔丝单元电路，其中，熔丝单元电路依照第一熔丝晶体管的第一编程状态和第二编程状态而储存第一一位数据，并依照第二熔丝晶体管的第一编程状态和第二编程状态而储存第二一位数据。
技术方案5.如技术方案4所述的熔丝单元电路，其中，第一熔丝晶体管和第二熔丝晶体管分别被选中，并接收不同编程电压。
技术方案6.如技术方案1所述的熔丝单元电路，还包括：
半导体衬底，其掺杂第一型杂质；
第一有源区域，其对应于第一选择晶体管的一端子，并耦接至位线；
第二有源区域，其对应于耦接至第一选择晶体管和第一熔丝晶体管的第一节点；
第三有源区域，其对应于耦接至第一熔丝晶体管和第二熔丝晶体管的第二节点；
第四有源区域，其对应于耦接至第二熔丝晶体管和第二选择晶体管的第三节点；以及
第五有源区域，其对应于第二选择晶体管的一端子，并耦接至位线，
其中，第一有源区域至第五有源区域通过在半导体衬底掺杂第二型杂质而形成。
技术方案7.一种熔丝单元电路，包括：
位线；
半导体衬底，其掺杂第一型杂质；
第一有源区域至第五有源区域，其形成于半导体衬底的一个表面中，彼此分开，并掺杂第二型杂质，其中，第一有源区域至第五有源区域平行于半导体衬底的所述一个表面而顺序形成，且第一有源区域和第五有源区域耦接至位线；
第一栅极氧化层至第四栅极氧化层，其中的第K栅极氧化层形成于第K有源区域与第K+1有源区域之间的半导体衬底之上并与之接触，其中K为自然数且1≤K≤4；以及
第一栅极至第四栅极，其分别形成于第一栅极氧化层至第四栅极氧化层之上，
其中第二栅极氧化层和第三栅极氧化层具有第一编程状态和第二编程状态。
技术方案8.如技术方案7所述的熔丝单元电路，其中，第一编程状态指示哪个栅极氧化层已毁坏，而第二编程状态指示哪个栅极氧化层未毁坏。
技术方案9.如技术方案7所述的熔丝单元电路，其中，熔丝单元电路依照第二栅极氧化层的第一编程状态和第二编程状态以及第三栅极氧化层的第一编程状态和第二编程状态而储存一位数据。
技术方案10.如技术方案7所述的熔丝单元电路，其中，熔丝单元电路依照第二栅极氧化层的第一编程状态和第二编程状态而储存第一一位数据，并依照第三栅极氧化层的第一编程状态和第二编程状态而储存第二一位数据。
技术方案11.一种熔丝单元阵列，包括：
多个位线；以及
多个熔丝单元，其每个具有耦接至位线之中的对应位线的两端，
其中熔丝单元中的每一个包括：
第一熔丝晶体管，其具有第一编程状态和第二编程状态；
第一选择晶体管，其耦接在第一熔丝晶体管的一端子与位线之间，且适于在第一熔丝晶体管被选中时导通；
第二熔丝晶体管，包括一端子，其耦接至第一熔丝晶体管的另一端子，并具有第一编程状态和第二编程状态；以及
第二选择晶体管，其耦接在第二熔丝晶体管的另一端子与位线之间，且适于在第二熔丝晶体管被选中时导通。
技术方案12.如技术方案11所述的熔丝单元阵列，其中，熔丝单元中的每一个依照第一熔丝晶体管的第一编程状态和第二编程状态以及第二熔丝晶体管的第一编程状态和第二编程状态而储存一位数据。
技术方案13.如技术方案12所述的熔丝单元阵列，还包括：
多个行线，其适于导通/关闭熔丝单元的选择晶体管；以及
多个编程/读取线，其适于编程熔丝单元的熔丝晶体管或读取其数据，
其中，在熔丝单元中的每一个中，第一熔丝晶体管和第二熔丝晶体管耦接至所述多个编程/读取线之中的相同编程/读取线，而第一选择晶体管和第二选择晶体管耦接至所述多个行线之中的相同行线。
技术方案14.如技术方案11所述的熔丝单元阵列，其中，熔丝单元中的每一个依照第一熔丝晶体管的第一编程状态和第二编程状态而储存第一一位数据，并依照第二熔丝晶体管的第一编程状态和第二编程状态而储存第二一位数据。
技术方案15.如技术方案14所述的熔丝单元阵列，还包括：
多个行线，其适于导通/关闭熔丝单元的选择晶体管；以及
多个编程/读取线，其适于编程熔丝单元的熔丝晶体管或读取其数据，
其中在熔丝单元中的每一个中，
第一熔丝晶体管和第二熔丝晶体管耦接至所述多个编程/读取线之中的不同编程/读取线，而第一选择晶体管和第二选择晶体管耦接至所述多个行线之中的不同行线。
技术方案16.如技术方案11所述的熔丝单元阵列，还包括：
半导体衬底，其掺杂第一型杂质，
其中，熔丝单元中的每一个包括：
第一有源区域，其对应于第一选择晶体管的一端子，并耦接至位线；
第二有源区域，其对应于耦接至第一选择晶体管和第一熔丝晶体管的第一节点；
第三有源区域，其对应于耦接至第一熔丝晶体管和第二熔丝晶体管的第二节点；
第四有源区域，其对应于耦接至第二熔丝晶体管和第二选择晶体管的第三节点；以及
第五有源区域，其对应于第二选择晶体管的一端子，并耦接至位线，
其中第一有源区域至第五有源区域通过在半导体衬底掺杂第二型杂质而形成。
技术方案17.一种存储器件，包括：
非易失性存储单元，其包括多个位线和多个熔丝单元以储存修复数据；
多个锁存单元，其适于顺序储存从非易失性存储单元输出的数据；以及
存储体，其适于利用储存于所述多个锁存单元中的数据而以冗余单元取代正常单元，
其中，熔丝单元中的每一个包括：
第一熔丝晶体管，其具有第一编程状态和第二编程状态；
第一选择晶体管，其耦接在第一熔丝晶体管的一端子与所述多个位线中的对应位线之间，且适于在第一熔丝晶体管被选中时导通；
第二熔丝晶体管，包括耦接至第一熔丝晶体管的另一端子的一端子，并具有第一编程状态和第二编程状态；以及
第二选择晶体管，其耦接在第二熔丝晶体管的另一端子与对应位线之间，且适于在第二熔丝晶体管被选中时导通。
技术方案18.如技术方案17所述的存储器件，其中，熔丝单元中的每一个依照第一熔丝晶体管的第一编程状态和第二编程状态以及第二熔丝晶体管的第一编程状态和第二编程状态而储存一位数据。
技术方案19.如技术方案17所述的存储器件，其中，熔丝单元中的每一个依照第一熔丝晶体管的第一编程状态和第二编程状态而储存第一一位数据，并依照第二熔丝晶体管的第一编程状态和第二编程状态而储存第二一位数据。
技术方案20.如技术方案17所述的存储器件，还包括：
半导体衬底，其用第一型杂质掺杂，
其中，熔丝单元中的每一个包括：
第一有源区域，其对应于第一选择晶体管的一端子，并耦接至对应位线；
第二有源区域，其对应于耦接至第一选择晶体管和第一熔丝晶体管的第一节点；
第三有源区域，其对应于耦接至第一熔丝晶体管和第二熔丝晶体管的第二节点；
第四有源区域，其对应于耦接至第二熔丝晶体管和第二选择晶体管的第三节点；以及
第五有源区域，其对应于第二选择晶体管的一端子，并耦接至对应位线，其中第一有源区域至第五有源区域通过在半导体衬底的预定区域掺杂第二型杂质而形成。

Claims (10)

1.一种熔丝单元电路，包括：
位线；
第一熔丝晶体管，其具有第一编程状态和第二编程状态；
第一选择晶体管，其耦接在第一熔丝晶体管的一端子与位线之间，且适于在第一熔丝晶体管被选中时导通；
第二熔丝晶体管，包括一端子耦接至第一熔丝晶体管的另一端子的，并具有第一编程状态和第二编程状态；以及
第二选择晶体管，其耦接在第二熔丝晶体管的另一端子与位线之间，且适于在第二熔丝晶体管被选中时导通。
2.如权利要求1所述的熔丝单元电路，其中，熔丝单元电路依照第一熔丝晶体管的第一编程状态和第二编程状态以及第二熔丝晶体管的第一编程状态和第二编程状态而储存一位数据。
3.如权利要求2所述的熔丝单元电路，其中，第一熔丝晶体管和第二熔丝晶体管被共同选中，并接收相同编程电压。
4.如权利要求1所述的熔丝单元电路，其中，熔丝单元电路依照第一熔丝晶体管的第一编程状态和第二编程状态而储存第一一位数据，并依照第二熔丝晶体管的第一编程状态和第二编程状态而储存第二一位数据。
5.如权利要求4所述的熔丝单元电路，其中，第一熔丝晶体管和第二熔丝晶体管分别被选中，并接收不同编程电压。
6.如权利要求1所述的熔丝单元电路，还包括：
半导体衬底，其掺杂第一型杂质；
第一有源区域，其对应于第一选择晶体管的一端子，并耦接至位线；
第二有源区域，其对应于耦接至第一选择晶体管和第一熔丝晶体管的第一节点；
第三有源区域，其对应于耦接至第一熔丝晶体管和第二熔丝晶体管的第二节点；
第四有源区域，其对应于耦接至第二熔丝晶体管和第二选择晶体管的第三节点；以及
第五有源区域，其对应于第二选择晶体管的一端子，并耦接至位线，
其中，第一有源区域至第五有源区域通过在半导体衬底掺杂第二型杂质而形成。
7.一种熔丝单元电路，包括：
位线；
半导体衬底，其掺杂第一型杂质；
第一有源区域至第五有源区域，其形成于半导体衬底的一个表面中，彼此分开，并掺杂第二型杂质，其中，第一有源区域至第五有源区域平行于半导体衬底的所述一个表面而顺序形成，且第一有源区域和第五有源区域耦接至位线；
第一栅极氧化层至第四栅极氧化层，其中的第K栅极氧化层形成于第K有源区域与第K+1有源区域之间的半导体衬底之上并与之接触，其中K为自然数且1≤K≤4；以及
第一栅极至第四栅极，其分别形成于第一栅极氧化层至第四栅极氧化层之上，
其中第二栅极氧化层和第三栅极氧化层具有第一编程状态和第二编程状态。
8.如权利要求7所述的熔丝单元电路，其中，第一编程状态指示哪个栅极氧化层已毁坏，而第二编程状态指示哪个栅极氧化层未毁坏。
9.一种熔丝单元阵列，包括：
多个位线；以及
多个熔丝单元，其每个具有耦接至位线之中的对应位线的两端，
其中熔丝单元中的每一个包括：
第一熔丝晶体管，其具有第一编程状态和第二编程状态；
第一选择晶体管，其耦接在第一熔丝晶体管的一端子与位线之间，且适于在第一熔丝晶体管被选中时导通；
第二熔丝晶体管，包括一端子，其耦接至第一熔丝晶体管的另一端子，并具有第一编程状态和第二编程状态；以及
第二选择晶体管，其耦接在第二熔丝晶体管的另一端子与位线之间，且适于在第二熔丝晶体管被选中时导通。
10.一种存储器件，包括：
非易失性存储单元，其包括多个位线和多个熔丝单元以储存修复数据；
多个锁存单元，其适于顺序储存从非易失性存储单元输出的数据；以及
存储体，其适于利用储存于所述多个锁存单元中的数据而以冗余单元取代正常单元，
其中，熔丝单元中的每一个包括：
第一熔丝晶体管，其具有第一编程状态和第二编程状态；
第一选择晶体管，其耦接在第一熔丝晶体管的一端子与所述多个位线中的对应位线之间，且适于在第一熔丝晶体管被选中时导通；
第二熔丝晶体管，包括耦接至第一熔丝晶体管的另一端子的一端子，并具有第一编程状态和第二编程状态；以及
第二选择晶体管，其耦接在第二熔丝晶体管的另一端子与对应位线之间，且适于在第二熔丝晶体管被选中时导通。
CN201510559976.7A 2014-12-19 2015-09-06 熔丝单元电路、熔丝单元阵列及包括其的存储器件 Active CN105719698B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020140184202A KR20160074925A (ko) 2014-12-19 2014-12-19 퓨즈 셀 회로, 퓨즈 셀 어레이 및 이를 포함하는 메모리 장치
KR10-2014-0184202 2014-12-19

Publications (2)

Publication Number Publication Date
CN105719698A true CN105719698A (zh) 2016-06-29
CN105719698B CN105719698B (zh) 2021-01-15

Family

ID=56130355

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510559976.7A Active CN105719698B (zh) 2014-12-19 2015-09-06 熔丝单元电路、熔丝单元阵列及包括其的存储器件

Country Status (4)

Country Link
US (1) US9595529B2 (zh)
KR (1) KR20160074925A (zh)
CN (1) CN105719698B (zh)
TW (1) TWI654612B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110853693A (zh) * 2018-08-20 2020-02-28 台湾积体电路制造股份有限公司 电路、确定电熔丝的状态的方法和集成电路结构

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9634015B2 (en) * 2015-08-18 2017-04-25 Ememory Technology Inc. Antifuse-type one time programming memory cell and array structure with same
KR102389817B1 (ko) * 2016-01-28 2022-04-22 삼성전자주식회사 디스차아지 회로를 갖는 퓨즈 메모리
DE102016115939B4 (de) * 2016-08-26 2021-05-27 Infineon Technologies Ag Einmal programmierbare Speicherzelle und Speicheranordnung
US10109362B2 (en) * 2016-10-17 2018-10-23 SK Hynix Inc. Semiconductor device and method for operating the same
KR102524804B1 (ko) * 2019-01-04 2023-04-24 삼성전자주식회사 원-타임 프로그램가능한 메모리 셀, 및 이를 구비하는 otp 메모리 및 메모리 시스템
JP6869315B2 (ja) 2019-02-19 2021-05-12 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． 電子ヒューズ回路及びその動作方法
KR20220064258A (ko) 2020-11-11 2022-05-18 에스케이하이닉스 주식회사 프로그래밍 동작을 수행하는 전자장치
US11550654B2 (en) * 2020-11-20 2023-01-10 Micron Technology, Inc. Apparatus with latch correction mechanism and methods for operating the same
US11502053B2 (en) 2020-11-24 2022-11-15 Micron Technology, Inc. Bond pad connection layout
TWI803206B (zh) * 2021-12-06 2023-05-21 南亞科技股份有限公司 具有熔絲元件的半導體元件結構及半導體電路

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7254078B1 (en) * 2006-02-22 2007-08-07 International Business Machines Corporation System and method for increasing reliability of electrical fuse programming
CN101364445A (zh) * 2007-08-07 2009-02-11 联发科技股份有限公司 电熔丝阵列、电熔丝装置以及电熔丝熔烧方法
CN102117658A (zh) * 2010-01-05 2011-07-06 海力士半导体有限公司 包括可编程熔丝的半导体集成电路
CN102779556A (zh) * 2011-05-06 2012-11-14 飞思卡尔半导体公司 半导体装置中的电可编程熔丝模块
US8542549B2 (en) * 2011-08-08 2013-09-24 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical fuse bit cell

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW419828B (en) 1997-02-26 2001-01-21 Toshiba Corp Semiconductor integrated circuit
US7386771B2 (en) 2006-01-06 2008-06-10 International Business Machines Corporation Repair of memory hard failures during normal operation, using ECC and a hard fail identifier circuit
US7609579B2 (en) 2007-11-21 2009-10-27 Etron Technology Inc. Memory module with failed memory cell repair function and method thereof
KR101718458B1 (ko) 2010-11-15 2017-03-22 삼성전자 주식회사 퓨즈 어레이를 갖는 반도체 장치 및 그 동작방법
KR101890820B1 (ko) 2012-04-30 2018-08-22 에스케이하이닉스 주식회사 어레이 일렉트릭 퓨즈를 구비하는 반도체 집적회로 및 그의 구동방법
US8780604B2 (en) * 2012-06-28 2014-07-15 International Business Machines Corporation State sensing system for eFuse memory
CN105336374A (zh) * 2014-07-30 2016-02-17 中芯国际集成电路制造(上海)有限公司 存储阵列、存储器及编程、无冗余和冗余读取、操作方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7254078B1 (en) * 2006-02-22 2007-08-07 International Business Machines Corporation System and method for increasing reliability of electrical fuse programming
CN101364445A (zh) * 2007-08-07 2009-02-11 联发科技股份有限公司 电熔丝阵列、电熔丝装置以及电熔丝熔烧方法
CN102117658A (zh) * 2010-01-05 2011-07-06 海力士半导体有限公司 包括可编程熔丝的半导体集成电路
CN102779556A (zh) * 2011-05-06 2012-11-14 飞思卡尔半导体公司 半导体装置中的电可编程熔丝模块
US8542549B2 (en) * 2011-08-08 2013-09-24 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical fuse bit cell

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110853693A (zh) * 2018-08-20 2020-02-28 台湾积体电路制造股份有限公司 电路、确定电熔丝的状态的方法和集成电路结构
CN110853693B (zh) * 2018-08-20 2023-06-30 台湾积体电路制造股份有限公司 电路、确定电熔丝的状态的方法和集成电路结构

Also Published As

Publication number Publication date
TWI654612B (zh) 2019-03-21
CN105719698B (zh) 2021-01-15
KR20160074925A (ko) 2016-06-29
TW201624493A (zh) 2016-07-01
US20160181260A1 (en) 2016-06-23
US9595529B2 (en) 2017-03-14

Similar Documents

Publication Publication Date Title
CN105719698A (zh) 熔丝单元电路、熔丝单元阵列及包括其的存储器件
TWI602282B (zh) 記憶體單元及記憶體陣列
US8547763B2 (en) Memory cell, methods of manufacturing memory cell, and memory device having the same
JP5788559B2 (ja) ワンタイム・プログラマブル・メモリセル、該メモリセルを含むメモリアレイのプログラム方法及び読み込み方法
KR101088954B1 (ko) 프로그램이 가능한 비휘발성 메모리
EP2439746B1 (en) Single polysilicon non-volatile memory
TWI751040B (zh) 多次編程非揮發性記憶體的記憶胞陣列
JP5785826B2 (ja) Ｏｔｐメモリ
US7480180B2 (en) Semiconductor memory device comprising plural source lines
US9355740B2 (en) Semiconductor nonvolatile memory device with one-time programmable memories
JP2008084523A (ja) 低電圧、低キャパシタンスのフラッシュメモリアレイ
US8873271B2 (en) 3D architecture for bipolar memory using bipolar access device
US10141035B1 (en) Memory cell with a read selection transistor and a program selection transistor
US9007802B2 (en) E-fuse array circuit
US7995373B2 (en) Semiconductor memory device and information processing system
CN204667887U (zh) 存储器件
JP6623247B2 (ja) フラッシュメモリおよびその製造方法
US8379431B2 (en) Semiconductor memory device and writing method thereof
US20140313842A1 (en) E-fuse array circuit
JP6721205B1 (ja) 半導体記憶装置
CN115331723B (zh) 快速读写otp嵌入式存储器
TWI781823B (zh) 防止漏電流及程式化干擾的反熔絲記憶體裝置、記憶體陣列以及反熔絲記憶體裝置的程式化方法
JP6086818B2 (ja) 記憶回路
CN101350221B (zh) 防止非挥发性存储器阵列产生位线干扰的方法
CN116266468A (zh) 非易失性存储器胞及非易失性存储器胞阵列

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant