CN116266468A - 非易失性存储器胞及非易失性存储器胞阵列 - Google Patents

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CN116266468A CN202211445897.XA CN202211445897A CN116266468A CN 116266468 A CN116266468 A CN 116266468A CN 202211445897 A CN202211445897 A CN 202211445897A CN 116266468 A CN116266468 A CN 116266468A
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Abstract

本发明提供一种非易失性存储器胞及非易失性存储器胞阵列。该非易失性存储器胞包括：一第一选择晶体管、一第一浮动栅晶体管、一第二选择晶体管与一第二浮动栅晶体管。第一选择晶体管连接至编程源极线与编程字线。第一浮动栅晶体管具有一浮动栅极。第一浮动栅极连接至第一选择晶体管与编程位线。第二浮动栅晶体管具有一浮动栅极。第二浮动栅极连接至读取源极线。第二选择晶体管连接至第二浮动栅极、读取字线与读取位线。第一浮动栅晶体管的浮动栅极与第二浮动栅晶体管的浮动栅极相互连接。

Description

非易失性存储器胞及非易失性存储器胞阵列
技术领域
本发明涉及一种存储器胞(memory cell)与存储器胞阵列，且特别涉及一种非易失性存储器胞及非易失性存储器胞阵列。
背景技术
美国专利US 10，783，960公开一种非易失性存储器胞以及非易失性存储器胞阵列(non-volatile memory cell and non-volatile cell array)。请参照图1，其所绘示为已知非易失性存储器胞。
如图1所示，已知非易失性存储器胞100由四个p型晶体管所组成，其包括串接(serially connected)的第一选择晶体管(select transistor)MSG1与第一浮动栅晶体管(floating gate transistor)MFG1，以及另一串接的第二选择晶体管MSG2与第二浮动栅晶体管MFG2。其中，第一选择晶体管MSG1、第二选择晶体管MSG2、第一浮动栅晶体管MFG1、第二浮动栅晶体管MFG2的体极(body terminal)接收井区电压VNW。
第一选择晶体管MSG1的第一源/漏极(source/drain terminal)接收源极线电压VSL，第一选择晶体管MSG1的栅极接收第一选择栅极电压VSG1，第一选择晶体管MSG1的第二源/漏极连接至第一浮动栅晶体管MFG1的第一源/漏极，第一浮动栅晶体管MFG1的第二源/漏极接收第一位线电压VBL1。
第二选择晶体管MSG2的第一源/漏极接收源极线电压VSL，第二选择晶体管MSG2的栅极接收第二选择栅极电压VSG2，第二选择晶体管MSG2的第二源/漏极连接至第二浮动栅晶体管MFG2的第一源/漏极，第二浮动栅晶体管MFG2的第二源/漏极接收第二位线电压VBL2。另外，第一浮动栅晶体管MFG1与第二浮动栅晶体管MFG2的浮动栅极(floating gate)互相连接。
再者，第一选择晶体管MSG1、第一浮动栅晶体管MFG1与第二浮动栅晶体管MFG2制作于中压N型井区MV NW。第二选择晶体管MSG2制作于低压N型井区LV NW。也就是说，第一选择晶体管MSG1、第一浮动栅晶体管MFG1与第二浮动栅晶体管MFG2为中电压元件(medium voltagedevice，MV device)，其栅极氧化层(gate oxide layer)较厚，可承受较高的电压应力(voltage stress)。另外，第二选择晶体管MSG2为低电压元件(low voltage device，LVdevice)，其栅极氧化层(gate oxide layer)较薄，无法承受较高的电压应力，但操作速度较快。
在编程动作时，非易失性存储器胞100的源极线电压VSL为较高的编程电压(program voltage)，例如7V～12V。由于第一选择晶体管MSG1与第二选择晶体管MSG2都会同时接收到编程电压，为了防止低电压元件(亦即，第二选择晶体管MSG2)崩溃(breakdown)，造成非易失性存储器胞100损毁。因此，在编程动作时，必须要特别设计第二选择晶体管MSG2各个端点的偏压，以避免第二选择晶体管MSG2受到过大的电压应力。
发明内容
本发明提出一种非易失性存储器胞阵列，具有一第一非易失性存储器胞，包括：一第一选择晶体管，该第一选择晶体管的一第一源/漏极连接至一编程源极线，以及该第一选择晶体管的一栅极连接至一第一编程字线；一第一浮动栅晶体管，该第一浮动栅极的一第一源/漏极连接至该第一选择晶体管的一第二源/漏极，以及该第一浮动栅极的一第二源/漏极连接至一第一编程位线；一第二浮动栅晶体管，该第二浮动栅晶体管的一第一源/漏极连接至一读取源极线，且该第二浮动栅晶体管的一浮动栅极连接至该第一浮动栅晶体管的一浮动栅极；一第二选择晶体管，该第二选择晶体管的一第一源/漏极连接至该第二浮动栅晶体管的一第二源/漏极，该第二选择晶体管的一栅极连接至一第一读取字线，以及该第二选择晶体管的一第二源/漏极连接至一第一读取位线。
为了对本发明的上述及其他方面有更佳的了解，下文特举优选实施例，并配合附图，作详细说明如下：
附图说明
图1为已知非易失性存储器胞；
图2A与图2B为本发明非易失性存储器胞的俯视图以及等效电路图；
图3A为非易失性存储器胞进行编程动作与读取动作的偏压表；
图3B与图3C为非易失性存储器胞在编程动作时的运作示意图；
图3D与图3E为非易失性存储器胞在读取动作时的运作示意图；
图4为本发明非易失性存储器胞所组成的非易失性存储器胞阵列示意图；以及
图5A与图5B为非易失性存储器胞阵列的编程动作与读取动作运作示意图。
【符号说明】
100，200:非易失性存储器胞
210，220，250:栅极结构
212，214，216，222，224:p型掺杂区
252，254:n型掺杂区
260:金属层
具体实施方式
请参照图2A与图2B，其所绘示为本发明非易失性存储器胞的俯视图以及等效电路图。
根据本发明的实施例，在进行中电压元件工艺时，在半导体基板(substrate)表面上形成N型井区(N-well region，NW)。接着，在N型井区NW上形成二个栅极结构210、220。其中，每个栅极结构210、220皆包括一栅极氧化层与一多晶硅栅极层，栅极氧化层(gateoxide layer)接触在N型井区NW，多晶硅栅极层(polysilicon gate layer)覆盖于栅极氧化层上。
接着，形成多个未互相接触的多个p型掺杂区(p-doped region)212、214、216、222、224。其中，p型掺杂区212位于栅极结构210的第一侧，p型掺杂区214位于栅极结构210的第二侧与栅极结构220的第一侧之间，p型掺杂区216位于栅极结构220的第二侧。p型掺杂区222位于栅极结构220的第一侧，p型掺杂区224位于栅极结构220的第二侧。
因此，在N型井区NW中，p型掺杂区212、栅极结构210、p型掺杂区214形成第一选择晶体管。p型掺杂区214、栅极结构220、p型掺杂区216形成第一浮动栅晶体管。p型掺杂区222、栅极结构220、p型掺杂区224形成第二浮动栅晶体管。其中，第一选择晶体管、第一浮动栅晶体管与第二浮动栅晶体管皆为p型晶体管。
在进行低电压元件工艺时，在半导体基板表面上形成P型井区PW，并且在P型井区PW上方形成栅极结构250。相同于栅极结构210、220，栅极结构250包括一栅极氧化层与一多晶硅栅极层。
接着，形成多个未互相接触的多个n型掺杂区(n-doped region)252、254。其中，n型掺杂区252位于栅极结构250的第一侧，n型掺杂区254位于栅极结构250的第二侧。因此，n型掺杂区252、栅极结构250、n型掺杂区254形成第二选择晶体管，且第二选择晶体管为n型晶体管。
在连线工艺中，p型掺杂区212连接至编程源极线SLP，p型掺杂区216连接至编程位线BLP，p型掺杂区222连接至读取源极线SLR，栅极结构210连接至编程字线WLP。n型掺杂区254连接至读取位线BLR，栅极结构250连接至读取字线WLR。再者，利用一金属层(metallayer)260连接p型掺杂区224与n型掺杂区252。更详细地说，栅极结构210的多晶硅栅极层连接至编程字线WLP，栅极结构250的多晶硅栅极层连接至读取字线WLR。
如图2B所示，本发明非易失性存储器胞200包括第一选择晶体管MSG1、第一浮动栅晶体管MFG1、第二浮动栅晶体管MFG2与第二选择晶体管MSG2。其中，第一选择晶体管MSG1、第一浮动栅晶体管MFG1、第二浮动栅晶体管MFG2形成在N型井区NW；第二选择晶体管MSG1形成于P型井区PW。换句话说，第一选择晶体管MSG1、第一浮动栅晶体管MFG1、第二浮动栅晶体管MFG2的体极(body terminal)接收井区电压VNW，第二选择晶体管MSG2的体极(body terminal)接收井区电压VPW。
再者，串接的第一选择晶体管MSG1与第一浮动栅晶体管MFG1可视为非易失性存储器胞200的编程路径(program path)；串接的第二浮动栅晶体管MFG2与第二选择晶体管MSG2可视为非易失性存储器胞200的读取路径(read path)。另外，第一浮动栅晶体管MFG1与第二浮动栅晶体管MFG2的浮动栅极互相连接。
第一选择晶体管MSG1的第一源/漏极连接至编程源极线SLP，第一选择晶体管MSG1的栅极连接至编程字线WLP，第一选择晶体管MSG1的第二源/漏极连接至第一浮动栅晶体管MFG1的第一源/漏极，第一浮动栅晶体管MFG1的第二源/漏极连接至编程位线BLP。另外，第二浮动栅晶体管MFG2的第一源/漏极连接至读取源极线SLR，第二浮动栅晶体管MFG2的第二源/漏极连接至第二选择晶体管MSG2的第一源/漏极，第二选择晶体管MSG2的栅极连接至读取字线WLR，第二选择晶体管MSG2的第二源/漏极连接至读取位线BLR。
根据本发明的实施例，第一浮动栅晶体管MFG1与第二浮动栅晶体管MFG2共用相同的栅极结构220。也就是说，第一浮动栅晶体管MFG1的浮动栅极与第二浮动栅晶体管MFG2的浮动栅极相互连接。
再者，第一选择晶体管MSG1、第一浮动栅晶体管MFG1与第二浮动栅晶体管MFG2属于中电压元件，第二选择晶体管MSG2属于低电压元件。所以栅极结构210的栅极氧化层厚度大于栅极结构250的栅极氧化层厚度，栅极结构220的栅极氧化层厚度大于栅极结构250的栅极氧化层厚度。
也就是说，第一选择晶体管MSG1的栅极氧化层厚度大于第二选择晶体管MSG2的栅极氧化层厚度，二个浮动栅晶体管MFG1、MFG2的栅极氧化层厚度大于第二选择晶体管MSG2的栅极氧化层厚度。再者，第一选择晶体管MSG1、第一浮动栅晶体管MFG1与第二浮动栅晶体管MFG2的栅极氧化层厚度相同。
再者，由图2A的栅极结构220可知，第一浮动栅晶体管MFG1的作用区(activeregion)面积为L×W1，第二浮动栅晶体管MFG2的作用区(active region)面积为L×W2。其中，W1为第一浮动栅晶体管MFG1的信道宽度(channel width)，W2为第二浮动栅晶体管MFG2的信道宽度，L为第一浮动栅晶体管MFG1与第二浮动栅晶体管MFG2信道长度(channel length)。而适当地设计二个浮动栅晶体管MFG1、MFG2的作用区面积可以使得非易失性存储器胞200具有较佳的编程效率或者读取效率。举例来说，当第一浮动栅晶体管MFG1的作用区面积大于第二浮动栅晶体管MFG2的作用区面积(亦即，L×W1>L×W2)时，非易失性存储器胞200有较佳的编程效率。当第二浮动栅晶体管MFG2的作用区面积大于第一浮动栅晶体管MFG1的作用区面积(亦即，L×W2>L×W1)时，非易失性存储器胞200有较佳的读取效率。当然，也可以设计第一浮动栅晶体管MFG1与第二浮动栅晶体管MFG2有相同的作用区面积。
另外，除了改变信道宽度之外，在此领域的技术人员也可以设计第一浮动栅晶体管MFG1与第二浮动栅晶体管MFG2具有相异的信道长度，使得第一浮动栅晶体管MFG1与第二浮动栅晶体管MFG2具有不相同的作用区面积。
另外，由于第二选择晶体管MSG2的栅极氧化层的厚度较薄，其临限电压(thresholdvoltage)较低。因此，非易失性存储器胞200的读取路径(read path)适用于低电压操作，提升非易失性存储器胞200的读取速度。以下详细介绍本发明非易失性存储器胞200的运作。
请参照图3A，其所绘示为本发明非易失性存储器胞进行编程动作与读取动作的偏压表。图3B与图3C为非易失性存储器胞在编程动作时的运作示意图。图3D与图3E为非易失性存储器胞在读取动作时的运作示意图。
基本上，在编程动作(PGM)时，可以提供适当的偏压，用以控制热载子(hotcarrier)注入浮动栅极，并将非易失性存储器胞200编程为第一存储状态。或者，控制热载子不注入浮动栅极，并将非易失性存储器胞200编程为第二存储状态。
如图3A所示，将非易失性存储器胞200编程为第一存储状态时，编程源极线SLP接收第一电压Vpp、编程位线BLP接收接地电压(0V)、编程字线WLP接收接地电压(0V)、读取源极线SLR接收接地电压(0V)、读取位线BLR接收接地电压(0V)、读取字线WLR接收接地电压(0V)、井区电压VNW为第一电压Vpp、井区电压VPW为接地电压(0V)。其中，第一电压Vpp为编程电压(program voltage)，第一电压Vpp的范围在5.0V～12V之间。
如图3B所示，在编程动作(PGM)时，在读取路径上，读取字线WLR与读取位线BLR接收接地电压(0V)，第二选择晶体管MSG2关闭(turn off)，亦即读取路径关闭。另外，在编程路径上，编程字线WLP接收接地电压(0V)，第一选择晶体管MSG1开启(turn on)，所以编程路径上产生较大的编程电流(program current)IPGM流经第一浮动栅晶体管MFG1。因此，热载子(例如电子)即由第一浮动栅晶体管MFG1的信道区域(channel region)注入第一浮动栅晶体管MFG1的浮动栅极，使得非易失性存储器胞200被编程为第一存储状态。
如图3A所示，将非易失性存储器胞200编程为第二存储状态时，编程源极线SLP接收第一电压Vpp、编程位线BLP接收第一电压Vpp、编程字线WLP接收第一电压Vpp、读取源极线SLR接收接地电压(0V)、读取位线BLR接收接地电压(0V)、读取字线WLR接收接地电压(0V)、井区电压VNW为第一电压Vpp、井区电压VPW为接地电压(0V)。
在编程动作时，读取路径关闭。另外，在编程路径上，编程字线WLP接收第一电压Vpp，选择晶体管MSG1关闭(turn off)，编程路径上的编程电流IPGM非常小，几乎为零。所以热载子(例如电子)无法注入第一浮动栅晶体管MFG1的浮动栅极，使得非易失性存储器胞200被编程为第二存储状态。
在图3C的编程动作中，同时提供第一电压Vpp至编程位线BLP与编程字线WLP，用以将非易失性存储器胞200编成为第二存储状态。
然而，在其他的实施例中，也可以提供第一电压Vpp至编程位线BLP与编程字线WLP其中之一，用以将非易失性存储器胞200编成为第二存储状态。举例来说，在编程路径上，编程源极线SLP接收第一电压Vpp、编程位线BLP接收接地电压0V、编程字线WLP接收第一电压Vpp，可以将非易失性存储器胞200编成为第二存储状态。或者，编程源极线SLP接收第一电压Vpp、编程位线BLP接收第一电压Vpp、编程字线WLP接收接地电压0V，也可以将非易失性存储器胞200编成为第二存储状态。
如图3A所示，对非易失性存储器胞200进行读取动作(Read)时，编程源极线SLP接收第二电压Vdd、编程位线BLP接收第二电压Vdd、编程字线WLP接收第二电压Vdd、读取源极线SLR接收第二电压Vdd、读取位线BLR接收接地电压(0V)、读取字线WLR接收第二电压Vdd、井区电压VNW为第二电压Vdd、井区电压VPW为接地电压(0V)。其中，第二电压Vdd为读取电压(read voltage)，第二电压Vdd小于为第一电压Vpp，且第二电压Vdd的范围在0.7V～2.0V之间。
如图3D所示，在读取动作(Read)时，第一选择晶体管MSG1关闭，亦即编程路径关闭。另外，第二选择晶体管MSG2开启，亦即读取路径开启。由于非易失性存储器胞200为第一存储状态，第一浮动栅晶体管MFG1与第二浮动栅晶体管MFG2的共用浮动栅极存储热载子(例如电子)。因此，读取路径的第二浮动栅晶体管MFG2产生较大的读取电流IR。
如图3E所示，由于非易失性存储器胞200为第二存储状态，第一浮动栅晶体管MFG1与第二浮动栅晶体管MFG2的共用浮动栅极未存储热载子(例如电子)。因此，读取路径上的第二浮动栅晶体管MFG2产生较小(几乎为零)的读取电流IR。
由以上的说明可知，在读取动作时，将非易失性存储器胞200的读取路径开启，使得非易失性存储器胞200产生读取电流IR。而根据读取电流IR的大小，即可决定非易失性存储器胞200为第一存储状态或者第二存储状态。举例来说，提供一参考电流，当读取电流IR大于参考电流时，非易失性存储器胞200即为第一存储状态。当读取电流IR小于参考电流时，非易失性存储器胞200即为第二存储状态。
在上述的读取动作中，同时提供第二电压Vdd至编程位线BLP与编程字线WLP，用以关闭编程路径。
然而，在其他的实施例中，也可以仅提供第二电压Vdd至编程位线BLP与编程字线WLP其中之一，也可以关闭编程路径。举例来说，编程源极线SLP接收第二电压Vdd、编程位线BLP接收接地电压0V、编程字线WLP接收第二电压Vdd，也可以关闭编程路径。或者，编程源极线SLP接收第二电压Vdd、编程位线BLP接收第二电压Vdd、编程字线WLP接收接地电压0V，也可以关闭编程路径。
当然，相较于第一电压Vpp，由于编程源极线SLP接收的第二电压Vdd很低，在读取动作时，就算编程路径开启，也无法将热载子注入浮动栅晶体管MFG1的浮动栅极。换句话说，在读取动作时，就算编程路径开启也不会影响非易失性存储器胞200的判断结果。
请参照图4，其所绘示为非易失性存储器胞所组成的非易失性存储器胞阵列示意图。非易失性存储器胞阵列包括2×2个非易失性存储器胞c11～c22。其中，每个非易失性存储器胞c11～c22的结构与内部连接关系相同于于图2B。当然，本发明的非易失性存储器胞也可以组成M×N的非易失性存储器胞阵列，M、N为正整数。
以非易失性存储器胞c11为例来说明，第一选择晶体管MSG1的第一源/漏极连接至编程源极线SLP，第一选择晶体管MSG1的栅极连接至编程字线WLP1，第一浮动栅晶体管MFG1的第二源/漏极连接至编程位线BLP1，第二浮动栅晶体管MFG2的第一源/漏极连接至读取源极线SLR，第二选择晶体管MSG2的栅极连接至读取字线WLR1，第二选择晶体管MSG2的第二源/漏极连接至读取位线BLR1。
再者，非易失存储器胞阵列中第一列的2个存储器胞c11、c12皆连接至相同的编程源极线SLP、读取源极线SLR、编程字线WLP1与读取字线WLR1。再者，第一列中的存储器胞c11连接至编程位线BLP1与读取位线BLR1，第一列中的存储器胞c12连接至编程位线BLP2与读取位线BLR2。
相同地，非易失存储器胞阵列中第二列的2个存储器胞c21、c22连接至相同的编程源极线SLP、读取源极线SLR、编程字线WLP2与读取字线WLR2。再者，第二列中的存储器胞c21连接至编程位线BLP1与读取位线BLR1，第二列中的存储器胞c22连接至编程位线BLP2与读取位线BLR2。
请参照图5A与图5B，其所绘示为本发明非易失性存储器胞阵列的编程动作与读取动作的运作示意图。以下介绍编程动作时，将非易失性存储器胞c21编程为第二存储状态，将非易失性存储器胞c22编程为第一存储状态。在读取动作时，读取非易失性存储器胞c21与非易失性存储器胞c22的读取电流。
如图5A所示，在编程动作时，编程源极线SLP接收第一电压Vpp、读取源极线SLR接收接地电压(0V)、编程字线WLP1接收第一电压Vpp、读取字线WLR1接收接地电压(0V)。因此，非易失性存储器胞阵列中，第一列为非选定列(un-selected row)，且第一列的二个非易失性存储器胞c11、c12的编程路径与读取路径皆被关闭。
再者，编程字线WLP2接收接地电压(0V)、读取字线WLR2接收接地电压(0V)。因此，非易失性存储器胞阵列中，第二列即为选定列(selected row)，且第二列的2个非易失性存储器胞c21、c22内的读取路径皆被关闭。
在非易失性存储器胞c21中，编程位线BLP1接收第一电压Vpp，读取位线BLR1接收接地电压(0V)，所以非易失性存储器胞c21的编程路径产生非常小，几乎等于零的编程电流IPMG21。所以热载子未注入浮动栅晶体管的浮动栅极，非易失性存储器胞c21被编程为第二存储状态。
在非易失性存储器胞c22中，编程位线BLP2接收接地电压(0V)、读取位线BLR2接收接地电压(0V)，所以非易失性存储器胞c22的编程路径产生产生较大的编程电流IPMG22。所以热载子注入浮动栅晶体管的浮动栅极，非易失性存储器胞c22被编程为第一存储状态。
如图5B所示，在读取动作时，编程源极线SLP接收第二电压Vdd、读取源极线SLR接收第二电压Vdd、编程字线WLP1接收第二电压Vdd、读取字线WLR1接收接地电压(0V)。因此，非易失性存储器胞阵列中，第一列为非选定列(un-selected row)，且第一列的二个非易失性存储器胞c11、c12的编程路径与读取路径皆被关闭。
再者，编程字线WLP2接收第二电压Vdd、读取字线WLR2接收第二电压Vdd。因此，非易失性存储器胞阵列中，第二列即为选定列(selected row)，且第二列的2个非易失性存储器胞c21、c22内的编程路径皆被关闭。
在非易失性存储器胞c21中，读取位线BLR1接收接地电压(0V)、编程位线BLP1接收第二电压Vdd。由于浮动栅晶体管内未存储热载子，非易失性存储器胞c21的读取路径产生非常小，几乎等于零的读取电流IR21，所以非易失性存储器胞c21可被判断为第二存储状态。
在非易失性存储器胞c22中，读取位线BLR2接收接地电压(0V)、编程位线BLP2接收第二电压Vdd。由于浮动栅晶体管内存储热载子，非易失性存储器胞c22的读取路径产生较大的读取电流IR22，所以非易失性存储器胞c22可被判断为第一存储状态。
根据以上的说明，本发明提出一种非易失性存储器胞及其相关非易失性存储器胞阵列。每一个非易失性存储器胞中包括一编程路径，由串接的第一选择晶体管与第一浮动栅晶体管所组成，以及一读取路径，由另一串接的第二选择晶体管与第二浮动栅晶体管所组成。再者，由于第二选择晶体管为低压元件(LV device)，使得非易失性存储器胞可利用低电压来完成读取动作。
再者，为了保护非易失性存储器胞中的第一浮动栅晶体管以及第二浮动栅晶体管，在浮动栅极(floating gate)形成后，亦即第二栅极结构220完成后，更可形成一遮蔽金属硅化层(Silicide blocking layer)完全覆盖第二栅极结构，其可保护浮动栅极用以延长非易失性存储器胞的数据维持时间(data retention time)。
综上所述，虽然本发明已以优选实施例公开如上，然其并非用以限定本发明。本发明所属领域技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视所附权利要求书界定范围为准。

Claims (17)

1.一种非易失性存储器胞阵列，具有第一非易失性存储器胞，包括：
第一选择晶体管，该第一选择晶体管的第一源/漏极连接至编程源极线，以及该第一选择晶体管的栅极连接至第一编程字线；
第一浮动栅晶体管，该第一浮动栅极的第一源/漏极连接至该第一选择晶体管的第二源/漏极，以及该第一浮动栅极的第二源/漏极连接至第一编程位线；
第二浮动栅晶体管，该第二浮动栅晶体管的第一源/漏极连接至读取源极线，且该第二浮动栅晶体管的浮动栅极连接至该第一浮动栅晶体管的浮动栅极；以及
第二选择晶体管，该第二选择晶体管的第一源/漏极连接至该第二浮动栅晶体管的第二源/漏极，该第二选择晶体管的栅极连接至第一读取字线，以及该第二选择晶体管的第二源/漏极连接至第一读取位线。
2.如权利要求1所述的非易失性存储器胞阵列，其中该第二选择晶体管的栅极氧化层的厚度小于该第一选择晶体管的栅极氧化层的厚度。
3.如权利要求1所述的非易失性存储器胞阵列，其中该第一选择晶体管、该第一浮动栅晶体管与该第二浮动栅晶体管利用中电压元件工艺所制造，且该第二选择晶体管利用低电压元件工艺所制造。
4.如权利要求1所述的非易失性存储器胞阵列，其中该第一选择晶体管、该第一浮动栅晶体管、该第二浮动栅晶体管为p型晶体管，且该第二选择晶体管为n型晶体管。
5.如权利要求4所述的非易失性存储器胞阵列，其中于编程动作时，该编程源极线接收第一电压，该第一编程字线接收接地电压，该第一编程位线接收该接地电压，该读取源极线接收该接地电压，该第一读取字线接收该接地电压，该第一读取位线接收该接地电压，该第一非易失性存储器胞被编程为第一存储状态。
6.如权利要求5所述的非易失性存储器胞阵列，其中该第一电压的范围在5.0V～12V之间。
7.如权利要求5所述的非易失性存储器胞阵列，其中于读取动作时，该编程源极线接收第二电压，该第一编程字线接收该第二电压，该第一编程位线接收该第二电压，该读取源极线接收该第二电压，该第一读取字线接收该第二电压，该第一读取位线接收接地电压，该第一非易失性存储器胞产生读取电流；该第二电压小于该第一电压；当该读取电流大于参考电流时，该第一非易失性存储器胞为第一存储状态；以及，当该读取电流小于该参考电流时，该第一非易失性存储器胞为第二存储状态。
8.如权利要求7所述的非易失性存储器胞阵列，其中该第二电压的范围在0.7V～2.0V之间。
9.如权利要求1所述的非易失性存储器胞阵列，还包括第二非易失性存储器胞，包括：
第三选择晶体管，该第三选择晶体管的第一源/漏极连接至该编程源极线，以及该第三选择晶体管的栅极连接至该第一编程字线；
第三浮动栅晶体管，该第三浮动栅极的第一源/漏极连接至该第三选择晶体管的第二源/漏极，以及该第三浮动栅极的第二源/漏极连接至第二编程位线；
第四浮动栅晶体管，该第四浮动栅晶体管的第一源/漏极连接至该读取源极线，且该第四浮动栅晶体管的浮动栅极连接至该第三浮动栅晶体管的浮动栅极；以及
第四选择晶体管，该第四选择晶体管的第一源/漏极连接至该第四浮动栅晶体管的第二源/漏极，该第四选择晶体管的栅极连接至该第一读取字线，以及该第四选择晶体管的第二源/漏极连接至第二读取位线。
10.如权利要求1所述的非易失性存储器胞阵列，还包括第二非易失性存储器胞，包括：
第三选择晶体管，该第三选择晶体管的第一源/漏极连接至该编程源极线，以及该第三选择晶体管的栅极连接至第二编程字线；
第三浮动栅晶体管，该第三浮动栅极的第一源/漏极连接至该第三选择晶体管的第二源/漏极，以及该第三浮动栅极的第二源/漏极连接至该第一编程位线；
第四浮动栅晶体管，该第四浮动栅晶体管的第一源/漏极连接至该读取源极线，且该第四浮动栅晶体管的浮动栅极连接至该第三浮动栅晶体管的浮动栅极；以及
第四选择晶体管，该第四选择晶体管的第一源/漏极连接至该第四浮动栅晶体管的第二源/漏极，该第四选择晶体管的栅极连接至第二读取字线，以及该第四选择晶体管的第二源/漏极连接至该第一读取位线。
11.如权利要求1所述的非易失性存储器胞阵列，其中该第一非易失性存储器胞，包括：
一半导体基板，具有N型井区与P型井区；
第一栅极结构与第二栅极结构，形成于该N型井区上，且该第一栅极结构连接至该第一编程字线；
第一p型掺杂区，形成于该N型井区中，该第一p型掺杂区位于该第一栅极结构的第一侧，且该第一p型掺杂区连接至该编程源极线；
第二p型掺杂区，形成于该N型井区中，且该第二p型掺杂区位于该第一栅极结构的第二侧与该第二栅极结构的第一侧之间；
第三p型掺杂区，形成于该N型井区中，该第三p型掺杂区位于该第二栅极结构的第二侧，且该第三p型掺杂区连接至该第一编程位线；
第四p型掺杂区，形成于该N型井区中，该第四p型掺杂区位于该第二栅极结构的该第一侧，该第四p型掺杂区连接至该读取源极线，且该第四p型掺杂区未接触于该第二p型掺杂区；
第五p型掺杂区，形成于该N型井区中，该第五p型掺杂区位于该第二栅极结构的该第二侧，且该第五p型掺杂区未接触于该第三p型掺杂区；
第三栅极结构，形成于该P型井区上，且该第三栅极结构连接至该第一读取字线；
第一n型掺杂区，形成于该P型井区中，该第一n型掺杂区位于该第三栅极结构的第一侧；
第二n型掺杂区，形成于该P型井区中，该第二n型掺杂区位于该第三栅极结构的第二侧，且该二n型掺杂区连接至该第一读取位线；以及
金属层，连接至该第五p型掺杂区与该第一n型掺杂区；
其中，该第一栅极结构、该第一p型掺杂区与该第二p型掺杂区形成该第一选择晶体管；该第二栅极结构、该第二p型掺杂区与该第三p型掺杂区形成该第一浮动栅晶体管；该第二栅极结构、该第四p型掺杂区与该第五p型掺杂区形成该第二浮动栅晶体管；以及，该第三栅极结构、该第一n型掺杂区与该第二n型掺杂区形成该第二选择晶体管。
12.如权利要求11所述的非易失性存储器胞阵列，其中该第一栅极结构包括第一栅极氧化层与第一多晶硅栅极层，该第二栅极结构包括第二栅极氧化层与第二多晶硅栅极层，该第三栅极结构包括第三栅极氧化层与第三多晶硅栅极层，该第一栅极氧化层与该第二栅极氧化层接触该N型井区，该第三栅极氧化层接触于该P型井区，该第一多晶硅栅极层覆盖于该第一栅极氧化层，该第二多晶硅栅极层覆盖于该第二栅极氧化层，该第三多晶硅栅极层覆盖于该第三栅极氧化层，该第一多晶硅栅极层连接至该第一编程字线，该第三多晶硅栅极层连接至该第一读取字线。
13.如权利要求12所述的非易失性存储器胞阵列，其中该第一栅极氧化层的厚度大于该第三栅极氧化层的厚度，且该第二栅极氧化层的厚度大于该第三栅极氧化层的厚度。
14.如权利要求11所述的非易失性存储器胞阵列，还包括遮蔽金属硅化层完全覆盖该第二栅极结构。
15.如权利要求11所述的非易失性存储器胞阵列，其中该第一浮动栅晶体管的作用区面积异于该第二浮动栅晶体管的作用区面积。
16.如权利要求15所述的非易失性存储器胞阵列，其中该第一浮动栅晶体管的该作用区面积大于该第二浮动栅晶体管的该作用区面积。
17.如权利要求15所述的非易失性存储器胞阵列，其中该第一浮动栅晶体管的该作用区面积小于该第二浮动栅晶体管的该作用区面积。
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