DE10123514B4

DE10123514B4 - Halbleiter-Speicherbaustein

Info

Publication number: DE10123514B4
Application number: DE10123514A
Authority: DE
Inventors: Koji Nii; Atsushi Miyanishi
Original assignee: Mitsubishi Electric Corp
Current assignee: Renesas Electronics Corp
Priority date: 2000-05-16
Filing date: 2001-05-15
Publication date: 2005-07-28
Anticipated expiration: 2021-05-16
Also published as: US20010043487A1; US6347062B2; DE10123514A1; JP2002043441A; KR100419687B1; US20020064080A1; US6535453B2; KR20010106233A; JP4885365B2

Abstract

Halbleiter-Speicherbaustein, der Folgendes aufweist:
eine erste Wortleitung (WL0) und eine zweite Wortleitung (WL1);
eine erste Bitleitung (BL00) positiver Phase und eine zweite Bitleitung (BL10) positiver Phase;
eine erste Bitleitung (BL01) negativer Phase und eine zweite Bitleitung (BL11) negativer Phase;
einen ersten CMOS-Inverter, der einen ersten N-Kanal-MOS-Transistor (N1),
einen ersten P-Kanal-MOS-Transistor (P1) sowie Ein- und Ausgänge hat;
einen zweiten CMOS-Inverter, der einen zweiten N-Kanal-MOS-Transistor (N2),
einen zweiten P-Kanal-MOS-Transistor (P2) sowie Ein- und Ausgänge hat, wobei der Eingang des zweiten CMOS-Inverters mit dem Ausgang des ersten CMOS-Inverters als ein erster Speicherknoten (MA) verbunden ist und der Ausgang des zweiten CMOS-Inverters mit dem Eingang des ersten CMOS-Inverters als ein zweiter Speicherknoten (MB) verbunden ist;
einen dritten N-Kanal-MOS-Transistor (N3), der ein mit der ersten Wortleitung (WL0) verbundenes Gate, einen mit der ersten Bitleitung (BL00) positiver Phase verbundenen Drain und eine mit dem ersten Speicherknoten (MA) verbundene...

Description

Die Erfindung betrifft einen Halbleiter-Speicherbaustein gemäß dem Oberbegriff des Patentanspruch 1. Ein solcher Halbleiter-Speicherbaustein ist aus der US 5 325 338 A bekannt. Insbesondere betrifft die Erfindung einen Strukturentwurf einer Multiport-SRAM-Zelle (SRAM = statischer Direktzugriffsspeicher) mit CMOS-Struktur.
Seit einigen Jahren gibt es einen steigenden Bedarf für die Hochgeschwindigkeitsbearbeitung elektronischer Bausteine in Verbindung mit einer Verringerung von Gewicht und Größe dieser Bausteine. Die Anbringung von Mikrocomputern an diesen elektronischen Bausteinen ist nunmehr zwingend. Es ist ferner wichtig, an diesen Mikrocomputern Hochgeschwindigkeits-Verarbeitungsspeicher mit großer Kapazität anzubringen. In Verbindung mit der raschen Ausbreitung von hochleistungsfähigen Personalcomputern gibt es auch eine zunehmende Nachfrage nach Cache-Speichern mit großer Kapazität. Anders ausgedrückt müssen RAMs, die von der CPU zur Ausführung von Steuerungsprogrammen verwendet werden, große Kapazität mit Hochgeschwindigkeitsverarbeitung kombinieren.
Als ein RAM werden im allgemeinen DRAM (dynamischer RAM) und SRAM verwendet. Insbesondere werden SRAMs im allgemeinen für Cache-Speicher und dergleichen verwendet, die Hochgeschwindigkeitsverarbeitung verlangen. Es ist bekannt, daß der SRAM eine Speicherzelle vom Hochwiderstands-Lasttyp und eine Speicherzelle vom CMOS-Typ hat. Der Hochwiderstands-Lasttyp besteht aus vier Transistoren und zwei Hochwiderstandselementen. Der CMOS-Typ besteht aus sechs Transistoren. Wegen des sehr kleinen Kriechstroms bei der Datenspeicherung hat der SRAM vom CMOS-Typ hohe Zuverlässigkeit und wird derzeit als Haupt-SRAM verwendet.
Im allgemeinen bedeutet eine Flächenverringerung der Speicherzelle nicht nur eine Verringerung der Größe der Speicherzellenmatrix, sondern auch die Realisierung der Hochgeschwindigkeitsverarbeitung. Um einen Betrieb des SRAM mit höherer Geschwindigkeit als in der Vergangenheit zu erreichen, wurden bisher verschiedene Strukturentwurfsvorschläge gemacht.

Bei dem Halbleiter-Speicherbaustein nach der offengelegten JP-Patentanmeldung 10-178110 sind beispielsweise P-Muldenbereiche und ein N-Muldenbereich, die mit Invertern ausgebildet sind, die eine Speicherzelle bilden, so angeordnet, daß ihre Begrenzungslinien parallel mit Bitleitungen sind. Auf der Basis dieser Anordnung sind Diffusionsbereiche innerhalb der P-Muldenbereiche und des N-Muldenbereichs und ein Verzweigungsbereich aus zwei Invertern in einfacher Gestalt ohne Krümmung ausgebildet. Infolgedessen ist die Zellenfläche verringert.

Die 21 und 22 sind Strukturentwurfsbilder des Halbleiter-Speicherbausteins, der in der offengelegten JP-Patentanmeldung 10-178110 angegeben ist. 21 zeigt Diffusionsbereiche, die auf der Oberfläche eines Halbleitersubstrats gebildet sind, eine polykristalline Siliziumschicht, die auf den Diffusionsbereichen gebildet ist, und eine Erdung mit einer ersten Metallverdrahtungsschicht. 22 zeigt eine obere Erdung, die eine zweite und eine dritte Metallver drahtungsschicht aufweist, die auf der oberen Schicht gebildet sind.

Wie 21 zeigt, ist in der Mitte der Speicherzelle der N-Muldenbereich angeordnet, in dem P-Kanal-MOS-Transistoren P101 und P102 gebildet sind. Auf beiden Seiten dieses N-Muldenbereichs sind P-Muldenbereiche ausgebildet, in denen N-Kanal-MOS-Transistoren N101 und N102 bzw. N102 und N104 gebildet sind.

Die P-Kanal-MOS-Transistoren P101 und P102 und die N-Kanal-MOS-Transistoren N101 und N102 sind gegenseitig kreuzweise miteinander verbunden, um einen CMOS-Inverter, d. h. ein Flipflop, zu bilden. Die N-Kanal-MOS-Transistoren N103 und N104 entsprechen einem Zugriffsgate (einem Transfergate).

Wie 22 zeigt, sind Bitleitungen BL und /BL separat als zweite Metallverdrahtungsschichten gebildet. Die Bitleitungen BL und /BL sind mit einem Ende von Halbleiteranschlüssen der Zugriffsgate-MOS-Transistoren N103 bzw. N104 der unteren Schicht verbunden. Eine Energieversorgungsleitung Vdd ist als eine zweite Metallverdrahtungsschicht in der Mitte zwischen den Bitleitungen BL und /BL parallel mit diesen Bitleitungen gebildet. Die Energieversorgungsleitung Vdd ist mit einem der Halbleiteranschlüsse der P-Kanal-MOS-Transistoren P101 und P102 der unteren Schicht verbunden. Eine Wortleitung WL ist als eine dritte Metallverdrahtungsschicht in einer mit den Bitleitungen BL und /BL orthogonalen Richtung gebildet. Die Wortleitung WL ist mit Gateelektroden der N-Kanal-MOS-Transistoren N103 und N104 der unteren Schicht verbunden. Zwei Erdungsleitungen GND sind als dritte Metallverdrahtungsschichten auf beiden Seiten der Wortleitung WL parallel mit dieser Wortleitung gebildet.

Als Ergebnis der Bildung der Speicherzelle nach diesem Strukturentwurf können ein N-Diffusionsbereich innerhalb des P-Muldenbereichs, in dem die MOS-Transistoren N101 und N103 gebildet sind, und ein N-Diffusionsbereich, in dem die MOS-Transistoren N102 und N104 gebildet sind, linear parallel mit den Bitleitungen BL und /BL gebildet werden. Dieser Aufbau kann die Herstellung eines unnötigen Bereichs verhindern.

Die Länge der Zelle in einer Querrichtung, d. h. die Länge der Wortleitung WL, ist größer als die Länge der Zelle in einer Längsrichtung, d. h. die Länge der Bitleitungen BL und /BL. Es wird daher einfach, einen Strukturentwurf eines mit den Bitleitungen BL und /BL verbundenen Leseverstärkers vorzusehen. Gleichzeitig kann die Anzahl Zellen, die mit einer Wortleitung zu verbinden sind, verringert werden. Infolgedessen ist es möglich, einen Zellstrom, der während des Lesevorgangs fließt, zu verringern. Anders ausgedrückt ist es möglich, den Energieverbrauch zu verringern.

Die oben beschriebene SRAM-Speicherzelle ist ein Beispiel für einen Einport-SRAM. In den letzten Jahren ist eine Multiprozessortechnik als eine Möglichkeit zur Erzielung einer Hochgeschwindigkeitsverarbeitung von Rechnern eingeführt worden. Auf der Basis dieser Technik ist es erforderlich, dass sich eine Vielzahl von CPUS einen Speicherbereich teilen. Bei diesem Aspekt sind verschiedene Strukturentwürfe für einen Multiport-SRAM vorgeschlagen worden, die es möglich machen, von zwei Ports der einen Speicherzelle Zugriff auf CPU zu haben.

Bei der Speicherzelle nach der offengelegten JP-Patentanmeldung 07-7089 wird beispielsweise eine Multiport-SRAM-Konstruktion realisiert, indem ein zweiter Port symmetrisch mit einem ersten Port auf derselben Schicht angeordnet wird und die beiden Ports gleichzeitig ausgebildet werden. 23 zeigt den Strukturentwurf der Speicherzelle nach der offengelegten JP-Patentanmeldung 07-7089.

Wie 23 zeigt, sind P-Kanal-MOS-Transistoren P201 und P202 und N-Kanal-MOS-Transistoren N201', N202', N201'' und N202'' gegenseitig überkreuz miteinander verbunden, um einen CMOS-Inverter, d. h. ein Flipflop, zu bilden. N-Kanal-MOS-Transistoren NA, NB, NA2 und NB2 entsprechen Zugriffsgates (Transfergates).

Anders ausgedrückt ermöglichen es die N-Kanal-MOS-Transistoren NA und NB, daß ein Zugriff von dem einen Gate über eine Wortleitung WL1 erfolgt, und die N-Kanal-MOS-Transistoren NA2 und NB2 ermöglichen es, daß ein Zugriff von dem anderen Gate über eine Wortleitung WL2 erfolgt.

Herkömmliche Speicherzellen weisen den Nachteil auf, daß der Verdrahtungsaufwand für die Bitleitungen groß ist und die Verzögerung zunimmt, da die Speicherzelle in Richtung der Bitleitungen eine größere Länge hat. Der Halbleiter-Speicherbaustein, der in der offengelegten JP-Patentanmeldung 10-178110 angegeben ist, löst dieses Problem für Einport-SRAM.

Dieser Halbleiter-Speicherbaustein löst jedoch nicht das angegebene Problem für einen Multiport-SRAM, der im allgemeinen zwei Gruppen von Zugriffsgates und einen MOS-Treibertransistor hat. Die Speicherzelle nach der offengelegten JP-Patentanmeldung 07-7089 zeigt einen Strukturentwurf einer Multiport-SRAM-Zelle. Dadurch erhält man jedoch den Strukturentwurf, um das Hinzufügen eines zweiten Ports zu vereinfachen, ohne in dem Strukturentwurf der Einport-SRAM-Zelle eine große Änderung zu bewirken. Es geht hierbei nicht um das Ziel, die Multiport-SRAM-Zelle in Richtung der Bitleitungen zu verkleinern.

Aus der Druckschrift US 5 325 338 A ist ein Speicherbaustein für eine Farbtabelle in einem Anzeigensystem bekannt. Bei diesem Speicherbaustein handelt es sich um eine Zweiport-SRAM-Einrichtung, bei der ein zusätzlicher Leseport vorgesehen ist, auf den asynchron zu dem anderen Port zugegriffen werden kann. Das genaue Design gemäß diesem Stand der Technik zielt aber nicht speziell darauf, die räumlichen Dimensionen des Speicherbausteins zu verringern.

Es ist daher Aufgabe der Erfindung, bei einem Halbleiter-Speicherbaustein der eingangs genannten Art ein kompakteres Design und insbesondere eine Größenreduktion in Richtung der Bitleitungen zu ermöglichen. Diese Aufgabe wird durch den Gegenstand der unabhängigen Ansprüche 1 bzw. 10 gelöst. Dabei werden die Diffusionsbereiche der Transistoren in den P-Muldenbereich jeweils als gemeinsame Diffusionsbereiche ausgebildet. Es ist somit möglich, einen Strukturentwurf vorzusehen, der kürzere Bitleitungen erfordert. Somit ist es weiterhin möglich, die Größe der n⁺-Diffusionsbereiche zu verringern.

Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Weiterhin sind in vorteilhafter Weiterbildung der Lösung gemäß Anspruch 1 der erste und der zweite P-Muldenbereich auf beiden Seiten des N-Muldenbereichs gebildet. Es ist somit möglich, die Distanzen der Verdrahtungsverbindung zwischen den N-Kanal-MOS-Transistoren, die in dem ersten bzw. dem zweiten P-Muldenbereich gebildet sind, und den P-Kanal-MOS-Transistoren, die in dem N-Muldenbereich gebildet sind, zu vergleichmäßigen.

Weiterhin verlaufen die erste Bitleitung mit positiver Phase, die erste Bitleitung mit negativer Phase, die zweite Bitleitung mit positiver Phase und die zweite Bitleitung mit negativer Phase parallel zu Grenzlinien zwischen dem ersten bzw. dem zweiten P-Muldenbereich und dem N-Muldenbereich. Es ist daher möglich, einen Strukturentwurf vorzusehen, bei dem jede Bitleitung mit einer kürzesten Länge gebildet ist, indem eine Längenverminderung jeder Wortleitung berücksichtigt wird.

Weiterhin sind die Grenzlinien zwischen dem ersten und dem zweiten P-Muldenbereich und dem N-Muldenbereich senkrecht zu der Richtung, in der die erste und die zweite Wortleitung verlaufen. Somit kann ein Strukturentwurf vorgesehen werden, bei dem jede Wortleitung mit einer kürzesten Länge gebildet ist, indem vorrangig eine Verringerung der Länge jeder Bitleitung in Betracht gezogen wird.

Weiterhin sind der erste P-Kanal-MOS-Transistor und der erste, dritte und vierte N-Kanal-MOS-Transistor so gebildet, daß jeweilige Gatebereiche mit der Erstreckungsrichtung der ersten Wortleitung parallel und auf derselben Geraden positioniert sind, und der zweite P-Kanal-MOS-Transistor und der zweite, fünfte und sechste N-Kanal-MOS-Transistor sind so gebildet, daß jeweilige Gatebereiche mit der Erstreckungsrichtung der zweiten Wortleitung parallel und auf derselben Geraden positioniert sind. Somit ist es möglich, Leiter für die Verbindungen zwischen den Gates in Gestalt einer Geraden auszubilden. Da ferner der zweite P-Kanal-MOS-Transistor und die Gatebereiche des zweiten, fünften und sechsten N-Kanal-MOS-Transistors auf derselben Geraden positioniert sind, können die Leiter für die Verbindungen zwischen den Gates in Gestalt einer Geraden ausgebildet sein.

Der dritte und fünfte N-Kanal-MOS-Transistor sind weiterhin auf solche Weise gebildet, daß jeweilige Source-Diffusionsbe reiche und Drain-Diffusionsbereiche auf derselben Geraden liegen, und sie sind außerdem parallel mit den Erstreckungsrichtungen der ersten und der zweiten Bitleitung positiver Phase angeordnet. Außerdem sind der vierte und der sechste N-Kanal-MOS-Transistor auf solche Weise gebildet, daß jeweilige Source-Diffusionsbereiche und Drain-Diffusionsbereiche auf derselben Geraden positioniert sind, und sie sind ferner parallel mit den Erstreckungsrichtungen der ersten und der zweiten Bitleitung negativer Phase angeordnet.

Der Drain-Diffusionsbereich des ersten N-Kanal-MOS-Transistors und die Drain-Diffusionsbereiche des dritten und des fünften N-Kanal-MOS-Transistors sind miteinander durch eine erste Metallverdrahtungsschicht der oberen Schicht über Kontaktlöcher verbunden, und ein Drain-Diffusionsbereich des zweiten N-Kanal-MOS-Transistors und Drain-Diffusionsbereiche des vierten und des sechsten N-Kanal-MOS-Transistors sind miteinander durch eine zweite Metallverdrahtungsschicht der oberen Schicht über Kontaktlöcher verbunden. Somit ist es möglich, die erste und die zweite Metallverdrahtungsschicht in Gestalt einer Geraden entsprechend den Positionen der Drain-Diffusionsbereiche auszubilden.

Die Erstreckungsrichtung der ersten und der zweiten Metallverdrahtungsschicht ist ferner mit der Erstreckungsrichtung der ersten und der zweiten Wortleitung parallel. Es ist daher möglich, die Länge der Metallverdrahtungsschichten wie die Wortleitungen zu optimieren.

Die Erstreckungsrichtungen der ersten und der zweiten Bitleitung positiver Phase, der ersten und der zweiten Bitleitung negativer Phase und der Erdleitung sind zu der ersten und der zweiten Wortleitung senkrecht. Es ist dadurch möglich, die jeweilige Länge dieser Leitungen zu minimieren.

Die Drain-Diffusionsbereiche des ersten, dritten und fünften N-Kanal-MOS-Transistors sind in einem gemeinsamen ersten n⁺-Diffusionsbereich gebildet, und die Drain-Diffusionsbereiche des zweiten, vierten und sechsten N-Kanal-MOS-Transistors sind in einem gemeinsamen zweiten n⁺-Diffusionsbereich gebildet. Somit ist es möglich, die Metallverdrahtungsschichten zwischen diesen Drain-Diffusionsbereichen wegzulassen.

Der erste n⁺-Diffusionsbereich und ein Drain-Diffusionsbereich des ersten P-Kanal-MOS-Transistors sind ferner miteinander durch eine erste Metallverdrahtungsschicht der oberen Schicht über Kontaktlöcher verbunden, und der zweite n⁺-Diffusionsbereich und ein Drain-Diffusionsbereich des zweiten P-Kanal-MOS-Transistors sind miteinander durch eine zweite Metallverdrahtungsschicht der oberen Schicht über Kontaktlöcher verbunden. Dadurch ist es möglich, die Metallverdrahtungsschichten in Form einer Geraden entsprechend den Positionen der Drain-Diffusionsbereiche und der n⁺-Diffusionsbereiche auszubilden.

Der Halbleiter-Speicherbaustein gemäß der Lösung nach Anspruch 10 weist vorteilhafterweise folgendes auf: eine dritte Wortleitung, eine erste Bitleitung positiver Phase und eine zweite Bitleitung negativer Phase; einen siebten N-Kanal-MOS-Transistor, der ein mit dem zweiten Speicherknoten verbundenes Gate hat; und einen achten N-Kanal-MOS-Transistor, der ein mit der dritten Wortleitung verbundenes Gate, einen mit der zweiten Bitleitung negativer Phase verbundenen Drain und eine mit einem Drain des siebten N-Kanal-MOS-Transistors verbundene Source hat. Der siebte und der achte N-Kanal-MOS-Transistor sind in dem ersten P-Muldenbereich gebildet.

Die zweite und die dritte Wortleitung sind ferner als eine gemeinsame Wortleitung ausgebildet.

Der erste und der zweite P-Muldenbereich sind an beiden Seiten des N-Muldenbereichs ausgebildet.

Die jeweiligen Erstreckungsrichtungen der ersten Bitleitung positiver Phase, der ersten Bitleitung negativer Phase und der zweiten Bitleitung positiver Phase sind parallel mit einer Begrenzungslinie zwischen dem ersten und dem zweiten P-Muldenbereich und dem N-Muldenbereich.

Weiter ist eine Begrenzungslinie zwischen dem ersten und dem zweiten P-Muldenbereich und dem N-Muldenbereich orthogonal zu den jeweiligen Erstreckungsrichtungen der ersten und der zweiten Wortleitung.

Außerdem sind der erste P-Kanal-MOS-Transistor und der erste, vierte und sechste N-Kanal-MOS-Transistor so ausgebildet, daß ihre jeweiligen Gatezonen auf derselben Geraden positioniert sind, und sie sind außerdem parallel zu der Erstreckungsrichtung der ersten Wortleitung angeordnet. Ferner sind der zweite P-Kanal-MOS-Transistor und der zweite, dritte und fünfte N-Kanal-MOS-Transistor so ausgebildet, daß ihre jeweiligen Gatezonen auf derselben Geraden positioniert sind, und sie sind außerdem parallel zu der Erstreckungsrichtung der zweiten Wortleitung angeordnet.

Der erste und der dritte N-Kanal-MOS-Transistor sind so ausgebildet, daß ein Drain-Diffusionsbereich des ersten N-Kanal- MOS-Transistors und ein Source-Diffusionsbereich des dritten N-Kanal-MOS-Transistors auf derselben Geraden positioniert und ferner parallel mit der Erstreckungsrichtung der ersten Bitleitung positiver Phase angeordnet sind. Der zweite und der vierte N-Kanal-MOS-Transistor sind so ausgebildet, da ein Drain-Diffusionsbereich des zweiten N-Kanal-MOS-Transistors und ein Source-Diffusionsbereich des vierten N-Kanal-MOS-Transistors auf derselben Geraden positioniert und ferner parallel mit der Erstreckungsrichtung der ersten Bitleitung negativer Phase angeordnet sind. Ferner sind der fünfte und sechste N-Kanal-MOS-Transistor so ausgebildet, daß ein Drain-Diffusionsbereich des fünften N-Kanal-MOS-Transistors und ein Source-Diffusionsbereich des sechsten N-Kanal-MOS-Transistors auf derselben Geraden positioniert und außerdem parallel mit der Erstreckungsrichtung der zweiten Bitleitung positiver Phase angeordnet sind.

Weiterhin sind die jeweiligen Gatebereiche des zweiten P-Kanal-MOS-Transistors sowie des zweiten und des fünften N-Kanal-MOS-Transistors durch eine gemeinsame Polysiliziumverdrahtung mit Geradlinienform verbunden.

Die Erstreckungsrichtungen der ersten und der zweiten Bitleitungen positiver Phase, der ersten Bitleitung negativer Phase, einer Energieversorgungsleitung und einer Erdleitung sind zu der ersten und der zweiten Wortleitung senkrecht.

Der erste P-Kanal-MOS-Transistor und der erste, vierte, sechste und siebte N-Kanal-MOS-Transistor sind so ausgebildet, daß ihre jeweiligen Gatebereiche parallel mit der Erstreckungsrichtung der ersten Wortleitung sind, und sind außerdem auf derselben Geraden positioniert. Ferner sind der zweite P-Kanal-MOS-Transistor und der zweite, dritte, fünfte und achte N-Kanal-MOS-Transistor so ausgebildet, daß ihre jeweiligen Gatebereiche parallel mit der Erstreckungsrichtung der zweiten Wortleitung sind, und sind außerdem auf derselben Geraden positioniert.

Der erste und der dritte N-Kanal-MOS-Transistor sind so ausgebildet, daß ein Drain-Diffusionsbereich des ersten N-Kanal-MOS-Transistors und ein Source-Diffusionsbereich des dritten N-Kanal-MOS-Transistors parallel mit der Erstreckungsrichtung der ersten Bitleitung positiver Phase sind, und sind ferner auf derselben Geraden positioniert. Ferner sind der zweite und der vierte N-Kanal-MOS-Transistor so ausgebildet, daß ein Drain-Diffusionsbereich des zweiten N-Kanal-MOS-Transistors und ein Source-Diffusionsbereich des vierten N-Kanal-MOS-Transistors mit der Erstreckungsrichtung der ersten Bitleitung negativer Phase parallel sind, und sind außerdem auf derselben Geraden positioniert. Weiterhin sind der fünfte und der sechste N-Kanal-MOS-Transistor so ausgebildet, daß ein Drain-Diffusionsbereich des fünften N-Kanal-MOS-Transistors und ein Source-Diffusionsbereich des sechsten N-Kanal-MOS-Transistors mit der Erstreckungsrichtung der zweiten Bitleitung positiver Phase parallel sind, und sind außerdem auf derselben Geraden positioniert. Der siebte und der achte N-Kanal-MOS-Transistor sind ferner so ausgebildet, daß ein Drain-Diffusionsbereich des siebten N-Kanal-MOS-Transistors und ein Source-Diffusionsbereich des achten N-Kanal-MOS-Transistors mit der Erstreckungsrichtung der zweiten Bitleitung negativer Phase parallel sind, und sind ferner auf derselben Geraden positioniert.

Ein Drain-Diffusionsbereich des ersten N-Kanal-MOS-Transistors und ein Source-Diffusionsbereich des dritten N-Kanal-MOS-Transistors sind in einem gemeinsamen ersten n⁺-Diffusionsbereich gebildet. Ein Drain-Diffusionsbereich des zweiten N-Kanal-MOS-Transistors und ein Source-Diffusionsbereich des vierten N-Kanal-MOS-Transistors sind in einem gemeinsamen n⁺-Diffusionsbereich gebildet. Ein Drain-Diffusionsbereich des fünften N-Kanal-MOS-Transistors und ein Source-Diffusionsbereich des sechsten N-Kanal-MOS-Transistors sind in einem gemeinsamen dritten n⁺-Diffusionsbereich gebildet. Ein Drain-Diffusionsbereich des siebten N-Kanal-MOS-Transistors und ein Source-Diffusionsbereich des achten N-Kanal-MOS-Transistors sind in einem gemeinsamen vierten n⁺-Diffusionsbereich gebildet.

Die jeweiligen Gate-Bereiche des zweiten P-Kanal-MOS-Transistors und des zweiten und fünften N-Kanal-MOS-Transistors sind durch eine gemeinsame erste Polysiliziumverdrahtung in Form einer Geraden miteinander verbunden. Ferner sind die jeweiligen Gate-Bereiche des ersten P-Kanal-MOS-Transistors und des ersten und siebten N-Kanal-MOS-Transistors durch eine gemeinsame zweite Polysiliziumverdrahtung in Form einer Geraden miteinander verbunden.

Die Erfindung wird nachstehend auch hinsichtlich weiterer Merkmale und Vorteile anhand der Beschreibung von Ausführungsbeispielen unter Bezugnahme auf die beiliegenden Zeichnungen näher erläutert. Die Zeichnungen zeigen in:
1 ein Schaltbild einer Ersatzschaltung einer ersten Ausführungsform des Halbleiter-Speicherbausteins der Erfindung;
2 ein Schema eines Beispiels des Strukturentwurfs einer Speicherzelle des Halbleiter-Speicherbausteins gemäß der ersten Ausführungsform;
3 ein Schema eines anderen Beispiels des Strukturentwurfs der Speicherzelle des Halbleiter-Speicherbausteins gemäß der ersten Ausführungsform;
4 ein Schema noch eines weiteren Beispiels des Strukturentwurfs der Speicherzelle des Halbleiter-Speicherbausteins gemäß der ersten Ausführungsform;
5 ein Schema noch eines anderen Beispiels des Strukturentwurfs der Speicherzelle des Halbleiter-Speicherbausteins gemäß der ersten Ausführungsform;
6 eine Erläuterung verschiedener Symbole wie beispielsweise eines Kontaktlochs, einer Durchkontaktierung usw.;
7 ein Schema eines Beispiels des Strukturentwurfs der Speicherzelle eines Halbleiter-Speicherbausteins gemäß einer zweiten Ausführungsform der Erfindung;
8 ein Schaltbild einer Ersatzschaltung einer dritten Ausführungsform des Halbleiter-Speicherbausteins;
9 ein Schema eines Beispiels des Strukturentwurfs einer Speicherzelle des Halbleiter-Speicherbausteins gemäß der dritten Ausführungsform;
10 ein Schema eines anderen Beispiels des Strukturentwurfs einer Speicherzelle des Halbleiter-Speicherbausteins gemäß der dritten Ausführungsform;
11 ein Schema noch eines anderen Beispiels des Strukturentwurfs einer Speicherzelle des Halbleiter-Speicherbausteins gemäß der dritten Ausführungsform;
12 ein Schema eines anderen Beispiels des Strukturentwurfs einer Speicherzelle des Halbleiter-Speicherbausteins gemäß der dritten Ausführungsform;
13 ein Schaltbild einer Ersatzschaltung einer vierten Ausführungsform des Halbleiter-Speicherbausteins;
14 ein Schema eines Beispiels des Strukturentwurfs einer Speicherzelle des Halbleiter-Speicherbausteins gemäß der vierten Ausführungsform;
15 ein Schema eines anderen Beispiels des Strukturentwurfs einer Speicherzelle des Halbleiter-Speicherbausteins gemäß der vierten Ausführungsform;
16 ein Schema eines anderen Beispiels des Strukturentwurfs einer Speicherzelle des Halbleiter-Speicherbausteins gemäß der vierten Ausführungsform;
17 ein Schema noch eines anderen Beispiels des Strukturentwurfs einer Speicherzelle des Halbleiter-Speicherbausteins gemäß der vierten Ausführungsform;
18 ein Schaltbild einer Ersatzschaltung einer fünften Ausführungsform eines Halbleiter-Speicherbausteins;
19 ein Schema eines Beispiels des Strukturentwurfs einer Speicherzelle des Halbleiter-Speicherbausteins gemäß der fünften Ausführungsform;
20 ein Schema eines weiteren Beispiels des Strukturentwurfs einer Speicherzelle des Halbleiter-Speicherbausteins gemäß der fünften Ausführungsform;
21 ein Schema eines Strukturentwurfs eines Diffusionsbereichs, der auf der Oberfläche eines Halbleitersubstrats gebildet ist, einer polykristallinen Siliziumschicht, die auf den Diffusionsbereichen gebildet ist, und einer Erdung mit einer ersten Metallverdrahtungsschicht, gemäß einem herkömmlichen Halbleiter-Speicherbaustein;
22 ein Schema eines Strukturentwurfs, wobei eine obere Erdung mit einer zweiten und einer dritten Metallverdrahtungsschicht gezeigt ist, die auf der oberen Schicht gebildet sind, entsprechend dem herkömmlichen Halbleiter-Speicherbaustein; und
23 ein Strukturentwurfsschema, das eine herkömmliche Speicherzelle zeigt.
Bevorzugte Ausführungsformen der Erfindung werden nachstehend unter Bezugnahme auf die Zeichnungen beschrieben. Die folgenden Ausführungsbeispiele schränken die Erfindung nicht ein.
Es wird nun ein Halbleiter-Speicherbaustein einer ersten Ausführungsform beschrieben. 1 ist ein Ersatzschaltbild der ersten Ausführungsform des Halbleiter-Speicherbausteins. Ein P-Kanal-MOS-Transistor P1 und ein N-Kanal-MOS-Transistor N1 (N1') bilden einen ersten CMOS-Inverter. Ein P-Kanal-MOS-Transistor P2 und ein N-Kanal-MOS-Transistor N2 (N2') bilden einen zweiten CMOS-Inverter. Die Ein- und Ausgänge dieser CMOS-Inverter sind über Kreuz miteinander verbunden.
Anders ausgedrückt bilden diese MOS-Transistoren P1, P2, N1, N1', N2 und N2' eine Flipflopschaltung. In 1 ist es möglich, einen Schreib- und Lesevorgang in einem Logikzustand in einem Speicherknoten MA, der ein Ausgangspunkt des ersten CMOS-Inverters und ein Eingangspunkt des zweiten CMOS-Inverters ist, und in einem Speicherknoten MB durchzuführen, der ein Ausgangspunkt des zweiten CMOS-Inverters und ein Eingangspunkt des ersten CMOS-Inverters ist.
Die N-Kanal-MOS-Transistoren N3, N4, N5 und N6 wirken jeweils als Zugriffsgates. Das Gate des N-Kanal-MOS-Transistors N3 ist mit einer ersten Wortleitung WL0 verbunden, die Source ist mit dem Speicherknoten MA verbunden, und der Drain ist mit einer ersten Bitleitung BL00 positiver Phase verbunden. Das Gate des N-Kanal-MOS-Transistors N5 ist mit einer zweiten Wortleitung WL1 verbunden, die Source ist mit dem Speicherknoten MA verbunden, und der Drain ist mit einer zweiten Bitleitung BL10 positiver Phase verbunden.
Das Gate des N-Kanal-MOS-Transistors N4 ist mit einer ersten Wortleitung WL0 verbunden, die Source ist mit dem Speicherknoten MB verbunden, und der Drain ist mit einer ersten Bitleitung BL01 negativer Phase verbunden. Das Gate des N-Kanal-MOS-Transistors N6 ist mit der zweiten Wortleitung WL1 verbunden, die Source ist mit dem Speicherknoten MB verbunden, und der Drain ist mit einer zweiten Bitleitung BL11 negativer Phase verbunden.
Anders ausgedrückt ist es möglich, einen Speicherwert eines ersten Ports auszulesen, indem die erste Wortleitung WL0, die erste Bitleitung BL00 positiver Phase und die erste Bitleitung BL01 negativer Phase angesteuert werden. Es ist möglich, einen Speicherwert eines zweiten Ports auszulesen, indem die zweite Wortleitung WL1, die zweite Bitleitung BL10 positiver Phase und die zweite Bitleitung BL11 negativer Phase angesteuert werden.
Das Ersatzschaltbild selbst, das in 1 gezeigt ist, unterscheidet sich nicht von der Schaltung der herkömmlichen Zweiport-SRAM-Zelle. In dem Halbleiter-Speicherbaustein gemäß der ersten Ausführungsform gibt es jedoch eine Charakteristik hinsichtlich des Aufbaus der Speicherzelle. Die 2 bis 5 sind Strukturentwürfe der Speicherzelle des Halbleiter-Speicherbausteins der ersten Ausführungsform. 6 erläutert verschiedene Symbole wie etwa ein Kontaktloch, eine Durchkontaktierung usw., die in den 2 bis 5 enthalten sind. 2 zeigt Schichten einschließlich Muldenbereiche, die auf einem Halbleitersubstrat gebildet sind, Diffusionsbereiche, die in den Muldenbereichen gebildet sind, und eine auf der oberen Oberfläche gebildete Polysilizium-Verdrahtungsschicht.
Bei der Speicherzelle des Halbleiter-Speicherbausteins der ersten Ausführungsform sind ein erster P-Muldenbereich PW1, ein N-Muldenbereich NW und ein zweiter P-Muldenbereich PW2 in dieser Reihenfolge in ebener Richtung auf dem Halbleitersubstrat ausgebildet, wie 2 zeigt. Anders ausgedrückt sind die beiden P-Muldenbereiche PW1 und PW2 jeweils gesondert an den beiden Seiten des N-Muldenbereichs NW ausgebildet.
Dabei sind diese Muldenbereiche so ausgebildet, daß eine Begrenzungslinie zwischen dem ersten P-Muldenbereich PW1 und dem N-Muldenbereich NW (die nachstehend als erste Muldenbegrenzungslinie bezeichnet wird) und eine Begrenzungslinie zwischen dem zweiten P-Muldenbereich PW2 und dem N-Muldenbereich NW (nachstehend als eine zweite Muldenbegrenzungslinie bezeichnet) parallel miteinander sind. Zwischen dem N-Muldenbereich NW und dem ersten P-Muldenbereich PW1 sowie zwischen dem N-Muldenbereich NW und dem zweiten P-Muldenbereich PW2 gibt es jeweils einen Trennbereich, der jedoch in 2 nicht gezeigt ist.
Die in 1 gezeigten N-Kanal-MOS-Transistoren N1, N1', N3 und N5 sind in dem ersten P-Muldenbereich PW1 gebildet. Die in 1 gezeigten P-Kanal-MOS-Transistoren P1 und P2 sind in dem N-Muldenbereich NW gebildet. Ferner sind die in 1 gezeigten N-Kanal-MOS-Transistoren N2, N2', N4 und N6 in dem zweiten P-Muldenbereich PW2 gebildet.
Der Aufbau jeder der Schichten, die in den 2 bis 5 gezeigt sind, wird nacheinander erläutert. Zuerst sind in den in 2 gezeigten Schichten zwei Polysilizium-Verdrahtungsschichten PL21 und PL22 in dem ersten P-Muldenbereich PW1 gebildet und erstrecken sich in einer zu der ersten Muldenbegrenzungslinie senkrechten Richtung. Ebenso sind zwei Polysilizium-Verdrahtungsschichten PL31 und PL32 in dem zweiten P-Muldenbereich PW2 angeordnet und erstrecken sich in einer zu der zweiten Muldenbegrenzungslinie senkrechten Richtung.
Ein Einzelstück einer Polysilizium-Verdrahtungsschicht PL11 ist in dem Bereich von dem N-Muldenbereich NW zu dem ersten P-Muldenbereich PW1 in einer zu der ersten Muldenbegrenzungslinie senkrechten Richtung so ausgebildet, daß das Einzelstückende in dem ersten P-Muldenbereich PW1 positioniert ist. Wie 2 zeigt, hat das Einzelstückende eine solche Gestalt, daß zwei parallele Achsen (eine Hauptachse und eine Rückkehrachse), die das Einzelstückende der Polysilizium-Verdrahtungsschicht PL11 bilden, mit Achsen der beiden Polysilizium-Verdrahtungsschichten PL21 bzw. PL22 koinzident sind. Weiterhin ist die Hauptachse der Polysilizium-Verdrahtungsschicht PL11 mit der Polysilizium-Verdrahtungsschicht PL21 koinzident.
Das andere Ende der Polysilizium-Verdrahtungsschicht PL11 ist auf der zweiten Muldenbegrenzungslinie positioniert.
Ebenso ist ein Einzelstück einer Polysilizium-Verdrahtungsschicht PL12 in dem Bereich von dem N-Muldenbereich NW zu dem zweiten P-Muldenbereich PW2 in einer zu der zweiten Muldenbegrenzungslinie senkrechten Richtung so ausgebildet, daß das Einzelstückende in dem zweiten P-Muldenbereich PW2 positioniert ist. Wie 2 zeigt, hat das Einzelstückende eine solche Gestalt, daß zwei parallele Achsen, die das Einzelstückende der Polysilizium-Verdrahtungsschicht PL12 bilden, mit Achsen der beiden Polysilizium-Verdrahtungsschichten PL31 bzw. PL32 koinzident sind. Ferner ist die Hauptachse der Polysilizium-Verdrahtungsschicht PL12 mit der Polysilizium-Verdrahtungsschicht PL31 koinzident. Das andere Ende der Polysilizium-Verdrahtungsschicht PL12 ist auf der ersten Muldenbegrenzungslinie positioniert.
n⁺-Diffusionsbereiche FL21 und FL22 sind in dem ersten P-Muldenbereich PW1 durch Injektion einer N-Störstelle an Positionen, die die Polysilizium-Verdrahtungsschicht PL21 zwischen sich einschließen, gebildet. Somit ist ein N-Kanal-MOS-Transistor N3 gebildet, der die Polysilizium-Verdrahtungsschicht PL21 als Gateelektrode nutzt. Ferner sind n⁺-Diffusionsbereiche FL22 und FL23 an Positionen, die die Polysilizium-Verdrahtungsschicht PL22 zwischen sich einschließen, ausgebildet. Somit ist ein N-Kanal-MOS-Transistor N5 gebildet, der die Polysilizium-Verdrahtungsschicht PL22 als Gateelektrode nutzt.
Da die Polysilizium-Verdrahtungsschichten PL21 und PL22 parallel in den N-Kanal-MOS-Transistoren N3 bzw. N5 angeordnet sind, ist es insbesondere möglich, die n⁺-Diffusionsbereiche FL21 bis FL23 in einer mit der ersten Muldenbegren zungslinie parallelen Richtung und außerdem geradlinig anzuordnen. Durch diese Anordnung können die N-Kanal-MOS-Transistoren N3 und N5 den n⁺-Diffusionsbereich FL22 gemeinsam verwenden. Die gemeinsame Verwendung dieses n⁺-Diffusionsbereichs FL22 ermöglicht es, die Sources der N-Kanal-MOS-Transistoren N3 und N5 miteinander zu verbinden, und trägt außerdem dazu bei, die von den N-Kanal-MOS-Transistoren N3 und N5 eingenommene Fläche zu verringern, wie das Ersatzschaltbild von 1 zeigt.
Ferner sind n⁺-Diffusionsbereiche FL24 und FL25 in dem ersten P-Muldenbereich PW1 durch die Injektion einer N-Störstelle an Positionen, die die Hauptachse des Einzelstückendes der Polysilizium-Verdrahtungsschicht PL11 zwischen sich einschließen, ausgebildet. Dadurch ist ein N-Kanal-MOS-Transistor N1 gebildet, der die Hauptachse der Polysilizium-Verdrahtungsschicht PL11 als Gateelektrode nutzt. Ferner sind n⁺-Diffusionsbereiche FL25 und FL26 an Positionen gebildet, die die Rückkehrachse des Einzelstückendes der Polysilizium-Verdrahtungsschicht PL11 zwischen sich einschließen. Somit ist ein N-Kanal-MOS-Transistor N1' gebildet, der die Rückkehrachse der Polysilizium-Verdrahtungsschicht PL11 als Gateelektrode nutzt. Anders ausgedrückt ermöglicht es das Einzelstückende der Polysilizium-Verdrahtungsschicht PL11, die Gates der N-Kanal-MOS-Transistoren N1 und N1' miteinander zu verbinden, wie das Ersatzschaltbild von 1 zeigt.
Ebenso sind wie bei den N-Kanal-MOS-Transistoren N3 und N5 die Hauptachse und die Rückkehrachse der Polysilizium-Verdrahtungsschicht PL11 in den N-Kanal-MOS-Transistoren N1 bzw. N1' parallel angeordnet. Es ist daher möglich, die n⁺-Diffusionsbereiche FL24 bis FL26 in einer Richtung parallel mit der ersten Muldenbegrenzungslinie und außerdem in gerader Linie anzuordnen. Bei dieser Anordnung können die N-Kanal-MOS-Transistoren N1 und N1' den n⁺-Diffusionsbereich FL25 ge meinsam nutzen. Die gemeinsame Nutzung dieses n⁺-Diffusionsbereichs FL25 ermöglicht es, die Drains der N-Kanal-MOS-Transistoren N1 und N1' miteinander zu verbinden, und trägt ferner dazu bei, die von den N-Kanal-MOS-Transistoren N1 und N1' belegte Fläche zu verringern, wie das Ersatzschaltbild von 1 zeigt.
Wie 2 zeigt, sind ferner die Hauptachsen der Polysilizium-Verdrahtungsschicht PL21 und der Polysilizium-Verdrahtungsschicht PL11 auf derselben Geraden positioniert, und die Rückkehrachsen der Polysilizium-Verdrahtungsschicht PL22 und der Polysilizium-Verdrahtungsschicht PL11 sind auf derselben Geraden positioniert. Es ist dadurch möglich, die Distanz zwischen den N-Kanal-MOS-Transistoren N1 und N1' bzw. zwischen den N-Kanal-MOS-Transistoren N3 und N5 zu verringern. Infolgedessen kann eine Verkleinerung der Fläche erzielt werden, die von diesen vier N-Kanal-MOS-Transistoren in dem ersten P-Muldenbereich PW1 eingenommen wird. n⁺-Diffusionsbereiche FL31 und FL32 sind gleichermaßen in dem zweiten P-Muldenbereich PW2 durch Injektion einer N-Störstelle an Positionen gebildet, die die Polysilizium-Verdrahtungsschicht PL31 zwischen sich einschließen. Dadurch ist ein N-Kanal-MOS-Transistor N6 gebildet, der die Polysilizium-Verdrahtungsschicht PL21 als Gateelektrode nutzt. Ferner sind n⁺-Diffusionsbereiche FL32 und FL33 an Positionen gebildet, die die Polysilizium-Verdrahtungsschicht PL32 zwischen sich einschließen. Dadurch ist ein N-Kanal-MOS-Transistor N4 gebildet, der die Polysilizium-Verdrahtungsschicht PL32 als Gateelektrode nutzt.
Da die Polysilizium-Verdrahtungsschichten PL31 und PL32 ebenfalls parallel in den N-Kanal-MOS-Transistoren N4 bzw. N6 angeordnet sind, ist es möglich, die n⁺-Diffusionsbereiche FL31 bis FL33 in einer Richtung parallel mit der zweiten Muldenbegrenzungslinie und außerdem in gerader Linie anzuordnen. Bei dieser Anordnung können die N-Kanal-MOS-Transistoren N4 und N6 den n⁺-Diffusionsbereich FL32 gemeinsam nutzen. Die gemeinsame Nutzung dieses n⁺-Diffusionsbereichs FL32 ermöglicht es, die Sources der N-Kanal-MOS-Transistoren N4 und N6 miteinander zu verbinden, und trägt außerdem dazu bei, die von den N-Kanal-MOS-Transistoren N4 und N6 eingenommene Fläche zu verringern, wie die Ersatzschaltung von 1 zeigt.
n⁺-Diffusionsbereiche FL34 und FL35 sind in dem zweiten P-Muldenbereich PW2 durch Injektion einer N-Störstelle an Positionen gebildet, die die Hauptachse des Einzelstückendes der Polysilizium-Verdrahtungsschicht PL12 zwischen sich einschließen. Somit ist ein N-Kanal-MOS-Transistor N2 gebildet, der die Hauptachse der Polysilizium-Verdrahtungsschicht PL12 als Gateelektrode nutzt. Ferner sind n⁺-Diffusionsbereiche FL35 und FL36 an Positionen gebildet, die die Rückkehrachse des Einzelstückendes der Polysilizium-Verdrahtungsschicht PL12 zwischen sich einschließen. Dadurch ist ein N-Kanal-MOS-Transistor N2' gebildet, der die Rückkehrachse der Polysilizium-Verdrahtungsschicht PL12 als Gateelektrode nutzt. Anders ausgedrückt ermöglicht es das Einzelstückende der Polysilizium-Verdrahtungsschicht PL12, die Gates der N-Kanal-MOS-Transistoren N2 und N2' miteinander zu verbinden, wie das Ersatzschaltbild von 1 zeigt.
Ebenso wie bei den N-Kanal-MOS-Transistoren N4 und N6 sind die Hauptachse und die Rückkehrachse der Polysilizium-Verdrahtungsschicht PL12 parallel in den N-Kanal-MOS-Transistoren N2 bzw. N2' angeordnet. Es ist somit möglich, die n⁺-Diffusionsbereiche FL34 bis FL36 in einer Richtung parallel mit der zweiten Muldenbegrenzungslinie und außerdem geradlinig anzuordnen. Bei dieser Anordnung können die N-Kanal-MOS-Transistoren N2 und N2' den n⁺-Diffusionsbereich FL35 gemeinsam nutzen. Die gemeinsame Nutzung dieses n⁺-Diffusionsbereichs FL35 ermöglicht es, die Drains der N-Kanal-MOS-Transistoren N2 und N2' miteinander zu verbinden, und trägt ferner dazu bei, die von den N-Kanal-MOS-Transistoren N2 und N2' eingenommene Fläche zu verkleinern, wie das Ersatzschaltbild von 1 zeigt.
Wie 2 zeigt, sind die Hauptachsen der Polysilizium-Verdrahtungsschicht PL31 und der Polysilizium-Verdrahtungsschicht PL12 auf derselben Geraden angeordnet, und die Rückkehrachsen der Polysilizium-Verdrahtungsschicht PL32 und der Polysilizium-Verdrahtungsschicht PL12 sind auf derselben Geraden positioniert. Es ist somit möglich, die Anordnungsdistanz zwischen den N-Kanal-MOS-Transistoren N2 und N2' bzw. den N-Kanal-MOS-Transistoren N4 und N6 zu verringern. Infolgedessen kann eine Verkleinerung der Fläche erzielt werden, die von diesen vier N-Kanal-MOS-Transistoren in dem zweiten P-Muldenbereich PW2 eingenommen wird.
p⁺-Diffusionsbereiche FL11 und FL12 sind in dem N-Muldenbereich NW durch Injektion einer P-Störstelle an Positionen, die die Hauptachse der Polysilizium-Verdrahtungsschicht PL11 zwischen sich einschließen, gebildet. Dadurch ist ein P-Kanal-MOS-Transistor P1 gebildet, der die Polysilizium-Verdrahtungsschicht PL11 als Gateelektrode nutzt. Ferner sind p⁺-Diffusionsbereiche FL13 und FL14 an Positionen gebildet, die die Hauptachse der Polysilizium-Verdrahtungsschicht PL12 zwischen sich einschließen. Somit ist ein P-Kanal-MOS-Transistor P2 gebildet, der die Polysilizium-Verdrahtungsschicht PL12 als Gateelektrode nutzt.
Die Positionen der P-Kanal-MOS-Transistoren P1 und P2 sind auf der Basis der Positionen der Polysilizium-Verdrahtungsschichten PL11 und PL12 bestimmt. Die Distanz zwischen den Polysilizium-Verdrahtungsschichten PL11 und PL12 kann auf ungefähr die Größe des p⁺-Diffusionsbereichs FL12 oder FL13 (kleinste Teilung des Transistors) reduziert werden, wie 2 zeigt. Insbesondere dann, wenn die Größen der p⁺-Diffusionsbereiche FL12 und FL13 ungefähr gleich wie die Größen der n⁺-Diffusionsbereiche FL22 und FL25 in dem ersten P-Muldenbereich PW1 und die n⁺-Diffusionsbereiche FL32 und FL35 in dem zweiten P-Muldenbereich PW2 vorgegeben sind, ist es möglich, die für den Entwurf der Speicherzelle erforderliche Gesamtfläche zu minimieren.
Die obige Anordnung bedeutet auch, daß es möglich ist, die Hauptachsen der Polysilizium-Verdrahtungsschichten PL21 und PL11, die Rückkehrachsen von PL12 und PL32 auf derselben Geraden anzuordnen, und daß es ferner möglich ist, die Hauptachsen der Polysilizium-Verdrahtungsschichten PL22 und PL12 und die Rückkehrachsen von PL11 und PL31 auf derselben Geraden anzuordnen.
Um eine elektrische Verbindung mit der oberen Schicht herzustellen, ist ein Kontaktloch an jeder von den Polysilizium-Verdrahtungsschichten PL11, PL12, PL21, PL22, PL31 und PL32, den p⁺-Diffusionsbereichen FL11 bis FL14 und den n⁺-Diffusionsbereichen FL21 bis FL26 und FL31 bis FL36 vorgesehen, wie 2 zeigt.
Als nächstes werden Schichten erläutert, die über den in 2 gezeigten Schichten positioniert sind. 3 zeigt Schichten einschließlich erste Metallverdrahtungsschichten, die auf den in 2 gezeigten Schichten gebildet sind. Als eine der in 3 gezeigten Schichten ist eine erste Metallverdrahtungsschicht AL11 gebildet, um die in der unteren Schicht befindlichen Objekte der n⁺-Diffusionsbereiche FL22 und FL25, des p⁺-Diffusionsbereichs FL12 und der Polysilizium-Verdrahtungsschicht PL12 elektrisch miteinander zu verbinden. Diese erste Metallverdrahtungsschicht AL11 ermöglicht es, die Sources der N-Kanal-MOS-Transistoren N3 und N5, die Drains der N-Kanal-MOS-Transistoren N1 und N1', den Ausgang des er sten CMOS-Inverters und den Eingang des zweiten CMOS-Inverters entsprechend dem in 1 gezeigten Ersatzschaltbild miteinander zu verbinden.
Weiterhin ist eine erste Metallverdrahtungsschicht AL12 gebildet, um eine elektrische Verbindung zwischen den in der unteren Schicht befindlichen Objekten der n⁺-Diffusionsbereiche FL32 und FL34, des p⁺-Diffusionsbereichs FL13 und der Polysilizium-Verdrahtungsschicht PL11 herzustellen. Diese erste Metallverdrahtungsschicht AL12 ermöglicht die elektrische Verbindung zwischen den Sources der N-Kanal-MOS-Transistoren N4 und N6, den Drains der N-Kanal-MOS-Transistoren N2 und N2', dem Ausgang des zweiten CMOS-Inverters und dem Eingang des ersten CMOS-Inverters, wie das Ersatzschaltbild von 1 zeigt.
Insbesondere sind in der ersten Metallverdrahtungsschicht AL11 die Kontaktpunkte der n⁺-Diffusionsbereiche FL32 und FL35 sowie des p⁺-Diffusionsbereichs FL13 auf derselben Geraden angeordnet, wie oben beschrieben wird. Es ist daher möglich, einen Leiter zum Verbinden dieser drei Punkte in Form einer Geraden auszubilden. Dies gilt gleichermaßen für die erste Metallverdrahtungsschicht AL12.
Ferner sind als in 3 gezeigte Schichten eine erste Metallverdrahtungsschicht AL15 zum Verschieben des Verbindungspunkts des p⁺-Diffusionsbereichs FL11 der unteren Schicht und eine erste Metallverdrahtungsschicht AL16 zum Verschieben des Verbindungspunkts des p⁺-Diffusionsbereichs FL14 der unteren Schicht ausgebildet. Ferner sind eine erste Metallverdrahtungsschicht AL17 zum Verschieben des Verbindungspunkts des n⁺-Diffusionsbereichs FL23 der unteren Schicht und eine erste Metallverdrahtungsschicht AL18 zum Verschieben des Verbindungspunkts des n⁺-Diffusionsbereichs FL33 der unteren Schicht ausgebildet.
Als nächstes werden Schichten erläutert, die über den in 3 gezeigten Schichten liegen. 4 zeigt Schichten, die zweite Metallverdrahtungsschichten aufweisen, die auf den in 3 gezeigten Schichten gebildet sind. Als eine der in 4 gezeigten Schichten ist eine zweite Metallverdrahtungsschicht AL21 gebildet, um ein Energieversorgungspotential VDD an den p⁺-Diffusionsbereich FL11 über die in 3 gezeigte erste Metallverdrahtungsschicht AL15 und ein Energieversorgungspotential VDD an den p⁺-Diffusionsbereich FL14 über die erste Metallverdrahtungsschicht AL16 anzulegen. Mit anderen Worten wirkt die zweite Metallverdrahtungsschicht AL21 als eine Energieversorgungspotential-VDD-Leitung und stellt eine Verbindung zwischen der Source des P-Kanal-MOS-Transistors P1 und der Energieversorgung sowie eine Verbindung zwischen der Source des P-Kanal-MOS-Transistors P2 und der Energieversorgung in der Ersatzschaltung von 1 her.
Ferner sind zweite Metallverdrahtungsschichten AL22 und AL23 ausgebildet, um ein Erdpotential GND an die p⁺-Diffusionsbereiche FL24 und FL26 bzw. die p⁺-Diffusionsbereiche FL34 und FL36 über Kontaktlöcher und erste metallisierte Bohrungen, die in 3 gezeigt sind, anzulegen. Mit anderen Worten wirken die zweiten Metallverdrahtungsschichten AL22 bzw. AL23 als eine Erdpotential-GND-Leitung und stellen die Erdung jeder Source der N-Kanal-MOS-Transistoren N1, N1', N2 bzw. N2' in der Ersatzschaltung von 1 her.
Dabei sind, wie 2 zeigt, die n⁺-Diffusionsbereiche FL24 und FL26 auf einer Geraden parallel mit der ersten Muldenbegrenzungslinie angeordnet. Daher können die Kontaktlöcher an den n⁺-Diffusionsbereichen an Positionen gebildet sein, an denen eine geradlinige Verbindung zwischen den Kontaktlöchern parallel mit der ersten Muldenbegrenzungslinie ist. Mit anderen Worten ist es möglich, die in 4 gezeigte zweite Me tallverdrahtungsschicht AL22 als Gerade parallel mit der ersten Muldenbegrenzungslinie auszubilden. Dies gilt gleichermaßen für die zweite Metallverdrahtungsschicht AL23.
Als die in 4 gezeigten Schichten sind ferner durch die Kontaktlöcher und die ersten Durchkontaktierungen hindurch, die in 3 gezeigt sind, ausgebildet: eine zweite Metallverdrahtungsschicht AL24, die mit dem p⁺-Diffusionsbereich FL21 der unteren Schicht verbunden ist und als eine erste Bitleitung BL00 positiver Phase wirkt, eine zweite Metallverdrahtungsschicht AL25, die mit dem p⁺-Diffusionsbereich FL26 der unteren Schicht verbunden ist und als eine zweite Bitleitung BL10 positiver Phase wirkt, eine zweite Metallverdrahtungsschicht AL26, die mit dem p⁺-Diffusionsbereich FL36 der unteren Schicht verbunden ist und als eine erste Bitleitung BL01 negativer Phase wirkt, und eine zweite Metallverdrahtungsschicht AL27, die mit dem p⁺-Diffusionsbereich FL31 der unteren Schicht verbunden ist und als eine zweite Bitleitung BL11 negativer Phase wirkt.
Mit anderen Worten erzielen diese zweiten Metallverdrahtungsschichten AL24 bis AL27 in der Ersatzschaltung von 1 eine Verbindung zwischen dem anderen Halbleiterende (Drain) des N-Kanal-MOS-Transistors N3 und der ersten Bitleitung BL00 positiver Phase, eine Verbindung zwischen dem anderen Halbleiterende (Drain) des N-Kanal-MOS-Transistors N5 und der zweiten Bitleitung BL10 positiver Phase, eine Verbindung zwischen dem anderen Halbleiterende (Drain) des N-Kanal-MOS-Transistors N4 und der ersten Bitleitung BL01 negativer Phase bzw. eine Verbindung zwischen dem anderen Halbleiterende (Drain) des N-Kanal-MOS-Transistors N6 und der zweiten Bitleitung BL11 negativer Phase.
Dabei ist es möglich, die zweiten Metallverdrahtungsschichten AL24 bis AL27 als Gerade auszubilden, die sich jeweils in einer mit der ersten Muldenbegrenzungslinie parallelen Richtung erstreckt. Das bedeutet, daß es möglich ist, die Länge jeder von der ersten Bitleitung BL00 positiver Phase, der zweiten Bitleitung BL10 positiver Phase, der ersten Bitleitung BL01 negativer Phase und der zweiten Bitleitung BL11 negativer Phase innerhalb einer Speicherzelle weiter zu verringern.
Als nächstes werden Schichten erläutert, die über den in 4 gezeigten Schichten positioniert sind. 5 zeigt Schichten, die dritte Metallverdrahtungsschichten aufweisen, die auf den in 4 gezeigten Schichten gebildet sind. Als eine der in 5 gezeigten Schichten ist eine dritte Metallverdrahtungsschicht AL31 gebildet, um die Polysilizium-Verdrahtungsschichten PL21 und PL32 über die erste Durchkontaktierung und eine zweite Durchkontaktierung elektrisch zu verbinden und als eine erste Wortleitung WL0 zu wirken. Mit anderen Worten erzielt die dritte Metallverdrahtungsschicht AL31 eine Verbindung zwischen den Gates der N-Kanal-MOS-Transistoren N3 und N4 und der ersten Wortleitung WL0 in der Ersatzschaltung von 1.
Ferner ist eine dritte Metallverdrahtungsschicht AL32 ausgebildet, um die Polysilizium-Verdrahtungsschichten PL22 und PL31 durch die erste Durchkontaktierung und die zweite Durchkontaktierung elektrisch zu verbinden und als zweite Wortleitung WL1 zu wirken. Mit anderen Worten erzielt die dritte Metallverdrahtungsschicht AL32 eine Verbindung zwischen den Gates der N-Kanal-MOS-Transistoren N5 und N6 und der zweiten Wortleitung WL1 in dem Ersatzschaltbild von 1.
Dabei sind, wie 2 zeigt, die Polysilizium-Verdrahtungsschichten PL21 und PL32 auf derselben Geraden angeordnet, die sich in einer zu der ersten Muldenbegrenzungslinie senkrechten Richtung erstreckt. Daher ist es möglich, die Kontaktlö cher an den Polysilizium-Verdrahtungsschichten an Positionen auszubilden, an denen eine gerade Verbindung zwischen diesen Kontaktlöchern senkrecht zu der ersten Muldenbegrenzungslinie ist. Mit anderen Worten kann die in 5 gezeigte dritte Metallverdrahtungsschicht AL31 als Gerade ausgebildet sein, die sich in einer zu der ersten Muldenbegrenzungslinie senkrechten Richtung erstreckt. Das gilt gleichermaßen für die dritte Metallverdrahtungsschicht AL32. Das bedeutet, daß es möglich ist, die Länge von jeder von der ersten Wortleitung WL0 und der zweiten Wortleitung WL1 innerhalb einer Speicherzelle weiter zu verringern.
Wie oben erläutert wird, nutzen bei dem Halbleiter-Speicherbaustein gemäß der ersten Ausführungsform die N-Kanal-MOS-Transistoren N3 und N5 (oder N4 und N6), die als Zugriffsgates wirken, den gemeinsamen n⁺-Diffusionsbereich FL22 (oder FL32) an einem Verbindungspunkt zwischen diesen Halbleitern. Gleichermaßen sind die n⁺-Diffusionsbereiche FL21 bis FL23 (oder FL31 bis FL33), die die jeweiligen Halbleiteranschlüsse werden, auf derselben Geraden parallel mit der ersten Muldenbegrenzungslinie ausgebildet. Es ist daher möglich, die von den N-Kanal-MOS-Transistoren N3 und N5 (oder N4 und N6) eingenommene Fläche zu verkleinern. Das ermöglicht eine Steigerung des Integrationsgrads der Speicherzellenanordnung.
Ferner sind die zweiten Metallverdrahtungsschichten AL24 bis AL27, die in der angegebenen Reihenfolge als die erste Bitleitung BL00 positiver Phase, die zweite Bitleitung BL10 positiver Phase, die erste Bitleitung BL01 negativer Phase und die zweite Bitleitung BL11 negativer Phase wirken, parallel mit den Begrenzungslinien zwischen dem ersten P-Muldenbereich PW1, dem zweiten P-Muldenbereich PW2 bzw. dem N-Muldenbereich NW gebildet. Daher kann die Länge jeder Bitleitung verringert sein. Infolgedessen ist es möglich, die Menge an Verdrahtung der Bitleitungen zu reduzieren, wodurch ein Hochgeschwindigkeitszugriff ermöglicht wird.
Weiterhin sind die dritten Metallverdrahtungsschichten AL31 und AL32, die als die erste Wortleitung WL0 bzw. die zweite Wortleitung WL1 wirken, so ausgebildet, daß diese Schichten mit den Begrenzungslinien zwischen dem ersten P-Muldenbereich PW1 und dem zweiten P-Muldenbereich PW2 bzw. dem N-Muldenbereich NW orthogonal sind. Infolgedessen ist es möglich, den Verdrahtungsaufwand der Wortleitungen zu verringern, wodurch ein Hochgeschwindigkeitszugriff ermöglicht wird.
Da ferner die N-Kanal-MOS-Transistoren N1 und N2 (oder N1' und N2') in den beiden unterschiedlichen P-Muldenbereichen vorgesehen sind, ist es möglich, für jeden Transistor eine große Breite vorzusehen. Infolgedessen wird die Extraktion der Bitleitungen schneller, was die Erzielung eines Zugriffs mit höherer Geschwindigkeit ermöglicht.
Da ferner die N-Kanal-MOS-Transistoren N1 und N1' (oder N2 und N2'), die als Treibertransistoren wirksam sind, parallel ausgebildet sind, kann für jeden Transistor eine große Breite W vorgesehen sein. Infolgedessen wird die Extraktion von Bitleitungen schneller, so daß ein Lesezugriff mit höherer Geschwindigkeit erzielbar ist.
Auf der Basis der oben beschriebenen Trennung (Vorsehen in verschiedenen Bereichen) der N-Kanal-MOS-Transistoren ist es möglich, ein großes Transistorverhältnis für die N-Kanal-MOS-Transistoren N3 und N5, die als Zugriffsgates wirksam sind, und für die N-Kanal-MOS-Transistoren N1 und N1', die als Treibertransistoren wirksam sind, vorzusehen. Es ist somit möglich, die Stabilität der Zelle zu verbessern. Das gilt gleichermaßen für die N-Kanal-MOS-Transistoren N4 und N6 bzw. die N-Kanal-MOS-Transistoren N2 und N2'.
Da weiterhin die Drainbereiche zur Bildung der Speicherknoten MA und MB in einem gemeinsamen n⁺-Diffusionsbereich ausgebildet sind, kann die Größe dieser Bereiche verringert sein. Infolgedessen kann eine Parasitärkapazität verringert werden, so daß ein Schreibzugriff mit höherer Geschwindigkeit erzielbar ist.
Ferner sind die Drainbereiche zur Bildung der Speicherknoten MA und MB in einem gemeinsamen n⁺-Diffusionsbereich ausgebildet. Daher kann die Größe dieser Bereiche verringert werden. Infolgedessen kann eine Parasitärkapazität verringert werden, so daß ein Schreibzugriff mit höherer Geschwindigkeit erzielbar ist.
Nachstehend wird eine zweite Ausführungsform des Halbleiter-Speicherbausteins beschrieben. 7 ist ein Strukturentwurf und zeigt eine Speicherzelle des Halbleiter-Speicherbausteins der zweiten Ausführungsform. 7 ist 2 äquivalent.
Der Halbleiter-Speicherbaustein der zweiten Ausführungsform ist durch folgendes gekennzeichnet. Drain-Diffusionsbereiche von N-Kanal-MOS-Transistoren N3 und N5 und Drain-Diffusionsbereiche von N-Kanal-MOS-Transistoren N1 und N1' sind in einem P-Muldenbereich PW1 durch einen gemeinsamen n⁺-Diffusionsbereich FL41 gebildet. Außerdem sind Drain-Diffusionsbereiche von N-Kanal-MOS-Transistoren N4 und N6 sowie Drain-Diffusionsbereiche von N-Kanal-MOS-Transistoren N2 und N2' in einem P-Muldenbereich PW2 durch einen gemeinsamen n⁺-Diffusionsbereich FL42 gebildet.
Bei der vorstehenden Anordnung sind ferner anstelle der in 2 gezeigten Polysilizium-Verdrahtungsschichten PL11 und PL12 Polysilizium-Verdrahtungsschichten PL51 und PL52 ausgebildet. Die Strukturentwürfe weiterer Metallverdrahtungs schichten der oberen Schicht sind gleich wie die in den 3 bis 5 gezeigten und werden daher nicht erläutert.
Wie oben erläutert wurde, ist es bei der zweiten Ausführungsform des Halbleiter-Speicherbausteins möglich, sämtliche Auswirkungen der ersten Ausführungsform auf der Basis der gemeinsamen Nutzung der n⁺-Diffusionsbereiche zu erzielen, wie oben erläutert wird.
Es ist zu beachten, daß die N-Kanal-MOS-Transistoren N1' und N2' sowohl bei der ersten als auch der zweiten Ausführungsform entfallen können.
Als nächstes wird eine dritte Ausführungsform des Halbleiter-Speicherbausteins beschrieben. Die dritte Ausführungsform soll eine Entwurfsstruktur eines anderen Ersatzschaltbilds erläutern, das eine Zweiport-SRAM-Zelle bildet. 8 zeigt ein Ersatzschaltbild des Halbleiter-Speicherbausteins der dritten Ausführungsform. Wie 8 zeigt, bilden ein P-Kanal-MOS-Transistor P1 und ein N-Kanal-MOS-Transistor N1 einen ersten CMOS-Inverter. Ein P-Kanal-MOS-Transistor P2 und ein N-Kanal-MOS-Transistor N2 bilden einen zweiten CMOS-Inverter. Eingänge/Ausgänge dieser beiden CMOS-Inverter sind über Kreuz verbunden.
Anders ausgedrückt bilden diese MOS-Transistoren P1, P2, N1 und N2 eine Flipflop-Schaltung. In 8 ist es möglich, Schreiben und Lesen in einem Logikzustand in einem Speicherknoten MA, der ein Ausgangspunkt des ersten CMOS-Inverters und ein Eingangspunkt des zweiten CMOS-Inverters ist, und in einem Speicherknoten MB durchzuführen, der ein Ausgangspunkt des zweiten CMOS-Inverters und ein Eingangspunkt des ersten CMOS-Inverters ist.
N-Kanal-MOS-Transistoren N3 und N4 wirken jeweils als Zugriffsgates. Das Gate des N-Kanal-MOS-Transistors N3 ist mit einer ersten Wortleitung WWL verbunden, die Source ist mit dem Speicherknoten MA verbunden, und der Drain ist mit einer ersten Bitleitung WBL1 positiver Phase verbunden. Das Gate des N-Kanal-MOS-Transistors N4 ist mit der ersten Wortleitung WWL verbunden, die Source ist mit dem Speicherknoten MA verbunden, und das Gate ist mit einer Bitleitung WBL2 negativer Phase verbunden.
Das Gate des N-Kanal-MOS-Transistors N8 ist mit dem Speicherknoten MA verbunden, und die Source des N-Kanal-MOS-Transistors N8 ist geerdet. Ferner ist der Drain des N-Kanal-MOS-Transistors N8 mit der Source eines N-Kanal-MOS-Transistors N9 verbunden. Das Gate des N-Kanal-MOS-Transistors N9 ist mit der zweiten Wortleitung RWL verbunden, und der Drain ist mit einer zweiten Bitleitung RBL positiver Phase verbunden.
Anders ausgedrückt ist es möglich, einen Speicherwert eines ersten Ports durch Ansteuern der Wortleitung WWL, der ersten Bitleitung WBL1 positiver Phase und der Bitleitung WBL2 negativer Phase zu lesen und zu schreiben. Es ist möglich, einen Speicherwert eines zweiten Ports durch Ansteuern der zweiten Wortleitung RWL und der ersten Bitleitung RBL positiver Phase zu lesen. Insbesondere hat der auf diesem zweiten Port basierende Lesevorgang die Charakteristik, daß dieser Vorgang vollständig unabhängig von dem ersten Port durchführbar ist, ohne daß die Daten der Speicherknoten MA und MB der Speicherzelle zerstört werden.
Die in 8 gezeigte Ersatzschaltung selbst hat als die herkömmliche Zweiport-SRAM-Zelle eine bekannte Struktur. Bei der dritten Ausführungsform des Halbleiter-Speicherbausteins gibt es jedoch eine Charakteristik im Aufbau der Speicherzelle. Die 9 bis 12 sind Strukturentwürfe der Speicher zelle des Halbleiter-Speicherbausteins der dritten Ausführungsform. 6 erläutert verschiedene Symbole wie ein Kontaktloch, eine Durchkontaktierung usw., die in den 9 bis 12 zu sehen sind.
9 zeigt Schichten, Muldenbereiche umfassend, die auf einem Halbleitersubstrat gebildet sind, Diffusionsbereiche, die in den Muldenbereichen gebildet sind, und eine Polysilizium-Verdrahtungsschicht, die auf der oberen Oberfläche gebildet ist.
In der Speicherzelle des Halbleiter-Speicherbausteins der dritten Ausführungsform sind auf ähnliche Weise wie bei der ersten Ausführungsform in ebener Richtung auf dem Halbleitersubstrat ein erster P-Muldenbereich PW1 und ein zweiter P-Muldenbereich PW2 derart gebildet, daß der N-Muldenbereich NW dazwischen eingeschlossen ist, wie 9 zeigt. Diese Muldenbereiche sind ferner so ausgebildet, daß die erste Muldenbegrenzungslinie und die zweite Muldenbegrenzungslinie parallel zueinander sind. Es gibt einen Trennbereich (in 9 nicht gezeigt) zwischen dem N-Muldenbereich NW und dem ersten P-Muldenbereich PW1 bzw. dem zweiten P-Muldenbereich PW2.
In 9 sind die in 8 gezeigten N-Kanal-MOS-Transistoren N1 und N3 in dem ersten P-Muldenbereich PW1 gebildet. Die P-Kanal-MOS-Transistoren P1 und P2, die in 8 gezeigt sind, sind in dem N-Muldenbereich NW gebildet. Ferner sind die in 8 gezeigten N-Kanal-MOS-Transistoren N2, N4, N8 und N9 in dem zweiten P-Muldenbereich PW2 gebildet.
Der Aufbau jeder der in den 9 bis 12 gezeigten Schichten wird nacheinander erläutert. Zuerst ist in den in 9 gezeigten Schichten eine Polysilizium-Verdrahtungsschicht PL21 in dem ersten P-Muldenbereich PW1 gebildet und erstreckt sich in einer Richtung senkrecht zu der ersten Muldenbegrenzungslinie.
Ferner ist eine Polysilizium-Verdrahtungsschicht PL11 in dem Bereich von dem ersten P-Muldenbereich PW1 zu dem N-Muldenbereich NW gebildet und verläuft in gerader Linie in einer zu der ersten Muldenbegrenzungslinie senkrechten Richtung. Ein Ende der Polysilizium-Verdrahtungsschicht PL11 ist auf der zweiten Muldenbegrenzungslinie positioniert, wie 9 zeigt.
In dem ersten P-Muldenbereich PW1 sind n⁺-Diffusionsbereiche FL22 und FL23 durch Injektion einer N-Störstelle an Positionen, die die Polysilizium-Verdrahtungsschicht PL21 einschließen, gebildet. Dadurch ist ein N-Kanal-MOS-Transistor N3 gebildet, der die Polysilizium-Verdrahtungsschicht PL21 als Gateelektrode nutzt. Ferner sind n⁺-Diffusionsbereiche FL21 und FL22 an Positionen, die die Polysilizium-Verdrahtungsschicht PL11 zwischen sich einschließen, ausgebildet. Dadurch ist ein N-Kanal-MOS-Transistor N1 gebildet, der die Polysilizium-Verdrahtungsschicht PL11 als Gateelektrode nutzt.
Da die Polysilizium-Verdrahtungsschichten PL11 und PL21 parallel in den N-Kanal-MOS-Transistoren N1 bzw. N3 angeordnet sind, ist es insbesondere möglich, die n⁺-Diffusionsbereiche FL21 bis FL23 in einer Richtung parallel mit der ersten Muldenbegrenzungslinie und außerdem in einer geraden Linie anzuordnen. Bei dieser Anordnung nutzen die N-Kanal-MOS-Transistoren N1 und N3 gemeinsam den n⁺-Diffusionsbereich FL22. Die gemeinsame Nutzung dieses n⁺-Diffusionsbereichs FL22 ermöglicht es, den Drain des N-Kanal-MOS-Transistors N1 und die Source des N-Kanal-MOS-Transistors N3 miteinander zu verbinden, und trägt ferner zu einer Verkleinerung der Fläche bei, die von den N-Kanal-MOS-Transistoren N1 und N3 eingenommen wird, wie das Ersatzschaltbild von 8 zeigt.
Ferner sind zwei Polysilizium-Verdrahtungsschichten PL31 und PL33 in dem zweiten P-Muldenbereich PW2 angeordnet und erstrecken sich in einer Richtung, die zu der zweiten Muldenbegrenzungslinie senkrecht ist. Weiterhin ist eine Polysilizium-Verdrahtungsschicht PL12 in dem Bereich von dem zweiten P-Muldenbereich PW2 bis zu dem N-Muldenbereich NW gebildet und erstreckt sich in einer Richtung, die zu der zweiten Muldenbegrenzungslinie senkrecht ist. Ein Ende der Polysilizium-Verdrahtungsschicht PL12 ist auf der ersten Muldenbegrenzungslinie positioniert, wie 9 zeigt.
n⁺-Diffusionsbereiche FL36 und FL35 sind durch Injektion einer N-Störstelle an Positionen, die die Polysilizium-Verdrahtungsschicht PL33 zwischen sich einschließen, gebildet. Somit ist ein N-Kanal-MOS-Transistor N4 gebildet, der die Polysilizium-Verdrahtungsschicht PL33 als Gateelektrode nutzt. Ferner sind n⁺-Diffusionsbereiche FL34 und FL35 an Positionen, die die Polysilizium-Verdrahtungsschicht PL12 zwischen sich einschließen, gebildet. Somit ist ein N-Kanal-MOS-Transistor N2 gebildet, der die Polysilizium-Verdrahtungsschicht PL12 als Gateelektrode nutzt.
Da die Polysilizium-Verdrahtungsschichten PL33 und PL12 parallel in den N-Kanal-MOS-Transistoren N2 bzw. N4 angeordnet ist, ist es möglich, die n⁺-Diffusionsbereiche FL34 bis FL36 in einer Richtung anzuordnen, die parallel mit der zweiten Muldenbegrenzungslinie und außerdem geradlinig verläuft. Bei dieser Anordnung können die N-Kanal-MOS-Transistoren N2 und N4 den n⁺-Diffusionsbereich FL35 gemeinsam nutzen. Die gemeinsame Nutzung diese n⁺-Diffusionsbereichs FL35 ermöglicht es, den Drain des N-Kanal-MOS-Transistors N2 und die Source des N-Kanal-MOS-Transistors N4 miteinander zu verbin den, und trägt außerdem dazu bei, die von den N-Kanal-MOS-Transistoren N2 und N4 eingenommene Fläche entsprechend dem in 8 gezeigten Ersatzschaltbild zu verkleinern.
Gemäß 9 sind n⁺-Diffusionsbereiche FL33 und FL32 durch Injektion einer N-Störstelle an Positionen, die die Polysilizium-Verdrahtungsschicht PL31 zwischen sich einschließen, gebildet. Somit ist ein N-Kanal-MOS-Transistor N9 gebildet, der die Polysilizium-Verdrahtungsschicht PL31 als Gateelektrode nutzt. Ferner sind n⁺-Diffusionsbereiche FL32 und FL31 an Positionen, die die Polysilizium-Verdrahtungsschicht PL12 zwischen sich einschließen, gebildet. Somit ist ein N-Kanal-MOS-Transistor N8 gebildet, der die Polysilizium-Verdrahtungsschicht PL12 als Gateelektrode nutzt.
Bei diesen N-Kanal-MOS-Transistoren N8 und N9 sind die Polysilizium-Verdrahtungsschichten PL31 und PL12 parallel zueinander angeordnet. Es ist daher möglich, die n⁺-Diffusionsbereiche FL31 bis FL33 in einer Richtung parallel mit der zweiten Muldenbegrenzungslinie und außerdem geradlinig anzuordnen. Bei dieser Anordnung können die N-Kanal-MOS-Transistoren N8 und N9 den n⁺-Diffusionsbereich FL32 gemeinsam nutzen. Die gemeinsame Nutzung dieses n⁺-Diffusionsbereichs FL32 ermöglicht es, den Drain des N-Kanal-MOS-Transistors N8 und die Source des N-Kanal-MOS-Transistors N9 miteinander zu verbinden, und trägt ferner dazu bei, die von den N-Kanal-MOS-Transistoren N8 und N9 eingenommene Fläche entsprechend dem in 8 gezeigten Ersatzschaltbild zu verkleinern.
In dem N-Muldenbereich NW sind p⁺-Diffusionsbereiche FL11 und FL12 durch Injektion einer P-Störstelle an Positionen, die die Polysilizium-Verdrahtungsschicht PL11 zwischen sich einschließen, ausgebildet. Somit ist ein P-Kanal-MOS-Transistor P1 gebildet, der die Polysilizium-Verdrahtungsschicht PL11 als Gateelektrode nutzt. Ferner sind p⁺-Diffusionsbereiche FL13 und FL14 an Positionen, die die Polysilizium-Verdrahtungsschicht PL12 zwischen sich einschließen, ausgebildet. Somit ist ein P-Kanal-MOS-Transistor P2 gebildet, der die Polysilizium-Verdrahtungsschicht PL12 als Gateelektrode nutzt.
Die Positionen der P-Kanal-MOS-Transistoren P1 und P2 sind auf der Basis der Positionen der Polysilizium-Verdrahtungsschichten PL11 und PL12 bestimmt. Die Distanz zwischen den Polysilizium-Verdrahtungsschichten PL11 und PL12 kann wie bei der ersten Ausführungsform auf ungefähr die Größe des p⁺-Diffusionsbereichs FL12 oder FL13 (kleinstes Teilungsmaß des Transistors) verringert werden, wie in 9 gezeigt ist. Wenn die Größen der p⁺-Diffusionsbereiche FL12 und FL13 ungefähr gleich wie die Größen des n⁺-Diffusionsbereichs FL22 in dem ersten Muldenbereich PW1 und der n⁺-Diffusionsbereiche FL32 und FL35 in dem zweiten P-Muldenbereich PW2 vorgegeben sind, ist es insbesondere möglich, die für den Entwurf der Speicherzelle erforderliche Gesamtfläche zu minimieren.
Die obige Anordnung bedeutet auch, daß es möglich ist, die Polysilizium-Verdrahtungsschichten PL11, PL33 und PL31 auf derselben Geraden anzuordnen, und daß es außerdem möglich ist, die Polysilizium-Verdrahtungsschichten PL21 und PL12 auf derselben Geraden anzuordnen.
Zur Herstellung einer elektrischen Verbindung mit der oberen Schicht ist an jeder von den Polysilizium-Verdrahtungsschichten PL11, PL12, PL21, PL31 und PL33, den p⁺-Diffusionsbereichen FL11 bis FL14 und den n⁺-Diffusionsbereichen FL21 bis FL23 und FL33 bis FL36 ein Kontaktloch vorgesehen, wie 9 zeigt. Ferner sind zwei Kontaktlöcher in dem n⁺-Diffusionsbereich FL31 vorgesehen.
Als nächstes werden die Schichten erläutert, die über den in 9 gezeigten Schichten liegen. 10 zeigt Schichten, die erste Metallverdrahtungsschichten aufweisen, die auf den in 9 gezeigten Schichten gebildet sind. Als eine der in 10 gezeigten Schichten ist eine erste Metallverdrahtungsschicht AL11 gebildet, um den n⁺-Diffusionsbereich FL22, den p⁺-Diffusionsbereich FL12 und die Polysilizium-Verdrahtungsschicht PL12, die in der unteren Schicht liegen, elektrisch zu verbinden. Diese erste Metallverdrahtungsschicht AL11 ermöglicht es, den Drain des N-Kanal-MOS-Transistors N1, die Source des N-Kanal-MOS-Transistors N3, den Drain des P-Kanal-MOS-Transistors P1 und den Eingang des zweiten CMOS-Inverters entsprechend dem Ersatzschaltbild von 8 miteinander zu verbinden.
Ferner ist eine erste Metallverdrahtungsschicht AL12 gebildet, um eine elektrische Verbindung zwischen dem n⁺-Diffusionsbereich FL35, dem p⁺-Diffusionsbereich FL13 und der Polysilizium-Verdrahtungsschicht PL11, die in der unteren Schicht gebildet sind, herzustellen. Diese zweite Metallverdrahtungsschicht AL12 ermöglicht es, eine Verbindung zwischen dem Drain des N-Kanal-MOS-Transistors N2, der Source des N-Kanal-MOS-Transistors N4, dem Drain des P-Kanal-MOS-Transistors P2 und dem Eingang des ersten CMOS-Inverters entsprechend dem Ersatzschaltbild von 8 herzustellen.
Dabei sind in der ersten Metallverdrahtungsschicht AL11 die Kontaktpunkte des n⁺-Diffusionsbereichs FL22 und des p⁺-Diffusionsbereichs FL12 auf derselben Geraden angeordnet, wie oben beschrieben wurde. Daher ist es möglich, einen Leiter zur Verbindung zwischen diesen beiden Punkten in Form einer Geraden auszubilden. Das Vorstehende gilt gleichermaßen für die erste Metallverdrahtungsschicht AL12.
Ferner sind in den in 10 gezeigten Schichten eine erste Metallverdrahtungsschicht AL15 zum Verschieben des Verbindungspunkts des p⁺-Diffusionsbereichs FL11 der unteren Schicht und eine erste Metallverdrahtungsschicht AL16 zum Verschieben des Verbindungspunkts des p⁺-Diffusionsbereichs FL14 ausgebildet. Ferner sind gebildet: eine erste Metallverdrahtungsschicht AL13 zum Verschieben des Verbindungspunkts der Polysilizium-Verdrahtungsschicht PL21 der unteren Schicht, eine erste Metallverdrahtungsschicht AL14 zum Verschieben des Verbindungspunkts der Polysilizium-Verdrahtungsschicht PL31 und eine erste Metallverdrahtungsschicht AL19 zum Verschieben des Verbindungspunkts der Polysilizium-Verdrahtungsschicht PL33.
Ferner ist auf derselben Schicht eine erste Metallverdrahtungsschicht AL18 gebildet, um die p⁺-Diffusionsbereiche FL34 und FL31 elektrisch zu verbinden und den Verbindungspunkt mit der oberen Schicht zu verschieben. Diese erste Metallverdrahtungsschicht AL18 ermöglicht es, die Sources der N-Kanal-MOS-Transistoren N2 und N8 miteinander entsprechend dem Ersatzschaltbild von 8 zu verbinden.
Wie 9 zeigt, sind insbesondere die n⁺-Diffusionsbereiche FL34 und FL31 auf derselben Geraden senkrecht zu der zweiten Muldenbegrenzungslinie angeordnet. Daher können auch die Kontaktlöcher an diesen n⁺-Diffusionsbereichen auf derselben Geraden gebildet sein, auf der eine Gerade, die die Verbindung zwischen diesen Kontaktlöchern herstellt, zu der zweiten Muldenbegrenzungslinie senkrecht verläuft. Mit anderen Worten ist es möglich, die zweite Metallverdrahtungsschicht AL18 von 10 in Form einer Geraden senkrecht zu der zweiten Muldenbegrenzungslinie auszubilden.
Als nächstes werden Schichten erläutert, die über den in 10 gezeigten Schichten liegen. 11 zeigt Schichten ein schließlich zweite Metallverdrahtungsschichten, die auf den Schichten von 10 gebildet sind. Als eine der Schichten von 11 ist eine zweite Metallverdrahtungsschicht AL21 gebildet, um ein Energieversorgungspotential VDD an den p⁺-Diffusionsbereich FL11 über die erste Metallverdrahtungsschicht AL15 von 10 anzulegen und ein Energieversorgungspotential VDD an den p⁺-Diffusionsbereich FL14 über die erste Metallverdrahtungsschicht AL16 anzulegen. Mit anderen Worten wirkt die zweite Metallverdrahtungsschicht AL21 als eine Energieversorgungspotential-VDD-Leitung und stellt in dem Ersatzschaltbild von 8 eine Verbindung zwischen der Source des P-Kanal-MOS-Transistors P1 und der Energieversorgung sowie eine Verbindung zwischen der Source des P-Kanal-MOS-Transistors P2 und der Energieversorgung her.
Weiterhin sind gebildet: eine zweite Metallverdrahtungsschicht AL22 zum Anlegen eines Erdpotentials GND an den p⁺-Diffusionsbereich FL21 über eine erste Metallverdrahtungsschicht AL17, die in 10 gezeigt ist, und eine zweite Metallverdrahtungsschicht AL23 zum Anlegen eines Erdpotentials GND an die p⁺-Diffusionsbereiche FL31 bzw. FL34 über eine erste Metallverdrahtungsschicht AL18, die in 10 gezeigt ist. Mit anderen Worten wirken die zweiten Metallverdrahtungsschichten AL22 und AL23 jeweils als Erdpotential-GND-Leitung und bewirken eine Erdung jeder Source der N-Kanal-MOS-Transistoren N1, N2 bzw. N8 in der Ersatzschaltung von 8.
Ferner sind als in 11 gezeigte Schichten folgende ausgebildet: eine zweite Metallverdrahtungsschicht AL24, die mit dem p⁺-Diffusionsbereich FL23 der unteren Schicht verbunden ist und als erste Bitleitung WBL1 positiver Phase dient, eine zweite Metallverdrahtungsschicht AL25, die mit dem p⁺-Diffusionsbereich FL36 verbunden ist und als Bitleitung WBL2 negativer Phase dient, und eine zweite Metallverdrahtungsschicht AL26, die mit dem p⁺-Diffusionsbereich FL33 verbunden ist und als zweite Bitleitung RBL positiver Phase dient, und zwar jeweils über die Kontaktlöcher und die ersten metallisierten Bohrungen, die in 10 gezeigt sind.
Anders ausgedrückt bewirken diese zweiten Metallverdrahtungsschichten AL24 bis AL26 eine Verbindung zwischen dem anderen Halbleiter-Anschlußende (Drain) des N-Kanal-MOS-Transistors N3 und der ersten Bitleitung WBL1 positiver Phase, eine Verbindung zwischen dem anderen Halbleiter-Anschlußende (Drain) des N-Kanal-MOS-Transistors N4 und der Bitleitung WBL2 negativer Phase sowie eine Verbindung zwischen dem anderen Halbleiter-Anschlußende (Drain) des N-Kanal-MOS-Transistors N9 und der zweiten Bitleitung RBL positiver Phase in der in 8 gezeigten Ersatzschaltung.
Es ist dabei möglich, die zweiten Metallverdrahtungsschichten AL24 bis AL26 in Form einer Geraden auszubilden, die sich in einer Richtung erstreckt, die mit der ersten Muldenbegrenzungslinie parallel ist. Das bedeutet, daß es möglich ist, die Länge von jeder von der ersten Bitleitung WBL1 positiver Phase, der Bitleitung WBL2 negativer Phase und der zweiten Bitleitung RBL positiver Phase innerhalb einer Speicherzelle weiter zu verkürzen.
Ferner sind als die in 11 gezeigten Schichten folgende ausgebildet: eine zweite Metallverdrahtungsschicht AL27 zum Verschieben des Verbindungspunkts zwischen der ersten Metallverdrahtungsschicht AL13 der unteren Schicht und der oberen Schicht, eine zweite Metallverdrahtungsschicht AL28 zum Verschieben des Verbindungspunkts zwischen der ersten Metallverdrahtungsschicht AL19 der unteren Schicht und der oberen Schicht, sowie eine zweite Metallverdrahtungsschicht AL29 zum Verschieben des Verbindungspunkts zwischen der ersten Metall verdrahtungsschicht AL14 der unteren Schicht und der oberen Schicht.
Als nächstes werden Schichten erläutert, die über den in 11 gezeigten Schichten positioniert sind. 12 zeigt Schichten, die dritte Metallverdrahtungsschichten aufweisen, die auf den in 11 gezeigten Schichten ausgebildet sind. Als eine der in 12 gezeigten Schichten ist eine dritte Metallverdrahtungsschicht AL31 ausgebildet, um die Polysilizium-Verdrahtungsschichten PL21 und PL33 über die erste Metallverdrahtungsschicht AL13 und die zweite Metallverdrahtungsschicht AL27 elektrisch zu verbinden und außerdem als Wortleitung WWL zu wirken. Anders ausgedrückt erreicht die dritte Metallverdrahtungsschicht AL31 eine Verbindung zwischen den Gates der N-Kanal-MOS-Transistoren N3 und N4 und der Wortleitung WWL in der in 8 gezeigten Ersatzschaltung.
Weiterhin ist eine dritte Metallverdrahtungsschicht AL32 ausgebildet, um eine elektrische Verbindung mit der Polysilizium-Verdrahtungsschicht PL31 über die erste Metallverdrahtungsschicht AL14 und die zweite Metallverdrahtungsschicht AL29 herzustellen und als Wortleitung RWL zu wirken. Anders ausgedrückt erreicht die dritte Metallverdrahtungsschicht AL32 eine Verbindung zwischen dem Gate des N-Kanal-MOS-Transistors N6 und der Wortleitung RWL in der Ersatzschaltung von 8.
Wie 12 zeigt, können insbesondere aufgrund der Lagebeziehung zwischen den zweiten Metallverdrahtungsschichten AL27 und AL28 diese Metallverdrahtungsschichten durch eine geradlinige Metallverdrahtungsschicht, die sich in einer Richtung senkrecht zu der ersten Muldenbegrenzungslinie erstreckt, verbunden werden. Anders ausgedrückt ist es möglich, die in 12 gezeigte dritte Metallverdrahtungsschicht AL31 in ge rader Form in einer zu der ersten Muldenbegrenzungslinie senkrechten Richtung zu bilden. Da ferner die dritte Metallverdrahtungsschicht AL32 nur mit der zweiten Metallverdrahtungsschicht AL29 als einer unteren Schicht verbunden ist, ist es möglich, die dritte Metallverdrahtungsschicht AL32 in der Verlängerung parallel mit der dritten Metallverdrahtungsschicht AL31 anzuordnen. Dadurch ist es möglich, die Länge von jeder von der ersten Wortleitung WWL und der zweiten Wortleitung RWL innerhalb einer Speicherzelle zu verkürzen.
Wie oben erläutert wird, nutzen bei der dritten Ausführungsform des Halbleiter-Speicherbausteins der N-Kanal-MOS-Transistor N3, der als Zugriffsgate wirkt, und der N-Kanal-MOS-Transistor N1, der eine Flipflopschaltung bildet, gemeinsam den n⁺-Diffusionsbereich FL22 an einem Verbindungspunkt zwischen jeweiligen Halbleiter-Anschlüssen. Gleichzeitig sind die n⁺-Diffusionsbereiche FL21 bis FL23, die die jeweiligen Halbleiter-Anschlüsse werden, auf derselben Geraden parallel mit der ersten Muldenbegrenzungslinie ausgebildet. Somit ist es möglich, die von den N-Kanal-MOS-Transistoren N1 und N3 eingenommene Fläche zu verkleinern. Dadurch kann der Integrationsgrad der Speicherzellenanordnung erhöht werden.
Ferner sind die zweiten Metallverdrahtungsschichten AL24 bis AL26, die als die erste Bitleitung WBL1 positiver Phase, die Bitleitung WBL2 negativer Phase und die zweite Bitleitung WBL2 positiver Phase in der genannten Reihenfolge wirken, jeweils parallel mit der ersten bzw. der zweiten Muldenbegrenzungslinie ausgebildet. Daher kann die Länge jeder Bitleitung verkürzt sein. Infolgedessen ist es möglich, den Verdrahtungsaufwand der Bitleitungen zu verringern, wodurch ein Hochgeschwindigkeitszugriff erzielbar ist. Insbesondere kann auf der Basis der obigen Anordnung die Länge jeder Bitleitung auf das Doppelte der kleinsten Teilung der Transistoren verringert werden.
Weiterhin sind die dritten Metallverdrahtungsschichten AL31 und AL32, die als die erste Wortleitung WWL bzw. die zweite Wortleitung RWL wirken, so ausgebildet, daß diese Schichten zu der ersten bzw. der zweiten Muldenbegrenzungslinie orthogonal sind. Daher kann die Länge jeder Wortleitung verkürzt sein. Somit ist es möglich, den Verdrahtungsaufwand der Wortleitungen zu verringern, wodurch ein Hochgeschwindigkeitszugriff ermöglicht wird.
Da ferner die Drain-Bereiche zur Bildung der Speicherknoten MA und MB in einem gemeinsamen n⁺-Diffusionsbereich gebildet sind, kann die Größe dieser Bereiche verringert sein. Infolgedessen kann eine Parasitärkapazität verringert werden, so daß ein Schreibzugriff mit höherer Geschwindigkeit erzielbar ist.
Da die Polysilizium-Verdrahtungsschicht in einer Geraden ausgebildet sein kann, ist es möglich, bei der Bildung einer Entwurfsstruktur im Herstellungsverfahren eines Halbleiterbausteins eine große Toleranz für eine Maskenabweichung oder dergleichen vorzusehen.
Als nächstes wird eine vierte Ausführungsform eines Halbleiter-Speicherbausteins beschrieben. Die vierte Ausführungsform dient der Erläuterung einer Entwurfsstruktur einer anderen Ersatzschaltung, die eine Dreitor-SRAM-Zelle bildet. 13 zeigt ein Ersatzschaltbild der vierten Ausführungsform des Halbleiter-Speicherbausteins. In 13 sind eine erste Wortleitung WWL, eine erste Bitleitung WBL1 positiver Phase, eine erste Bitleitung WBL2 negativer Phase, P-Kanal-MOS-Transistoren P1 und P2 und N-Kanal-MOS-Transistoren N1 bis N4 so, wie dies in 8 gezeigt ist. Ihre Erläuterung entfällt also hier.
In 13 ist zusätzlich zu der vorstehend beschriebenen Ausbildung das Gate des N-Kanal-MOS-Transistors N8 mit dem Speicherknoten MA verbunden, und die Source des N-Kanal-MOS-Transistors N8 ist geerdet. Ferner ist der Drain des N-Kanal-MOS-Transistors N8 mit der Source des N-Kanal-MOS-Transistors N9 verbunden. Das Gate des N-Kanal-MOS-Transistors N9 ist mit einer zweiten Wortleitung RWL1 verbunden, und der Drain ist mit einer zweiten Bitleitung RBL1 positiver Phase verbunden.
Das Gate des N-Kanal-MOS-Transistors N10 ist mit dem Speicherknoten MB verbunden, und die Source des N-Kanal-MOS-Transistors N10 ist geerdet. Ferner ist der Drain des N-Kanal-MOS-Transistors N10 mit der Source eines N-Kanal-MOS-Transistors N11 verbunden. Das Gate des N-Kanal-MOS-Transistors N11 ist mit einer dritten Wortleitung RWL2 verbunden, und der Drain ist mit einer zweiten Bitleitung RBL2 negativer Phase verbunden.
Anders ausgedrückt ist es möglich, einen Speicherwert eines ersten Tors durch Ansteuern der Wortleitung WWL, der ersten Bitleitung WBL1 positiver Phase und der Bitleitung WBL2 negativer Phase zu lesen und zu schreiben. Es ist möglich, einen Speicherwert eines zweiten Ports durch Ansteuerung der zweiten Wortleitung RWL1 und der zweiten Bitleitung RBL1 positiver Phase zu lesen. Weiterhin ist es möglich, einen Speicherwert eines dritten Ports durch Ansteuerung der dritten Wortleitung RWL2 und der zweiten Bitleitung RBL2 negativer Phase zu lesen. Insbesondere hat der Lesevorgang auf der Basis des zweiten und des dritten Ports die Charakteristik, daß er vollständig unabhängig von dem ersten Port ausgeführt werden kann, ohne die Daten der Speicherknoten MA und MB der Speicherzelle zu zerstören.
Die in 13 gezeigte Ersatzschaltung selbst hat als die herkömmliche Dreiport-SRAM-Zelle einen bekannten Aufbau. Bei der vierten Ausführungsform des Halbleiter-Speicherbausteins gibt es jedoch eine Charakteristik hinsichtlich des Aufbaus der Speicherzelle. Die 14 bis 17 sind Strukturentwürfe der Speicherzelle der vierten Ausführungsform des Halbleiter-Speicherbausteins. 6 erläutert verschiedene Symbole wie etwa ein Kontaktloch, eine Durchkontaktierung usw., die in den 14 bis 17 gezeigt sind.
14 zeigt Schichten, die folgendes aufweisen: Muldenbereiche, die auf einem Halbleitersubstrat gebildet sind, Diffusionsbereiche, die in den Muldenbereichen gebildet sind, und eine Polysilizium-Verdrahtungsschicht, die auf der oberen Oberfläche gebildet ist.
In der Speicherzelle der vierten Ausführungsform des Halbleiter-Speicherbausteins sind ähnlich wie bei der ersten Ausführungsform ein erster P-Muldenbereich PW1 und ein zweiter P-Muldenbereich PW2, die zwischen sich einen N-Muldenbereich NW einschließen, in ebener Richtung auf dem Halbleitersubstrat gebildet, wie 14 zeigt. Ferner sind diese Muldenbereiche so ausgebildet, daß die erste Muldenbegrenzungslinie und die zweite Muldenbegrenzungslinie zueinander parallel sind. Zwischen dem N-Muldenbereich NW und dem ersten P-Muldenbereich PW1 bzw. zwischen dem N-Muldenbereich NW und dem zweiten P-Muldenbereich PW2 besteht ein Trennbereich, der jedoch in 14 nicht gezeigt ist.
In 14 sind die N-Kanal-MOS-Transistoren N1, N3, N10 und N11, die in 13 zu sehen sind, in dem ersten P-Muldenbereich PW1 gebildet. Die P-Kanal-MOS-Transistoren P1 und P2, die in 13 gezeigt sind, sind in dem N-Muldenbereich NW gebildet. Die N-Kanal-MOS-Transistoren N2, N4, N8 und N9, die in 13 gezeigt sind, sind in dem zweiten P-Muldenbereich PW2 gebildet.
Der Aufbau jeder der in den 14 bis 17 gezeigten Schichten wird nacheinander beschrieben. Bei den in 14 gezeigten Schichten sind zuerst zwei Polysilizium-Verdrahtungsschichten PL21 und PL22 in dem ersten P-Muldenbereich PW1 gebildet und erstrecken sich parallel in einer zu der ersten Muldenbegrenzungslinie senkrechten Richtung.
Eine Polysilizium-Verdrahtungsschicht PL11 ist in dem Bereich von dem ersten P-Muldenbereich PW1 zu dem N-Muldenbereich NW gebildet und verläuft in einer Geraden in einer zu der ersten Muldenbegrenzungslinie senkrechten Richtung. Ein Ende der Polysilizium-Verdrahtungsschicht PL11 ist auf der zweiten Muldenbegrenzungslinie positioniert, wie 14 zeigt.
n⁺-Diffusionsbereiche FL22 und FL23 sind durch Injektion einer N-Störstelle an Positionen, die die Polysilizium-Verdrahtungsschicht PL21 zwischen sich einschließen, gebildet. Somit ist ein N-Kanal-MOS-Transistor N3 gebildet, der die Polysilizium-Verdrahtungsschicht PL21 als Gateelektrode verwendet. n⁺-Diffusionsbereiche FL21 und FL22 sind ferner an Positionen, die die Polysilizium-Verdrahtungsschicht PL11 zwischen sich einschließen, gebildet. Somit ist ein N-Kanal-MOS-Transistor N1 gebildet, der die Polysilizium-Verdrahtungsschicht PL11 als Gateelektrode verwendet.
Da die Polysilizium-Verdrahtungsschichten PL11 und PL21 parallel in den N-Kanal-MOS-Transistoren N1 bzw. N3 angeordnet sind, ist es insbesondere möglich, die n⁺-Diffusionsbereiche FL21 bis FL23 in einer Richtung parallel mit der ersten Muldenbegrenzungslinie und außerdem geradlinig anzuordnen. Bei dieser Anordnung können die N-Kanal-MOS-Transistoren N1 und N3 den n⁺-Diffusionsbereich FL22 gemeinsam nutzen. Die gemeinsame Nutzung dieses n⁺-Diffusionsbereichs FL22 ermöglicht es, den Drain des N-Kanal-MOS-Transistors N1 und die Source des N-Kanal-MOS-Transistors N3 miteinander zu verbinden, und trägt außerdem dazu bei, die von den N-Kanal-MOS-Transistoren N1 und N3 eingenommene Fläche entsprechend dem Ersatzschaltbild von 13 zu verkleinern.
In 14 sind n⁺-Diffusionsbereiche FL25 und FL26 durch Injektion einer N-Störstelle an Positionen, die die Polysilizium-Verdrahtungsschicht PL22 zwischen sich einschließen, gebildet. Somit ist ein N-Kanal-MOS-Transistor N11 gebildet, der die Polysilizium-Verdrahtungsschicht PL22 als Gateelektrode nutzt. Ferner sind n⁺-Diffusionsbereiche FL24 und FL25 an Positionen, die die Polysilizium-Verdrahtungsschicht PL11 zwischen sich einschließen, gebildet. Somit ist ein N-Kanal-MOS-Transistor N10 gebildet, der die Polysilizium-Verdrahtungsschicht PL11 als Gateelektrode nutzt.
Da die Polysilizium-Verdrahtungsschichten PL22 und PL11 in den N-Kanal-MOS-Transistoren N10 bzw. N11 parallel angeordnet sind, können die n⁺-Diffusionsbereiche FL24 bis FL26 parallel mit der ersten Muldenbegrenzungslinie und außerdem in einer Geraden angeordnet sein. Bei dieser Anordnung können die N-Kanal-MOS-Transistoren N10 und N11 den n⁺-Diffusionsbereich FL25 gemeinsam nutzen. Die gemeinsame Nutzung dieses n⁺-Diffusionsbereichs FL25 ermöglicht es, den Drain des N-Kanal-MOS-Transistors N10 und die Source des N-Kanal-MOS-Transistors N11 miteinander zu verbinden, und trägt außerdem dazu bei, die von den N-Kanal-MOS-Transistoren N10 und N11 eingenommene Fläche zu verkleinern, was dem Ersatzschaltbild von 13 entspricht.
Die Ausbildung des Diffusionsbereichs und der Polysilizium-Verdrahtungsschicht in dem zweiten P-Muldenbereich PW2 und dem N-Muldenbereich NW entspricht der Beschreibung der dritten Ausführungsform unter Bezugnahme auf 9, so daß keine erneute Beschreibung folgt.
Wie 14 zeigt, sind daher die Polysilizium-Verdrahtungsschichten PL11, PL33 und PL31 auf derselben Geraden angeordnet, und die Polysilizium-Verdrahtungsschichten PL21, PL22 und PL12 sind auf derselben Geraden angeordnet.
Zum Herstellen einer elektrischen Verbindung mit der oberen Schicht ist an jeder der Polysilizium-Verdrahtungsschichten PL11, PL12, PL21, PL22, PL31 und PL33, jedem p⁺-Diffusionsbereich FL11 bis FL14 und jedem n⁺-Diffusionsbereich FL21 bis FL23, FL26 und FL33 bis FL36 ein Kontaktloch vorgesehen, wie 14 zeigt. Ferner sind zwei Kontaktlöcher in den n⁺-Diffusionsbereichen FL24 und FL31 vorgesehen.
Als nächstes werden die Schichten erläutert, die über den in 14 gezeigten Schichten liegen. 15 zeigt Schichten, die erste Metallverdrahtungsschichten aufweisen, die auf den Schichten von 14 gebildet sind. Bei den in 15 gezeigten Schichten ist die Ausbildung der zweiten Metallverdrahtungsschichten in dem zweiten P-Muldenbereich PW2 und dem N-Muldenbereich NW ebenso, wie das für die dritte Ausführungsform in Verbindung mit 10 erläutert wurde. Eine erneute Beschreibung entfällt daher.
Bei den Schichten von 15 ist in dem ersten P-Muldenbereich PW1 eine erste Metallverdrahtungsschicht AL11 gebildet, um den n⁺-Diffusionsbereich FL22 der unteren Schicht, den p⁺-Diffusionsbereich FL12 der unteren Schicht und die Polysilizium-Verdrahtungsschicht PL12 der unteren Schicht elektrisch zu verbinden. Diese erste Metallverdrahtungsschicht AL11 ermöglicht es, den Drain des N-Kanal-MOS-Transistors N1, die Source des N-Kanal-MOS-Transistors N3, den Drain des P-Kanal-MOS-Transistors P1 und den Eingang des zweiten CMOS-Inverters entsprechend dem Ersatzschaltbild von 13 miteinander zu verbinden.
In der ersten Metallverdrahtungsschicht AL11 sind dabei die Kontaktpunkte des n⁺-Diffusionsbereichs FL22 und des p⁺-Diffusionsbereichs FL12 auf derselben Geraden angeordnet, wie bereits beschrieben wurde. Es ist daher möglich, einen Leiter zum Herstellen der Verbindung zwischen diesen beiden Punkten geradlinig auszubilden.
Bei den in 15 gezeigten Schichten sind ferner ausgebildet: eine erste Metallverdrahtungsschicht AL13 zum Verschieben des Verbindungspunkts der Polysilizium-Verdrahtungsschicht PL22 der unteren Schicht und eine erste Metallverdrahtungsschicht AL10 zum Verschieben des Verbindungspunkts der Polysilizium-Verdrahtungsschicht PL21.
Auf derselben Schicht ist weiterhin eine erste Metallverdrahtungsschicht AL17 ausgebildet, um die p⁺-Diffusionsbereiche FL24 und FL21 der unteren Schicht elektrisch zu verbinden und den Verbindungspunkt mit der oberen Schicht zu verschieben. Diese erste Metallverdrahtungsschicht AL17 ermöglicht es, die Sources der N-Kanal-MOS-Transistoren N1 und N10 entsprechend dem Ersatzschaltbild von 13 miteinander zu verbinden.
Wie 14 zeigt, sind insbesondere die n⁺-Diffusionsbereiche FL24 und FL21 auf derselben Geraden senkrecht zu der ersten Muldenbegrenzungslinie angeordnet. Daher können die Kontaktlöcher an diesen n⁺-Diffusionsbereichen ebenfalls auf derselben Geraden ausgebildet sein, wobei eine diese Kontaktlöcher verbindende Gerade zu der ersten Muldenbegrenzungslinie senkrecht verläuft. Mit anderen Worten ist es möglich, die zweite Metallverdrahtungsschicht AL17, die in 15 gezeigt ist, in gerader Form senkrecht zu der ersten Muldenbegrenzungslinie auszubilden.
Als nächstes werden Schichten beschrieben, die über den in 15 gezeigten Schichten positioniert sind. 16 zeigt Schichten, die zweite Metallverdrahtungsschichten aufweisen, die auf den Schichten nach 15 gebildet sind. Als eine der Schichten von 16 ist eine zweite Metallverdrahtungsschicht AL21 ausgebildet, um ein Energieversorgungspotential VDD an den p⁺-Diffusionsbereich FL11 über die erste Metallverdrahtungsschicht AL15 von 15 anzulegen und um ein Energieversorgungspotential VDD an den p⁺-Diffusionsbereich FL14 über die erste Metallverdrahtungsschicht AL16 anzulegen. Anders ausgedrückt wirkt die zweite Metallverdrahtungsschicht AL21 als eine Energieversorgungspotential-VDD-Leitung und stellt eine Verbindung zwischen der Source des P-Kanal-MOS-Transistors P1 und der Energieversorgung sowie eine Verbindung zwischen der Source des P-Kanal-MOS-Transistors P2 und der Energieversorgung in dem Ersatzschaltbild von 13 her.
Weiterhin sind folgende Schichten gebildet: eine zweite Metallverdrahtungsschicht AL22 zum Anlegen eines Erdpotentials GND an die p⁺-Diffusionsbereiche FL21 und FL24 über eine erste Metallverdrahtungsschicht AL17, die in 15 gezeigt ist, und eine zweite Metallverdrahtungsschicht AL23 zum Anlegen eines Erdpotentials GND an die p⁺-Diffusionsbereiche FL31 und FL34 über eine in 15 gezeigte erste Metallverdrahtungsschicht AL18. Anders ausgedrückt wirken die zweiten Metallverdrahtungsschichten AL22 und AL23 jeweils als eine Erdpotential-GND-Leitung und bewirken die Erdung jeder Source der N-Kanal-MOS-Transistoren N1, N2, N8 und N10 in der Ersatzschaltung von 13.
Als in 16 gezeigte Schichten sind ferner folgende ausgebildet: eine zweite Metallverdrahtungsschicht AL24, die mit dem p⁺-Diffusionsbereich FL23 der unteren Schicht verbunden ist und als eine erste Bitleitung WBL1 positiver Phase wirkt, eine zweite Metallverdrahtungsschicht AL42, die mit dem p⁺-Diffusionsbereich FL26 der unteren Schicht verbunden ist und als eine zweite Bitleitung RBL2 negativer Phase wirkt, eine zweite Metallverdrahtungsschicht AL25, die mit dem p⁺-Diffusionsbereich FL36 verbunden ist und als Bitleitung WBL2 negativer Phase wirkt, und eine zweite Metallverdrahtungsschicht AL26, die mit dem p⁺-Diffusionsbereich FL33 verbunden ist und als zweite Bitleitung RBL1 positiver Phase wirkt, und zwar durch die Kontaktlöcher und die ersten metallisierten Bohrungen, die in 15 gezeigt sind.
Diese zweiten Metallverdrahtungsschichten AL24 bis AL26 und AL42 bewirken also in der Ersatzschaltung von 13 eine Verbindung zwischen dem anderen Halbleiter-Anschlußende (Drain) des N-Kanal-MOS-Transistors N3 und der ersten Bitleitung WBL1 positiver Phase, eine Verbindung zwischen dem anderen Halbleiteranschlußende (Drain) des N-Kanal-MOS-Transistors N4 und der Bitleitung WBL2 negativer Phase, eine Verbindung zwischen dem anderen Halbleiteranschlußende (Drain) des N-Kanal-MOS-Transistors N9 und der zweiten Bitleitung RBL1 positiver Phase und eine Verbindung zwischen dem anderen Halbleiteranschlußende (Drain) des N-Kanal-MOS-Transistors N11 und der zweiten Bitleitung RBL2 negativer Phase.
Dabei ist es möglich, die zweiten Metallverdrahtungsschichten AL24 bis AL26 und AL42 in geradliniger Form auszubilden, die in einer Richtung parallel mit der ersten Muldenbegrenzungslinie verläuft. Dadurch ist es möglich, die Länge jeder von der ersten Bitleitung WBL1 positiver Phase, der Bitleitung WBL2 negativer Phase, der zweiten Bitleitung RBL1 positiver Phase und der zweiten Bitleitung RBL2 negativer Phase innerhalb einer Speicherzelle weiter zu verkürzen.
Als Schichten, die in 16 gezeigt sind, sind die folgenden gebildet: eine zweite Metallverdrahtungsschicht AL41 zum Verschieben des Verbindungspunkts zwischen der ersten Metallverdrahtungsschicht AL13 der unteren Schicht und der oberen Schicht, eine zweite Metallverdrahtungsschicht AL28 zum Verschieben des Verbindungspunkts zwischen der ersten Metallverdrahtungsschicht AL19 der unteren Schicht und der oberen Schicht, eine zweite Metallverdrahtungsschicht AL27 zum Verschieben des Verbindungspunkts zwischen der ersten Metallverdrahtungsschicht AL10 der unteren Schicht und der oberen Schicht. Außerdem ist eine zweite Metallverdrahtungsschicht AL29 gebildet, um eine Verbindung zwischen der Polysilizium-Verdrahtungsschicht PL31 und der oberen Schicht über die erste Metallverdrahtungsschicht AL14 der unteren Schicht herzustellen.
Als nächstes werden Schichten erläutert, die über den Schichten der 16 positioniert sind. 17 zeigt Schichten, die dritte Metallverdrahtungsschichten aufweisen, die auf den in 16 gezeigten Schichten gebildet sind. Als eine der Schichten von 17 ist eine dritte Metallverdrahtungsschicht AL31 zum elektrischen Verbinden der Polysilizium-Verdrahtungsschichten PL21 und PL33 über die erste Metallverdrahtungsschicht AL10 und die zweite Metallverdrahtungsschicht AL27 gebildet, die auch als eine erste Wortleitung WWL dient. Anders ausgedrückt erzielt die dritte Metallverdrahtungsschicht AL31 eine Verbindung zwischen den Gates der N-Kanal-MOS-Transistoren N3 und N4 und der ersten Wortleitung WWL gemäß der Ersatzschaltung von 13.
Weiterhin ist eine dritte Metallverdrahtungsschicht AL32 ausgebildet, um eine elektrische Verbindung mit der Polysilizium-Verdrahtungsschicht PL31 über die erste Metallverdrahtungsschicht AL14 und die zweite Metallverdrahtungsschicht AL29 herzustellen und außerdem als zweite Wortleitung RWL1 zu wirken. Anders ausgedrückt erreicht die dritte Metallverdrahtungsschicht AL32 eine Verbindung zwischen dem Gate des N-Kanal-MOS-Transistors N6 und der zweiten Wortleitung RWL1 in der in 13 gezeigten Ersatzschaltung.
Ferner ist eine dritte Metallverdrahtungsschicht AL33 ausgebildet, um eine elektrische Verbindung mit der Polysilizium-Verdrahtungsschicht PL22 über die erste Metallverdrahtungsschicht AL13 und die zweite Metallverdrahtungsschicht AL41 herzustellen und als dritte Wortleitung RWL2 zu wirken. Das heißt, die dritte Metallverdrahtungsschicht AL33 stellt eine Verbindung zwischen dem Gate des N-Kanal-MOS-Transistors N11 und der dritten Wortleitung RWL2 in der Ersatzschaltung von 13 her.
Wie 17 zeigt, können aufgrund der Lagebeziehung zwischen den zweiten Metallverdrahtungsschichten AL27 und AL28 diese Metallverdrahtungsschichten durch eine geradlinige Metallverdrahtungsschicht, die sich in einer Richtung senkrecht zu der ersten Muldenbegrenzungslinie erstreckt, miteinander verbunden werden. Somit ist es möglich, die dritte Metallverdrahtungsschicht AL31, die in 17 gezeigt ist, geradlinig mit einer Erstreckung senkrecht zu der ersten Muldenbegrenzungslinie auszubilden. Die dritte Metallverdrahtungsschicht AL32 ist dabei nur mit der zweiten Metallverdrahtungsschicht AL29 als einer unteren Schicht verbunden, und die dritte Metallverdrahtungsschicht AL33 ist nur mit der zweiten Metallverdrahtungsschicht AL41 als einer unteren Schicht verbunden. Daher ist es möglich, diese dritten Metallverdrahtungsschichten in der Verlängerung parallel mit der dritten Metallverdrahtungsschicht AL31 anzuordnen. Das bedeutet, daß es möglich ist, die Länge von jeder von der ersten Wortleitung WWL, der zweiten Wortleitung RWL1 und der dritten Wortleitung RWL2 innerhalb einer Speicherzelle weiter zu verringern.
Wie vorstehend beschrieben wird, ist es mit dem Halbleiter-Speicherbaustein der vierten Ausführungsform ebenfalls möglich, die Auswirkung der dritten Ausführungsform in der Dreiport-SRAM-Zelle zu erzielen.
Als nächstes wird eine fünfte Ausführungsform des Halbleiter-Speicherbausteins erläutert. Die fünfte Ausführungsform dient der Erläuterung des Strukturentwurfs einer anderen äquivalenten Schaltung, die eine Zweiport-RAM-Zelle vom Differential-Lesetyp bildet. 18 zeigt eine Ersatzschaltung des Halbleiter-Speicherbausteins der fünften Ausführungsform.
Die Ersatzschaltung von 18 unterscheidet sich nur dadurch von der vierten Ausführungsform, daß die Gates der N-Kanal-MOS-Transistoren N9 und N11 zusammengeschaltet sind und die Verbindungsleitung als eine gemeinsame zweite Wortleitung RWL in der Ersatzschaltung von 13 genutzt wird. Alle übrigen Strukturen sind wie in 13 ausgebildet und werden daher nicht nochmals erläutert.
Die Betriebsweise ist somit ähnlich wie die der Ersatzschaltung von 13 mit der Ausnahme, daß der Lesevorgang auf der Basis der Differenz zwischen dem Potential der zweiten Bitleitung RBL1 positiver Phase und dem Potential der zweiten Bitleitung RBL2 negativer Phase durchgeführt wird.
Der Strukturentwurf ist nur hinsichtlich der zweiten Metallverdrahtungsschicht, die derjenigen von 16 entspricht, und der dritten Metallverdrahtungsschicht, die derjenigen von 17 entspricht, unterschiedlich. Alle übrigen Unterschichtstrukturen entsprechen den 14 und 15 und werden nicht mehr erläutert.
Es werden nun Schichten erläutert, die über den in 15 liegenden Schichten positioniert sind. Die 19 und 20 sind Strukturentwürfe der Speicherzelle der fünften Ausführungsform des Halbleiter-Speicherbausteins. Dabei zeigt 19 eine Schicht, die die zweite Metallverdrahtungsschicht entsprechend derjenigen von 16 aufweist. 20 zeigt eine Schicht, die die dritte Metallverdrahtungsschicht entsprechend derjenigen von 17 aufweist.
Zuerst ist als eine der in 19 gezeigten Schichten eine zweite Metallverdrahtungsschicht AL21 gebildet, um ein Energieversorgungspotential VDD an den p⁺-Diffusionsbereich FL11 über die erste Metallverdrahtungsschicht AL15 von 15 anzulegen und ein Energieversorgungspotential VDD an den p⁺-Diffusionsbereich FL14 über die erste Metallverdrahtungsschicht AL16 anzulegen. Das heißt, die zweite Metallverdrahtungsschicht AL21 wirkt als eine Energieversorgungspotential-VDD-Leitung und stellt in der Ersatzschaltung gemäß 18 eine Verbindung her zwischen der Source des P-Kanal-MOS-Transistors P1 und der Energieversorgung sowie eine Verbindung zwischen der Source des P-Kanal-MOS-Transistors P2 und der Energieversorgung.
Als weitere Schichten sind folgende gebildet: eine zweite Metallverdrahtungsschicht AL22 zum Anlegen eines Erdpotentials GND an die p⁺-Diffusionsbereiche FL21 und FL24 über eine erste Metallverdrahtungsschicht AL17, die in 15 gezeigt ist, und eine zweite Metallverdrahtungsschicht AL23 zum Anlegen eines Erdpotentials GND an die p⁺-Diffusionsbereiche FL31 bzw. FL34 über eine in 15 gezeigte erste Metallverdrahtungsschicht AL18. Das heißt, die zweiten Metallverdrahtungsschichten AL22 und AL23 wirken jeweils als Erdpotential-GND-Leitung und bewirken eine Erdung jeder Source der N-Kanal-MOS-Transistoren N1, N2, N8 bzw. N10 in der Ersatzschaltung von 18.
Als die in 19 gezeigten Schichten sind ferner folgende gebildet: eine zweite Metallverdrahtungsschicht AL24, die mit dem p⁺-Diffusionsbereich FL23 der unteren Schicht verbunden ist und als eine erste Bitleitung WBL1 positiver Phase wirkt, eine zweite Metallverdrahtungsschicht AL42, die mit dem p⁺- Diffusionsbereich FL26 der unteren Schicht verbunden ist und als zweite Bitleitung RBL2 negativer Phase wirkt, eine zweite Metallverdrahtungsschicht AL25, die mit dem p⁺-Diffusionsbereich FL36 verbunden ist und als Bitleitung WBL2 negativer Phase wirkt, und eine zweite Metallverdrahtungsschicht AL26, die mit dem p⁺-Diffusionsbereich FL33 verbunden ist und als zweite Bitleitung RBL1 positiver Phase wirkt, und zwar jeweils über die in 15 gezeigten Kontaktlöcher bzw. die ersten Durchkontaktierungen.
Diese zweiten Metallverdrahtungsschichten AL24 bis AL26 und AL42 erzielen also eine Verbindung zwischen dem anderen Halbleiteranschlußende (Drain) des N-Kanal-MOS-Transistors N3 und der ersten Bitleitung WBL1 positiver Phase, eine Verbindung zwischen dem anderen Halbleiteranschlußende (Drain) des N-Kanal-MOS-Transistors N4 und der Bitleitung WBL2 negativer Phase, eine Verbindung zwischen dem anderen Halbleiteranschlußende (Drain) des N-Kanal-MOS-Transistors N9 und der zweiten Bitleitung RBL1 positiver Phase sowie eine Verbindung zwischen dem anderen Halbleiteranschlußende (Drain) des N-Kanal-MOS-Transistors N11 und der zweiten Bitleitung RBL2 negativer Phase in der in 18 gezeigten Ersatzschaltung.
Dabei ist es möglich, die zweiten Metallverdrahtungsschichten AL24 bis AL26 und AL42 in geradliniger Form in einer mit der ersten Muldenbegrenzungslinie parallel verlaufenden Richtung auszubilden. Dadurch ist es möglich, die Länge jeder von der ersten Bitleitung WBL1 positiver Phase, der Bitleitung WBL2 negativer Phase, der zweiten Bitleitung RBL1 positiver Phase und der zweiten Bitleitung RBL2 negativer Phase innerhalb einer Speicherzelle weiter zu verkürzen.
Als die in 19 gezeigten Schichten sind ferner folgende gebildet: eine zweite Metallverdrahtungsschicht AL41 zum Verschieben des Verbindungspunkts zwischen der ersten Metallver drahtungsschicht AL13 der unteren Schicht und der oberen Schicht, eine zweite Metallverdrahtungsschicht AL28 zum Verschieben des Verbindungspunkts zwischen der ersten Metallverdrahtungsschicht AL19 der unteren Schicht und der oberen Schicht, eine zweite Metallverdrahtungsschicht AL27 zum Verschieben des Verbindungspunkts zwischen der ersten Metallverdrahtungsschicht AL10 der unteren Schicht und der oberen Schicht. Außerdem ist eine zweite Metallverdrahtungsschicht AL29 gebildet, um die Verbindung zwischen der Polysilizium-Verdrahtungsschicht PL31 und der oberen Schicht über die erste Metallverdrahtungsschicht AL14 der unteren Schicht herzustellen.
Als nächstes werden Schichten erläutert, die über den in 19 gezeigten Schichten liegen. 20 zeigt Schichten, die dritte Metallverdrahtungsschichten aufweisen, die auf den Schichten gemäß 19 gebildet sind. Als eine der in 20 gezeigten Schichten ist eine dritte Metallverdrahtungsschicht AL31 gebildet, um die Polysilizium-Verdrahtungsschichten PL21 und PL33 über die erste Metallverdrahtungsschicht AL10 und die zweite Metallverdrahtungsschicht AL27 elektrisch zu verbinden und außerdem als eine erste Wortleitung WWL zu wirken. Das heißt, die dritte Metallverdrahtungsschicht AL31 bewirkt eine Verbindung zwischen den Gates der N-Kanal-MOS-Transistoren N3 und N4 und der ersten Wortleitung WWL in der in 18 gezeigten Ersatzschaltung.
Weiterhin ist eine dritte Metallverdrahtungsschicht AL32 gebildet, um eine elektrische Verbindung zwischen den Polysilizium-Verdrahtungsschichten PL22 und PL31 über die erste Metallverdrahtungsschicht AL14 und die zweite Metallverdrahtungsschicht AL29 herzustellen und als eine zweite Wortleitung RWL zu wirken. Das heißt, die dritte Metallverdrahtungsschicht AL32 bewirkt eine Verbindung zwischen den Gates der N-Kanal-MOS-Transistoren N9 und N11 und der zweiten Wortleitung RWL in der Ersatzschaltung von 18.
Wie 20 zeigt, können aufgrund der Lagebeziehung zwischen den zweiten Metallverdrahtungsschichten AL27 und AL28 diese Metallverdrahtungsschichten durch eine geradlinige Metallverdrahtungsschicht miteinander verbunden sein, die in einer Richtung senkrecht zu der ersten Muldenbegrenzungslinie verläuft. Somit ist es möglich, die dritte Metallverdrahtungsschicht AL31, die in 20 gezeigt ist, geradlinig und in einer zu der ersten Muldenbegrenzungslinie senkrecht verlaufenden Richtung auszubilden. Das gilt gleichermaßen für die dritte Metallverdrahtungsschicht AL32. Dadurch ist es möglich, die Länge von jeder von der ersten Wortleitung WWL und der zweiten Wortleitung RWL in einer Speicherzelle weiter zu verkürzen.
Wie oben erläutert wurde, ist es bei der fünften Ausführungsform des Halbleiter-Speicherbausteins auch möglich, die Auswirkung der dritten Ausführungsform in der Zweiport-SRAM-Zelle vom Differential-Lesetyp zu erzielen, die eine Lesevorgang ebenfalls mit höherer Geschwindigkeit ausführen kann.
Wie oben erwähnt, sind bei der Erfindung der erste, dritte und fünfte N-Kanal-MOS-Transistor, die mit der Bitleitung positiver Phase elektrisch verbunden sind, und der zweite, vierte und sechste N-Kanal-MOS-Transistor, die mit der Bitleitung negativer Phase verbunden sind, jeweils in den unterteilten P-Muldenbereichen ausgebildet. Wenn also diese Muldenbereiche in einer Richtung angeordnet sind, die zu den Bitleitungen positiver bzw. negativer Phase senkrecht ist, kann eine Entwurfsstruktur verwendet werden, die für die Bitleitungen eine kurze Länge hat. Infolgedessen ergibt sich die Auswirkung, daß ein Hochgeschwindigkeitszugriff ermöglicht wird.
Da ferner der erste und der zweite P-Muldenbereich an den beiden Seiten des N-Muldenbereichs gebildet sind, können die Strecken der Leiterverbindung zwischen den N-Kanal-MOS-Transistoren, die in dem ersten bzw. dem zweiten P-Muldenbereich gebildet sind, und den P-Kanal-MOS-Transistoren, die in dem N-Muldenbereich gebildet sind, vergleichmäßigt werden. Infolgedessen stellt sich der Effekt ein, daß ein optimaler Strukturentwurf für die kürzeste Verdrahtung anwendbar ist.
Ferner sind die Erstreckungsrichtungen der Bitleitungen parallel mit den Begrenzungslinien zwischen den ersten und zweiten P-Muldenbereichen und dem N-Muldenbereich. Es ist daher möglich, einen Strukturentwurf bereitzustellen, bei dem jede Bitleitung mit der kürzesten Länge gebildet ist, indem eine Verringerung der Länge jeder Wortleitung berücksichtigt wird.
Die Erstreckungsrichtung jeder Wortleitung ist ferner senkrecht zu den Begrenzungslinien zwischen dem ersten und dem zweiten P-Muldenbereich und dem N-Muldenbereich. Daher kann ein Strukturentwurf angegeben werden, bei dem jede Wortleitung mit der kürzesten Länge gebildet ist, indem vorrangig eine Verringerung der Länge jeder Bitleitung berücksichtigt wird.
Da außerdem der P-Kanal-MOS-Transistor und die Gatebereiche des ersten, dritten und vierten N-Kanal-MOS-Transistors so gebildet sind, da sie auf derselben Geraden positioniert sind, können Leiter zum Herstellen der Verbindung zwischen den Gates mit gerader Form ausgebildet sein. Da ferner der zweite P-Kanal-MOS-Transistor und die Gatebereiche des zweiten, fünften und sechsten N-Kanal-MOS-Transistors ebenfalls so ausgebildet sind, da sie auf derselben Geraden positioniert sind, können Leiter für die Verbindung zwischen den Gates geradlinig ausgebildet sein. Infolgedessen ergibt sich der Effekt, daß eine kürzere Verdrahtung erhalten werden kann.
Da jede Source und jeder Drain des dritten und fünften N-Kanal-MOS-Transistors, die als Zugriffsgate wirken, auf derselben Geraden positioniert sind, kann der Anbringabstand zwischen dem dritten und dem fünften N-Kanal-MOS-Transistor verringert sein. Da jede Source und jeder Drain des vierten und sechsten N-Kanal-MOS-Transistors ebenfalls auf derselben Geraden positioniert sind, kann der Anbringabstand zwischen den vierten und sechsten N-Kanal-MOS-Transistoren verringert sein. Infolgedessen ist es möglich, den Integrationsgrad der Speicherzelle zu verbessern.
Da die Drain-Diffusionsbereiche in einem gemeinsamen n⁺-Diffusionsbereich für den dritten und fünften N-Kanal-MOS-Transistor bzw. für den vierten und sechsten N-Kanal-MOS-Transistor ausgebildet sind, kann die Größe der n⁺-Diffusionsbereiche verringert sein. Infolgedessen stellt sich der Effekt ein, daß eine Parasitärkapazität aufgrund des n⁺-Diffusionsbereichs verringert ist.
Der Drain-Diffusionsbereich des ersten N-Kanal-MOS-Transistors und der Drain-Diffusionsbereich des dritten und fünften N-Kanal-MOS-Transistors sind ferner miteinander durch die erste Metallverdrahtungsschicht der oberen Schicht verbunden, und der Drain-Diffusionsbereich des zweiten N-Kanal-MOS-Transistors und die Drain-Diffusionsbereiche des vierten und sechsten N-Kanal-MOS-Transistors sind miteinander durch die zweite Metallverdrahtungsschicht der oberen Schicht verbunden. Es ist somit möglich, die erste und die zweite Metallverdrahtungsschicht geradlinig entsprechend den Positionen der Drain-Diffusionsbereiche auszubilden. Dadurch erhält man den Effekt, daß eine kürzere Verdrahtung erhalten wird.
Da die Erstreckungsrichtung der ersten und zweiten Metallverdrahtungsschicht parallel mit einer Erstreckungsrichtung jeder Wortleitung ist, kann die Länge der Metallverdrahtungsschichten ebenso wie die Wortleitungen optimiert werden.
Ferner sind die Erstreckungslinien der Bitleitungen, der Energieversorgungsleitung und der GND-Leitung zu jeder Wortleitung senkrecht. Es ist dadurch möglich, die jeweilige Länge dieser Leitungen zu minimieren. Infolgedessen erhält man den Effekt, daß ein Hochgeschwindigkeitszugriff erzielbar ist.
Da die Drain-Diffusionsbereiche in einem gemeinsamen n⁺-Diffusionsbereich für die ersten, dritten und fünften N-Kanal-MOS-Transistoren bzw. für die zweiten, vierten und sechsten N-Kanal-MOS-Transistoren gebildet sind, können die Metallverdrahtungsschichten zwischen diesen Drain-Diffusionsbereichen entfallen.
Ferner sind der erste n⁺-Diffusionsbereich und der Drain-Diffusionsbereich des ersten P-Kanal-MOS-Transistors und der zweite n⁺-Diffusionsbereich und der Drain-Diffusionsbereich des zweiten P-Kanal-MOS-Transistors miteinander durch die jeweiligen zweiten Metallverdrahtungsschichten der oberen Schicht verbunden. Es ist daher möglich, die Metallverdrahtungsschichten geradlinig entsprechend den Positionen der Drain-Diffusionsbereiche und der n⁺-Diffusionsbereiche auszubilden. Dadurch erhält man den Effekt, daß eine kürzere Verdrahtung erhalten werden kann.
In einer Schaltung, die eine Zweiport-SRAM-Zelle mit als Lesetore ausgebildeten fünften und sechsten N-Kanal-MOS-Transistoren bildet, sind gemäß einem anderen Aspekt der Erfindung der erste, dritte und fünfte N-Kanal-MOS-Transistor, die elektrisch mit einer Bitleitung positiver Phase verbunden sind, und der zweite und vierte N-Kanal-MOS-Transistor, die mit einer Bitleitung negativer Phase verbunden sind, jeweils in gesonderten P-Muldenbereichen ausgebildet. Daher ist die Nebeneinanderstellungsrichtung dieser Muldenbereiche insbesondere senkrecht zu der Richtung der Bitleitungen positiver und negativer Phase, was es ermöglicht, einen Strukturentwurf mit der verringerten Länge der Bitleitungen anzuwenden. Somit stellt sich der Effekt ein, daß ein Hochgeschwindigkeitszugriff ermöglicht wird.
In einer Schaltung, die eine Dreiport-SRAM-Zelle mit als erste Leseports ausgebildeten fünften und sechsten N-Kanal-MOS-Transistoren und mit als zweite Leseports ausgebildeten siebten und achten N-Kanal-MOS-Transistoren bildet, sind ferner der erste, dritte und fünfte N-Kanal-MOS-Transistor, die mit der Bitleitung positiver Phase elektrisch verbunden sind, und der zweite, vierte und siebte N-Kanal-MOS-Transistor, die mit der Bitleitung negativer Phase verbunden sind, jeweils in den getrennten P-Muldenbereichen ausgebildet. Daher ist die Richtung der Nebeneinanderstellung dieser Muldenbereiche insbesondere senkrecht zu der Richtung der Bitleitungen positiver und negativer Phase, was es ermöglicht, einen Strukturentwurf mit der verringerten Länge der Bitleitungen anzuwenden. Somit stellt sich der Effekt ein, daß ein Hochgeschwindigkeitszugriff möglich ist.
In einer Schaltung, die eine Zweiport-SRAM-Zelle vom Differential-Lesetyp zur Durchführung eines Lesevorgangs auf der Basis einer Potentialdifferenz zwischen einer zweiten Bitleitung positiver Phase und einer zweiten Bitleitung negativer Phase bildet, sind der erste, dritte und fünfte N-Kanal-MOS-Transistor, die mit der Bitleitung positiver Phase elektrisch verbunden sind, und der zweite, vierte und siebte N-Kanal-MOS-Transistor, die mit der Bitleitung negativer Phase verbunden sind, jeweils in den getrennten P-Muldenbereichen aus gebildet. Daher ist insbesondere die Richtung der Nebeneinanderstellung dieser Muldenbereiche senkrecht zu der Richtung der Bitleitungen positiver und negativer Phase, was es ermöglicht, einen Strukturentwurf mit der verringerten Länge der Bitleitungen anzuwenden. Dadurch stellt sich der Effekt ein, daß ein Hochgeschwindigkeitszugriff ermöglicht wird.
Da ferner ein erster und ein zweiter P-Muldenbereich an beiden Seiten eines N-Muldenbereichs angeordnet sind, können die Distanzen von Verbindungsleitern zwischen den N-Kanal-MOS-Transistoren, die in dem ersten und dem zweiten P-Muldenbereich gebildet sind, und dem P-Kanal-MOS-Transistor, der in dem N-Muldenbereich gebildet ist, vergleichmäßigt sein. Dadurch stellt sich der Effekt ein, daß ein optimaler Entwurf mit weiter verkürzten Leitern verwendet werden kann.
Da die Erstreckungsrichtung der Bitleitungen mit jeder Begrenzungslinie zwischen dem ersten und dem zweiten P-Muldenbereich und dem N-Muldenbereich parallel ist, kann ein Entwurf mit der minimierten Länge der Bitleitungen angewandt werden, wenn berücksichtigt wird, daß die Länge der Wortleitungen ebenfalls verringert ist.
Da die Erstreckungsrichtung der Wortleitungen senkrecht zu jeder Begrenzungslinie zwischen dem ersten und dem zweiten P-Muldenbereich und dem N-Muldenbereich ist, kann ein Entwurf mit der minimierten Länge der Wortleitungen angewandt werden, wenn berücksichtigt wird, daß die Länge der Bitleitungen vorzugsweise verringert sein sollte.
Die jeweiligen Gatebereiche eines ersten P-Kanal-MOS-Transistors und des ersten, vierten und sechsten N-Kanal-MOS-Transistors sind so ausgebildet, daß sie auf derselben Geraden positioniert sind. Daher kann die Verdrahtung zum Herstellen der Verbindung zwischen diesen Gates geradlinig sein. Ferner sind die jeweiligen Gatebereiche eines zweiten P-Kanal-MOS-Transistors sowie des zweiten, dritten und fünften N-Kanal-MOS-Transistors so ausgebildet, daß sie ebenfalls auf derselben Geraden positioniert sind. Die Leiter zum Herstellen der Verbindung zwischen diesen Gates sind daher geradlinig ausgebildet. Infolgedessen stellt sich der Effekt ein, daß eine kürzere Verdrahtung erzielt werden kann.
Da der Drain des zweiten N-Kanal-MOS-Transistors und die Source des vierten N-Kanal-MOS-Transistors auf derselben Geraden positioniert sind, ist es möglich, den Abstand zwischen diesen zweiten und vierten N-Kanal-MOS-Transistoren zu verringern. Da ferner der Drain des fünften N-Kanal-MOS-Transistors und die Source des sechsten N-Kanal-MOS-Transistors auf derselben Geraden positioniert sind, kann der Abstand zwischen diesen fünften und sechsten N-Kanal-MOS-Transistoren verringert sein. Infolgedessen stellt sich der Effekt ein, daß der Integrationsgrad von Speicherzellen verbessert werden kann.
Ferner sind jeweilige Halbleiteranschlüsse in einem gemeinsamen n⁺-Diffusionsbereich für die ersten und dritten N-Kanal-MOS-Transistoren sowie für die fünften und sechsten N-Kanal-MOS-Transistoren ausgebildet. Es ist daher möglich, einen gesamten n⁺-Diffuionsbereich zu verkleinern. Dadurch ergibt sich der Effekt, da eine Parasitärkapazität infolge des n⁺-Diffusionsbereichs verringert werden kann.
Der zweite P-Kanal-MOS-Transistor sowie der zweite und fünfte N-Kanal-MOS-Transistor haben ferner ihre jeweiligen Gatebereiche durch eine geradlinige gemeinsame Polysilizium-Verdrahtung in Verbindung miteinander. Es ist dadurch möglich, den Abstand zwischen diesen MOS-Transistoren zu verringern. Dadurch ergibt sich der Effekt, daß der Integrationsgrad der Speicherzellen verbessert wird.
Die Verlängerungslinien der Bitleitungen, einer Energieversorgungsleitung und einer GND-Leitung sind ferner senkrecht zu jeder Wortleitung. Dadurch ist es möglich, die Länge dieser Leitungen zu minimieren. Dadurch ergibt sich der Effekt, daß ein Hochgeschwindigkeitszugriff möglich ist.
Die jeweiligen Gatebereiche des ersten P-Kanal-MOS-Transistors sowie des ersten, vierten, sechsten und siebten N-Kanal-MOS-Transistors sind so ausgebildet, daß sie auf derselben Geraden positioniert sind. Es ist daher möglich, die Verdrahtung zur Verbindung zwischen diesen Gates als Gerade auszubilden. Die jeweiligen Gatebereiche des zweiten P-Kanal-MOS-Transistors sowie des zweiten, dritten, fünften und achten N-Kanal-MOS-Transistors sind so ausgebildet, daß sie ebenfalls auf derselben Geraden positioniert sind. Es ist also möglich, die Verdrahtung zur Verbindung zwischen diesen Gates geradlinig auszubilden. Dadurch ergibt sich der Effekt, daß eine kürzere Verdrahtung erreicht wird.
Da der Drain des zweiten N-Kanal-MOS-Transistors und die Source des vierten N-Kanal-MOS-Transistors auf derselben Geraden positioniert sind, kann der Abstand zwischen diesen zweiten und vierten N-Kanal-MOS-Transistoren verringert sein. Da der Drain des fünften N-Kanal-MOS-Transistors und die Source des sechsten N-Kanal-MOS-Transistors ebenfalls auf derselben Geraden positioniert sind, kann der Abstand zwischen dem fünften und sechsten N-Kanal-MOS-Transistor verringert sein. Da der Drain des siebten N-Kanal-MOS-Transistors und die Source des achten N-Kanal-MOS-Transistors ebenfalls auf derselben Geraden positioniert sind, kann der Abstand zwischen dem siebten und dem achten N-Kanal-MOS-Transistor verringert sein. Infolgedessen ist es möglich, den Integrationsgrad der Speicherzellen zu verbessern.
Ferner sind jeweilige Halbleiter-Anschlüsse in einem gemeinsamen n⁺-Diffusionsbereich für die ersten und dritten N-Kanal-MOS-Transistoren, für die fünften und sechsten N-Kanal-MOS-Transistoren und für die siebten und achten N-Kanal-MOS-Transistoren ausgebildet. Dadurch kann ein gesamter n⁺-Diffusionsbereich verkleinert sein. Es ergibt sich somit der Effekt, daß eine Parasitärkapazität infolge des n⁺-Diffusionsbereichs verringert ist.
Ferner sind die jeweiligen Gatebereiche des zweiten P-Kanal-MOS-Transistors sowie des zweiten und fünften N-Kanal-MOS-Transistors durch eine geradlinige gemeinsame Polysilizium-Verdrahtung miteinander verbunden. Die jeweiligen Gatebereiche des ersten P-Kanal-MOS-Transistors und des ersten und siebten N-Kanal-MOS-Transistors sind durch eine geradlinige gemeinsame Polysilizium-Verdrahtung miteinander verbunden. Es ist somit möglich, den Abstand zwischen diesen MOS-Transistoren zu verringern. Infolgedessen ist es möglich, den Integrationsgrad der Speicherzellen zu verbessern.

Claims

Halbleiter-Speicherbaustein, der Folgendes aufweist: eine erste Wortleitung (WL0) und eine zweite Wortleitung (WL1); eine erste Bitleitung (BL00) positiver Phase und eine zweite Bitleitung (BL10) positiver Phase; eine erste Bitleitung (BL01) negativer Phase und eine zweite Bitleitung (BL11) negativer Phase; einen ersten CMOS-Inverter, der einen ersten N-Kanal-MOS-Transistor (N1), einen ersten P-Kanal-MOS-Transistor (P1) sowie Ein- und Ausgänge hat; einen zweiten CMOS-Inverter, der einen zweiten N-Kanal-MOS-Transistor (N2), einen zweiten P-Kanal-MOS-Transistor (P2) sowie Ein- und Ausgänge hat, wobei der Eingang des zweiten CMOS-Inverters mit dem Ausgang des ersten CMOS-Inverters als ein erster Speicherknoten (MA) verbunden ist und der Ausgang des zweiten CMOS-Inverters mit dem Eingang des ersten CMOS-Inverters als ein zweiter Speicherknoten (MB) verbunden ist; einen dritten N-Kanal-MOS-Transistor (N3), der ein mit der ersten Wortleitung (WL0) verbundenes Gate, einen mit der ersten Bitleitung (BL00) positiver Phase verbundenen Drain und eine mit dem ersten Speicherknoten (MA) verbundene Source hat; einen vierten N-Kanal-MOS-Transistor (N4), der ein mit der ersten Wortleitung (WL0) verbundenes Gate, einen mit der ersten Bitleitung (BL01) negativer Phase verbundenen Drain und eine mit dem zweiten Speicherknoten (MB) verbundene Source hat; einen fünften N-Kanal-MOS-Transistor (N5), der ein mit der zweiten Wortleitung (WL1) verbundenes Gate, einen mit der zweiten Bitleitung (BL01) positiver Phase verbundenen Drain und eine mit dem ersten Speicherknoten (MA) verbundene Source hat; und einen sechsten N-Kanal-MOS-Transistor (N6), der ein mit der zweiten Wortleitung (WL1) verbundenes Gate, einen mit der zweiten Bitleitung (BL11) negativer Phase verbundenen Drain und eine mit dem zweiten Speicherknoten (MB) verbundene Source hat, dadurch gekennzeichnet, dass der erste P-Kanal-MOS-Transistor (P1) und der zweite P-Kanal-MOS-Transistor (P2) in einem N-Muldenbereich (NW) gebildet sind, der erste (N1), der dritte (N3) und der fünfte (N5) N-Kanal-MOS-Transistor in einem ersten P-Muldenbereich (PW1) gebildet sind und der zweite (N2), der vierte (N4) und der sechste (N6) N-Kanal-MOS-Transistor in einem zweiten P-Muldenbereich (PW2) gebildet sind, und die Drain-Diffusionsbereiche des dritten (N3) und des fünften (N5) N-Kanal-MOS-Transistors in einem gemeinsamen ersten n⁺-Diffusionsbereich gebildet sind und die Drain-Diffusionsbereiche des vierten (N4) und des sechsten (N6) N-Kanal-MOS-Transistors in einem gemeinsamen zweiten n⁺-Diffusionsbereich gebildet sind.
Halbleiter-Speicherbaustein nach Anspruch 1, dadurch gekennzeichnet, dass der erste P-Muldenbereich (PW1) und der zweite P-Muldenbereich (PW2) an den beiden Seiten des N-Muldenbereichs (NW) gebildet sind.
Halbleiter-Speicherbaustein nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Erstreckungsrichtungen der ersten Bitleitung (BL00) positiver Phase, der ersten Bitleitung (BL01) negativer Phase, der zweiten Bitleitung (BL10) positiver Phase und der zweiten Bitleitung (BL11) negativer Phase parallel zu den Begren zungen zwischen dem ersten P-Muldenbereich (PW1) und dem N-Muldenbereich (NW) sowie zwischen dem zweiten P-Muldenbereich (PW2) und dem N-Muldenbereich (NW) sind.
Halbleiter-Speicherbaustein nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Begrenzungen zwischen dem ersten P-Muldenbereich (PW1) und dem N-Muldenbereich (NW) sowie zwischen dem zweiten P-Muldenbereich (PW2) und dem N-Muldenbereich (NW) senkrecht zu der Erstreckungsrichtung der ersten Wortleitung (WL0) und der zweiten Wortleitung (WL1) sind.
Halbleiter-Speicherbaustein nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass der erste P-Kanal-MOS-Transistor (P1) und der erste (N1), der dritte (N3) und der vierte (N4) N-Kanal-MOS-Transistor derart ausgebildet sind, dass jeweilige Gatebereiche parallel zu der Erstreckungsrichtung der ersten Wortleitung (WL0) und auf derselben Geraden positioniert sind, und dass der zweite P-Kanal-MOS-Transistor (P2) und der zweite (N2), der fünfte (N5) und der sechste (N6) N-Kanal-MOS-Transistor derart ausgebildet sind, dass jeweilige Gatebereiche parallel zu der Erstreckungsrichtung der zweiten Wortleitung (WL1) und auf derselben Geraden positioniert sind.
Halbleiter-Speicherbaustein nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass der dritte (N3) und der fünfte (N5) N-Kanal-MOS-Transistor derart ausgebildet sind, dass jeweilige Source-Diffusionsbereiche und Drain-Diffusionsbereiche parallel zu der Erstreckungsrichtung der ersten Bitleitung (BL00) positiver Phase und der zweiten Bitleitung (BL01) positiver Phase und auf derselben Geraden positioniert sind, und dass der vierte (N4) und der sechste (N6) N-Kanal-MOS-Transistor derart ausgebildet sind, dass jeweilige Source-Diffusionsbereiche und Drain-Diffusionsbereiche parallel zu der Erstreckungsrichtung der ersten Bitleitung (BL01) negativer Phase und der zweiten Bitleitung (BL11) negativer Phase und auf derselben Geraden positioniert sind.
Halbleiter-Speicherbaustein nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass ein Drain-Diffusionsbereich des ersten N-Kanal-MOS-Transistors (N1) und Drain-Diffusionsbereiche des dritten (N3) und des fünften (N5) N-Kanal-MOS-Transistors miteinander durch eine erste Metallverdrahtungsschicht einer oberen Schicht über Kontaktlöcher verbunden sind, und dass ein Drain-Diffusionsbereich des zweiten N-Kanal-MOS-Transistors (N2) und Drain-Diffusionsbereiche des vierten (N4) und des sechsten (N6) N-Kanal-MOS-Transistors miteinander durch eine zweite Metallverdrahtungsschicht der oberen Schicht über Kontaktlöcher verbunden sind.
Halbleiter-Speicherbaustein nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Erstreckungsrichtung der ersten Bitleitung (BL00) positiver Phase und der zweiten Bitleitung (BL10) positiver Phase, der ersten Bitleitung (BL01) negativer Phase und der zweiten Bitleitung (BL11) negativer Phase, der Energieversorgungsleitung und einer Erdleitung (GND) jeweils senkrecht zu der ersten Wortleitung (WL0) und der zweiten Wortleitung (WL1) ist.
Halbleiter-Speicherbaustein nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass Drain-Diffusionsbereiche des ersten (N1), des dritten (N3) und des fünften (N5) N-Kanal-MOS-Transistors in einem gemeinsamen ersten n⁺-Diffusionsbereich gebildet sind, und dass Drain-Diffusionsbereiche des zweiten (N2), des vierten (N4) und des sechsten (N6) N-Kanal-MOS-Transistors in einem gemeinsamen zweiten n⁺-Diffusionsbereich gebildet sind.
Halbleiter-Speicherbaustein, der Folgendes aufweist: eine erste Wortleitung (WWL); eine zweite Wortleitung (RWL); eine erste Bitleitung (WBL1) positiver Phase; eine erste Bitleitung (WBL2) negativer Phase; eine zweite Bitleitung (RBL) positiver Phase; einen ersten CMOS-Inverter, der einen CMOS-Inverter bildet, indem er einen ersten N-Kanal-MOS-Transistor (N1) und einen ersten P-Kanal-MOS-Transistor (P1) aufweist; einen zweiten CMOS-Inverter, der einen CMOS-Inverter bildet, indem er einen zweiten N-Kanal-MOS-Transistor (N2) und einen zweiten P-Kanal-MOS-Transistor (P2) aufweist, und bei dem ein Eingang des CMOS-Inverters mit einem Ausgang des ersten CMOS-Inverters als ein erster Speicherknoten (MA) verbunden ist und ein Ausgang des CMOS-Inverters mit einem Eingang des ersten CMOS-Inverters als ein zweiter Speicherknoten (MB) verbunden ist; einen dritten N-Kanal-MOS-Transistor (N3), der ein mit der ersten Wortleitung (WWL) verbundenes Gate, einen mit der ersten Bitleitung (WBL1) positiver Phase verbundenen Drain und eine mit dem ersten Speicherknoten (MA) verbundene Source hat; einen vierten N-Kanal-MOS-Transistor (N4), der ein mit der ersten Wortleitung (WWL) verbundenes Gate, einen mit der ersten Bitleitung (WBL2) negativer Phase verbundenen Drain und eine mit dem zweiten Speicherknoten (MB) verbundene Source hat; einen fünften N-Kanal-MOS-Transistor (N8), der ein mit dem ersten Speicherknoten (MA) verbundenes Gate hat; und einen sechsten N-Kanal-MOS-Transistor (N9), der ein mit der zweiten Wortleitung (RWL) verbundenes Gate, einen mit der zweiten Bitleitung (RBL) positiver Phase verbundenen Drain und eine mit einem Drain des fünften N-Kanal-MOS-Transistors (N8) verbundene Source hat, dadurch gekennzeichnet, dass der erste (P1) und der zweite (P2) P-Kanal-MOS-Transistor in einem N-Muldenbereich, der erste (N1) und der dritte (N3) N-Kanal-MOS-Transistor in einem ersten P-Muldenbereich (PW1) und der zweite (N2), der vierte (N4), der fünfte (N8) und der sechste (N9) N-Kanal-MOS-Transistor in einem zweiten P-Muldenbereich (PW2) gebildet sind, dass ein Drain-Diffusionsbereich des ersten N-Kanal-MOS-Transistors (N1) und ein Source-Diffusionsbereich des dritten N-Kanal-MOS-Transistors (N3) in einem gemeinsamen ersten n⁺-Diffusionsbereich gebildet sind, dass ein Drain-Diffusionsbereich des zweiten N-Kanal-MOS-Transistors (N2) und ein Source-Diffusionsbereich des vierten N-Kanal-MOS-Transistors (N4) in einem gemeinsamen zweiten n⁺-Diffusionsbereich gebildet sind, und dass ein Drain-Diffusionsbereich des fünften N-Kanal-MOS-Transistors (N8) und ein Source-Diffusionsbereich des sechsten N-Kanal-MOS-Transistors (N9) in einem gemeinsamen dritten n⁺-Diffusionsbereich gebildet sind.
Halbleiter-Speicherbaustein nach Anspruch 10, gekennzeichnet durch eine dritte Wortleitung (RWL2); eine zweite Bitleitung (RBL2) negativer Phase; einen siebten N-Kanal-MOS-Transistor (N10), der ein mit dem zweiten Speicherknoten (MB) verbundenes Gate hat; und einen achten N-Kanal-MOS-Transistor (N11), der ein mit der dritten Wortleitung (RWL2) verbundenes Gate, einen mit der zweiten Bitleitung (RBL2) negativer Phase verbundenen Drain und eine mit einem Drain des siebten N-Kanal-MOS-Transistors (N10) verbundene Source hat, wobei der siebte (N10) und der achte (N11) N-Kanal-MOS-Transistor in dem ersten P-Muldenbereich (PW1) gebildet sind.
Halbleiter-Speicherbaustein nach den Ansprüchen 10 und 11, dadurch gekennzeichnet, dass der erste (PW1) und der zweite (PW2) P-Muldenbereich an beiden Seiten des N-Muldenbereichs (NW) gebildet sind.
Halbleiter-Speicherbaustein nach einem der Ansprüche 10 bis 12, dadurch gekennzeichnet, dass die jeweiligen Erstreckungsrichtungen der ersten Bitleitung (WBL1) positiver Phase, der ersten Bitleitung (WBL2) negativer Phase und der zweiten Bitleitung (RBL) positiver Phase parallel mit einer Begrenzungslinie zwischen dem ersten (PW1) und dem zweiten (PW2) P-Muldenbereich und dem N-Muldenbereich (NW) sind.
Halbleiter-Speicherbaustein nach einem der Ansprüche 10 bis 13, dadurch gekennzeichnet, dass eine Begrenzungslinie zwischen dem ersten (PW1) und zweiten (PW2) P-Muldenbereich und dem N-Muldenbereich (NW) zu den jeweiligen Erstreckungsrichtungen der ersten (WWL) und der zweiten (RWL) Wortleitung senkrecht ist.
Halbleiter-Speicherbaustein nach einem der Ansprüche 10 bis 14, dadurch gekennzeichnet, dass der erste P-Kanal-MOS-Transistor (P1) und der erste (N1), der vierte (N4) und der sechste (N9) N-Kanal-MOS-Transistor so gebildet sind, dass ihre jeweiligen Gatebereiche auf derselben Geraden positioniert und außerdem parallel mit der Erstreckungsrichtung der ersten Wortleitung (WWL) angeordnet sind, und dass der zweite P-Kanal-MOS-Transistor (P2) und der zweite (N2), der dritte (N3) und der fünfte (N8) N-Kanal-MOS-Transistor so gebildet sind, dass ihre jeweiligen. Gatebereiche auf derselben Geraden positioniert und außerdem parallel mit der Erstreckungsrichtung der zweiten Wortleitung (RWL) angeordnet sind.
Halbleiter-Speicherbaustein nach einem der Ansprüche 10 bis 15, dadurch gekennzeichnet, dass der erste (N1) und der dritte (N3) N-Kanal-MOS-Transistor so gebildet sind, dass ein Drain-Diffusionsbereich des ersten N-Kanal-MOS-Transistors (N1) und ein Source-Diffusionsbereich des dritten N-Kanal-MOS-Transistors (N3) auf derselben Geraden positioniert und außerdem parallel mit der Erstreckungsrichtung der ersten Bitleitung (WBL1) positiver Phase angeordnet sind, dass der zweite (N2) und der vierte (N4) N-Kanal-MOS-Transistor so gebildet sind, dass ein Drain-Diffusionsbereich des zweiten N-Kanal-MOS-Transistors (N2) und ein Source-Diffusionsbereich des vierten N-Kanal-MOS-Transistors (N4) auf derselben Geraden positioniert und außerdem parallel mit der Erstreckungsrichtung der ersten Bitleitung (WBL2) negativer Phase angeordnet sind, und dass der fünfte (N8) und der sechste (N9) N-Kanal-MOS-Transistor so gebildet sind, dass ein Drain-Diffusionsbereich des fünften N-Kanal-MOS-Transistors (N8) und ein Source-Diffusionsbereich des sechsten N-Kanal-MOS-Transistors (N9) auf derselben Geraden positioniert und außerdem parallel mit der Erstreckungsrichtung der zweiten Bitleitung (RBL) positiver Phase angeordnet sind.
Halbleiter-Speicherbaustein nach einem der Ansprüche 10 bis 16, dadurch gekennzeichnet, dass die jeweiligen Gatebereiche des zweiten P-Kanal-MOS-Transistors (P2) und des zweiten (N2) und fünften (N8) N-Kanal-MOS-Transistors miteinander durch eine geradlinige gemeinsame Polysilizium-Verdrahtung verbunden sind.
Halbleiter-Speicherbaustein nach einem der Ansprüche 10 bis 17, dadurch gekennzeichnet, dass die Erstreckungsrichtungen der ersten (WBL1) und der zweiten (RBL) Bitleitungen positiver Phase, der ersten Bitleitung (WBL2) negativer Phase, einer Energieversorgungsleitung sowie einer Erdleitung (GND) jeweils senkrecht zu der ersten (WWL) und der zweiten (RWL) Wortleitung verlaufen.