JP4846721B2 - 半導体装置とその製造方法 - Google Patents

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Description

本発明は、半導体装置とその製造方法に関する。
近年、携帯電話等のモバイル機器の需要が増大するにつれ、モバイル機器用LSIの市場規模が急速に拡大している。大部分のモバイル機器はバッテリー駆動であり、長時間の使用に制約があるため、上記したLSI等の半導体装置には、高速動作に加え、低消費電力化が望まれている。
そのようなモバイル機器に搭載される半導体装置には様々なものがあるが、なかでもSRAM(Static Random Access Memory)は、他のメモリ素子に比べて高速動作が可能なことから、モバイル機器のシステムメモリ等に広く用いられている。SRAMは、一つのセルの構造から、６トランジスタ型や３トランジスタ型等に区別される。図１は、そのうちの６トランジスタ型SRAMの一つのセルの等価回路である。
図１に示されるように、このタイプのSRAMは、いずれもn型MOSトランジスタであるトランスファトランジスタTRT1、TRT2とドライバトランジスタTRD1、TRD2とを有する。更に、これらのトランジスタと共に、p型MOSトランジスタである二つのロードトランジスタTRL1、TRL2を図示のように接続することにより、電源電圧VDDと接地電位GNDとの間で駆動するSRAMの一つのセルが構成される。
図２は、このSRAMの平面図である。
図２に示されるように、このSRAMは、n型MOSトランジスタ用活性領域４と、p型MOSトランジスタ用活性領域５とをシリコン基板１に形成し、更にこれらの活性領域４、５の上にゲート絶縁膜（不図示）を介してゲート電極２を形成してなる。そして、各活性領域４、５とゲート電極２の上には、これらと不図示の金属配線とを電気的に接続して図１の等価回路を得るための複数の導電性プラグ３が形成される。
図３は、上記したゲート電極２と導電性プラグ３とを省き、各活性領域４、５の平面レイアウトを見易くした図である。
これに示されるように、n型MOSトランジスタ用活性領域４は、シリコン基板１に形成された素子分離絶縁膜６の第１開口６ａによって画定される。また、p型MOSトランジスタ用活性領域５は、その素子分離絶縁膜６の第２開口６ｂによって画定される。
各活性領域４、５の平面レイアウトとしては様々なものが考案されているが、図３の例では、n型MOSトランジスタ用活性領域４を複数のセルに共通にすべく、その平面形状をストライプ状にしている。このようなSRAMは、ストライプ型SRAMと呼ばれ、SRAMが市場に出回った初期の頃に多く採用されたタイプであり、一時期は高集積化に不向きであるとされたが、近年ではむしろこのタイプが高集積化に有利であることが分かり、再び着目されている。
これに対し、図４は、ベント型と呼ばれるSRAMの平面図であり、図２で説明した要素には図２と同じ符号を付してある。そして、図５は、図４のゲート電極２を省き、各活性領域４、５の平面レイアウトを見易くした図である。
図５に示されるように、n型MOSトランジスタ用活性領域４は、上下の二つのセルに共通であり、各セルにおいて曲げられてループ状となっている。このように活性領域４を曲げることで、セルサイズが小さくなり、SRAMの高集積化を図ることが可能となる。
このようなベント型のSRAMについては、特許文献１の図７にも開示される。
ところで、図３に示したストライプ形SRAMでは、n型MOSトランジスタ用活性領域４が図の横方向の全てのセルに共通で、その長手方向の合計の長さが例えば５０μm以上と非常に長くなる。活性領域４がこのように長いと、素子分離絶縁膜６とシリコン基板１の応力の違いに起因して、活性領域４のシリコン基板１に大きなストレスが加わることになる。そして、極端な場合には、図３の矢印Aの方向にシリコン基板１が素子分離絶縁膜６と相対的に移動することになる。
しかしながら、このようなストレスが生じると、シリコン基板１の活性領域４に導入される不純物の熱拡散係数が増大するので、例えばn型ソース／ドレイン領域用のn型不純物に対する活性化アニールの際に、ストレスが無い場合よりも上記のn型不純物が大きく拡散する。その結果、活性領域４の一部をソース／ドレイン領域とするドライバトランジスタTRD1（図２参照）において、ゲート電極２の下でソース／ドレイン領域同士の間隔が短くなる。こうなると、ドライバトランジスタTRD1がオフで待機状態となっていても、そのソース−ドレイン間にサブスレッショルドリークと呼ばれるリーク電流が流れ、待機状態におけるドライバトランジスタTRD1の消費電力が増大する。
また、これと同様の問題が、上記の活性領域４の一部をソース／ドレイン領域とするトランスファトランジスタTRT1にも発生する。
そして、n型MOSトランジスタのチャネル領域に注入されるp型不純物としてボロン（B）を使用する場合は、ボロンの熱拡散係数が他の不純物と比較して大きいため、上記したストレスによりその熱拡散係数がより一層大きくなり、目標とする不純物濃度プロファイルを持ったチャネル領域を形成するのが困難となる。
一方、図５に示したベント型のSRAMでは、上記のストライプ型と比較してn型MOSトランジスタ用活性領域４の長さは短くなるので、一見するとシリコン基板１にストレスが加わり難いように見える。
しかし、ベント型SRAMでも、活性領域４において、二つのセルにまたがる第１の部分４ａにおいて矢印Bの方向にやはりストレスが発生し、トランジスタのソース／ドレイン領域となる第２の部分４ｂにそのストレスが加わるので、ストライプ型SRAMと同様に待機状態でのリーク電流が増大するという問題が発生する。
ところで、上記のストライプ型やベント型のSRAMでは、一つのセルに６個のMOSトランジスタが形成されるが、その断面の一例を示すと例えば図６のようになる。
図６は、ロードトランジスタTRL1の断面図であり、図２のI-I線に沿う断面図に相当する。なお、トランスファトランジスタやロードトランジスタも図６と同様の断面構造を有する。
図６に示されるように、トランジスタTRL1は、ゲート電極２の両側のシリコン基板１にソース／ドレイン領域８を有し、更にこのソース／ドレイン領域８の表層部分に高融点金属シリサイド層１４が形成される。そして、ゲート電極２を覆うようにして窒化シリコン膜１２と酸化シリコン膜１０とが順に形成され、これらによって層間絶縁膜１３が構成される。
その層間絶縁膜１３は、ソース／ドレイン領域８の上にコンタクトホール１３ａを有し、そのコンタクトホール１３ａの中に、ソース／ドレイン領域８と電気的に接続される導電性プラグ３が形成される。
コンタクトホール１３ａは、フォトリソグラフィによって層間絶縁膜１３をパターニングすることで形成されるが、そのフォトリソグラフィにおいてエッチングのマスクとなるレジストパターンがシリコン基板１と正確に位置合わせされていれば、コンタクトホール１３ａはソース／ドレイン領域８の上に設計通りに位置することになる。
しかし、上記のフォトリソグラフィの際、レジストパターンとシリコン基板１とが位置ずれを起こしていると、図６の点線円内に示すように、コンタクトホール１３ａの一部がソース／ドレイン領域８から外れて素子分離絶縁膜６に重なる。コンタクトホール１３ａは、未開口となるのを防ぐために、その深さよりも深くエッチングして形成するのが普通であるため、このように素子分離絶縁膜６と重なると、上記のエッチングによってコンタクトホール１３ａの下の素子分離絶縁膜６も削られることになる。
ところが、素子分離絶縁膜６がソース／ドレイン領域８の接合深さよりも深く削られると、導電性プラグ３がシリコン基板１と直接コンタクトするようになり、図示のような導電性プラグ３からシリコン基板１に抜けるリークパスPが形成される。
そのリークパスPは、待機状態のトランジスタにおいてリーク電流を発生させる要因となるので、トランジスタの消費電力を増大させてしまう。
このような不都合を回避する方法の一つが、例えば特許文献２の図１（ａ）に開示されている。この方法では、入出力回路用トランジスタのLDD(Lightly Doped Drain)のイオン注入時に、SRAM用トランジスタの活性領域と素子分離絶縁膜との境界部分にも不純物をイオン注入して、ソース／ドレイン領域の接合深さを深くしている。これによれば、図６のようにコンタクトホール１３ａが位置ずれしても、ソース／ドレイン領域８が導電性プラグ３の下端よりも深く形成されるので、既述のようなリークパスPは形成されない。
ところで、上記のLDDをイオン注入で形成する際には、SRAM用トランジスタの活性領域と素子分離絶縁膜との境界部分に不純物を選択的にイオン注入するためのレジストパターンが必要となる。
そのレジストパターンは、シリコン基板１と正しく位置合わせされていれば特に問題を起こさない。しかし、フォトリソグラフィにおいてレジストパターンがシリコン基板１に正確に位置合わせされるのは稀で、通常はある程度の位置ずれが発生する。
図７は、特許文献２の方法でLDDのイオン注入の際に使用されるレジストパターン１５に大きな位置ずれが発生した場合の断面図である。
図７に示されるように、そのレジストパターン１５には窓１５ａが形成されているが、その窓１５ａは、本来、活性領域３と素子分離絶縁膜６との境界部分に不純物を導入するためのものである。しかし、図７の例では、その窓１５ａが素子分離絶縁膜６側に大きくずれており、この窓１５ａを介して活性領域３に不純物を導入することはできない。従って、特許文献２が提案する方法では、レジストパターン１５に大きな位置ずれが発生した場合に、コンタクトホール１３ａ下におけるリーク電流を低減することはできない。
なお、本発明に関連する技術が、特許文献３〜５にも開示される。
特開２００３−１７９１６６号公報 特開２００１−３３２６３４号公報 特開平１０−１７３０７３号公報 特開２００２−４３４４１号公報 特開２００２−３５３３４０号公報
本発明の目的は、従来よりもリーク電流を低減することが可能な半導体装置とその製造方法を提供することにある。
本発明の一観点によれば、半導体基板と、前記半導体基板の活性領域を複数個に分割する素子分離絶縁膜と、前記活性領域の上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側の前記活性領域に形成され、該ゲート電極と共にSRAMメモリセルのMOSトランジスタを構成するソース／ドレイン領域と、前記活性領域と前記素子分離絶縁膜のそれぞれの上に形成された層間絶縁膜と、前記層間絶縁膜に形成され、前記SRAMメモリセルにおいて、隣り合うセル間の部分で活性領域の長手方向に分割されて隣接する二つの前記活性領域、及び該二つの活性領域の間の前記素子分離絶縁膜に共通に重なるホールと、前記ホール内に形成され、前記二つの活性領域を電気的に接続する導電性プラグとを有することを特徴とする半導体装置が提供される。
本発明によれば、素子分離絶縁膜によってSRAMメモリセルの活性領域を複数に分割したので、それぞれの活性領域の長さが短くなり、素子分離絶縁膜と半導体基板との応力の違いに起因して活性領域の半導体基板に加わるストレスの大きさが緩和される。従って、このストレスに起因して半導体基板中の不純物の拡散係数が増大するのを抑制することができ、MOSトランジスタのソース／ドレイン領域に導入された不純物が熱によって大きく拡散するのが抑えられる。これにより、そのソース／ドレイン領域同士がゲート電極の下で必要以上に近づくのを防止でき、オフ状態におけるMOSトランジスタのサブスレショルドリーク電流を低減することが可能となる。
このように分割された活性領域同士は、これらの活性領域と素子分離絶縁膜の上に形成された導電性プラグによって電気的に接続される。このとき、導電性プラグの下端の一部が素子分離絶縁膜の中に食い込む深さよりも深く上記のソース／ドレイン領域を形成することで、導電性プラグの下端が半導体基板に直接接触する危険性が低減され、その導電性プラグから半導体基板に至るリークパスが発生するのを防止できる。
特に、MOSトランジスタのチャネル領域の不純物濃度のピーク深さを０．０１５μmよりも浅くすることで、ソース／ドレイン領域とチャネル領域のそれぞれの不純物が補償する位置が深くなり、ソース／ドレイン領域の接合深さを容易に深くすることができる。
更に、本発明の他の観点によれば、半導体基板に素子分離絶縁膜を形成し、該半導体基板の活性領域を該素子分離絶縁膜で複数個に分割する工程と、前記活性領域の前記半導体基板に第１の不純物を注入してチャネル領域を形成する工程と、前記活性領域の前記半導体基板に、ゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側の前記シリコン基板に第２の不純物を注入してソース／ドレイン領域を形成し、該ソース／ドレイン領域と前記ゲート電極とでSRAMメモリセルのMOSトランジスタを構成する工程と、前記素子分離絶縁膜と前記ソース／ドレイン領域の上に層間絶縁膜を形成する工程と、隣接する二つの前記活性領域、及び該二つの活性領域の間の前記素子分離絶縁膜に共通に重なるホールを前記層間絶縁膜に形成する工程と、前記二つの活性領域を電気的に接続する導電性プラグを前記ホール内に形成する工程とを有し、前記SRAMメモリセルにおいて、隣り合うセル間の部分で活性領域の長手方向に分割して前記二つの活性領域を形成することを特徴とする半導体装置の製造方法が提供される。
本発明によれば、半導体基板の活性領域を該素子分離絶縁膜で複数個に分割し、活性領域一つあたりの長さを短くするので、その活性領域における半導体基板が受けるストレスが緩和され、そのストレスに起因して半導体基板中の不純物の拡散係数が増大するのを抑えることができる。これにより、例えばソース／ドレイン領域の不純物を活性化させるための活性化アニールを半導体基板に対して施しても、その不純物が大きく拡散してゲート電極下の二つのソース／ドレイン領域が互いに近づき過ぎるのを防止でき、従来よりもソース／ドレイン間のリーク電流を芸現することが可能となる。
（１）第１実施形態
図８〜図２１は、本発明の第１実施形態に係る半導体装置の製造途中の断面図である。その半導体装置はストライプ型のSRAMであり、上記の図８〜図２１では、第nセルとその隣の第n+1セルの断面が示されるとともに、各セルにおけるn型MOSトランジスタ形成領域Aとp型MOSトランジスタ形成領域Bとを上下に分けて描いてある。また、図２２〜図２５はその平面図である。
最初に、図８に示す断面構造を得るまでの工程について説明する。
まず、フォトリソグラフィによりシリコン（半導体）基板１に素子分離溝２０ａを形成した後、素子分離溝２０ａの中にCVD(Chemical Vapor Deposition)法により酸化シリコン膜を形成し、その酸化シリコン膜で素子分離溝２０ａを完全に埋め込む。次いで、半導体基板１上の余分な酸化シリコン膜をCMP(Chemical Mechanical Polishing)法により研磨して除去し、酸化シリコン膜を素子分離溝２０ａの中に素子分離絶縁膜２１として残す。このような素子分離構造はSTI(Shallow Trench Isolation)とも呼ばれる。但し、本発明における素子分離構造はSTIに限定されず、LOCOS(Local Oxidation of Silicon)を採用してもよい。
その後に、シリコン基板１の露出面を熱酸化して例えば厚さが約１０nmの熱酸化膜を形成し、それを犠牲絶縁膜２６とする。
そして、この犠牲絶縁膜２６をスルー膜として使用しながら、n型MOSトランジスタ形成領域Aのシリコン基板２０にp型不純物としてボロン（B）をイオン注入してpウェル２２を形成する。そのイオン注入の条件としては、例えば、加速エネルギ約２５０〜３５０keV、ドーズ量約１×１０13〜５×１０13cm-2、及びチルト角０°が採用される。
更に、p型MOSトランジスタ形成領域Bのシリコン基板２０に対しては、上記の犠牲絶縁膜２６をスルー膜にして、例えば加速エネルギ約５５０〜７５０keV、ドーズ量約１×１０13〜５×１０13cm-2、及びチルト角０°の条件でリン（P）をイオン注入してnウェル２３を形成する。
これらのイオン注入において、n型不純物とp型不純物の打ち分けは、不図示のレジストパターンを用いて行われる。
上記のように形成された素子分離絶縁膜２１の平面レイアウトを図２２に示す。
なお、既述の図８において、n型MOSトランジスタ形成領域Aの断面図は図２２のII-II線に沿う断面図に相当し、p型MOSトランジスタ形成領域Bの断面図はIII-III線に沿う断面図に相当する。また、図２２では犠牲絶縁膜２６を省略してある。
図２２において、素子分離絶縁膜２１が形成されていない部分のシリコン基板１は、n型MOSトランジスタ用のn型活性領域Cnとp型MOSトランジスタ用のp型活性領域Cpとなる。そして、本実施形態では、点線円Kで示される部分においてn型活性領域Cnが素子分離絶縁膜２１によって複数に分割されると共に、該領域Cnの長手方向D1にn型活性領域Cnがストライプ状に列をなして配置される。
次に、図９に示すように、p型MOSトランジスタ形成領域Bを覆う第１レジストパターン１８をシリコン基板１の上に形成した後、犠牲絶縁膜２６をスルー膜として用いながら、n型MOSトランジスタ形成領域Aのシリコン基板２０にp型不純物をイオン注入してp型チャネル領域２４を形成する。
そのp型チャネル領域２４の不純物濃度のピーク深さRpは、シリコン基板２０の表面からなるべく浅く、例えばその表面から約０．０１５μmよりも浅い位置に形成するのが好ましい。
また、p型不純物としては、ボロン（B）とBF2のいずれかが採用される。但し、ボロンはBF2に比べて分子サイズが小さく、イオン注入時にシリコン原子と衝突する確率が小さいため、イオン注入されたボロン原子の中には他の原子よりもシリコン基板２０の奥深くに打ち込まれるものがある。このようなボロン原子は、ボロンの濃度プロファイルのテール部分（チャネリング）を長くするように作用するので、ボロンをシリコン基板２０の表層部分にのみ選択的に導入するのを妨げる。
このようなチャネリングは、上記のように犠牲絶縁膜２６を介してイオン注入を行い、非晶質の犠牲絶縁膜２６内でイオンを散乱させてイオンの指向性を低下させてもある程度は防ぐことができる。
しかし、そのチャネリングをより効果的に抑止するには、ボロンよりも原子サイズが大きく、質量も重いBF2をp型不純物として採用するのが好ましい。BF2は、イオン注入時にシリコン原子と衝突する確率がボロンよりも高いので、上記のようなチャネルを低減することができ、シリコン基板２０の表層部分にのみ選択的にイオン注入することができる。なお、BF2を採用する場合のイオン注入条件は特に限定されないが、例えば、加速エネルギ約５〜４０keV、ドーズ量約８×１０12〜３×１０13cm-2、及びチルト角７°という条件を用いるのが好ましい。また、上記のチャネリングが特に問題にならず、p型不純物としてボロンを採用する場合は、例えば、加速エネルギ約５〜３０keV、ドーズ量約８×１０12〜３×１０13cm-2、及びチルト角７°なる条件を採用し得る。
なお、図２３はこの工程を終了後の平面図であり、先の図９のn型MOSトランジスタ形成領域Aの断面図は図２３のIV-IV線に沿う断面図に相当し、p型MOSトランジスタ形成領域Bの断面図は図２３のV-V線に沿う断面図に相当する。但し、図２３では、犠牲絶縁膜２６を省略してある。
その後に、第１レジストパターン１８は除去される。
続いて、図１０に示すように、今度はn型MOSトランジスタ形成領域Aを覆う第２レジストパターン１９をシリコン基板２０の上に形成する。そして、この第２レジストパターン１９をマスクにし、且つ犠牲絶縁膜２６をスルー膜として用いることで、p型MOSトランジスタ形成領域Bにn型不純物として砒素（As）をイオン注入してn型チャネル領域２５を形成する。このイオン注入の条件は特に限定されないが、本実施形態では、加速エネルギ約３０〜６０keV、ドーズ量約５×１０12〜１×１０13cm-2、及びチルト角７°が採用される。なお、このように砒素をイオン注入する代わりに、リン（P）をイオン注入してもよい。
また、既述のp型チャネル領域２４と同様に、このn型チャネル領域２５の不純物濃度のピーク深さRpもなるべく浅く、例えば約０．０１５μmよりも浅く形成するのが好ましい。
この工程を終了した後の平面図は図２４のようになり、先の図１０のn型MOSトランジスタ形成領域Aの断面図は図２４のVI-VI線に沿う断面図に相当し、p型MOSトランジスタ形成領域Bの断面図は図２４のVII-VII線に沿う断面図に相当する。但し、図２４では、犠牲絶縁膜２６を省略してある。
この後に、第２レジストパターン１９は除去される。
次に、図１１に示す断面構造を得るまでの工程について説明する。
まず、上記のイオン注入によってダメージを受けた犠牲絶縁膜２６をフッ酸溶液でウエットエッチングして除去し、シリコン基板１の清浄面を露出させる。そして、その清浄面を熱酸化することで、例えば厚さが約１〜３nmの熱酸化膜を形成し、その熱酸化膜をゲート絶縁膜２７とする。
なお、ゲート絶縁膜２７としては、上記の熱酸化膜よりも誘電率が高い高誘電率絶縁膜を形成してもよい。その高誘電率絶縁膜は、例えば、HfO膜、HfAlO膜、AlO膜、或いはこれらの膜に窒素を導入した膜である。
続いて、図１２に示すように、ゲート電極用の導電膜２８として、ゲート絶縁膜２７の上に熱CVD法によりポリシリコン膜を厚さ約１００〜２００nmに形成する。その導電膜２８はポリシリコン膜に限定されない。例えば、Al膜、Ti膜、W膜等の金属膜、或いはTiN膜、NiSi膜、CoSi膜等のような金属含有膜を導電膜２８として形成してもよい。
その後に、図１３に示すように、フォトリソグラフィにより上記の導電膜２８とゲート絶縁膜２７とをパターニングし、エッチングされずに残存する導電膜２８を複数のゲート電極２８ａとする。各ゲート電極２８ａのゲート長は特に限定されないが、本実施形態では、ゲート長が約４５〜２００nmになるように上記の導電膜２８をパターニングする。
次に、図１４に示す断面構造を得るまでの工程について説明する。
まず、n型MOSトランジスタ形成領域Aのゲート電極２８ａをマスクにしながら、例えば加速エネルギ約５〜２０keV、ドーズ量約１×１０13〜５×１０13cm-2、及びチルト角０°の条件で、領域Aのシリコン基板１にn型不純物の砒素をイオン注入し、n型ソース／ドレインエクステンション２９を形成する。
その後に、これと同じ条件を用いて、p型MOSトランジスタ形成領域Bのシリコン基板１にp型不純物のBF2をイオン注入し、図示のようなp型ソース／ドレインエクステンション３０を形成する。
なお、これらの不純物の打ち分けは不図示のレジストパターンを用いて行われる。
次に、図１５に示すように、n型MOSトランジスタ形成領域Aにおけるシリコン基板２０にp型不純物としてボロンをイオン注入し、ゲート電極２８ａの横にp型ポケット領域３１を形成する。そのイオン注入の条件は、例えば、加速エネルギ約１０〜３５keV、ドーズ量約１×１０13〜５×１０14cm-2、及びチルト角０°である。
そして、これと同様にして、p型MOSトランジスタ形成領域Bにおけるゲート電極２８ａの横のシリコン基板２０にn型不純物、例えばリンをイオン注入して、これらのゲート電極の横に図示のようなn型ポケット領域３２を形成する。このときのイオン注入の条件は特に限定されないが、本実施形態では、加速エネルギ約１０〜３５keV、ドーズ量約１×１０13〜５×１０14cm-2、及びチルト角０°がその条件として採用される。
このようにして形成されたポケット領域３１、３２は、各ゲート電極２８ａのゲート長が短くなった場合に見られる閾値電圧の低下を抑制し、後で形成されるMOSトランジスタのロールオフ耐性を向上させる役割を担う。
続いて、図１６に示すように、シリコン基板２０の上側全面に熱CVD法により酸化シリコン膜を形成した後、その酸化シリコン膜をエッチバックして各ゲート電極２８ａの横に絶縁性サイドウォール３４として残す。
次に、図１７に示す断面構造を得るまでの工程について説明する。
まず、n型MOSトランジスタ形成領域Aのシリコン基板２０に、ゲート電極２８ａをマスクにして加速エネルギ約５〜３０keV、ドーズ量約１×１０15〜５×１０15cm-2、及びチルト角７°の条件で、n型不純物としてリンをイオン注入し、n型ソース／ドレイン領域３６を形成する。なお、リンに代えて砒素をn型不純物として採用してもよい。砒素を用いる場合、ドーズ量とチルト角は上記と同じのままで、加速エネルギが約５〜４０keVに設定される。
更に、これと同様の条件を採用して、p型MOSトランジスタ形成領域Bのシリコン基板２０にp型不純物のボロンをイオン注入し、領域Bのゲート電極２８ａの横にp型ソース／ドレイン領域３７を形成する。本実施形態では、このイオン注入の条件として、加速エネルギ約５〜２０keV、ドーズ量約１×１０15〜５×１０15cm-2、及びチルト角０°を採用する。また、p型不純物としては、上記したボロンに代えてBF2を使用してもよく、その場合は、加速エネルギが約５〜３０keVとされる。
なお、上記したイオン注入におけるn型不純物とp型不純物との打ち分けは不図示のレジストパターンを用いて行われ、イオン注入が終了した後にそのレジストパターンは除去される。
そして、そのレジストパターンを除去した後に、活性化アニールとして窒素雰囲気中で基板温度を約９００〜１０００℃とするRTA(Rapid Thermal Anneal)を行い、各ソース／ドレイン領域３６、３７内の不純物を活性化させる。
次に、図１８に示す断面構造を得るまでの工程について説明する。
まず、シリコン基板２０の上側全面に、高融点金属膜としてコバルト（Co）膜をスパッタ法により形成する。高融点金属膜としては、コバルト膜の他に、ニッケル（Ni）膜やジルコニウム（Zr）膜もある。
続いて、その高融点金属膜を熱処理してシリコンと反応させ、シリコン基板２０の表層部分に高融点金属シリサイド層３８を形成する。その高融点金属シリサイド層３８は、ポリシリコンよりなるゲート電極２８ａの上面にも形成され、それにより各ゲート電極２８ａが低抵抗化される。その後に、素子分離絶縁膜２１上等で未反応となっている高融点金属膜をウエットエッチングして除去する。
次いで、図１９に示すように、シリコン基板２０の上側全面に、減圧CVD法により窒化シリコン（SiN）膜４０を厚さ約３０nmに形成した後、更にその上に熱CVD法により酸化シリコン膜４１を約４００nmの厚さに形成して、これらの窒化シリコン膜４０と酸化シリコン膜４１とを層間絶縁膜４２とする。
次に、図２０に示す断面構造を得るまでの工程について説明する。
まず、CMP法により酸化シリコン膜４１の上面を研磨して平坦化した後、ホール形状の第１、第２窓３９ａ、３９ｂを各ソース／ドレイン領域３６、３７上に備えた第３レジストパターン３９を形成する。次いで、CHF3、Ar、及びO2の混合ガスをエッチングガスとするRIE(Reactive Ion Etching)により、上記の第１、第２窓３９ａ、３９ｂを通じて酸化シリコン膜４１を選択的にエッチングし、各ソース／ドレイン領域３６、３７の上に第１、第２ホール４２ａ、４２ｂを形成する。
これらのホールのうち、第１ホール４２ａは、n型MOSトランジスタ形成領域Aに形成され、隣接する二つのn型活性領域Cnと、それらの間の素子分離絶縁膜２１に共通に重なるように形成される。
また、上記のエッチングガスに対して、窒化シリコン膜４０のエッチング速度は酸化シリコン膜４１のそれよりも遅いため、窒化シリコン膜４０は上記のエッチングのストッパ膜として機能し、その窒化シリコン膜４０の上面においてエッチングが自動的に停止する。
続いて、C4F8、Ar、及びO2の混合ガスにエッチングガスを変え、第１、第２ホール４２ａ、４２ｂ下の窒化シリコン膜４０を選択的にエッチングして開口し、各ホール４２ａ、４２ｂに高融点シリサイド層３８を露出させる。この窒化シリコン膜４０のエッチングでは、高融点シリサイド層３８がエッチングのストッパとして機能する。
その後に、エッチングマスクとして使用した第３レジストパターン３９を除去する。
次に、図２１に示す断面構造を得るまでの工程について説明する。
まず、第１、第２ホール４２ａ、４２ｂの内面と、層間絶縁膜４１の上面とに、バリアメタル膜として窒化チタン（TiN）膜を熱CVD法で厚さ約２０nmに形成する。次に、六フッ化タングステンガスを反応ガスとして使用する熱CVD法によりバリアメタル膜上にタングステン（W）膜を形成し、そのタングステン膜で第１、第２ホール４２ａ、４２ｂを完全に埋め込む。
その後に、層間絶縁膜４１上に形成された余分なバリアメタル膜とタングステン膜とをCMP法で研磨して除去し、これらの膜を第１、第２ホール４２ａ、４２ｂ内にのみ残す。
このようにして第１ホール４２ａ内に残されたバリアメタル膜とタングステン膜は第１導電性プラグ４７ａを構成し、その第１導電性プラグ４７ａにより、隣接するn型活性領域Cn同士が電気的に接続されることになる。
一方、第２ホール４２ｂ内に残されたこれらの膜は第２導電性プラグ４７ｂを構成し、n型MOSトランジスタ形成領域Aやp型MOSトランジスタ形成領域Bにおける高融点金属シリサイド層３８と電気的に接続される。
次いで、第１、第２導電性プラグ４７ａ、４７ｂ上と層間絶縁膜４１上に、アルミニウム膜を含んだ金属積層膜をスパッタ法により形成し、フォトリソグラフィによりその金属積層膜をパターニングして金属配線４９とする。
図２５は、この工程を終了した後の平面図である。但し、同図では、図が煩雑になるのを防ぐために、層間絶縁膜４２と金属配線４９とを省いてある。また、既述の図２１において、n型MOSトランジスタ形成領域Aの断面図は図２５のVIII-VIII線に沿う断面図に相当し、p型MOSトランジスタ形成領域Bの断面図は図２５のIX-IX線に沿う断面図に相当する。
図２５に示されるように、第nセルには、いずれもn型MOSトランジスタである二つのトランスファトランジスタTRT1、TRT2、及び二つのドライバトランジスタTRD1、TRD2が形成される。更に、これらのトランジスタと共に、p型MOSトランジスタである二つのロードトランジスタTRL1、TRL2が図示のように形成される。
そして、これらのトランジスタのうち、隣接するセルにあるドライバトランジスタTRD2のソース／ドレイン領域３６は、既述のように素子分離絶縁膜２１によって分割されており、そのソース／ドレイン領域３６同士が第１導電性プラグ４７ａによって電気的に接続される。更に、これと同様にして、隣接するセルのトランスファトランジスタTRT1、TRT2のソース／ドレイン領域３６同士も第１導電性プラグ４７ａによって電気的に接続された構造となる。
また、上記の六つのトランジスタTRT1、TRT2、TRD1、TRD2、TRL1、TRL2は、金属配線４９により図１に示した等価回路と同じように接続され、ストライプ型SRAMの一つのセルを構成する。なお、図２５に示されるように、ゲート電極２８ａの端部の上には、既述の第１、第２導電性プラグ４７ａ、４７ｂと同じプロセスにより第３導電性プラグ４７ｃが形成され、その第３導電性プラグ４７ｃを介して金属配線４９とゲート電極２８ａとが電気的に接続される。
以上により、本実施形態に係るSRAMの基本構造が完成したことになる。
本実施形態によれば、図２２に示したように、n型活性領域Cnを素子分離絶縁膜２１によって複数に分割し、その活性領域Cnの一つあたりの長さLを短くするようにした。これによれば、素子分離絶縁膜２１とシリコン基板２０の応力の違いに起因して活性領域Cnのシリコン基板２０に加わるストレスの大きさを緩和できると共に、活性領域Cnのシリコン基板２０がストレスによって領域Cnの長手方向に移動しようとしても、その移動を素子分離絶縁膜２１によって止めることができる。
そのため、上記のストレスによってシリコン基板２０中の不純物の拡散係数が増大するのを防ぐことができるので、例えばn型ソース／ドレイン領域３６（図１８参照）に導入されたリン等の不純物が活性化アニールの際に大きく拡散するのを抑止でき、ゲート電極２８ａの下でn型ソース／ドレイン領域３６同士が必要以上に近づくのを防止できる。その結果、オフ状態におけるトランジスタTRD1、TRT1のサブスレッショルドリーク電流が低減され、待機状態におけるSRAMの消費電力を従来よりも抑えることが可能となる。
ところで、上記のように素子分離絶縁膜２１によって分割された隣接する二つの活性領域Cnは、図２１の断面図に示したように、第１導電性プラグ４７ａによって互いに電気的に接続される。その第１導電性プラグ４７ａが埋め込まれる第１ホール４２ａは、これら二つの活性領域Cnの間の素子分離絶縁膜２１上に形成されるので、図２０の工程で第１ホール４２ａをエッチングで形成するときに、第１ホール４２ａ下の素子分離絶縁膜２１もある程度エッチングされる。それにより、第１導電性プラグ４７ａの下端は、素子分離絶縁膜２１に食い込むことになる。但し、その食い込み量Dが多い場合には、従来例の図６で説明したように、第１導電性プラグ４７ａからシリコン基板２０に至るリークパスが形成される恐れがある。
このような不都合を回避するために、本実施形態では、図９の工程でp型チャネル領域２４を形成する際、そのp型チャネル領域２４の不純物濃度のピーク深さRpをなるべく浅く、例えば０．０１５μm以下にした。
図２６は、不純物濃度のピーク深さRpが０．０１５μm以下になるように形成されたp型チャネル領域２４と、n型ソース／ドレイン領域３６のそれぞれの不純物の濃度プロファイルを示す図である。なお、同図では、従来において一般的に採用されているp型チャネル領域の濃度プロファイルも比較例として併記してある。
n型ソース／ドレイン領域３６の接合深さは、該ソース／ドレイン領域３６とp型チャネル領域２４のそれぞれの不純物が補償する深さ、つまりこれらの領域３６、２４の不純物濃度プロファイルの交点の深さとなる。
比較例では、p型チャネル領域をシリコン基板の深い位置にまで形成しているため、シリコン基板の表面から深い部分でもp型チャネル領域の不純物濃度が比較的高い。そのため、０．１μm程度の極浅いところでこのp型チャネル領域とn型ソース／ドレイン領域３６のそれぞれの濃度プロファイルが交わり、n型ソース／ドレイン領域３６の接合深さJ1が約０．１μmと浅くなる。
これに対し、本実施形態では、シリコン基板２０の表面からp型チャネル領域２４の不純物濃度のピーク深さRpを０．０１５μmと浅くしたので、p型チャネル領域２４とn型ソース／ドレイン領域３６のそれぞれの濃度プロファイルの交点を比較例よりも深い部分に移動させることが可能となり、第１導電性プラグ４７ａの食い込み量Dよりも深いJ2（約０．１６μm）の深さにn型ソース／ドレイン領域３６のp-n接合を形成することができる。
これにより、図２１の点線円内に示されるように、例えば第１ホール４２ａが未開口となるのを防ぐために、層間絶縁膜４２の膜厚と比較してオーバーエッチングになるように第１ホール４２ａを形成し、第１ホール４２ａ下の素子分離絶縁膜２１がエッチングされても、第１導電性プラグ４７ａの下端をn型ソース／ドレイン領域３６よりも浅くすることが可能となる。
そのため、第１導電性プラグ４７ａの下端がシリコン基板２０に直接接触する危険性を低減することができるので、第１導電性プラグ４７ａからシリコン基板２０に至るリークパスが発生するのを効果的に抑止することができる。その結果、待機状態にあるMOSトランジスタの上記のリークパスで発生する余分な消費電力を低減することが可能となり、従来よりもSRAMの消費電流が小さくされ、長時間の使用に耐え得るモバイル機器を提供することができるようになる。
しかも、図２３に示したように、そのp型チャネル領域２４をイオン注入で形成する際のマスクとなる第１レジストパターン１８は、分割されたn型活性領域Cnの全てが露出するように形成されればよく、シリコン基板２０との位置合わせに高い精度が要求されない。そのため、図７で説明した特許文献２の方法のように、窓１５ａが素子分離絶縁膜６と活性領域３との境界部分に重なるようにレジストパターン１５を形成する場合と比較して、シリコン基板２０にp型不純物が注入されなくなる危険性を低減することができるので、上記のリーク電流を確実に抑止することが可能となる。
なお、上記では、図２２の点線円Kで示したように、素子分離絶縁膜２１により隣り合うセルの間の部分でn型活性領域Cnを分割したが、分割の仕方はこれに限定されない。
図２７は、ストライプ型SRAMにおいて、n型活性領域Cnの別の分割の仕方を示す平面図である。なお、同図では、図２２と同じ要素に図２２と同じ符号を付してある。
図２７の点線円Bに示すように、この例では、一つのセル内においてn型活性領域Cnを分割する。
図２８は、このように分割したn型活性領域Cnの上に既述の第１〜第３ゲート電極２８ａ〜２８ｃを形成し、SRAMを構成する六つのトランジスタ六つのトランジスタTRT1、TRT2、TRD1、TRD2、TRL1、TRL2を形成した場合の平面図である。
これに示されるように、この例では、一つのセル内で隣接するドライバトランジスタTRD1とトランスファTRT1のソース／ドレイン領域３６同士が第１導電性プラグ４７ａで電気的に接続されることになる。また、これと同様にして、一つのセルにおける別のドライバトランジスタTRD2とトランスファトランジスタTRT2のn型ソース／ドレイン領域３６同士も第１導電性プラグ４７ａによって電気的に接続される。
素子分離絶縁膜２１の平面レイアウトをこのようにしても、n型活性領域Cnにおけるシリコン基板２０が受けるストレスを緩和することができ、既述の理由によって、オフ状態におけるトランジスタTRD1、TRT1、TRD2、TRT2のサブスレッショルドリークを低減することが可能となる。
（２）第２実施形態
上記した第１実施形態では、ストライプ型のSRAMにおいてn型活性領域Cnを複数に分割し、そのn型活性領域Cnにおけるシリコン基板２０が受けるストレスを緩和するようにした。
これに対し、本実施形態では、ベント型SRAMの活性領域Cn、Cpを複数に分割する。なお、このベント型SRAMの製造方法は、第１実施形態で説明したストライプ型のSRAMのそれと同様なので、以下ではその平面図のみを示し、製造方法については省略する。
（i）第１例
図２９は、第１例に係るベント型SRAMの活性領域Cn、Cpの平面レイアウトを示す図であり、図３０は、その活性領域Cn、Cpの上にゲート電極２８ａ等を形成し、既述のトランジスタTRT1、TRT2、TRD1、TRD2、TRL1、TRL2を形成した場合の平面図である。
図２９と図３０の点線円C1に示されるように、この例では、一つのセルにおけるドライバトランジスタTRD1とトランスファトランジスタTRT1のn型活性領域Cnが素子分離絶縁膜２１によって分割され、各トランジスタTRD1、TRT1のn型ソース／ドレイン領域３６同士が第１導電性プラグ４７ａによって電気的に接続される。また、点線円C2に示されるように、もう一対のドライバトランジスタTRD2とトランスファトランジスタTRT2についても、それらのn型ソース／ドレイン領域３６同士が第１導電性プラグ４７ａによって電気的に接続される。
更に、上記のようにして分割された複数のn型活性領域Cnは、そのうちの二つの領域Cnの長手方向D2、D3が直交するように配置される。
（ii）第２例
図３１は、第２例に係るベント型SRAMの活性領域Cn、Cpの平面レイアウトを示す図である。そして、図３２は、その活性領域Cn、Cpの上にゲート電極２８ａ等を形成してトランジスタTRT1、TRT2、TRD1、TRD2、TRL1、TRL2を形成した場合の平面図である。
図３１と図３２の点線円D1に示されるように、この例では、隣接するセルの間でn型活性領域Cnが素子分離絶縁膜２１によって分割される。そして、図３２に示されるように、隣接するセルのそれぞれのトランスファトランジスタTRT1のn型ソース／ドレイン領域３６が、第１導電性プラグ４７ａによって電気的に接続される。更に、TRT1とは別のトランスファトランジスタTRT2についても、点線円D2に示されるように、隣接するセルにおいてn型ソース／ドレイン領域３６同士が第１導電性プラグ４７ａによって電気的に接続された構造となる。
更に、分割されたソース／ドレイン領域３６は、図３１の点線円Mで示す部分において屈曲するように配置される。
（iii）第３例
図３３は、第３例に係るベント型SRAMの活性領域Cn、Cpの平面レイアウトを示す図であり、図３４は、その活性領域Cn、Cpの上にゲート電極２８ａ等を形成し、SRAMを構成するトランジスタTRT1、TRT2、TRD1、TRD2、TRL1、TRL2を形成した場合の平面図である。
図３３と図３４の点線円Eに示されるように、第３例では、隣接するセルの間において、p型活性領域Cpを素子分離絶縁膜２１によって分割する。そして、分割されたp型活性領域Cpに重なるように第１導電性プラグ４７ａを形成することで、隣接するセルのロードトランジスタTRL1、TRL2のソース／ドレイン領域３６同士をその第１導電性プラグ４７ａで接続する。
分割されたp型活性領域Cpは、第２例のn型活性領域Cnと同様に、図３３の点線円Nで示す部分で屈曲するように配置される。
（３）第３実施形態
本願発明者は、第１、第２実施形態で説明したSRAMにおいて、リーク電流がどの程度低減されるのかを実際に調査した。以下に、その調査結果について説明する。
(i)スタンバイリーク電流
まず、活性領域Cp、Cnを分割したことでリーク電流がどの程度低減されるかを調べるため、従来のストライプ型SRAM（図２参照）、第１実施形態の第１のストライプ型SRAM（図２５参照）、及び第１実施形態の第２のストライプ型SRAM（図２８参照）のそれぞれについて、スタンバイ時、すなわち一つのセルを構成する全てのトランジスタがオフ状態におけるスタンバイリーク電流が実際に測定された。その測定結果を図３５に示す。
なお、この調査では、シリコン基板上に１００万個のセルを集積形成し、そのセル全体のリーク電流が調査された。また、図３５のグラフの縦軸は、従来例と第１実施形態とのリーク電流の比を表す。
図３５から明らかなように、従来例と比較して、第１実施形態の第１のストライプ型SRAMでは約６５％、第２のストライプ型SRAMでは約６７％もリーク電流が低減されている。
図３６は、従来のベント型SRAM（図４参照）、及び第２実施形態の第１〜第３例に係るベント型SRAM（図３０、図３２、及び図３４参照）について、図３５と同様にしてリーク電流を調査して得られたグラフである。なお、図３６の縦軸は、従来例と第２実施形態の第１〜第３例のそれぞれのリーク電流の比を表す。
図３６に示されるように、従来例と比較して、第２実施形態の第１例のベント型SRAMでは約６２％、第２例では約６５％、そして第３例では約２２％だけリーク電流が低減される。なお、第３例のベント型SRAMでは、第１、第２例と比較してリーク電流の低減率が小さい。これは、第３例（図３４参照）では、n型MOSトランジスタと比較してそもそもリーク電流が小さなp型MOSトランジスタの活性領域Cpを分割し、更にそのp型MOSトランジスタで構成されるロードトランジスタTRL1、TRL2のリーク電流が全体に占める割合が小さいためである。
図３５及び図３６に示される結果から、活性領域Cp、Cnを分割することにより、スタンバイ時のSRAMのリーク電流が実際に低減されることが明らかとなった。
(ii)基板リーク電流
次に、図２６で説明したように、p型チャネル領域２４の不純物濃度のピーク深さRpを０．０１５μm以下に浅くしたことで、第１導電性プラグ４７ａからシリコン基板２０に逃げるリーク電流（基板リーク電流）がどの程度低減されるのかが調査された。その結果を図３７と図３８に示す。なお、この調査では、シリコン基板上に１００万個のセルを集積形成し、そのセル全体の基板リーク電流が調査された。
図３７は、従来のストライプ型SRAM（図２参照）と、第１実施形態の第１のストライプ型SRAM（図２５参照）のそれぞれの基板リーク電流を調査して得られたグラフである。このうち、従来のストライプ型SRAMでは、チャネル領域の不純物濃度のピーク深さRpを第１実施形態よりも深い０．５μmとした。
図３７から明らかなように、第１実施形態では、従来例と比較して基板リーク電流が約７０％も低減され、p型チャネル領域２４の不純物濃度のピーク深さRpを０．０１５μm以下に浅くしたことが基板リーク電流の低減に極めて有効であることが理解される。
一方、図３８は、従来のベント型SRAM（図４参照）と、第２実施形態の第１例に係るベント型SRAM（図３０参照）のそれぞれの基板リーク電流を調査して得られたグラフである。この調査では、図３７の調査と同様に、第２実施形態のベント型SRAMのp型チャネル領域の不純物濃度のピーク深さRpを０．０１５μmとし、従来例のそれを０．５μmとした。
図３８に示されるように、ベント型のSRAMにおいても、従来例と比較して約５０％もリーク電流が低減される。
図３７及び図３８の結果より、p型チャネル領域の不純物濃度のピーク深さRpを０．０１５μmと浅くすることで、ストライプ型やベント型といった種類に関係無く、基板リークが低減されたSRAMを提供することが可能になることが明らかとなった。
（４）第４実施形態
既述の第１〜第３実施形態では、SRAMを構成するトランジスタの活性領域Cp、Cnを分割することにより、待機状態におけるSRAMのスタンバイリーク電流を低減した。本実施形態では、これとは別の構成を採用することにより、そのスタンバイリーク電流を低減する。
図３９は、本実施形態に係る半導体装置の平面図である。なお、図３９において、第１〜第３実施形態と同じ要素にはこれらの実施形態と同じ符号を付し、以下ではその説明を省略する。
図３９に示されるように、本実施形態に係る半導体装置はベント型SRAMである。本実施形態では、ドライバトランジスタTRD1、TRD2を構成するソース／ドレイン領域３６のうち、ソースとして機能する領域の側Xにゲート電極２８ａをシフトする。これにより、ソースとして機能するソース／ドレイン領域３６のゲート長方向の長さLSが、ドレインとして機能するソース／ドレイン領域３６のゲート長方向の長さLDよりも短い構造が得られる。
図４０は、このようなSRAMのSEM(Scanning Electron Microscope)像を基にして描いた図である。
本願発明者は、上記のようにソース側Xにゲート電極２８ａをシフトすることにより、SRAMのリーク電流にどのような影響が見られるのかを調査した。その調査結果を図４１に示す。なお、図４１において、ISはソース−ドレイン間に流れるサブスレッショルドリーク電流であり、GIDLは、Gate Induced Drain Leakageの略で、ドレインからシリコン基板２０に流れるリーク電流である。また、図４１の縦軸は、ドライバトランジスタ一つあたりのリーク電流を示す。
そして、図４１には、比較のために、上記したソースとドレインのそれぞれの長さLS、LDを等しくした場合（LS = LD）のリーク電流も併記してある。
図４１に示されるように、上記のようにゲート電極２８ａをソース側にシフト（LS<LD）することで、シフトしない場合と比較してサブスレッショルドリーク電流ISが約４７％も低減することが明らかとなった。
図４１では、ドライバトランジスタTRD1、TRD2について調査されたが、本願発明者が行った別の調査によれば、ロードトランジスタTRL1、TRL2でもリーク電流を低減できることが明らかとなった。
更に、上記ではベント型SRAMについて説明したが、ストライプ型SRAMにおいても、ゲート電極２８ａをソース側にシフトすることでリーク電流が低減されると期待される。
以下に、本発明の特徴を付記する。
（付記１） 半導体基板と、
前記半導体基板の活性領域を複数個に分割する素子分離絶縁膜と、
前記活性領域の上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側の前記活性領域に形成され、該ゲート電極と共にSRAMメモリセルのMOSトランジスタを構成するソース／ドレイン領域と、
前記活性領域と前記素子分離絶縁膜のそれぞれの上に形成された層間絶縁膜と、
前記層間絶縁膜に形成され、隣接する二つの前記活性領域、及び該二つの活性領域の間の前記素子分離絶縁膜に共通に重なるホールと、
前記ホール内に形成され、前記二つの活性領域を電気的に接続する導電性プラグと、
を有することを特徴とする半導体装置。
（付記２） 複数個に分割された前記活性領域は、該活性領域の長手方向にストライプ状に列をなして配置されたことを特徴とする付記１に記載の半導体装置。
（付記３） 複数個に分割された前記活性領域のうち、少なくとも二つの該活性領域の長手方向が直交することを特徴とする付記１に記載の半導体装置。
（付記４） 複数個に分割された前記活性領域のうち、少なくとも一つが屈曲していることを特徴とする付記１に記載の半導体装置。
（付記５） 前記MOSトランジスタが複数形成され、複数の該MOSトランジスタのうちの少なくとも二つがドライバトランジスタであり、隣接する二つの該ドライバトランジスタのそれぞれの前記活性領域同士が前記導電性プラグによって電気的に接続されたことを特徴とする付記１に記載の半導体装置。
（付記６） 前記MOSトランジスタが複数形成され、複数の該MOSトランジスタのうちの少なくとも二つがドライバトランジスタとトランスファトランジスタであり、隣接する前記ドライバトランジスタと前記トランスファトランジスタのそれぞれの前記活性領域同士が前記導電性プラグによって電気的に接続されたことを特徴とする付記１に記載の半導体装置。
（付記７） 前記MOSトランジスタが複数形成され、複数の該MOSトランジスタのうちの少なくとも一つがロードトランジスタであり、隣接するセルの該ロードトランジスタのそれぞれの前記活性領域同士が前記導電性プラグによって電気的に接続されたことを特徴とする付記１に記載の半導体装置。
（付記８） 前記導電性プラグの下端の一部が前記素子分離絶縁膜の中に食い込むと共に、前記ソース／ドレイン領域の接合深さを前記食い込みの深さよりも深くしたことを特徴とする付記１に記載の半導体装置。
（付記９） 前記MOSトランジスタのチャネル領域の不純物濃度のピーク深さが、０．０１５μmよりも浅いことを特徴とする付記８に記載の半導体装置。
（付記１０） 活性領域を有する半導体基板と、
前記活性領域の上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側の前記活性領域に形成され、該ゲート電極と共にSRAM(Static Random Access Memory)メモリセルのMOSトランジスタを構成するソース／ドレイン領域とを有し、
前記ソース／ドレイン領域のうちソースとして機能する領域の側に前記ゲート電極をずらすことにより、該領域のゲート長方向の長さを、前記ソース／ドレイン領域のうちドレインとして機能する領域のゲート長方向の長さよりも短くしたことを特徴とする半導体装置。
（付記１１） 半導体基板に素子分離絶縁膜を形成し、該半導体基板の活性領域を該素子分離絶縁膜で複数個に分割する工程と、
前記活性領域の前記半導体基板に第１の不純物を注入してチャネル領域を形成する工程と、
前記活性領域の前記半導体基板に、ゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側の前記シリコン基板に第２の不純物を注入してソース／ドレイン領域を形成し、該ソース／ドレイン領域と前記ゲート電極とでSRAMメモリセルのMOSトランジスタを構成する工程と、
前記素子分離絶縁膜と前記ソース／ドレイン領域の上に層間絶縁膜を形成する工程と、
隣接する二つの前記活性領域、及び該二つの活性領域の間の前記素子分離絶縁膜に共通に重なるホールを前記層間絶縁膜に形成する工程と、
前記二つの活性領域を電気的に接続する導電性プラグを前記ホール内に形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１２） 前記ソース／ドレイン領域を形成した後に、前記半導体基板をアニールして前記第２不純物を活性化させる工程を有することを特徴とする付記１１に記載の半導体装置の製造方法。
（付記１３） 前記活性領域における前記シリコン基板に、不純物濃度のピーク深さが０．０１５μmよりも浅くなるようにチャネル領域を形成する工程を有することを特徴とする付記１１に記載の半導体装置の製造方法。
図１は、６トランジスタ型SRAMの等価回路である。 図２は、従来例に係るストライプ型SRAMの平面図である。 図３は、図２のゲート電極と導電性プラグとを省いた平面図である。 図４は、従来例に係るベント型SRAMの平面図である。 図５は、図４のゲート電極を省いた平面図である。 図６は、図２のI-I線に沿う断面図である。 図７は、特許文献２の方法における問題を説明するための断面図である。 図８は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１）である。 図９は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その２）である。 図１０は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その３）である。 図１１は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その４）である。 図１２は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その５）である。 図１３は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その６）である。 図１４は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その７）である。 図１５は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その８）である。 図１６は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その９）である。 図１７は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１０）である。 図１８は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１１）である。 図１９は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１２）である。 図２０は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１３）である。 図２１は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１４）である。 図２２は、本発明の第１実施形態に係る半導体装置の製造途中の平面図（その１）である。 図２３は、本発明の第１実施形態に係る半導体装置の製造途中の平面図（その２）である。 図２４は、本発明の第１実施形態に係る半導体装置の製造途中の平面図（その３）である。 図２５は、本発明の第１実施形態に係る半導体装置の製造途中の平面図（その４）である。 図２６は、本発明の第１実施形態における、p型チャネル領域とn型ソース／ドレイン領域のそれぞれの不純物の濃度プロファイルを示す図である。 図２７は、本発明の第１実施形態において、n型活性領域の別の分割の仕方を示す平面図である。 図２８は、図２７のn型活性領域の上にゲート電極を形成した場合の平面図である。 図２９は、本発明の第２実施形態に係る半導体装置（第１例）の活性領域の平面レイアウトを示す図である。 図３０は、図２９の活性領域の上にゲート電極を形成した場合の平面図である。 図３１は、本発明の第２実施形態に係る半導体装置（第２例）の活性領域の平面レイアウトを示す図である。 図３２は、図３１の活性領域の上にゲート電極を形成した場合の平面図である。 図３３は、本発明の第２実施形態に係る半導体装置（第３例）の活性領域の平面レイアウトを示す図である。 図３４は、図３３の活性領域の上にゲート電極を形成した場合の平面図である。 図３５は、従来例と本発明の第１実施形態のそれぞれの半導体装置におけるスタンバイリーク電流を調査して得られたグラフである。 図３６は、従来例と本発明の第２実施形態のそれぞれの半導体装置におけるスタンバイリーク電流を調査して得られたグラフである。 図３７は、従来例と本発明の第１実施形態のそれぞれの半導体装置における基板リーク電流を調査して得られたグラフである。 図３８は、従来例と本発明の第２実施形態のそれぞれの半導体装置における基板リーク電流を調査して得られたグラフである。 図３９は、本発明の第４実施形態に係る半導体装置の平面図である。 図４０は、本発明の第４実施形態に係る半導体装置のSEM像を基にして描いた図である。 図４１は、従来例と本発明の第４実施形態のそれぞれの半導体装置のリーク電流を調査して得られたグラフである。

Claims (10)

  1. 半導体基板と、
    前記半導体基板の活性領域を複数個に分割する素子分離絶縁膜と、
    前記活性領域の上にゲート絶縁膜を介して形成されたゲート電極と、
    前記ゲート電極の両側の前記活性領域に形成され、該ゲート電極と共にSRAMメモリセルのMOSトランジスタを構成するソース／ドレイン領域と、
    前記活性領域と前記素子分離絶縁膜のそれぞれの上に形成された層間絶縁膜と、
    前記層間絶縁膜に形成され、前記SRAMメモリセルにおいて、隣り合うセル間の部分で活性領域の長手方向に分割されて隣接する二つの前記活性領域、及び該二つの活性領域の間の前記素子分離絶縁膜に共通に重なるホールと、
    前記ホール内に形成され、前記二つの活性領域を電気的に接続する導電性プラグとを有することを特徴とする半導体装置。
  2. 複数個に分割された前記活性領域は、該活性領域の長手方向にストライプ状に列をなして配置されたことを特徴とする請求項１に記載の半導体装置。
  3. 複数個に分割された前記活性領域のうち、少なくとも二つの該活性領域の長手方向が直交することを特徴とする請求項１に記載の半導体装置。
  4. 複数個に分割された前記活性領域のうち、少なくとも一つが屈曲していることを特徴とする請求項１に記載の半導体装置。
  5. 前記MOSトランジスタが複数形成され、複数の該MOSトランジスタのうちの少なくとも二つがドライバトランジスタであり、隣接する二つの該ドライバトランジスタのそれぞれの前記活性領域同士が前記導電性プラグによって電気的に接続されたことを特徴とする請求項１に記載の半導体装置。
  6. 前記MOSトランジスタが複数形成され、複数の該MOSトランジスタのうちの少なくとも二つがドライバトランジスタとトランスファトランジスタであり、隣接する前記ドライバトランジスタと前記トランスファトランジスタのそれぞれの前記活性領域同士が前記導電性プラグによって電気的に接続されたことを特徴とする請求項１に記載の半導体装置。
  7. 前記MOSトランジスタが複数形成され、複数の該MOSトランジスタのうちの少なくとも一つがロードトランジスタであり、隣接するセルの該ロードトランジスタのそれぞれの前記活性領域同士が前記導電性プラグによって電気的に接続されたことを特徴とする請求項１に記載の半導体装置。
  8. 前記導電性プラグの下端の一部が前記素子分離絶縁膜の中に食い込むと共に、前記ソース／ドレイン領域の接合深さを前記食い込みの深さよりも深くしたことを特徴とする請求項１に記載の半導体装置。
  9. 前記MOSトランジスタのチャネル領域の不純物濃度のピーク深さが０．０１５μmよりも浅いことを特徴とする請求項８に記載の半導体装置。
  10. 半導体基板に素子分離絶縁膜を形成し、該半導体基板の活性領域を該素子分離絶縁膜で複数個に分割する工程と、
    前記活性領域の前記半導体基板に第１の不純物を注入してチャネル領域を形成する工程と、
    前記活性領域の前記半導体基板に、ゲート絶縁膜を介してゲート電極を形成する工程と、
    前記ゲート電極の両側の前記シリコン基板に第２の不純物を注入してソース／ドレイン領域を形成し、該ソース／ドレイン領域と前記ゲート電極とでSRAMメモリセルのMOSトランジスタを構成する工程と、
    前記素子分離絶縁膜と前記ソース／ドレイン領域の上に層間絶縁膜を形成する工程と、
    隣接する二つの前記活性領域、及び該二つの活性領域の間の前記素子分離絶縁膜に共通に重なるホールを前記層間絶縁膜に形成する工程と、
    前記二つの活性領域を電気的に接続する導電性プラグを前記ホール内に形成する工程とを有し、
    前記SRAMメモリセルにおいて、隣り合うセル間の部分で活性領域の長手方向に分割して前記二つの活性領域を形成することを特徴とする半導体装置の製造方法。
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