JP2003179166A - 半導体装置、その製造方法、メモリシステムおよび電子機器 - Google Patents

Abstract

(57)【要約】 【課題】 歩留まりが向上した半導体装置、その製造方
法、メモリシステムおよび電子機器を提供する。 【解決手段】 半導体装置は、ＳＲＡＭメモリセルを備
え、ｐ型ウエル領域Ｗ２０を有する。ｐ型ウエル領域Ｗ
２０は、第１および第２駆動トランジスタＱ３，Ｑ４
と、ウエルコンタクト領域１６ｄとを含む。一方の駆動
トランジスタのソース１６ｃと、ウエルコンタクト領域
１６ｄとは、一つのコンタクト部８０を共用している。
駆動トランジスタのソース１６ｃは、ｐ型不純物層から
構成され、ウエルコンタクト領域は、ｎ型不純物層から
構成されている。ｐ型不純物層は、ｎ型不純物層の一部
と重複するように設けられている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＳＲＡＭ（static
random access memory）を含む半導体装置、その製造
方法、メモリシステムおよび電子機器に関する。

【０００２】

【背景技術】半導体記憶装置の一種であるＳＲＡＭは、
リフレッシュ動作が不要なのでシステムを簡単にできる
ことや低消費電力であるという特徴を有する。このた
め、ＳＲＡＭは、例えば、携帯電話のような電子機器の
メモリに好適に使用される。

【０００３】

【発明が解決しようとする課題】本発明の目的は、歩留
まりが向上した半導体装置、その製造方法、メモリシス
テムおよび電子機器を提供することにある。

【０００４】

【課題を解決するための手段】１．半導体装置 本発明の半導体装置は、第１駆動トランジスタと、第２
駆動トランジスタと、第１転送トランジスタと、第２転
送トランジスタとを含むメモリセルを備える半導体装置
であって、第１導電型ウエル領域を有し、前記第１導電
型ウエル領域は、前記第１駆動トランジスタおよび前記
第２駆動トランジスタと、該第１導電型ウエル領域のた
めのウエルコンタクト領域とを含み、前記一方の駆動ト
ランジスタのソースと、前記ウエルコンタクト領域と
は、一つのコンタクト部を共用し、前記一方の駆動トラ
ンジスタのソースは、前記第１導電型ウエル領域内に設
けられた第２導電型不純物層から構成され、前記ウエル
コンタクト領域は、前記第１導電型ウエル領域内に設け
られた第１導電型不純物層から構成され、前記第１導電
型不純物層は、前記第２導電型不純物層の一部と重複す
るように設けられている。

【０００５】本発明によれば、一方の駆動トランジスタ
のソースと、ウエルコンタクト領域とは、コンタクト部
を共用している。すなわち、駆動トランジスタのソース
およびウエルコンタクト領域と、それらより上層の配線
層とを接続する場合、２つのコンタクト部を形成する必
要がない。このため、本発明によれば、コンタクト部の
数を減らすことができ、コンタクト部と第１層目の導電
層（たとえばトランジスタのゲート電極）とがショート
する確率を低くすることができる。その結果、半導体装
置の歩留りを向上させることができる。

【０００６】また、コンタクト領域が形成されているた
め、ラッチアップを抑えることができる。

【０００７】本発明は、以下の態様をとることができ
る。

【０００８】（Ａ）前記第１導電型不純物層は、前記コ
ンタクト部と対向する半導体層に設けられていることが
できる。

【０００９】（Ｂ）前記第１導電型不純物層および前記
第２導電型不純物層の上に、該第１導電型不純物層と該
第２導電型不純物層とを電気的に接続する導電層を含
み、前記コンタクト部は、前記導電層を介して、前記第
１導電型不純物層および前記第２導電型不純物層と電気
的に接続されていることができる。

【００１０】これにより、コンタクト部と、第１導電型
不純物層および第２導電型不純物層とは、確実に電気的
に接続されることとなる。

【００１１】前記導電層は、シリサイド層であることが
できる。

【００１２】（Ｃ）前記第１導電型不純物層と前記第２
導電型不純物層との重複する領域にて、前記第１導電型
の不純物の濃度は、前記第２導電型の不純物の濃度より
大きいことができる。これにより、第１導電型不純物層
をより確実にウエルコンタクト領域として機能させるこ
とができる。

【００１３】（Ｄ）前記コンタクト部より上の層に、Ｖ
ｓｓ配線が設けられ、前記第１導電型不純物層と、前記
第２導電型不純物層とは、少なくとも前記コンタクト部
を介して、前記Ｖｓｓ配線と電気的に接続されているこ
とができる。

【００１４】これにより、第１導電型不純物層および第
２導電型不純物層をＶｓｓの電位に設定することができ
る。

【００１５】（Ｅ）前記第１導電型ウエル領域は、第１
の方向に沿って伸び、前記第１導電型ウエル領域の上
に、前記第１方向に沿って伸びるワード線が設けられて
いることができる。

【００１６】この態様の場合、前記ワード線は、前記コ
ンタクト部の付近において、前記コンタクト部がある側
の反対側に屈曲した部分を有することができる。これに
より、ワード線を屈曲させた分だけ、ワード線とコンタ
クト部とが離れるため、ワード線とコンタクト部とがシ
ョートする確率をより低くすることができる。

【００１７】（Ｆ）前記メモリセルは、第１負荷トラン
ジスタおよび第２負荷トランジスタを有し、前記第１負
荷トランジスタのゲート電極と、前記第１駆動トランジ
スタのゲート電極とを含む、第１ゲート−ゲート電極層
と、前記第２負荷トランジスタのゲート電極と、前記第
２駆動トランジスタのゲート電極とを含む、第２ゲート
−ゲート電極層と、前記第１負荷トランジスタのドレイ
ン領域と、前記第１駆動トランジスタのドレイン領域と
を電気的に接続する接続層の一部を構成する、第１ドレ
イン−ドレイン配線層と、前記第２負荷トランジスタの
ドレイン領域と、前記第２駆動トランジスタのドレイン
領域とを電気的に接続する接続層の一部を構成する、第
２ドレイン−ドレイン配線層と、前記第１ゲート−ゲー
ト電極層と、前記第２ドレイン−ドレイン配線層とを電
気的に接続する接続層の一部を構成する、第１ドレイン
−ゲート配線層と、前記第２ゲート−ゲート電極層と、
前記第１ドレイン−ドレイン配線層とを電気的に接続す
る接続層の一部を構成する、第２ドレイン−ゲート配線
層と、を含み、前記第１ドレイン−ゲート配線層と、前
記第２ドレイン−ゲート配線層とは、それぞれ異なる層
に位置していることができる。

【００１８】ここで、「配線層」とは、フィールドまた
は層間絶縁層の上に配置された、層状の導電層をいう。

【００１９】この態様においては、第１ドレイン−ゲー
ト配線層と、第２ドレイン−ゲート配線層とは、それぞ
れ異なる層に位置している。このため、この態様によれ
ば、第１ドレイン−ゲート配線層と、第２ドレイン−ゲ
ート配線層とを同じ層に形成する場合に比べて、第１ド
レイン−ゲート配線層および第２ドレイン−ゲート配線
層が形成された各層における配線層のパターン密度を低
減することができ、セル面積を小さくすることができ
る。

【００２０】この態様の場合、前記第１ドレイン−ゲー
ト配線層は、前記第２ドレイン−ゲート配線層より下の
層に位置していることができる。

【００２１】また、この態様の場合、前記第１ドレイン
−ゲート配線層は、前記第１ゲート−ゲート電極層と同
じ層に位置していることができる。

【００２２】また、この態様の場合、前記第２ドレイン
−ゲート配線層は、第２ドレイン−ゲート配線層の下層
部と、第２ドレイン−ゲート配線層の上層部とを有し、
前記第２ドレイン−ゲート配線層の上層部は、前記第２
ドレイン−ゲート配線層の下層部より上の層に位置し、
かつ、前記第２ドレイン−ゲート配線層の下層部と電気
的に接続されていることができる。

【００２３】また、この態様の場合、前記第１ゲート−
ゲート電極層、前記第２ゲート−ゲート電極層および前
記第１ドレイン−ゲート配線層は、第１層導電層に位置
し、前記第１ドレイン−ドレイン配線層、前記第２ドレ
イン−ドレイン配線層および前記第２ドレイン−ゲート
配線層の下層部は、第２層導電層に位置し、前記第２ド
レイン−ゲート配線層の上層部は、第３層導電層に位置
していることができる。

【００２４】２．半導体装置の製造方法 本発明の半導体装置の製造方法は、第１駆動トランジス
タと、第２駆動トランジスタと、第１転送トランジスタ
と、第２転送トランジスタとを含むメモリセルを備える
半導体装置の製造方法であって、以下の工程を含む。
（ａ）半導体層内に、第１導電型ウエル領域を形成する
工程、（ｂ）前記第１導電型ウエル領域内に、一方の駆
動トランジスタのソースのための第２導電型不純物層を
形成する工程、（ｃ）前記半導体層の上に、層間絶縁層
を形成する工程、（ｄ）前記第２導電型不純物層の一部
の上の前記層間絶縁層に、スルーホールを形成する工
程、（ｅ）前記層間絶縁層をマスクとして、前記スルー
ホールを介して、前記半導体層に不純物を注入し、前記
第１導電型ウエル領域のためのウエルコンタクト領域と
して機能する第１導電型不純物層を形成する工程。

【００２５】本発明においては、層間絶縁層のスルーホ
ールを介して、半導体層に不純物を注入することによ
り、ウエルコンタクト領域を形成している。その結果、
自己整合的に、スルーホールと対向する半導体層に第１
導電型不純物層を形成することができる。

【００２６】前記工程（ｄ）と前記工程（ｅ）との間
に、前記層間絶縁層の上に、所定のパターンを有するレ
ジスト層を形成する工程（ｆ）を含み、前記工程（ｅ）
は、前記レジスト層と前記層間絶縁層をマスクとして行
われることができる。

【００２７】層間絶縁層のみだと不純物の一部が層間絶
縁層を通過してしまう場合があるが、これにより、工程
（ｅ）において、所定の領域以外の領域に不純物が注入
されるのを確実に防止することができる。

【００２８】前記工程（ｂ）の後、前記第２導電型不純
物層の上に、導電層を形成する工程を含むことができ
る。前記導電層は、シリサイド層であることができる。

【００２９】３．メモリシステム 本発明のメモリシステムは、本発明の半導体装置を含
む。

【００３０】４．電子機器 本発明の電子機器は、本発明の半導体装置を含む。

【００３１】

【発明の実施の形態】本発明の実施の形態について説明
する。本実施の形態は、本発明にかかる半導体装置を、
ＳＲＡＭに適用したものである。

【００３２】１．ＳＲＡＭの等価回路 図１は、本実施の形態にかかるＳＲＡＭの等価回路と、
導電層との対応関係を示す図である。本実施の形態にか
かるＳＲＡＭは、６個のＭＯＳ電界効果トランジスタに
より、一つのメモリセルが構成されるタイプである。つ
まり、ｎチャネル型の駆動トランジスタＱ３とｐチャネ
ル型の負荷トランジスタＱ５とで、一つのＣＭＯＳイン
バータが構成されている。また、ｎチャネル型の駆動ト
ランジスタＱ４とｐチャネル型の負荷トランジスタＱ６
とで、一つのＣＭＯＳインバータが構成されている。こ
の二つのＣＭＯＳインバータをクロスカップルすること
により、フリップフロップが構成される。そして、この
フリップフロップと、ｎチャネル型の転送トランジスタ
Ｑ１、Ｑ２とにより、一つのメモリセルが構成される。

【００３３】２．ＳＲＡＭの構造 以下、ＳＲＡＭの構造を説明する。まず、各図面を簡単
に説明する。

【００３４】図１は、本実施の形態にかかるＳＲＡＭの
等価回路と、導電層との対応関係を示す図である。図２
は、本実施の形態に係るＳＲＡＭのメモリセルのフィー
ルドを模式的に示す平面図である。図３は、本実施の形
態に係るＳＲＡＭのメモリセルの第１層導電層を模式的
に示す平面図である。図４は、本実施の形態に係るＳＲ
ＡＭのメモリセルの第２層導電層を模式的に示す平面図
である。図５は、本実施の形態に係るＳＲＡＭのメモリ
セルの第３層導電層を模式的に示す平面図である。図６
は、本実施の形態に係るＳＲＡＭのメモリセルの第４層
導電層を模式的に示す平面図である。図７は、本実施の
形態に係るＳＲＡＭのメモリセルのフィールドおよび第
１層導電層を模式的に示す平面図である。図８は、本実
施の形態に係るＳＲＡＭのメモリセルのフィールドおよ
び第２層導電層を模式的に示す平面図である。図９は、
本実施の形態に係るＳＲＡＭのメモリセルの第１層導電
層および第２層導電層を模式的に示す平面図である。図
１０は、本実施の形態に係るＳＲＡＭのメモリセルの第
２層導電層および第３層導電層を模式的に示す平面図で
ある。図１１は、本実施の形態に係るＳＲＡＭのメモリ
セルの第３層導電層および第４層導電層を模式的に示す
平面図である。図１２は、図２〜図１１のＡ−Ａ線に沿
った断面を模式的に示す断面図である。図１３は、図２
〜図１１のＢ−Ｂ線に沿った断面を模式的に示す断面図
である。図１４は、図２〜図１１のＣ−Ｃ線に沿った断
面を模式的に示す断面図である。なお、図２および図７
のフィールドにおいて、左から右に下りる斜線領域はｎ
⁺型不純物層を示し、右から左に下りる斜線領域はｐ⁺型
不純物層を示す。

【００３５】ＳＲＡＭは、フィールドに形成された素子
形成領域と、第１層導電層と、第２層導電層と、第３層
導電層と、第４層導電層とを含んで構成されている。以
下、フィールドおよび第１〜第４層導電層の各構成につ
いて、具体的に説明する。

【００３６】２．１ フィールド 図２を参照しながら、フィールドについて説明する。フ
ィールドは、第１〜第４活性領域１４，１５，１６，１
７および素子分離領域１２を有する。第１〜第４活性領
域１４，１５，１６，１７は、素子分離領域１２によっ
て画定されている。第１および第２活性領域１４，１５
が形成された側の領域は、ｎウエル領域Ｗ１０となって
おり、第３および第４活性領域１６，１７が形成された
側の領域は、ｐウエル領域Ｗ２０となっている。

【００３７】第１活性領域１４と第２活性領域１５と
は、平面形状に関して、対称関係にある。また、第３活
性領域１６と第４活性領域１７とは、平面形状に関し
て、対称関係にある。

【００３８】第１活性領域１４において、第１負荷トラ
ンジスタＱ５が形成される。第１活性領域１４内には、
第１のｐ⁺型不純物層１４ａおよび第２のｐ⁺型不純物層
１４ｂが形成されている。第１のｐ⁺型不純物層１４ａ
は、第１負荷トランジスタＱ５のソースとして機能す
る。第２のｐ⁺型不純物層１４ｂは、第１負荷トランジ
スタＱ５のドレインとして機能する。

【００３９】第２活性領域１５において、第２負荷トラ
ンジスタＱ６が形成される。第２活性領域１５内には、
第３のｐ⁺型不純物層１５ａおよび第４のｐ⁺型不純物層
１５ｂが形成されている。第３のｐ⁺型不純物層１５ａ
は、第２負荷トランジスタＱ６のソースとして機能す
る。第４のｐ⁺型不純物層１５ｂは、第２負荷トランジ
スタＱ６のドレインとして機能する。

【００４０】第３活性領域１６において、第１駆動トラ
ンジスタＱ３および第１転送トランジスタＱ１が形成さ
れる。第３活性領域１６内には、トランジスタＱ１，Ｑ
３の構成要素となる第１〜第３のｎ⁺型不純物層１６
ａ，１６ｂ，１６ｃと、ウエルコンタクト領域を構成す
る第５のｐ⁺型不純物層１６ｄとが形成されている。第
１のｎ⁺型不純物層１６ａは、第１転送トランジスタＱ
１のソースまたはドレインとして機能する。第２のｎ⁺
型不純物層１６ｂは、第１駆動トランジスタＱ３のドレ
イン、および、第１転送トランジスタＱ１のソースまた
はドレインとして機能する。第３のｎ⁺型不純物層１６
ｃは、第１駆動トランジスタＱ３のソースとして機能す
る。ウエルコンタクト領域である第５のｐ⁺型不純物層
１６ｄは、図７および図１４に示すように、第１駆動ト
ランジスタＱ３のソースである第３のｎ⁺型不純物層１
６ｃの一部と重複するように設けられている。第５のｐ
⁺型不純物層１６ｄと第３のｎ⁺型不純物層１６ｃとが重
複する領域にて、ｐ型の不純物の濃度がｎ型の不純物の
濃度よりも高くなるように設定される。第５のｐ⁺型不
純物層１６ｄの深さは、ウエルコンタクト領域として機
能すれば特に限定されないが、たとえば、第３のｎ⁺型
不純物層１６ｃの深さと同じか、または、深く設定され
る。

【００４１】第４活性領域１７において、第２駆動トラ
ンジスタＱ４および第２転送トランジスタＱ２が形成さ
れる。第４活性領域１７内には、トランジスタＱ２，Ｑ
４の構成要素となる第４〜第６のｎ⁺型不純物層１７
ａ，１７ｂ，１７ｃと、ウエルコンタクト領域を構成す
る第６のｐ⁺型不純物層１７ｄとが形成されている。第
４のｎ⁺型不純物層１７ａは、第２転送トランジスタＱ
２のソースまたはドレインとして機能する。第５のｎ⁺
型不純物層１７ｂは、第２駆動トランジスタＱ４のドレ
イン、および、第２転送トランジスタＱ２のソースまた
はドレインとして機能する。第６のｎ⁺型不純物層１７
ｃは、第２駆動トランジスタＱ４のソースとして機能す
る。ウエルコンタクト領域である第６のｐ⁺型不純物層
１７ｄは、第５のｐ⁺型不純物層１６ｄと同様に、第２
駆動トランジスタＱ４のソースである第６のｎ⁺型不純
物層１７ｃの一部と重複するように設けられている。第
６のｐ⁺型不純物層１７ｄと第６のｎ⁺型不純物層１７ｃ
とが重複する領域にて、ｐ型の不純物の濃度がｎ型の不
純物の濃度よりも高くなるように設定される。第６のｎ
⁺型不純物層１７ｃの不純物濃度は、たとえば第３のｎ⁺
型不純物層１６ｃと同様の範囲内にあり、第６のｐ⁺型
不純物層１７ｄの不純物濃度は、たとえば第５のｐ⁺型
不純物層１６ｄと同様の範囲内にある。第６のｐ⁺型不
純物層１７ｄの深さは、ウエルコンタクト領域として機
能すれば特に限定されないが、たとえば、第６のｎ⁺型
不純物層１７ｃの深さと同じか、または、深く設定され
る。

【００４２】上述の各不純物層の表面には、図１２〜図
１４に示すように、シリサイド層１１０が設けられてい
る。

【００４３】２．２ 第１層導電層 次に、図３および図７を参照しながら、第１層導電層を
説明する。なお、第１層導電層とは、半導体層１０の上
に形成された導電層をいう。

【００４４】第１層導電層は、第１ゲート−ゲート電極
層２０と、第２ゲート−ゲート電極層２２と、第１ドレ
イン−ゲート配線層３０と、副ワード線２４とを有す
る。

【００４５】第１ゲート−ゲート電極層２０および第２
ゲート−ゲート電極層２２は、Ｙ方向に沿って伸びるよ
うに形成されている。第１ドレイン−ゲート配線層３０
および副ワード線２４は、Ｘ方向に沿って伸びるように
形成されている。

【００４６】以下、第１層導電層の各構成要素につい
て、具体的に説明する。

【００４７】１）第１ゲート−ゲート電極層 第１ゲート−ゲート電極層２０は、図７に示すように、
第１活性領域１４および第３活性領域１６と交差するよ
うに形成されている。第１ゲート−ゲート電極層２０
は、第１負荷トランジスタＱ５および第１駆動トランジ
スタＱ３のゲート電極として機能する。

【００４８】第１ゲート−ゲート電極層２０は、第１活
性領域１４において、第１のｐ⁺型不純物層１４ａと第
２のｐ⁺型不純物層１４ｂとの間を通るように形成され
ている。すなわち、第１ゲート−ゲート電極層２０と、
第１のｐ⁺型不純物層１４ａと、第２のｐ⁺型不純物層１
４ｂとで、第１負荷トランジスタＱ５を構成している。
また、第１ゲート−ゲート電極層２０は、第３活性領域
１６において、第２のｎ⁺型不純物層１６ｂと第３のｎ⁺
型不純物層１６ｃとの間を通るように形成されている。
すなわち、第１ゲート−ゲート電極層２０と、第２のｎ
⁺型不純物層１６ｂと、第３のｎ⁺型不純物層１６ｃと
で、第１駆動トランジスタＱ３を構成している。

【００４９】２）第１ドレイン−ゲート配線層 第１ドレイン−ゲート配線層３０は、第１ゲート−ゲー
ト電極層２０の側部から、第２ゲート−ゲート電極層２
２に向かってＸ方向に沿って伸びるように形成されてい
る。また、第１ドレイン−ゲート配線層３０は、図７に
示すように、少なくとも、第１活性領域１４と第３活性
領域１６との間において形成されている。

【００５０】３）第２ゲート−ゲート電極層 第２ゲート−ゲート電極層２２は、図７に示すように、
第２活性領域１５および第４活性領域１７と交差するよ
うに形成されている。第２ゲート−ゲート電極層２２
は、第２負荷トランジスタＱ６および第２駆動トランジ
スタＱ４のゲート電極として機能する。

【００５１】第２ゲート−ゲート電極層２２は、第２活
性領域１５において、第３のｐ⁺型不純物層１５ａと第
４のｐ⁺型不純物層１５ｂとの間を通るように形成され
ている。すなわち、第２ゲート−ゲート電極層２２と、
第３のｐ⁺型不純物層１５ａと、第４のｐ⁺型不純物層１
５ｂとで、第２負荷トランジスタＱ６を構成している。
また、第２ゲート−ゲート電極層２２は、第４活性領域
１７において、第５のｎ⁺型不純物層１７ｂと第６のｎ⁺
型不純物層１７ｃとの間を通るように形成されている。
すなわち、第２ゲート−ゲート電極層２２と、第５のｎ
⁺型不純物層１７ｂと、第６のｎ⁺型不純物層１７ｃと
で、第２駆動トランジスタＱ４を構成している。

【００５２】４）副ワード線 副ワード線２４は、図７に示すように、第３活性領域１
６および第４活性領域１７と交差するように形成されて
いる。副ワード線２４は、第１および第２転送トランジ
スタＱ１，Ｑ２のゲート電極として機能する。

【００５３】副ワード線２４は、第３活性領域１６にお
いて、第１のｎ⁺型不純物層１６ａと第２のｎ⁺型不純物
層１６ｂとの間を通るように形成されている。すなわ
ち、副ワード線２４と、第１のｎ⁺型不純物層１６ａ
と、第２のｎ⁺型不純物層１６ｂとで、第１転送トラン
ジスタＱ１を構成している。また、副ワード線２４は、
第４活性領域１７において、第４のｎ⁺型不純物層１７
ａと第５のｎ⁺型不純物層１７ｂとの間を通るように形
成されている。すなわち、副ワード線２４と、第４のｎ
⁺型不純物層１７ａと、第５のｎ⁺型不純物層１７ｂと
で、第２転送トランジスタＱ２を構成している。

【００５４】副ワード線２４は、第５のｐ⁺型不純物層
１６ｄの付近にて、第５のｐ⁺型不純物層１６ｄのある
側の反対側に屈曲した部分を有することが好ましい。ま
た、副ワード線２４は、第６のｐ⁺型不純物層１７ｄの
付近にて、第６のｐ⁺型不純物層１７ｄのある側の反対
側に屈曲した部分を有することが好ましい。これらの理
由は、「作用効果」の項で後述する。

【００５５】５）第１層導電層等の断面構造 第１層導電層は、たとえば、ポリシリコン層およびシリ
サイド層が順次積層されて構成されることができる。

【００５６】図１２〜図１４に示すように、フィールド
および第１層導電層の上には、第１の層間絶縁層９０が
形成されている。第１の層間絶縁層９０は、たとえば化
学的機械的研磨法により、平坦化処理がなされて構成さ
れることができる。

【００５７】２．３ 第２層導電層 以下、図４、図８および図９を参照しながら、第２層導
電層を説明する。なお、第２層導電層とは、第１の層間
絶縁層９０の上に形成された導電層をいう。

【００５８】第２層導電層は、図４に示すように、第１
ドレイン−ドレイン配線層４０と、第２ドレイン−ドレ
イン配線層４２と、第２ドレイン−ゲート配線層の下層
部３２ａと、第１ＢＬコンタクトパッド層７０ａと、第
１／ＢＬコンタクトパッド層７２ａと、第１Ｖｓｓコン
タクトパッド層７４ａと、Ｖｄｄコンタクトパッド層７
６とを有する。

【００５９】第１ドレイン−ドレイン配線層４０と、第
２ドレイン−ドレイン配線層４２と、第２ドレイン−ゲ
ート配線層の下層部３２ａとは、Ｙ方向に沿って伸びる
ように形成されている。第１ドレイン−ドレイン配線層
４０と、第２ドレイン−ドレイン配線層４２と、第２ド
レイン−ゲート配線層の下層部３２ａとは、Ｘ方向に順
次配列されて形成されている。

【００６０】以下、第２層導電層の各構成要素につい
て、具体的に説明する。

【００６１】１）第１ドレイン−ドレイン配線層 第１ドレイン−ドレイン配線層４０は、第１活性領域１
４および第３活性領域１６と平面的にみて重なる部分を
有する（図８参照）。具体的には、第１ドレイン−ドレ
イン配線層４０の一方の端部４０ａは、第２のｐ⁺型不
純物層１４ｂの上方に位置している。第１ドレイン−ド
レイン配線層４０の一方の端部４０ａと第２のｐ⁺型不
純物層１４ｂとは、フィールドと第２層導電層とのコン
タクト部（以下「フィールド・第２層−コンタクト部」
という）８０を介して電気的に接続されている。第１ド
レイン−ドレイン配線層４０の他方の端部４０ｂは、第
２のｎ⁺型不純物層１６ｂの上方に位置している。第１
ドレイン−ドレイン配線層４０の他方の端部４０ｂと第
２のｎ⁺型不純物層１６ｂとは、フィールド・第２層−
コンタクト部８０を介して電気的に接続されている。

【００６２】２）第２ドレイン−ドレイン配線層 第２ドレイン−ドレイン配線層４２は、第２活性領域１
５および第４活性領域１７と平面的にみて重なる部分を
有する（図８参照）。具体的には、第２ドレイン−ドレ
イン配線層４２の一方の端部４２ａは、第４のｐ⁺型不
純物層１５ｂの上方に位置している。第２ドレイン−ド
レイン配線層４２の一方の端部４２ａと、第４のｐ⁺型
不純物層１５ｂとは、フィールド・第２層−コンタクト
部８０を介して電気的に接続されている。第２ドレイン
−ドレイン配線層４２の他方の端部４２ｂは、第５のｎ
⁺型不純物層１７ｂの上方に位置している。第２ドレイ
ン−ドレイン配線層４２の他方の端部４２ｂと、第５の
ｎ⁺型不純物層１７ｂとは、フィールド・第２層−コン
タクト部８０を介して電気的に接続されている。

【００６３】さらに、第２ドレイン−ドレイン配線層４
２は、第１ドレイン−ゲート配線層３０の端部３０ａと
平面的にみて重なる部分を有する（図９参照）。第２ド
レイン−ドレイン配線層４２と、第１ドレイン−ゲート
配線層３０の端部３０ａとは、第１層導電層と第２層導
電層とのコンタクト部（以下「第１層・第２層−コンタ
クト部」という）８２を介して電気的に接続されてい
る。

【００６４】３）第２ドレイン−ゲート配線層の下層部 第２ドレイン−ゲート配線層の下層部３２ａは、第２ド
レイン−ドレイン配線層４２を基準として、第１ドレイ
ン−ドレイン配線層４０の反対側に形成されている。第
２ドレイン−ゲート配線層の下層部３２ａは、第２ゲー
ト−ゲート電極層２２と平面的にみて重なる部分を有す
る（図９参照）。第２ドレイン−ゲート配線層の下層部
３２ａと、第２ゲート−ゲート電極層２２とは、第１層
・第２層−コンタクト部８２を介して電気的に接続され
ている。

【００６５】４）第１ＢＬコンタクトパッド層 第１ＢＬコンタクトパッド層７０ａは、第３活性領域１
６における第１のｎ⁺型不純物層１６ａの上方に位置し
ている（図８参照）。第１ＢＬコンタクトパッド層７０
ａと第１のｎ⁺型不純物層１６ａとは、フィールド・第
２層−コンタクト部８０を介して電気的に接続されてい
る。

【００６６】５）第１／ＢＬコンタクトパッド層 第１／ＢＬコンタクトパッド層７２ａは、第４活性領域
１７における第４のｎ ⁺型不純物層１７ａの上方に位置
している（図８参照）。第１／ＢＬコンタクトパッド層
７２ａと第４のｎ⁺型不純物層１７ａとは、フィールド
・第２層−コンタクト部８０を介して電気的に接続され
ている。

【００６７】６）第１Ｖｓｓコンタクトパッド層 各第１Ｖｓｓコンタクトパッド層７４ａは、駆動トラン
ジスタＱ３，Ｑ４のソース（たとえば第３のｎ⁺型不純
物層１６ｃ）およびウエルコンタクト領域（たとえば第
５のｐ⁺型不純物層１６ｄ）の上方に位置している（図
８参照）。

【００６８】第１Ｖｓｓコンタクトパッド層７４ａは、
図１７に示すように、駆動トランジスタＱ３，Ｑ４のソ
ース（たとえば第３のｎ⁺型不純物層１６ｃ）およびウ
エルコンタクト領域（たとえば第５のｐ⁺型不純物層１
６ｄ）と、一つのフィールド・第２層−コンタクト部８
０を介して、電気的に接続されている。以下、左側の第
１Ｖｓｓコンタクトパッド層７４ａにおけるフィールド
・第２層−コンタクト部８０を例にとり、そのコンタク
ト部８０の構成を説明する。フィールド・第２層−コン
タクト部８０と、第５のｐ⁺型不純物層１６ｄとは、互
いに対向するように設けられている。すなわち、第５の
ｐ⁺型不純物層１６ｄは、フィールド・第２層−コンタ
クト部８０と対向する半導体層に設けられている。フィ
ールド・第２層−コンタクト部８０は、シリサイド層を
介して、第５のｐ⁺型不純物層１６ｄおよび第３のｎ⁺型
不純物層１６ｃと電気的に接続されている。

【００６９】７）Ｖｄｄコンタクトパッド層 各Ｖｄｄコンタクトパッド層７６は、負荷トランジスタ
Ｑ５，Ｑ６のソース（たとえば第１のｐ⁺型不純物層１
４ａ）の上方に位置されている。各Ｖｄｄコンタクトパ
ッド層７６は、フィールド・第２層−コンタクト部８０
を介して、負荷トランジスタＱ５，Ｑ６のソース（たと
えば第１のｐ⁺型不純物層１４ａ）と電気的に接続され
ている。

【００７０】８）第２層導電層等の断面構造 次に、第２層導電層の断面構造について、図１２〜図１
４を用いて説明する。第２層導電層は、例えば、高融点
金属の窒化物層のみからなることができる。第２層導電
層の厚さは、たとえば１００〜２００ｎｍ、好ましくは
１４０〜１６０ｎｍである。高融点金属の窒化物層は、
例えば、窒化チタンからなることができる。第２層導電
層が高融点金属の窒化物層からなることにより、第２層
導電層の厚さを小さくすることができ、微細加工がし易
い。したがって、セル面積の低減を図ることができる。

【００７１】また、第２層導電層は、次のいずれかの態
様であってもよい。１）高融点金属からなる金属層上
に、高融点金属の窒化物層を形成した構造を有していて
もよい。この場合、高融点金属からなる金属層は、下敷
きとなり、例えば、チタン層からなることができる。高
融点金属の窒化物層の材料としては、窒化チタンを挙げ
ることができる。２）第２層導電層の構成は、高融点金
属の金属層のみから構成されてもよい。

【００７２】次に、フィールド・第２層−コンタクト部
８０の断面構造について、図１２および図１３を用いて
説明する。フィールド・第２層−コンタクト部８０は、
第１の層間絶縁層９０に形成されたスルーホール９０ａ
を充填するように形成されている。フィールド・第２層
−コンタクト部８０は、バリア層８０ａと、バリア層８
０ａの上に形成されたプラグ８０ｂとを含む。プラグの
材料としては、チタン、タングステンを挙げることがで
きる。バリア層８０ａとしては、高融点金属からなる金
属層と、その金属層の上に形成された高融点金属の窒化
物層とからなることが好ましい。高融点金属からなる金
属層の材質としては、たとえばチタンを挙げることがで
きる。高融点金属の窒化物層の材質としては、たとえば
窒化チタンを挙げることができる。

【００７３】次に、第１層・第２層−コンタクト部８２
の断面構造について、図１２〜図１４を用いて説明す
る。第１層・第２層−コンタクト部８２は、第１の層間
絶縁層９０に形成されたスルーホール９０ｂを充填する
ように形成されている。第１層・第２層−コンタクト部
８２は、フィールド・第２層−コンタクト部８０におい
て述べた構成と同様の構成をとることができる。

【００７４】第２層導電層を覆うように、第２の層間絶
縁層９２が形成されている。第２の層間絶縁層９２は、
たとえば化学的機械的研磨法により、平坦化処理がなさ
れて構成されることができる。

【００７５】２．４ 第３層導電層 以下、図５、図１０および図１１を参照しながら、第３
層導電層を説明する。なお、第３層導電層とは、第２の
層間絶縁層９２の上に形成された導電層をいう（図１２
〜図１４参照）。

【００７６】第３層導電層は、第２ドレイン−ゲート配
線層の上層部３２ｂと、主ワード線５０と、Ｖｄｄ線５
２と、第２ＢＬコンタクトパッド層７０ｂと、第２／Ｂ
Ｌコンタクトパッド層７２ｂと、第２Ｖｓｓコンタクト
パッド層７４ｂとを有する。

【００７７】第２ドレイン−ゲート配線層の上層部３２
ｂ、主ワード線５０およびＶｄｄ線５２は、Ｘ方向に沿
って伸びるように形成されている。第２ＢＬコンタクト
パッド層７０ｂと、第２／ＢＬコンタクトパッド層７２
ｂと、第２Ｖｓｓコンタクトパッド層７４ｂとは、Ｙ方
向に沿って伸びるように形成されている。

【００７８】以下、第３層導電層の各構成要素につい
て、具体的に説明する。

【００７９】１）第２ドレイン−ゲート配線層の上層部 第２ドレイン−ゲート配線層の上層部３２ｂは、図１０
に示すように、第２層導電層の第２ドレイン−ドレイン
配線層４２と交差するように形成されている。具体的に
は、第２ドレイン−ゲート配線層の上層部３２ｂは、第
１ドレイン−ドレイン配線層４０の端部４０ｂの上方か
ら、第２ドレイン−ゲート配線層の下層部３２ａの端部
３２ａ１の上方まで形成されている。第２ドレイン−ゲ
ート配線層の上層部３２ｂは、第２層導電層と第３層導
電層とのコンタクト部（以下「第２層・第３層−コンタ
クト部」という）８４を介して、第１ドレイン−ドレイ
ン配線層４０の端部４０ｂと電気的に接続されている。
また、第２ドレイン−ゲート配線層の上層部３２ｂは、
第２層・第３層−コンタクト部８４を介して、第２ドレ
イン−ゲート配線層の下層部３２ａの端部３２ａ１と電
気的に接続されている。

【００８０】これにより、図１に示すように、第２層導
電層の第１ドレイン−ドレイン配線層４０と、第１層導
電層の第２ゲート−ゲート電極層２２とは、第２層・第
３層−コンタクト部８４、第２ゲート−ドレイン配線層
の上層部３２ｂ、第２層・第３層−コンタクト部８４、
第２ゲート−ドレイン配線層の下層部３２ａ、第１層・
第２層−コンタクト部８２を介して、電気的に接続され
ている。

【００８１】２）Ｖｄｄ配線 Ｖｄｄ配線５２は、図１０に示すように、Ｖｄｄコンタ
クトパッド層７６の上方を通るように形成されている。
Ｖｄｄ配線５２は、第２層・第３層−コンタクト部８４
を介して、Ｖｄｄコンタクトパッド層７６と電気的に接
続されている。

【００８２】３）第２ＢＬコンタクトパッド層 第２ＢＬコンタクトパッド層７０ｂは、第１ＢＬコンタ
クトパッド層７０ａの上方に位置している。第２ＢＬコ
ンタクトパッド層７０ｂは、第２層・第３層−コンタク
ト部８４を介して、第１ＢＬコンタクトパッド層７０ａ
と電気的に接続されている。

【００８３】４）第２／ＢＬコンタクトパッド層 第２／ＢＬコンタクトパッド層７２ｂは、第１／ＢＬコ
ンタクトパッド層７２ａの上方に位置している。第２／
ＢＬコンタクトパッド層７２ｂは、第１／ＢＬコンタク
トパッド層７２ａと、第２層・第３層−コンタクト部８
４を介して電気的に接続されている。

【００８４】５）第２Ｖｓｓコンタクトパッド層 第２Ｖｓｓコンタクトパッド層７４ｂは、第１Ｖｓｓコ
ンタクトパッド層７４ａの上方に位置している。第２Ｖ
ｓｓコンタクトパッド層７４ｂは、第２層・第３層−コ
ンタクト部８４を介して、第１Ｖｓｓコンタクトパッド
層７４ａと電気的に接続されている。

【００８５】６）第３層導電層等の断面構造 次に、第３層導電層の断面構造について、図１２〜図１
４を用いて説明する。第３層導電層は、たとえば、下か
ら順に、高融点金属の窒化物層、金属層、高融点金属の
窒化物層が積層された構造を有する。高融点金属の窒化
物層の材質としては、たとえば窒化チタンを挙げること
ができる。金属層の材質としては、たとえば、アルミニ
ウム、銅、またはこれらの合金を挙げることができる。

【００８６】次に、第２層・第３層−コンタクト部８４
の断面構造について説明する。第２層・第３層−コンタ
クト部８４は、第２の層間絶縁層９２に形成されたスル
ーホール９２ａを充填するように形成されている。第２
層・第３層−コンタクト部８４は、フィールド・第２層
−コンタクト部８０において述べた構成と同様の構成を
とることができる。

【００８７】第３層導電層を覆うように、第３の層間絶
縁層９４が形成されている。第３の層間絶縁層９４は、
たとえば化学的機械的研磨法により、平坦化処理がなさ
れて構成されることができる。

【００８８】２．５ 第４層導電層 以下、図６および図１１を参照して、第４層導電層を説
明する。なお、第４層導電層とは、第３の層間絶縁層９
４の上に形成された導電層をいう。

【００８９】第４層導電層は、ビット線６０と、／ビッ
ト線６２と、Ｖｓｓ配線６４とを有する。

【００９０】ビット線６０、／ビット線６２およびＶｓ
ｓ配線６４は、Ｙ方向に沿って伸びるように形成されて
いる。

【００９１】以下、具体的に、ビット線６０、／ビット
線６２およびＶｓｓ配線６４の構成を説明する。

【００９２】１）ビット線 ビット線６０は、図１１に示すように、第２ＢＬコンタ
クトパッド層７０ｂの上方を通るように形成されてい
る。ビット線６０は、第３層導電層と第４層導電層との
コンタクト部（以下「第３層・第４層−コンタクト部」
という）８６を介して、第２ＢＬコンタクトパッド層７
０ｂと電気的に接続されている。

【００９３】２）／ビット線 ／ビット線６２は、図１１に示すように、第２／ＢＬコ
ンタクトパッド層７２ｂの上方を通るように形成されて
いる。／ビット線６２は、第３層・第４層−コンタクト
部８６を介して、第２／ＢＬコンタクトパッド層７２ｂ
と電気的に接続されている。

【００９４】３）Ｖｓｓ配線 Ｖｓｓ配線６４は、図１１に示すように、第２Ｖｓｓコ
ンタクトパッド層７４ｂの上方を通るように形成されて
いる。Ｖｓｓ配線６４は、第３層・第４層−コンタクト
部８６を介して、第２Ｖｓｓコンタクトパッド層７４ｂ
と電気的に接続されている。

【００９５】４）第４層導電層等の断面構造 次に、第４層導電層の断面構造について、図１２〜図１
４を用いて説明する。第４層導電層は、第３層導電層で
述べた構成と同様の構成をとることができる。

【００９６】次に、第３層・第４層−コンタクト部８６
の断面構造について説明する。第３層・第４層−コンタ
クト部８６は、第３の層間絶縁層９４に形成されたスル
ーホール９４ａを充填するように形成されている。第３
層・第４層−コンタクト部８６は、フィールド・第２層
−コンタクト部８０において述べた構成と同様の構成を
とることができる。

【００９７】図１２〜図１４において図示していない
が、第４層導電層の上に、パシベーション層が形成され
ることができる。

【００９８】３．作用効果 以下、本実施の形態に係る半導体装置の作用効果を説明
する。

【００９９】（１）図２２に示すように、第１Ｖｓｓコ
ンタクトパッド層１７４ａと、駆動トランジスタのソー
ス１９０およびウエルコンタクト領域１９２とを接続す
る場合、２つのコンタクト部１８０を用いて接続するこ
とが考えられる。一方で、コンタクト部の数が多いと、
コンタクト部と第１層目の導電層（たとえば副ワード
線）とショートする確率が高まる。

【０１００】しかし、本実施の形態においては、第１Ｖ
ｓｓコンタクトパッド層７４ａと、駆動トランジスタの
ソース（たとえば第３のｎ⁺型不純物層１６ｃ）および
ウエルコンタクト領域（たとえば第５のｐ⁺型不純物層
１６ｄ）とを、一つのフィールド・第２層−コンタクト
部８０によって電気的に接続している。このため、本実
施の形態によれば、第１Ｖｓｓコンタクトパッド層７４
ａと、駆動トランジスタのソースおよびウエルコンタク
ト領域とを接続する際、２つのコンタクト部を設ける必
要がない。このため、コンタクト部の数を減らすことが
できる。したがって、コンタクト部の数が少ない分だ
け、コンタクト部と第１層目の導電層とがショートする
確率を低くすることができる。その結果、半導体装置の
歩留まりを向上させることができる。

【０１０１】（２）本実施の形態においては、副ワード
線２４は、ウエルコンタクト領域（たとえば第５のｐ⁺
型不純物層１６ｄ）の付近において、ウエルコンタクト
領域がある側の反対側に屈曲した部分を有する。これに
より、副ワード線２４は、駆動トランジスタとウエルコ
ンタクト領域との共通コンタクトとして機能するフィー
ルド・第２層−コンタクト部８０に対して遠ざかること
となる。その結果、副ワード線は、そのコンタクト部８
０に対して遠ざかった分だけ、そのフィールド・第２層
−コンタクト部８０とショートする確率を低くすること
ができる。その結果、半導体装置の歩留まりをより向上
させることができる。

【０１０２】（３）第１ドレイン−ゲート配線層と、第
２ドレイン−ゲート配線層とを、同一の導電層に形成す
ることが考えられる。この場合、第１および第２ドレイ
ン−ゲート配線層が形成された導電層のパターン密度の
大きさから、セル面積を小さくするのが難しい。

【０１０３】しかし、本実施の形態においては、第１ド
レイン−ゲート配線層３０は、第１層導電層に位置して
いる。また、第２ドレイン−ゲート配線層は、第２ドレ
イン−ゲート配線層の下層部３２ａと、第２ドレイン−
ゲート配線層の上層部３２ｂとに分けられて構成されて
いる。第２ドレイン−ゲート配線層の下層部３２ａは第
２層導電層に位置し、第２ドレイン−ゲート配線層の上
層部３２ｂは第３層導電層に位置している。このため、
第１ドレイン−ゲート配線層と、第２ドレイン−ゲート
配線層とは、それぞれ異なる層に形成されている。した
がって、第１ドレイン−ゲート配線層と、第２ドレイン
−ゲート配線層とが同じ層に形成されていないため、配
線層のパターン密度を小さくすることができる。その結
果、本実施の形態に係るメモリセルによれば、セル面積
を小さくすることができる。

【０１０４】４．プロセス 以下、実施の形態に係る半導体装置の製造方法の要部を
説明する。図２０（Ａ）〜（Ｃ）および図２１（Ａ）〜
（Ｃ）は、実施の形態に係る半導体装置の製造工程を模
式的に示す断面図である。なお、図２０（Ａ）〜（Ｃ）
および図２１（Ａ）〜（Ｃ）は、図２〜図１１のＣ−Ｃ
線に相当する断面を模式的に示す断面図である。

【０１０５】まず、図２０（Ａ）に示すように、半導体
層１０に、素子分離領域１２を形成する。素子分離領域
１２は、たとえばトレンチ素子分離技術を利用して形成
することができる。

【０１０６】次に、公知の方法により、半導体層１０
に、ｐウエル領域およびｎウエル領域を形成する。

【０１０７】次に、図２１（Ｂ）に示すように、公知の
方法により、ｐウエル領域にて、駆動トランジスタおよ
び転送トランジスタ（いずれも図示せず）を形成し、ｎ
ウエル領域にて、負荷トランジスタ（図示せず）を形成
する。なお、駆動トランジスタのソースを構成するｎ型
不純物層１６ｃ（１７ｃ）は、半導体層１０にｎ型不純
物をイオン注入することにより形成される。しかし、そ
のｎ型不純物層１６ｃを形成する際、ｐウエルのための
ウエルコンタクト領域を形成しようとする領域にも、ｎ
型不純物をイオン注入する。このｎ型不純物をイオン注
入する条件としては、所望とするメモリセルの特性によ
って異なるが、ｎ型不純物としてリンを例にとると、ド
ーズ量はたとえば２ｅ１５ｃｍ^-2であり、イオン注入の
エネルギーはたとえば７０ｋｅＶである。

【０１０８】次に、半導体層１０の全面に、シリサイド
層のための金属層（たとえばコバルト層）を形成する。
次に、熱処理をすることにより、トランジスタを構成す
る不純物層（たとえばｎ型不純物層１６ｃ）の上および
第１層導電層（たとえば副ワード線２４）の上に、シリ
サイド層１１０を形成する。

【０１０９】次に、半導体層１０の上に、図２０（Ｃ）
に示すように、公知の方法により、層間絶縁層９０を形
成する。次に、層間絶縁層９０の所定領域に、リソグラ
フィ技術およびエッチング技術により、スルーホール９
０ａ（９０ｂ）を形成する。スルーホール９０ａ（９０
ｂ）は、フィールドの不純物層または第１層導電層と、
第２層導電層とを接続するために形成される。ここで、
駆動トランジスタのソースを構成するｎ型不純物層１６
ｃ（１７ｃ）に達するスルーホール９０ａは、ウエルコ
ンタクト領域を形成しようとする領域を露出するように
形成される。

【０１１０】次に、層間絶縁層９０の上に、必要に応じ
て、所定のパターンを有するレジスト層Ｒ１を形成す
る。レジスト層Ｒ１は、後のウエルコンタクト領域を形
成するためのｐ型不純物の注入工程で、ｐ型不純物が注
入されると好ましくない領域を覆うように形成される。
レジスト層Ｒ１は、たとえばｎ型不純物層以外の領域を
覆うように形成される。

【０１１１】次に、図２１（Ｂ）に示すように、層間絶
縁層９０およびレジスト層Ｒ１をマスクとして、スルー
ホール９０ａを介して、ｐ型の不純物を半導体層１０に
イオン注入する。これにより、半導体層１０にて、駆動
トランジスタのソースを構成するｎ⁺型不純物層１６ｃ
（１７ｃ）の一部と重複するｐ⁺型不純物層１６ｄ（１
７ｄ）が形成される。このｐ型不純物をイオン注入する
条件としては、所望とするメモリセルの特性によって異
なるが、ｐ型不純物としてボロンを例にとると、ドーズ
量はたとえば２ｅ１５ｃｍ^-2であり、イオン注入のエネ
ルギーはたとえば５ｋｅＶである。

【０１１２】次に、図２１（Ｃ）に示すように、レジス
ト層Ｒ１を除去した後、スルーホール９０ａ内に、公知
の方法により、バリア層８０ａおよびプラグ８０ｂを形
成する。こうして、スルーホール９０ａ内に、フィール
ド・第２層−コンタクト部８０および第１層・第２層−
コンタクト部（図示せず）が形成される。

【０１１３】次に、層間絶縁層９０およびコンタクト部
８０の上に、公知の方法により、第２層導電層（たとえ
ば第１Ｖｓｓコンタクトバッド層７４ａ）を形成する。
以降の第４層導電層まで、公知の方法により形成するこ
とができる。

【０１１４】本実施の形態に係る半導体装置の製造方法
によれば、ウエルコンタクト領域であるｐ⁺型不純物層
１６ｄ，１７ｃを、負荷トランジスタのｐ⁺型不純物層
と異なる工程で形成することができる。このため、ウエ
ルコンタクト領域であるｐ⁺型不純物層１６ｄ，１７ｃ
の特性を、負荷トランジスタのｐ⁺型不純物層に対して
別個独立に制御することができる。

【０１１５】また、スルーホール９０ａを介して、ｐ型
不純物を半導体層１０にイオン注入することにより、ウ
エルコンタクト領域であるｐ⁺型不純物層１６ｄ，１７
ｃを形成している。このため、スルーホール９０ａに対
向する半導体層１０に自己整合的にｐ⁺型不純物層１６
ｄ，１７ｃを形成することができる。

【０１１６】５．ＳＲＡＭの電子機器への応用例本実施
の形態にかかるＳＲＡＭは、例えば、携帯機器のような
電子機器に応用することができる。図１５は、携帯電話
機のシステムの一部のブロック図である。ＣＰＵ５４
０、ＳＲＡＭ５５０、ＤＲＡＭ５６０はバスラインによ
り、相互に接続されている。さらに、ＣＰＵ５４０は、
バスラインにより、キーボード５１０およびＬＣＤドラ
イバ５２０と接続されている。ＬＣＤドライバ５２０
は、バスラインにより、液晶表示部５３０と接続されて
いる。ＣＰＵ５４０、ＳＲＡＭ５５０およびＤＲＡＭ５
６０でメモリシステムを構成している。

【０１１７】図１６は、図１５に示す携帯電話機のシス
テムを備える携帯電話機６００の斜視図である。携帯電
話機６００は、キーボード６１２、液晶表示部６１４、
受話部６１６およびアンテナ部６１８を含む本体部６１
０と、送話部６２２を含む蓋部６２０と、を備える。

【０１１８】６．変形例 （１）上述の実施の形態においては、ウエルコンタクト
領域１６ｄ，１７ｄは、第１駆動トランジスタＱ３側
と、第２の駆動トランジスタＱ４側のそれぞれに設けて
いる。しかし、これに限定されず、図１８に示すよう
に、一方の駆動トランジスタ（たとえば第１駆動トラン
ジスタ）側のみにウエルコンタクト領域１６ｄを設けて
もよい。

【０１１９】（２）本発明は、上述したＳＲＡＭの構成
に限定されず、ｐウエル領域Ｗ２０が伸びる方向と副ワ
ード線２４が伸びる方向とが同一であるＳＲＡＭに好適
である。

【０１２０】（３）第５のｐ⁺型不純物層１６ｄは、図
１９に示すように、左側で隣り合うメモリセルＭＣのウ
エルコンタクト領域としても機能させることができる。

【０１２１】本発明は、上記の実施の形態に限定され
ず、本発明の要旨を超えない範囲で種々の変更が可能で
ある。

【図面の簡単な説明】

【図１】本実施の形態にかかるＳＲＡＭの等価回路と、
導電層との対応関係を示す図である。

【図２】本実施の形態に係るＳＲＡＭのメモリセルのフ
ィールドを模式的に示す平面図である。

【図３】本実施の形態に係るＳＲＡＭのメモリセルの第
１層導電層を模式的に示す平面図である。

【図４】本実施の形態に係るＳＲＡＭのメモリセルの第
２層導電層を模式的に示す平面図である。

【図５】本実施の形態に係るＳＲＡＭのメモリセルの第
３層導電層を模式的に示す平面図である。

【図６】本実施の形態に係るＳＲＡＭのメモリセルの第
４層導電層を模式的に示す平面図である。

【図７】本実施の形態に係るＳＲＡＭのメモリセルのフ
ィールドおよび第１層導電層を模式的に示す平面図であ
る。

【図８】本実施の形態に係るＳＲＡＭのメモリセルのフ
ィールドおよび第２層導電層を模式的に示す平面図であ
る。

【図９】本実施の形態に係るＳＲＡＭのメモリセルの第
１層導電層および第２層導電層を模式的に示す平面図で
ある。

【図１０】本実施の形態に係るＳＲＡＭのメモリセルの
第２層導電層および第３層導電層を模式的に示す平面図
である。

【図１１】本実施の形態に係るＳＲＡＭのメモリセルの
第３層導電層および第４層導電層を模式的に示す平面図
である。

【図１２】図２〜図１１のＡ−Ａ線に沿った断面を模式
的に示す断面図である。

【図１３】図２〜図１１のＢ−Ｂ線に沿った断面を模式
的に示す断面図である。

【図１４】図２〜図１１のＣ−Ｃ線に沿った断面を模式
的に示す断面図である。

【図１５】本実施の形態にかかるＳＲＡＭを備えた、携
帯電話機のシステムの一部のブロック図である。

【図１６】図１５に示す携帯電話機のシステムを備える
携帯電話機の斜視図である。

【図１７】図１４のフィールド・第２層−コンタクト部
の付近の領域を拡大して示す断面図である。

【図１８】変形例に係る半導体装置の平面を模式的に示
す平面図である。

【図１９】変形例に係る半導体装置の平面を模式的に示
す断面図である。

【図２０】実施の形態に係る半導体装置の製造工程を模
式的に示す断面図である。

【図２１】実施の形態に係る半導体装置の製造工程を模
式的に示す断面図である。

【図２２】比較例に係る半導体装置の断面を模式的に示
す断面図である。

【符号の説明】

１０ シリコン基板 １２ 素子分離領域 １４ 第１活性領域 １４ａ，１４ｂ ｐ⁺型不純物層 １５ 第２活性領域 １５ａ，１５ｂ ｐ⁺型不純物層 １６ 第３活性領域 １６ａ，１６ｂ，１６ｃ ｎ⁺型不純物層 １６ｄ ｐ⁺型不純物層 １７ 第４活性領域 １７ａ，１７ｂ，１７ｃ ｎ⁺型不純物層 １７ｄ ｐ⁺型不純物層 ２０ 第１ゲート−ゲート電極層 ２２ 第２ゲート−ゲート電極層 ２４ 副ワード線 ３０ 第１ゲート−ドレイン配線層 ３２ａ 第２ゲート−ドレイン配線層の下層部 ３２ｂ 第２ゲート−ドレイン配線層の上層部 ４０ 第１ドレイン−ドレイン配線層 ４２ 第２ドレイン−ドレイン配線層 ５０ 主ワード線 ５２ Ｖｄｄ配線 ６０ ビット線 ６２ ／ビット線 ６４ Ｖｓｓ配線 ７０ａ 第１ＢＬコンタクトパッド層 ７０ｂ 第２ＢＬコンタクトパッド層 ７２ａ 第１／ＢＬコンタクトパッド層 ７２ｂ 第２／ＢＬコンタクトパッド層 ７４ａ 第１Ｖｓｓコンタクトパッド層 ７４ｂ 第２Ｖｓｓコンタクトパッド層 ７６ Ｖｄｄコンタクトパッド層 ８０ フィールド・第２層−コンタクト部 ８２ 第１層・第２層−コンタクト部 ８４ 第２層・第３層−コンタクト部 ８６ 第３層・第４層−コンタクト部 ９０ 層間絶縁層 ９０ａ スルーホール ９２ 層間絶縁層 ９２ａ スルーホール ９４ 層間絶縁層 ９４ａ スルーホール １１０ シリサイド層 Ｑ１ 第１転送トランジスタ Ｑ２ 第２転送トランジスタ Ｑ３ 第１駆動トランジスタ Ｑ４ 第２駆動トランジスタ Ｑ５ 第１負荷トランジスタ Ｑ６ 第２負荷トランジスタ

フロントページの続き Ｆターム(参考） 5B015 JJ45 KA13 PP03 5F033 HH04 HH08 HH09 HH11 HH12 HH17 HH18 HH25 HH32 HH33 JJ17 JJ18 JJ19 JJ32 JJ33 KK04 KK17 KK18 KK25 KK32 KK33 MM07 MM13 NN06 NN07 QQ37 QQ48 QQ58 QQ65 VV06 VV16 XX01 5F083 BS27 BS46 BS47 BS48 GA09 JA36 JA37 JA39 JA40 JA53 KA03 MA06 MA16 MA19 NA01 NA08 PR36 PR40

Claims (19)

【特許請求の範囲】
1. 【請求項１】 第１駆動トランジスタと、第２駆動トラ
   ンジスタと、第１転送トランジスタと、第２転送トラン
   ジスタとを含むメモリセルを備える半導体装置であっ
   て、 第１導電型ウエル領域を有し、 前記第１導電型ウエル領域は、前記第１駆動トランジス
   タおよび前記第２駆動トランジスタと、該第１導電型ウ
   エル領域のためのウエルコンタクト領域とを含み、 前記一方の駆動トランジスタのソースと、前記ウエルコ
   ンタクト領域とは、一つのコンタクト部を共用し、 前記一方の駆動トランジスタのソースは、前記第１導電
   型ウエル領域内に設けられた第２導電型不純物層から構
   成され、 前記ウエルコンタクト領域は、前記第１導電型ウエル領
   域内に設けられた第１導電型不純物層から構成され、 前記第１導電型不純物層は、前記第２導電型不純物層の
   一部と重複するように設けられている、半導体装置。
2. 【請求項２】 請求項１において、 前記第１導電型不純物層は、前記コンタクト部と対向す
   る半導体層に設けられている、半導体装置。
3. 【請求項３】 請求項１または２において、 前記第１導電型不純物層および前記第２導電型不純物層
   の上に、該第１導電型不純物層と該第２導電型不純物層
   とを電気的に接続する導電層を含み、 前記コンタクト部は、前記導電層を介して、前記第１導
   電型不純物層および前記第２導電型不純物層と電気的に
   接続されている、半導体装置。
4. 【請求項４】 請求項３において、 前記導電層は、シリサイド層である、半導体装置。
5. 【請求項５】 請求項１〜４のいずれかにおいて、 前記第１導電型不純物層と前記第２導電型不純物層との
   重複する領域にて、前記第１導電型の不純物の濃度は、
   前記第２導電型の不純物の濃度より大きい、半導体装
   置。
6. 【請求項６】 請求項１〜５のいずれかにおいて、 前記コンタクト部より上の層に、Ｖｓｓ配線が設けら
   れ、 前記第１導電型不純物層と、前記第２導電型不純物層と
   は、少なくとも前記コンタクト部を介して、前記Ｖｓｓ
   配線と電気的に接続されている、半導体装置。
7. 【請求項７】 請求項１〜６のいずれかにおいて、 前記第１導電型ウエル領域は、第１の方向に沿って伸
   び、 前記第１導電型ウエル領域の上に、前記第１方向に沿っ
   て伸びるワード線が設けられている、半導体装置。
8. 【請求項８】 請求項７において、 前記ワード線は、前記コンタクト部の付近において、前
   記コンタクト部がある側の反対側に屈曲した部分を有す
   る、半導体装置。
9. 【請求項９】 請求項１〜８のいずれかにおいて、 前記メモリセルは、第１負荷トランジスタおよび第２負
   荷トランジスタを有し、 前記第１負荷トランジスタのゲート電極と、前記第１駆
   動トランジスタのゲート電極とを含む、第１ゲート−ゲ
   ート電極層と、 前記第２負荷トランジスタのゲート電極と、前記第２駆
   動トランジスタのゲート電極とを含む、第２ゲート−ゲ
   ート電極層と、 前記第１負荷トランジスタのドレイン領域と、前記第１
   駆動トランジスタのドレイン領域とを電気的に接続する
   接続層の一部を構成する、第１ドレイン−ドレイン配線
   層と、 前記第２負荷トランジスタのドレイン領域と、前記第２
   駆動トランジスタのドレイン領域とを電気的に接続する
   接続層の一部を構成する、第２ドレイン−ドレイン配線
   層と、 前記第１ゲート−ゲート電極層と、前記第２ドレイン−
   ドレイン配線層とを電気的に接続する接続層の一部を構
   成する、第１ドレイン−ゲート配線層と、 前記第２ゲート−ゲート電極層と、前記第１ドレイン−
   ドレイン配線層とを電気的に接続する接続層の一部を構
   成する、第２ドレイン−ゲート配線層と、を含み、 前記第１ドレイン−ゲート配線層と、前記第２ドレイン
   −ゲート配線層とは、それぞれ異なる層に位置してい
   る、半導体記憶装置。
10. 【請求項１０】 請求項９において、 前記第１ドレイン−ゲート配線層は、前記第２ドレイン
    −ゲート配線層より下の層に位置している、半導体記憶
    装置。
11. 【請求項１１】 請求項９または１０において、 前記第１ドレイン−ゲート配線層は、前記第１ゲート−
    ゲート電極層と同じ層に位置している、半導体記憶装
    置。
12. 【請求項１２】 請求項９〜１１のいずれかにおいて、 前記第２ドレイン−ゲート配線層は、第２ドレイン−ゲ
    ート配線層の下層部と、第２ドレイン−ゲート配線層の
    上層部とを有し、 前記第２ドレイン−ゲート配線層の上層部は、前記第２
    ドレイン−ゲート配線層の下層部より上の層に位置し、
    かつ、前記第２ドレイン−ゲート配線層の下層部と電気
    的に接続されている、半導体装置。
13. 【請求項１３】 請求項１２において、 前記第１ゲート−ゲート電極層、前記第２ゲート−ゲー
    ト電極層および前記第１ドレイン−ゲート配線層は、第
    １層導電層に位置し、 前記第１ドレイン−ドレイン配線層、前記第２ドレイン
    −ドレイン配線層および前記第２ドレイン−ゲート配線
    層の下層部は、第２層導電層に位置し、 前記第２ドレイン−ゲート配線層の上層部は、第３層導
    電層に位置している、半導体装置。
14. 【請求項１４】 第１駆動トランジスタと、第２駆動ト
    ランジスタと、第１転送トランジスタと、第２転送トラ
    ンジスタとを含むメモリセルを備える半導体装置の製造
    方法であって、以下の工程を含む半導体装置の製造方
    法。（ａ）半導体層内に、第１導電型ウエル領域を形成
    する工程、 （ｂ）前記第１導電型ウエル領域内に、一方の駆動トラ
    ンジスタのソースのための第２導電型不純物層を形成す
    る工程、（ｃ）前記半導体層の上に、層間絶縁層を形成
    する工程、（ｄ）前記第２導電型不純物層の一部の上の
    前記層間絶縁層に、スルーホールを形成する工程、
    （ｅ）前記層間絶縁層をマスクとして、前記スルーホー
    ルを介して、前記半導体層に不純物を注入し、前記第１
    導電型ウエル領域のためのウエルコンタクト領域として
    機能する第１導電型不純物層を形成する工程。
15. 【請求項１５】 請求項１４において、 前記工程（ｄ）と前記工程（ｅ）との間に、前記層間絶
    縁層の上に、所定のパターンを有するレジスト層を形成
    する工程（ｆ）を含み、 前記工程（ｅ）は、前記レジスト層と前記層間絶縁層を
    マスクとして行われる、半導体装置の製造方法。
16. 【請求項１６】 請求項１４または１５において、 前記工程（ｂ）の後、前記第２導電型不純物層の上に、
    導電層を形成する工程を含む、半導体装置の製造方法。
17. 【請求項１７】 請求項１６において、 前記導電層は、シリサイド層である、半導体装置の製造
    方法。
18. 【請求項１８】 請求項１〜１３のいずれかに記載の半
    導体装置を含む、メモリシステム。
19. 【請求項１９】 請求項１〜１３のいずれかに記載の半
    導体装置を含む、電子機器。