WO2006120739A1 - 半導体装置とその製造方法 - Google Patents

半導体装置とその製造方法 Download PDF

Info

Publication number
WO2006120739A1
WO2006120739A1 PCT/JP2005/008642 JP2005008642W WO2006120739A1 WO 2006120739 A1 WO2006120739 A1 WO 2006120739A1 JP 2005008642 W JP2005008642 W JP 2005008642W WO 2006120739 A1 WO2006120739 A1 WO 2006120739A1
Authority
WO
WIPO (PCT)
Prior art keywords
insulating film
region
semiconductor device
source
gate electrode
Prior art date
Application number
PCT/JP2005/008642
Other languages
English (en)
French (fr)
Inventor
Hiroshi Kudo
Kenji Ishikawa
Original Assignee
Fujitsu Limited
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Limited filed Critical Fujitsu Limited
Priority to PCT/JP2005/008642 priority Critical patent/WO2006120739A1/ja
Priority to JP2007526729A priority patent/JP4846721B2/ja
Publication of WO2006120739A1 publication Critical patent/WO2006120739A1/ja
Priority to US11/938,441 priority patent/US7679144B2/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the same.
  • SRAM Static Random Access Memory
  • SRAM Static Random Access Memory
  • FIG. 1 shows the equivalent circuit of one cell of the 6-transistor SRAM.
  • this type of SRAM includes transfer transistors TR 1 and TR and driver transistors TR 1 and TR, both of which are n-type MOS transistors.
  • this type of SRAM includes transfer transistors TR 1 and TR and driver transistors TR 1 and TR, both of which are n-type MOS transistors.
  • two load transistors TR which are p-type MOS transistors
  • Connect TR as shown to drive between power supply voltage VDD and ground potential GND.
  • One SRAM cell is configured.
  • FIG. 2 is a plan view of this SRAM.
  • FIG. 3 is a diagram in which the above-described gate electrode 2 and conductive plug 3 are omitted, and the planar layout of the active regions 4 and 5 is easily seen.
  • the n-type MOS transistor active region 4 is defined by the first opening 6 a of the element isolation insulating film 6 formed in the silicon substrate 1.
  • the p-type MOS transistor active region 5 is defined by the second opening 6 b of the element isolation insulating film 6.
  • FIG. 3 A variety of planar layouts of active regions 4 and 5 have been devised.
  • the active region 4 for an n-type MOS transistor slides in common to a plurality of cells.
  • This type of SRAM is called striped SRAM, and it was a type that was widely adopted in the early days when the SRAM was on the market. In recent years, it was rather unsuitable for high integration. The type is known to be advantageous for high integration, and it is attracting attention again.
  • FIG. 4 is a plan view of an SRAM called a bent type, and the elements described in FIG. 2 are denoted by the same reference numerals as in FIG.
  • FIG. 5 is a diagram in which the gate electrode 2 of FIG. 4 is omitted, and the planar layout of the active regions 4 and 5 is easily seen.
  • Such a bent SRAM is also disclosed in FIG.
  • the thermal diffusion coefficient of impurities introduced into the active region 4 of the silicon substrate 1 increases, so that, for example, an n-type impurity for an n-type source Z-drain region is increased.
  • the above n-type impurities diffuse more than when there is no stress.
  • the source is formed under the gate electrode 2.
  • the distance between the D1 Z drain regions is shortened. If this happens, even if the driver transistor TR is off and in standby mode As a result, a leakage current called subthreshold leakage flows between the source and drain, and the power consumption of the driver transistor TR in the standby state increases.
  • the length of the active region 4 for the n-type MOS transistor is shorter than that of the stripe type described above, so at first glance, stress is applied to the silicon substrate 1. Looks difficult.
  • FIG. 6 is a cross-sectional view of the load transistor TR and corresponds to a cross-sectional view taken along the line I-I in FIG.
  • the transistor TR is connected to the silicon substrate 1 on both sides of the gate electrode 2.
  • a source Z drain region 8 is provided, and a refractory metal silicide layer 14 is formed on the surface layer portion of the source Z drain region 8. Then, the silicon nitride film 12 and the silicon oxide film 10 are sequentially formed so as to cover the gate electrode 2, and the interlayer insulating film 13 is constituted by these.
  • the interlayer insulating film 13 has a contact hole 13a on the source / drain region 8, and a conductive plug 3 electrically connected to the source Z / drain region 8 is formed in the contact hole 13a. It is formed.
  • the contact hole 13a is a force formed by patterning the interlayer insulating film 13 by photolithography. A resist pattern that serves as an etching mask in the photolithography is accurately aligned with the silicon substrate 1. In this case, the contact hole 13a is positioned on the source Z drain region 8 as designed.
  • the contact hole 13a is part of the source as shown in the dotted circle in FIG. It is separated from the Z drain region 8 and overlaps with the element isolation insulating film 6. Since the contact hole 13a is usually formed by etching deeper than its depth in order to prevent the contact hole 13a from becoming unopened, the contact hole 13a is formed by the above etching when it overlaps with the element isolation insulating film 6. The lower element isolation insulating film 6 is also removed.
  • FIG. 7 is a cross-sectional view when a large misalignment occurs in the resist pattern 15 used in LDD ion implantation by the method of Patent Document 2.
  • the resist pattern 15 has a window 15a formed therein.
  • the window 15a originally introduces impurities into the boundary between the active region 3 and the element isolation insulating film 6. It is for the purpose.
  • the window 15a is greatly displaced toward the element isolation insulating film 6, and impurities cannot be introduced into the active region 3 through the window 15a. Therefore, in the method proposed in Patent Document 2, when a large misalignment occurs in the resist pattern 15, the leakage current under the contact hole 13a cannot be reduced.
  • Patent Document 1 Japanese Patent Laid-Open No. 2003-179166
  • Patent Document 2 Japanese Patent Laid-Open No. 2001-332634
  • Patent Document 3 Japanese Patent Laid-Open No. 10-173073
  • Patent Document 4 Japanese Unexamined Patent Application Publication No. 2002-43441
  • Patent Document 5 Japanese Patent Laid-Open No. 2002-353340
  • An object of the present invention is to provide a semiconductor device capable of reducing a leakage current as compared with the conventional one and a manufacturing method thereof.
  • a semiconductor substrate an element isolation insulating film that divides the active region of the semiconductor substrate into a plurality, and a gate formed on the active region via a gate insulating film Formed on the active region on both sides of the electrode and the gate electrode and together with the gate electrode and constituting the MOS transistor of the SRAM memory cell, and on each of the active region and the element isolation insulating film
  • An interlayer insulating film formed on the interlayer insulating film, two adjacent active regions formed in the interlayer insulating film, and a hole overlapping the element isolation insulating film between the two active regions in common, And a conductive plug that electrically connects the two active regions.
  • the active region of the SRAM memory cell is divided into a plurality of parts by the element isolation insulating film, the length of each active region is shortened, and the element isolation insulating film and the semiconductor substrate are reduced.
  • the stress applied to the semiconductor substrate in the active region due to the difference in stress from the plate is relaxed. Therefore, an increase in the diffusion coefficient of impurities in the semiconductor substrate due to this stress can be suppressed, and the impurities introduced into the source / drain regions of the MOS transistor can be prevented from greatly diffusing due to heat.
  • the source Z drain regions can be prevented from approaching each other more than necessary under the gate electrode, and the subthreshold leakage current of the MOS transistor in the off state can be reduced.
  • the active regions thus divided are electrically connected to the active regions by conductive plugs formed on the element isolation insulating film.
  • the lower end of the conductive plug directly contacts the semiconductor substrate by forming the above-mentioned source Z drain region deeper than the depth at which part of the lower end of the conductive plug digs into the element isolation insulating film. Therefore, it is possible to prevent a leak path from the conductive plug to the semiconductor substrate.
  • the peak depth of the impurity concentration in the channel region of the MOS transistor is made shallower than 0.015 ⁇ m, the position where the impurities in the source Z drain region and the channel region are compensated deepens.
  • the junction depth of the Z drain region can be easily increased.
  • a semiconductor substrate having an active region, a gate electrode formed on the active region via a gate insulating film, and a front surface on both sides of the gate electrode.
  • a source Z drain region that forms a MOS transistor of the SRAM memory cell in cooperation with the gate electrode, and the gate is located on the side of the source Z drain region that functions as a source.
  • an element isolation insulating film is formed on a semiconductor substrate, and an active region of the semiconductor substrate is divided into a plurality of parts by the element isolation insulating film; Injecting a first impurity into a semiconductor substrate in the region to form a channel region; Forming a gate electrode through a gate insulating film on a semiconductor substrate in a conductive region, and implanting a second impurity into the silicon substrate on both sides of the gate electrode to form a source / drain region, A step of forming a MOS transistor of an SRAM memory cell with the Z drain region and the gate electrode, a step of forming an interlayer insulating film on the element isolation insulating film and the source Z drain region, Forming a hole in the interlayer insulating film that overlaps the active region and the element isolation insulating film between the two active regions, and a conductive plug that electrically connects the two active regions;
  • the active region of the semiconductor substrate is divided into a plurality by the element isolation insulating film, and the length per active region is shortened, so that the stress received by the semiconductor substrate in the active region is reduced.
  • the diffusion coefficient of impurities in the semiconductor substrate due to the stress can be prevented from increasing.
  • the impurities are diffused greatly and the two source Z under the gate electrode are diffused.
  • the drain regions can be prevented from approaching each other, and the leakage current between the source Z and the drain can be realized more than before.
  • FIGS. 8 to 21 are cross-sectional views in the course of manufacturing the semiconductor device according to the first embodiment of the present invention.
  • the semiconductor device is a stripe type SRAM.
  • FIGS. 8 to 21 the cross section of the nth cell and the next n + 1 cell is shown, and the n-type MOS transistor formation region in each cell is shown.
  • a and p-type MOS transistor formation region B are drawn separately.
  • 22 to 25 are plan views thereof.
  • a silicon oxide film is formed in the element isolation trench 20a by a CVD (Chemical Vapor Deposition) method.
  • the element isolation trench 20a is completely filled with a silicon film.
  • an excess silicon oxide film on the semiconductor substrate 1 is formed by a CMP (Chemical Mechanical Polishing) method.
  • CMP Chemical Mechanical Polishing
  • polishing and removing the silicon oxide film is left as the element isolation insulating film 21 in the element isolation trench 20a.
  • Such an element isolation structure is also called STI (Shallow Trench Isolation).
  • the element isolation structure in the present invention is not limited to STI, and LOCOS (Local Oxidation of Silicon) may be adopted.
  • the exposed surface of the silicon substrate 1 is thermally oxidized to form a thermal oxide film having a thickness of, for example, about 10 and used as the sacrificial insulating film 26.
  • boron (B) is ion-implanted as a p-type impurity into the silicon substrate 20 in the n-type MOS transistor formation region A to form a p-well 22.
  • a calovelocity energy of about 250 350 keV for example, a calovelocity energy of about 250 350 keV, a dose amount of about 1 ⁇ 10 13 5 ⁇ 10 13 cm ⁇ 2 , and a tilt angle of 0 ° are employed.
  • the sacrificial insulating film 26 is used as a through film, for example, a high speed energy of about 550 750 keV and a dose amount of about 1 X 10.
  • Phosphorus (P) is ion-implanted to form n-well 23 under the conditions of 13 5 X 10 13 cm- 2 and a tilt angle of 0 °.
  • n-type impurities and p-type impurities are divided using a resist pattern (not shown).
  • FIG. 22 shows a planar layout of the element isolation insulating film 21 formed as described above.
  • FIG. 8 the cross-sectional view of the n-type MOS transistor formation region A is shown in FIG. 8
  • a cross-sectional view of the p-type MOS transistor formation region B corresponds to a cross-sectional view taken along the line ⁇ - ⁇ .
  • the sacrificial insulating film 26 is omitted.
  • a portion of the silicon substrate 1 where the element isolation insulating film 21 is not formed includes an n-type active region C for an n-type MOS transistor and a p-type active region C and an n P for a p-type MOS transistor.
  • the n-type active region C is divided into a plurality of parts by the element isolation insulating film 21 in the portion indicated by the dotted circle K, and the n-type n 1 active region C force is applied in the longitudinal direction D of the region C. They are arranged in stripes in rows.
  • the sacrificial insulating film 26 is used as a through film while n P-type impurity ions are implanted into the silicon substrate 20 in the MOS transistor formation region A A channel region 24 is formed.
  • the peak depth Rp of the impurity concentration of the p-type channel region 24 is preferably formed as shallow as possible to the surface force of the silicon substrate 20, for example, at a position where the surface force is also shallower than about 0.015 m.
  • the probability of collision with silicon atoms during ion implantation is small compared to BF.
  • some of the implanted boron atoms are implanted deeper into the silicon substrate 20 than other atoms.
  • Such boron atoms act to lengthen the tail portion (channeling) of the boron concentration profile, and therefore prevent boron from being selectively introduced only into the surface layer portion of the silicon substrate 20.
  • ions may be implanted through the sacrificial insulating film 26 as described above, and ions may be scattered within the amorphous sacrificial insulating film 26 to reduce ion directivity. The degree can be prevented.
  • BF having a larger atomic size and heavier mass than boron as the p-type impurity.
  • the above-described channel can be reduced, and ions can be selectively implanted only into the surface layer portion of the silicon substrate 20.
  • the ion implantation conditions in the case of adopting BF are not particularly limited, for example,
  • the acceleration energy is about 5 to 40 keV
  • the dose amount is about 8 ⁇ 10 12 to 3 ⁇ 10 13 cm ⁇ 2
  • the tilt angle is not particularly problematic, and when boron is adopted as the p-type impurity, for example, acceleration energy of about 5 to 30 keV, dose amount of about 8 X 10 12 to 3 X 10 13 cm- 2 , and tilt An angle of 7 ° can be used.
  • FIG. 23 is a plan view after this process is completed, and the cross-sectional view of the n-type MOS transistor formation region A in FIG. 9 corresponds to the cross-sectional view along the line IV-IV in FIG.
  • the cross-sectional view of the p-type MOS transistor formation region B corresponds to the cross-sectional view taken along the line VV in FIG.
  • the sacrificial insulating film 26 is omitted.
  • the conditions for this ion implantation are not particularly limited, but in this embodiment, an acceleration energy of about 30 to 60 keV, a dose of about 5 ⁇ 10 12 to 1 ⁇ 10 13 cm ⁇ 2 , and a tilt angle of 7 ° are employed.
  • an acceleration energy of about 30 to 60 keV, a dose of about 5 ⁇ 10 12 to 1 ⁇ 10 13 cm ⁇ 2 , and a tilt angle of 7 ° are employed.
  • phosphorus (P) may be ion implanted.
  • the n-type channel region 25 is formed to be shallower than the peak depth Rp of the impurity concentration, for example, less than about 0.015 m.
  • FIG. 24 The plan view after this process is as shown in FIG. 24, and the cross-sectional view of the n-type MOS transistor formation region A in FIG. 10 corresponds to the cross-sectional view along the line VI-VI in FIG.
  • the sectional view of the p-type MOS transistor formation region B corresponds to the sectional view taken along the line VII-VII in FIG.
  • the sacrificial insulating film 26 is omitted.
  • the sacrificial insulating film 26 damaged by the above ion implantation is removed by wet etching with a hydrofluoric acid solution to expose the clean surface of the silicon substrate 1. Then, the clean surface is thermally oxidized to form a thermal oxide film having a thickness of about 1 to 3 nm, for example, and the thermal oxide film is used as the gate insulating film 27.
  • a high dielectric constant insulating film having a dielectric constant higher than that of the thermal oxide film may be formed.
  • the high-dielectric-constant insulating film is, for example, a 1-layer film, an HfAlO film, an A10 film, or a film obtained by introducing nitrogen into these films.
  • a polysilicon film is formed on the gate insulating film 27 to a thickness of about 100 to 200 nm by the thermal CVD method.
  • the conductive film 28 is not limited to a polysilicon film.
  • a metal film such as an A1 film, a Ti film, or a W film, or a metal-containing film such as a metal film, a NiSi film, or a CoSi film may be formed as the conductive film 28.
  • the conductive film 28 and the gate insulation are formed by photolithography.
  • the film 27 is patterned, and the conductive film 28 that remains without being etched is used as a plurality of gate electrodes 28a.
  • the gate length of each gate electrode 28a is not particularly limited, but in this embodiment, the conductive film 28 is patterned so that the gate length is about 45 to 200 nm.
  • n-type impurity arsenic is ion-implanted into the silicon substrate 1 in the region A to form an n-type source Z drain extension 29.
  • p-type impurity BF is ion-implanted into the silicon substrate 1 in the p-type MOS transistor formation region B, and a p-type source as shown in the figure is obtained.
  • boron is ion-implanted as a p-type impurity into the silicon substrate 20 in the n-type MOS transistor formation region A to form a p-type pocket region 31 beside the gate electrode 28a.
  • the ion implantation conditions are, for example, an acceleration energy of about 10 to 35 keV, a dose of about 1 ⁇ 10 13 to 5 ⁇ 10 14 cm ⁇ 2 , and a tilt angle of 0 °.
  • an n-type impurity for example, phosphorus is ion-implanted into the silicon substrate 20 next to the gate electrode 28a in the p-type MOS transistor formation region B, and shown next to these gate electrodes.
  • N-type pocket region 32 is formed.
  • the ion implantation conditions at this time are not particularly limited.
  • the acceleration energy is about 10 to 35 keV
  • the dose amount is about 1 ⁇ 10 13 to 5 ⁇ X.
  • a tilt angle of 0 ° is adopted as the condition.
  • the pocket regions 31 and 32 formed in this way suppress the decrease in threshold voltage seen when the gate length of each gate electrode 28a becomes short, and the MOS transistor roll formed later Plays a role in improving off-resistance.
  • an acceleration energy of about 5 to 30 keV, a dose amount of about 1 ⁇ 10 15 to 5 ⁇ 10 15 cm ⁇ 2 and a tilt are formed on the silicon substrate 20 in the n-type MOS transistor formation region A using the gate electrode 28a as a mask.
  • phosphorus is ion-implanted as an n-type impurity, and an n-type source Z drain region 36 is formed.
  • arsenic may be employed as the n-type impurity instead of phosphorus.
  • the dose and tilt angle remain the same as above, and the acceleration energy is set to about 5-40 keV.
  • boron of p-type impurities is ion-implanted into the silicon substrate 20 in the p-type MOS transistor formation region B, and the p-type source Z is placed beside the gate electrode 28a in the region B A drain region 37 is formed.
  • acceleration energy of about 5 to 20 keV, a dose amount of about 1 ⁇ 10 15 to 5 ⁇ 10 15 cm ⁇ 2 , and a tilt angle of 0 ° are adopted as conditions for this ion implantation.
  • BF may be used in place of the above boron.
  • the acceleration energy is about 5 to 30 keV.
  • n-type impurities and p-type impurities in the above-described ion implantation are divided using a resist pattern (not shown), and the resist pattern is removed after the ion implantation is completed.
  • RTA Rapid Thermal Anneal
  • a cobalt (Co) film is formed as a refractory metal film on the entire upper surface of the silicon substrate 20 by a sputtering method.
  • the refractory metal film includes a nickel (Ni) film and a gallium-zum (Zr) film.
  • the refractory metal film is heat-treated to react with silicon, and a refractory metal silicide layer 38 is formed on the surface layer portion of the silicon substrate 20.
  • the refractory metal silicide layer 38 is also formed on the upper surface of the gate electrode 28a made of polysilicon, whereby the resistance of each gate electrode 28a is reduced.
  • the unmelted high-melting point metal film on the element isolation insulating film 21 and the like is removed by wet etching.
  • the entire upper surface of the silicon substrate 20 is nitrided by a low pressure CVD method.
  • the silicon (SiN) film 40 is formed to a thickness of about 30 mm, an oxide silicon film 41 is further formed thereon to a thickness of about 400 nm by a thermal CVD method.
  • the silicon film 41 and the interlayer insulating film 42 are used.
  • hole-shaped first and second windows 39a and 39b are provided on the source / drain regions 36 and 37, respectively.
  • a third resist pattern 39 is formed.
  • a mixed gas of CHF, Ar, and 0 is used as an etching gas.
  • the silicon oxide film 41 is selectively etched through the first and second windows 39a and 39b by RIE (Reactive Ion Etching), and the first and second holes 42a are formed on the source / drain regions 36 and 37, respectively. 42b is formed.
  • RIE Reactive Ion Etching
  • the first hole 42a is formed in the n-type MOS transistor formation region A, and is shared by two adjacent n-type active regions C and the element isolation insulating film 21 between them. They are formed to overlap.
  • the silicon nitride film 40 functions as a stopper film for the etching. Etching automatically stops on the upper surface of the silicon nitride film 40.
  • the etching gas is changed to a mixed gas of C F, Ar, and 0, and the first and second holes 42
  • the silicon nitride film 40 under a and 42b is selectively etched and opened to expose the refractory silicide layer 38 in the holes 42a and 42b.
  • the high melting point silicide layer 38 functions as an etching stopper.
  • a titanium nitride ( ⁇ ) film as a barrier metal film is formed to a thickness of about 20 by thermal CVD.
  • a tungsten (W) film is formed on the barrier metal film by a thermal CVD method using tungsten hexafluoride gas as a reaction gas, and the tungsten film completely forms the first and second holes 42a and 42b. Embed.
  • excess NORA metal film and tungsten film formed on the interlayer insulating film 41 are removed by polishing by CMP method, and these films are removed only in the first and second holes 42a and 42b. leave.
  • the barrier metal film and the tungsten film left in the first hole 42a in this way constitute the first conductive plug 47a, and the adjacent n-type active region C is formed by the first conductive plug 47a. They are electrically connected to each other.
  • these films left in the second hole 42b constitute the second conductive plug 47b, and the refractory metal silicide layer in the n-type MOS transistor formation region A and the p-type MOS transistor formation region B. Electrically connected to 38.
  • a metal laminated film including an aluminum film is formed on the first and second conductive plugs 47a and 47b and the interlayer insulating film 41 by sputtering, and the metal laminated film is patterned by photolithography.
  • Metal wiring 49 is formed on the first and second conductive plugs 47a and 47b and the interlayer insulating film 41 by sputtering, and the metal laminated film is patterned by photolithography.
  • FIG. 25 is a plan view after this process is completed. However, in the same figure, in order to prevent the figure from becoming complicated, the interlayer insulating film 42 and the metal wiring 49 are omitted.
  • the cross-sectional view of the n-type MOS transistor formation region A corresponds to the cross-sectional view taken along the line VIII-VIII of FIG. 25, and the cross-sectional view of the p-type MOS transistor formation region B is shown in FIG. This corresponds to the cross-sectional view along the IX-IX line.
  • the D2 source Z drain region 36 is divided by the element isolation insulating film 21 as described above, and the source / drain regions 36 are electrically connected to each other by the first conductive plug 47a. Further, in the same manner, the source of the transfer transistor TR, TR of the adjacent cell
  • the Tl T2 source / drain regions 36 are also electrically connected by the first conductive plug 47a.
  • the third conductive plug 47c is formed on the end portion of the gate electrode 28a by the same process as the first and second conductive plugs 47a and 47b described above.
  • the metal wiring 49 and the gate electrode 28a are electrically connected through the third conductive plug 47c.
  • the n-type active region C is divided into a plurality by the element isolation insulating film 21, and the length L per one of the active regions C is shortened. I did it. According to this, the stress applied to the silicon substrate 20 in the active region C due to the difference in stress between the element isolation insulating film 21 and the silicon substrate 20 can be reduced, and the silicon substrate 20 in the active region C can be stressed. Even if it is attempted to move in the longitudinal direction of the region C, the movement can be stopped by the element isolation insulating film 21.
  • the two adjacent active regions C divided by the element isolation insulating film 21 as described above are electrically connected to each other by the first conductive plug 47a.
  • the first hole 42a in which the first conductive plug 47a is embedded is formed on the element isolation insulating film 21 between the two active regions C, the first hole 42a is formed in the step of FIG.
  • the element isolation film 21 below the first hole 42a is also etched to some extent.
  • the lower end of the first conductive plug 47a bites into the element isolation insulating film 21.
  • a leak path from the first conductive plug 47a to the silicon substrate 20 may be formed as described with reference to FIG.
  • the p-type channel is When the region 24 was formed, the peak depth Rp of the impurity concentration of the p-type channel region 24 was as shallow as possible.
  • FIG. 26 shows the impurity concentration profiles of the p-type channel region 24 and the n-type source Z-drain region 36 formed so that the peak depth Rp of the impurity concentration is not more than 0.015 m.
  • the junction depth of the n-type source Z-drain region 36 is the depth compensated by the respective impurities in the source Z-drain region 36 and the p-type channel region 24, that is, the impurity concentration in these regions 36 and 24. This is the depth of the intersection of the profiles.
  • the impurity concentration of the p-type channel region is relatively high even in the surface force depth of the silicon substrate. For this reason, the concentration profiles of the p-type channel region and n-type source Z drain region 36 intersect at an extremely shallow depth of about 0.1 m, and the junction depth J1 of the n-type source Z drain region 36 is about 0.1. m and shallower.
  • the impurity concentration peak depth Rp of the p-type channel region 24 is as shallow as 0.015 m from the surface of the silicon substrate 20, the p-type channel region 24 and n It is possible to move the intersection of each concentration profile of the type source Z drain region 36 to a deeper part than the comparative example, and J2 (about 0.16) deeper than the bite depth D of the first conductive plug 47a.
  • n-type source Z drain region 36 pn junction can be formed to a depth of ⁇ m
  • the over-etching is performed in comparison with the film thickness of the interlayer insulating film 42. Even if the first hole 42a is formed at the same time and the element isolation insulating film 21 under the first hole 42a is etched, the lower end of the first conductive plug 47a can be made shallower than the n-type source / drain region 36. Become.
  • the MOS transistor in standby It is possible to reduce the extra power consumption that occurs in the above leakage path of the transistor, and to provide a mopile device that can reduce the current consumption of SRAM compared to the past and can withstand long-term use. become.
  • the first resist pattern 18 serving as a mask for forming the p-type channel region 24 by ion implantation exposes all of the divided n-type active region C as shown in FIG. High accuracy is not required for alignment with the silicon substrate 20 as long as it is formed. Therefore, compared to the case where the resist pattern 15 is formed so that the window 15a overlaps the boundary portion between the element isolation insulating film 6 and the active region 3 as in the method of Patent Document 2 described in FIG. Since the risk that the p-type impurity is not implanted into the substrate 20 can be reduced, the leakage current can be reliably suppressed.
  • the n-type active region C is divided by the element isolation insulating film 21 at the portion between the adjacent cells. It is not limited to.
  • FIG. 27 is a plan view showing another method of dividing the n-type active region C in the stripe SRAM.
  • the same elements as those in FIG. 22 are denoted by the same reference numerals as those in FIG.
  • the n-type active region C is divided in one cell as shown by a dotted circle B in FIG.
  • FIG. 28 shows the six transistors TR that constitute the SRAM by forming the above-described first to third gate electrodes 28a to 28c on the n-type active region C divided in this way. , TR
  • TR, TR, TR are plan views when formed.
  • the source / drain regions 36 of the adjacent driver transistor TR and transfer TR in one cell are electrically connected by the first conductive plug 47a.
  • the D2 T2 Z drain regions 36 are also electrically connected to each other by the first conductive plug 47a.
  • the n-type active region C is divided into a plurality of stripe-type SRAMs, and stress applied to the silicon substrate 20 in the n-type active region C is alleviated.
  • the active regions C and C of the bent type SRAM are divided into a plurality of parts.
  • bent SRAM Since the manufacturing method of the bent SRAM is the same as that of the stripe SRAM described in the first embodiment, only the plan view is shown below, and the manufacturing method is omitted.
  • Figure 29 shows the planar layout of the active regions C and C of the bent SRAM according to the first example.
  • the gate electrode 28a and the like are formed on the active regions C and C, and the above-described transistors are formed.
  • FIG. 4 is a plan view when transistors TR 1, TR 2, TR 3, TR 4, TR 3 and TR 4 are formed.
  • the n-type active region C of the transistor ⁇ transistor TR and transfer transistor TR in one cell is the element isolation insulating film.
  • the Dl T1 Z drain regions 36 are electrically connected to each other by the first conductive plug 47a. Also, as indicated by the dotted circle C2, the other pair of driver transistor TR and transfer transistor TR
  • n-type source / drain regions 36 are electrically connected to each other by the first conductive plug 47a.
  • the plurality of n-type active regions C divided as described above are arranged so that the longitudinal directions D and D of the two regions C thereof are orthogonal to each other.
  • Figure 31 shows the planar layout of the active regions C and C of the bent SRAM according to the second example.
  • a gate electrode 28a and the like are formed on the active regions C and C to form a trench.
  • FIG. 6 is a plan view when the transistors TR 1, TR 2, TR 3, TR 4, TR 3, and TR 4 are formed.
  • the n-type active region C is divided by the element isolation insulating film 21 between adjacent cells, as indicated by the dotted circle Dl in FIGS. 31 and 32. And as shown in Figure 32, N-type source of each transfer transistor TR in adjacent cell
  • the n-type source / drain regions 36 are electrically connected by the first conductive plug 47a.
  • the divided source Z drain region 36 is arranged so as to be bent at a portion indicated by a dotted circle M in FIG.
  • FIG. 33 is a diagram showing a planar layout of the active regions C and C of the bent type SRAM according to the third example.
  • the gate electrode 28a and the like are formed on the active regions C and C to configure the SRAM.
  • the p-type active region C is divided by the element isolation insulating film 21 between adjacent cells. And split p-type activity
  • the first conductive plugs 47 between the source / drain regions 36 of the gate transistors TR and TR are connected to each other.
  • the divided p-type active region C is the same as the n-type active region C in the second example.
  • the inventor of the present application actually investigated how much the leakage current is reduced in the SRAM described in the first and second embodiments. The results of the investigation are described below.
  • each of the conventional stripe-type SRAM see FIG. 2
  • the first stripe-type SRAM of the first embodiment see FIG. 25
  • the second stripe-type SRAM of the first embodiment see FIG. 28
  • the standby leakage current was actually measured during standby, that is, when all the transistors constituting one cell were off.
  • the measurement results are shown in Fig. 35.
  • 1 million cells were integrated on a silicon substrate, and the leakage current of the whole cell was investigated.
  • the vertical axis of the graph of FIG. 35 represents the ratio of leakage current between the conventional example and the first embodiment.
  • the leakage current is reduced by about 65% for SRAM and about 67% for the second stripe SRAM.
  • FIG. 36 shows a conventional bent type SRAM (see FIG. 4) and a bent type SRAM (see FIGS. 30, 32, and 34) according to the first to third examples of the second embodiment.
  • FIG. 36 is a graph obtained by investigating leakage current in the same manner as in FIG. Note that the vertical axis in FIG. 36 represents the ratio of the leakage current between the conventional example and the first to third examples of the second embodiment.
  • the bent type SRAM of the first example of the second embodiment is about 62%
  • the second example is about 65%
  • the third example is about 22%.
  • Leakage current is reduced by%.
  • the bent-type SRAM of the third example has a leakage current reduction rate S smaller than those of the first and second examples. This is because, in the third example (see FIG. 34), the active region C of the p-type MOS transistor, whose leak current is small compared to the n-type MOS transistor, is divided, and then the p-type MOS transistor is further divided.
  • the peak depth Rp of the impurity concentration of the p-type channel region 24 is shallowed to 0.015 / zm or less, so that the first conductive plug 47a escapes to the silicon substrate 20.
  • the extent to which the leakage current (substrate leakage current) was reduced was investigated. The results are shown in Figs. In this survey, 1 million cells were formed on a silicon substrate, and the substrate leakage current of the entire cell was investigated.
  • FIG. 37 is a graph obtained by examining the substrate leakage currents of the conventional stripe SRAM (see FIG. 2) and the first stripe SRAM of the first embodiment (see FIG. 25). is there. Among them, in the conventional stripe type SRAM, the peak depth Rp of the impurity concentration in the channel region is set to 0.5 m deeper than that of the first embodiment.
  • the substrate leakage current is reduced by about 70% compared to the conventional example, and the peak depth Rp of the impurity concentration of the p-type channel region 24 is set to 0. It can be understood that shallowing to 015 m or less is extremely effective in reducing the substrate leakage current.
  • FIG. 38 is obtained by investigating the substrate leakage currents of the conventional bent type SRAM (see FIG. 4) and the bent type SRAM according to the first example of the second embodiment (see FIG. 30). It is a graph.
  • the peak depth Rp of the impurity concentration in the p-type channel region of the bent type SRAM of the second embodiment is set to 0.015 m, which is 0.5 ⁇ m in the conventional example. 7
  • the active regions C and C of the transistors constituting the SRAM are set.
  • the standby leak current is reduced by adopting a configuration different from this.
  • FIG. 39 is a plan view of the semiconductor device according to the present embodiment.
  • the same elements as those of the first to third embodiments are denoted by the same reference numerals as those of the embodiments, and the description thereof is omitted below.
  • the semiconductor device according to the present embodiment is a bent SRAM.
  • the source Z drain region 36 of the driver transistors TR and TR is a bent SRAM.
  • the gate electrode 28a is shifted to the side X of the region functioning as the source.
  • the length of the source Z drain region 36 functioning as a source in the gate length direction L force as the drain
  • FIG. 40 is a diagram drawn based on such an SEM (Scanning Electron Microscope) image of SRAM.
  • the inventor of the present application shifts the gate electrode 28a to the source side X as described above.
  • IS is a subthreshold leakage current flowing between the source and drain
  • GIDL is an abbreviation for Gate Induced Drain Leakage, and is a leakage current flowing from the drain to the silicon substrate 20.
  • the vertical axis in FIG. 41 represents the leakage current per driver transistor.
  • FIG. 41 shows the lengths L and L of the source and drain described above.
  • the load transistors TR and TR can also reduce the leakage current.
  • a conductive plug formed in the hole and electrically connecting the two active regions
  • a semiconductor device comprising:
  • Appendix 3 The semiconductor device as set forth in appendix 1, characterized in that at least two of the active regions divided into a plurality are orthogonal in the longitudinal direction.
  • Appendix 4 The semiconductor device according to Appendix 1, wherein at least one of the active regions divided into a plurality is bent.
  • a plurality of the MOS transistors are formed, at least two of the plurality of MOS transistors are driver transistors, and the active regions of two adjacent driver transistors are connected to the conductive plug.
  • a plurality of the MOS transistors are formed, and at least two of the plurality of MOS transistors are a driver transistor and a transfer transistor, and the active regions of the adjacent driver transistor and transfer transistor are adjacent to each other.
  • Appendix 7 A plurality of the MOS transistors are formed, at least one of the plurality of MOS transistors is a load transistor, and the active regions of the load transistors of adjacent cells are connected to the conductive plug.
  • Item 8 The semiconductor device according to appendix 8, wherein the semiconductor device is shallower than 015 m.
  • Appendix 10 A semiconductor substrate having an active region;
  • SRAM Static Random Access Memory
  • the length of the region in the gate length direction is changed to the gate length of the region of the source Z drain region that functions as the drain.
  • a method for manufacturing a semiconductor device comprising:
  • Appendix 12 The method of manufacturing a semiconductor device according to Appendix 11, further comprising the step of annealing the semiconductor substrate and activating the second impurity after forming the source Z drain region.
  • Method. (Supplementary note 13) The supplementary note 11, wherein a channel region is formed on the silicon substrate in the active region so that a peak depth of an impurity concentration is shallower than 0.015 m. Semiconductor device manufacturing method.
  • FIG. 1 is an equivalent circuit of a 6-transistor SRAM.
  • FIG. 2 is a plan view of a stripe SRAM according to a conventional example.
  • FIG. 3 is a plan view in which the gate electrode and the conductive plug of FIG. 2 are omitted.
  • FIG. 4 is a plan view of a conventional bent type SRAM.
  • FIG. 5 is a plan view in which the gate electrode of FIG. 4 is omitted.
  • FIG. 6 is a cross-sectional view taken along the line II of FIG.
  • FIG. 7 is a cross-sectional view for explaining a problem in the method of Patent Document 2.
  • FIG. 8 is a cross-sectional view of the semiconductor device according to the first embodiment of the present invention in the middle of manufacture (Part 1).
  • FIG. 9 is a cross-sectional view (part 2) of the semiconductor device according to the first embodiment of the present invention in the middle of manufacture.
  • FIG. 10 is a sectional view (No. 3) in the middle of manufacturing the semiconductor device according to the first embodiment of the present invention.
  • FIG. 11 is a cross-sectional view (part 4) of the semiconductor device according to the first embodiment of the present invention during manufacturing.
  • FIG. 12 is a cross-sectional view (part 5) of the semiconductor device according to the first embodiment of the present invention during manufacturing.
  • FIG. 13 is a sectional view (No. 6) in the middle of manufacturing the semiconductor device according to the first embodiment of the present invention.
  • FIG. 14 is a sectional view (No. 7) in the middle of manufacturing the semiconductor device according to the first embodiment of the present invention.
  • FIG. 15 is a cross-sectional view (part 8) of the semiconductor device according to the first embodiment of the present invention in the middle of manufacture.
  • FIG. 16 is a cross-sectional view of the semiconductor device according to the first embodiment of the present invention in the middle of manufacture. 9).
  • FIG. 17 is a cross-sectional view (part 10) of the semiconductor device according to the first embodiment of the present invention which is being manufactured.
  • FIG. 18 is a cross-sectional view (part 11) of the semiconductor device according to the first embodiment of the present invention which is being manufactured.
  • FIG. 19 is a cross-sectional view (part 12) of the semiconductor device according to the first embodiment of the present invention in the middle of manufacture.
  • FIG. 20 is a cross-sectional view (part 13) of the semiconductor device according to the first embodiment of the present invention which is being manufactured.
  • FIG. 21 is a sectional view (No. 14) in the middle of manufacturing the semiconductor device according to the first embodiment of the present invention.
  • FIG. 22 is a plan view (part 1) of the semiconductor device according to the first embodiment of the present invention in the middle of manufacture.
  • FIG. 23 is a plan view (part 2) of the semiconductor device according to the first embodiment of the present invention in the middle of manufacture.
  • FIG. 24 is a plan view (part 3) of the semiconductor device according to the first embodiment of the present invention in the middle of manufacture.
  • FIG. 25 is a plan view (part 4) of the semiconductor device according to the first embodiment of the present invention in the middle of manufacture.
  • FIG. 26 is a diagram showing impurity concentration profiles of the p-type channel region and the n-type source Z drain region in the first embodiment of the present invention.
  • FIG. 27 is a plan view showing another way of dividing the n-type active region in the first embodiment of the present invention.
  • FIG. 28 is a plan view when a gate electrode is formed on the n-type active region in FIG. 27.
  • FIG. 29 is a diagram showing a planar layout of an active region of a semiconductor device (first example) according to a second embodiment of the present invention.
  • FIG. 30 is a plan view when a gate electrode is formed on the active region of FIG. 29. 31]
  • FIG. 31 is a diagram showing a planar layout of the active region of the semiconductor device (second example) according to the second embodiment of the present invention.
  • FIG. 32 is a plan view when a gate electrode is formed on the active region of FIG. 31.
  • FIG. 33 is a view showing a planar layout of an active region of a semiconductor device (third example) according to a second embodiment of the present invention.
  • FIG. 34 is a plan view when a gate electrode is formed on the active region of FIG. 33.
  • FIG. 35 is a graph obtained by investigating the standby leakage current in each of the semiconductor devices of the conventional example and the first embodiment of the present invention.
  • FIG. 36 is a graph obtained by investigating the standby leakage current in each of the semiconductor devices of the conventional example and the second embodiment of the present invention.
  • FIG. 37 is a graph obtained by examining the substrate leakage current in each of the semiconductor devices of the conventional example and the first embodiment of the present invention.
  • FIG. 38 is a graph obtained by examining the substrate leakage current in each of the semiconductor devices of the conventional example and the second embodiment of the present invention.
  • FIG. 39 is a plan view of a semiconductor device according to a fourth embodiment of the present invention.
  • FIG. 40 is a view drawn based on an SEM image of a semiconductor device according to a fourth embodiment of the present invention.
  • FIG. 41 is a graph obtained by investigating the leakage currents of the semiconductor devices of the conventional example and the fourth embodiment of the present invention.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

【課題】　従来よりもリーク電流を低減することが可能な半導体装置とその製造方法を提供すること。 【解決手段】　シリコン基板２０と、シリコン基板２０の活性領域Cnを複数個に分割する素子分離絶縁膜２１と、活性領域Cnの上に形成されたゲート電極２８ａと、ゲート電極２８ａの両側の活性領域Cnに形成され、該ゲート電極２８ａと共にSRAMメモリセルのMOSトランジスタを構成するソース／ドレイン領域３６と、活性領域Cnと素子分離絶縁膜２１のそれぞれの上に形成された層間絶縁膜４２と、層間絶縁膜４２に形成され、隣接する二つの活性領域Cn、及び該二つの活性領域Cnの間の素子分離絶縁膜２１に共通に重なる第１ホール４２ａと、第１ホール４２ａ内に形成され、二つの活性領域Cnを電気的に接続する第１導電性プラグ４７ａと、を有することを特徴とする半導体装置による。                                                                                 

Description

半導体装置とその製造方法
技術分野
[0001] 本発明は、半導体装置とその製造方法に関する。
背景技術
[0002] 近年、携帯電話等のモパイル機器の需要が増大するにつれ、モパイル機器用 LSI の市場規模が急速に拡大している。大部分のモパイル機器はバッテリー駆動であり、 長時間の使用に制約があるため、上記した LSI等の半導体装置には、高速動作に加 え、低消費電力化が望まれている。
[0003] そのようなモパイル機器に搭載される半導体装置には様々なものがあるが、なかで も SRAM(Static Random Access Memory)は、他のメモリ素子に比べて高速動作が可 能なことから、モパイル機器のシステムメモリ等に広く用いられている。 SRAMは、一つ のセルの構造から、 6トランジスタ型や 3トランジスタ型等に区別される。図 1は、そのう ちの 6トランジスタ型 SRAMの一つのセルの等価回路である。
[0004] 図 1に示されるように、このタイプの SRAMは、いずれも n型 MOSトランジスタであるト ランスファトランジスタ TR 、 TR とドライバトランジスタ TR 、 TR とを有する。更に、こ
Tl T2 Dl D2
れらのトランジスタと共に、 p型 MOSトランジスタである二つのロードトランジスタ TR 、
L1
TR を図示のように接続することにより、電源電圧 VDDと接地電位 GNDとの間で駆動
L2
する SRAMの一つのセルが構成される。
[0005] 図 2は、この SRAMの平面図である。
[0006] 図 2に示されるように、この SRAMは、 n型 MOSトランジスタ用活性領域 4と、 p型 MOS トランジスタ用活性領域 5とをシリコン基板 1に形成し、更にこれらの活性領域 4、 5の 上にゲート絶縁膜 (不図示)を介してゲート電極 2を形成してなる。そして、各活性領 域 4、 5とゲート電極 2の上には、これらと不図示の金属配線とを電気的に接続して図 1の等価回路を得るための複数の導電性プラグ 3が形成される。
[0007] 図 3は、上記したゲート電極 2と導電性プラグ 3とを省き、各活性領域 4、 5の平面レ ィアウトを見易くした図である。 [0008] これに示されるように、 n型 MOSトランジスタ用活性領域 4は、シリコン基板 1に形成さ れた素子分離絶縁膜 6の第 1開口 6aによって画定される。また、 p型 MOSトランジスタ 用活性領域 5は、その素子分離絶縁膜 6の第 2開口 6bによって画定される。
[0009] 各活性領域 4、 5の平面レイアウトとしては様々なものが考案されている力 図 3の例 では、 n型 MOSトランジスタ用活性領域 4を複数のセルに共通にすべぐその平面形 状をストライプ状にしている。このような SRAMは、ストライプ型 SRAMと呼ばれ、 SRAM が市場に出回った初期の頃に多く採用されたタイプであり、一時期は高集積ィヒに不 向きであるとされた力 近年ではむしろこのタイプが高集積ィ匕に有利であることが分 かり、再び着目されている。
[0010] これに対し、図 4は、ベント型と呼ばれる SRAMの平面図であり、図 2で説明した要素 には図 2と同じ符号を付してある。そして、図 5は、図 4のゲート電極 2を省き、各活性 領域 4、 5の平面レイアウトを見易くした図である。
[0011] 図 5に示されるように、 n型 MOSトランジスタ用活性領域 4は、上下の二つのセルに 共通であり、各セルにおいて曲げられてループ状となっている。このように活性領域 4 を曲げることで、セルサイズが小さくなり、 SRAMの高集積ィ匕を図ることが可能となる。
[0012] このようなベント型の SRAMについては、特許文献 1の図 7にも開示される。
[0013] ところで、図 3に示したストライプ形 SRAMでは、 n型 MOSトランジスタ用活性領域 4が 図の横方向の全てのセルに共通で、その長手方向の合計の長さが例えば 50 m以 上と非常に長くなる。活性領域 4がこのように長いと、素子分離絶縁膜 6とシリコン基 板 1の応力の違いに起因して、活性領域 4のシリコン基板 1に大きなストレスが加わる ことになる。そして、極端な場合には、図 3の矢印 Aの方向にシリコン基板 1が素子分 離絶縁膜 6と相対的に移動することになる。
[0014] しカゝしながら、このようなストレスが生じると、シリコン基板 1の活性領域 4に導入され る不純物の熱拡散係数が増大するので、例えば n型ソース Zドレイン領域用の n型不 純物に対する活性ィ匕ァニールの際に、ストレスが無い場合よりも上記の n型不純物が 大きく拡散する。その結果、活性領域 4の一部をソース Zドレイン領域とするドライノくト ランジスタ TR (図 2参照）において、ゲート電極 2の下でソース
D1 Zドレイン領域同士の 間隔が短くなる。こうなると、ドライバトランジスタ TR がオフで待機状態となっていても 、そのソース ドレイン間にサブスレツショルドリークと呼ばれるリーク電流が流れ、待 機状態におけるドライバトランジスタ TR の消費電力が増大する。
D1
[0015] また、これと同様の問題が、上記の活性領域 4の一部をソース Zドレイン領域とする トランスファトランジスタ TR にも発生する。
T1
[0016] そして、 n型 MOSトランジスタのチャネル領域に注入される p型不純物としてボロン（B )を使用する場合は、ボロンの熱拡散係数が他の不純物と比較して大きいため、上記 したストレスによりその熱拡散係数がより一層大きくなり、 目標とする不純物濃度プロ ファイルを持ったチャネル領域を形成するのが困難となる。
[0017] 一方、図 5に示したベント型の SRAMでは、上記のストライプ型と比較して n型 MOSト ランジスタ用活性領域 4の長さは短くなるので、一見するとシリコン基板 1にストレスが 加わり難いように見える。
[0018] しかし、ベント型 SRAMでも、活性領域 4において、二つのセルにまたがる第 1の部 分 4aにお!/、て矢印 Bの方向にやはりストレスが発生し、トランジスタのソース Zドレイン 領域となる第 2の部分 4bにそのストレスが加わるので、ストライプ型 SRAMと同様に待 機状態でのリーク電流が増大するという問題が発生する。
[0019] ところで、上記のストライプ型やベント型の SRAMでは、一つのセルに 6個の MOSトラ ンジスタが形成される力 その断面の一例を示すと例えば図 6のようになる。
[0020] 図 6は、ロードトランジスタ TR の断面図であり、図 2の I-I線に沿う断面図に相当す
L1
る。なお、トランスファトランジスタやロードトランジスタも図 6と同様の断面構造を有す る。
[0021] 図 6に示されるように、トランジスタ TR は、ゲート電極 2の両側のシリコン基板 1にソ
L1
ース Zドレイン領域 8を有し、更にこのソース Zドレイン領域 8の表層部分に高融点金 属シリサイド層 14が形成される。そして、ゲート電極 2を覆うようにして窒化シリコン膜 12と酸ィ匕シリコン膜 10とが順に形成され、これらによって層間絶縁膜 13が構成され る。
[0022] その層間絶縁膜 13は、ソース/ドレイン領域 8の上にコンタクトホール 13aを有し、 そのコンタクトホール 13aの中に、ソース Zドレイン領域 8と電気的に接続される導電 性プラグ 3が形成される。 [0023] コンタクトホール 13aは、フォトリソグラフィによって層間絶縁膜 13をパターユングす ることで形成される力 そのフォトリソグラフィにおいてエッチングのマスクとなるレジス トパターンがシリコン基板 1と正確に位置合わせされていれば、コンタクトホール 13a はソース Zドレイン領域 8の上に設計通りに位置することになる。
[0024] しかし、上記のフォトリソグラフィの際、レジストパターンとシリコン基板 1とが位置ず れを起こしていると、図 6の点線円内に示すように、コンタクトホール 13aの一部がソ ース Zドレイン領域 8から外れて素子分離絶縁膜 6に重なる。コンタクトホール 13aは 、未開口となるのを防ぐために、その深さよりも深くエッチングして形成するのが普通 であるため、このように素子分離絶縁膜 6と重なると、上記のエッチングによってコンタ タトホール 13aの下の素子分離絶縁膜 6も削られることになる。
[0025] ところが、素子分離絶縁膜 6がソース Zドレイン領域 8の接合深さよりも深く削られる と、導電性プラグ 3がシリコン基板 1と直接コンタクトするようになり、図示のような導電 性プラグ 3からシリコン基板 1に抜けるリークパス Pが形成される。
[0026] そのリークパス Pは、待機状態のトランジスタにおいてリーク電流を発生させる要因と なるので、トランジスタの消費電力を増大させてしまう。
[0027] このような不都合を回避する方法の一つが、例えば特許文献 2の図 1 (a)に開示さ れている。この方法では、入出力回路用トランジスタの LDD(Lightly Doped Drain)のィ オン注入時に、 SRAM用トランジスタの活性領域と素子分離絶縁膜との境界部分にも 不純物をイオン注入して、ソース Zドレイン領域の接合深さを深くしている。これによ れば、図 6のようにコンタクトホール 13aが位置ずれしても、ソース Zドレイン領域 8が 導電性プラグ 3の下端よりも深く形成されるので、既述のようなリークパス Pは形成され ない。
[0028] ところで、上記の LDDをイオン注入で形成する際には、 SRAM用トランジスタの活性 領域と素子分離絶縁膜との境界部分に不純物を選択的にイオン注入するためのレ ジストパターンが必要となる。
[0029] そのレジストパターンは、シリコン基板 1と正しく位置合わせされていれば特に問題 を起こさない。しかし、フォトリソグラフィにおいてレジストパターンがシリコン基板 1に 正確に位置合わせされるのは稀で、通常はある程度の位置ずれが発生する。 [0030] 図 7は、特許文献 2の方法で LDDのイオン注入の際に使用されるレジストパターン 1 5に大きな位置ずれが発生した場合の断面図である。
[0031] 図 7に示されるように、そのレジストパターン 15には窓 15aが形成されている力 そ の窓 15aは、本来、活性領域 3と素子分離絶縁膜 6との境界部分に不純物を導入す るためのものである。しかし、図 7の例では、その窓 15aが素子分離絶縁膜 6側に大き くずれており、この窓 15aを介して活性領域 3に不純物を導入することはできない。従 つて、特許文献 2が提案する方法では、レジストパターン 15に大きな位置ずれが発生 した場合に、コンタクトホール 13a下におけるリーク電流を低減することはできない。
[0032] なお、本発明に関連する技術が、特許文献 3〜5にも開示される。
特許文献 1 :特開 2003— 179166号公報
特許文献 2：特開 2001— 332634号公報
特許文献 3 :特開平 10— 173073号公報
特許文献 4:特開 2002— 43441号公報
特許文献 5：特開 2002— 353340号公報
発明の開示
[0033] 本発明の目的は、従来よりもリーク電流を低減することが可能な半導体装置とその 製造方法を提供することにある。
[0034] 本発明の一観点によれば、半導体基板と、前記半導体基板の活性領域を複数個 に分割する素子分離絶縁膜と、前記活性領域の上にゲート絶縁膜を介して形成され たゲート電極と、前記ゲート電極の両側の前記活性領域に形成され、該ゲート電極と 共に SRAMメモリセルの MOSトランジスタを構成するソース Zドレイン領域と、前記活 性領域と前記素子分離絶縁膜のそれぞれの上に形成された層間絶縁膜と、前記層 間絶縁膜に形成され、隣接する二つの前記活性領域、及び該二つの活性領域の間 の前記素子分離絶縁膜に共通に重なるホールと、前記ホール内に形成され、前記 二つの活性領域を電気的に接続する導電性プラグと、を有する半導体装置が提供さ れる。
[0035] 本発明によれば、素子分離絶縁膜によって SRAMメモリセルの活性領域を複数に 分割したので、それぞれの活性領域の長さが短くなり、素子分離絶縁膜と半導体基 板との応力の違いに起因して活性領域の半導体基板に加わるストレスの大きさが緩 和される。従って、このストレスに起因して半導体基板中の不純物の拡散係数が増大 するのを抑制することができ、 MOSトランジスタのソース/ドレイン領域に導入された 不純物が熱によって大きく拡散するのが抑えられる。これにより、そのソース Zドレイ ン領域同士がゲート電極の下で必要以上に近づくのを防止でき、オフ状態における MOSトランジスタのサブスレショルドリーク電流を低減することが可能となる。
[0036] このように分割された活性領域同士は、これらの活性領域と素子分離絶縁膜の上 に形成された導電性プラグによって電気的に接続される。このとき、導電性プラグの 下端の一部が素子分離絶縁膜の中に食 、込む深さよりも深く上記のソース Zドレイ ン領域を形成することで、導電性プラグの下端が半導体基板に直接接触する危険性 が低減され、その導電性プラグから半導体基板に至るリークパスが発生するのを防止 できる。
[0037] 特に、 MOSトランジスタのチャネル領域の不純物濃度のピーク深さを 0. 015 μ m りも浅くすることで、ソース Zドレイン領域とチャネル領域のそれぞれの不純物が補償 する位置が深くなり、ソース Zドレイン領域の接合深さを容易に深くすることができる。
[0038] また、本発明の別の観点によれば、活性領域を有する半導体基板と、前記活性領 域の上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側の前 記活性領域に形成され、該ゲート電極と協同して SRAMメモリセルの MOSトランジスタ を構成するソース Zドレイン領域とを有し、前記ソース Zドレイン領域のうちソースとし て機能する領域の側に前記ゲート電極をずらすことにより、該領域のゲート長方向の 長さを、前記ソース Zドレイン領域のうちドレインとして機能する領域のゲート長方向 の長さよりも短くした半導体装置が提供される。
[0039] 本願発明者が行った実験結果によれば、このようにソース側にゲート電極をずらし ても、 SRAMを構成する MOSトランジスタのリーク電流を低減できることが明ら力となつ た。
[0040] 更に、本発明の他の観点によれば、半導体基板に素子分離絶縁膜を形成し、該半 導体基板の活性領域を該素子分離絶縁膜で複数個に分割する工程と、前記活性領 域の半導体基板に第 1の不純物を注入してチャネル領域を形成する工程と、前記活 性領域の半導体基板に、ゲート絶縁膜を介してゲート電極を形成する工程と、前記 ゲート電極の両側の前記シリコン基板に第 2の不純物を注入してソース/ドレイン領 域を形成し、該ソース Zドレイン領域と前記ゲート電極とで SRAMメモリセルの MOSト ランジスタを構成する工程と、前記素子分離絶縁膜と前記ソース Zドレイン領域の上 に層間絶縁膜を形成する工程と、隣接する二つの前記活性領域、及び該二つの活 性領域の間の前記素子分離絶縁膜に共通に重なるホールを前記層間絶縁膜に形 成する工程と、前記二つの活性領域を電気的に接続する導電性プラグを前記ホー ル内に形成する工程と、を有する半導体装置の製造方法が提供される。
[0041] 本発明によれば、半導体基板の活性領域を該素子分離絶縁膜で複数個に分割し 、活性領域一つあたりの長さを短くするので、その活性領域における半導体基板が 受けるストレスが緩和され、そのストレスに起因して半導体基板中の不純物の拡散係 数が増大するのを抑えることができる。これにより、例えばソース Zドレイン領域の不 純物を活性ィ匕させるための活性ィ匕ァニールを半導体基板に対して施しても、その不 純物が大きく拡散してゲート電極下の二つのソース Zドレイン領域が互いに近づき過 ぎるのを防止でき、従来よりもソース Zドレイン間のリーク電流を芸現することが可能と なる。
発明を実施するための最良の形態
[0042] (1)第 1実施形態
図 8〜図 21は、本発明の第 1実施形態に係る半導体装置の製造途中の断面図で ある。その半導体装置はストライプ型の SRAMであり、上記の図 8〜図 21では、第 nセ ルとその隣の第 n+1セルの断面が示されるとともに、各セルにおける n型 MOSトランジ スタ形成領域 Aと p型 MOSトランジスタ形成領域 Bとを上下に分けて描 、てある。また、 図 22〜図 25はその平面図である。
[0043] 最初に、図 8に示す断面構造を得るまでの工程について説明する。
[0044] まず、フォトリソグラフィによりシリコン (半導体)基板 1に素子分離溝 20aを形成した 後、素子分離溝 20aの中に CVD(Chemical Vapor Deposition)法により酸化シリコン膜 を形成し、その酸ィ匕シリコン膜で素子分離溝 20aを完全に埋め込む。次いで、半導 体基板 1上の余分な酸化シリコン膜を CMP(Chemical Mechanical Polishing)法により 研磨して除去し、酸ィ匕シリコン膜を素子分離溝 20aの中に素子分離絶縁膜 21として 残す。このような素子分離構造は STI(Shallow Trench Isolation)とも呼ばれる。但し、 本発明における素子分離構造は STIに限定されず、 LOCOS(Local Oxidation of Silicon)を採用してもよい。
[0045] その後に、シリコン基板 1の露出面を熱酸ィ匕して例えば厚さが約 10 の熱酸ィ匕膜 を形成し、それを犠牲絶縁膜 26とする。
[0046] そして、この犠牲絶縁膜 26をスルー膜として使用しながら、 n型 MOSトランジスタ形 成領域 Aのシリコン基板 20に p型不純物としてボロン（B)をイオン注入して pゥエル 22 を形成する。そのイオン注入の条件としては、例えば、カロ速エネルギ約 250 350 keV、ドーズ量約 1 X 1013 5 X 1013cm— 2、及びチルト角 0° が採用される。
[0047] 更に、 p型 MOSトランジスタ形成領域 Bのシリコン基板 20に対しては、上記の犠牲絶 縁膜 26をスルー膜にして、例えばカ卩速エネルギ約 550 750keV、ドーズ量約 1 X 1 013 5 X 1013cm— 2、及びチルト角 0° の条件でリン（P)をイオン注入して nゥエル 23を 形成する。
[0048] これらのイオン注入にお!、て、 n型不純物と p型不純物の打ち分けは、不図示のレジ ストパターンを用いて行われる。
[0049] 上記のように形成された素子分離絶縁膜 21の平面レイアウトを図 22に示す。
[0050] なお、既述の図 8において、 n型 MOSトランジスタ形成領域 Aの断面図は図 22の
Π-Π線に沿う断面図に相当し、 p型 MOSトランジスタ形成領域 Bの断面図は ΠΙ-ΠΙ線に 沿う断面図に相当する。また、図 22では犠牲絶縁膜 26を省略してある。
[0051] 図 22において、素子分離絶縁膜 21が形成されていない部分のシリコン基板 1は、 n 型 MOSトランジスタ用の n型活性領域 Cと p型 MOSトランジスタ用の p型活性領域 Cと n P なる。そして、本実施形態では、点線円 Kで示される部分において n型活性領域 Cが 素子分離絶縁膜 21によって複数に分割されると共に、該領域 Cの長手方向 Dに n型 n 1 活性領域 C力ストライプ状に列をなして配置される。
[0052] 次に、図 9に示すように、 p型 MOSトランジスタ形成領域 Bを覆う第 1レジストパターン 18をシリコン基板 1の上に形成した後、犠牲絶縁膜 26をスルー膜として用いながら、 n型 MOSトランジスタ形成領域 Aのシリコン基板 20に p型不純物をイオン注入して p型 チャネル領域 24を形成する。
[0053] その p型チャネル領域 24の不純物濃度のピーク深さ Rpは、シリコン基板 20の表面 力 なるべく浅ぐ例えばその表面力も約 0. 015 mよりも浅い位置に形成するのが 好ましい。
[0054] また、 p型不純物としては、ボロン ）と BFのいずれかが採用される。但し、ボロンは
2
BFに比べて分子サイズが小さぐイオン注入時にシリコン原子と衝突する確率が小さ
2
V、ため、イオン注入されたボロン原子の中には他の原子よりもシリコン基板 20の奥深 くに打ち込まれるものがある。このようなボロン原子は、ボロンの濃度プロファイルのテ ール部分 (チャネリング)を長くするように作用するので、ボロンをシリコン基板 20の表 層部分にのみ選択的に導入するのを妨げる。
[0055] このようなチャネリングは、上記のように犠牲絶縁膜 26を介してイオン注入を行い、 非晶質の犠牲絶縁膜 26内でイオンを散乱させてイオンの指向性を低下させてもある 程度は防ぐことができる。
[0056] しかし、そのチャネリングをより効果的に抑止するには、ボロンよりも原子サイズが大 きぐ質量も重い BFを p型不純物として採用するのが好ましい。 BFは、イオン注入時
2 2
にシリコン原子と衝突する確率がボロンよりも高いので、上記のようなチャネルを低減 することができ、シリコン基板 20の表層部分にのみ選択的にイオン注入することがで きる。なお、 BFを採用する場合のイオン注入条件は特に限定されないが、例えば、
2
加速エネルギ約 5〜40keV、ドーズ量約 8 X 1012〜3 X 1013cm— 2、及びチルト角で と いう条件を用いるのが好ましい。また、上記のチャネリングが特に問題にならず、 p型 不純物としてボロンを採用する場合は、例えば、加速エネルギ約 5〜30keV、ドーズ 量約 8 X 1012〜3 X 1013cm— 2、及びチルト角 7° なる条件を採用し得る。
[0057] なお、図 23はこの工程を終了後の平面図であり、先の図 9の n型 MOSトランジスタ形 成領域 Aの断面図は図 23の IV-IV線に沿う断面図に相当し、 p型 MOSトランジスタ形 成領域 Bの断面図は図 23の V-V線に沿う断面図に相当する。但し、図 23では、犠牲 絶縁膜 26を省略してある。
[0058] その後に、第 1レジストパターン 18は除去される。
[0059] 続いて、図 10に示すように、今度は n型 MOSトランジスタ形成領域 Aを覆う第 2レジス トパターン 19をシリコン基板 20の上に形成する。そして、この第 2レジストパターン 19 をマスクにし、且つ犠牲絶縁膜 26をスルー膜として用いることで、 p型 MOSトランジス タ形成領域 Bに n型不純物として砒素 (As)をイオン注入して n型チャネル領域 25を形 成する。このイオン注入の条件は特に限定されないが、本実施形態では、加速エネ ルギ約 30〜60keV、ドーズ量約 5 X 1012〜1 X 1013cm— 2、及びチルト角 7° が採用さ れる。なお、このように砒素をイオン注入する代わりに、リン (P)をイオン注入してもよ い。
[0060] また、既述の p型チャネル領域 24と同様に、この n型チャネル領域 25の不純物濃度 のピーク深さ Rpもなるベく浅ぐ例えば約 0. 015 mよりも浅く形成するのが好ましい
[0061] この工程を終了した後の平面図は図 24のようになり、先の図 10の n型 MOSトランジ スタ形成領域 Aの断面図は図 24の VI-VI線に沿う断面図に相当し、 p型 MOSトランジ スタ形成領域 Bの断面図は図 24の VII-VII線に沿う断面図に相当する。但し、図 24で は、犠牲絶縁膜 26を省略してある。
[0062] この後に、第 2レジストパターン 19は除去される。
[0063] 次に、図 11に示す断面構造を得るまでの工程について説明する。
[0064] まず、上記のイオン注入によってダメージを受けた犠牲絶縁膜 26をフッ酸溶液でゥ エツトエッチングして除去し、シリコン基板 1の清浄面を露出させる。そして、その清浄 面を熱酸化することで、例えば厚さが約 l〜3nmの熱酸化膜を形成し、その熱酸化膜 をゲート絶縁膜 27とする。
[0065] なお、ゲート絶縁膜 27としては、上記の熱酸化膜よりも誘電率が高い高誘電率絶 縁膜を形成してもよい。その高誘電率絶縁膜は、例えば、 Η1Ό膜、 HfAlO膜、 A10膜、 或いはこれらの膜に窒素を導入した膜である。
[0066] 続いて、図 12に示すように、ゲート電極用の導電膜 28として、ゲート絶縁膜 27の上 に熱 CVD法によりポリシリコン膜を厚さ約 100〜200nmに形成する。その導電膜 28 はポリシリコン膜に限定されない。例えば、 A1膜、 Ti膜、 W膜等の金属膜、或いは ΉΝ 膜、 NiSi膜、 CoSi膜等のような金属含有膜を導電膜 28として形成してもよい。
[0067] その後に、図 13に示すように、フォトリソグラフィにより上記の導電膜 28とゲート絶縁 膜 27とをパターユングし、エッチングされずに残存する導電膜 28を複数のゲート電 極 28aとする。各ゲート電極 28aのゲート長は特に限定されないが、本実施形態では 、ゲート長が約 45〜200nmになるように上記の導電膜 28をパターユングする。
[0068] 次に、図 14に示す断面構造を得るまでの工程について説明する。
[0069] まず、 n型 MOSトランジスタ形成領域 Aのゲート電極 28aをマスクにしながら、例えば 加速エネルギ約 5〜20keV、ドーズ量約 1 X 1013〜5 X 1013cm— 2、及びチルト角 0° の 条件で、領域 Aのシリコン基板 1に n型不純物の砒素をイオン注入し、 n型ソース Zドレ インエクステンション 29を形成する。
[0070] その後に、これと同じ条件を用いて、 p型 MOSトランジスタ形成領域 Bのシリコン基板 1に p型不純物の BFをイオン注入し、図示のような p型ソース
2 Zドレインェクステンショ ン 30を形成する。
[0071] なお、これらの不純物の打ち分けは不図示のレジストパターンを用いて行われる。
[0072] 次に、図 15に示すように、 n型 MOSトランジスタ形成領域 Aにおけるシリコン基板 20 に p型不純物としてボロンをイオン注入し、ゲート電極 28aの横に p型ポケット領域 31 を形成する。そのイオン注入の条件は、例えば、加速エネルギ約 10〜35keV、ドー ズ量約 1 X 1013〜5 X 1014cm— 2、及びチルト角 0° である。
[0073] そして、これと同様にして、 p型 MOSトランジスタ形成領域 Bにおけるゲート電極 28a の横のシリコン基板 20に n型不純物、例えばリンをイオン注入して、これらのゲート電 極の横に図示のような n型ポケット領域 32を形成する。このときのイオン注入の条件 は特に限定されないが、本実施形態では、加速エネルギ約 10〜35keV、ドーズ量約 1 X 1013〜5 X
Figure imgf000013_0001
及びチルト角 0° がその条件として採用される。
[0074] このようにして形成されたポケット領域 31、 32は、各ゲート電極 28aのゲート長が短 くなつた場合に見られる閾値電圧の低下を抑制し、後で形成される MOSトランジスタ のロールオフ耐性を向上させる役割を担う。
[0075] 続いて、図 16に示すように、シリコン基板 20の上側全面に熱 CVD法により酸ィ匕シリ コン膜を形成した後、その酸ィ匕シリコン膜をエッチバックして各ゲート電極 28aの横に 絶縁性サイドウォール 34として残す。
[0076] 次に、図 17に示す断面構造を得るまでの工程について説明する。 [0077] まず、 n型 MOSトランジスタ形成領域 Aのシリコン基板 20に、ゲート電極 28aをマスク にして加速エネルギ約 5〜30keV、ドーズ量約 1 X 1015〜5 X 1015cm— 2、及びチルト 角 7° の条件で、 n型不純物としてリンをイオン注入し、 n型ソース Zドレイン領域 36を 形成する。なお、リンに代えて砒素を n型不純物として採用してもよい。砒素を用いる 場合、ドーズ量とチルト角は上記と同じのままで、加速エネルギが約 5〜40keVに設 定される。
[0078] 更に、これと同様の条件を採用して、 p型 MOSトランジスタ形成領域 Bのシリコン基板 20に p型不純物のボロンをイオン注入し、領域 Bのゲート電極 28aの横に p型ソース Z ドレイン領域 37を形成する。本実施形態では、このイオン注入の条件として、加速ェ ネルギ約 5〜20keV、ドーズ量約 1 X 1015〜5 X 1015cm— 2、及びチルト角 0° を採用す る。また、 p型不純物としては、上記したボロンに代えて BFを使用してもよぐその場
2
合は、加速エネルギが約 5〜30keVとされる。
[0079] なお、上記したイオン注入における n型不純物と p型不純物との打ち分けは不図示 のレジストパターンを用いて行われ、イオン注入が終了した後にそのレジストパターン は除去される。
[0080] そして、そのレジストパターンを除去した後に、活性ィ匕ァニールとして窒素雰囲気中 で基板温度を約 900〜： L000°Cとする RTA(Rapid Thermal Anneal)を行い、各ソース Zドレイン領域 36、 37内の不純物を活性ィ匕させる。
[0081] 次に、図 18に示す断面構造を得るまでの工程について説明する。
[0082] まず、シリコン基板 20の上側全面に、高融点金属膜としてコバルト (Co)膜をスパッ タ法により形成する。高融点金属膜としては、コバルト膜の他に、ニッケル (Ni)膜ゃジ ルコ -ゥム (Zr)膜もある。
[0083] 続いて、その高融点金属膜を熱処理してシリコンと反応させ、シリコン基板 20の表 層部分に高融点金属シリサイド層 38を形成する。その高融点金属シリサイド層 38は 、ポリシリコンよりなるゲート電極 28aの上面にも形成され、それにより各ゲート電極 28 aが低抵抗化される。その後に、素子分離絶縁膜 21上等で未反応となっている高融 点金属膜をウエットエッチングして除去する。
[0084] 次いで、図 19に示すように、シリコン基板 20の上側全面に、減圧 CVD法により窒化 シリコン (SiN)膜 40を厚さ約 30應に形成した後、更にその上に熱 CVD法により酸ィ匕 シリコン膜 41を約 400nmの厚さに形成して、これらの窒化シリコン膜 40と酸ィ匕シリコ ン膜 41とを層間絶縁膜 42とする。
[0085] 次に、図 20に示す断面構造を得るまでの工程について説明する。
[0086] まず、 CMP法により酸ィ匕シリコン膜 41の上面を研磨して平坦ィ匕した後、ホール形状 の第 1、第 2窓 39a、 39bを各ソース/ドレイン領域 36、 37上に備えた第 3レジストパ ターン 39を形成する。次いで、 CHF、 Ar、及び 0の混合ガスをエッチングガスとする
3 2
RIE(Reactive Ion Etching)により、上記の第 1、第 2窓 39a、 39bを通じて酸化シリコン 膜 41を選択的にエッチングし、各ソース/ドレイン領域 36、 37の上に第 1、第 2ホー ル 42a、 42bを形成する。
[0087] これらのホールのうち、第 1ホール 42aは、 n型 MOSトランジスタ形成領域 Aに形成さ れ、隣接する二つの n型活性領域 Cと、それらの間の素子分離絶縁膜 21に共通に重 なるように形成される。
[0088] また、上記のエッチングガスに対して、窒化シリコン膜 40のエッチング速度は酸ィ匕 シリコン膜 41のそれよりも遅いため、窒化シリコン膜 40は上記のエッチングのストッパ 膜として機能し、その窒化シリコン膜 40の上面においてエッチングが自動的に停止 する。
[0089] 続いて、 C F、 Ar、及び 0の混合ガスにエッチングガスを変え、第 1、第 2ホール 42
4 8 2
a、 42b下の窒化シリコン膜 40を選択的にエッチングして開口し、各ホール 42a、 42b に高融点シリサイド層 38を露出させる。この窒化シリコン膜 40のエッチングでは、高 融点シリサイド層 38がエッチングのストッパとして機能する。
[0090] その後に、エッチングマスクとして使用した第 3レジストパターン 39を除去する。
[0091] 次に、図 21に示す断面構造を得るまでの工程について説明する。
[0092] まず、第 1、第 2ホール 42a、 42bの内面と、層間絶縁膜 41の上面とに、バリアメタル 膜として窒化チタン (ΉΝ)膜を熱 CVD法で厚さ約 20應に形成する。次に、六フッ化タ ングステンガスを反応ガスとして使用する熱 CVD法によりバリアメタル膜上にタンダス テン (W)膜を形成し、そのタングステン膜で第 1、第 2ホール 42a、 42bを完全に埋め 込む。 [0093] その後に、層間絶縁膜 41上に形成された余分なノ リアメタル膜とタングステン膜と を CMP法で研磨して除去し、これらの膜を第 1、第 2ホール 42a、 42b内にのみ残す。
[0094] このようにして第 1ホール 42a内に残されたバリアメタル膜とタングステン膜は第 1導 電性プラグ 47aを構成し、その第 1導電性プラグ 47aにより、隣接する n型活性領域 C 同士が電気的に接続されることになる。
[0095] 一方、第 2ホール 42b内に残されたこれらの膜は第 2導電性プラグ 47bを構成し、 n 型 MOSトランジスタ形成領域 Aや p型 MOSトランジスタ形成領域 Bにおける高融点金 属シリサイド層 38と電気的に接続される。
[0096] 次いで、第 1、第 2導電性プラグ 47a、 47b上と層間絶縁膜 41上に、アルミニウム膜 を含んだ金属積層膜をスパッタ法により形成し、フォトリソグラフィによりその金属積層 膜をパターニングして金属配線 49とする。
[0097] 図 25は、この工程を終了した後の平面図である。但し、同図では、図が煩雑になる のを防ぐために、層間絶縁膜 42と金属配線 49とを省いてある。また、既述の図 21に おいて、 n型 MOSトランジスタ形成領域 Aの断面図は図 25の VIII-VIII線に沿う断面図 に相当し、 p型 MOSトランジスタ形成領域 Bの断面図は図 25の IX-IX線に沿う断面図 に相当する。
[0098] 図 25〖こ示されるよう〖こ、第 nセルには、いずれも n型 MOSトランジスタである二つのト ランスファトランジスタ TR 、TR 、及び二つのドライバトランジスタ TR 、TR が形成
Tl T2 Dl D2 される。更に、これらのトランジスタと共に、 p型 MOSトランジスタである二つのロードト ランジスタ TR 、TR が図示のように形成される。
Ll L2
[0099] そして、これらのトランジスタのうち、隣接するセルにあるドライノ トランジスタ TR の
D2 ソース Zドレイン領域 36は、既述のように素子分離絶縁膜 21によって分割されており 、そのソース/ドレイン領域 36同士が第 1導電性プラグ 47aによって電気的に接続さ れる。更に、これと同様にして、隣接するセルのトランスファトランジスタ TR 、 TR のソ
Tl T2 ース/ドレイン領域 36同士も第 1導電性プラグ 47aによって電気的に接続された構 造となる。
[0100] また、上記の六つのトランジスタ TR 、TR 、TR 、TR 、 TR 、 TR は、金属配線 4
Tl T2 Dl D2 Ll L2
9により図 1に示した等価回路と同じように接続され、ストライプ型 SRAMの一つのセル を構成する。なお、図 25に示されるように、ゲート電極 28aの端部の上には、既述の 第 1、第 2導電性プラグ 47a、 47bと同じプロセスにより第 3導電性プラグ 47cが形成さ れ、その第 3導電性プラグ 47cを介して金属配線 49とゲート電極 28aとが電気的に接 続される。
[0101] 以上により、本実施形態に係る SRAMの基本構造が完成したことになる。
[0102] 本実施形態によれば、図 22に示したように、 n型活性領域 Cを素子分離絶縁膜 21 によって複数に分割し、その活性領域 Cの一つあたりの長さ Lを短くするようにした。 これによれば、素子分離絶縁膜 21とシリコン基板 20の応力の違いに起因して活性領 域 Cのシリコン基板 20に加わるストレスの大きさを緩和できると共に、活性領域 Cの シリコン基板 20がストレスによって領域 Cの長手方向に移動しょうとしても、その移動 を素子分離絶縁膜 21によって止めることができる。
[0103] そのため、上記のストレスによってシリコン基板 20中の不純物の拡散係数が増大す るのを防ぐことができるので、例えば n型ソース Zドレイン領域 36 (図 18参照）に導入 されたリン等の不純物が活性ィ匕ァニールの際に大きく拡散するのを抑止でき、ゲート 電極 28aの下で n型ソース Zドレイン領域 36同士が必要以上に近づくのを防止でき る。その結果、オフ状態におけるトランジスタ TR 、 TR のサブスレツショルドリーク電
Dl T1
流が低減され、待機状態における SRAMの消費電力を従来よりも抑えることが可能と なる。
[0104] ところで、上記のように素子分離絶縁膜 21によって分割された隣接する二つの活 性領域 Cは、図 21の断面図に示したように、第 1導電性プラグ 47aによって互いに電 気的に接続される。その第 1導電性プラグ 47aが埋め込まれる第 1ホール 42aは、こ れら二つの活性領域 Cの間の素子分離絶縁膜 21上に形成されるので、図 20のェ 程で第 1ホール 42aをエッチングで形成するときに、第 1ホール 42a下の素子分離絶 縁膜 21もある程度エッチングされる。それにより、第 1導電性プラグ 47aの下端は、素 子分離絶縁膜 21に食い込むことになる。但し、その食い込み量 Dが多い場合には、 従来例の図 6で説明したように、第 1導電性プラグ 47aからシリコン基板 20に至るリー クパスが形成される恐れがある。
[0105] このような不都合を回避するために、本実施形態では、図 9の工程で p型チャネル 領域 24を形成する際、その p型チャネル領域 24の不純物濃度のピーク深さ Rpをなる ベく浅く、 f列えば 0. 015 /z m以下にした。
[0106] 図 26は、不純物濃度のピーク深さ Rpが 0. 015 m以下になるように形成された p型 チャネル領域 24と、 n型ソース Zドレイン領域 36のそれぞれの不純物の濃度プロファ ィルを示す図である。なお、同図では、従来において一般的に採用されている p型チ ャネル領域の濃度プロファイルも比較例として併記してある。
[0107] n型ソース Zドレイン領域 36の接合深さは、該ソース Zドレイン領域 36と p型チヤネ ル領域 24のそれぞれの不純物が補償する深さ、つまりこれらの領域 36、 24の不純 物濃度プロファイルの交点の深さとなる。
[0108] 比較例では、 p型チャネル領域をシリコン基板の深!ヽ位置にまで形成して ヽるため 、シリコン基板の表面力 深 、部分でも p型チャネル領域の不純物濃度が比較的高 い。そのため、 0. 1 m程度の極浅いところでこの p型チャネル領域と n型ソース Zドレ イン領域 36のそれぞれの濃度プロファイルが交わり、 n型ソース Zドレイン領域 36の 接合深さ J1が約 0. 1 mと浅くなる。
[0109] これに対し、本実施形態では、シリコン基板 20の表面から p型チャネル領域 24の不 純物濃度のピーク深さ Rpを 0. 015 mと浅くしたので、 p型チャネル領域 24と n型ソ ース Zドレイン領域 36のそれぞれの濃度プロファイルの交点を比較例よりも深い部 分に移動させることが可能となり、第 1導電性プラグ 47aの食い込み量 Dよりも深い J2 ( 約 0. 16 μ m)の深さに n型ソース Zドレイン領域 36の p-n接合を形成することができる
[0110] これにより、図 21の点線円内に示されるように、例えば第 1ホール 42aが未開口とな るのを防ぐために、層間絶縁膜 42の膜厚と比較してオーバーエッチングになるように 第 1ホール 42aを形成し、第 1ホール 42a下の素子分離絶縁膜 21がエッチングされ ても、第 1導電性プラグ 47aの下端を n型ソース/ドレイン領域 36よりも浅くすることが 可能となる。
[0111] そのため、第 1導電性プラグ 47aの下端がシリコン基板 20に直接接触する危険性を 低減することができるので、第 1導電性プラグ 47aからシリコン基板 20に至るリークパ スが発生するのを効果的に抑止することができる。その結果、待機状態にある MOSト ランジスタの上記のリークパスで発生する余分な消費電力を低減することが可能とな り、従来よりも SRAMの消費電流が小さくされ、長時間の使用に耐え得るモパイル機 器を提供することができるようになる。
[0112] し力も、図 23に示したように、その p型チャネル領域 24をイオン注入で形成する際 のマスクとなる第 1レジストパターン 18は、分割された n型活性領域 Cの全てが露出 するように形成されればよぐシリコン基板 20との位置合わせに高い精度が要求され ない。そのため、図 7で説明した特許文献 2の方法のように、窓 15aが素子分離絶縁 膜 6と活性領域 3との境界部分に重なるようにレジストパターン 15を形成する場合と比 較して、シリコン基板 20に p型不純物が注入されなくなる危険性を低減することができ るので、上記のリーク電流を確実に抑止することが可能となる。
[0113] なお、上記では、図 22の点線円 Kで示したように、素子分離絶縁膜 21により隣り合 うセルの間の部分で n型活性領域 Cを分割したが、分割の仕方はこれに限定されな い。
[0114] 図 27は、ストライプ型 SRAMにおいて、 n型活性領域 Cの別の分割の仕方を示す平 面図である。なお、同図では、図 22と同じ要素に図 22と同じ符号を付してある。
[0115] 図 27の点線円 Bに示すように、この例では、一つのセル内において n型活性領域 C を分割する。
[0116] 図 28は、このように分割した n型活性領域 Cの上に既述の第 1〜第 3ゲート電極 28 a〜28cを开成し、 SRAMを構成する六つのトランジスタ六つのトランジスタ TR 、 TR
Tl T2
、TR 、TR 、TR 、TR を形成した場合の平面図である。
Dl D2 LI L2
[0117] これに示されるように、この例では、一つのセル内で隣接するドライバトランジスタ TR とトランスファ TR のソース/ドレイン領域 36同士が第 1導電性プラグ 47aで電気的
Dl T1
に接続されることになる。また、これと同様にして、一つのセルにおける別のドライバト ランジスタ TR とトランスファトランジスタ TR の n型ソース
D2 T2 Zドレイン領域 36同士も第 1 導電性プラグ 47aによって電気的に接続される。
[0118] 素子分離絶縁膜 21の平面レイアウトをこのようにしても、 n型活性領域 Cにおけるシ リコン基板 20が受けるストレスを緩和することができ、既述の理由によって、オフ状態 におけるトランジスタ TR 、TR 、TR 、TR のサブスレツショルドリークを低減すること が可能となる。
[0119] (2)第 2実施形態
上記した第 1実施形態では、ストライプ型の SRAMにおいて n型活性領域 Cを複数 に分割し、その n型活性領域 Cにおけるシリコン基板 20が受けるストレスを緩和する よつにした。
[0120] これに対し、本実施形態では、ベント型 SRAMの活性領域 C、 Cを複数に分割する
n p
。なお、このベント型 SRAMの製造方法は、第 1実施形態で説明したストライプ型の SRAMのそれと同様なので、以下ではその平面図のみを示し、製造方法については 省略する。
[0121] (i)第 1例
図 29は、第 1例に係るベント型 SRAMの活性領域 C、 Cの平面レイアウトを示す図
n p
であり、図 30は、その活性領域 C、 Cの上にゲート電極 28a等を形成し、既述のトラ
n p
ンジスタ TR 、TR 、TR 、TR 、TR 、TR を形成した場合の平面図である。
Tl T2 Dl D2 LI L2
[0122] 図 29と図 30の点線円 C1に示されるように、この例では、一つのセルにおけるドライ ノ《トランジスタ TR とトランスファトランジスタ TR の n型活性領域 Cが素子分離絶縁膜
Dl Tl n
21によって分割され、各トランジスタ TR 、TR の n型ソース
Dl T1 Zドレイン領域 36同士が 第 1導電性プラグ 47aによって電気的に接続される。また、点線円 C2に示されるよう に、もう一対のドライバトランジスタ TR とトランスファトランジスタ TR についても、それ
D2 T2
らの n型ソース/ドレイン領域 36同士が第 1導電性プラグ 47aによって電気的に接続 される。
[0123] 更に、上記のようにして分割された複数の n型活性領域 Cは、そのうちの二つの領 域 Cの長手方向 D、 Dが直交するように配置される。
n 2 3
[0124] (ii)第 2例
図 31は、第 2例に係るベント型 SRAMの活性領域 C、 Cの平面レイアウトを示す図
n p
である。そして、図 32は、その活性領域 C、 Cの上にゲート電極 28a等を形成してト
n p
ランジスタ TR 、TR 、TR 、TR 、TR 、TR を形成した場合の平面図である。
Tl T2 Dl D2 LI L2
[0125] 図 31と図 32の点線円 Dlに示されるように、この例では、隣接するセルの間で n型活 性領域 Cが素子分離絶縁膜 21によって分割される。そして、図 32に示されるように、 隣接するセルのそれぞれのトランスファトランジスタ TR の n型ソース
T1 Zドレイン領域 3
6が、第 1導電性プラグ 47aによって電気的に接続される。更に、 TR とは別のトラン
T1
スフアトランジスタ TR についても、点線円 D2に示されるように、隣接するセルにおい
T2
て n型ソース/ドレイン領域 36同士が第 1導電性プラグ 47aによって電気的に接続さ れた構造となる。
[0126] 更に、分割されたソース Zドレイン領域 36は、図 31の点線円 Mで示す部分におい て屈曲するように配置される。
[0127] (iii)第 3例
図 33は、第 3例に係るベント型 SRAMの活性領域 C 、 Cの平面レイアウトを示す図 n p
であり、図 34は、その活性領域 C 、 Cの上にゲート電極 28a等を形成し、 SRAMを構 n p
成するトランジスタ TR 、 TR 、 TR 、 TR 、 TR 、 TR を形成した場合の平面図であ
Tl T2 Dl D2 LI L2
る。
[0128] 図 33と図 34の点線円 Eに示されるように、第 3例では、隣接するセルの間において 、 p型活性領域 Cを素子分離絶縁膜 21によって分割する。そして、分割された p型活
P
性領域 Cに重なるように第 1導電性プラグ 47aを形成することで、隣接するセルの口
P
ードトランジスタ TR 、 TR のソース/ドレイン領域 36同士をその第 1導電性プラグ 47 し 1 し 2
aで接続する。
[0129] 分割された p型活性領域 Cは、第 2例の n型活性領域 Cと同様〖こ、図 33の点線円 N
P n
で示す部分で屈曲するように配置される。
[0130] (3)第 3実施形態
本願発明者は、第 1、第 2実施形態で説明した SRAMにおいて、リーク電流がどの程 度低減されるの力を実際に調査した。以下に、その調査結果について説明する。
[0131] (0スタンバイリーク電流
まず、活性領域 C 、 Cを分割したことでリーク電流がどの程度低減されるかを調べる
P n
ため、従来のストライプ型 SRAM (図 2参照）、第 1実施形態の第 1のストライプ型 SRAM (図 25参照）、及び第 1実施形態の第 2のストライプ型 SRAM (図 28参照）のそれぞれ について、スタンバイ時、すなわち一つのセルを構成する全てのトランジスタがオフ状 態におけるスタンバイリーク電流が実際に測定された。その測定結果を図 35に示す [0132] なお、この調査では、シリコン基板上に 100万個のセルを集積形成し、そのセル全 体のリーク電流が調査された。また、図 35のグラフの縦軸は、従来例と第 1実施形態 とのリーク電流の比を表す。
[0133] 図 35から明らかなように、従来例と比較して、第 1実施形態の第 1のストライプ型
SRAMでは約 65%、第 2のストライプ型 SRAMでは約 67%もリーク電流が低減されて いる。
[0134] 図 36は、従来のベント型 SRAM (図 4参照）、及び第 2実施形態の第 1〜第 3例に係 るベント型 SRAM (図 30、図 32、及び図 34参照）について、図 35と同様にしてリーク 電流を調査して得られたグラフである。なお、図 36の縦軸は、従来例と第 2実施形態 の第 1〜第 3例のそれぞれのリーク電流の比を表す。
[0135] 図 36に示されるように、従来例と比較して、第 2実施形態の第 1例のベント型 SRAM では約 62%、第 2例では約 65%、そして第 3例では約 22%だけリーク電流が低減さ れる。なお、第 3例のベント型 SRAMでは、第 1、第 2例と比較してリーク電流の低減率 力 S小さい。これは、第 3例（図 34参照）では、 n型 MOSトランジスタと比較してそもそもリ ーク電流が小さな p型 MOSトランジスタの活性領域 Cを分割し、更にその p型 MOSトラ
P
ンジスタで構成されるロードトランジスタ TR 、TR のリーク電流が全体に占める割合
LI L2
力 S小さいためである。
[0136] 図 35及び図 36に示される結果から、活性領域 C、 Cを分割することにより、スタン
P n
バイ時の SRAMのリーク電流が実際に低減されることが明ら力となった。
[0137] GO基板リーク電流
次に、図 26で説明したように、 p型チャネル領域 24の不純物濃度のピーク深さ Rpを 0. 015 /z m以下に浅くしたことで、第 1導電性プラグ 47aからシリコン基板 20に逃げ るリーク電流 (基板リーク電流）がどの程度低減されるのかが調査された。その結果を 図 37と図 38に示す。なお、この調査では、シリコン基板上に 100万個のセル^^積 形成し、そのセル全体の基板リーク電流が調査された。
[0138] 図 37は、従来のストライプ型 SRAM (図 2参照）と、第 1実施形態の第 1のストライプ 型 SRAM (図 25参照）のそれぞれの基板リーク電流を調査して得られたグラフである。 このうち、従来のストライプ型 SRAMでは、チャネル領域の不純物濃度のピーク深さ Rp を第 1実施形態よりも深い 0. 5 mとした。
[0139] 図 37から明らかなように、第 1実施形態では、従来例と比較して基板リーク電流が 約 70%も低減され、 p型チャネル領域 24の不純物濃度のピーク深さ Rpを 0. 015 m 以下に浅くしたことが基板リーク電流の低減に極めて有効であることが理解される。
[0140] 一方、図 38は、従来のベント型 SRAM (図 4参照）と、第 2実施形態の第 1例に係る ベント型 SRAM (図 30参照）のそれぞれの基板リーク電流を調査して得られたグラフ である。この調査では、図 37の調査と同様に、第 2実施形態のベント型 SRAMの p型 チャネル領域の不純物濃度のピーク深さ Rpを 0. 015 mとし、従来例のそれを 0. 5 μ mとし 7こ。
[0141] 図 38に示されるように、ベント型の SRAMにおいても、従来例と比較して約 50%もリ ーク電流が低減される。
[0142] 図 37及び図 38の結果より、 p型チャネル領域の不純物濃度のピーク深さ Rpを 0. 0 15 μ mと浅くすることで、ストライプ型やベント型といった種類に関係無ぐ基板リーク が低減された SRAMを提供することが可能になることが明らカゝとなった。
[0143] (4)第 4実施形態
既述の第 1〜第 3実施形態では、 SRAMを構成するトランジスタの活性領域 C、 Cを
P n 分割することにより、待機状態における SRAMのスタンバイリーク電流を低減した。本 実施形態では、これとは別の構成を採用することにより、そのスタンバイリーク電流を 低減する。
[0144] 図 39は、本実施形態に係る半導体装置の平面図である。なお、図 39において、第 1〜第 3実施形態と同じ要素にはこれらの実施形態と同じ符号を付し、以下ではその 説明を省略する。
[0145] 図 39に示されるように、本実施形態に係る半導体装置はベント型 SRAMである。本 実施形態では、ドライバトランジスタ TR 、 TR を構成するソース Zドレイン領域 36の
Dl D2
うち、ソースとして機能する領域の側 Xにゲート電極 28aをシフトする。これにより、ソー スとして機能するソース Zドレイン領域 36のゲート長方向の長さ L力 ドレインとして
S
機能するソース Zドレイン領域 36のゲート長方向の長さ Lよりも短い構造が得られる [0146] 図 40は、このような SRAMの SEM(Scanning Electron Microscope)像を基にして描!ヽ た図である。
[0147] 本願発明者は、上記のようにソース側 Xにゲート電極 28aをシフトすることにより、
SRAMのリーク電流にどのような影響が見られるのかを調査した。その調査結果を図 4 1に示す。なお、図 41において、 ISはソース一ドレイン間に流れるサブスレツショルドリ ーク電流であり、 GIDLは、 Gate Induced Drain Leakageの略で、ドレインからシリコン 基板 20に流れるリーク電流である。また、図 41の縦軸は、ドライバトランジスターつあ たりのリーク電流を示す。
[0148] そして、図 41には、比較のために、上記したソースとドレインのそれぞれの長さ L、 L
s を等しくした場合 (L = L )のリーク電流も併記してある。
D S D
[0149] 図 41に示されるように、上記のようにゲート電極 28aをソース側にシフト（Lくし）する
S D
ことで、シフトしな!、場合と比較してサブスレツショルドリーク電流 ISが約 47%も低減 することが明ら力となった。
[0150] 図 41では、ドライバトランジスタ TR 、TR について調査されたが、本願発明者が行
Dl D2
つた別の調査によれば、ロードトランジスタ TR 、 TR でもリーク電流を低減できること
LI L2
が明らかとなった。
[0151] 更に、上記ではベント型 SRAMについて説明した力 ストライプ型 SRAMにおいても 、ゲート電極 28aをソース側にシフトすることでリーク電流が低減されると期待される。
[0152] 以下に、本発明の特徴を付記する。
[0153] (付記 1) 半導体基板と、
前記半導体基板の活性領域を複数個に分割する素子分離絶縁膜と、
前記活性領域の上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側の前記活性領域に形成され、該ゲート電極と共に SRAMメモ リセルの MOSトランジスタを構成するソース Zドレイン領域と、
前記活性領域と前記素子分離絶縁膜のそれぞれの上に形成された層間絶縁膜と 前記層間絶縁膜に形成され、隣接する二つの前記活性領域、及び該二つの活性 領域の間の前記素子分離絶縁膜に共通に重なるホールと、
前記ホール内に形成され、前記二つの活性領域を電気的に接続する導電性ブラ グと、
を有することを特徴とする半導体装置。
[0154] (付記 2) 複数個に分割された前記活性領域は、該活性領域の長手方向にストラ イブ状に列をなして配置されたことを特徴とする付記 1に記載の半導体装置。
[0155] (付記 3) 複数個に分割された前記活性領域のうち、少なくとも二つの該活性領域 の長手方向が直交することを特徴とする付記 1に記載の半導体装置。
[0156] (付記 4) 複数個に分割された前記活性領域のうち、少なくとも一つが屈曲してい ることを特徴とする付記 1に記載の半導体装置。
[0157] (付記 5) 前記 MOSトランジスタが複数形成され、複数の該 MOSトランジスタのうち の少なくとも二つがドライバトランジスタであり、隣接する二つの該ドライバトランジスタ のそれぞれの前記活性領域同士が前記導電性プラグによって電気的に接続された ことを特徴とする付記 1に記載の半導体装置。
[0158] (付記 6) 前記 MOSトランジスタが複数形成され、複数の該 MOSトランジスタのうち の少なくとも二つがドライバトランジスタとトランスファトランジスタであり、隣接する前記 ドライバトランジスタと前記トランスファトランジスタのそれぞれの前記活性領域同士が 前記導電性プラグによって電気的に接続されたことを特徴とする付記 1に記載の半 導体装置。
[0159] (付記 7) 前記 MOSトランジスタが複数形成され、複数の該 MOSトランジスタのうち の少なくとも一つがロードトランジスタであり、隣接するセルの該ロードトランジスタの それぞれの前記活性領域同士が前記導電性プラグによって電気的に接続されたこと を特徴とする付記 1に記載の半導体装置。
[0160] (付記 8) 前記導電性プラグの下端の一部が前記素子分離絶縁膜の中に食!、込 むと共に、前記ソース Zドレイン領域の接合深さを前記食い込みの深さよりも深くした ことを特徴とする付記 1に記載の半導体装置。
[0161] (付記 9) 前記 MOSトランジスタのチャネル領域の不純物濃度のピーク深さ力 0.
015 mよりも浅いことを特徴とする付記 8に記載の半導体装置。 [0162] (付記 10) 活性領域を有する半導体基板と、
前記活性領域の上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側の前記活性領域に形成され、該ゲート電極と共に
SRAM(Static Random Access Memory)メモリセルの MOSトランジスタを構成するソー ス Zドレイン領域とを有し、
前記ソース Zドレイン領域のうちソースとして機能する領域の側に前記ゲート電極を ずらすことにより、該領域のゲート長方向の長さを、前記ソース Zドレイン領域のうちド レインとして機能する領域のゲート長方向の長さよりも短くしたことを特徴とする半導 体装置。
[0163] (付記 11) 半導体基板に素子分離絶縁膜を形成し、該半導体基板の活性領域を 該素子分離絶縁膜で複数個に分割する工程と、
前記活性領域の前記半導体基板に第 1の不純物を注入してチャネル領域を形成 する工程と、
前記活性領域の前記半導体基板に、ゲート絶縁膜を介してゲート電極を形成する 工程と、
前記ゲート電極の両側の前記シリコン基板に第 2の不純物を注入してソース Zドレ イン領域を形成し、該ソース Zドレイン領域と前記ゲート電極とで SRAMメモリセルの MOSトランジスタを構成する工程と、
前記素子分離絶縁膜と前記ソース Zドレイン領域の上に層間絶縁膜を形成するェ 程と、
隣接する二つの前記活性領域、及び該二つの活性領域の間の前記素子分離絶縁 膜に共通に重なるホールを前記層間絶縁膜に形成する工程と、
前記二つの活性領域を電気的に接続する導電性プラグを前記ホール内に形成す る工程と、
を有することを特徴とする半導体装置の製造方法。
[0164] (付記 12) 前記ソース Zドレイン領域を形成した後に、前記半導体基板をァニー ルして前記第 2不純物を活性化させる工程を有することを特徴とする付記 11に記載 の半導体装置の製造方法。 [0165] (付記 13) 前記活性領域における前記シリコン基板に、不純物濃度のピーク深さ が 0. 015 mよりも浅くなるようにチャネル領域を形成する工程を有することを特徴と する付記 11に記載の半導体装置の製造方法。
図面の簡単な説明
[0166] [図 1]図 1は、 6トランジスタ型 SRAMの等価回路である。
[図 2]図 2は、従来例に係るストライプ型 SRAMの平面図である。
[図 3]図 3は、図 2のゲート電極と導電性プラグとを省いた平面図である。
[図 4]図 4は、従来例に係るベント型 SRAMの平面図である。
[図 5]図 5は、図 4のゲート電極を省いた平面図である。
[図 6]図 6は、図 2の I-I線に沿う断面図である。
[図 7]図 7は、特許文献 2の方法における問題を説明するための断面図である。
[図 8]図 8は、本発明の第 1実施形態に係る半導体装置の製造途中の断面図 (その 1
)である。
[図 9]図 9は、本発明の第 1実施形態に係る半導体装置の製造途中の断面図 (その 2 )である。
[図 10]図 10は、本発明の第 1実施形態に係る半導体装置の製造途中の断面図 (そ の 3)である。
[図 11]図 11は、本発明の第 1実施形態に係る半導体装置の製造途中の断面図 (そ の 4)である。
[図 12]図 12は、本発明の第 1実施形態に係る半導体装置の製造途中の断面図 (そ の 5)である。
[図 13]図 13は、本発明の第 1実施形態に係る半導体装置の製造途中の断面図 (そ の 6)である。
[図 14]図 14は、本発明の第 1実施形態に係る半導体装置の製造途中の断面図 (そ の 7)である。
[図 15]図 15は、本発明の第 1実施形態に係る半導体装置の製造途中の断面図 (そ の 8)である。
[図 16]図 16は、本発明の第 1実施形態に係る半導体装置の製造途中の断面図 (そ の 9)である。
[図 17]図 17は、本発明の第 1実施形態に係る半導体装置の製造途中の断面図 (そ の 10)である。
[図 18]図 18は、本発明の第 1実施形態に係る半導体装置の製造途中の断面図 (そ の 11)である。
[図 19]図 19は、本発明の第 1実施形態に係る半導体装置の製造途中の断面図 (そ の 12)である。
[図 20]図 20は、本発明の第 1実施形態に係る半導体装置の製造途中の断面図 (そ の 13)である。
[図 21]図 21は、本発明の第 1実施形態に係る半導体装置の製造途中の断面図 (そ の 14)である。
[図 22]図 22は、本発明の第 1実施形態に係る半導体装置の製造途中の平面図 (そ の 1)である。
[図 23]図 23は、本発明の第 1実施形態に係る半導体装置の製造途中の平面図 (そ の 2)である。
[図 24]図 24は、本発明の第 1実施形態に係る半導体装置の製造途中の平面図 (そ の 3)である。
[図 25]図 25は、本発明の第 1実施形態に係る半導体装置の製造途中の平面図 (そ の 4)である。
[図 26]図 26は、本発明の第 1実施形態における、 p型チャネル領域と n型ソース Zドレ イン領域のそれぞれの不純物の濃度プロファイルを示す図である。
[図 27]図 27は、本発明の第 1実施形態において、 n型活性領域の別の分割の仕方を 示す平面図である。
[図 28]図 28は、図 27の n型活性領域の上にゲート電極を形成した場合の平面図であ る。
[図 29]図 29は、本発明の第 2実施形態に係る半導体装置 (第 1例)の活性領域の平 面レイアウトを示す図である。
[図 30]図 30は、図 29の活性領域の上にゲート電極を形成した場合の平面図である。 圆 31]図 31は、本発明の第 2実施形態に係る半導体装置 (第 2例)の活性領域の平 面レイアウトを示す図である。
[図 32]図 32は、図 31の活性領域の上にゲート電極を形成した場合の平面図である。
[図 33]図 33は、本発明の第 2実施形態に係る半導体装置 (第 3例)の活性領域の平 面レイアウトを示す図である。
[図 34]図 34は、図 33の活性領域の上にゲート電極を形成した場合の平面図である。
[図 35]図 35は、従来例と本発明の第 1実施形態のそれぞれの半導体装置における スタンバイリーク電流を調査して得られたグラフである。
[図 36]図 36は、従来例と本発明の第 2実施形態のそれぞれの半導体装置における スタンバイリーク電流を調査して得られたグラフである。
[図 37]図 37は、従来例と本発明の第 1実施形態のそれぞれの半導体装置における 基板リーク電流を調査して得られたグラフである。
[図 38]図 38は、従来例と本発明の第 2実施形態のそれぞれの半導体装置における 基板リーク電流を調査して得られたグラフである。
[図 39]図 39は、本発明の第 4実施形態に係る半導体装置の平面図である。
[図 40]図 40は、本発明の第 4実施形態に係る半導体装置の SEM像を基にして描い た図である。
[図 41]図 41は、従来例と本発明の第 4実施形態のそれぞれの半導体装置のリーク電 流を調査して得られたグラフである。

Claims

請求の範囲
[1] 半導体基板と、
前記半導体基板の活性領域を複数個に分割する素子分離絶縁膜と、 前記活性領域の上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側の前記活性領域に形成され、該ゲート電極と共に SRAMメモ リセルの MOSトランジスタを構成するソース Zドレイン領域と、
前記活性領域と前記素子分離絶縁膜のそれぞれの上に形成された層間絶縁膜と 前記層間絶縁膜に形成され、隣接する二つの前記活性領域、及び該二つの活性 領域の間の前記素子分離絶縁膜に共通に重なるホールと、
前記ホール内に形成され、前記二つの活性領域を電気的に接続する導電性ブラ グと、
を有することを特徴とする半導体装置。
[2] 複数個に分割された前記活性領域は、該活性領域の長手方向にストライプ状に列 をなして配置されたことを特徴とする請求項 1に記載の半導体装置。
[3] 複数個に分割された前記活性領域のうち、少なくとも二つの該活性領域の長手方 向が直交することを特徴とする請求項 1に記載の半導体装置。
[4] 複数個に分割された前記活性領域のうち、少なくとも一つが屈曲していることを特 徴とする請求項 1に記載の半導体装置。
[5] 前記 MOSトランジスタが複数形成され、複数の該 MOSトランジスタのうちの少なくと も二つがドライバトランジスタであり、隣接する二つの該ドライバトランジスタのそれぞ れの前記活性領域同士が前記導電性プラグによって電気的に接続されたことを特徴 とする請求項 1に記載の半導体装置。
[6] 前記 MOSトランジスタが複数形成され、複数の該 MOSトランジスタのうちの少なくと も二つがドライバトランジスタとトランスファトランジスタであり、隣接する前記ドライバト ランジスタと前記トランスファトランジスタのそれぞれの前記活性領域同士が前記導電 性プラグによって電気的に接続されたことを特徴とする請求項 1に記載の半導体装 置。
[7] 前記 MOSトランジスタが複数形成され、複数の該 MOSトランジスタのうちの少なくと も一つがロードトランジスタであり、隣接するセルの該ロードトランジスタのそれぞれの 前記活性領域同士が前記導電性プラグによって電気的に接続されたことを特徴とす る請求項 1に記載の半導体装置。
[8] 前記導電性プラグの下端の一部が前記素子分離絶縁膜の中に食 、込むと共に、 前記ソース Zドレイン領域の接合深さを前記食い込みの深さよりも深くしたことを特徴 とする請求項 1に記載の半導体装置。
[9] 前記 MOSトランジスタのチャネル領域の不純物濃度のピーク深さが 0. 015 mより も浅いことを特徴とする請求項 8に記載の半導体装置。
[10] 活性領域を有する半導体基板と、
前記活性領域の上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側の前記活性領域に形成され、該ゲート電極と共に
SRAM(Static Random Access Memory)メモリセルの MOSトランジスタを構成するソー ス Zドレイン領域とを有し、
前記ソース Zドレイン領域のうちソースとして機能する領域の側に前記ゲート電極を ずらすことにより、該領域のゲート長方向の長さを、前記ソース Zドレイン領域のうちド レインとして機能する領域のゲート長方向の長さよりも短くしたことを特徴とする半導 体装置。
[11] 半導体基板に素子分離絶縁膜を形成し、該半導体基板の活性領域を該素子分離 絶縁膜で複数個に分割する工程と、
前記活性領域の前記半導体基板に第 1の不純物を注入してチャネル領域を形成 する工程と、
前記活性領域の前記半導体基板に、ゲート絶縁膜を介してゲート電極を形成する 工程と、
前記ゲート電極の両側の前記シリコン基板に第 2の不純物を注入してソース Zドレ イン領域を形成し、該ソース Zドレイン領域と前記ゲート電極とで SRAMメモリセルの MOSトランジスタを構成する工程と、
前記素子分離絶縁膜と前記ソース Zドレイン領域の上に層間絶縁膜を形成するェ 程と、
隣接する二つの前記活性領域、及び該二つの活性領域の間の前記素子分離絶縁 膜に共通に重なるホールを前記層間絶縁膜に形成する工程と、
前記二つの活性領域を電気的に接続する導電性プラグを前記ホール内に形成す る工程と、
を有することを特徴とする半導体装置の製造方法。
[12] 前記ソース Zドレイン領域を形成した後に、前記半導体基板をァニールして前記第 2不純物を活性化させる工程を有することを特徴とする請求項 11に記載の半導体装 置の製造方法。
[13] 前記活性領域における前記シリコン基板に、不純物濃度のピーク深さが 0. 015 mよりも浅くなるようにチャネル領域を形成する工程を有することを特徴とする請求項 1 1に記載の半導体装置の製造方法。
PCT/JP2005/008642 2005-05-11 2005-05-11 半導体装置とその製造方法 WO2006120739A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
PCT/JP2005/008642 WO2006120739A1 (ja) 2005-05-11 2005-05-11 半導体装置とその製造方法
JP2007526729A JP4846721B2 (ja) 2005-05-11 2005-05-11 半導体装置とその製造方法
US11/938,441 US7679144B2 (en) 2005-05-11 2007-11-12 Semiconductor device and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2005/008642 WO2006120739A1 (ja) 2005-05-11 2005-05-11 半導体装置とその製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US11/938,441 Continuation US7679144B2 (en) 2005-05-11 2007-11-12 Semiconductor device and method for manufacturing the same

Publications (1)

Publication Number Publication Date
WO2006120739A1 true WO2006120739A1 (ja) 2006-11-16

Family

ID=37396262

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2005/008642 WO2006120739A1 (ja) 2005-05-11 2005-05-11 半導体装置とその製造方法

Country Status (3)

Country Link
US (1) US7679144B2 (ja)
JP (1) JP4846721B2 (ja)
WO (1) WO2006120739A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6151504B2 (ja) * 2012-10-17 2017-06-21 ルネサスエレクトロニクス株式会社 半導体記憶装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000124332A (ja) * 1998-10-15 2000-04-28 Toshiba Corp 半導体装置の製造方法及び半導体装置
JP2001035938A (ja) * 1999-05-14 2001-02-09 Sony Corp 半導体記憶装置およびその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100242722B1 (ko) * 1996-08-05 2000-02-01 윤종용 개선된 씨모오스 스태틱램 셀 구조 및 그 셀의 제조방법
JP4885365B2 (ja) * 2000-05-16 2012-02-29 ルネサスエレクトロニクス株式会社 半導体装置
JP4477197B2 (ja) 2000-05-18 2010-06-09 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
JP4038351B2 (ja) 2001-05-29 2008-01-23 株式会社東芝 半導体記憶装置
JP2003179166A (ja) 2001-12-12 2003-06-27 Seiko Epson Corp 半導体装置、その製造方法、メモリシステムおよび電子機器

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000124332A (ja) * 1998-10-15 2000-04-28 Toshiba Corp 半導体装置の製造方法及び半導体装置
JP2001035938A (ja) * 1999-05-14 2001-02-09 Sony Corp 半導体記憶装置およびその製造方法

Also Published As

Publication number Publication date
US7679144B2 (en) 2010-03-16
JPWO2006120739A1 (ja) 2008-12-18
JP4846721B2 (ja) 2011-12-28
US20080061445A1 (en) 2008-03-13

Similar Documents

Publication Publication Date Title
JP4773169B2 (ja) 半導体装置の製造方法
JP2004039866A (ja) 半導体装置及びその製造方法
US20090032887A1 (en) Transistor having gate electrode with controlled work function and memory device having the same
US6767780B2 (en) Method for fabricating CMOS transistor
US6066520A (en) Method of manufacturing a BiCMOS semiconductor device
US6849890B2 (en) Semiconductor device and manufacturing method thereof
US7417283B2 (en) CMOS device with dual polycide gates and method of manufacturing the same
US6849490B2 (en) Semiconductor device having a memory cell region and a peripheral circuit region and method of manufacturing thereof
JP2007027622A (ja) 半導体装置およびその製造方法
WO2006101068A1 (ja) 半導体装置及びその製造方法
US6569743B2 (en) Method of fabricating a semiconductor device
US6690071B2 (en) Semiconductor device using junction leak current
US7416934B2 (en) Semiconductor device
US7598574B2 (en) Semiconductor device including a SRAM section and a logic circuit section
US6127707A (en) Semiconductor device and method of fabricating the same
US7679144B2 (en) Semiconductor device and method for manufacturing the same
US6558997B2 (en) Method for fabricating the control and floating gate electrodes without having their upper surface silicided
US6914338B1 (en) Memory cell having conductive sill
US20040209454A1 (en) Method of fabricating local interconnection using selective epitaxial growth
US6724052B2 (en) Semiconductor device and method of fabricating a semiconductor device
JP2007110084A (ja) 半導体装置の製造方法
CN113889479A (zh) 半导体结构及其制作方法
KR20080100537A (ko) 반도체 소자 제조 방법
JP2005093888A (ja) 半導体装置およびその製造方法
JP2009182071A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 2007526729

Country of ref document: JP

WWE Wipo information: entry into national phase

Ref document number: 11938441

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

WWW Wipo information: withdrawn in national office

Country of ref document: DE

NENP Non-entry into the national phase

Ref country code: RU

WWW Wipo information: withdrawn in national office

Country of ref document: RU

WWP Wipo information: published in national office

Ref document number: 11938441

Country of ref document: US

122 Ep: pct application non-entry in european phase

Ref document number: 05739316

Country of ref document: EP

Kind code of ref document: A1