WO2006101068A1 - 半導体装置及びその製造方法 - Google Patents

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Hiroshi Kudo
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Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device including a plurality of MIS transistors and a manufacturing method thereof.
  • FIG. 25 is a schematic cross-sectional view illustrating the leakage current in the MOS transistor.
  • a gate electrode 104 is formed on a first conductivity type semiconductor substrate 100 via a gate insulating film 102.
  • a sidewall insulating film 106 is formed on the side wall of the gate electrode 104.
  • an LDD (Lightly Doped Drain) region 108 formed in a self-aligned manner with the gate electrode 104, and a self-aligned with the gate electrode 104 and the sidewall insulating film 106
  • a second conductivity type source diffusion layer 112 is formed, which is formed of the impurity diffusion region 110 formed in (1).
  • an LDD region 114 formed in a self-aligned manner with the gate electrode 104, and an impurity diffusion region 116 formed in a self-aligned manner with the gate electrode 104 and the sidewall insulating film 106.
  • a powerful second conductivity type drain diffusion layer 118 is formed.
  • a channel region 120 is formed between the source diffusion layer 112 and the drain diffusion layer 118.
  • pocket regions 122 of the first conductivity type are formed, respectively.
  • the pocket region 122 is formed for the purpose of preventing the operation because the threshold voltage of the MOS transistor is lowered and the operation may become unstable when the gate length of the gate electrode 104 is reduced.
  • leakage current components include subthreshold leakage (IS) flowing from the drain diffusion layer 118 to the source diffusion layer 112 side, and from the drain diffusion layer 118 to the semiconductor substrate 100 side.
  • IS subthreshold leakage
  • Three types are known: Gate Induced Drain Leakage (GIDL) flowing through the gate electrode, and Gate Leakage (IG) flowing from the gate electrode 104 to the semiconductor substrate 100 side.
  • GIDL Gate Induced Drain Leakage
  • IG Gate Leakage
  • GIDL occurs at the interface between the LDD region 114 and the pocket region 122 at the end of the gate electrode 104 on the drain side.
  • GIDL increases as the concentration of impurities injected into the LDD region 114 and the pocket region 122 increases. It is a graph which shows an example of the breakdown of each component of the leakage current which occupies for the whole electric current.
  • IS and GIDL are dominant as leakage current components in both NMOS transistors and PMOS transistors.
  • IG is known to be negligible as a leakage current component that is sufficiently smaller than IS and GIDL.
  • IG is about two orders of magnitude smaller than IS and GIDL, depending on the LSI process technology. Therefore, to reduce leakage current in MOS transistors, it is important to reduce IS or GIDL among the leakage current components.
  • FIG. 27 the pocket ion implantation performed for forming the pocket region
  • FIG. 27 is a schematic cross-sectional view for explaining pocket ion implantation performed from a direction inclined with respect to the substrate surface.
  • Figure 27 (a) shows the state of pocket ion implantation from the direction inclined toward the drain side with respect to the substrate surface
  • Figure 27 (b) shows the pocket ion from the direction inclined toward the source side with respect to the substrate surface. Show the state of injection.
  • the pocket region 122 is formed for the purpose of preventing the operation of the MOS transistor from becoming unstable when the gate length of the gate electrode 104 is small.
  • pocket ion implantation increases the concentration of impurities in this region. One of the causes of increasing L.
  • the angle ⁇ when pocket ion implantation is performed from the direction inclined toward the source side or the drain side is set in the range of 0 ° ⁇ 90 °.
  • the impurities implanted by pocket ion implantation are uniform in all of the plurality of MOS transistors.
  • Pocket ion implantation was performed.
  • FIG. 28 is a schematic plan view showing an example of a layout of a plurality of MOS transistors in a conventional semiconductor device.
  • the plurality of MOS transistors 124 in the semiconductor device are not arranged in a certain direction. For this reason, as shown in FIG. 28, the arrangement direction of the source diffusion layer 112 and the drain diffusion layer 118 in the semiconductor substrate 100 is aligned with the paper surface, from left to right, from right to left, and from above. The four directions from the lower side and from the lower side to the upper side were mixed.
  • FIG. 29 is a schematic plan view for explaining pocket ion implantation from four directions performed for a plurality of MOS transistors arranged as shown in FIG.
  • pocket ion implantation is performed on the MOS transistor 124 from four directions.
  • Patent Document 1 Japanese Patent No. 3394204
  • Patent Document 2 Japanese Patent No. 2787908
  • Patent Document 3 Japanese Patent Publication No. 7_89587
  • Patent Document 4 Japanese Patent Laid-Open No. 2001-7311
  • Patent Document 5 Japanese Patent No. 3299158
  • Patent Document 6 Japanese Unexamined Patent Publication No. 2000-156419
  • Patent Document 7 International Publication No. 2004/112139 Pamphlet
  • the semiconductor device includes a plurality of MOS transistors
  • the arrangement direction of the source diffusion layer and the drain diffusion layer is not constant. For this reason, it was difficult to selectively perform ion implantation from either the source side or the drain side for any of the MSO transistors.
  • pocket ion implantation is performed from four directions, pocket ion implantation is also performed from the drain side, so that GIDL increases.
  • An object of the present invention is to provide a semiconductor device capable of reducing the leakage current of the MIS transistor and reducing the power consumption during standby in a semiconductor device having a plurality of MIS transistors, and a method for manufacturing the same. It is to provide.
  • Another object of the present invention is to reduce the leakage current of the MIS transistor and increase the driving current of the MIS transistor to reduce power consumption during standby in a semiconductor device having a plurality of MIS transistors. It is an object of the present invention to provide a semiconductor device and a method for manufacturing the same that can simultaneously realize high-speed operation. Means for solving the problem
  • a gate electrode formed on a semiconductor substrate via a gate insulating film and a first conductivity type chip formed in the semiconductor substrate on both sides of the gate electrode.
  • a plurality of MIS transistors having a source diffusion layer and a drain diffusion layer of a second conductivity type disposed across a channel region, and the source diffusion layer and the drain diffusion layer of the plurality of MIS transistors are in the same direction
  • the first conductivity type pocket region is selectively formed between the source diffusion layer and the channel region of each of the plurality of MIS transistors, and each of the plurality of MIS transistors.
  • a semiconductor device is provided in which a pocket non-implanted region is formed between the drain diffusion layer and the channel region.
  • a first inverter comprising a first load transistor and a first driver transistor, a second inverter comprising a second load transistor and a second driver transistor.
  • the first and second load transistors are arranged so that the source diffusion layer and the drain diffusion layer are aligned in the same direction, and that of the first and second load transistors.
  • a rain diffusion layer and a reverse conductivity type pocket region are selectively formed, and a pocket non-implanted region is formed between the drain diffusion layer and the channel region of each of the first and second load transistors.
  • a semiconductor device is provided.
  • a first inverter including a first load transistor and a first dry transistor, a second load transistor, and a second driver transistor are used.
  • a semiconductor device having a plurality of memory cells, the source diffusion layers and drains of the first and second driver transistors. In-diffusion layers are arranged in the same direction, and the first and second driver transistors are disposed between the source diffusion layer and the channel region of each of the first and second driver transistors.
  • a pocket region having a conductivity type opposite to that of the source diffusion layer and the drain diffusion layer is selectively formed, and between the drain diffusion layer and the channel region of each of the first and second driver transistors, A semiconductor device in which a pocket non-implanted region is formed is provided.
  • a first inverter including a first load transistor and a first dry transistor, a second load transistor, and a second driver transistor are used.
  • a semiconductor device having a plurality of memory cells, the source diffusion layer and the drain diffusion layer of the first and second transfer transistors being arranged in the same direction, and the first and second Between the source diffusion layer and the channel region of each transfer transistor, in front of the first and second transfer transistors.
  • a pocket region having a conductivity type opposite to that of the source diffusion layer and the drain diffusion layer is selectively formed, and between the drain diffusion layer and the channel region of each of the first and second transfer transistors, A semiconductor device in which a pocket non-implanted region is formed is provided.
  • the source diffusion layer and the drain diffusion layer of the plurality of MIS transistors are arranged so as to be aligned in the same direction, and the impurity of the first conductivity type from the direction inclined toward the source diffusion layer side using the gate electrode as a mask.
  • the method of manufacturing a semiconductor device that is provided.
  • a first inverter including a first load transistor and a first dry transistor, a second load transistor, and a second driver transistor are used.
  • the first and second load transistors are arranged such that the source diffusion layer and the drain diffusion layer of the two load transistors are arranged in the same direction, and the gate electrodes of the first and second load transistors are used as a mask.
  • a first inverter including a first load transistor and a first dry transistor, a second load transistor, and a second driver transistor are used.
  • the source diffusion layer of each of the first and second driver transistors By introducing an impurity having a conductivity type opposite to that of the source diffusion layer and the drain diffusion layer of the first and second driver transistors, the source diffusion layer of each of the first and second driver transistors Between the channel region, a pocket having a conductivity type opposite to that of the source diffusion layer and the drain diffusion layer of the first and second driver transistors.
  • the method of manufacturing a semiconductor device further having a higher E of selectively forming a band is provided.
  • a first inverter composed of a first load transistor and a first dry transistor
  • a second inverter composed of a second load transistor and a second driver transistor.
  • a source diffusion layer and a drain diffusion layer in the semiconductor substrate on both sides of each of the gate electrodes of the first and second transfer transistors, and the first and second transfer transistors,
  • the source diffusion layer and the drain diffusion layer of the two transfer transistors are arranged in the same direction, and the gate electrodes of the first and second transfer transistors are used as a mask for the first and second transfer transistors.
  • the first and second transfer transistors Between the source diffusion layer and the channel region of each of the first and second transfer layers.
  • the pocket regions of the source diffusion layer and the drain diffusion layer and the opposite conductivity type Njisuta There is provided a method for manufacturing a semiconductor device, which further includes a step of selectively forming.
  • the source diffusion layer and the drain diffusion layer of the plurality of MIS transistors are arranged so as to be aligned in the same direction, and the gate electrode is used as a mask and the direction is inclined toward the source side with respect to the semiconductor substrate surface. Since the impurity for forming the pocket region is introduced from one direction, GIDL can be reduced for a plurality of MIS transistors, and power consumption during standby of the semiconductor device can be reduced.
  • impurities having the same conductivity type as the source / drain diffusion layer are introduced from the direction inclined toward the drain side with respect to the surface of the semiconductor substrate using the gate electrode as a mask. Since the impurity diffusion region extending to the bottom of the gate electrode is formed in the drain diffusion layer, the effective channel length of the MIS transistor can be shortened and the drive current of the MIS transistor can be increased.
  • FIG. 1 is a schematic plan view showing a layout of a plurality of MOS transistors in a semiconductor device according to a first embodiment of the present invention.
  • FIG. 2 is a schematic cross-sectional view showing the structure of a MOS transistor in the semiconductor device according to the first embodiment of the present invention.
  • FIG. 3 is a graph showing a leakage current and a driving current of a MOS transistor in the semiconductor device according to the first embodiment of the present invention.
  • FIG. 4 is a process cross-sectional view (part 1) illustrating the method for manufacturing the semiconductor device according to the first embodiment of the invention.
  • FIG. 5 is a process cross-sectional view (part 2) illustrating the method for manufacturing the semiconductor device according to the first embodiment of the present invention
  • FIG. 6 is a process cross-sectional view (part 3) illustrating the method for manufacturing the semiconductor device according to the first embodiment of the present invention
  • FIG. 7 is a block diagram showing a circuit configuration of a semiconductor device according to a second embodiment of the present invention.
  • FIG. 8 is an equivalent of an SRAM cell in a semiconductor device according to a second embodiment of the present invention. It is a circuit diagram which shows a circuit.
  • FIG. 9 is a schematic plan view showing the layout of the SRAM cell in the semiconductor device according to the second embodiment of the present invention.
  • FIG. 10 is a schematic plan view showing an SRAM cell array in a semiconductor device according to a second embodiment of the present invention.
  • FIG. 11 is a schematic plan view showing a layout of a conventional SRAM cell.
  • FIG. 12 is a process plan view (part 1) illustrating the method for manufacturing the semiconductor device according to the second embodiment of the present invention.
  • FIG. 13 is a process plan view (part 2) illustrating the method for manufacturing the semiconductor device according to the second embodiment of the present invention.
  • FIG. 14 is a process plan view (part 3) illustrating the method for manufacturing a semiconductor device according to the second embodiment of the present invention.
  • FIG. 15 is a schematic plan view showing an SRAM cell array in a semiconductor device according to a modification of the second embodiment of the present invention.
  • FIG. 16 is a schematic plan view showing an SRAM cell in a semiconductor device according to a modification of the second embodiment of the present invention.
  • FIG. 17 is a schematic cross-sectional view showing the structure of the NMOS transistor in the semiconductor device according to the third embodiment of the present invention.
  • FIG. 18 is a process sectional view showing a method for producing a semiconductor device according to a third embodiment of the invention.
  • FIG. 19 is a schematic cross-sectional view showing the structure of a PMOS transistor in a semiconductor device according to a fourth embodiment of the present invention.
  • FIG. 20 is a process sectional view showing a method for producing a semiconductor device according to a fourth embodiment of the invention.
  • FIG. 21 is a graph showing the leakage current and driving current of the MOS transistor in the semiconductor device according to the third and fourth embodiments of the present invention.
  • FIG. 22 is a schematic plan view showing the layout of the SRAM cell in the semiconductor device according to the fifth embodiment of the present invention.
  • FIG. 23 is a process plan view (part 1) illustrating the method for manufacturing a semiconductor device according to the fifth embodiment of the present invention.
  • FIG. 24 is a process plan view (part 2) illustrating the method for manufacturing the semiconductor device according to the fifth embodiment of the present invention.
  • FIG. 25 is a schematic cross-sectional view illustrating a leakage current in a MOS transistor.
  • FIG. 26 is a graph showing an example of the breakdown of each component of the leakage current in the entire leakage current of the MOS transistor.
  • FIG. 27 is a schematic cross-sectional view illustrating pocket ion implantation performed from a direction inclined with respect to the substrate surface.
  • FIG. 28 is a schematic plan view showing an example of a layout of a plurality of MOS transistors in a conventional semiconductor device.
  • FIG. 29 is a schematic cross-sectional view illustrating pocket ion implantation from four directions. Explanation of symbols
  • FIGS. 1 is a schematic plan view showing the layout of a plurality of MOS transistors in the semiconductor device according to the present embodiment
  • FIG. 2 is a schematic cross-sectional view showing the structure of the MOS transistor in the semiconductor device according to the present embodiment
  • FIG. 3 is according to the present embodiment.
  • FIG. 4 to FIG. 6 are process cross-sectional views illustrating a method for manufacturing a semiconductor device according to this embodiment.
  • FIG. 4 to FIG. 6 are graphs showing leakage currents and drive currents of MOS transistors in the semiconductor device.
  • a plurality of M0S transistors 12 are arranged on a semiconductor substrate 10.
  • the MOS transistor 12 has a gate electrode 20 and a source diffusion layer 28 and a drain diffusion layer 34 formed in the semiconductor substrate 10 on both sides of the gate electrode 20.
  • S is appropriately added to the region where the source diffusion layer is formed (including the region to be formed), and the region where the drain diffusion layer is formed (including the region to be formed). ) Is appended with "D".
  • a PMOS transistor and an NMOS transistor are mixed. All of the plurality of MOS transistors 12 are PMOS transistors or N Even MOS transistors.
  • the source diffusion layer 28 and the drain diffusion layer 34 of the plurality of MOS transistors 12 are arranged in the same direction.
  • FIG. 2 shows a cross-sectional structure of the MOS transistor 12 arranged as shown in FIG.
  • an element isolation film 14 that defines an active region is formed on the semiconductor substrate 10.
  • a first conductivity type well 16 is formed in the semiconductor substrate 10 in which the active region is defined.
  • a gate electrode 20 is formed on the semiconductor substrate 10 via a gate insulating film 18.
  • a sidewall insulating film 22 is formed on the side wall of the gate electrode 20.
  • an LDD region 24 formed in a self-aligned manner with the gate electrode 20 and an impurity formed in a self-aligned manner with the gate electrode 20 and the sidewall insulating film 22 A source diffusion layer 28 of the second conductivity type composed of the diffusion region 26 is formed.
  • an LDD region 30 formed by self-alignment with the gate electrode 20 and an impurity diffusion region 32 formed by self-alignment with the gate electrode 20 and the sidewall insulating film 22 is formed in the semiconductor substrate 10 on the drain side of the gate electrode 20, an LDD region 30 formed by self-alignment with the gate electrode 20 and an impurity diffusion region 32 formed by self-alignment with the gate electrode 20 and the sidewall insulating film 22.
  • a drain diffusion layer 34 of the second conductivity type consisting of is formed.
  • the first conductive type channel region 36 is formed between the source diffusion layer 28 and the drain diffusion layer 34.
  • a pocket region 38 of the second conductivity type is formed between the source diffusion layer 28 and the channel region 36.
  • no pocket region is formed between the drain diffusion layer 34 and the channel region 36. That is, between the drain diffusion layer 34 and the channel region 36, impurities (pocket impurities) due to pocket ion implantation are implanted by the shadow effect of the gate electrode 20, and regions (pocket impurity non-implanted regions) 40 and It ’s going to be.
  • a silicide film 42 is formed on the gate electrode 20, the source diffusion layer 28, and the drain diffusion layer 34, respectively.
  • the source diffusion layer 28 and the drain diffusion layer 34 of the plurality of MOO transistors 12 are arranged in the same direction, and the source diffusion layer of each MOO transistor 12 is arranged.
  • a pocket region 38 is selectively formed between the drain region 34 and the channel region 36, and a pocket impurity non-implanted region 40 is formed between the drain diffusion layer 34 and the channel region 36.
  • the main characteristic is that it is connected.
  • each of the plurality of MOS transistors 12 is inclined toward the source side.
  • Pocket ion implantation can be performed from one direction.
  • a pocket region 38 is selectively formed between the source diffusion layer 28 and the channel region 36 of each MSO transistor 12, while no pocket impurity is formed between the drain diffusion layer 34 and the channel region 36.
  • the implantation region 40 can be used. Therefore, GIDL can be reduced even if the MOS transistors 12 are misaligned or misaligned, and the power consumption during standby of the semiconductor device can be reduced.
  • FIG. 3 (a) is a graph showing the leakage current of the MOS transistor in the semiconductor device according to the present embodiment
  • FIG. 3 (b) is a graph showing the drive current.
  • FIGS. 3 (a) and 3 (b) also show the leakage current and driving current of the MOS transistor according to the prior art in which pocket ion implantation is performed from four directions, respectively.
  • the IS is the case according to the prior art and the case according to the present embodiment. There is no big difference.
  • GIDL is reduced to about 1/4 of the case of the prior art. For this reason, in the case of this embodiment, the entire leakage current is reduced to about half that of the conventional technique.
  • the leakage current of the MOS transistor can be reduced without degrading the operating characteristics of the MOS transistor.
  • the element isolation film 14 is formed by the n) method, and an active region where a plurality of MOS transistors 12 are formed is defined (FIG. 4 (a)).
  • the active region is defined so that the region where the source diffusion layer 28 of the plurality of MOS transistors 12 is formed and the region where the drain diffusion layer 34 is formed are aligned in the same direction.
  • impurities are introduced into the semiconductor substrate 10 by, eg, ion implantation to form a predetermined conductive type well 16.
  • phosphorus (P) is ion-implanted as an n-type impurity under the conditions of an acceleration energy of 500 keV and a dose of l ⁇ 10 13 cm — 2 , for example.
  • antimony (Sb), arsenic (As), or the like may be used as the n-type impurity.
  • boron (B) for example, as a p-type impurity is ion-implanted into the region where the NMOS transistor is formed, for example, under the conditions of an acceleration energy of 250 keV and a dose of 1 ⁇ 10 13 cm ⁇ 2 .
  • indium (In) or the like may be used as the p-type impurity.
  • the impurity ion implantation for forming the well 16 is divided into a region where the PMOS transistor is formed and a region where the NMOS transistor is formed using a photoresist film by lithography as a mask. The same applies to impurity ion implantation performed thereafter.
  • an impurity of a predetermined conductivity type is introduced into the channel region 36 in the semiconductor substrate 10 by, eg, ion implantation (FIG. 4B).
  • ion implantation e.g, ion implantation
  • arsenic is ion-implanted as an n-type impurity in the region where the PMOS transistor is formed, for example, under the conditions of an acceleration energy of 80 keV and a dose of 2 ⁇ 10 12 cm 1 2 .
  • phosphorus, antimony, or the like may be used as the n-type impurity.
  • boron as a p-type impurity is ion-implanted into the region where the NMOS transistor is formed, for example, under the conditions of an acceleration energy of 20 keV and a dose of 5 ⁇ 10 12 cm ⁇ 2 .
  • Use p-type impurities such as indium.
  • a gate insulating film 18 made of a silicon oxide film of, eg, a 3 nm-thickness is formed on the semiconductor substrate 10 by, eg, thermal oxidation (FIG. 4C).
  • a hafnium oxide (HfO) film, a hafnium aluminum oxide (HfAlO) film, an aluminum oxide (AIO) film, or a film obtained by adding nitrogen (N) to these films may be formed. Les.
  • the polysilicon film 20 is patterned to form the gate electrode 20 made of the polysilicon film and having a gate length of, for example, 200 nm (FIG. 5A).
  • the gate electrode 20 is made of a metal or a metal-containing material such as aluminum (A1), titanium (Ti), titanium nitride ((), tungsten (W), nickel silicide (NiSi), and cobalt silicide (CoSi). You can form things.
  • impurities are introduced into the semiconductor substrate 10 on both sides of the gate electrode 20 by, eg, ion implantation using the gate electrode 20 as a mask.
  • LDD regions 24 and 30 are formed in the semiconductor substrate 10 on the source and drain sides of the gate electrode 20 (FIG. 5B).
  • boron as a p-type impurity is ion-implanted into the region for forming the PMOS transistor under the conditions of, for example, an acceleration energy of 20 keV and a dose of 2 ⁇ 10 M cm 2 .
  • the region for forming the NMOS transistors for example, arsenic as an n-type impurity, for example, an acceleration energy 2 0KeV, is ion-implanted under the conditions of a dose of 2 X 10 M cm_ 2.
  • the ion implantation for forming the LDD region may be performed with a directional force inclined toward the source side or the drain side with respect to the surface of the semiconductor substrate 10.
  • pocket ion implantation is performed from a direction inclined toward the source side with respect to the surface of the semiconductor substrate 10 to form a pocket region 38 (FIG. 5 (c)).
  • ions as the incident angle an angle inclined to the source side for example 45 °, as an n-type impurity such as phosphorus, for example, an acceleration energy 30 keV, at a dose of 3 X 10 13 cm_ 2 inject.
  • the incident angle is 45 ° to the source side
  • boron is used as the p-type impurity.
  • acceleration energy is 20 keV and the dose is 3 X 10 13 cm- 2 Ion implantation.
  • the gate electrode 20 is shadowed between the drain diffusion layer 34 and the channel region 36. Due to the effect, a pocket impurity non-implanted region 40 is formed. For this reason, the pocket region 38 is selectively formed between the source diffusion layer 28 and the channel region 36.
  • each of the plurality of MOS transistors 12 is arranged on the source side. Performs pocket ion implantation from one direction of inclination. That power S.
  • a pocket region 38 is selectively formed between the source diffusion layer 28 and the channel region 36 of each MOS transistor 12, while a pocket impurity non-implanted region is formed between the drain diffusion layer 34 and the channel region 36.
  • Can be 40 Therefore, GIDL can be reduced for any of the plurality of MOS transistors 12, and power consumption during standby of the semiconductor device can be reduced.
  • the incident angle ⁇ of pocket ion implantation depends on the height of the gate electrode 20, etc. 0 ° ⁇
  • a 2 nm-thickness silicon oxide film for example, is formed on the entire surface by, eg, thermal CVD, and this silicon oxide film is anisotropically etched to form a sidewall insulating film 22 on the side wall of the gate electrode 20. (Fig. 6 (a)).
  • impurities are introduced into the semiconductor substrate 10 on both sides of the gate electrode 20 and the sidewall insulating film 22 by, eg, ion implantation using the gate electrode 20 and the sidewall insulating film 22 as a mask.
  • impurity diffusion regions 26 and 32 are formed in the semiconductor substrate 10 on the source and drain sides of the gate electrode 20 and the sidewall insulating film 22 (FIG. 6B).
  • boron as a p-type impurity is ion-implanted into the region for forming the PMOS transistor under the conditions of, for example, acceleration energy of 15 keV and a dose of 1 ⁇ 10 15 cm — 2 .
  • arsenic as an n-type impurity is ion-implanted in the region for forming the N MOS transistor under the conditions of, for example, an acceleration energy of 20 keV and a dose of 1 ⁇ 10 15 cm _2 .
  • the source diffusion layer 28 composed of the LDD region 24 and the impurity diffusion region 26 is formed in the semiconductor substrate 10 on the source side of the gate electrode 20, and is formed in the semiconductor substrate 10 on the drain side of the gate electrode 20.
  • the drain diffusion layer 34 composed of the LDD region 30 and the impurity diffusion region 32 is formed.
  • a pocket region 38 is formed between the source diffusion layer 28 and the channel region 36, whereas a pocket impurity non-implanted region 40 is formed between the drain diffusion layer 34 and the channel region 36.
  • a silicide film 42 made of, for example, cobalt silicide (CoSi) is formed on the gate electrode 20, the source diffusion layer 28, and the drain diffusion layer 34 by, for example, a normal salicide process (FIG. 6 ( c)).
  • an ordinary semiconductor device is formed on the semiconductor substrate 10 on which the MOO transistor 12 is formed.
  • the wiring layer is appropriately formed using the manufacturing process.
  • the semiconductor device according to the present embodiment is manufactured.
  • the source diffusion layers 28 and the drain diffusion layers 34 of the plurality of MOS transistors 12 are arranged so as to be aligned in the same direction, and inclined toward the source side with respect to the surface of the semiconductor substrate 10. Since the pocket ion implantation is performed from one direction, the pocket region 38 is selectively formed between the source diffusion layer 28 and the channel region 36 for the plurality of MOS transistors, while the drain diffusion layer 34 and the channel Between the region 36, a pocket impurity non-implanted region 40 can be formed. As a result, GIDL can be reduced and power consumption during standby of the semiconductor device can be reduced.
  • FIGS. 7 is a block diagram showing a circuit configuration of the semiconductor device according to the present embodiment
  • FIG. 8 is a circuit diagram showing an equivalent circuit of the SRAM cell in the semiconductor device according to the present embodiment
  • FIG. 9 is an SRAM cell in the semiconductor device according to the present embodiment
  • FIG. 10 is a schematic plan view showing the SRAM cell array in the semiconductor device according to the present embodiment
  • FIG. 11 is a schematic plan view showing the layout of the conventional SRAM cell
  • FIGS. It is a process top view showing a manufacturing method of a semiconductor device by an embodiment. Note that the same components as those of the semiconductor device and the manufacturing method thereof according to the first embodiment are denoted by the same reference numerals, and description thereof is omitted or simplified.
  • the present embodiment is a semiconductor device having an SRAM circuit block 44, a logic circuit block 46, a CPU circuit block 48, and a peripheral circuit block 50.
  • the invention is applied. That is, this embodiment In the SRAM circuit block 44, for each of the load transistor and driver transistor constituting the SRAM cell, the source diffusion layer and the drain diffusion layer are arranged in the same direction, and the gate electrode is used as a mask with respect to the substrate surface. In this way, directional force inclined toward the source side and pocket ion implantation are performed.
  • the SRAM cell MC in the semiconductor device according to the present embodiment is arranged in an intersection region between the node line WL and a pair of bit lines BL, / BL (BL bar).
  • the SRAM cell MC is of a CMOS type, and includes a pair of load transistors Ll and L2, a pair of driver transistors Dl and D2, and a pair of transfer transistors Tl and ⁇ 2.
  • Load transistors Ll and L2 are composed of PMOS transistors
  • driver transistors Dl and D2 and transfer transistors Tl and ⁇ 2 are composed of NMOS transistors, and each cell has 6 MOS transistors. .
  • the inverter INV1 is constituted by the load transistor L1 and the driver transistor D1.
  • the load transistor L2 and the driver transistor D2 constitute an inverter INV2.
  • the inverter INV1 and the inverter INV2 constitute a flip-flop circuit FF.
  • the flip-flop circuit FF is controlled by transfer transistors Tl and T2 connected to the bit lines BL and / BL and the word line WL.
  • the SRAM cell MC formed on the semiconductor substrate 10 includes a load transistor section 52 in which load transistors Ll and L2 are formed, and a dry transistor in which driver transistors Dl and D2 are formed. It has a transistor part 54 and a transfer transistor part 56 in which transfer transistors Tl and 2 are formed.
  • the active region A1 in which the load transistor L1 is formed and the active region 2 in which the load transistor L2 is formed are separated from each other by the element isolation film 14.
  • the adjacent load transistors Ll and L2 are formed independently of each other, and the source diffusion layer 28p and the drain diffusion layer 34p of the load transistors Ll and L2 are arranged in the same direction.
  • a pocket region is selectively formed between the source diffusion layer 28p and the channel region, and a pocket impurity non-implanted region 40a is formed between the drain diffusion layer 34p and the channel region. ing.
  • the active state in which the driver transistor D1 is formed The region A3 and the active region A4 where the driver transistor D2 is formed are separated from each other by the element isolation film.
  • the adjacent driver transistors Dl and D2 are formed independently of each other, and the source diffusion layers 28 ⁇ and the drain diffusion layers 34 ⁇ of the driver transistors Dl and D2 are arranged in the same direction.
  • a pocket region is selectively formed between the source diffusion layer 28 ⁇ and the channel region, and a pocket impurity non-implanted region 40b is formed between the drain diffusion layer 34 ⁇ and the channel region.
  • the active region A5 in which the transfer transistor T1 is formed is connected to the active region A3 in which the driver transistor D1 is formed.
  • the active region A6 in which the transfer transistor T2 is formed is connected to the active region A4 in which the driver transistor D2 is formed.
  • the load transistor L1 and the driver transistor D1 have a common gate electrode 20a.
  • the load transistor L2 and the driver transistor D2 have a common gate electrode 20b.
  • the transfer transistors T1 and T2 have a common gate electrode 20c.
  • the SRAM cell MC shown in FIG. 9 is repeatedly arranged in the row direction (horizontal direction on the paper surface) and the column direction (vertical direction on the paper surface) to constitute a memory cell array.
  • the load transistors Ll and L2, the driver transistors Dl and D2, and the transfer transistors Tl and ⁇ 2 are arranged in the same direction.
  • the transfer transistors Tl and ⁇ 2 of the plurality of SRAM cells MC arranged in the row direction have a common gate electrode 20c.
  • a pair of SRAM cells MC adjacent to each other in the column direction includes load transistors Ll and L2, driver transistors Dl and D2, and transfer transistors Tl and ⁇ 2 that are arranged symmetrically with respect to the boundary line between them. Yes.
  • the active region A5 in which the transfer transistor T1 is formed is connected to each other, and the active region A6 in which the transfer transistor T2 is formed is connected to each other.
  • the load transistors Ll and L2 in contact with P are formed independently of each other, and the source diffusion layer 28p and the drain diffusion layer 34p are arranged in the same direction.
  • the adjacent driver transistors Dl and D2 The main feature is that they are formed independently of each other and the source diffusion layer 28 ⁇ and the drain diffusion layer 34 ⁇ are arranged in the same direction.
  • a conventional SRAM cell has a layout in which the source diffusion layer or drain diffusion layer of adjacent MOS transistors is shared.
  • FIG. 11 is a schematic plan view showing a layout of a conventional SRAM cell.
  • the active regions Al and A2 are formed physically, and in the load transistors Ll and L2 in contact with P, the drain diffusion layer 34p is shared. . Further, the active regions A3 and A4 are formed in a body-like manner, and the source diffusion layer 28 ⁇ is shared by the driver transistors Dl and D2 in contact with P. That is, the source diffusion layer 28p and the drain diffusion layer 34p of the load transistors Ll and L2 are not aligned in the same direction, and the source diffusion layer 28 ⁇ and the drain diffusion layer 34 ⁇ of the driver transistors Dl and D2 are also aligned in the same direction. It was n’t.
  • the adjacent load transistors Ll and L2 are formed independently of each other, and the source diffusion layer 28p and the drain diffusion layer 34p are in the same direction.
  • the adjacent driver transistors Dl and D2 are formed independently of each other, and the source diffusion layer 28 ⁇ and the drain diffusion layer 34 ⁇ are arranged in the same direction.
  • pocket ion implantation can be performed from one direction inclined to the source side with respect to the surface of the semiconductor substrate 10. Therefore, in the semiconductor device according to the present embodiment, a pocket region is selectively formed between the source diffusion layer 28p and the channel region for both the load transistors Ll and L2, and as shown in FIG.
  • the force between the diffusion layer 34p and the channel region is a pocket impurity non-implanted region 40a.
  • the driver transistors Dl and D2 are also sources with respect to the surface of the semiconductor substrate 10. Pocket ion implantation can be performed from one direction inclined sideways. For this reason, in the semiconductor device according to the present embodiment, a pocket region is selectively formed between the source diffusion layer 28 ⁇ and the channel region in both of the driver transistors Dl and D2, as shown in FIG. The force between the drain diffusion layer 34 ⁇ and the channel region is a pocket impurity non-injection region 40b.
  • the load transistors Ll and L2, the driver transistors Dl and D2, and the like are formed using the semiconductor device manufacturing method according to the first embodiment shown in FIGS.
  • the element isolation film 14 is formed on the semiconductor substrate 10 made of, for example, silicon by, for example, the STI method, and the load transistors Ll, L2, the driver transistor Dl,
  • the active regions ⁇ 1 to ⁇ 6 where D2, transfer transistor Tl and ⁇ 2 are formed are defined (Fig. 12 (a)).
  • the regions where the source diffusion layers 28 ⁇ and 28 ⁇ of the load transistors Ll and L2 and the dry transistors Dl and D2 are formed and the regions where the drain diffusion layers 34 ⁇ and 34 ⁇ are formed are aligned in the same direction. Define as follows.
  • impurities are introduced into the semiconductor substrate 10 by, eg, ion implantation to form the wells 16n and 16p having predetermined conductivity types (FIG. 12 (b)).
  • the region where the PMOS transistor is formed that is, the region where the load transistors Ll and L2 are formed
  • an n-type hole 16 ⁇ is formed.
  • the region where the NMOS transistor is formed that is, the region where the driver transistors Dl and D2 and the transfer transistor Tl and ⁇ 2 are formed, a ⁇ -type ruler 16 ⁇ is formed.
  • a predetermined lead is introduced into the channel region in the semiconductor substrate 10 by, eg, ion implantation.
  • Electric type impurities are introduced (Fig. 4 (b)).
  • An n-type impurity is ion-implanted into a region where the PMOS transistor is formed, that is, a region where the load transistors Ll and L2 are formed.
  • ⁇ -type impurities are ion-implanted in the region where the NMOS transistor is formed, that is, the region where the driver transistors Dl and D2, the transfer transistors Tl and ⁇ 2 are formed.
  • the well injection and the channel injection are divided between a region where a PMOS transistor is formed and a region where an NMOS transistor is formed using a photoresist film formed by lithography as a mask.
  • the gate electrodes 20a, 20b, and 20c are formed on the semiconductor substrate 10 through the gate insulating film. (Fig. 13 (a)).
  • the gate electrode 20a is common to the load transistor L1 and the driver transistor D1
  • the gate electrode 20b is common to the load transistor L2 and the driver transistor D2.
  • ion implantation for forming an LDD region is performed on the load transistors Ll and L2, the driver transistors Dl and D2, and the transfer transistors Tl and ⁇ 2. .
  • the ion implantation for forming the LDD region is divided into a region where the PMOS transistor is formed and a region where the NMOS transistor is formed using a photoresist film by lithography as a mask.
  • the ion implantation for forming the LDD region may be performed with a directional force inclined toward the source side or the drain side with respect to the surface of the semiconductor substrate 10.
  • a photolithographic technique covers a region where the load transistors Ll and L2 and transfer transistors Tl and ⁇ 2 are formed, and exposes a region where the driver transistors Dl and D2 are formed. A film is formed.
  • the driver transistors Dl and D2 in contact with P are formed independently of each other, and the source diffusion layer 28 ⁇ and the drain diffusion layer 34 ⁇ are arranged in the same direction, so that the dry transistor Dl With respect to D2, pocket ion implantation can be performed from one direction inclined to the source side with respect to the surface of the semiconductor substrate 10.
  • a photolithographic technique covers a region where the driver transistors Dl and D2 and the transfer transistors Tl and ⁇ 2 are formed, and exposes a region where the load transistors Ll and L2 are formed. A film is formed.
  • n-type impurity pocket ion implantation is also performed with a directional force inclined toward the source side with respect to the surface of the semiconductor substrate 10 (FIG. 14).
  • a pocket impurity non-implanted region 40a is formed by the shadow effect of the gate electrodes 20a and 20b.
  • adjacent load transistors Ll and L2 force S are formed independently of each other.
  • pocket ion implantation can be performed from one direction inclined to the source side with respect to the surface of the semiconductor substrate 10.
  • a sidewall insulating film is formed on the side walls of the gate electrodes 20a, 20b, 20c in the same manner as in the step shown in FIG. 6 (a).
  • deep impurities in the source diffusion layer and the drain diffusion layer are obtained for the load transistors Ll and L2, the driver transistors Dl and D2, and the transfer transistors Tl and ⁇ 2.
  • Ion implantation is performed to form a diffusion region. Ion implantation for forming a deep impurity diffusion region is performed using a photoresist film formed by lithography as a mask, and is divided into a region where a PMOS transistor is formed and a region where an NMOS transistor is formed.
  • a silicide film is formed on the gate electrodes 20a, 20b, 20c, the source diffusion layer, and the drain diffusion layer in the same manner as in the step shown in FIG. 6 (c).
  • a wiring layer is appropriately formed on the semiconductor substrate 10 on which the load transistors Ll and L2, the driver transistors Dl and D2, and the transfer transistors Tl and ⁇ 2 are formed, using a normal semiconductor device manufacturing process.
  • the semiconductor device according to the present embodiment is manufactured.
  • the load diffusion layers Ll and L2 and the driver transistors D1 and D2 are arranged so that the source diffusion layer and the drain diffusion layer are arranged in the same direction. Since the pocket ion implantation is performed from one direction inclined to the source side with respect to the surface, GIDL can be reduced and the power consumption during standby of the semiconductor device can be reduced.
  • the present invention is applied to the SRAM circuit block 44 in the semiconductor device having the circuit configuration shown in FIG. 7 .
  • the present invention may also be applied to the logic circuit 46 that is dominant in the leakage current of the entire LSI.
  • the present invention may be applied to the peripheral circuit block 50 including the CPU circuit block 48, the booster circuit, the step-down circuit and the like.
  • the load transistors Ll and L2 the driver transistors Dl, D2, and Place transfer transistors Tl and ⁇ 2 in the same direction.
  • the SRAM cell MC is arranged as shown in FIG. 15, and the transfer transistors Tl and ⁇ 2 are also subjected to pocket ion implantation from one direction inclined to the source side with respect to the surface of the semiconductor substrate 10. In this case, the SRAM cell MC is shown.
  • a pocket impurity non-implanted region 40c is formed between the drain diffusion layer and the channel region.
  • the transfer transistors Tl and ⁇ 2 may also be subjected to pocket ion implantation from one direction inclined to the source side with respect to the surface of the semiconductor substrate 10. As a result, the GIDL of the transfer transistors Tl and ⁇ 2 can also be reduced, and the power consumption during standby of the semiconductor device can be further reduced.
  • the load transistors Ll and L2 and the driver transistors Dl and D2 have been described with respect to the case where the pocket ion implantation is performed from the direction inclined toward the source side with respect to the surface of the semiconductor substrate 10.
  • pocket ion implantation may be performed from a direction inclined toward the source side with respect to the surface of the semiconductor substrate 10.
  • load transistors Ll and L2 and the driver transistors Dl and D2 in all the SRAM cells MC need not be arranged so that the source diffusion layer and the drain diffusion layer are aligned in the same direction.
  • FIG. 17 shows the structure of the semiconductor device according to the present embodiment.
  • FIG. 18 is a schematic cross-sectional view
  • FIG. 18 is a process cross-sectional view illustrating the method for manufacturing the semiconductor device according to the present embodiment
  • FIG. 21 is a graph illustrating the leakage current and drive current of the NMOS transistor in the semiconductor device according to the present embodiment. Note that the same components as those in the semiconductor device and the manufacturing method thereof according to the first and second embodiments are denoted by the same reference numerals, and description thereof is omitted or simplified.
  • the basic configuration of the semiconductor device according to the present embodiment is substantially the same as that of the semiconductor device according to the first embodiment.
  • an impurity having the same conductivity type as that of the source diffusion layer and the drain diffusion layer is further ion-implanted with a direction force inclined toward the drain side with respect to the surface of the semiconductor substrate 10.
  • the MOS transistor 12 is the NMOS transistor 12 ⁇ will be described.
  • an element isolation film 14 that defines an active region is formed.
  • a ⁇ -type tool 16 ⁇ is formed in the semiconductor substrate 10 in which the active region is defined.
  • a gate electrode 20 is formed on the semiconductor substrate 10 via a gate insulating film 18.
  • a sidewall insulating film 22 is formed on the side wall of the gate electrode 20.
  • an LDD region 24 ⁇ formed in a self-aligned manner with the gate electrode 20 and an impurity formed in a self-aligned manner with the gate electrode 20 and the sidewall insulating film 22 A ⁇ -type source diffusion layer 28 ⁇ composed of a diffusion region 26 ⁇ is formed.
  • a ⁇ -type drain diffusion layer 34 ⁇ is formed.
  • a ⁇ -type channel region 36 ⁇ is formed between the source diffusion layer 28 ⁇ and the drain diffusion layer 34 ⁇ .
  • a ⁇ -type pocket region 38 ⁇ is formed between the source diffusion layer 28 ⁇ and the channel region 36 ⁇ .
  • no pocket region is formed between the drain diffusion layer 34 ⁇ and the channel region 36 ⁇ . That is, the pocket impurity unimplanted region 40 is between the drain diffusion layer 34 ⁇ and the channel region 36 ⁇ .
  • the drain diffusion layer 34 ⁇ has a gate electrode 20 side end shallower than the LDD region 30 ⁇ .
  • the n-type impurity diffusion region 58n extends to the bottom of the gate electrode 20.
  • a silicide film 42 is formed on the gate electrode 20, the source diffusion layer 28 ⁇ , and the drain diffusion layer 34 ⁇ .
  • the pocket region 38 ⁇ is selectively formed between the source diffusion layer 28 ⁇ of the S transistor 12 ⁇ and the channel region 36 ⁇ , and the drain
  • the pocket impurity non-implanted region 40 is between the diffusion layer 34 ⁇ and the channel region 36 ⁇ .
  • the semiconductor device according to the present embodiment has the ⁇ -type impurity diffusion region 58 ⁇ in which the drain diffusion layer 34 ⁇ is shallower than the LDD region 30 ⁇ and the end on the side of the gate electrode 20 extends below the gate electrode 20.
  • the ⁇ -type impurity diffusion region 58 ⁇ is formed by ion-implanting a directional force ⁇ -type impurity inclined toward the drain side with respect to the surface of the semiconductor substrate 10 as will be described later.
  • the effective channel length of the NMOS transistor 12 ⁇ is shortened by the ⁇ -type impurity diffusion region 58 ⁇ . Therefore, the drive current of the NMOS transistor 12n can be increased.
  • FIG. 21 (a) is a graph showing the leakage current of the NMOS transistor in the semiconductor device according to the present embodiment
  • FIG. 21 (b) is a graph showing the drive current.
  • FIGS. 21 (a) and 21 (b) also show the leakage current and drive current of the NMOS transistor according to the prior art.
  • the drive current of the NMOS transistor is increased by about 1.5 times that in the case of the conventional technique.
  • the leakage current of the NMOS transistor can be reduced and the driving current of the NMOS transistor can be increased.
  • LDD regions 24 ⁇ and 30 ⁇ are formed in the same manner as in the case of forming the NMOS transistor in the semiconductor device manufacturing method according to the first embodiment shown in FIGS. 4 (a) to 5 (b). (Fig. 18 (a)).
  • the directional force inclined toward the source side with respect to the surface of the semiconductor substrate 10 is also subjected to pocket ion implantation of p-type impurities to form the pocket region 38p (FIG. 18B).
  • pocket ion implantation as an incident angle an angle inclined to the source side for example 30 °, boron as p-type impurity, for example, an acceleration energy of 20 keV, is ion-implanted under the conditions of a dose of 2 X 10 13 cm_ 2. Indium or the like may be used as the p-type impurity.
  • the source diffusion layer of the NMOS transistor 12 ⁇ A pocket region 38p is selectively formed between 28 ⁇ and the channel region 36p, while a pocket impurity non-implanted region 40 can be formed between the drain diffusion layer 34 ⁇ and the channel region 36p. Therefore, GIDL can be reduced for the NMOS transistor 12 ⁇ , and power consumption during standby of the semiconductor device can be reduced.
  • the incident angle ⁇ 1 of pocket ion implantation can be appropriately set in the range of 0 ° ⁇ 1 ⁇ 90 ° according to the height of the gate electrode 20 or the like.
  • ion implantation of ⁇ -type impurities is performed from the direction inclined to the drain side with respect to the surface of the semiconductor substrate 10.
  • a ⁇ -type impurity diffusion region 58 ⁇ is formed in the semiconductor substrate 10 on the drain side of the gate electrode 20 and the end on the gate electrode 20 side, which is shallower than the LDD region 30 ⁇ , extends to below the gate electrode 20 (FIG. 18 (c)).
  • the incident angle is, for example, an angle inclined by 30 ° toward the drain side, and arsenic is used as the ⁇ -type impurity, for example, a high-speed energy of 10 keV and a dose of 4 X 10 13 ions are implanted at an CM_ 2 conditions. Even if phosphorus is used as an n-type impurity Good.
  • the n-type impurity ion implantation is performed with the directional force inclined to the drain side with respect to the surface of the semiconductor substrate 10 to form the n-type impurity diffusion region 58 ⁇ , so that the effective channel length of the NMOS transistor 12 ⁇ Can be shortened. Therefore, the drive current of the NMOS transistor 12 ⁇ can be increased.
  • Incident angle ⁇ 2 of ion implantation for forming ⁇ -type impurity diffusion region 58 ⁇ should be set as appropriate within the range of 0 ° ⁇ 2 ⁇ 90 ° according to the height of gate electrode 20 and the like. Can do.
  • the source diffusion layer 28 ⁇ and the channel region of the NMOS transistor 12 ⁇ While the pocket region 38 ⁇ is selectively formed between the region 36 and 36 ⁇ , the pocket impurity non-implanted region 40 can be formed between the drain diffusion layer 34 ⁇ and the channel region 36 ⁇ . Therefore, GIDL can be reduced for the NMOS transistor 12 ⁇ , and power consumption during standby of the semiconductor device can be reduced.
  • the direction force inclined toward the drain side with respect to the surface of the semiconductor substrate 10, ion implantation of a ⁇ -type impurity is performed, and the semiconductor substrate 10 on the drain side of the gate electrode 20.
  • the ⁇ -type impurity diffusion region 58 ⁇ whose end on the gate electrode 20 side extends to the lower side of the gate electrode 20 is formed therein, so that the effective channel length of the NMOS transistor 12 ⁇ can be shortened. Therefore, the drive current of the NMOS transistor 12 ⁇ can be increased.
  • FIGS. 19 is a schematic cross-sectional view illustrating the structure of the semiconductor device according to the present embodiment
  • FIG. 20 is a process cross-sectional view illustrating the method for manufacturing the semiconductor device according to the present embodiment
  • FIG. 21 is a leakage current of the PMOS transistor in the semiconductor device according to the present embodiment
  • 5 is a graph showing driving current. Note that the same components as those of the semiconductor device and the manufacturing method thereof according to the first and second embodiments are denoted by the same reference numerals, and description thereof is omitted or simplified.
  • the basic configuration of the semiconductor device according to the present embodiment is substantially the same as that of the semiconductor device according to the first embodiment.
  • an impurity having the same conductivity type as that of the source diffusion layer and the drain diffusion layer is further ion-implanted with a direction force inclined toward the drain side with respect to the surface of the semiconductor substrate 10.
  • the case where the MOS transistor 12 and the PMOS transistor 12 ⁇ are used will be described.
  • An element isolation film 14 that defines an active region is formed on the semiconductor substrate 10.
  • a ⁇ -type tool 16 ⁇ is formed in the semiconductor substrate 10 in which the active region is defined.
  • a gate electrode 20 is formed on the semiconductor substrate 10 via a gate insulating film 18.
  • a sidewall insulating film 22 is formed on the side wall of the gate electrode 20.
  • an LDD region 24 ⁇ formed in a self-aligned manner with the gate electrode 20, and an impurity formed in a self-aligned manner with the gate electrode 20 and the sidewall insulating film 22 A ⁇ -type source diffusion layer 28 ⁇ composed of the diffusion region 26 ⁇ is formed.
  • an LDD region 30 ⁇ formed by self-alignment with the gate electrode 20 and an impurity diffusion region 32 ⁇ formed by self-alignment with the gate electrode 20 and the sidewall insulating film 22 are formed.
  • a ⁇ -type drain diffusion layer 34 ⁇ is formed.
  • an inter-force channel region 36 ⁇ between the source diffusion layer 28 ⁇ and the drain diffusion layer 34 ⁇ is obtained.
  • a ⁇ -type pocket region 38 ⁇ is formed between the source diffusion layer 28p and the channel region 36n.
  • no pocket region is formed between the drain diffusion layer 34 ⁇ and the channel region 36 ⁇ . That is, a pocket impurity non-implanted region 40 is formed between the drain diffusion layer 34 ⁇ and the channel region 36 ⁇ .
  • the drain diffusion layer 34 ⁇ has a ⁇ -type impurity diffusion region 58 ⁇ in which the end on the side of the gate electrode 20 shallower than the LDD region 30 ⁇ extends to below the gate electrode 20.
  • a silicide film 42 is formed on each of the gate electrode 20, the source diffusion layer 28 ⁇ , and the drain diffusion layer 34 ⁇ .
  • the pocket region 38 ⁇ is selectively formed between the source diffusion layer 28 ⁇ and the channel region 36 ⁇ of the S transistor 12 ⁇ , and the drain
  • the pocket impurity non-implanted region 40 is between the diffusion layer 34 ⁇ and the channel region 36 ⁇ .
  • the drain diffusion layer 34 ⁇ is shallower than the LDD region 30 ⁇ , and the end on the gate electrode 20 side extends to the lower side of the gate electrode 20.
  • the ⁇ -type impurity diffusion region 58 ⁇ is formed by ion-implanting ⁇ -type impurities from the direction inclined toward the drain side with respect to the surface of the semiconductor substrate 10 as will be described later.
  • the effective channel length of the PMOS transistor 12 ⁇ is shortened by the ⁇ -type impurity diffusion region 58 ⁇ . Therefore, the drive current of the PMOS transistor 12p can be increased.
  • FIG. 21 (a) is a graph showing the leakage current of the PMOS transistor in the semiconductor device according to the present embodiment
  • FIG. 21 (b) is a graph showing the drive current.
  • FIGS. 21 (a) and 21 (b) also show the leakage current and driving current of the PMOS transistor according to the prior art.
  • the driving current of the PMOS transistor is increased by about twice that in the case of the conventional technique.
  • the leakage current of the PMOS transistor can be reduced and the driving current of the PMOS transistor can be increased.
  • LDD regions 24p and 30p are formed in the same manner as in the case of forming the PMOS transistor in the method of manufacturing the semiconductor device according to the first embodiment shown in FIGS. 4 (a) to 5 (b). ( Figure 20 (a)).
  • pocket ion implantation of a directional force n-type impurity inclined toward the source side with respect to the surface of the semiconductor substrate 10 is performed to form a pocket region 38 ⁇ (FIG. 20 (b)).
  • a directional force n-type impurity inclined toward the source side with respect to the surface of the semiconductor substrate 10 is performed to form a pocket region 38 ⁇ (FIG. 20 (b)).
  • phosphorus for example, an acceleration energy of 20 keV, is ion-implanted under the conditions of a dose of 2 X 10 1 3 cm_ 2 as ⁇ -type impurity.
  • Arsenic or the like may be used as the n-type impurity.
  • the source diffusion layer of the PMOS transistor 12p is obtained. While the pocket region 38 ⁇ is selectively formed between 28p and the channel region 36 ⁇ , the pocket impurity non-implanted region 40 can be formed between the drain diffusion layer 34 ⁇ and the channel region 36 ⁇ . Therefore, GIDL can be reduced for the PMOS transistor 12 ⁇ , and power consumption during standby of the semiconductor device can be reduced.
  • the incident angle ⁇ 1 of pocket ion implantation is 0 ° according to the height of the gate electrode 20 and the like.
  • the incident angle is, for example, an angle inclined by 30 ° toward the drain side
  • boron is used as the p-type impurity, for example, the velocity energy is 15 keV, and the dose is 3 X 10 13 implanted at CM_ 2 conditions.
  • Indium or the like may be used as the p-type impurity.
  • the p-type impurity ions are implanted from the direction inclined toward the drain side with respect to the surface of the semiconductor substrate 10 to form the p-type impurity diffusion region 58p, whereby the effective channel length of the PMOS transistor 12p is increased. Can be shortened. Therefore, the drive current of the PMOS transistor 12p can be increased.
  • the incident angle ⁇ 2 of ion implantation for forming the p-type impurity diffusion region 58p is appropriately set within the range of 0 ° ⁇ 2 90 ° according to the height of the gate electrode 20 and the like. Can do.
  • the pocket impurity non-implanted region 40 can be formed. Therefore, GIDL can be reduced for the PMOS transistor 12 ⁇ , and power consumption during standby of the semiconductor device can be reduced.
  • the direction force inclined toward the drain side with respect to the surface of the semiconductor substrate 10, ion implantation of ⁇ -type impurities, and the semiconductor substrate 10 on the drain side of the gate electrode 20 are performed.
  • the end on the gate electrode 20 side extends to the bottom of the gate electrode 20. Since p is formed, the effective channel length of the PMOS transistor 12p can be shortened. Therefore, the drive current of the PMOS transistor 12p can be increased.
  • FIG. 22 is a schematic plan view showing the layout of the SRAM cell in the semiconductor device according to the present embodiment
  • FIGS. 23 and 24 are schematic plan views showing the method for manufacturing the semiconductor device according to the present embodiment.
  • the same components as those of the semiconductor device and the manufacturing method thereof according to the first to fourth embodiments are denoted by the same reference numerals, and description thereof is omitted or simplified.
  • the basic configuration of the semiconductor device according to the present embodiment is substantially the same as that of the semiconductor device according to the second embodiment.
  • the NMOS transistor 12 ⁇ according to the third embodiment is applied as the driver transistors Dl and D2 constituting the SRAM cell MC
  • the PMOS transistor 12 ⁇ according to the fourth embodiment is applied as the load transistors L1 and L2. It is.
  • the load transistors Ll and L2 in contact with P are formed independently of each other, and the source diffusion The layer 28p and the drain diffusion layer 34p are arranged in the same direction, and the P-contact dry transistors Dl and D2 are formed independently of each other so that the source diffusion layer 28 ⁇ and the drain diffusion layer 34 ⁇ are arranged in the same direction. It is arranged in.
  • the active region A1 in which the load transistor L1 is formed and the active region ⁇ 2 in which the load transistor L2 is formed are in the element isolation film 14. Are more separated from each other.
  • the adjacent load transistors Ll and L2 are formed independently from each other, and the source diffusion layer 28p and the drain diffusion layer 34p of the load transistors Ll and L2 are arranged in the same direction.
  • a pocket region is selectively formed between the source diffusion layer 28p and the channel region, and a pocket impurity non-implanted region 40a is formed between the drain diffusion layer 34p and the channel region.
  • the load transistors Ll and L2 are the same as the PMOS transistor 12p according to the fourth embodiment.
  • the drain diffusion layer 34p is shallower than the LDD region 30p, and the end on the side of the gate electrode 20 is below the gate electrode 20. It has a p-type impurity diffusion region 58p extending to (see Fig. 19).
  • the p-type impurities are implanted by ion implantation to form the p-type impurity diffusion region 58p due to the shadow effect of the gate electrodes 20a and 20b.
  • the impurity non-implanted region 60a is not implanted.
  • the active region A3 in which the driver transistor D1 is formed and the active region A4 in which the driver transistor D2 is formed are separated from each other by the element isolation film 14.
  • the adjacent driver transistors Dl and D2 are formed independently of each other, and the source diffusion layers 28 ⁇ and the drain diffusion layers 34 ⁇ of the driver transistors Dl and D2 are arranged in the same direction.
  • a pocket region is selectively formed between the source diffusion layer 28 ⁇ and the channel region, and a pocket impurity non-implanted region 40b is formed between the drain diffusion layer 34 ⁇ and the channel region.
  • the driver transistors Dl and D2 are similar to the NMOS transistor 12 n according to the third embodiment in that the drain diffusion layer 34 ⁇ is shallower than the LDD region 30 ⁇ , and the end on the side of the gate electrode 20 is below the gate electrode 20 It has an extended ⁇ -type impurity diffusion region 58 ⁇ (see Fig. 17).
  • the semiconductor substrate 10 on the source side of the gate electrodes 20a and 20b of the driver transistors Dl and D2 is implanted with ⁇ -type impurities by ion implantation to form an n-type impurity diffusion region 58 ⁇ due to the shadow effect of the gate electrodes 20a and 20b.
  • the impurity-unimplanted region 60b is not formed.
  • the active region A5 in which the transfer transistor T1 is formed is connected to the active region A3 in which the transistor D1 is formed and connected.
  • the active region A6 in which the transfer transistor T2 is formed is connected to the active region A4 in which the driver transistor D2 is formed.
  • the load transistor L1 and the driver transistor D1 have a common gate electrode 20a.
  • the load transistor L2 and the dry transistor D2 have a common gate electrode 20b.
  • the transfer transistors T1 and T2 have a common gate electrode 20c.
  • the SRAM cell MC shown in FIG. 22 is repeatedly arranged in the row direction and the column direction similarly to the semiconductor device according to the second embodiment shown in FIG. 10, and constitutes a memory cell array.
  • the semiconductor device according to the present embodiment is formed independently of the load transistors Ll and L2 adjacent to each other in the SRA M cell MC, and includes the source diffusion layer 28p and the drain. Diffusion layer 34p is arranged in the same direction, adjacent driver transistors Dl and D2 are formed independently of each other, and source diffusion layer 28 ⁇ and drain diffusion layer 34 ⁇ are arranged in the same direction.
  • the main feature is that As a result, since the load transistors Ll and L2 and the driver transistors Dl and D2 can be pocketed from one direction inclined to the source side with respect to the surface of the semiconductor substrate 10, the GIDL can be reduced and the semiconductor can be reduced. The ability to reduce power consumption when the equipment is on standby can be achieved.
  • the drain diffusion layer 34p of the load transistors Ll and L2 is shallower than the LDD region 30p.
  • the main feature is that it has an impurity diffusion region of 58 ⁇ (see Fig. 17).
  • the load diffusion layers Ll and L2 and the driver transistors Dl and D2 are arranged so that the source diffusion layer and the drain diffusion layer are aligned in the same direction. For this reason, p-type impurity ions are implanted into the load transistors Ll and L2 from the direction inclined to the drain side with respect to the surface of the semiconductor substrate 10.
  • the n-type impurity diffusion region 58p can be formed by forming the n-type impurity diffusion region 58p and ion-implanting n-type impurities for the driver transistors Dl and D2. As a result, the effective channel length of the load transistors Ll and L2 and the driver transistors Dl and D2 can be shortened, and the drive current can be increased.
  • gate electrodes 20a, 20b, and 20c are formed in the same manner as in the semiconductor device manufacturing method according to the second embodiment shown in FIGS. 12 (a) to 13 (a).
  • ion implantation for forming an LDD region is performed on the load transistors Ll and L2, the driver transistors Dl and D2, and the transfer transistors Tl and ⁇ 2.
  • Ion implantation for forming the LDD region is divided into a region where a PMOS transistor is formed and a region where an NMOS transistor is formed using a photoresist film formed by lithography as a mask.
  • the ion implantation for forming the LDD region may be performed with a directional force inclined toward the source side or the drain side with respect to the surface of the semiconductor substrate 10.
  • a photolithography technique is used to cover a region where the load transistors Ll and L2 and the transfer transistors Tl and ⁇ 2 are formed, and to expose a photoresist film exposing the region where the driver transistors Dl and D2 are formed.
  • the driver transistor Dl, D2 has a gap between the drain diffusion layer 34 ⁇ and the channel region. Due to the shadow effect of the gate electrodes 20a and 20b, a pocket impurity non-implanted region 40b is formed.
  • the driver transistors Dl and D2 that are in contact with P are formed independently of each other, and the source diffusion layer 28 ⁇ and the drain diffusion layer 34 ⁇ are arranged in the same direction, so that the dry transistor Dl , D2 tilts toward the source side with respect to the surface of the semiconductor substrate 10 Pocket ion implantation can be performed from one oblique direction.
  • the directional force inclined toward the drain side with respect to the surface of the semiconductor substrate 10 is also n-type impurity using the photoresist film and the gate electrodes 20a, 2O as a mask. Ions are implanted (Fig. 23 (b)).
  • the gate electrode 20 side shallower than the LDD region 30 ⁇ extends into the semiconductor substrate 10 on the drain side of the gate electrodes 20a and 20b of the driver transistors Dl and D2, and the end of the gate electrode 20 extends below the gate electrode 20.
  • a diffusion region 58 ⁇ (see Fig. 18 (c)) is formed.
  • n-type impurities are implanted by ion implantation to form an n-type impurity diffusion region 58 ⁇ due to the shadow effect of the gate electrodes 20a and 20b. Implanted regions become undoped regions 60b.
  • the n-type impurity ion implantation is performed with the direction force inclined to the drain side with respect to the surface of the semiconductor substrate 10 to form the n-type impurity diffusion region 58 ⁇ , thereby effectively reducing the driver transistors Dl and D2.
  • the channel length can be shortened. Therefore, the drive current of the driver transistors Dl and D2 can be increased.
  • driver transistors Dl and D2 For driver transistors Dl and D2, p-type impurity pocket ion implantation and n-type impurity ion implantation are performed, and then the photoresist film used as a mask is removed.
  • a photolithography technique is used to cover a region where the driver transistors Dl and D2 and the transfer transistors Tl and ⁇ 2 are formed and to expose a region where the load transistors Ll and L2 are formed.
  • a pocket impurity non-implanted region 40a is formed by the shadow effect of the gate electrodes 20a and 20b.
  • P-contact load transistors Ll and L2 are formed independently of each other. Since the source diffusion layer 28p and the drain diffusion layer 34p are arranged in the same direction, pocket ion implantation is performed from one direction in the direction inclined toward the source side with respect to the surface of the semiconductor substrate 10 for the load transistors Ll and L2. It can be performed.
  • the p-type impurity is tilted from the direction inclined toward the drain side with respect to the surface of the semiconductor substrate 10. Ions are implanted (Fig. 24 (b)). As a result, the p-type impurity diffusion in which the gate electrode 20 side end shallower than the LDD region 30p extends to the bottom of the gate electrode 20 in the semiconductor substrate 10 on the drain side of the gate electrodes 20a and 20b of the load transistors Ll and L2 Region 58p (see Figure 20 (c)) is formed.
  • the p-type impurities by ion implantation for forming the p-type impurity diffusion region 58p are caused by the shadow effect of the gate electrodes 20a and 20b. This is a non-implanted impurity-injected region 60a.
  • the load transistors Ll and L2 and the driver transistors D1 and D2 are arranged so that the source diffusion layer and the drain diffusion layer are arranged in the same direction, thereby providing a semiconductor substrate. 10 Since the bucket ion implantation is performed from one direction inclined to the source side with respect to the surface, GIDL can be reduced and the power consumption during standby of the semiconductor device can be reduced.
  • ion implantation of p-type impurities is performed on the load transistors Ll and L2 from the direction inclined toward the drain side with respect to the surface of the semiconductor substrate 10, and the gate electrode side end A P-type impurity diffusion region is formed that extends to the bottom of the gate electrode.
  • n-type impurity ions are implanted to form an n-type impurity diffusion region with the gate electrode end extending under the gate electrode, so that the load transistors Ll and L2 and the dry transistor Dl For D2, the effective channel length can be shortened and the drive current can be increased.
  • the present invention is applied to the SRAM circuit as in the second embodiment.
  • the present invention may be applied to a logic circuit, a CPU circuit, a peripheral circuit, and the like. .
  • the SRAM cell layout is changed in the same manner as the modification of the second embodiment shown in FIG. 15, and not only the load transistors Ll and L2 and the driver transistors Dl and D2, but also the transfer transistors Tl and ⁇ 2.
  • the pocket ion implantation is performed from one direction inclined to the source side with respect to the surface of the semiconductor substrate 10, and the direction force ⁇ type impurity inclined to the drain side with respect to the surface of the semiconductor substrate 10 can be performed. You may be able to do it.
  • a direction inclined toward the source side with respect to the surface of the semiconductor substrate 10 is described.
  • Pocket ion implantation may be performed from the direction inclined toward the drain side.
  • pocket ion implantation may be performed from a direction inclined toward the drain side with respect to the surface of the semiconductor substrate 10.
  • the pocket ion implantation for forming the pocket region is performed from the direction inclined toward the source side with respect to the surface of the semiconductor substrate 10 .
  • the ion implantation may be performed in a direction force inclined toward the source side or the drain side with respect to the surface of the semiconductor substrate 10.
  • the LDD region can be selectively formed only in the source diffusion layer. Forming LD D in this way also reduces GIDL and reduces power consumption during standby of semiconductor devices. You can power down.
  • the semiconductor device and the manufacturing method thereof according to the present invention can reduce the leakage current of the MIS transistor and increase the driving current in the semiconductor device having a plurality of MIS transistors. Therefore, the semiconductor device and the manufacturing method thereof according to the present invention reduce the standby power consumption of a semiconductor device used for a device that requires a reduction in standby power consumption, such as a battery-driven portable device. This is extremely useful for speeding up operations.

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Abstract

　半導体基板１０上にゲート絶縁膜１８を介して形成されたゲート電極２０と、ゲート電極２０の両側の半導体基板１０内に形成され、第１導電型のチャネル領域３６を挟んで配置された第２導電型のソース拡散層２８及びドレイン拡散層３４とを有する複数のＭＯＳトランジスタ１２を有し、複数のＭＩＳトランジスタ１２のソース拡散層２８及びドレイン拡散層３４が同一方向に並ぶように配置され、複数のＭＩＳトランジスタ１２のそれぞれのソース拡散層２８とチャネル領域３６との間に第１導電型のポケット領域が選択的に形成され、複数のＭＩＳトランジスタ１２のそれぞれのドレイン拡散層３４とチャネル領域３６との間には、ポケット未注入領域が形成されている。

Description

明 細 書
半導体装置及びその製造方法
技術分野
[0001] 本発明は、半導体装置及びその製造方法に係り、特に複数の MISトランジスタを含 む半導体装置及びその製造方法に関する。
背景技術
[0002] 近年、携帯電子機器の需要の増大により携帯電子機器用 LSIの市場規模は急速 に拡大している。殆どの携帯電子機器はバッテリー駆動であり、このような携帯電子 機器用 LSIの性能要求として、高速動作に加えて、電子機器の待機時のリーク電流 の低減による待機時の消費電力の低減が要求されている。
[0003] したがって、このような電子機器に用いられる MOSトランジスタにおいてリーク電流 を低減することが求められている。
[0004] MOSトランジスタにおけるリーク電流について図 25及び図 26を用いて説明する。
[0005] 図 25は、 MOSトランジスタにおけるリーク電流を説明する概略断面図である。
[0006] 図示するように、第 1導電型の半導体基板 100上には、ゲート絶縁膜 102を介して ゲート電極 104が形成されている。ゲート電極 104の側壁にはサイドウォール絶縁膜 106が形成されている。
[0007] ゲート電極 104のソース側の半導体基板 100内には、ゲート電極 104に自己整合 で形成された LDD (Lightly Doped Drain)領域 108と、ゲート電極 104及びサイドゥォ ール絶縁膜 106に自己整合で形成された不純物拡散領域 110とからなる第 2導電 型のソース拡散層 112が形成されている。ゲート電極 104のドレイン側の半導体基板 100内には、ゲート電極 104に自己整合で形成された LDD領域 114と、ゲート電極 104及びサイドウォール絶縁膜 106に自己整合で形成された不純物拡散領域 116と 力 なる第 2導電型のドレイン拡散層 118が形成されている。なお、ソース拡散層 11 2とドレイン拡散層 118との間がチャネル領域 120となる。
[0008] ソース拡散層 112とチャネル領域 120との間、及びドレイン拡散層 118とチャネル 領域 120との間には、第 1導電型のポケット領域 122がそれぞれ形成されている。ポ ケット領域 122は、ゲート電極 104のゲート長が小さくなると MOSトランジスタの閾値 電圧が低下して動作が不安定になることがあるため、これを防止することを目的に形 成されている。
[0009] このような M〇Sトランジスタにおいて、リーク電流の成分としては、ドレイン拡散層 1 18からソース拡散層 112側に流れるサブスレツショルドリーク（IS)、ドレイン拡散層 1 18から半導体基板 100側に流れる Gate Induced Drain Leakage (GIDL)、ゲート電 極 104から半導体基板 100側に流れるゲートリーク（IG)の 3種類が知られている。
[0010] GIDLは、ドレイン側におけるゲート電極 104端の LDD領域 114とポケット領域 12 2との界面で発生する。また、 LDD領域 114及びポケット領域 122に注入された不純 物の濃度が高くなると GIDLは増加する。 電流全体に占めるリーク電流の各成分の内訳の一例を示すグラフである。
[0012] グラフから明らかなように、 NMOSトランジスタ及び PMOSトランジスタのいずれに おいても、リーク電流の成分としては、 IS及び GIDLが支配的なものとなっている。こ れらに対して、 IGは、 IS及び GIDLと比較して十分に小さぐリーク電流の成分として 無視できるものであることが知られている。 LSIのプロセス技術により異なる力 例え ば、 0. 18 μ mノードでは、 IGは、 IS及び GIDLと比較して二桁程度小なものとなって いる。したがって、 MOSトランジスタにおけるリーク電流の低減には、リーク電流の各 成分のうち、 IS或いは GIDLを低減することが重要である。
[0013] ここで、従来の半導体装置において、ポケット領域を形成するために行われるボケ ットイオン注入について図 27乃至図 29を用いて説明する。
[0014] 図 27は、基板面に対して傾斜した方向から行うポケットイオン注入を説明する概略 断面図である。図 27 (a)は、基板面に対してドレイン側に傾斜した方向からのポケット イオン注入の様子を示し、図 27 (b)は、基板面に対してソース側に傾斜した方向から のポケットイオン注入の様子を示してレ、る。
[0015] 前述したように、ポケット領域 122は、ゲート電極 104のゲート長が小さい場合に M OSトランジスタの動作が不安定になるのを防ぐ目的で形成される。し力 ながら、そ の一方で、ポケットイオン注入は、この領域における不純物濃度を高くするため GID Lを増加させる原因の一つとなる。
[0016] 図 27 (a)に示すように、半導体基板 100表面に対して角度 Θだけドレイン側に傾斜 した方向力 ポケットイオン注入を行った場合、ソース側において、ゲート電極 104の シャドー効果により、ポケットイオン注入による不純物が注入されない領域が生じる。 この場合、 ISを低減することはできる力 ドレイン側の LDD領域 114とポケット領域 1 22との界面で GIDLを増加させてしまうこととなる。この結果、リーク電流を全体として 低減することは困難となる。
[0017] これに対して、図 27 (b)に示すように、半導体基板 100表面に対して角度 Θだけソ ース側に傾斜した方向からポケットイオン注入を行った場合、ドレイン側にぉレ、て、ゲ ート電極 104のシャドー効果により、ポケットイオン注入による不純物が注入されない 領域が生じる。こうして、ソース側に傾斜した方向からポケットイオン注入を行った場 合、ドレイン側において、ポケットイオン注入で用いた不純物の濃度が低い領域が形 成されるため、 ISを低減するとともに、この領域での GIDLを低減することができる。
[0018] なお、ソース側又はドレイン側に傾斜した方向からのポケットイオン注入を行う際の 角度 Θは、 0° < Θく 90° の範囲で設定される。
[0019] し力しながら、従来の半導体装置においては、複数の MOSトランジスタのレイアウト に起因して、複数の MOSトランジスタのいずれについても、ポケットイオン注入により 注入される不純物が一様になるように、ポケットイオン注入が行われていた。
[0020] 図 28は、従来の半導体装置における複数の MOSトランジスタのレイアウトの一例 を示す概略平面図である。
[0021] 回路規模でみると、半導体装置における複数の MOSトランジスタ 124は、一定の 方向に配置されてはいなレ、。このため、図 28に示すように、半導体基板 100におけ るソース拡散層 112及びドレイン拡散層 118の配置方向は、紙面にぉレ、て左側から 右側の方向、右側から左側の方向、上側から下側の方向、及び下側から上側の方向 の 4方向が混在するものとなっていた。
[0022] そこで、従来においては、複数の MOSトランジスタのいずれについても一様に不 純物が注入されるように、複数の方向からポケットイオン注入等のイオン注入が行わ れていた。 [0023] 図 29は、図 28に示すように配置される複数の MOSトランジスタについて行われる 4 方向からのポケットイオン注入を説明する概略平面図である。
[0024] 図中矢印で示すように、 MOSトランジスタ 124について、 4方向からポケットイオン 注入が行われることとなる。
[0025] なお、半導体基板表面に対して傾斜した方向から不純物をイオン注入する技術に ついては、例えば特許文献 1〜6に開示されている。
特許文献 1：特許第 3394204号公報
特許文献 2：特許第 2787908号公報
特許文献 3：特公平 7 _ 89587号公報
特許文献 4 :特開 2001— 7311号公報
特許文献 5：特許第 3299158号公報
特許文献 6 :特開 2000— 156419号公報
特許文献 7 :国際公開第 2004/112139号パンフレット
発明の開示
発明が解決しょうとする課題
[0026] 上述のように、複数の M〇Sトランジスタを半導体装置が有する場合にぉレ、て、ソー ス拡散層及びドレイン拡散層の配置方向は一定とはなっていなかった。このため、複 数の M〇Sトランジスタのいずれについても、ソース側及びドレイン側のいずれか一方 側から選択的にイオン注入を行うことは困難であった。また、図 29に示すように、 4方 向からポケットイオン注入を行った場合には、ドレイン側からもポケットイオン注入が行 われるため、 GIDLが増加することとなる。
[0027] 本発明の目的は、複数の MISトランジスタを有する半導体装置において、 MISトラ ンジスタのリーク電流を低減し、待機時の消費電力の低減を実現することができる半 導体装置及びその製造方法を提供することにある。
[0028] また、本発明の他の目的は、複数の MISトランジスタを有する半導体装置において 、 MISトランジスタのリーク電流を低減するとともに、 MISトランジスタの駆動電流を増 カロさせ、待機時の消費電力の低減と動作時の高速化とを同時に実現することができ る半導体装置及びその製造方法を提供することにある。 課題を解決するための手段
[0029] 本発明の一観点によれば、半導体基板上にゲート絶縁膜を介して形成されたグー ト電極と、前記ゲート電極の両側の前記半導体基板内に形成され、第 1導電型のチ ャネル領域を挟んで配置された第 2導電型のソース拡散層及びドレイン拡散層とを有 する複数の MISトランジスタを有し、前記複数の MISトランジスタの前記ソース拡散 層及び前記ドレイン拡散層が同一方向に並ぶように配置され、前記複数の MISトラ ンジスタのそれぞれの前記ソース拡散層と前記チャネル領域との間に前記第 1導電 型のポケット領域が選択的に形成され、前記複数の MISトランジスタのそれぞれの前 記ドレイン拡散層と前記チャネル領域との間には、ポケット未注入領域が形成されて いる半導体装置が提供される。
[0030] また、本発明の他の観点によれば、第 1のロードトランジスタと第 1のドライバトランジ スタよりなる第 1のインバータと、第 2のロードトランジスタと第 2のドライバトランジスタよ りなる第 2のインバータと、前記第 1のインバータ及び前記第 2のインバータを制御す る第 1のトランスファトランジスタと、前記第 1のインバータ及び前記第 2のインバータを 制御する第 2のトランスファトランジスタとを有する複数のメモリセルを有する半導体装 置であって、前記第 1及び第 2のロードトランジスタのソース拡散層及びドレイン拡散 層が同一方向に並ぶように配置され、前記第 1及び第 2のロードトランジスタのそれぞ れの前記ソース拡散層とチャネル領域との間に、前記第 1及び第 2のロードトランジス タの前記ソース拡散層及び前記ドレイン拡散層と逆導電型のポケット領域が選択的 に形成され、前記第 1及び第 2のロードトランジスタのそれぞれの前記ドレイン拡散層 とチャネル領域との間には、それぞれ、ポケット未注入領域が形成されている半導体 装置が提供される。
[0031] また、本発明の更に他の観点によれば、第 1のロードトランジスタと第 1のドライノ讣ラ ンジスタよりなる第 1のインバータと、第 2のロードトランジスタと第 2のドライバトランジ スタよりなる第 2のインバータと、前記第 1のインバータ及び前記第 2のインバータを制 御する第 1のトランスファトランジスタと、前記第 1のインバータ及び前記第 2のインバ ータを制御する第 2のトランスファトランジスタとを有する複数のメモリセルを有する半 導体装置であって、前記第 1及び第 2のドライバトランジスタのソース拡散層及びドレ イン拡散層が同一方向に並ぶように配置され、前記第 1及び第 2のドライバトランジス タのそれぞれの前記ソース拡散層とチャネル領域との間に、前記第 1及び第 2のドラ ィバトランジスタの前記ソース拡散層及び前記ドレイン拡散層と逆導電型のポケット領 域が選択的に形成され、前記第 1及び第 2のドライバトランジスタのそれぞれの前記ド レイン拡散層とチャネル領域との間には、それぞれ、ポケット未注入領域が形成され ている半導体装置が提供される。
[0032] また、本発明の更に他の観点によれば、第 1のロードトランジスタと第 1のドライノ讣ラ ンジスタよりなる第 1のインバータと、第 2のロードトランジスタと第 2のドライバトランジ スタよりなる第 2のインバータと、前記第 1のインバータ及び前記第 2のインバータを制 御する第 1のトランスファトランジスタと、前記第 1のインバータ及び前記第 2のインバ ータを制御する第 2のトランスファトランジスタとを有する複数のメモリセルを有する半 導体装置であって、前記第 1及び第 2のトランスファトランジスタのソース拡散層及び ドレイン拡散層が同一方向に並ぶように配置され、前記第 1及び第 2のトランスファト ランジスタのそれぞれの前記ソース拡散層とチャネル領域との間に、前記第 1及び第 2のトランスファトランジスタの前記ソース拡散層及び前記ドレイン拡散層と逆導電型 のポケット領域が選択的に形成され、前記第 1及び第 2のトランスファトランジスタのそ れぞれの前記ドレイン拡散層とチャネル領域との間には、それぞれ、ポケット未注入 領域が形成されてレ、る半導体装置が提供される。
[0033] また、本発明の更に他の観点によれば、半導体基板上に、複数の MISトランジスタ のゲート電極を形成する工程と、前記複数の MISトランジスタの前記ゲート電極のそ れぞれの両側の前記半導体基板内に、第 1導電型のチャネル領域を挟んで配置さ れた第 2導電型のソース拡散層及びドレイン拡散層を形成する工程とを有する半導 体装置の製造方法であって、前記複数の MISトランジスタの前記ソース拡散層及び 前記ドレイン拡散層を同一方向に並ぶように配置し、前記ゲート電極をマスクとして 前記ソース拡散層側に傾斜した方向から前記第 1導電型の不純物を導入することに より、前記複数の MISトランジスタのそれぞれの前記ソース拡散層と前記チャネル領 域との間に、前記第 1導電型のポケット領域を選択的に形成する工程を更に有する 半導体装置の製造方法が提供される。 [0034] また、本発明の更に他の観点によれば、第 1のロードトランジスタと第 1のドライノくトラ ンジスタよりなる第 1のインバータと、第 2のロードトランジスタと第 2のドライバトランジ スタよりなる第 2のインバータと、前記第 1のインバータ及び前記第 2のインバータを制 御する第 1のトランスファトランジスタと、前記第 1のインバータ及び前記第 2のインバ ータを制御する第 2のトランスファトランジスタとを有する複数のメモリセルを有する半 導体装置の製造方法であって、半導体基板上に、前記第 1及び第 2のロードトランジ スタ、前記第 1及び第 2のドライバトランジスタ、及び前記第 1及び第 2のトランスファト ランジスタのゲート電極を形成する工程と、前記第 1及び第 2のロードトランジスタ、前 記第 1及び第 2のドライバトランジスタ、及び前記第 1及び第 2のトランスファトランジス タの前記ゲート電極のそれぞれの両側の前記半導体基板内に、ソース拡散層及びド レイン拡散層を形成する工程とを有し、前記第 1及び第 2のロードトランジスタの前記 ソース拡散層及び前記ドレイン拡散層を同一方向に並ぶように配置し、前記第 1及 び第 2のロードトランジスタの前記ゲート電極をマスクとして前記第 1及び第 2のロード トランジスタの前記ソース拡散層側に傾斜した方向から前記第 1及び第 2のロードトラ ンジスタの前記ソース拡散層及び前記ドレイン拡散層と逆導電型の不純物を導入す ることにより、前記第 1及び第 2のロードトランジスタのそれぞれの前記ソース拡散層と チャネル領域との間に、前記第 1及び第 2のロードトランジスタの前記ソース拡散層及 び前記ドレイン拡散層と逆導電型のポケット領域を選択的に形成する工程を更に有 する半導体装置の製造方法が提供される。
[0035] また、本発明の更に他の観点によれば、第 1のロードトランジスタと第 1のドライノくトラ ンジスタよりなる第 1のインバータと、第 2のロードトランジスタと第 2のドライバトランジ スタよりなる第 2のインバータと、前記第 1のインバータ及び前記第 2のインバータを制 御する第 1のトランスファトランジスタと、前記第 1のインバータ及び前記第 2のインバ ータを制御する第 2のトランスファトランジスタとを有する複数のメモリセルを有する半 導体装置の製造方法であって、半導体基板上に、前記第 1及び第 2のロードトランジ スタ、前記第 1及び第 2のドライバトランジスタ、及び前記第 1及び第 2のトランスファト ランジスタのゲート電極を形成する工程と、前記第 1及び第 2のロードトランジスタ、前 記第 1及び第 2のドライバトランジスタ、及び前記第 1及び第 2のトランスファトランジス タの前記ゲート電極のそれぞれの両側の前記半導体基板内に、ソース拡散層及びド レイン拡散層を形成する工程とを有し、前記第 1及び第 2のドライバトランジスタの前 記ソース拡散層及び前記ドレイン拡散層を同一方向に並ぶように配置し、前記第 1 及び第 2のドライバトランジスタの前記ゲート電極をマスクとして前記第 1及び第 2のド ライパトランジスタの前記ソース拡散層側に傾斜した方向から前記第 1及び第 2のドラ ィバトランジスタの前記ソース拡散層及び前記ドレイン拡散層と逆導電型の不純物を 導入することにより、前記第 1及び第 2のドライバトランジスタのそれぞれの前記ソース 拡散層とチャネル領域との間に、前記第 1及び第 2のドライバトランジスタの前記ソー ス拡散層及び前記ドレイン拡散層と逆導電型のポケット領域を選択的に形成するェ 程を更に有する半導体装置の製造方法が提供される。
また、本発明の更に他の観点によれば、第 1のロードトランジスタと第 1のドライノ讣ラ ンジスタよりなる第 1のインバータと、第 2のロードトランジスタと第 2のドライバトランジ スタよりなる第 2のインバータと、前記第 1のインバータ及び前記第 2のインバータを制 御する第 1のトランスファトランジスタと、前記第 1のインバータ及び前記第 2のインバ ータを制御する第 2のトランスファトランジスタとを有する複数のメモリセルを有する半 導体装置の製造方法であって、半導体基板上に、前記第 1及び第 2のロードトランジ スタ、前記第 1及び第 2のドライバトランジスタ、及び前記第 1及び第 2のトランスファト ランジスタのゲート電極を形成する工程と、前記第 1及び第 2のロードトランジスタ、前 記第 1及び第 2のドライバトランジスタ、及び前記第 1及び第 2のトランスファトランジス タの前記ゲート電極のそれぞれの両側の前記半導体基板内に、ソース拡散層及びド レイン拡散層を形成する工程とを有し、前記第 1及び第 2のトランスファトランジスタの 前記ソース拡散層及び前記ドレイン拡散層を同一方向に並ぶように配置し、前記第 1及び第 2のトランスファトランジスタの前記ゲート電極をマスクとして前記第 1及び第 2のトランスファトランジスタの前記ソース拡散層側に傾斜した方向から前記第 1及び 第 2のトランスファトランジスタの前記ソース拡散層及び前記ドレイン拡散層と逆導電 型の不純物を導入することにより、前記第 1及び第 2のトランスファトランジスタのそれ ぞれの前記ソース拡散層とチャネル領域との間に、前記第 1及び第 2のトランスファト ランジスタの前記ソース拡散層及び前記ドレイン拡散層と逆導電型のポケット領域を 選択的に形成する工程を更に有する半導体装置の製造方法が提供される。
発明の効果
[0037] 本発明によれば、複数の MISトランジスタのソース拡散層及びドレイン拡散層を同 一方向に並ぶように配置し、ゲート電極をマスクとして半導体基板表面に対してソー ス側に傾斜した方向の一方向からポケット領域を形成するための不純物を導入する ので、複数の MISトランジスタについて GIDLを低減し、半導体装置の待機時の消費 電力を低減することができる。
[0038] また、本発明によれば、ゲート電極をマスクとして半導体基板表面に対してドレイン 側に傾斜した方向からソース/ドレイン拡散層と同一導電型の不純物を導入し、ゲ ート電極側端部がゲート電極下まで延在する不純物拡散領域をドレイン拡散層に形 成するので、 MISトランジスタの実効的なチャネル長を短くすることができ、 MISトラ ンジスタの駆動電流を増加させることができる。
図面の簡単な説明
[0039] [図 1]図 1は、本発明の第 1実施形態による半導体装置における複数の M〇Sトランジ スタのレイアウトを示す概略平面図である。
[図 2]図 2は、本発明の第 1実施形態による半導体装置における MOSトランジスタの 構造を示す概略断面図である。
[図 3]図 3は、本発明の第 1実施形態による半導体装置における MOSトランジスタの リーク電流及び駆動電流を示すグラフである。
[図 4]図 4は、本発明の第 1実施形態による半導体装置の製造方法を示す工程断面 図（その 1)である。
[図 5]図 5は、本発明の第 1実施形態による半導体装置の製造方法を示す工程断面 図（その 2)である。
[図 6]図 6は、本発明の第 1実施形態による半導体装置の製造方法を示す工程断面 図（その 3)である。
[図 7]図 7は、本発明の第 2実施形態による半導体装置の回路構成を示すブロック図 である。
[図 8]図 8は、本発明の第 2実施形態による半導体装置における SRAMセルの等価 回路を示す回路図である。
園 9]図 9は、本発明の第 2実施形態による半導体装置における SRAMセルのレイァ ゥトを示す概略平面図である。
[図 10]図 10は、本発明の第 2実施形態による半導体装置における SRAMセルアレイ を示す概略平面図である。
[図 11]図 11は、従来の SRAMセルのレイアウトを示す概略平面図である。
[図 12]図 12は、本発明の第 2実施形態による半導体装置の製造方法を示す工程平 面図（その 1)である。
[図 13]図 13は、本発明の第 2実施形態による半導体装置の製造方法を示す工程平 面図（その 2)である。
[図 14]図 14は、本発明の第 2実施形態による半導体装置の製造方法を示す工程平 面図（その 3)である。
園 15]図 15は、本発明の第 2実施形態の変形例による半導体装置における SRAM セルアレイを示す概略平面図である。
[図 16]図 16は、本発明の第 2実施形態の変形例による半導体装置における SRAM セルを示す概略平面図である。
園 17]図 17は、本発明の第 3実施形態による半導体装置における NMOSトランジス タの構造を示す概略断面図である。
[図 18]図 18は、本発明の第 3実施形態による半導体装置の製造方法を示す工程断 面図である。
園 19]図 19は、本発明の第 4実施形態による半導体装置における PMOSトランジス タの構造を示す概略断面図である。
[図 20]図 20は、本発明の第 4実施形態による半導体装置の製造方法を示す工程断 面図である。
園 21]図 21は、本発明の第 3及び第 4実施形態による半導体装置における M〇Sトラ ンジスタのリーク電流及び駆動電流を示すグラフである。
園 22]図 22は、本発明の第 5実施形態による半導体装置における SRAMセルのレ ィアウトを示す概略平面図である。 [図 23]図 23は、本発明の第 5実施形態による半導体装置の製造方法を示す工程平 面図（その 1)である。
[図 24]図 24は、本発明の第 5実施形態による半導体装置の製造方法を示す工程平 面図（その 2)である。
[図 25]図 25は、 MOSトランジスタにおけるリーク電流を説明する概略断面図である。
[図 26]図 26は、 MOSトランジスタのリーク電流全体に占めるリーク電流の各成分の 内訳の一例を示すグラフである。
[図 27]図 27は、基板面に対して傾斜した方向から行うポケットイオン注入を説明する 概略断面図である。
[図 28]図 28は、従来の半導体装置における複数の M〇Sトランジスタのレイアウトの 一例を示す概略平面図である。
[図 29]図 29は、 4方向からのポケットイオン注入を説明する概略断面図である。 符号の説明
10…半導体基板
12 " 'MOSトランジスタ
12p' "PM〇Sトランジスタ
12η·■ 'NM〇Sトランジスタ
14· · ·素子分離膜
16…ウエノレ
16ρ· · ·ρ型ウエノレ
16η· · ·η型ゥヱル
18…ゲート絶縁膜
20、 20a, 20b, 20c…ゲー卜電極
22…サイドウォール絶縁膜
24、 24ρ、 24η· · ·Ι )ϋ領域
26、 26ρ、 26η…不純物拡散領域
28、 28ρ、 28η…ソース拡散層
30、 30p、 30n" -LDD領域 32、 32p、 32n…不純物拡散領域
34、 34p、 34n…ドレイン拡散層
36、 36ρ、 36η…チャネル領域
38、 38ρ、 38η…ポケット領域
40、 40a、 40b、 40c…ポケット不純物未注入領域
42…シリサイド膜
44· SRAM回路ブロック
46…ロジック回路ブロック
48' CPU回路ブロック
50…周辺回路ブロック
MC' SRAMセル
WL…ワード線
BL、 /8し" 'ピ'ッ卜
Ll、 L2…ロードトランジスタ
Dl、 D2…ドライバトランジスタ
Tl、 Τ2…トランスファトランジスタ
INV1、 INV2…インノくータ
FF…フリップフロップ回路
52…ロードトランジスタ部
54…ドライバトランジスタ部
Al、 A2、 A3、 A4、 A5、 A6…活性領域
58ρ· · ·ρ型不純物拡散領域
58η· · ·η型不純物拡散領域
60a、 60b…不純物未注入領域
100…半導体基板
102…ゲート絶縁膜
104…ゲート電極 106· ' ' ·サイドウォール絶縁膜
108· ' '•LDD領域
110· ' · ·不純物拡散領域
112- · ' -ソース拡散層
114- · '■LDD領域
116- · · ·不純物拡散領域
118- · ' -ドレイン拡散層
120- · ' -チャネル領域
122- · · ·ポケット領域
124- · -MOSトランジスタ
発明を実施するための最良の形態
[0041] [第 1実施形態]
本発明の第 1実施形態による半導体装置及びその製造方法について図 1乃至図 6 を用いて説明する。図 1は本実施形態による半導体装置における複数の MOSトラン ジスタのレイアウトを示す概略平面図、図 2は本実施形態による半導体装置における MOSトランジスタの構造を示す概略断面図、図 3は本実施形態による半導体装置に おける MOSトランジスタのリーク電流、駆動電流を示すグラフ、図 4乃至図 6は本実 施形態による半導体装置の製造方法を示す工程断面図である。
[0042] まず、本実施形態による半導体装置の構造について図 1乃至図 3を用いて説明す る。
[0043] 本実施形態による半導体装置においては、図 1に示すように、半導体基板 10に、 複数の M〇Sトランジスタ 12が配列して形成されている。 M〇Sトランジスタ 12は、ゲ ート電極 20と、ゲート電極 20の両側の半導体基板 10内に形成されたソース拡散層 2 8及びドレイン拡散層 34とを有している。なお、以後の平面図においては、適宜、ソ ース拡散層が形成された領域 (形成予定領域を含む）に" S"を付し、ドレイン拡散層 が形成された領域 (形成予定領域を含む）に" D"を付すこととする。
[0044] 複数の MOSトランジスタ 12には、 PMOSトランジスタと NMOSトランジスタとが混 在している。なお、複数の MOSトランジスタ 12のすべてが PMOSトランジスタ又は N MOSトランジスタであってもよレ、。
[0045] 複数の MOSトランジスタ 12のソース拡散層 28及びドレイン拡散層 34は、同一方向 に並ぶように配置されてレ、る。
[0046] 図 2は、図 1に示すように配置された MOSトランジスタ 12の断面構造を示している。
[0047] 半導体基板 10には、活性領域を画定する素子分離膜 14が形成されている。
[0048] 活性領域が画定された半導体基板 10内には、第 1導電型のゥエル 16が形成され ている。
[0049] 半導体基板 10上には、ゲート絶縁膜 18を介してゲート電極 20が形成されている。
ゲート電極 20の側壁にはサイドウォール絶縁膜 22が形成されている。
[0050] ゲート電極 20のソース側の半導体基板 10内には、ゲート電極 20に自己整合で形 成された LDD領域 24と、ゲート電極 20及びサイドウォール絶縁膜 22に自己整合で 形成された不純物拡散領域 26とからなる第 2導電型のソース拡散層 28が形成され ている。ゲート電極 20のドレイン側の半導体基板 10内には、ゲート電極 20に自己整 合で形成された LDD領域 30と、ゲート電極 20及びサイドウォール絶縁膜 22に自己 整合で形成された不純物拡散領域 32とからなる第 2導電型のドレイン拡散層 34が形 成されている。なお、ソース拡散層 28とドレイン拡散層 34との間が第 1導電型のチヤ ネル領域 36となる。
[0051] ソース拡散層 28とチャネル領域 36との間には、第 2導電型のポケット領域 38が形 成されている。これに対して、ドレイン拡散層 34とチャネル領域 36との間は、ポケット 領域は形成されていなレ、。すなわち、ドレイン拡散層 34とチャネル領域 36との間は、 ポケットイオン注入による不純物（ポケット不純物） 、ゲート電極 20のシャドー効果 により注入されてレ、なレ、領域（ポケット不純物未注入領域） 40となってレ、る。
[0052] ゲート電極 20上、ソース拡散層 28上、及びドレイン拡散層 34上には、シリサイド膜 42がそれぞれ形成されてレ、る。
[0053] 本実施形態による半導体装置は、複数の M〇Sトランジスタ 12のソース拡散層 28 及びドレイン拡散層 34が同一方向に並ぶように配置されており、各 M〇Sトランジスタ 12のソース拡散層 28とチャネル領域 36との間にポケット領域 38が選択的に形成さ れ、ドレイン拡散層 34とチャネル領域 36との間がポケット不純物未注入領域 40とな つていることに主たる特徴がある。
[0054] 複数の MOSトランジスタ 12のソース拡散層 28及びドレイン拡散層 34が同一方向 に並ぶように配置されてレ、るため、複数の MOSトランジスタ 12のそれぞれにつレ、て、 ソース側に傾斜した方向の一方向からポケットイオン注入を行うことができる。これに より、各 M〇Sトランジスタ 12のソース拡散層 28とチャネル領域 36との間に選択的に ポケット領域 38を形成する一方、ドレイン拡散層 34とチャネル領域 36との間をポケッ ト不純物未注入領域 40とすることができる。したがって、複数の MOSトランジスタ 12 のレ、ずれにっレ、ても GIDLを低減することができ、半導体装置の待機時の消費電力 を低減すること力 Sできる。
[0055] 図 3 (a)は本実施形態による半導体装置における MOSトランジスタのリーク電流を 示すグラフ、図 3 (b)は駆動電流を示すグラフである。なお、図 3 (a)及び図 3 (b)には 、 4方向からポケットイオン注入が行われた従来技術による MOSトランジスタのリーク 電流及び駆動電流をそれぞれ併せて示してレ、る。
[0056] 図 3 (a)に示すグラフから明らかなように、 NMOSトランジスタ及び PMOSトランジス タのいずれについても、リーク電流の各成分のうち、 ISについては、従来技術による 場合と本実施形態による場合とで大きな差はない。他方、 GIDLについては、本実施 形態による場合は、従来技術の場合の 1/4程度に低減されている。このため、本実 施形態による場合は、リーク電流全体として、従来技術による場合の半分程度にまで 低減されている。
[0057] また、図 3 (b)に示すグラフ力も明らかなように、 NMOSトランジスタ及び PMOSトラ ンジスタのいずれについても、本実施形態による場合と従来技術による場合とで駆動 電流はほぼ同じになっている。このことから、本実施形態による場合おいて MOSトラ ンジスタの動作特性は劣化していないことが分かる。
[0058] このように、本実施形態によれば、 MOSトランジスタの動作特性を劣化させることな ぐ M〇Sトランジスタのリーク電流を低減することができる。
[0059] 次に、本実施形態による半導体装置の製造方法について図 4乃至図 6を用いて説 明する。
[0060] まず、例えばシリコンよりなる半導体基板 10に、例えば STI (Shallow Trench Isolatio n)法により素子分離膜 14を形成し、複数の MOSトランジスタ 12が形成される活性領 域を画定する（図 4 (a) )。活性領域は、複数の MOSトランジスタ 12のソース拡散層 2 8が形成される領域及びドレイン拡散層 34の形成される領域が同一方向に並ぶよう に画定する。
[0061] 次いで、例えばイオン注入法により半導体基板 10内に不純物を導入し、所定の導 電型のゥエル 16を形成する。 PMOSトランジスタが形成される領域には、 n型不純物 として例えばリン（P)を、例えば加速エネルギー 500keV、ドーズ量 l X 1013cm_2の 条件でイオン注入する。なお、 n型不純物としてアンチモン（Sb)、砒素 (As)等を用 いてもよい。また、 NMOSトランジスタが形成される領域には、 p型不純物として例え ばボロン（B)を、例えば加速エネルギー 250keV、ドーズ量 1 X 1013cm— 2の条件で イオン注入する。なお、 p型不純物としてインジウム（In)等を用いてもよい。
[0062] なお、ゥエル 16を形成するための不純物のイオン注入は、リソグラフィー技術による フォトレジスト膜をマスクとして用い、 PMOSトランジスタが形成される領域と NMOSト ランジスタが形成される領域とで打ち分ける。この後に行う不純物のイオン注入につ いても同様とする。
[0063] 次いで、例えばイオン注入法により、半導体基板 10内のチャネル領域 36に所定の 導電型の不純物を導入する（図 4 (b) )。 PMOSトランジスタを形成する領域には、 n 型不純物として例えば砒素を、例えば加速エネルギー 80keV、ドーズ量 2 X 1012cm 一2の条件でイオン注入する。なお、 n型不純物としてリン、アンチモン等を用いてもよ レ、。 NMOSトランジスタを形成する領域には、 p型不純物として例えばボロンを、例え ば加速エネルギー 20keV、ドーズ量 5 X 1012cm— 2の条件でイオン注入する。なお、 p型不純物としてインジウム等を用いてもょレ、。
[0064] 次いで、半導体基板 10上に、例えば熱酸化法により、例えば膜厚 3nmのシリコン 酸化膜よりなるゲート絶縁膜 18を形成する（図 4 (c) )。なお、ゲート絶縁膜として、ハ フニゥムオキサイド (HfO)膜、ハフニウム酸化アルミ（HfAl〇）膜、酸化アルミ (AIO) 膜、又はこれらに窒素（N)を添加したものを形成してもよレ、。
[0065] 次いで、例えば熱 CVD (Chemical Vapor Deposition)法により、例えば膜厚 200η mのポリシリコン膜 20を形成する（図 4 (d) )。 [0066] 次いで、リソグラフィー技術及びエッチング技術を用レ、、ポリシリコン膜 20をパター ニングし、ポリシリコン膜よりなりゲート長が例えば 200nmのゲート電極 20を形成する (図 5 (a) )。なお、ゲート電極 20として、アルミニウム (A1)、チタン (Ti)、窒化チタン（ ΤΪΝ)、タングステン (W)、ニッケルシリサイド（NiSi)、コバルトシリサイド（CoSi)等の 金属又は金属を含有する材料よりなるものを形成してもよレヽ。
[0067] 次いで、ゲート電極 20をマスクとして、例えばイオン注入法により、ゲート電極 20の 両側の半導体基板 10内に不純物を導入する。これにより、ゲート電極 20のソース側 及びドレイン側の半導体基板 10内に LDD領域 24、 30を形成する（図 5 (b) )。 PMO Sトランジスタを形成する領域には、 p型不純物として例えばボロンを、例えば加速ェ ネノレギー 20keV、ドーズ量 2 X 10Mcm 2の条件でイオン注入する。 NMOSトランジ スタを形成する領域には、 n型不純物として例えば砒素を、例えば加速エネルギー 2 0keV、ドーズ量 2 X 10Mcm_2の条件でイオン注入する。なお、 LDD領域を形成す るためのイオン注入は、半導体基板 10表面に対してソース側又はドレイン側に傾斜 した方向力 行ってもよい。
[0068] 次いで、ゲート電極 20をマスクとして、半導体基板 10表面に対してソース側に傾斜 した方向からポケットイオン注入を行い、ポケット領域 38を形成する（図 5 (c) )。 PMO Sトランジスタが形成される領域には、ソース側に例えば 45° 傾けた角度を入射角度 として、 n型不純物として例えばリンを、例えば加速エネルギー 30keV、ドーズ量 3 X 1013cm_2の条件でイオン注入する。 NMOSトランジスタが形成される領域には、ソ ース側に例えば 45° 傾けた角度を入射角度として、 p型不純物としてボロンを、例え ば加速エネルギー 20keV、ドーズ量 3 X 1013cm— 2の条件でイオン注入する。
[0069] このように、半導体基板 10表面に対してソース側に傾斜した方向の一方向からボケ ットイオン注入を行うことにより、ドレイン拡散層 34とチャネル領域 36との間は、ゲート 電極 20のシャドー効果によって、ポケット不純物未注入領域 40となる。このため、ポ ケット領域 38は、ソース拡散層 28とチャネル領域 36との間に選択的に形成される。
[0070] また、本実施形態では、複数の MOSトランジスタ 12のソース拡散層 28及びドレイ ン拡散層 34が同一方向に並ぶように配置されるので、複数の MOSトランジスタ 12の それぞれについて、ソース側に傾斜した方向の一方向からポケットイオン注入を行う こと力 Sできる。これにより、各 MOSトランジスタ 12のソース拡散層 28とチャネル領域 3 6との間に選択的にポケット領域 38を形成する一方、ドレイン拡散層 34とチャネル領 域 36との間をポケット不純物未注入領域 40とすることができる。したがって、複数の MOSトランジスタ 12のいずれについても GIDLを低減することができ、半導体装置 の待機時の消費電力を低減することができる。
[0071] なお、ポケットイオン注入の入射角度 Θは、ゲート電極 20の高さ等に応じて、 0° <
Θく 90° の範囲で適宜設定することができる。
[0072] 次いで、全面に、例えば熱 CVD法により例えば膜厚 2nmのシリコン酸化膜を形成 し、このシリコン酸化膜を異方性エッチングすることにより、ゲート電極 20の側壁にサ イドウォール絶縁膜 22を形成する（図 6 (a) )。
[0073] 次いで、ゲート電極 20及びサイドウォール絶縁膜 22をマスクとして、例えばイオン 注入法により、ゲート電極 20及びサイドウォール絶縁膜 22の両側の半導体基板 10 内に不純物を導入する。これにより、ゲート電極 20及びサイドウォール絶縁膜 22のソ ース側及びドレイン側の半導体基板 10内に不純物拡散領域 26、 32を形成する（図 6 (b) )。 PMOSトランジスタを形成する領域には、 p型不純物として例えばボロンを、 例えば加速エネルギー 15keV、ドーズ量 1 X 1015cm_2の条件でイオン注入する。 N MOSトランジスタを形成する領域には、 n型不純物として例えば砒素を、例えば加速 エネノレギー 20keV、ドーズ量 1 X 1015cm_2の条件でイオン注入する。
[0074] こうして、ゲート電極 20のソース側の半導体基板 10内に、 LDD領域 24と不純物拡 散領域 26とからなるソース拡散層 28を形成し、ゲート電極 20のドレイン側の半導体 基板 10内に、 LDD領域 30と不純物拡散領域 32とからなるドレイン拡散層 34を形成 する。ソース拡散層 28とチャネル領域 36との間にはポケット領域 38が形成されてい るのに対し、ドレイン拡散層 34とチャネル領域 36との間は、ポケット不純物未注入領 域 40となっている。
[0075] 次いで、例えば通常のサリサイドプロセスにより、ゲート電極 20上、ソース拡散層 28 上、及びドレイン拡散層 34上に、それぞれ例えばコバルトシリサイド（CoSi)よりなる シリサイド膜 42を形成する（図 6 (c) )。
[0076] 以後、 M〇Sトランジスタ 12が形成された半導体基板 10上に、通常の半導体装置 の製造プロセスを用いて、配線層を適宜形成する。
[0077] こうして、本実施形態による半導体装置が製造される。
[0078] このように、本実施形態によれば、複数の MOSトランジスタ 12のソース拡散層 28 及びドレイン拡散層 34を同一方向に並ぶように配置し、半導体基板 10表面に対して ソース側に傾斜した方向の一方向からポケットイオン注入を行うので、複数の MOSト ランジスタについて、ソース拡散層 28とチャネル領域 36との間に選択的にポケット領 域 38を形成する一方、ドレイン拡散層 34とチャネル領域 36との間をポケット不純物 未注入領域 40とすることができる。これにより、 GIDLを低減し、半導体装置の待機 時の消費電力を低減することができる。
[0079] なお、上記では、 NMOSトランジスタ及び PMOSトランジスタのいずれについても、 ソース側に傾斜した方向からポケットイオン注入を行う場合について説明した力 N MOSトランジスタ及び PMOSトランジスタのいずれか一方についてのみ、ソース側に 傾斜した方向力 ポケットイオン注入を行ってもよい。
[0080] [第 2実施形態]
本発明の第 2実施形態による半導体装置及びその製造方法について図 7乃至図 1 4を用いて説明する。図 7は本実施形態による半導体装置の回路構成を示すブロック 図、図 8は本実施形態による半導体装置における SRAMセルの等価回路を示す回 路図、図 9は本実施形態による半導体装置における SRAMセルのレイアウトを示す 概略平面図、図 10は本実施形態による半導体装置における SRAMセルアレイを示 す概略平面図、図 11は従来の SRAMセルのレイアウトを示す概略平面図、図 12乃 至図 14は本実施形態による半導体装置の製造方法を示す工程平面図である。なお 、第 1実施形態による半導体装置及びその製造方法と同一の構成要素については 同一の符号を付し説明を省略し或いは簡略にする。
[0081] まず、本実施形態による半導体装置の構造について図 7乃至図 11を用いて説明 する。
[0082] 本実施形態は、図 7に示すように、 SRAM回路ブロック 44、ロジック回路ブロック 46 、 CPU回路ブロック 48、及び周辺回路ブロック 50を有する半導体装置において、 S RAM回路ブロック 44に対して本発明を適用するものである。すなわち、本実施形態 は、 SRAM回路ブロック 44における SRAMセルを構成するロードトランジスタ及びド ライバトランジスタのそれぞれについて、ソース拡散層及びドレイン拡散層を同一方 向に並ぶように配置し、ゲート電極をマスクとして、基板表面に対してソース側に傾斜 した方向力、らポケットイオン注入を行うものである。
[0083] 本実施形態による半導体装置における SRAMセル MCは、図 8に示すように、ヮー ド線 WLと、一対のビット線 BL、 /BL (BLバー）との交差領域に配置されている。 SR AMセル MCは、 CMOS型のものであり、一対のロードトランジスタ Ll、 L2、一対のド ライバトランジスタ Dl、 D2、及び一対のトランスファトランジスタ Tl、 Τ2により構成さ れている。ロードトランジスタ Ll、 L2は PM〇Sトランジスタで構成され、ドライバトラン ジスタ Dl、 D2及びトランスファトランジスタ Tl、 Τ2は NM〇Sトランジスタで構成され 、 1セル当たり 6個の M〇Sトランジスタを有している。
[0084] ロードトランジスタ L1とドライバトランジスタ D1とによりインバータ INV1が構成されて いる。ロードトランジスタ L2とドライバトランジスタ D2とによりインバータ INV2が構成さ れている。インバータ INV1とインバータ INV2とによりフリップフロップ回路 FFが構成 されている。フリップフロップ回路 FFは、ビット線 BL、 /BL及びワード線 WLに接続 されたトランスファトランジスタ Tl、 T2により制御される。
[0085] 半導体基板 10に形成された SRAMセル MCは、図 9に示すように、ロードトランジ スタ Ll、 L2が形成されたロードトランジスタ部 52と、ドライバトランジスタ Dl、 D2が形 成されたドライノくトランジスタ部 54と、トランスファトランジスタ Tl、 Τ2が形成されたトラ ンスファトランジスタ部 56とを有している。
[0086] ロードトランジスタ部 52において、ロードトランジスタ L1が形成された活性領域 A1と 、ロードトランジスタ L2が形成された活性領域 Α2とは、素子分離膜 14により互いに 分離されている。こうして、隣接するロードトランジスタ Ll、 L2は、互いに独立して形 成されており、ロードトランジスタ Ll、 L2のソース拡散層 28p及びドレイン拡散層 34p が同一方向に並ぶように配置されている。ロードトランジスタ Ll、 L2においては、ソー ス拡散層 28pとチャネル領域との間にポケット領域が選択的に形成され、ドレイン拡 散層 34pとチャネル領域との間は、ポケット不純物未注入領域 40aとなっている。
[0087] また、ドライバトランジスタ部 54において、ドライバトランジスタ D1が形成された活性 領域 A3と、ドライバトランジスタ D2が形成された活性領域 A4とは、素子分離膜 14に より互いに分離されている。こうして、隣接するドライバトランジスタ Dl、 D2は、互いに 独立して形成されており、ドライバトランジスタ Dl、 D2のソース拡散層 28η及びドレイ ン拡散層 34ηが同一方向に並ぶように配置されている。ドライバトランジスタ Dl、 D2 においては、ソース拡散層 28ηとチャネル領域との間にポケット領域が選択的に形成 され、ドレイン拡散層 34ηとチャネル領域との間は、ポケット不純物未注入領域 40bと なっている。
[0088] また、トランスファトランジスタ部 56において、トランスファトランジスタ T1が形成され た活性領域 A5は、ドライバトランジスタ D1が形成された活性領域 A3に接続されてレヽ る。また、トランスファトランジスタ T2が形成された活性領域 A6は、ドライバトランジス タ D2が形成された活性領域 A4に接続されている。
[0089] ロードトランジスタ L1とドライバトランジスタ D1とは、共通のゲート電極 20aを有して レ、る。ロードトランジスタ L2とドライバトランジスタ D2とは、共通のゲート電極 20bを有 してレ、る。トランスファトランジスタ T1、T2は、共通のゲート電極 20cを有している。
[0090] 上記図 9に示す SRAMセル MCは、図 10に示すように、行方向（紙面横方向）及び 列方向（紙面縦方向）に繰り返して配置され、メモリセルアレイを構成している。
[0091] 行方向に隣接する SRAMセル MCは、ロードトランジスタ Ll、 L2、ドライバトランジ スタ Dl、 D2、及びトランスファトランジスタ Tl、 Τ2が同一方向に配置されている。行 方向に配置された複数の SRAMセル MCのトランスファトランジスタ Tl、 Τ2は、共通 のゲート電極 20cを有している。
[0092] 列方向に隣接する一対の SRAMセル MCは、ロードトランジスタ Ll、 L2、ドライバト ランジスタ Dl、 D2、及びトランスファトランジスタ Tl、 Τ2が、両者の境界線を対称軸 に線対称に配置されている。また、列方向に隣接する一対の SRAMセル MCでは、 トランスファトランジスタ T1が形成された活性領域 A5が互いに接続され、トランスファ トランジスタ T2が形成された活性領域 A6が互いに接続されてレ、る。
[0093] 本実施形態による半導体装置は、 SRAMセル MCにおいて、 P 接するロードトラン ジスタ Ll、 L2が、互いに独立して形成され、ソース拡散層 28p及びドレイン拡散層 3 4pが同一方向に並ぶように配置されており、隣接するドライバトランジスタ Dl、 D2が 、互いに独立して形成され、ソース拡散層 28η及びドレイン拡散層 34ηが同一方向 に並ぶように配置されてレ、ることに主たる特徴がある。
[0094] 従来の SRAMセルは、隣接する MOSトランジスタのソース拡散層又はドレイン拡 散層が共通化されたレイアウトとなっていた。図 11は、従来の SRAMセルのレイァゥ トを示す概略平面図である。
[0095] 図示するように、従来の SRAMセル MCにおいては、活性領域 Al、 A2がー体的 に形成されており、 P 接するロードトランジスタ Ll、 L2では、ドレイン拡散層 34pが共 通化されていた。また、活性領域 A3、 A4がー体的に形成されており、 P 接するドライ バトランジスタ Dl、 D2では、ソース拡散層 28ηが共通化されていた。すなわち、ロー ドトランジスタ Ll、 L2のソース拡散層 28p及びドレイン拡散層 34pは同一方向に並ん でおらず、また、ドライバトランジスタ Dl、 D2のソース拡散層 28η及びドレイン拡散層 34ηも同一方向には並んでいなかった。
[0096] このため、従来の SRAMセルのレイアウトでは、ロードトランジスタ Ll、 L2、ドライバ トランジスタ Dl、 D2について、ソース側に傾斜した方向の一方向からポケットイオン 注入を行うことは極めて困難であった。したがって、 GIDLを低減し、半導体装置の待 機時の消費電力を低減することは困難であった。
[0097] これに対して、本実施形態による半導体装置における SRAMセル MCにおいては 、隣接するロードトランジスタ Ll、 L2が、互いに独立して形成され、ソース拡散層 28p 及びドレイン拡散層 34pが同一方向に並ぶように配置されており、隣接するドライバト ランジスタ Dl、 D2が、互いに独立して形成され、ソース拡散層 28η及びドレイン拡散 層 34ηが同一方向に並ぶように配置されてレ、る。
[0098] したがって、ロードトランジスタ Ll、 L2について、半導体基板 10表面に対してソー ス側に傾斜した方向の一方向からポケットイオン注入を行うことができる。このため、 本実施形態による半導体装置では、ロードトランジスタ Ll、 L2のいずれについても、 ソース拡散層 28pとチャネル領域との間にポケット領域が選択的に形成されおり、図 9に示すように、ドレイン拡散層 34pとチャネル領域との間力 ポケット不純物未注入 領域 40aとなっている。
[0099] また、ドライバトランジスタ Dl、 D2についても、半導体基板 10表面に対してソース 側に傾斜した方向の一方向からポケットイオン注入を行うことができる。このため、本 実施形態による半導体装置では、ドライバトランジスタ Dl、 D2のいずれについても、 ソース拡散層 28ηとチャネル領域との間にポケット領域が選択的に形成されており、 図 9に示すように、ドレイン拡散層 34ηとチャネル領域との間力 ポケット不純物未注 入領域 40bとなっている。
[0100] このように、ロードトランジスタ Ll、 L2、ドライバトランジスタ Dl、 D2について、半導 体基板 10表面に対してソース側に傾斜した方向の一方向からポケットイオン注入を 行うことができるので、 GIDLを低減し、半導体装置の待機時の消費電力を低減する こと力 Sできる。
[0101] 次に、本実施形態による半導体装置の製造方法について図 12乃至図 14を用いて 説明する。本実施形態では、図 4乃至図 6に示す第 1実施形態による半導体装置の 製造方法を用いて、ロードトランジスタ Ll、 L2、ドライバトランジスタ Dl、 D2等を形成 する。
[0102] まず、図 4 (a)に示す工程と同様にして、例えばシリコンよりなる半導体基板 10に、 例えば STI法により素子分離膜 14を形成し、ロードトランジスタ Ll、 L2、ドライバトラ ンジスタ Dl、 D2、トランスファトランジスタ Tl、 Τ2が形成される活性領域 Α1〜Α6を 画定する（図 12 (a) )。活性領域 Α1〜Α4は、ロードトランジスタ Ll、 L2、ドライノくトラ ンジスタ Dl、 D2のソース拡散層 28ρ、 28ηが形成される領域及びドレイン拡散層 34 ρ、 34ηの形成される領域が同一方向に並ぶように画定する。
[0103] 次いで、図 4 (b)に示す工程と同様にして、ゥエル注入及びチャネル注入を順次行 5。
[0104] すなわち、まず、例えばイオン注入法により半導体基板 10内に不純物を導入し、所 定の導電型のゥエル 16n、 16pを形成する（図 12 (b) )。 PMOSトランジスタが形成さ れる領域、すなわちロードトランジスタ Ll、 L2が形成される領域には、 n型ゥヱル 16η を形成する。また、 NMOSトランジスタが形成される領域、すなわちドライバトランジス タ Dl、 D2、トランスファトランジスタ Tl、 Τ2が形成される領域には、 ρ型ゥヱル 16ρを 形成する。
[0105] 次いで、例えばイオン注入法により、半導体基板 10内のチャネル領域に所定の導 電型の不純物を導入する（図 4 (b) )。 PMOSトランジスタを形成する領域、すなわち ロードトランジスタ Ll、 L2が形成される領域には、 n型不純物をイオン注入する。 NM OSトランジスタを形成する領域、すなわちドライバトランジスタ Dl、 D2、トランスファト ランジスタ Tl、 Τ2が形成される領域には、 ρ型不純物をイオン注入する。
[0106] なお、ゥエル注入及びチャネル注入は、リソグラフィー技術によるフォトレジスト膜を マスクとして用レ、、 PMOSトランジスタが形成される領域と NMOSトランジスタが形成 される領域とで打ち分ける。
[0107] 次いで、図 4 (c)、図 4 (d)、及び図 5 (a)に示す工程と同様にして、半導体基板 10 上に、ゲート絶縁膜を介してゲート電極 20a、 20b, 20cを形成する（図 13 (a) )。ゲー ト電極 20aはロードトランジスタ L1とドライバトランジスタ D1に共通のものであり、ゲー ト電極 20bはロードトランジスタ L2とドライバトランジスタ D2に共通のものであり、ゲー る。
[0108] 次いで、図 5 (b)に示す工程と同様にして、ロードトランジスタ Ll、 L2、ドライバトラン ジスタ Dl、 D2、及びトランスファトランジスタ Tl、 Τ2について、 LDD領域を形成する ためのイオン注入を行う。 LDD領域を形成するためのイオン注入は、リソグラフィー 技術によるフォトレジスト膜をマスクとして用レ、、 PMOSトランジスタが形成される領域 と NMOSトランジスタが形成される領域とで打ち分ける。なお、 LDD領域を形成する ためのイオン注入は、半導体基板 10表面に対してソース側又はドレイン側に傾斜し た方向力 行ってもよい。
[0109] 次いで、ドライバトランジスタ Dl、 D2についてポケットイオン注入を行う。
[0110] すなわち、まず、フォトリソグラフィ技術により、ロードトランジスタ Ll、 L2及びトランス ファトランジスタ Tl、 Τ2が形成される領域を覆レ、、ドライバトランジスタ Dl、 D2が形 成される領域を露出するフォトレジスト膜を形成する。
[0111] 次いで、図 5 (c)に示す工程と同様にして、このフォトレジスト膜及びゲート電極 20a 、 20bをマスクとして、半導体基板 10表面に対してソース側に傾斜した方向から p型 不純物のポケットイオン注入を行う（図 13 (b) )。
[0112] このように、半導体基板 10表面に対してソース側に傾斜した方向の一方向からボケ ットイオン注入を行うことにより、ドライバトランジスタ Dl、 D2について、ドレイン拡散 層 34ηとチャネル領域との間は、ゲート電極 20a、 20bのシャドー効果によって、ポケ ット不純物未注入領域 40bとなる。
[0113] 本実施形態では、 P 接するドライバトランジスタ Dl、 D2が、互いに独立して形成さ れ、ソース拡散層 28η及びドレイン拡散層 34ηが同一方向に並ぶように配置されるの で、ドライノ トランジスタ Dl、 D2について、半導体基板 10表面に対してソース側に傾 斜した方向の一方向からポケットイオン注入を行うことができる。
[0114] ドライバトランジスタ Dl、 D2についてポケットイオン注入を行った後、マスクとして用 レ、たフォトレジスト膜を除去する。
[0115] 次いで、ロードトランジスタ Ll、 L2についてポケットイオン注入を行う。
[0116] すなわち、まず、フォトリソグラフィ技術により、ドライバトランジスタ Dl、 D2及びトラン スフアトランジスタ Tl、 Τ2が形成される領域を覆レ、、ロードトランジスタ Ll、 L2が形成 される領域を露出するフォトレジスト膜を形成する。
[0117] 次いで、図 5 (c)に示す工程と同様にして、このフォトレジスト膜及びゲート電極 20a
、 20bをマスクとして、半導体基板 10表面に対してソース側に傾斜した方向力も n型 不純物のポケットイオン注入を行う（図 14)。
[0118] このように、半導体基板 10表面に対してソース側に傾斜した方向の一方向からボケ ットイオン注入を行うことにより、ロードトランジスタ Ll、 L2について、ドレイン拡散層 3
4pとチャネル領域との間は、ゲート電極 20a、 20bのシャドー効果によって、ポケット 不純物未注入領域 40aとなる。
[0119] 本実施形態では、隣接するロードトランジスタ Ll、 L2力 S、互いに独立して形成され
、ソース拡散層 28p及びドレイン拡散層 34pが同一方向に並ぶように配置されるので
、ロードトランジスタ Ll、 L2について、半導体基板 10表面に対してソース側に傾斜し た方向の一方向からポケットイオン注入を行うことができる。
[0120] ロードトランジスタ Ll、 L2についてポケットイオン注入を行った後、マスクとして用い たフォトレジスト膜を除去する。
[0121] 次いで、図 6 (a)に示す工程と同様にして、ゲート電極 20a、 20b, 20cの側壁にサ イドウォール絶縁膜を形成する。 [0122] 次いで、図 6 (b)に示す工程と同様にして、ロードトランジスタ Ll、 L2、ドライバトラン ジスタ Dl、 D2、及びトランスファトランジスタ Tl、 Τ2について、ソース拡散層及びド レイン拡散層の深い不純物拡散領域を形成するためのイオン注入を行う。深い不純 物拡散領域を形成するためのイオン注入は、リソグラフィー技術によるフォトレジスト 膜をマスクとして用レ、、 PMOSトランジスタが形成される領域と NMOSトランジスタが 形成される領域とで打ち分ける。
[0123] 次いで、図 6 (c)に示す工程と同様にして、ゲート電極 20a、 20b, 20c上、ソース拡 散層上、及びドレイン拡散層上にシリサイド膜を形成する。
[0124] 以後、ロードトランジスタ Ll、 L2、ドライバトランジスタ Dl、 D2、及びトランスファトラ ンジスタ Tl、 Τ2が形成された半導体基板 10上に、通常の半導体装置の製造プロセ スを用いて、配線層を適宜形成する。
[0125] こうして、本実施形態による半導体装置が製造される。
[0126] このように、本実施形態によれば、ロードトランジスタ Ll、 L2、ドライバトランジスタ D 1、 D2について、ソース拡散層及びドレイン拡散層を同一方向に並ぶように配置する ことにより、半導体基板 10表面に対してソース側に傾斜した方向の一方向からポケッ トイオン注入を行うので、 GIDLを低減し、半導体装置の待機時の消費電力を低減す ること力 Sできる。
[0127] なお、上記では、図 7に示す回路構成の半導体装置において、 SRAM回路ブロッ ク 44に対して本発明を適用する場合について説明した。このように、 LSI全体のリー ク電流において支配的な SRAM回路ブロック 44に対して本発明を適用することによ り、半導体装置のチップサイズの増大を抑えつつ、半導体装置の待機時の消費電力 を低減することができる。し力、しながら、本発明の適用範囲は SRAM回路ブロック 44 に限定されるものではなぐ同じく LSI全体のリーク電流において支配的なロジック回 路 46に本発明を適用してもよい。また、 CPU回路ブロック 48、昇圧回路、降圧回路 等を含む周辺回路ブロック 50に本発明を適用してもよい。
[0128] また、ロードトランジスタ Ll、 L2及びドライバトランジスタ Dl、 D2についてのみなら ず、図 10に示す SRAMセルアレイのレイアウトを変更して、トランスファトランジスタ T 1、 T2についても、半導体基板 10表面に対してソース側に傾斜した方向の一方向か らポケットイオン注入を行うことができるようにしてもょレ、。
[0129] 具体的には、図 15に示すように、列方向（紙面縦方向）に隣接する SRAMセル M Cについても、行方向と同様に、ロードトランジスタ Ll、 L2、ドライバトランジスタ Dl、 D2、及びトランスファトランジスタ Tl、 Τ2を同一方向に配置する。このように SRAM セル MCを配置することにより、トランスファトランジスタ T1、T2についても、半導体基 板 10表面に対してソース側に傾斜した方向の一方向からポケットイオン注入を行うこ とが可能となる。
[0130] 図 16は、図 15に示すように SRAMセル MCを配置し、トランスファトランジスタ Tl、 Τ2についても、半導体基板 10表面に対してソース側に傾斜した方向の一方向から ポケットイオン注入を行った場合の SRAMセル MCを示している。
[0131] 図示するように、トランスファトランジスタ Tl、 Τ2についても、ゲート電極 20cのシャ ドー効果によって、ドレイン拡散層とチャネル領域との間がポケット不純物未注入領 域 40cとなっている。
[0132] このように、トランスファトランジスタ Tl、 Τ2についても、半導体基板 10表面に対し てソース側に傾斜した方向の一方向からポケットイオン注入を行ってもよレ、。これによ り、トランスファトランジスタ Tl、 Τ2についても GIDLを低減し、半導体装置の待機時 の消費電力を更に低減することができる。
[0133] また、上記では、ロードトランジスタ Ll、 L2及びドライバトランジスタ Dl、 D2につい て半導体基板 10表面に対してソース側に傾斜した方向からポケットイオン注入を行う 場合について説明したが、ロードトランジスタ Ll、 L2及びドライバトランジスタ Dl、 D 2のいずれかについて、半導体基板 10表面に対してソース側に傾斜した方向からポ ケットイオン注入を行ってもよレヽ。
[0134] また、必ずしもすべての SRAMセル MCにおけるロードトランジスタ Ll、 L2、ドライ バトランジスタ Dl、 D2について、ソース拡散層及びドレイン拡散層が同一方向に並 ぶように配置する必要はなレ、。
[0135] [第 3実施形態]
本発明の第 3実施形態による半導体装置及びその製造方法について図 17、図 18 、及び図 21を用いて説明する。図 17は本実施形態による半導体装置の構造を示す 概略断面図、図 18は本実施形態による半導体装置の製造方法を示す工程断面図、 図 21は本実施形態による半導体装置における NMOSトランジスタのリーク電流及び 駆動電流を示すグラフである。なお、第 1及び第 2実施形態による半導体装置及びそ の製造方法と同様の構成要素については同一の符号を付し説明を省略し或いは簡 略にする。
[0136] まず、本実施形態による半導体装置の構造について図 17を用いて説明する。
[0137] 本実施形態による半導体装置の基本的構成は、第 1実施形態による半導体装置と ほぼ同様である。本実施形態による半導体装置は、ソース拡散層及びドレイン拡散 層と同一導電型の不純物が、半導体基板 10表面に対してドレイン側に傾斜した方向 力、ら更にイオン注入されたものである。なお、本実施形態では、 MOSトランジスタ 12 が、 NMOSトランジスタ 12ηである場合について説明する。
[0138] 半導体基板 10には、活性領域を画定する素子分離膜 14が形成されている。
[0139] 活性領域が画定された半導体基板 10内には、 ρ型ゥヱル 16ρが形成されている。
[0140] 半導体基板 10上には、ゲート絶縁膜 18を介してゲート電極 20が形成されている。
ゲート電極 20の側壁にはサイドウォール絶縁膜 22が形成されている。
[0141] ゲート電極 20のソース側の半導体基板 10内には、ゲート電極 20に自己整合で形 成された LDD領域 24ηと、ゲート電極 20及びサイドウォール絶縁膜 22に自己整合 で形成された不純物拡散領域 26ηとからなる η型のソース拡散層 28ηが形成されて いる。ゲート電極 20のドレイン側の半導体基板 10内には、ゲート電極 20に自己整合 で形成された LDD領域 30ηと、ゲート電極 20及びサイドウォール絶縁膜 22に自己 整合で形成された不純物拡散領域 32ηとからなる η型のドレイン拡散層 34ηが形成さ れている。なお、ソース拡散層 28ηとドレイン拡散層 34ηとの間が ρ型のチャネル領域 36ρとなる。
[0142] ソース拡散層 28ηとチャネル領域 36ρとの間には、 ρ型のポケット領域 38ρが形成さ れている。これに対して、ドレイン拡散層 34ηとチャネル領域 36ρとの間は、ポケット領 域は形成されていなレ、。すなわち、ドレイン拡散層 34ηとチャネル領域 36ρとの間は 、ポケット不純物未注入領域 40となっている。
[0143] さらに、ドレイン拡散層 34ηは、 LDD領域 30ηよりも浅ぐゲート電極 20側端部がゲ ート電極 20下まで延在する n型不純物拡散領域 58nを有している。
[0144] ゲート電極 20上、ソース拡散層 28η上、及びドレイン拡散層 34η上には、シリサイド 膜 42がそれぞれ形成されてレ、る。
[0145] 本実施形態による半導体装置は、第 1実施形態による半導体装置と同様に、 ΝΜΟ Sトランジスタ 12ηのソース拡散層 28ηとチャネル領域 36ρとの間にポケット領域 38ρ が選択的に形成され、ドレイン拡散層 34ηとチャネル領域 36ρとの間がポケット不純 物未注入領域 40となっていることに主たる特徴がある。これにより、 NMOSトランジス タ 12ηついて GIDLを低減することができ、半導体装置の待機時の消費電力を低減 すること力 Sできる。
[0146] さらに、本実施形態による半導体装置は、ドレイン拡散層 34ηが、 LDD領域 30ηよ りも浅ぐゲート電極 20側端部がゲート電極 20下まで延在する η型不純物拡散領域 58ηを有することにも主たる特徴がある。なお、 η型不純物拡散領域 58ηは、後述す るように、半導体基板 10表面に対してドレイン側に傾斜した方向力 η型不純物をィ オン注入することにより形成されたものである。
[0147] 本実施形態による半導体装置では、 η型不純物拡散領域 58ηにより、 NMOSトラン ジスタ 12ηの実効的なチャネル長が短くなつている。したがって、 NMOSトランジスタ 12nの駆動電流を増加させることができる。
[0148] 図 21 (a)は本実施形態による半導体装置における NMOSトランジスタのリーク電 流を示すグラフ、図 21 (b)は駆動電流を示すグラフである。なお、図 21 (a)及び図 2 1 (b)には、従来技術による NMOSトランジスタのリーク電流及び駆動電流をそれぞ れ併せて示している。
[0149] 図 21 (a)に示すグラフから明らかなように、 NMOSトランジスタのリーク電流の各成 分のうち、 ISについては、従来技術による場合と本実施形態による場合とで大きな差 はない。他方、 GIDLについては、本実施形態による場合は、従来技術の場合の 1Z 4程度に低減されている。このため、本実施形態による場合は、リーク電流全体として 、従来技術による場合の半分程度にまで低減されている。
[0150] さらに、図 21 (b)に示すグラフから明らかなように、本実施形態による場合、 NMOS トランジスタの駆動電流が、従来技術による場合の 1. 5倍程度に増加している。 [0151] このように、本実施形態によれば、 NMOSトランジスタのリーク電流を低減するととも に、 NMOSトランジスタの駆動電流を増加させることができる。
[0152] 次に、本実施形態による半導体装置の製造方法について図 18を用いて説明する
[0153] まず、図 4 (a)乃至図 5 (b)に示す第 1実施形態による半導体装置の製造方法の N MOSトランジスタを形成する場合と同様にして、 LDD領域 24η、 30ηまでを形成す る（図 18 (a) )。
[0154] 次いで、ゲート電極 20をマスクとして、半導体基板 10表面に対してソース側に傾斜 した方向力も p型不純物のポケットイオン注入を行レ、、ポケット領域 38pを形成する（ 図 18 (b) )。このポケットイオン注入では、ソース側に例えば 30° 傾けた角度を入射 角度として、 p型不純物としてボロンを、例えば加速エネルギー 20keV、ドーズ量 2 X 1013cm_2の条件でイオン注入する。 p型不純物として、インジウム等を用いてもよレ、。
[0155] 第 1実施形態による半導体装置の製造方法と同様に、半導体基板 10表面に対して ソース側に傾斜した方向の一方向からポケットイオン注入を行うことにより、 NMOSト ランジスタ 12ηのソース拡散層 28ηとチャネル領域 36pとの間に選択的にポケット領 域 38pを形成する一方、ドレイン拡散層 34ηとチャネル領域 36pとの間をポケット不 純物未注入領域 40とすることができる。したがって、 NMOSトランジスタ 12ηについ て GIDLを低減することができ、半導体装置の待機時の消費電力を低減することがで きる。
[0156] なお、ポケットイオン注入の入射角度 θ 1は、ゲート電極 20の高さ等に応じて、 0° < Θ 1 < 90° の範囲で適宜設定することができる。
[0157] 次いで、ゲート電極 20をマスクとして、半導体基板 10表面に対してドレイン側に傾 斜した方向から η型不純物のイオン注入を行う。これにより、ゲート電極 20のドレイン 側の半導体基板 10内に、 LDD領域 30ηよりも浅ぐゲート電極 20側端部がゲート電 極 20下まで延在する η型不純物拡散領域 58ηを形成する（図 18 (c) )。この η型不純 物拡散領域 58ηを形成するためのイオン注入では、ドレイン側に例えば 30° 傾けた 角度を入射角度として、 η型不純物として砒素を、例えばカ卩速エネルギー 10keV、ド ーズ量 4 X 1013cm_2の条件でイオン注入する。 n型不純物として、リン等を用いても よい。
[0158] こうして、半導体基板 10表面に対してドレイン側に傾斜した方向力 n型不純物の イオン注入を行い、 n型不純物拡散領域 58ηを形成することにより、 NMOSトランジス タ 12ηの実効的なチャネル長を短くすることができる。したがって、 NMOSトランジス タ 12ηの駆動電流を増加させることができる。
[0159] なお、仮に、 η型不純物のイオン注入を、半導体基板 10表面に対してソース側に傾 斜した方向力 行うと、この η型不純物とポケットイオン注入による ρ型不純物とが相殺 し合うこととなる。この結果、実効的なチャネル長を短くすることができないだけでなく 、ポケットイオン注入による効果まで失われてしまう。したがって、 η型不純物のイオン 注入は、半導体基板 10表面に対してドレイン側に傾斜した方向から行う必要がある。
[0160] η型不純物拡散領域 58ηを形成するためのイオン注入の入射角度 Θ 2は、ゲート電 極 20の高さ等に応じて、 0° < Θ 2< 90° の範囲で適宜設定することができる。
[0161] 以後の工程は、図 6 (a)乃至図 6 (c)に示す第 1実施形態による半導体装置の製造 方法の NMOSトランジスタを形成する場合と同様であるから説明を省略する。
[0162] このように、本実施形態によれば、半導体基板 10表面に対してソース側に傾斜した 方向の一方向からポケットイオン注入を行うので、 NMOSトランジスタ 12ηのソース拡 散層 28ηとチャネル領域 36ρとの間に選択的にポケット領域 38ρを形成する一方、ド レイン拡散層 34ηとチャネル領域 36ρとの間をポケット不純物未注入領域 40とするこ とができる。したがって、 NMOSトランジスタ 12ηについて GIDLを低減することがで き、半導体装置の待機時の消費電力を低減することができる。
[0163] さらに、本実施形態によれば、半導体基板 10表面に対してドレイン側に傾斜した方 向力、ら η型不純物のイオン注入を行レ、、ゲート電極 20のドレイン側の半導体基板 10 内に、ゲート電極 20側端部がゲート電極 20下まで延在する η型不純物拡散領域 58 ηを形成するので、 NMOSトランジスタ 12ηの実効的なチャネル長を短くすることがで きる。したがって、 NMOSトランジスタ 12ηの駆動電流を増加させることができる。
[0164] なお、上記では、ポケット領域 38ρを形成するためのポケットイオン注入を行った後 に、 η型不純物拡散領域 58ηを形成するためのイオン注入を行う場合にっレ、て説明 したが、これらの工程を行う順序を入れ替えてもよい。すなわち、 η型不純物拡散領 域 58nを形成するためのイオン注入を行った後に、ポケット領域 38ρを形成するため のポケットイオン注入を行ってもょレ、。
[0165] [第 4実施形態]
本発明の第 4実施形態による半導体装置及びその製造方法について図 19乃至図 21を用いて説明する。図 19は本実施形態による半導体装置の構造を示す概略断面 図、図 20は本実施形態による半導体装置の製造方法を示す工程断面図、図 21は 本実施形態による半導体装置における PMOSトランジスタのリーク電流及び駆動電 流を示すグラフである。なお、第 1及び第 2実施形態による半導体装置及びその製造 方法と同様の構成要素については同一の符号を付し説明を省略し或いは簡略にす る。
[0166] まず、本実施形態による半導体装置の構造について図 19を用いて説明する。
[0167] 本実施形態による半導体装置の基本的構成は、第 1実施形態による半導体装置と ほぼ同様である。本実施形態による半導体装置は、ソース拡散層及びドレイン拡散 層と同一導電型の不純物が、半導体基板 10表面に対してドレイン側に傾斜した方向 力 更にイオン注入されたものである。なお、本実施形態では、 MOSトランジスタ 12 、 PMOSトランジスタ 12ρである場合について説明する。
[0168] 半導体基板 10には、活性領域を画定する素子分離膜 14が形成されている。
[0169] 活性領域が画定された半導体基板 10内には、 ρ型ゥヱル 16ηが形成されている。
[0170] 半導体基板 10上には、ゲート絶縁膜 18を介してゲート電極 20が形成されている。
ゲート電極 20の側壁にはサイドウォール絶縁膜 22が形成されている。
[0171] ゲート電極 20のソース側の半導体基板 10内には、ゲート電極 20に自己整合で形 成された LDD領域 24ρと、ゲート電極 20及びサイドウォール絶縁膜 22に自己整合 で形成された不純物拡散領域 26ρとからなる ρ型のソース拡散層 28ρが形成されてい る。ゲート電極 20のドレイン側の半導体基板 10内には、ゲート電極 20に自己整合で 形成された LDD領域 30ρと、ゲート電極 20及びサイドウォール絶縁膜 22に自己整 合で形成された不純物拡散領域 32ρとからなる ρ型のドレイン拡散層 34ρが形成され ている。なお、ソース拡散層 28ρとドレイン拡散層 34ρとの間力 ¾型のチャネル領域 3 6ηとなる。 [0172] ソース拡散層 28pとチャネル領域 36nとの間には、 η型のポケット領域 38ηが形成さ れている。これに対して、ドレイン拡散層 34ρとチャネル領域 36ηとの間は、ポケット領 域は形成されていなレ、。すなわち、ドレイン拡散層 34ρとチャネル領域 36ηとの間は 、ポケット不純物未注入領域 40となっている。
[0173] さらに、ドレイン拡散層 34ρは、 LDD領域 30ρよりも浅ぐゲート電極 20側端部がゲ ート電極 20下まで延在する ρ型不純物拡散領域 58ρを有している。
[0174] ゲート電極 20、ソース拡散層 28ρ、及びドレイン拡散層 34ρ上には、シリサイド膜 42 がそれぞれ形成されている。
[0175] 本実施形態による半導体装置は、第 1実施形態による半導体装置と同様に、 ΡΜΟ Sトランジスタ 12ρのソース拡散層 28ρとチャネル領域 36ηとの間にポケット領域 38η が選択的に形成され、ドレイン拡散層 34ρとチャネル領域 36ηとの間がポケット不純 物未注入領域 40となっていることに主たる特徴がある。これにより、 PMOSトランジス タ 12ρついて GIDLを低減することができ、半導体装置の待機時の消費電力を低減 すること力 Sできる。
[0176] さらに、本実施形態による半導体装置は、ドレイン拡散層 34ρが、 LDD領域 30ρよ りも浅ぐゲート電極 20側端部がゲート電極 20下まで延在する ρ型不純物拡散領域 5 8ρを有することにも主たる特徴がある。なお、 ρ型不純物拡散領域 58ρは、後述する ように、半導体基板 10表面に対してドレイン側に傾斜した方向から ρ型不純物をィォ ン注入することにより形成されたものである。
[0177] 本実施形態による半導体装置では、 ρ型不純物拡散領域 58ρにより、 PMOSトラン ジスタ 12ρの実効的なチャネル長が短くなつている。したがって、 PMOSトランジスタ 12pの駆動電流を増加させることができる。
[0178] 図 21 (a)は本実施形態による半導体装置における PMOSトランジスタのリーク電流 を示すグラフ、図 21 (b)は駆動電流を示すグラフである。なお、図 21 (a)及び図 21 ( b)には、従来技術による PMOSトランジスタのリーク電流及び駆動電流をそれぞれ 併せて示している。
[0179] 図 21 (a)に示すグラフから明らかなように、 PMOSトランジスタのリーク電流の各成 分のうち、 ISについては、従来技術による場合と本実施形態による場合とで大きな差 はない。他方、 GIDLについては、本実施形態による場合は、従来技術の場合の 1/
4程度に低減されている。このため、本実施形態による場合は、リーク電流全体として
、従来技術による場合の半分程度にまで低減されている。
[0180] さらに、図 21 (b)に示すグラフから明らかなように、本実施形態による場合、 PMOS トランジスタの駆動電流が、従来技術による場合の 2倍程度に増加している。
[0181] このように、本実施形態によれば、 PMOSトランジスタのリーク電流を低減するととも に、 PMOSトランジスタの駆動電流を増加させることができる。
[0182] 次に、本実施形態による半導体装置の製造方法について図 20を用いて説明する
[0183] まず、図 4 (a)乃至図 5 (b)に示す第 1実施形態による半導体装置の製造方法の P MOSトランジスタを形成する場合と同様にして、 LDD領域 24p、 30pまでを形成する (図 20 (a) )。
[0184] 次いで、ゲート電極 20をマスクとして、半導体基板 10表面に対してソース側に傾斜 した方向力 n型不純物のポケットイオン注入を行い、ポケット領域 38ηを形成する（ 図 20 (b) )。このポケットイオン注入では、ソース側に例えば 30° 傾けた角度を入射 角度として、 η型不純物としてリンを、例えば加速エネルギー 20keV、ドーズ量 2 X 10 13cm_2の条件でイオン注入する。 n型不純物として、砒素等を用いてもよい。
[0185] 第 1実施形態による半導体装置の製造方法と同様に、半導体基板 10表面に対して ソース側に傾斜した方向の一方向からポケットイオン注入を行うことにより、 PMOSト ランジスタ 12pのソース拡散層 28pとチャネル領域 36ηとの間に選択的にポケット領 域 38ηを形成する一方、ドレイン拡散層 34ρとチャネル領域 36ηとの間をポケット不 純物未注入領域 40とすることができる。したがって、 PMOSトランジスタ 12ρについて GIDLを低減することができ、半導体装置の待機時の消費電力を低減することができ る。
[0186] なお、ポケットイオン注入の入射角度 θ 1は、ゲート電極 20の高さ等に応じて、 0°
< Θ 1 < 90° の範囲で適宜設定することができる。
[0187] 次いで、ゲート電極 20をマスクとして、半導体基板 10表面に対してドレイン側に傾 斜した方向から p型不純物のイオン注入を行う。これにより、ゲート電極 20のドレイン 側の半導体基板 10内に、 LDD領域 30pよりも浅ぐゲート電極 20側端部がゲート電 極 20下まで延在する p型不純物拡散領域 58pを形成する（図 20 (c) )。この p型不純 物拡散領域 58pを形成するためのイオン注入では、ドレイン側に例えば 30° 傾けた 角度を入射角度として、 p型不純物としてボロンを、例えばカ卩速エネルギー 15keV、 ドーズ量 3 X 1013cm_2の条件でイオン注入する。 p型不純物として、インジウム等を 用いてもよい。
[0188] こうして、半導体基板 10表面に対してドレイン側に傾斜した方向から p型不純物の イオン注入を行い、 p型不純物拡散領域 58pを形成することにより、 PMOSトランジス タ 12pの実効的なチャネル長を短くすることができる。したがって、 PMOSトランジス タ 12pの駆動電流を増加させることができる。
[0189] なお、仮に、 p型不純物のイオン注入を、半導体基板 10表面に対してソース側に傾 斜した方向力 行うと、この p型不純物とポケットイオン注入による n型不純物とが相殺 し合うこととなる。この結果、実効的なチャネル長を短くすることができないだけでなく 、ポケットイオン注入による効果まで失われてしまう。したがって、 p型不純物のイオン 注入は、半導体基板 10表面に対してドレイン側に傾斜した方向から行う必要がある。
[0190] p型不純物拡散領域 58pを形成するためのイオン注入の入射角度 Θ 2は、ゲート電 極 20の高さ等に応じて、 0° < Θ 2く 90° の範囲で適宜設定することができる。
[0191] 以後の工程は、図 6 (a)乃至図 6 (c)に示す第 1実施形態による半導体装置の製造 方法の PMOSトランジスタを形成する場合と同様であるから説明を省略する。
[0192] このように、本実施形態によれば、半導体基板 10表面に対してソース側に傾斜した 方向の一方向からポケットイオン注入を行うので、 PMOSトランジスタ 12pのソース拡 散層 28pとチャネル領域 36ηとの間に選択的にポケット領域 38ηを形成する一方、ド レイン拡散層 34ρとチャネル領域 36ηとの間をポケット不純物未注入領域 40とするこ とができる。したがって、 PMOSトランジスタ 12ρについて GIDLを低減することができ 、半導体装置の待機時の消費電力を低減することができる。
[0193] さらに、本実施形態によれば、半導体基板 10表面に対してドレイン側に傾斜した方 向力、ら ρ型不純物のイオン注入を行レ、、ゲート電極 20のドレイン側の半導体基板 10 内に、ゲート電極 20側端部がゲート電極 20下まで延在する ρ型不純物拡散領域 58 pを形成するので、 PMOSトランジスタ 12pの実効的なチャネル長を短くすることがで きる。したがって、 PMOSトランジスタ 12pの駆動電流を増加させることができる。
[0194] なお、上記では、ポケット領域 38ηを形成するためのポケットイオン注入を行った後 に、 ρ型不純物拡散領域 58ρを形成するためのイオン注入を行う場合について説明 したが、これらの工程を行う順序を入れ替えてもよい。すなわち、 ρ型不純物拡散領 域 58ρを形成するためのイオン注入を行った後に、ポケット領域 38ηを形成するため のポケットイオン注入を行ってもょレ、。
[0195] [第 5実施形態]
本発明の第 5実施形態による半導体装置及びその製造方法について図 22乃至図 24を用いて説明する。図 22は本実施形態による半導体装置における SRAMセルの レイアウトを示す概略平面図、図 23及び図 24は本実施形態による半導体装置の製 造方法を示す概略平面図である。なお、第 1乃至第 4実施形態による半導体装置及 びその製造方法と同様の構成要素については同一の符号を付し説明を省略し或い は簡略にする。
[0196] まず、本実施形態による半導体装置の構造について図 22を用いて説明する。
[0197] 本実施形態による半導体装置の基本的構成は、第 2実施形態による半導体装置と ほぼ同様である。本実施形態による半導体装置は、 SRAMセル MCを構成するドラ ィバトランジスタ Dl、 D2として第 3実施形態による NMOSトランジスタ 12ηを適用し、 ロードトランジスタ L1、L2として第 4実施形態による PMOSトランジスタ 12ρを適用し たものである。
[0198] 図示するように、本実施形態による半導体装置における SRAMセル MCにおいて は、第 2実施形態による半導体装置と同様に、 P 接するロードトランジスタ Ll、 L2が 、互いに独立して形成され、ソース拡散層 28p及びドレイン拡散層 34pが同一方向に 並ぶように配置されており、 P 接するドライノ トランジスタ Dl、 D2が、互いに独立して 形成され、ソース拡散層 28η及びドレイン拡散層 34ηが同一方向に並ぶように配置さ れている。
[0199] すなわち、ロードトランジスタ部 52において、ロードトランジスタ L1が形成された活 性領域 A1と、ロードトランジスタ L2が形成された活性領域 Α2とは、素子分離膜 14に より互いに分離されている。こうして、隣接するロードトランジスタ Ll、 L2は、互いに独 立して形成されており、ロードトランジスタ Ll、 L2のソース拡散層 28p及びドレイン拡 散層 34pが同一方向に並ぶように配置されている。ロードトランジスタ Ll、 L2におい ては、ソース拡散層 28pとチャネル領域との間にポケット領域が選択的に形成され、 ドレイン拡散層 34pとチャネル領域との間は、ポケット不純物未注入領域 40aとなって いる。
[0200] さらに、ロードトランジスタ Ll、 L2は、第 4実施形態による PMOSトランジスタ 12pと 同様に、ドレイン拡散層 34pが、 LDD領域 30pよりも浅ぐゲート電極 20側端部がゲ ート電極 20下まで延在する p型不純物拡散領域 58pを有するものとなっている（図 1 9参照）。ロードトランジスタ Ll、 L2のゲート電極 20a、 20bのソース側の半導体基板 10内は、ゲート電極 20a、 20bのシャドー効果により、 p型不純物拡散領域 58pを形 成するためのイオン注入による p型不純物が注入されていない不純物未注入領域 60 aとなっている。
[0201] また、ドライバトランジスタ部 54において、ドライバトランジスタ D1が形成された活性 領域 A3と、ドライバトランジスタ D2が形成された活性領域 A4とは、素子分離膜 14に より互いに分離されている。こうして、隣接するドライバトランジスタ Dl、 D2は、互いに 独立して形成されており、ドライバトランジスタ Dl、 D2のソース拡散層 28η及びドレイ ン拡散層 34ηが同一方向に並ぶように配置されている。ドライバトランジスタ Dl、 D2 においては、ソース拡散層 28ηとチャネル領域との間にポケット領域が選択的に形成 され、ドレイン拡散層 34ηとチャネル領域との間は、ポケット不純物未注入領域 40bと なっている。
[0202] さらに、ドライバトランジスタ Dl、 D2は、第 3実施形態による NMOSトランジスタ 12 nと同様に、ドレイン拡散層 34ηが、 LDD領域 30ηよりも浅ぐゲート電極 20側端部が ゲート電極 20下まで延在する η型不純物拡散領域 58ηを有するものとなっている（図 17参照）。ドライバトランジスタ Dl、 D2のゲート電極 20a、 20bのソース側の半導体 基板 10内は、ゲート電極 20a、 20bのシャドー効果により、 n型不純物拡散領域 58η を形成するためのイオン注入による η型不純物が注入されていない不純物未注入領 域 60bとなってレ、る。 [0203] また、トランスファトランジスタ部 56において、トランスファトランジスタ T1が形成され た活性領域 A5は、ドライノくトランジスタ D1が形成された活性領域 A3に接続されてレヽ る。また、トランスファトランジスタ T2が形成された活性領域 A6は、ドライバトランジス タ D2が形成された活性領域 A4に接続されている。
[0204] ロードトランジスタ L1とドライバトランジスタ D1とは、共通のゲート電極 20aを有して いる。ロードトランジスタ L2とドライノくトランジスタ D2とは、共通のゲート電極 20bを有 してレ、る。トランスファトランジスタ T1、T2は、共通のゲート電極 20cを有している。
[0205] 上記図 22に示す SRAMセル MCは、図 10に示す第 2実施形態による半導体装置 と同様に行方向及び列方向に繰り返して配置され、メモリセルアレイを構成している。
[0206] 本実施形態による半導体装置は、第 2実施形態による半導体装置と同様に、 SRA Mセル MCにおいて、隣接するロードトランジスタ Ll、 L2力 互いに独立して形成さ れ、ソース拡散層 28p及びドレイン拡散層 34pが同一方向に並ぶように配置されてお り、隣接するドライバトランジスタ Dl、 D2が、互いに独立して形成され、ソース拡散層 28η及びドレイン拡散層 34ηが同一方向に並ぶように配置されていることに主たる特 徴がある。これにより、ロードトランジスタ Ll、 L2、ドライバトランジスタ Dl、 D2につい て、半導体基板 10表面に対してソース側に傾斜した方向の一方向からポケットィォ ン注入を行うことができるので、 GIDLを低減し、半導体装置の待機時の消費電力を 低減すること力 Sできる。
[0207] さらに、本実施形態による半導体装置は、ロードトランジスタ Ll、 L2のドレイン拡散 層 34pが、 LDD領域 30pよりも浅ぐゲート電極 20側端部がゲート電極 20下まで延 在する p型不純物拡散領域 58pを有し（図 19参照）、ドライバトランジスタ Dl、 D2のド レイン拡散層 34ηが、 LDD領域 30ηよりも浅ぐゲート電極 20側端部がゲート電極 2 0下まで延在する η型不純物拡散領域 58ηを有している（図 17参照）ことにも主たる 特徴がある。
[0208] 本実施形態による半導体装置では、上述のようにロードトランジスタ Ll、 L2、ドライ バトランジスタ Dl、 D2について、ソース拡散層及びドレイン拡散層が同一方向に並 ぶように配置されている。このため、半導体基板 10表面に対してドレイン側に傾斜し た方向から、ロードトランジスタ Ll、 L2については p型不純物のイオン注入を行って p 型不純物拡散領域 58pを形成し、ドライバトランジスタ Dl、 D2については n型不純 物のイオン注入を行って n型不純物拡散領域 58ηを形成することができる。これによ り、ロードトランジスタ Ll、 L2、ドライバトランジスタ Dl、 D2について、実効的なチヤ ネル長を短くすることができ、駆動電流を増加させることができる。
[0209] 次に、本実施形態による半導体装置の製造方法について図 23及び図 24を用いて 説明する。
[0210] まず、図 12 (a)乃至図 13 (a)に示す第 2実施形態による半導体装置の製造方法と 同様にして、ゲート電極 20a、 20b, 20cまでを形成する。
[0211] 次いで、ロードトランジスタ Ll、 L2、ドライバトランジスタ Dl、 D2、及びトランスファト ランジスタ Tl、 Τ2について、 LDD領域を形成するためのイオン注入を行う。 LDD領 域を形成するためのイオン注入は、リソグラフィー技術によるフォトレジスト膜をマスク として用い、 PMOSトランジスタが形成される領域と NMOSトランジスタが形成される 領域とで打ち分ける。なお、 LDD領域を形成するためのイオン注入は、半導体基板 10表面に対してソース側又はドレイン側に傾斜した方向力 行ってもよい。
[0212] 次いで、ドライノくトランジスタ Dl、 D2についてポケットイオン注入を行う。
[0213] すなわち、まず、フォトリソグラフィ技術により、ロードトランジスタ Ll、 L2及びトランス ファトランジスタ Tl、 Τ2が形成される領域を覆い、ドライバトランジスタ Dl、 D2が形 成される領域を露出するフォトレジスト膜を形成する。
[0214] 次いで、図 18 (b)に示す工程と同様にして、このフォトレジスト膜及びゲート電極 20 a、 20bをマスクとして、半導体基板 10表面に対してソース側に傾斜した方向力 p型 不純物のポケットイオン注入を行う（図 23 (a) )。
[0215] このように、半導体基板 10表面に対してソース側に傾斜した方向の一方向からボケ ットイオン注入を行うことにより、ドライバトランジスタ Dl、 D2について、ドレイン拡散 層 34ηとチャネル領域との間は、ゲート電極 20a、 20bのシャドー効果によって、ポケ ット不純物未注入領域 40bとなる。
[0216] 本実施形態では、 P 接するドライバトランジスタ Dl、 D2が、互いに独立して形成さ れ、ソース拡散層 28η及びドレイン拡散層 34ηが同一方向に並ぶように配置されるの で、ドライノ トランジスタ Dl、 D2について、半導体基板 10表面に対してソース側に傾 斜した方向の一方向からポケットイオン注入を行うことができる。
[0217] 次いで、図 18 (c)に示す工程と同様にして、フォトレジスト膜及びゲート電極 20a、 2 Obをマスクとして、半導体基板 10表面に対してドレイン側に傾斜した方向力も n型不 純物のイオン注入を行う（図 23 (b) )。これにより、ドライバトランジスタ Dl、 D2のゲー ト電極 20a、 20bのドレイン側の半導体基板 10内に、 LDD領域 30ηよりも浅ぐゲート 電極 20側端部がゲート電極 20下まで延在する η型不純物拡散領域 58η (図 18 (c) 参照）を形成する。ドライバトランジスタ Dl、 D2のゲート電極 20a、 20bのソース側の 半導体基板 10内は、ゲート電極 20a、 20bのシャドー効果により、 n型不純物拡散領 域 58ηを形成するためのイオン注入による n型不純物が注入されてレ、なレ、不純物未 注入領域 60bとなる。
[0218] こうして、半導体基板 10表面に対してドレイン側に傾斜した方向力 n型不純物の イオン注入を行い、 n型不純物拡散領域 58ηを形成することにより、ドライバトランジス タ Dl、 D2の実効的なチャネル長を短くすることができる。したがって、ドライバトラン ジスタ Dl、 D2の駆動電流を増加させることができる。
[0219] ドライバトランジスタ Dl、 D2について、 p型不純物のポケットイオン注入及び n型不 純物のイオン注入を行った後、マスクとして用いたフォトレジスト膜を除去する。
[0220] 次いで、ロードトランジスタ Ll、 L2についてポケットイオン注入を行う。
[0221] すなわち、まず、フォトリソグラフィ技術により、ドライバトランジスタ Dl、 D2及びトラン スフアトランジスタ Tl、 Τ2が形成される領域を覆い、ロードトランジスタ Ll、 L2が形成 される領域を露出するフォトレジスト膜を形成する。
[0222] 次いで、図 20 (b)に示す工程と同様にして、このフォトレジスト膜及びゲート電極 20 a、 20bをマスクとして、半導体基板 10表面に対してソース側に傾斜した方向力 n型 不純物のポケットイオン注入を行う（図 24 (a) )。
[0223] このように、半導体基板 10表面に対してソース側に傾斜した方向の一方向からボケ ットイオン注入を行うことにより、ロードトランジスタ Ll、 L2について、ドレイン拡散層 3
4pとチャネル領域との間は、ゲート電極 20a、 20bのシャドー効果によって、ポケット 不純物未注入領域 40aとなる。
[0224] 本実施形態では、 P 接するロードトランジスタ Ll、 L2力 互いに独立して形成され 、ソース拡散層 28p及びドレイン拡散層 34pが同一方向に並ぶように配置されるので 、ロードトランジスタ Ll、 L2について、半導体基板 10表面に対してソース側に傾斜し た方向の一方向からポケットイオン注入を行うことができる。
[0225] 次いで、図 20 (c)に示す工程と同様にして、フォトレジスト膜及びゲート電極 20a、 2 Obをマスクとして、半導体基板 10表面に対してドレイン側に傾斜した方向から p型不 純物のイオン注入を行う（図 24 (b) )。これにより、ロードトランジスタ Ll、 L2のゲート 電極 20a、 20bのドレイン側の半導体基板 10内に、 LDD領域 30pよりも浅ぐゲート 電極 20側端部がゲート電極 20下まで延在する p型不純物拡散領域 58p (図 20 (c) 参照）を形成する。ロードトランジスタ Ll、 L2のゲート電極 20a、 20bのソース側の半 導体基板 10内は、ゲート電極 20a、 20bのシャドー効果により、 p型不純物拡散領域 58pを形成するためのイオン注入による p型不純物が注入されていない不純物未注 入領域 60aとなる。
[0226] こうして、半導体基板 10表面に対してドレイン側に傾斜した方向から p型不純物の イオン注入を行い、 p型不純物拡散領域 58pを形成することにより、ロードトランジスタ Ll、 L2の実効的なチャネル長を短くすることができる。したがって、ロードトランジスタ Ll、 L2の駆動電流を増加させることができる。
[0227] ロードトランジスタ Ll、 L2について、 n型不純物のポケットイオン注入及び p型不純 物のイオン注入を行った後、マスクとして用いたフォトレジスト膜を除去する。
[0228] この後のサイドウォール絶縁膜を形成する工程以降の工程は、第 2実施形態による 半導体装置の製造方法と同様であるので説明を省略する。
[0229] このように、本実施形態によれば、ロードトランジスタ Ll、 L2、ドライバトランジスタ D 1、 D2について、ソース拡散層及びドレイン拡散層が同一方向に並ぶように配置す ることにより、半導体基板 10表面に対してソース側に傾斜した方向の一方向からボケ ットイオン注入を行うので、 GIDLを低減し、半導体装置の待機時の消費電力を低減 すること力 Sできる。
[0230] さらに、本実施形態によれば、半導体基板 10表面に対してドレイン側に傾斜した方 向から、ロードトランジスタ Ll、 L2については p型不純物のイオン注入を行って、ゲー ト電極側端部がゲート電極下まで延在する P型不純物拡散領域を形成し、ドライバト ランジスタ Dl、 D2については n型不純物のイオン注入を行って、ゲート電極側端部 がゲート電極下まで延在する n型不純物拡散領域を形成するので、ロードトランジス タ Ll、 L2、ドライノくトランジスタ Dl、 D2について、実効的なチャネル長を短くすること ができ、駆動電流を増加させることができる。
[0231] なお、上記では、第 2実施形態と同様に SRAM回路に対して本発明を適用する場 合について説明したが、ロジック回路、 CPU回路、周辺回路等に本発明を適用して あよい。
[0232] また、図 15に示す第 2実施形態の変形例と同様に SRAMセルレイアウトを変更し て、ロードトランジスタ Ll、 L2及びドライバトランジスタ Dl、 D2についてのみならず、 トランスファトランジスタ Tl、 Τ2についても、半導体基板 10表面に対してソース側に 傾斜した方向の一方向からポケットイオン注入を行レ、、半導体基板 10表面に対して ドレイン側に傾斜した方向力 η型不純物のイオン注入を行うことができるようにしても よい。
[0233] [変形実施形態]
本発明は上記実施形態に限らず種々の変形が可能である。
[0234] 例えば、上記実施形態では、半導体基板 10表面に対してソース側に傾斜した方向 力 ポケットイオン注入を行う場合について説明した力 MOSトランジスタの用途等 に応じて、半導体基板 10表面に対してドレイン側に傾斜した方向からポケットイオン 注入をおこなってもよい。例えば、ロードトランジスタ Ll、 L2については、半導体基板 10表面に対してドレイン側に傾斜した方向からポケットイオン注入を行ってもよい。こ れにより、ロードトランジスタ Ll、 L2の駆動電流を増加させることができる。
[0235] また、上記実施形態では、ポケット領域を形成するためのポケットイオン注入を、半 導体基板 10表面に対してソース側に傾斜した方向から行う場合について説明したが 、 LDD領域を形成するためのイオン注入を、半導体基板 10表面に対してソース側 又はドレイン側に傾斜した方向力 行ってもよい。半導体基板 10表面に対してソース 側に傾斜した方向の一方向力 LDD領域を形成するためのイオン注入を行うことに より、ソース拡散層にのみ LDD領域を選択的に形成することができる。このように LD Dを形成することによつても、 GIDLを低減し、半導体装置の待機時の消費電力を低 減すること力できる。
[0236] また、上記実施形態では、 LDD構造のソース/ドレイン拡散層を有する MOSトラ ンジスタに本発明を適用する場合について説明した力 いわゆるエクステンションソ ース/ドレイン構造の MISトランジスタ、その他の拡散層構造を有する MISトランジス タにおいても同様に適用することができる。
産業上の利用可能性
[0237] 本発明による半導体装置及びその製造方法は、複数の MISトランジスタを有する 半導体装置において、 MISトランジスタのリーク電流の低減、駆動電流の増加を可能 とするものである。したがって、本発明による半導体装置及びその製造方法は、バッ テリー駆動される携帯用機器のように待機時の消費電力の低減を要求される機器に 使用される半導体装置の待機時の消費電力の低減、動作の高速化に極めて有用で ある。

Claims

請求の範囲
[1] 半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の 両側の前記半導体基板内に形成され、第 1導電型のチャネル領域を挟んで配置さ れた第 2導電型のソース拡散層及びドレイン拡散層とを有する複数の MISトランジス タを有し、
前記複数の MISトランジスタの前記ソース拡散層及び前記ドレイン拡散層が同一 方向に並ぶように配置され、
前記複数の MISトランジスタのそれぞれの前記ソース拡散層と前記チャネル領域と の間に前記第 1導電型のポケット領域が選択的に形成され、前記複数の MISトラン ジスタのそれぞれの前記ドレイン拡散層と前記チャネル領域との間には、ポケット未 注入領域が形成されてレ、る
ことを特徴とする半導体装置。
[2] 請求の範囲第 1項記載の半導体装置において、
前記複数の MISトランジスタのそれぞれの前記ドレイン拡散層は、前記ゲート電極 下まで延在する不純物拡散領域を有する
ことを特徴とする半導体装置。
[3] 第 1のロードトランジスタと第 1のドライノ トランジスタよりなる第 1のインバータと、第 2 のロードトランジスタと第 2のドライバトランジスタよりなる第 2のインバータと、前記第 1 のインバータ及び前記第 2のインバータを制御する第 1のトランスファトランジスタと、 前記第 1のインバータ及び前記第 2のインバータを制御する第 2のトランスファトランジ スタとを有する複数のメモリセルを有する半導体装置であって、
前記第 1及び第 2のロードトランジスタのソース拡散層及びドレイン拡散層が同一方 向に並ぶように配置され、
前記第 1及び第 2のロードトランジスタのそれぞれの前記ソース拡散層とチャネル領 域との間に、前記第 1及び第 2のロードトランジスタの前記ソース拡散層及び前記ドレ イン拡散層と逆導電型のポケット領域が選択的に形成され、前記第 1及び第 2のロー ドトランジスタのそれぞれの前記ドレイン拡散層とチャネル領域との間には、それぞれ 、ポケット未注入領域が形成されている ことを特徴とする半導体装置。
[4] 請求の範囲第 3項記載の半導体装置において、
前記第 1及び第 2のロードトランジスタのそれぞれの前記ドレイン拡散層は、前記ゲ ート電極下まで延在する不純物拡散領域を有する
ことを特徴とする半導体装置。
[5] 第 1のロードトランジスタと第 1のドライノ トランジスタよりなる第 1のインバータと、第 2 のロードトランジスタと第 2のドライバトランジスタよりなる第 2のインバータと、前記第 1 のインバータ及び前記第 2のインバータを制御する第 1のトランスファトランジスタと、 前記第 1のインバータ及び前記第 2のインバータを制御する第 2のトランスファトランジ スタとを有する複数のメモリセルを有する半導体装置であって、
前記第 1及び第 2のドライバトランジスタのソース拡散層及びドレイン拡散層が同一 方向に並ぶように配置され、
前記第 1及び第 2のドライバトランジスタのそれぞれの前記ソース拡散層とチャネル 領域との間に、前記第 1及び第 2のドライバトランジスタの前記ソース拡散層及び前記 ドレイン拡散層と逆導電型のポケット領域が選択的に形成され、前記第 1及び第 2の ドライノくトランジスタのそれぞれの前記ドレイン拡散層とチャネル領域との間には、そ れぞれ、ポケット未注入領域が形成されている
ことを特徴とする半導体装置。
[6] 請求の範囲第 5項記載の半導体装置において、
前記第 1及び第 2のドライバトランジスタのそれぞれの前記ドレイン拡散層は、前記 ゲート電極下まで延在する不純物拡散領域を有する
ことを特徴とする半導体装置。
[7] 第 1のロードトランジスタと第 1のドライノ トランジスタよりなる第 1のインバータと、第 2 のロードトランジスタと第 2のドライバトランジスタよりなる第 2のインバータと、前記第 1 のインバータ及び前記第 2のインバータを制御する第 1のトランスファトランジスタと、 前記第 1のインバータ及び前記第 2のインバータを制御する第 2のトランスファトランジ スタとを有する複数のメモリセルを有する半導体装置であって、
前記第 1及び第 2のトランスファトランジスタのソース拡散層及びドレイン拡散層が同 一方向に並ぶように配置され、
前記第 1及び第 2のトランスファトランジスタのそれぞれの前記ソース拡散層とチヤネ ノレ領域との間に、前記第 1及び第 2のトランスファトランジスタの前記ソース拡散層及 び前記ドレイン拡散層と逆導電型のポケット領域が選択的に形成され、前記第 1及び 第 2のトランスファトランジスタのそれぞれの前記ドレイン拡散層とチャネル領域との間 には、それぞれ、ポケット未注入領域が形成されている
ことを特徴とする半導体装置。
[8] 請求の範囲第 7項記載の半導体装置において、
前記第 1及び第 2のトランスファトランジスタのそれぞれの前記ドレイン拡散層は、前 記ゲート電極下まで延在する不純物拡散領域を有する
ことを特徴とする半導体装置。
[9] 半導体基板上に、複数の MISトランジスタのゲート電極を形成する工程と、
前記複数の MISトランジスタの前記ゲート電極のそれぞれの両側の前記半導体基 板内に、第 1導電型のチャネル領域を挟んで配置された第 2導電型のソース拡散層 及びドレイン拡散層を形成する工程とを有する半導体装置の製造方法であって、 前記複数の MISトランジスタの前記ソース拡散層及び前記ドレイン拡散層を同一方 向に並ぶように配置し、
前記ゲート電極をマスクとして前記ソース拡散層側に傾斜した方向から前記第 1導 電型の不純物を導入することにより、前記複数の MISトランジスタのそれぞれの前記 ソース拡散層と前記チャネル領域との間に、前記第 1導電型のポケット領域を選択的 に形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
[10] 請求の範囲第 9項記載の半導体装置の製造方法において、
前記ゲート電極をマスクとして前記ドレイン拡散層側に傾斜した方向から前記第 2 導電型の不純物を導入することにより、前記複数の MISトランジスタのそれぞれの前 記ドレイン拡散層に、前記ゲート電極下まで延在する第 1の不純物拡散領域を形成 する工程を更に有する
ことを特徴とする半導体装置の製造方法。
[11] 請求の範囲第 9項又は第 10項記載の半導体装置の製造方法において、 前記ソース拡散層及び前記ドレイン拡散層を形成する工程は、前記ゲート電極を マスクとして前記ソース拡散層側又は前記ドレイン拡散層側に傾斜した方向から前記 第 2導電型の不純物を導入することにより、第 2の不純物拡散領域を形成する工程と
、前記ゲート電極の側壁に側壁絶縁膜を形成した後、前記ゲート電極及び前記側壁 絶縁膜をマスクとして前記第 2導電型の不純物を導入することにより、第 3の不純物 拡散領域を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
[12] 第 1のロードトランジスタと第 1のドライノ トランジスタよりなる第 1のインバータと、第 2 のロードトランジスタと第 2のドライバトランジスタよりなる第 2のインバータと、前記第 1 のインバータ及び前記第 2のインバータを制御する第 1のトランスファトランジスタと、 前記第 1のインバータ及び前記第 2のインバータを制御する第 2のトランスファトランジ スタとを有する複数のメモリセルを有する半導体装置の製造方法であって、
半導体基板上に、前記第 1及び第 2のロードトランジスタ、前記第 1及び第 2のドライ バトランジスタ、及び前記第 1及び第 2のトランスファトランジスタのゲート電極を形成 する工程と、
前記第 1及び第 2のロードトランジスタ、前記第 1及び第 2のドライバトランジスタ、及 び前記第 1及び第 2のトランスファトランジスタの前記ゲート電極のそれぞれの両側の 前記半導体基板内に、ソース拡散層及びドレイン拡散層を形成する工程とを有し、 前記第 1及び第 2のロードトランジスタの前記ソース拡散層及び前記ドレイン拡散層 を同一方向に並ぶように配置し、
前記第 1及び第 2のロードトランジスタの前記ゲート電極をマスクとして前記第 1及び 第 2のロードトランジスタの前記ソース拡散層側に傾斜した方向から前記第 1及び第 2 のロードトランジスタの前記ソース拡散層及び前記ドレイン拡散層と逆導電型の不純 物を導入することにより、前記第 1及び第 2のロードトランジスタのそれぞれの前記ソ ース拡散層とチャネル領域との間に、前記第 1及び第 2のロードトランジスタの前記ソ ース拡散層及び前記ドレイン拡散層と逆導電型のポケット領域を選択的に形成する 工程を更に有する ことを特徴とする半導体装置の製造方法。
[13] 請求の範囲第 12項記載の半導体装置の製造方法において、
前記第 1及び第 2のロードトランジスタの前記ゲート電極をマスクとして前記第 1及び 第 2のロードトランジスタの前記ドレイン拡散層側に傾斜した方向から前記第 1及び第
2のロードトランジスタの前記ソース拡散層及び前記ドレイン拡散層と同一導電型の 不純物を導入することにより、前記第 1及び第 2のロードトランジスタのそれぞれの前 記ドレイン拡散層に、前記ゲート電極下まで延在する不純物拡散領域を形成するェ 程を更に有する
ことを特徴とする半導体装置の製造方法。
[14] 第 1のロードトランジスタと第 1のドライノ トランジスタよりなる第 1のインバータと、第 2 のロードトランジスタと第 2のドライバトランジスタよりなる第 2のインバータと、前記第 1 のインバータ及び前記第 2のインバータを制御する第 1のトランスファトランジスタと、 前記第 1のインバータ及び前記第 2のインバータを制御する第 2のトランスファトランジ スタとを有する複数のメモリセルを有する半導体装置の製造方法であって、
半導体基板上に、前記第 1及び第 2のロードトランジスタ、前記第 1及び第 2のドライ バトランジスタ、及び前記第 1及び第 2のトランスファトランジスタのゲート電極を形成 する工程と、
前記第 1及び第 2のロードトランジスタ、前記第 1及び第 2のドライバトランジスタ、及 び前記第 1及び第 2のトランスファトランジスタの前記ゲート電極のそれぞれの両側の 前記半導体基板内に、ソース拡散層及びドレイン拡散層を形成する工程とを有し、 前記第 1及び第 2のドライバトランジスタの前記ソース拡散層及び前記ドレイン拡散 層を同一方向に並ぶように配置し、
前記第 1及び第 2のドライバトランジスタの前記ゲート電極をマスクとして前記第 1及 び第 2のドライバトランジスタの前記ソース拡散層側に傾斜した方向から前記第 1及 び第 2のドライバトランジスタの前記ソース拡散層及び前記ドレイン拡散層と逆導電型 の不純物を導入することにより、前記第 1及び第 2のドライバトランジスタのそれぞれ の前記ソース拡散層とチャネル領域との間に、前記第 1及び第 2のドライバトランジス タの前記ソース拡散層及び前記ドレイン拡散層と逆導電型のポケット領域を選択的 に形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
[15] 請求の範囲第 14項記載の半導体装置の製造方法において、
前記第 1及び第 2のドライバトランジスタの前記ゲート電極をマスクとして前記第 1及 び第 2のドライバトランジスタの前記ドレイン拡散層側に傾斜した方向から前記第 1及 び第 2のドライバトランジスタの前記ソース拡散層及び前記ドレイン拡散層と同一導電 型の不純物を導入することにより、前記第 1及び第 2のドライバトランジスタのそれぞ れの前記ドレイン拡散層に、前記ゲート電極下まで延在する不純物拡散領域を形成 する工程を更に有する
ことを特徴とする半導体装置の製造方法。
[16] 第 1のロードトランジスタと第 1のドライノ トランジスタよりなる第 1のインバータと、第 2 のロードトランジスタと第 2のドライバトランジスタよりなる第 2のインバータと、前記第 1 のインバータ及び前記第 2のインバータを制御する第 1のトランスファトランジスタと、 前記第 1のインバータ及び前記第 2のインバータを制御する第 2のトランスファトランジ スタとを有する複数のメモリセルを有する半導体装置の製造方法であって、
半導体基板上に、前記第 1及び第 2のロードトランジスタ、前記第 1及び第 2のドライ バトランジスタ、及び前記第 1及び第 2のトランスファトランジスタのゲート電極を形成 する工程と、
前記第 1及び第 2のロードトランジスタ、前記第 1及び第 2のドライバトランジスタ、及 び前記第 1及び第 2のトランスファトランジスタの前記ゲート電極のそれぞれの両側の 前記半導体基板内に、ソース拡散層及びドレイン拡散層を形成する工程とを有し、 前記第 1及び第 2のトランスファトランジスタの前記ソース拡散層及び前記ドレイン拡 散層を同一方向に並ぶように配置し、
前記第 1及び第 2のトランスファトランジスタの前記ゲート電極をマスクとして前記第 1及び第 2のトランスファトランジスタの前記ソース拡散層側に傾斜した方向から前記 第 1及び第 2のトランスファトランジスタの前記ソース拡散層及び前記ドレイン拡散層と 逆導電型の不純物を導入することにより、前記第 1及び第 2のトランスファトランジスタ のそれぞれの前記ソース拡散層とチャネル領域との間に、前記第 1及び第 2のトラン スフアトランジスタの前記ソース拡散層及び前記ドレイン拡散層と逆導電型のポケット 領域を選択的に形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
請求の範囲第 16項記載の半導体装置の製造方法において、
前記第 1及び第 2のトランスファトランジスタの前記ゲート電極をマスクとして前記第 1及び第 2のトランスファトランジスタの前記ドレイン拡散層側に傾斜した方向から前 記第 1及び第 2のトランスファトランジスタの前記ソース拡散層及び前記ドレイン拡散 層と同一導電型の不純物を導入することにより、前記第 1及び第 2のトランスファトラン ジスタのそれぞれの前記ドレイン拡散層に、前記ゲート電極下まで延在する不純物 拡散領域を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011100911A (ja) * 2009-11-09 2011-05-19 Fujitsu Semiconductor Ltd 半導体装置とその製造方法
JP2011165764A (ja) * 2010-02-05 2011-08-25 Renesas Electronics Corp 半導体装置の製造方法および半導体装置
JP2012023186A (ja) * 2010-07-14 2012-02-02 Toshiba Corp 半導体装置
WO2013018156A1 (ja) * 2011-07-29 2013-02-07 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009218580A (ja) * 2008-03-06 2009-09-24 Toshiba Corp ２方向ハロ注入
KR101598074B1 (ko) * 2008-12-31 2016-02-29 주식회사 동부하이텍 반도체 소자 및 그의 제조방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002270825A (ja) * 2001-03-08 2002-09-20 Hitachi Ltd 電界効果トランジスタ及び半導体装置の製造方法
JP2003045993A (ja) * 2001-07-31 2003-02-14 Hitachi Ltd 半導体集積回路装置の製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5410173A (en) * 1991-01-28 1995-04-25 Kikushima; Ken'ichi Semiconductor integrated circuit device
US5592415A (en) * 1992-07-06 1997-01-07 Hitachi, Ltd. Non-volatile semiconductor memory
US5896314A (en) * 1997-03-05 1999-04-20 Macronix International Co., Ltd. Asymmetric flash EEPROM with a pocket to focus electron injection and a manufacturing method therefor
US6466489B1 (en) * 2001-05-18 2002-10-15 International Business Machines Corporation Use of source/drain asymmetry MOSFET devices in dynamic and analog circuits
US7294882B2 (en) * 2004-09-28 2007-11-13 Sandisk Corporation Non-volatile memory with asymmetrical doping profile

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002270825A (ja) * 2001-03-08 2002-09-20 Hitachi Ltd 電界効果トランジスタ及び半導体装置の製造方法
JP2003045993A (ja) * 2001-07-31 2003-02-14 Hitachi Ltd 半導体集積回路装置の製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011100911A (ja) * 2009-11-09 2011-05-19 Fujitsu Semiconductor Ltd 半導体装置とその製造方法
JP2011165764A (ja) * 2010-02-05 2011-08-25 Renesas Electronics Corp 半導体装置の製造方法および半導体装置
JP2012023186A (ja) * 2010-07-14 2012-02-02 Toshiba Corp 半導体装置
WO2013018156A1 (ja) * 2011-07-29 2013-02-07 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10032781B2 (en) 2011-07-29 2018-07-24 Renesas Electronics Corporation Static random access memory device with halo regions having different impurity concentrations
US10217751B2 (en) 2011-07-29 2019-02-26 Renesas Electronics Corporation Static random access memory device with halo regions having different impurity concentrations
US10510761B2 (en) 2011-07-29 2019-12-17 Renesas Electronics Corporation Static random access memory device with halo regions having different impurity concentrations

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