JP2007110084A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】トランジスタ特性のばらつきが抑えられた半導体装置の製造方法を提供する。
【解決手段】Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴを有する半導体装置の製造方法であって、半導体基板上にゲート絶縁膜、ノンドープポリシリコン膜、金属シリサイド膜、金属ナイトライド膜、金属膜を形成する工程と、金属シリサイド膜の、Ｐ型ＭＯＳＦＥＴのゲート電極を構成する部分とＮ型ＭＯＳＦＥＴのゲート電極を構成する部分とが互いに分離するように、金属膜、金属ナイトライド膜および金属シリサイド膜を少なくとも加工してゲート形状にパターニングする工程と、Ｐ型およびＮ型のＭＯＳＦＥＴ形成領域内のノンドープポリシリコン膜にそれぞれＰ型およびＮ型不純物を導入する工程と、不純物を拡散させるための熱処理を行う工程と、不純物導入後のポリシリコン膜をゲート形状にパターニングする工程を有する半導体装置の製造方法。
【選択図】図４

Description

本発明は、半導体装置の製造方法に関し、特にｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴを備えた半導体集積回路装置の製造方法に関する。
半導体集積回路装置は、集積度の向上のために配線の微細化が進められ、現状では、配線ルールとして０．０６５μｍ、ゲート長０．０３μｍの微細なＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を備えた半導体集積回路装置が製造されている。
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）では、ゲート電極を配線に用いるため、ゲート配線の幅がゲート長と同じになるために、ＤＲＡＭの低電圧化と高速動作とを同時に満足させるためには、ゲート配線の低抵抗化が必要である。従来のポリサイド配線ではゲート配線の抵抗が高くなるために、ポリメタル構造を持つゲート構造（以下「ポリメタルゲート」という）が研究・開発されている。
ポリメタルゲートは、ポリシリコン膜上に高融点金属を積層した構造を有し、シート抵抗が２Ω／□程度と低いことから、ゲート電極としてのみならず配線として利用することもできる。高融点金属としては、８００℃以下の低温プロセスを実施しても良好な低抵抗性を示し、かつエレクトロマイグレーション耐性の高いＷ（タングステン）、Ｍｏ（モリブデン）などが使用される。なお、ポリシリコン膜の上に直接これらの高融点金属膜を積層すると両者の接着力が低下したり、高温熱処理プロセスで両者の界面に高抵抗のシリサイド層が形成されたりするため、実際のポリメタルゲートは、ポリシリコン膜と高融点金属膜との間にタングステンナイトライド（ＷＮx）などの金属窒化膜からなるバリア層を介在させた３層構造を有する。
ポリメタルゲートを構成するポリシリコン膜には、その抵抗を下げるために不純物がドープされている。不純物がドープされたポリシリコン膜上に、タングステンナイトライド膜をスパッタ法等のＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により直接形成すると、不純物がドープされたポリシリコン膜とタングステンナイトライド膜との界面の抵抗が増加することがある。この界面抵抗の増加を防止するため、不純物がドープされたポリシリコン膜とタングステンナイトライド膜との間にバッファー層としてシリサイド層（ＷＳｉ2）を形成する場合がある。
一方、ポリシリコン膜に不純物をドープする方法は、Ｎ型ＭＯＳＦＥＴおよびＰ型ＭＯＳＦＥＴのゲートに用いられるポリシリコンに不純物としてリンをドープするＮＮゲートプロセスと呼ばれる方法が主流であった。
しかしながら、ＤＲＡＭの高速化のため、例えば特開２００５−２２９１３０号公報に開示されているように、Ｎ型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴのゲート用ポリシリコンにＮ型不純物およびＰ型不純物をそれぞれドープするＰＮデュアルゲートプロセスと呼ばれる方法を用いることが必須となってきている。
図１〜２の模式的工程断面図を用いて、ＰＮデュアルゲートプロセスを詳細に説明する。
まず、シリコン基板１０を熱酸化することで膜厚３〜６ｎｍのゲート酸化膜９を形成する。その後、ゲート酸化膜上に、膜厚７０ｎｍのノンドープポリシリコン膜１を形成する（図１（ａ））。
次に、フォトレジスト膜７を形成し、通常のフォトリソグラフィー法を用い、後にＮ型ＭＯＳＦＥＴを形成するＮ型ゲート領域６（ａ）のフォトレジスト膜７を除去する。次いで、Ｎ型ゲート領域６（ａ）のみにＰ（リン）イオンを加速電圧１０ｋｅＶ、ドーズ量６．０×１０15ｉｏｎｓ／ｃｍ2の条件でイオン注入法により注入し、Ｎ型ゲート領域６（ａ）のノンドープポリシリコン膜１を、Ｎ型不純物がドープされたＮドープポリシリコン８（ａ）とする（図１（ｂ））。
次に、同様に、フォトレジスト膜７を形成し、通常のフォトリソグラフィー法を用い、後にＰ型ＭＯＳＦＥＴを形成するＰ型ゲート領域６（ｂ）のフォトレジスト膜７を除去する。次いで、Ｐ型ゲート領域６（ｂ）のみにＢ（ボロン）イオンを加速電圧５ｋｅＶ、ドーズ量２．５×１０15ｉｏｎｓ／ｃｍ2の条件でイオン注入法により注入し、Ｐ型ゲート領域６（ｂ）のノンドープポリシリコン膜１を、Ｐ型不純物がドープされたＰドープポリシリコン８（ｂ）とする（図１（ｃ））。
Ｎ型不純物およびＰ型不純物がそれぞれ注入されたＮドープポリシリコン８（ａ）およびＰドープポリシリコン８（ｂ）上に、界面抵抗の増大を防止するバッファー層としてタングステンシリサイド（ＷＳｉ2）膜２をＣＶＤ法により５ｎｍ形成する。次いで、Ｎ型ゲート領域６（ａ）に注入したＰ（リン）イオン及びＰ型ゲート領域６（ｂ）に注入したＢ（ボロン）イオンの活性化とＣＶＤの原料ガス中に含まれる残留不純物除去を兼ねた、８００℃３０秒程度の熱処理を窒素雰囲気中で行なう（図２）。
タングステンシリサイド膜は、ＣＶＤ法で形成する以外に、Ｎドープポリシリコン８（ａ）およびＰドープポリシリコン８（ｂ）上にタングステン（Ｗ）膜をスパッタ法により形成し、熱処理を行ないポリシリコンとタングステンとを反応させて形成することもできる。
その後、タングステンシリサイド膜２上にバリア層としてタングステンナイトライド膜を形成し、次いでその上にタングステン膜を形成し、得られた積層膜を所望のパターンに加工することでゲート電極が形成される。
特開２００５−２２９１３０号公報
上述のようにＰＮデュアルゲートプロセスを用いて半導体装置を製造した場合、しきい値（Ｖｔ）変動を起こす場合があった。
このＶｔ変動は次の原因によるものと考えられる。ポリシリコン膜中には、Ｎ型ゲート領域においてはＮ型不純物としてＰ（リン）やＡｓ（ヒ素）等が注入され、Ｐ型ゲート領域においてはＰ型不純物としてＢ（ボロン）等が注入されているが、これらの不純物が熱処理工程において相互拡散するため、不純物濃度が変動し、それに応じてゲートのフェルミ位置が変化し、ゲートとシリコン基板との仕事関数差が変化し、結果、Ｖｔ変動が生じると考えられる。
図３を用いて、Ｎ型不純物とＰ型不純物の相互拡散のメカニズムを説明する。
Ｐ型ゲート領域６（ｂ）のＰドープポリシリコン膜８（ｂ）中のＰ型不純物は、タングステンシリサイド膜２を介する経路１１（ａ）によりＮ型ゲート領域６（ａ）のＮドープポリシリコン膜８（ａ）中に拡散し、一方、Ｎ型ゲート領域６（ａ）のＮドープポリシリコン膜８（ａ）中のＮ型不純物は、タングステンシリサイド膜２を介する経路１１（ｂ）によりＰ型ゲート領域６（ｂ）のＰドープポリシリコン膜８（ｂ）中に拡散し、Ｐ型不純物とＮ型不純物の相互拡散が生じていると考えられる。
このような相互拡散により、互いに逆導電型の不純物が相手側の領域に拡散するために、ポリシリコン膜中の不純物濃度が変動し、それに応じて仕事関数が変化し、結果、Ｖｔ変動が生じると考えられる。
本発明の目的は、トランジスタ特性のばらつきが抑えられた半導体装置の製造方法を提供することにある。
本発明によれば、下記態様の半導体装置の製造方法を提供することができる。
（１）ゲート絶縁膜上に、不純物が導入されたポリシリコン膜、金属シリサイド膜、金属ナイトライド膜および金属膜がこの順に積層された積層構造を持つゲート電極をそれぞれ備えたＰ型ＭＯＳＦＥＴ及びＮ型ＭＯＳＦＥＴを有する半導体装置の製造方法であって、
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にノンドープポリシリコン膜を形成する工程と、
前記ノンドープポリシリコン膜上に金属シリサイド膜を形成する工程と、
前記金属シリサイド膜上に金属ナイトライド膜を形成する工程と、
前記金属ナイトライド膜上に金属膜を形成する工程と、
前記金属シリサイド膜の、Ｐ型ＭＯＳＦＥＴのゲート電極を構成する部分とＮ型ＭＯＳＦＥＴのゲート電極を構成する部分とが互いに分離するように、前記金属膜、前記金属ナイトライド膜および前記金属シリサイド膜を少なくとも加工してゲート形状にパターニングする工程と、
Ｐ型ＭＯＳＦＥＴの形成領域内の前記ノンドープポリシリコン膜にＰ型不純物を導入する工程と、
Ｎ型ＭＯＳＦＥＴの形成領域内の前記ノンドープポリシリコン膜にＮ型不純物を導入する工程と、
前記ポリシリコン膜に導入されたＰ型不純物とＮ型不純物を拡散させるための熱処理を行う工程と、
不純物が導入された前記ポリシリコン膜をゲート形状にパターニングして前記ゲート電極を形成する工程とを有する半導体装置の製造方法。
（２）前記金属膜、前記金属ナイトライド膜および前記金属シリサイド膜を加工する際、前記ノンドープポリシリコン膜の上層部も加工して、ゲート形状にパターニングする上記１項に記載の半導体装置の製造方法。
（３）ゲート絶縁膜上に、不純物が導入されたポリシリコン膜、金属シリサイド膜、金属ナイトライド膜および金属膜がこの順に積層された積層構造を持つゲート電極をそれぞれ備えたＰ型ＭＯＳＦＥＴ及びＮ型ＭＯＳＦＥＴを有する半導体装置の製造方法であって、
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にノンドープポリシリコン膜を形成する工程と、
前記ノンドープポリシリコン膜上に金属シリサイド膜を形成する工程と、
前記金属シリサイド膜上に金属ナイトライド膜を形成する工程と、
前記金属ナイトライド膜上に金属膜を形成する工程と、
前記金属膜、前記金属ナイトライド膜および前記金属シリサイド膜、並びに前記ノンドープポリシリコン膜の上層部をゲート形状にパターニングする工程と、
Ｐ型ＭＯＳＦＥＴの形成領域内の前記ノンドープポリシリコン膜にＰ型不純物を導入する工程と、
Ｎ型ＭＯＳＦＥＴの形成領域内の前記ノンドープポリシリコン膜にＮ型不純物を導入する工程と、
前記ポリシリコン膜に導入されたＰ型不純物とＮ型不純物を拡散させるための熱処理を行う工程と、
不純物が導入された前記ポリシリコン膜をゲート形状にパターニングして前記ゲート電極を形成する工程とを有する半導体装置の製造方法。
（４）Ｐ型不純物およびＮ型不純物の導入をイオン注入により行う上記１項から３項のいずれかに記載の半導体装置の製造方法。
（５）Ｐ型不純物およびＮ型不純物の導入を斜めイオン注入により行う上記４項に記載の半導体装置の製造方法。
（６）Ｐ型不純物の導入は、Ｎ型ＭＯＳＦＥＴの形成領域をマスクした状態で斜めイオン注入により行い、Ｐ型ＭＯＳＦＥＴのゲート電極を構成するポリシリコン膜の部分へＰ型不純物を導入し、
Ｎ型不純物の導入は、Ｐ型ＭＯＳＦＥＴの形成領域をマスクした状態で斜めイオン注入により行い、Ｎ型ＭＯＳＦＥＴのゲート電極を構成するポリシリコン膜の部分へＮ型不純物を導入し、
前記熱処理によって、Ｐ型ＭＯＳＦＥＴ及びＮ型ＭＯＳＦＥＴのそれぞれのゲート電極を構成するポリシリコン膜の部分の全体に不純物を拡散させて不純物濃度分布を均一化する上記４項に記載の半導体装置の製造方法。
本発明によれば、ＰＮデュアルゲートプロセスを用いたポリメタルゲートの形成工程において、金属シリサイド膜形成後の熱処理時にポリシリコン膜に不純物が含有されていないため、金属シリサイド膜を介して不純物が相互拡散することがない。
この結果、不純物の相互拡散によるＭＯＳＦＥＴのＶｔがシフトしないため、Ｖｔのばらつきが抑えられ、したがって、トランジスタ特性のばらつきを低減することができる。
本発明の一実施形態を、図４〜５の模式的工程断面を用いて詳細に説明する。
まず、シリコン基板１０に、熱酸化法を用いて膜厚５ｎｍの熱酸化膜からなるゲート絶縁膜９を形成する。この厚みは例えば３〜６ｎｍの範囲で適宜設定することができる。
ゲート絶縁膜９は、シリコン酸化膜に代えて酸窒化シリコン膜を形成してもよい。酸窒化シリコン膜は、熱酸化法を用いて酸化膜を形成した後、窒化雰囲気中で熱処理することで形成することができる。
次に、膜厚７０ｎｍのノンドープポリシリコン膜１を通常のＬＰＣＶＤ法を用いて形成する。この厚みは、配線抵抗やしきい値の制御、加工のしやすさ等の点から、例えば５０ｎｍ〜１００ｎｍの範囲において適宜設定することができる。
続いて、ＣＶＤ法を用いて、バッファー層として膜厚５ｎｍのタングステンシリサイド（ＷＳｉ2）膜２を形成し、８００℃、３０秒の条件で熱処理し、脱ガスを行なう。バッファー層の厚みは２ｎｍ〜１０ｎｍの範囲にあることが好ましく、３〜８ｎｍの範囲にあることがより好ましい。この厚みが薄すぎるとバッファー層としての機能が十分に発現せず、厚すぎるとゲートの配線抵抗が大きくなる。
その後、スパッタ法を用い、膜厚１０ｎｍのタングステンナイトライド（ＷＮx）膜（バリア層）および膜厚５５ｎｍのタングステン（Ｗ）膜（金属膜）からなる積層膜３を形成する。図中の積層膜３のタングステンナイトライド膜とタングステン膜との境界線は省略している。
その後、ＬＰＣＶＤ法を用いて、膜厚１４０ｎｍのシリコン窒化膜５を形成する（図４（ａ））。
バリア層の厚みは２〜２０ｎｍの範囲にあることが好ましく、５〜１５ｎｍの範囲にあることがより好ましい。この厚みが薄すぎるとバリア層としての機能が十分に発現せず、厚すぎるとゲートの配線抵抗が大きくなる。
タングステン膜等の金属膜の厚みは２０〜１００ｎｍの範囲にあることが好ましく、３０〜８０ｎｍの範囲にあることがより好ましい。金属膜の厚みが薄すぎるとゲート配線抵抗が大きくなり、厚すぎると加工性や生産性が低下する。
バッファー層の材料は、タングステンシリサイド以外の他の金属シリサイドを用いることができる。他の金属シリサイドとしては、チタンシリサイド、コバルトシリサイド、ニッケルシリサイドが挙げられる。
上記説明では、バリア層と金属膜の積層膜３として、タングステンナイトライド膜とタングステン膜の積層膜を示したが、他の金属ナイトライド膜からなるバリア層と他の金属膜との積層膜を用いることができる。他の金属ナイトライド膜の材料としては、チタンナイトライド、コバルトナイトライド、ニッケルナイトライドが挙げられる。他の金属膜の材料としては、チタン、コバルト、ニッケルが挙げられる。
上記のようなバッファー層２及びバリア層と金属膜の積層膜３からなる積層構造において、各層を構成する材料に含まれる金属が同種の金属であることが好ましい。
次に、シリコン窒化膜５上に、フォトレジスト膜（不図示）を形成し、通常のフォトリソグラフィー法を用いてフォトレジストパターンを形成する。次いで、このフォトレジストパターンをマスクにしてドライエッチングを行い、シリコン窒化膜５をパターニングし、その後、フォトレジストパターンを除去する。
続いて、パターニングされたシリコン窒化膜５をマスクにして、タングステン膜とタングステンナイトライド膜からなる積層膜３およびタングステンシリサイド膜（ＷＳｉ2）２をゲートパターン形状にドライエッチングする。この時、ノンドープポリシリコン膜１を１０ｎｍオーバーエッチングした。このオーバーエッチングにより、タングステンシリサイド膜２の、Ｐ型ゲート領域のゲート構成部分とＮ型ゲート領域のゲート構成部分とを完全に分離することができる。
その後、膜厚１１ｎｍのシリコン窒化膜をシリコン基板１０上にＬＰＣＶＤ法を用いて形成する。次いで、異方性のドライエッチング法を用いてエッチバックし、ゲート電極の側面にシリコン窒化膜４を残し、他のシリコン窒化膜を除去する（図４（ｂ））。
尚、上述のシリコン窒化膜４のエッチングは、後述のノンドープポリシリコン膜１に不純物を注入した後に行うこともできる。シリコン窒化膜４を介してイオン注入することにより、不純物の注入深さを制御することができる。
次に、シリコン基板１０上にフォトレジスト膜（不図示）を形成し、通常のフォトオリソグラフィー法を用いて、Ｎ型ゲート領域６（ａ）のフォトレジスト膜を除去し、Ｎ型ゲート領域の部分が開口したレジストマスク７（ｂ）を形成する。次いで、Ｐ（リン）イオンを加速電圧１０ｋｅＶ、ドーズ量６．０×１０15ｉｏｎｓ／ｃｍ2の条件で基板平面に対して垂直方向に対する１５°の角度で斜めイオン注入する（図４（ｃ））。
イオン注入は、基板に垂直な角度でイオン注入してもよいが、斜めイオン注入を行うことにより、パターニングされた積層膜３及びバッファー層２の下方にあり表面が露出していないポリシリコン膜部分にも不純物を注入でき、後に行う熱処理後において均一な不純物分布が得やすくなる。基板に対する角度は、後に行う熱処理によって不純物を導入できない領域の幅（チャネル長方向の幅）とノンドープポリシリコン膜１の厚さに応じて適宜選択することができる。
通常、不純物の拡散速度は、基板平面に平行な方向の拡散速度が基板平面に垂直な方向の拡散速度の６０％程度であるので、ゲート長あるいはチャネル長がノンドープポリシリコンの厚みと同等以下であれば基板平面に対して垂直な方向からイオン注入してもよい。一方、斜めイオン注入によれば、回路パターン及び設計基準に応じて最適化を行うことが可能である。この斜めイオン注入は、基板平面に対して垂直方向に対する１０〜３０°程度の角度で行うことが好ましい（図４（ｃ））。
レジストマスク７（ｂ）を除去した後、シリコン基板１０上にフォトレジスト膜（不図示）を形成し、通常のフォトオリソグラフィー法を用いて、Ｐ型ゲート領域６（ｂ）のフォトレジスト膜を除去し、Ｐ型ゲート領域の部分が開口したレジストマスク７（ａ）を形成する。次いで、Ｂ（ボロン）イオンを加速電圧５ｋｅＶ、ドーズ量２．５×１０15ｉｏｎｓ／ｃｍ2の条件で基板平面に対して垂直方向に対する１５°の角度で斜めイオン注入する（図５（ａ））。
レジストマスク７（ａ）を除去した後、ノンドープポリシリコン膜１にイオン注入された不純物の活性化および膜中の不純物濃度分布が均一化されるように８００℃、３０秒の熱処理を行なう（図５（ｂ））。
上記のように斜めイオン注入を行った場合、図４（ｃ）に示されるように、Ｎ型ゲート領域６（ａ）のノンドープポリシリコン膜にリンをイオン注入する際に、互いに隣接したＰ型ゲート領域６（ｂ）のノンドープポリシリコン膜にもリンがイオン注入される。同様に、Ｐ型ゲート領域６（ｂ）のノンドープポリシリコン膜にボロンをイオン注入する際に、互いに隣接するＮ型ゲート領域６（ａ）のポリシリコン膜にもボロンがイオン注入される。結果、Ｎ型不純物とＰ型不純物とが共存する領域８（ｃ）が形成される（図５（ａ））。
互いに隣接するＮ型ゲート領域６（ａ）およびＰ型ゲート領域６（ｂ）の境界に形成されたＮ型不純物とＰ型不純物とが共存する領域８（ｃ）は、図５（ｂ）に示すように、上記熱処理により領域が拡大する。
Ｎ型不純物とＰ型不純物とが共存する領域８（ｃ）は、基板に垂直に不純物をイオン注入する場合であっても、イオン注入された不純物を活性化する熱処理において不純物の拡散により形成される。
一方、Ｎ型ゲート領域６（ａ）のポリシリコン膜に部分的に形成されたＮドープポリシリコン領域８（ａ）は、上記熱処理によってＮ型ゲート領域６（ａ）のポリシリコン膜全体に拡大する。結果、Ｎ型ゲートを構成するポリシリコン膜（パターニングされた積層膜３及びバッファー層２の下方部分）に部分的に導入されていた不純物はＮ型ゲートを構成するポリシリコン膜の全体に拡散する。
また、Ｐ型ゲート領域６（ｂ）のポリシリコン膜に部分的に形成されたＰドープポリシリコン領域８（ｂ）は、上記熱処理によってＰ型ゲート領域６（ｂ）のポリシリコン膜全体に拡大する。結果、Ｐ型ゲートを構成するポリシリコン膜（パターニングされた積層膜３及びバッファー層２の下方部分）に部分的に導入されていた不純物はＰ型ゲートを構成するポリシリコン膜の全体に拡散する。
熱処理の後、ゲート電極上に形成されているシリコン窒化膜５およびゲート電極の側壁部に形成されているシリコン窒化膜４をマスクとして、通常の異方性ドライエッチング法を用いて、マスクに覆われていない部分のポリシリコン膜１を除去する（図５（ｃ））。
ポリシリコン膜にイオン注入された不純物は、熱処理によりポリシリコン膜内で拡散し、Ｎ型不純物とＰ型不純物とが共存する領域８（ｃ）が形成されるが、この領域８（ｃ）は、上記のエッチングにより除去されるので、Ｎ型ゲートのポリシリコン膜８（ａ）へＰ型不純物が拡散し、Ｐ型ゲートのポリシリコン膜８（ｂ）へＮ型不純物が拡散することなくＮ型ゲート電極およびＰ型ゲート電極を形成することができる。
その後、図示しないが、通常の方法に従って、ソース／ドレイン領域、シリコン酸化膜等からなる層間絶縁膜を形成し、次いで、層間絶縁膜にコンタクトホールを形成した後、コンタクトホールに金属を充填して、ソース／ドレイン領域やゲート電極と接続するコンタクトプラグを形成し、続いて配線を形成する等の工程を経て半導体集積回路装置が完成する。
なお、上述の実施形態におけるシリコン窒化膜４および５は、ポリシリコンに対して十分なエッチング選択比がとれ、且つ、層間絶縁膜にソース／ドレイン領域へ達するコンタクトホールを形成する際に、層間絶縁膜に対して十分なエッチング選択比のとれる膜であればシリコン窒化膜に限定されるものでなく、シリコン酸窒化膜あるいは有機性の絶縁膜であってもよい。
従来の半導体装置の製造方法（ＰＮデュアルゲートプロセス）を示す模式的工程断面図。 従来の半導体装置の製造方法（ＰＮデュアルゲートプロセス）を示す模式的工程断面図。 不純物の相互拡散を説明する模式的断面図。 本発明の半導体装置の製造方法（ＰＮデュアルゲートプロセス）を示す模式的工程断面図。 本発明の半導体装置の製造方法（ＰＮデュアルゲートプロセス）を示す模式的工程断面図。
符号の説明
１ ノンドープポリシリコン膜
２ タングステンシリサイド膜
３ タングステンナイトライド膜とタングステン膜からなる積層膜
４ シリコン窒化膜
５ シリコン窒化膜
６（ａ） Ｎ型ゲート領域
６（ｂ） Ｐ型ゲート領域
７ フォトレジスト膜
７（ａ） レジストマスク
７（ｂ） レジストマスク
８（ａ） Ｎドープポリシリコン領域
８（ｂ） Ｐドープポリシリコン領域
８（ｃ） Ｎ型不純物とＰ型不純物が共存する領域
９ ゲート酸化膜
１０ シリコン基板
１１（ａ）、１１（ｂ） 不純物が相互拡散する経路

Claims (6)

  1. ゲート絶縁膜上に、不純物が導入されたポリシリコン膜、金属シリサイド膜、金属ナイトライド膜および金属膜がこの順に積層された積層構造を持つゲート電極をそれぞれ備えたＰ型ＭＯＳＦＥＴ及びＮ型ＭＯＳＦＥＴを有する半導体装置の製造方法であって、
    半導体基板上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にノンドープポリシリコン膜を形成する工程と、
    前記ノンドープポリシリコン膜上に金属シリサイド膜を形成する工程と、
    前記金属シリサイド膜上に金属ナイトライド膜を形成する工程と、
    前記金属ナイトライド膜上に金属膜を形成する工程と、
    前記金属シリサイド膜の、Ｐ型ＭＯＳＦＥＴのゲート電極を構成する部分とＮ型ＭＯＳＦＥＴのゲート電極を構成する部分とが互いに分離するように、前記金属膜、前記金属ナイトライド膜および前記金属シリサイド膜を少なくとも加工してゲート形状にパターニングする工程と、
    Ｐ型ＭＯＳＦＥＴの形成領域内の前記ノンドープポリシリコン膜にＰ型不純物を導入する工程と、
    Ｎ型ＭＯＳＦＥＴの形成領域内の前記ノンドープポリシリコン膜にＮ型不純物を導入する工程と、
    前記ポリシリコン膜に導入されたＰ型不純物とＮ型不純物を拡散させるための熱処理を行う工程と、
    不純物が導入された前記ポリシリコン膜をゲート形状にパターニングして前記ゲート電極を形成する工程とを有する半導体装置の製造方法。
  2. 前記金属膜、前記金属ナイトライド膜および前記金属シリサイド膜を加工する際、前記ノンドープポリシリコン膜の上層部も加工して、ゲート形状にパターニングする請求項１に記載の半導体装置の製造方法。
  3. ゲート絶縁膜上に、不純物が導入されたポリシリコン膜、金属シリサイド膜、金属ナイトライド膜および金属膜がこの順に積層された積層構造を持つゲート電極をそれぞれ備えたＰ型ＭＯＳＦＥＴ及びＮ型ＭＯＳＦＥＴを有する半導体装置の製造方法であって、
    半導体基板上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にノンドープポリシリコン膜を形成する工程と、
    前記ノンドープポリシリコン膜上に金属シリサイド膜を形成する工程と、
    前記金属シリサイド膜上に金属ナイトライド膜を形成する工程と、
    前記金属ナイトライド膜上に金属膜を形成する工程と、
    前記金属膜、前記金属ナイトライド膜および前記金属シリサイド膜、並びに前記ノンドープポリシリコン膜の上層部をゲート形状にパターニングする工程と、
    Ｐ型ＭＯＳＦＥＴの形成領域内の前記ノンドープポリシリコン膜にＰ型不純物を導入する工程と、
    Ｎ型ＭＯＳＦＥＴの形成領域内の前記ノンドープポリシリコン膜にＮ型不純物を導入する工程と、
    前記ポリシリコン膜に導入されたＰ型不純物とＮ型不純物を拡散させるための熱処理を行う工程と、
    不純物が導入された前記ポリシリコン膜をゲート形状にパターニングして前記ゲート電極を形成する工程とを有する半導体装置の製造方法。
  4. Ｐ型不純物およびＮ型不純物の導入をイオン注入により行う請求項１から３のいずれかに記載の半導体装置の製造方法。
  5. Ｐ型不純物およびＮ型不純物の導入を斜めイオン注入により行う請求項４に記載の半導体装置の製造方法。
  6. Ｐ型不純物の導入は、Ｎ型ＭＯＳＦＥＴの形成領域をマスクした状態で斜めイオン注入により行い、Ｐ型ＭＯＳＦＥＴのゲート電極を構成するポリシリコン膜の部分へＰ型不純物を導入し、
    Ｎ型不純物の導入は、Ｐ型ＭＯＳＦＥＴの形成領域をマスクした状態で斜めイオン注入により行い、Ｎ型ＭＯＳＦＥＴのゲート電極を構成するポリシリコン膜の部分へＮ型不純物を導入し、
    前記熱処理によって、Ｐ型ＭＯＳＦＥＴ及びＮ型ＭＯＳＦＥＴのそれぞれのゲート電極を構成するポリシリコン膜の部分の全体に不純物を拡散させて不純物濃度分布を均一化する請求項４に記載の半導体装置の製造方法。
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