KR100960475B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 플로팅 바디 트랜지스터의 제조 과정에서 이온주입기술을 통해 펀치 스루 현상 등의 단채널 효과를 방지할 수 있는 방법과 그에 따라 제조된 반도체 기억 장치를 제공한다. 본 발명에 따른 반도체 소자의 제조 방법은 게이트 패턴 사이에 수직 방향의 이온 주입을 통해 형성된 국부 도핑 영역을 열처리를 통해 확산하여 게이트 패턴의 하부에 국부 도핑 영역을 확장하는 단계 및 국부 도핑 영역의 중심부를 식각하여 게이트 패턴의 하부에 플로팅 바디를 분리시키는 단계를 포함한다.
반도체, 메모리, 플로팅 바디, 단채널 효과

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치를 제조 방법에 관한 것으로, 특히 SOI 기판을 사용하여 고집적 반도체 기억 장치에 사용되는 플로팅 바디 트랜지스터를 형성하는 공정에 관련된 기술이다.
복수의 반도체 장치들로 구성된 시스템에서 반도체 기억 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면, 중앙처리장치(CPU), 등에서 데이터를 요구하게 되면, 반도체 기억 장치는 데이터를 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터 요구 장치로부터 제공되는 데이터를 저장한다.
반도체 기억 장치의 데이터 저장 용량이 증가하면서 다수의 단위셀의 크기는 점점 작아지고 있으며, 읽기 혹은 쓰기 동작을 위한 여러 구성 요소들의 크기 역시 줄어들고 있다. 따라서, 반도체 기억 장치 내부의 불필요하게 중첩되는 배선 혹은 트랜지스터가 있다면 통합하여 각각의 요소가 차지하는 면적을 최소화하는 것이 중요하다. 또한, 반도체 기억 장치 내 포함된 다수의 단위셀의 크기를 줄이는 것 역 시 집적도 향상에 큰 영향을 미친다.
반도체 기억 장치 중 전원이 인가된 상태에서 데이터를 기억할 수 있는 휘발성 기억 장치인 DRAM(Dynamic random access memory)을 예로 들면, 반도체 기억 장치 내 단위셀은 하나의 트랜지스터와 하나의 캐패시터로 구성되어 있다. 캐패시터를 포함하는 단위셀의 경우 “1”의 데이터가 저장되면 캐패시터와 트랜지스터 사이의 저장 노드(SN)에 임시 저장된 전하는 접합에서 발생하는 누설 전류 및 캐패시터의 특성으로 인한 누설 전류 등의 여러 누설 전류로 인해 시간이 지남에 따라 감소하게 된다. 이러한 이유로 DRAM은 정기적으로 단위셀들을 리프레쉬 해주어야 데이터가 소실되지 않을 수 있다.
이를 극복하기 위해, 단위셀 내 저장 노드(SN)에 많은 전하를 저장할 수 있도록 하기 위해 지금까지 캐패시터의 정전 용량 값(Cs)을 크게 하려고 노력하였다. 캐패시터의 정전 용량 값(Cs)을 크게 하기 위한 대표적인 방법으로서, 캐패시터의 절연막으로 사용하던 산화막을 질화된 산화막 등과 같이 유전 상수가 큰 절연 물질로 형성한 고유전막으로 변경하여 누설 전류를 줄이는 방안과 캐패시터의 정전 용량 값(Cs)을 크게 하기 위하여 2차원의 평면 구조를 가지던 캐패시터를 3차원의 실린더 구조, 트렌치 구조 등으로 형성하여 캐패시터의 양측 전극의 표면적을 증가시키는 방법이 제안되었다.
하지만, 디자인 규칙(Design Rule)이 감소함에 따라 캐패시터를 형성할 수 있는 평면 면적이 줄어드는 것은 불가피할 뿐만 아니라, 캐패시터 내 절연막을 구성하는 물질의 개발도 어려워졌다. 이에 따라 단위셀 내 저장 노드(SN)의 접합 저 항의 값과 트랜지스터의 턴온 저항값이 커짐에 따라 정상적인 읽기 및 쓰기 동작의 수행이 어려워지고 리프레쉬 특성도 나빠지는 현상이 벌어졌다.
이를 개선하기 위해 제안된 개선된 반도체 기억 장치 내 단위셀은 플로팅 바디를 가지는 트랜지스터를 포함한다. 즉, 반도체 기억 장치가 단위셀에 종래에 데이터를 저장하기 위해 사용하였던 캐패시터를 포함하지 않고 단위셀 내 트랜지스터의 플로팅(floating)된 바디(body)에 데이터를 저장할 수 있도록 한 것이다.
플로팅 바디에 데이터를 저장하기 위해 워드 라인(Word Line)에 인가되는 전압 레벨을 트랜지스터의 일측 활성 영역에 연결된 비트 라인(Bit Line)에 인가되는 전압의 1/2 혹은 1/3 정도로 낮추어 핫 캐리어(hot carrier)가 많이 생성되도록 한다. "1"의 데이터가 입력되면 비트 라인의 접합 부위에서 다량 발생하는 핫 캐리어로 인해 발생한 전자(electron)들은 비트 라인 부위로 빠져나가고 그로 인해 발생한 홀(hole)은 플로팅 바디에 남아있도록 하는 것이다. 반대로 “0”에 대응하는 데이터가 전달되는 경우 비트 라인의 접합 부위에서 핫 캐리어가 발생하지 않으므로 플로팅 바디에 홀이 남지 않는다. 이렇게 저장된 홀은 읽기 동작에서 단위셀 내 트랜지스터의 문턱 전압을 낮추게 되며, 트랜지스터에 흐르는 전류를 증가시키는 역할을 한다. 즉, 홀이 트랜지스터의 플로팅 바디에 저장된 경우에는 저장되지 않은 경우에 비하여 더 큰 읽기 전류가 흐르게 되므로 단위셀에 “1”및 “0”중 어느 하나에 대응하는 데이터가 저장되어 있는지 구분할 수 있게 된다.
이러한 플로팅 바디 트랜지스터를 포함하는 반도체 기억 장치는 캐패시터가 불필요해짐에따라 집적도를 높일 수 있었지만, 종래 기술의 단위셀이 가지고 있던 단점과 유사하게 단위셀 내 트랜지스터의 플로팅 바디에 저장된 홀의 양이 시간이 지남에 따라 소스 라인(Source Line) 접합 또는 비트 라인 접합에 의한 누설전류 등에 의해 감소하는 것을 방지할 수 없다. 통상적으로, 소스 라인(SL)과 비트 라인(BL)을 연결하는 트랜지스터의 활성 영역은 연결되는 금속층과의 접합으로 인한 저항을 줄이기 위해 높은 농도의 불순물을 포함한다. 하지만, 트랜지스터의 활성 영역(즉, 소스 혹은 드레인 영역)이 매우 높은 농도의 불순물로 도핑되면, 활성 영역과 플로팅 바디간 누설 전류가 증가하게 된다. 이로 인해, 시간이 지나면 플로팅 바디(FB)에 저장된 홀의 양이 감소하기 쉽다. 특히, 이러한 누설 전류는 온도가 높아질수록 증가하기 때문에 고온에서 반도체 기억 장치의 단위셀에 저장된 데이터가 사라질 위험이 더 커진다.
도 1a 내지 1e는 일반적인 반도체 기억 장치 내 플로팅 바디 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, SOI 반도체 기판의 상부 실리콘층(114) 상에 게이트 산화막(132)을 형성한 후, 폴리실리콘층(122)과 금속층(124)으로 구성된 게이트 전극 및 게이트 전극을 보호하는 하드마스크(116)를 포함하는 게이트 패턴(120)을 형성한다. SOI 반도체 기판은 하부 실리콘층(110), 하부 실리콘층(110) 상에 형성된 하부 절연 산화물층(112), 하부 절연 산화물층(112) 상부에 형성된 상부 실리콘층(114)을 포함한다. 이러한 SOI 웨이퍼는 상부 표면인 상부 실리콘층(114)과 기층부를 구성하는 하부 실리콘층(110) 사이에 절연층을 인위적으로 형성시켜 웨이퍼의 상부 표면에 미치는 기층부로부터의 영향을 제거할 수 있는 것으로, 절연층 위에 형성된 고순도 상부 실리콘층을 가공하는 효율을 높이고 상부 실리콘층에 형성된 소자들의 특성을 대폭 향상시킬 수 있는 웨이퍼이다. 예를 들어, SOI 웨이퍼는 절연층(통상적으로는 열산화막으로 구현함)로 차단된 얇은 무결점 실리콘층을 제공하기 때문에 절연벽이나 웰(Well)형성 공정 등을 줄일 수 있어 제품 개발 및 생산기간과 비용이 줄어드는 장점이 있다. 또한, 일반적인 웨이퍼를 사용하는 기존의 장비를 그대로 사용하거나 오히려 불필요한 장비를 줄일 수 있어 설비투자에 대한 부담이 없다.
게이트 패턴의 형성 후, 게이트 패턴의 양쪽 상부 실리콘층(114)에 이온주입과정을 통해 소스/드레인 영역(130)을 형성한다. 소스/드레인 영역(130)의 형성시, 핫 캐리어 효과(Hot carrier effect, HCE)를 방지하기 위해 이온 주입을 통한 도핑 농도를 낮추면서 소스/드레인 영역(130)이 깊이 형성되지 않고 게이트 패턴의 하부에 확장되지 않도록 한다.
도 1b를 참조하면, 이온경사주입을 통하여 상부 실리콘층(114) 내 소스/드레인 영역(130)보다 더 깊은 위치에 국부 도핑(halo) 영역(140)을 형성한다. 여기서, 트랜지스터의 바디에 형성되는 국부 도핑(halo) 영역(140)은 소스 및 드레인 영역간 펀치스루 현상을 방지하기 위해 고농도 도핑한 영역을 의미하는 것으로, 추후 플러그 형성시 이온주입된 영역을 열처리 등에 의해 확산시키는 경우 소스/드레인 영역 사이에까지 확산되지 않도록 하는 역할을 한다.
이후, 도 1c를 참조하면, 게이트 패턴의 측면에 스페이서(128)를 형성하고, 아울러 게이트 패턴을 보호하기 위한 산화막(150)을 형성한다. 이때 형성되는 산화 막은 일반적으로 게이트 패턴을 보호하기 위해 많이 사용하는 것으로 게이트 패턴을 포함하는 구조물 상에 균일하게 형성한 후 자기정렬(self-aligned) 식각을 수행함으로써, 도 1c에 도시된 바와 같이 게이트 패턴의 상부를 보호할 수 있는 모자 형태의 산화막(150)을 형성한다. 이때, 에치백(etch back)을 통해 게이트 산화막(132)과 산화막(150)을 식각하여 소스/드레인 영역(130)을 노출시킨다.
도 1d를 참조하면, 게이트 패턴(120)을 포함하는 구조물 상에 플러그 형성을 위해 도핑된 폴리실리콘층(160)을 형성한다. 폴리실리콘층(180)은 게이트 패턴(120) 및 소스/드레인 영역(130)에 맞닿아 형성된다.
도 1e를 참조하면, 열처리를 통해 도핑된 폴리실리콘층(160)이 상부 실리콘층(114)에 확산하여 각각의 게이트 패턴(120)에 대응하는 트랜지스터를 분리시키고 각 트랜지스터의 소스 및 드레인을 확정한다. 이때 확산된 폴리실리콘층(160a)은 하부 절연 산화물층(112)까지 확산하여 이웃한 트랜지스터의 바디(body)가 완전히 격리되도록 한다.
전술한 바와 같이, SOI 반도체 기판상에 제조되는 플로팅 바디(floating body) 트랜지스터는 셀 패킹 밀도(cell packing density)를 최대화하기 위하여 STI 공정을 통해 형성한 소자분리막을 통해 단위셀 간 분리하는 것보다 단일 액티브 영역 내에서 셀을 분리하는 것이 유리하다. 하지만, 트랜지스터의 전체 크기가 줄어드는 경우, 평면적인 채널 영역을 가지는 트랜지스터의 소스/드레인 영역간 거리가 줄어들어 펀치 스루(punch through) 현상이 발생하기 쉽고 이들을 방지하기 어렵다. 아울러, 플로팅 바디 트랜지스터가 데이터에 대응하여 플로팅 바디에 보다 많 은 홀을 저장하기 위해서는 바디의 체적을 극대화하여야 한다.
특히, 도 1e를 참조하면, 고농도의 폴리실리콘막(160)의 증착 후 고온의 확산 공정을 수행하는 경우 종방향으로의 확산뿐만 아니라 횡방향으로도 확산하여 플러그의 역할을 하는 확산된 폴리실리콘층(160a)이 형성된다. 이때 횡방향으로의 확산으로 인해 각각의 트랜지스터의 바디의 유효 체적이 줄어들게 되고(즉, 유효 채널 길이가 짧아진다.), 상부 실리콘층(114) 내 형성된 플로팅 바디의 상부 혹은 하부에서 펀치 스루 현상이 발생하기 쉽다.
특히, 게이트 패턴(120)의 형성 시 채널 도핑 등을 통해 농도가 높아진 플로팅 바디의 상부보다 낮은 농도를 가지는 플로팅 바디의 하부에서 펀치 스루 현상이 잘 발생한다. 이를 방지하기 위해 이온경사주입 방식을 이용하여 상부 실리콘층(114) 내 국부 도핑(halo) 영역(140)을 형성하지만, 디자인 규칙의 감소로 인접한 게이트 패턴 간 거리가 짧아지면서 이온경사주입을 수행시 경사각이 충분히 확보되지 않아 플로팅 바디의 하부에 국부 도핑(halo) 영역(140)을 형성하는 것이 매우 어렵다. 만약 국부 도핑(halo) 영역(140)이 플로팅 바디의 하부에 형성되지 못하는 경우 플로팅 바디 트랜지스터에서의 펀치 스루 현상을 방지하기 매우 어려워 반도체 장치의 동작 신뢰성이 낮아진다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 플로팅 바디 트랜지스터의 제조 과정에서 디자인 규칙의 감소에도 국부 도핑 영역을 플로팅 바디의 하부에 안정적으로 형성하여 펀치 스루 현상 등의 단채널 효과를 방지할 수 있는 반도체 장치의 제조 방법과 그에 따라 제조된 반도체 장치를 제공한다.
본 발명은 게이트 패턴 사이에 형성된 국부 도핑 영역을 열처리를 통해 상기 국부 도핑 영역을 확장하는 단계 및 상기 국부 도핑 영역의 중심부를 식각하여 상기 게이트 패턴의 하부에 플로팅 바디를 분리시키는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 반도체 소자의 제조 방법은 SOI(silicon-on-insultor) 반도체 기판의 상부에 게이트 산화막을 형성하는 단계 및 상기 게이트 산화막 상에 상기 게이트 패턴을 형성하는 단계를 더 포함한다.
바람직하게는, 상기 반도체 소자의 제조 방법은 상기 게이트 패턴 사이에 이온 주입을 통해 소스/드레인 영역을 형성하는 단계 및 상기 게이트 패턴 측면에 스페이서를 형성하는 단계를 더 포함한다.
바람직하게는, 상기 국부 도핑 영역은 수직 방향의 이온 주입을 통해 형성되는 것을 특징으로 한다.
바람직하게는, 상기 반도체 소자의 제조 방법은 상기 국부 도핑 영역을 식각 하여 형성된 공간에 도전물질을 증착하여 플러그를 형성하는 단계를 더 포함한다.
바람직하게는, 상기 반도체 소자의 제조 방법은 상기 도전물질의 증착 후 열처리를 수행하는 단계를 더 포함한다.
바람직하게는, 식각된 국부 도핑 영역을 포함하는 상기 플로팅 바디는 상부보다 하부가 더 넓게 형성되는 것을 특징으로 한다.
바람직하게는, 상기 반도체 소자의 제조 방법은 상기 게이트 패턴을 보호하기 위한 산화막을 형성하는 단계를 더 포함한다.
바람직하게는, 상기 플로팅 바디를 분리시키는 단계는 에치백 공정을 통해 상기 산화막 및 상기 게이트 패턴 사이에 노출된 게이트 산화막 및 상기 국부 도핑 영역의 중심부를 제거하는 것을 특징으로 한다.
바람직하게는 상기 에치백 공정은 상기 국부 도핑 영역의 하부에 SOI 반도체 기판을 구성하는 하부 절연층이 노출될 때까지 진행되는 것을 특징으로 한다.
바람직하게는, 상기 열처리를 통해 상기 국부 도핑 영역은 종방향으로는 SOI 반도체 기판을 구성하는 하부 절연층까지 확장되고 횡방향으로는 상기 게이트 패턴의 측벽을 보호하는 스페이서의 하부까지 확장하는 것을 특징으로 한다.
본 발명은 반도체 기억 장치 내 플로팅 바디 단위셀에서 바디의 체적이 줄어드는 것을 방지하고 바디의 하부에 형성된 고농도의 국부 도핑 영역을 통해 펀치 스루 현상을 방지할 수 있는 장점이 있다.
또한, 본 발명은 플로팅 바디 단위셀의 활성영역과 랜딩 플러그 사이의 접합 면적의 증가로 접합 저항을 줄일 수 있어 반도체 기억 장치의 소비 전력을 줄일 수 있고, 단위셀의 크기를 줄일 수 있어 반도체 기억 장치의 집적도를 향상시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 2a 내지 2g는 본 발명의 일 실시예에 따른 반도체 기억 장치 내 플로팅 바디 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, SOI 반도체 기판의 상부 실리콘층(214) 상에 게이트 산화막(232)을 형성한 후, 폴리실리콘층(222)과 금속층(224)으로 구성된 게이트 전극 및 게이트 전극을 보호하는 하드마스크층(226)를 포함하는 게이트 패턴(220)을 형성한다. SOI 반도체 기판은 하부 실리콘층(210), 하부 실리콘층(210) 상에 형성된 하부 절연 산화물층(212), 하부 절연 산화물층(212) 상부에 형성된 상부 실리콘층(214)을 포함한다. 도시되지 않았지만, 게이트 패턴(203) 간 분순물을 도핑하여 LDD(Lightly Doped Drain)영역을 형성한다.
게이트 패턴(220)의 형성 후, 게이트 패턴(220)의 양쪽 상부 실리콘층(214)에 이온주입과정을 통해 소스/드레인 영역(230)을 형성한다. 소스/드레인 영역(230)의 형성시, 핫 캐리어 효과(Hot carrier effect, HCE)를 방지하기 위해 이온 주입을 통한 도핑 농도를 낮추면서 소스/드레인 영역(230)이 깊이 형성되지 않고 게이트 패턴의 하부에 확장되지 않도록 한다.
도 2b를 참조하면, 게이트 패턴(220)의 측벽에 스페이서(228)를 형성한다. 스페이서(228)의 형성 후 이온 주입을 통하여 상부 실리콘층(214)에 소스/드레인 영역(230)의 하부에 국부 도핑(halo) 영역(240)을 형성한다. 종래와 달리, 이온경사주입 방식이 아닌 수직 방향으로 이온 주입을 하여 국부 도핑 영역(240)을 형성함으로써, 디자인 규칙이 감소하더라도 이웃한 게이트 패턴(220)의 사이에 위치한 소스/드레인 영역(230)의 하부에 국부 도핑 영역(240)을 형성하는 것이 쉬워졌다.
도 2c를 참조하면, 국부 도핑 영역(240)의 형성을 위한 이온주입 후 열처리를 수행한다. 열처리를 통해 국부 도핑 영역(240)은 종방향으로 확산하여 하부 절연 산화물층(212)까지 확장되는데, 이때 횡방향으로도 약간 확산하여 게이트 패턴(220)의 측벽에 형성된 스페이서(228)의 하부 영역까지 침투한다.
이후, 도 2d를 참조하면, 게이트 패턴을 보호하기 위한 산화막(250)을 형성한다. 이때, 산화막(250)은 게이트 패턴을 포함하는 구조물 상에 균일하게 형성한 후 자기정렬(self-aligned) 식각을 수행함으로써, 도시된 바와 같이 게이트 패턴의 상부를 보호할 수 있는 모자 형태로 형성한다.
산화막(250)을 형성한 후, 도 2e에 도시된 바와 같이 에치백(etch back)을 수행한다. 에치백을 수행하면 게이트 패턴을 보호하던 산화막(250)과 게이트 패턴(220) 사이에 노출된 게이트 산화막(232) 및 상부 실리콘층(214)를 식각하여 하부 절연 산화물층(212)을 노출한다. 이때, 게이트 패턴(220) 사이에 상부 실리콘층(214)에는 국부 도핑 영역(240)이 형성되어 있으므로, 도시된 바와 같이 국부 도핑 영역(240)의 중심부가 식각되어 이웃한 트랜지스터의 바디에 접해 있는 주변부 만 남는다. 식각된 국부 도핑 영역(240a)은 소스/드레인 영역(130)의 하부에 남아 플로팅 바디에서 펀치 스루 현상이 일어나는 것을 방지한다.
도 2e를 참조하면, 식각된 국부 도핑 영역(240a)이 게이트 패턴과 수직으로 정렬되어 있지 않고 비스듬히 식각되어 있음을 알 수 있다. 즉, 게이트 패턴(220)의 하부에 남은 식각된 국부 도핑 영역(240a)과 실리콘 활성영역(214)은 사다리꼴 모양으로 상부보다는 하부가 더 넓은 형태를 가진다. 이는 좁은 패턴 사이에 증착된 물질을 에칭할 때 일반적으로 일어날 수 있는 것으로 식각 조건을 강화하여 수직으로 식각할 필요가 없으며, 하부 절연 산화물층(212)이 노출되고 각 게이트 패턴(220)의 하부에 남아 있는 이웃한 실리콘 활성 영역(214)이 서로 분리되는 것으로 충분하다. 특히, 식각된 국부 도핑 영역(240a)의 측벽 경사가 완만할수록 트랜지스터의 플로팅 바디의 체적이 커지고, 도핑농도가 낮은 플로팅 바디의 하부에서 펀치 스루 현상을 방지하기 쉬워진다.
도 2f를 참조하면, 게이트 패턴 간 식각된 영역 및 게이트 패턴(220)의 상부에 도전물질인 폴리 실리콘(260)을 증착한다. 폴리 실리콘(260)의 증착 후 열처리를 하면 도 2g에 도시된 바와 같이 플러그 영역에서의 폴리 실리콘(260)이 확산하여 확산된 폴리 실리콘(260a)을 형성한다. 이때, 식각된 국부 도핑 영역(240a)의 하부보다 상부가 더 얇아지지만, 플로팅 바디(214a)의 하부보다 상부에 도핑 농도가 높기 때문에 펀치 스루 현상을 방지하는 데에는 아무런 문제가 없다.
종래의 경우, 도 1b를 참조하면, 이온경사주입 방식을 사용하여 상부 실리콘층(114) 상에 국부 도핑 영역(140)을 형성하였으나, 디자인 규칙의 감소로 이웃한 게이트 패턴(120) 사이의 간격이 좁아 이온경사주입의 수행시 경사각이 확보되지 않아 국부 도핑 영역(140)의 형성이 매우 어려웠다. 하지만, 본 발명에서는 이온경사주입 방식을 사용할 필요없이 수직 방향의 이온주입 후 열처리를 통해 국부 도핑 영역(240)을 게이트 패턴(220)의 하부로 확산시켰다. 아울러, 본 발명에서는 플러그 형성을 위해 국부 도핑 영역(240)의 식각 시 비스듬히 식각함으로써 플로팅 바디의 체적을 크게 하고 플로팅 바디의 하부에서 일어나기 쉬운 펀치 스루 현상을 예방할 수 있다.
전술한 바와 같이, 본 발명의 일실시예에 따라 SOI 기판에서 제작되는 플로팅 바디 트랜지스터는 각 트랜지스터 간 분리가 용이하고 플로팅 바디의 양측면에 펀치 스루 현상의 방지를 위한 국부 도핑 영역의 형성이 용이하여, 반도체 장치의 집적도를 더욱 향상시킬 수 있고 동작의 안정성을 향상시킬 수 있다. 특히, 이러한 플로팅 바디 트랜지스터를 반도체 기억 장치 내 셀 트랜지스터로 사용하는 경우 반도체 기억 장치의 집적도를 크게 향상시킬 수 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 내지 1e는 일반적인 반도체 기억 장치 내 플로팅 바디 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.
도 2a 내지 2g는 본 발명의 일 실시예에 따른 반도체 기억 장치 내 플로팅 바디 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.

Claims (11)

  1. 게이트 패턴 사이에 형성된 국부 도핑 영역을 열처리를 통해 상기 국부 도핑 영역을 확장하는 단계; 및
    상기 국부 도핑 영역의 중심부를 식각하여 상기 게이트 패턴의 하부에 플로팅 바디를 분리시키는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    SOI(silicon-on-insultor) 반도체 기판의 상부에 게이트 산화막을 형성하는 단계; 및
    상기 게이트 산화막 상에 상기 게이트 패턴을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 게이트 패턴 사이에 형성되는 상기 국부 도핑 영역의 상부에 이온 주입을 통해 소스/드레인 영역을 형성하는 단계; 및
    상기 게이트 패턴 측면에 스페이서를 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 국부 도핑 영역은 수직 방향의 이온 주입을 통해 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 국부 도핑 영역을 식각하여 형성된 공간에 도전물질을 증착하여 플러그를 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  6. 제5항에 있어서,
    상기 도전물질의 증착 후 열처리를 수행하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  7. 제1항에 있어서,
    식각된 국부 도핑 영역을 포함하는 상기 플로팅 바디는 상부보다 하부가 더 넓게 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 게이트 패턴을 보호하기 위한 산화막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  9. 제8항에 있어서,
    상기 플로팅 바디를 분리시키는 단계는 에치백 공정을 통해 상기 산화막 및 상기 게이트 패턴 사이에 노출된 게이트 산화막 및 상기 국부 도핑 영역의 중심부를 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 에치백 공정은 상기 국부 도핑 영역의 하부에 SOI 반도체 기판을 구성하는 하부 절연층이 노출될 때까지 진행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제1항에 있어서,
    상기 열처리를 통해 상기 국부 도핑 영역은 종방향으로는 SOI 반도체 기판을 구성하는 하부 절연층까지 확장되고 횡방향으로는 상기 게이트 패턴의 측벽을 보호하는 스페이서의 하부까지 확장하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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