KR20100048120A - 고집적 반도체 기억 장치 - Google Patents
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Abstract
본 발명은 고집적 반도체 기억 장치에 포함된 플로팅 바디 트랜지스터를 형성함에 있어서 소스/드레인 사이의 유효 채널 길이를 증가시킬 수 있는 반도체 기억 장치의 제조 방법을 제공한다. 본 발명에 따른 반도체 장치의 제조 방법은 SOI기판 상에 제 1 게이트 산화막을 형성하는 단계, 제 1 게이트 산화막 상에 게이트 패턴을 형성하는 단계, 게이트 패턴의 측벽에 제 2 게이트 산화막을 형성하는 단계, 노출된 상기 제 1 게이트 산화막을 제거하여 상기 SOI기판을 노출시키는 단계, SOI기판의 상부 실리콘층을 에피텍시 성장시켜 상기 게이트 패턴이 매립되도록 하는 단계, 에피텍시 성장된 상부 실리콘층을 상기 게이트 패턴이 노출될 때까지 평탄화하는 단계 및 에피텍시 성장된 상부 실리콘층에 이온주입을 수행하여 소스/드레인 영역을 확보하는 단계를 포함한다.
반도체, 플로팅 바디, 에피텍시
Description
본 발명은 반도체 장치를 제조 방법에 관한 것으로, 특히 SOI 기판을 사용하여 고집적 반도체 기억 장치에 사용되는 플로팅 바디 셀 트랜지스터를 포함하는 단위셀을 형성하는 공정에 관련된 기술이다.
복수의 반도체 장치들로 구성된 시스템에서 반도체 기억 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면, 중앙처리장치(CPU), 등에서 데이터를 요구하게 되면, 반도체 기억 장치는 데이터를 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터 요구 장치로부터 제공되는 데이터를 저장한다.
반도체 기억 장치의 데이터 저장 용량이 증가하면서 다수의 단위셀의 크기는 점점 작아지고 있으며, 읽기 혹은 쓰기 동작을 위한 여러 구성 요소들의 크기 역시 줄어들고 있다. 따라서, 반도체 기억 장치 내부의 불필요하게 중첩되는 배선 혹은 트랜지스터가 있다면 통합하여 각각의 요소가 차지하는 면적을 최소화하는 것이 중요하다. 또한, 반도체 기억 장치 내 포함된 다수의 단위셀의 크기를 줄이는 것 역시 집적도 향상에 큰 영향을 미친다.
반도체 기억 장치 중 전원이 인가된 상태에서 데이터를 기억할 수 있는 휘발성 기억 장치인 DRAM(Dynamic random access memory)을 예로 들면, 반도체 기억 장치 내 단위셀은 하나의 트랜지스터와 하나의 캐패시터로 구성되어 있다. 하지만, 디자인 규칙(Design Rule)이 감소함에 따라 캐패시터를 형성할 수 있는 평면 면적이 줄어들게 되었다. 이를 극복하기 위해, 데이터를 안정적으로 저장하기 위해 면적이 줄어든 캐패시터의 정전 용량을 향상시키기 위해 캐패시터 내 절연막을 구성하는 물질을 개발하는 노력이 계속되고 있으나 어려움이 많다. 결국, 디자인 규칙의 감소는 단위셀 내 저장 노드(SN)의 접합 저항의 값과 트랜지스터의 턴온 저항값이 커짐에 따라 정상적인 읽기 및 쓰기 동작의 수행이 어려워지고 리프레쉬 특성도 나빠지는 현상을 초래하고 있다.
전술한 반도체 기억 장치와 같이 캐패시터를 포함하는 단위셀의 경우, “1”의 데이터가 저장되면 캐패시터와 트랜지스터 사이의 저장 노드(SN)에 임시 저장된 전하는 접합에서 발생하는 누설 전류 및 캐패시터의 특성으로 인한 누설 전류 등의 현상들로 인해 시간이 지남에 따라 감소하게 된다. 이러한 이유로 DRAM은 정기적으로 단위셀들을 리프레쉬 해주어야 데이터가 소실되지 않을 수 있다.
이를 극복하기 위해, 단위셀 내 저장 노드(SN)에 많은 전하를 저장할 수 있도록 하기 위해 지금까지 캐패시터의 정전 용량 값(Cs)을 크게 하려고 노력하였다. 캐패시터의 정전 용량 값(Cs)을 크게 하기 위한 대표적인 방법으로서, 캐패시터의 절연막으로 사용하던 산화막을 질화된 산화막 등과 같이 유전 상수가 큰 절연 물질로 형성한 고유전막으로 변경하여 누설 전류를 줄이는 방안과 캐패시터의 정전 용 량 값(Cs)을 크게 하기 위하여 2차원의 평면 구조를 가지던 캐패시터를 3차원의 실린더 구조, 트렌치 구조 등으로 형성하여 캐패시터의 양측 전극의 표면적을 증가시키는 방법이 제안되었다.
하지만, 디자인 규칙(Design Rule)이 감소함에 따라 캐패시터를 형성할 수 있는 평면 면적이 줄어드는 것은 불가피할 뿐만 아니라, 캐패시터 내 절연막을 구성하는 물질의 개발도 어려워졌다. 이에 따라 단위셀 내 저장 노드(SN)의 접합 저항의 값과 트랜지스터의 턴온 저항값이 커짐에 따라 정상적인 읽기 및 쓰기 동작의 수행이 어려워지고 리프레쉬 특성도 나빠지는 현상이 벌어졌다.
이를 개선하기 위해 제안된 개선된 반도체 기억 장치 내 단위셀은 플로팅 바디를 가지는 트랜지스터를 포함한다. 즉, 반도체 기억 장치가 단위셀에 종래에 데이터를 저장하기 위해 사용하였던 캐패시터를 포함하지 않고 단위셀 내 트랜지스터의 플로팅(floating)된 바디(body)에 데이터를 저장할 수 있도록 한 것이다. 플로팅 바디 트랜지스터의 적용으로 단위셀은 캐패시터를 구비할 필요가 없어졌고, 이로 인해 단위셀의 크기는 더욱 줄일 수 있게 되었다. 이하에서는 플로팅 바디 트랜지스터의 구조에 대해 설명한다.
도 1은 SOI기판 상에 형성된 일반적인 플로팅 바디 트랜지스터를 설명하는 단면도이다.
도 1에 도시된 바와 같이, 하부 반도체 기판(110), 매몰 절연막(120), 상부 실리콘막(130)으로 구성된 SOI 기판에 플로팅 바디 트랜지스터를 형성하고 있다. 플로팅 바디 트랜지스터는 불순물(P-type)이 도핑된 상부 실리콘막(130)의 일부를 몸체(body)로서 포함하고, 게이트 산화막(140), 게이트 전극(150) 및 게이트 하드마스크 절연막(160)으로 구성된 게이트 패턴을 포함한다. 게이트 패턴의 측벽에는 스페이서(170)를 형성한다. 또한, 상부 실리콘막(130)의 게이트 패턴의 양측에는 불순물(N+ type)을 도핑하여 소스/드레인(180)이 형성된다. 게이트 패턴의 하부에 소스/드레인(180) 사이에는 게이트 전극(150)에 인가된 전압에 대응하여 채널이 형성되는데, 채널은 평면적으로 형성되어 유효 채널 길이(190)는 게이트 패턴의 폭과 유사하게 된다.
반도체 장치의 집적도가 증가하면서, SOI 반도체 기판상에 제조되는 플로팅 바디(floating body) 트랜지스터의 크기가 줄어들고 있다. 이 경우, 평면적인 채널 영역을 가지는 트랜지스터의 소스/드레인 영역간 거리가 줄어들어 펀치 스루(punch through) 현상이 발생하기 쉽다. 특히, 게이트 패턴의 하부에서 채널 도핑 등을 통해 농도가 높아진 플로팅 바디의 상부보다 낮은 농도를 가지는 플로팅 바디의 하부에서 펀치 스루 현상이 잘 발생한다. 또한, 플로팅 바디 트랜지스터의 크기가 줄어들면서, 플로팅 바디의 체적도 함께 줄어든다. 이는 플로팅 바디 트랜지스터가 데이터에 대응하는 홀(hole)을 저장할 수 있는 공간이 줄어듦을 의미한다. 결과적으로, 데이터를 읽을 때 "0"과 "1"을 구별할 수 있는 데이터 감지 마진(data sensing margin)이 줄어들어 반도체 장치가 정상적인 동작을 수행하기 어려워진다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 고집적 반도체 기억 장치에 포함된 플로팅 바디 트랜지스터를 형성함에 있어서 소스/드레인 영역에 대응하는 활성 영역을 에피텍셜 공정을 통해 성장시켜 게이트가 매립되도록 하여 소스/드레인 사이의 유효 채널 길이를 증가시킬 수 있는 반도체 기억 장치의 제조 방법을 제공한다.
본 발명은 SOI기판 상에 제 1 게이트 산화막을 형성하는 단계, 제 1 게이트 산화막 상에 게이트 패턴을 형성하는 단계, 상기 게이트 패턴의 측벽에 제 2 게이트 산화막을 형성하는 단계, 노출된 상기 제 1 게이트 산화막을 제거하여 상기 SOI기판을 노출시키는 단계, 상기 SOI기판의 상부 실리콘층을 에피텍시 성장시켜 상기 게이트 패턴이 매립되도록 하는 단계, 상기 에피텍시 성장된 상부 실리콘층을 상기 게이트 패턴이 노출될 때까지 평탄화하는 단계 및 상기 에피텍시 성장된 상부 실리콘층에 이온주입을 수행하여 소스/드레인 영역을 확보하는 단계를 포함하는 반도체 기억 장치의 제조 방법을 제공한다.
바람직하게는, 상기 게이트 패턴은 하나 이상의 게이트 전극과 게이트 하드마스크 절연막으로 구성되는 것을 특징으로 한다.
바람직하게는, 상기 제 2 게이트 산화막은 500 ~ 1000℃의 온도에서 1 ~ 100nm의 두께로 상기 하나 이상의 게이트 전극의 측벽에만 형성되는 것을 특징으로 한다.
바람직하게는, 노출된 상기 제 1 게이트 산화막을 제거하기 위해 건식 식각을 수행하며 제 2 게이트 산화막이 상기 게이트 패턴의 측벽에 남도록 하는 것을 특징으로 한다.
바람직하게는, 상기 에피텍시 성장은 상기 상부 실리콘층과 동일한 종류의 불순물을 포함하여 이루어지고, 농도는 1E10 ~ 1E20/cm3 인 것을 특징으로 한다.
또한, 본 발명은 하부 실리콘층, 매립된 절연층, 및 상부 실리콘층을 포함하며, 상기 상부 실리콘층은 상기 하부 실리콘층보다 두께가 두꺼운 것을 특징으로 하는 SOI기판; 상기 상부 실리콘층에 매립된 게이트 전극 및 게이트 하드마스크막을 포함하는 게이트 패턴; 및 상기 상부 실리콘층의 상부에 형성되며, 상기 게이트 하드마스크막과 같은 높이에 형성된 소스/드레인 영역을 포함하는 반도체 장치를 제공한다.
바람직하게는, 상기 상부 실리콘층의 두께는 상기 하부 실리콘층의 두께와 상기 게이트 패턴의 높이의 합과 동일한 것을 특징으로 한다.
바람직하게는, 상기 반도체 장치는 상기 게이트 전극과 상기 상부 실리콘층 사이에 형성된 게이트 산화막을 더 포함한다.
본 발명은 SOI기판 상에 플로팅 바디 트랜지스터의 게이트 패턴을 형성한 후 게이트 패턴의 양측에 소스/드레인 영역을 에피텍셜 성장시켜 게이트 패턴이 매립되도록 함으로써 플로팅 바디 트랜지스터의 유효 채널 길이를 증가시킬 수 있는 장 점이 있다.
아울러, 본 발명은 플로팅 바디 트랜지스터의 플로팅 바디에 해당하는 실리콘 활성 영역을 에피텍셜 공법으로 성장시킴으로써 핫 캐리어인 홀(hole)을 저장할 수 있는 영역의 체적이 커짐으로써 더 많은 홀을 저장할 수 있고, 이로 인하여 데이터의 감지 마진이 증가되어 동작의 안정성이 높아지고, 데이터 유효 저장 시간이 증가함에 따라 리프레쉬 특성이 향상된다.
본 발명은 SOI기판 상에 형성되는 플로팅 바디 트랜지스터를 제조함에 있어서, 홀을 저장할 수 있는 플로팅 바디의 체적을 키우고 소스/드레인 사이의 유효 채널 길이를 증가시키기 위해 리세스 게이트 트랜지스터와 유사한 구조를 SOI기판에 형성한다. 이를 위해, 기존의 소스/드레인 영역이 형성되는 SOI기판의 상부 실리콘층을 에피텍시(epitaxy) 공정을 통해 성장시킨다. 이하에서는, 본 발명의 일 실시예에 따른 플로팅 바디 트랜지스터에 적용되는 리세스 게이트 트랜지스터와 그 구조를 SOI기판 상에 적용하는 방법에 대해 구체적으로 설명한다.
도 2는 일반적인 리세스 게이트 트랜지스터를 설명하는 단면도이다.
도시된 바와 같이, 리세스 게이트 트랜지스터는 소스/드레인 사이에 형성되는 채널이 평면적이 아닌 3차원 입체적으로 형성되도록 설계되어 있다. 리세스 게이트 트랜지스터는 반도체 기판(200)을 식각하여 리세스를 형성한 후 리세스 상에 게이트 산화막(240)과 게이트 패턴을 형성한다. 게이트 패턴은 게이트 전극(250), 게이트 하드마스크 절연막(260) 및 스페이서(270)로 구성되어 있고, 게이트 패턴의 양측에는 소스/드레인(280)이 형성되어 있다.
이러한 리세스 게이트 트랜지스터는 현재 60nm이하의 디자인 규칙으로 반도체 기억 장치의 단위셀에 포함되는 셀 트랜지스터로서 사용되고 있다. 특히, 리세스 상에 형성된 게이트 전극(250)으로 인해 소스/드레인(280) 사이에 형성되는 유효 채널 길이(290)가 도 1에 도시된 평면적 채널 영역에서의 유효 채널 길이(190)보다 크게 길어져 펀치 스루 현상 등과 같은 단 채널 효과가 개선된다.
한편, 도 2에 도시된 유효 채널 길이(290)는 반도체 기판에 형성되는 리세스의 깊이에 대응하여 길어지는데, 일반적인 반도체 기판(200)이 아닌 SOI기판 상에 구현되는 플로팅 바디 트랜지스터에는 리세스를 형성하기 어렵다. SOI기판은 도 1에 도시된 바와 같이 하부 반도체 기판(110), 매몰 절연막(120), 상부 실리콘막(130)으로 구성되는 데, 채널 영역이 형성되는 상부 실리콘막(130)의 두께는 도 2에 도시된 일반적인 반도체 기판(200)의 두께보다 훨씬 얇기 때문에 상부 실리콘막(130)에 일정 깊이로 리세스를 형성할 경우 플로팅 바디의 체적이 크게 작아지는 단점을 가진다.
도 3a ~ 도 3f은 본 발명의 일 실시예에 따른 반도체 기억 장치 내 플로팅 바디 셀 트랜지스터를 설명하는 단면도이다.
도 3a에 도시된 바와 같이, 하부 반도체 기판(310), 매몰 절연막(320), 상부 실리콘막(330)으로 구성된 SOI기판 상에 제 1 게이트 산화막(340a)을 형성한다. 제 1 게이트 산화막(340a) 상에 게이트 전극(350)과 게이트 하드마스크 절연막(360)으로 구성된 게이트 패턴을 형성한다. 본 발명의 일 실시예에서는 게이트 패턴이 하 나의 게이트 전극(350)을 포함하고 있으나, 다른 실시예에서는 게이트 패턴이 게이트 하부 전극 및 게이트 상부 전극 등 복수의 게이트 전극을 포함할 수 있다.
도 3b를 참조하면, 게이트 패턴을 구성하는 게이트 전극(350)의 측벽에 제 2 게이트 산화막(340b)을 형성한다. 이때, 제 2 게이트 산화막은 500 ~ 1000℃의 온도에서 1 ~ 100nm의 두께로 형성하며, 추후 식각 공정에 일부가 제거될 것에 대비하여 충분한 두께를 가지도록 형성하는 것이 바람직하다.
도 3c를 참조하면, 상부 실리콘막(330) 상에 노출된 제 1 게이트 산화막(340a)을 제거한다. 제 1 게이트 산화막(340a)을 제거할 때는 건식 식각 공정을 수행한다. 제 1 게이트 산화막(304a)을 제거하는 식각 공정을 수행하면 게이트 전극(350)의 측벽에 형성된 제 2 게이트 산화막(340b)의 상부도 일부 식각이 이루어진다. 이때, 게이트 전극(350)의 측벽에 형성된 제 2 게이트 산화막(340b)이 완전히 소실되지 않고 남아있도록 건식 식각 공정의 시간을 제어하는 것이 중요하다.
이후, 도 3d에 도시된 바와 같이, 노출된 상부 실리콘막(330)을 근원(seed)으로 한 에피텍시(epitaxy) 공법을 수행한다. 에피텍시 공법에 의한 실리콘의 성장은 노출된 상부 실리콘막(330)과 동일한 종류의 불순물을 포함하도록 한다. 이때, 불순물의 종류는 반도체 장치가 NMOS 혹은 PMOS의 트랜지스터 중 어느 것인가에 의해 결정되며, 불순물의 농도는 1E10 ~ 1E20/cm3로 하는 것이 바람직하다.
도 3e를 참조하면, 에피텍시 성장된 상부 실리콘층(330a)에 대해 게이트 패턴의 게이트 하드마스크 절연막(360)이 노출될 때까지 화학적 기계적 연마 공정(chemical mechanical polishing, CMP)을 수행하여 평탄화한다.
만약 에피텍시 성장 전 SOI기판에 포함된 상부 실리콘막(330)과 하부 반도체 기판(310)의 두께가 동일하다면, 평탄화된 상부 실리콘층(330a)의 두께는 하부 실리콘층(310)의 두께, 제 1 게이트 산화막(340a), 및 게이트 전극(350) 및 게이트 하드마스크 절연막(360)을 포함하는 게이트 패턴의 높이의 합과 같다. 여기서, 제 1 게이트 산화막(340a)의 두께는 하부 실리콘층(310)의 두께 및 게이트 패턴의 높이와 비교할 때 무시할 수 있을 정도의 크기이므로, 평탄화된 상부 실리콘층(330a)의 두께는 하부 실리콘층(310)의 두께 및 게이트 패턴의 높이와 동등하다고 볼 수 있다.
도 3f를 참조하면, 게이트 패턴의 양측에 분리된 에피텍시 성장된 상부 실리콘층(330a)에 소스/드레인 영역을 정의한 마스크를 사용하여 이온 주입을 수행하여 소스/드레인(380)을 형성한다. 이때, 소스/드레인(380)은 제 2 게이트 산화막(340b)과 맞닿을 수 있는 깊이로 형성된다.
전술한 과정을 통해 형성된 반도체 장치는 하부 실리콘층, 매립된 절연층, 및 상부 실리콘층을 포함하며 상부 실리콘층은 하부 실리콘층보다 두께가 두꺼운 것을 특징으로 하는 SOI기판, 상부 실리콘층에 매립된 게이트 전극 및 게이트 하드마스크막을 포함하는 게이트 패턴, 및 상부 실리콘층의 상부에 형성되며 게이트 하드마스크막과 같은 높이에 형성된 소스/드레인 영역을 포함한다. 따라서, 본 발명의 일 실시예에 따른 플로팅 바디 트랜지스터는 SOI기판 상에서 구현되면서도 리세스 게이트 트랜지스터가 가지는 효과를 가질 수 있다. 즉, 에피텍시 성장을 통해 SOI기판의 상부 실리콘층을 성장시켜 게이트 전극이 매립되도록 한 후 게이트 전극 의 양측에 소스/드레인 영역을 형성함으로써, 도 3f에 도시된 바와 같이 유효 채널 길이(390)가 평면적 구조의 채널 영역에서보다 크게 길어질 수 있다.
또한, 플로팅 바디 트랜지스터에서 소스/드레인(380) 및 게이트 패턴의 하부에 위치한 에피텍시 성장된 상부 실리콘층(330a)은 핫 캐리어의 발생으로 형성된 홀(hole)을 저장하기 위한 플로팅 바디(flaoting blody)의 기능을 하는데, 에피텍시 성장 전보다 그 체적이 커져서 더 많은 양의 홀을 저장하기가 용이하다. 따라서, 본 발명의 일 실시예에 따른 플로팅 바디 트랜지스터를 반도체 기억 장치의 단위셀에 적용할 경우, 데이터의 감지 마진이 증가되어 동작의 안정성이 높아지고 데이터 유효 저장 시간이 증가함에 따라 리프레쉬 특성이 향상된다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 SOI기판 상에 형성된 일반적인 플로팅 바디 트랜지스터를 설명하는 단면도.
도 2는 일반적인 리세스 게이트 트랜지스터를 설명하는 단면도.
도 3a ~ 도 3f은 본 발명의 일 실시예에 따른 반도체 기억 장치 내 플로팅 바디 셀 트랜지스터를 설명하는 단면도.
Claims (8)
- SOI기판 상에 제 1 게이트 산화막을 형성하는 단계;제 1 게이트 산화막 상에 게이트 패턴을 형성하는 단계;상기 게이트 패턴의 측벽에 제 2 게이트 산화막을 형성하는 단계;노출된 상기 제 1 게이트 산화막을 제거하여 상기 SOI기판을 노출시키는 단계;상기 SOI기판의 상부 실리콘층을 에피텍시 성장시켜 상기 게이트 패턴이 매립되도록 하는 단계;상기 에피텍시 성장된 상부 실리콘층을 상기 게이트 패턴이 노출될 때까지 평탄화하는 단계; 및상기 에피텍시 성장된 상부 실리콘층에 이온주입을 수행하여 소스/드레인 영역을 확보하는 단계를 포함하는 반도체 장치의 제조 방법.
- 제1항에 있어서,상기 게이트 패턴은 하나 이상의 게이트 전극과 게이트 하드마스크 절연막으로 구성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제2항에 있어서,상기 제 2 게이트 산화막은 500 ~ 1000℃의 온도에서 1 ~ 100nm의 두께로 상기 하나 이상의 게이트 전극의 측벽에만 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서,노출된 상기 제 1 게이트 산화막을 제거하기 위해 건식 식각을 수행하며 제 2 게이트 산화막이 상기 게이트 패턴의 측벽에 남도록 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서,상기 에피텍시 성장은 상기 상부 실리콘층과 동일한 종류의 불순물을 포함하여 이루어지고, 농도는 1E10 ~ 1E20/cm3 인 것을 특징으로 하는 반도체 장치의 제조 방법.
- 하부 실리콘층, 매립된 절연층, 및 상부 실리콘층을 포함하며, 상기 상부 실리콘층은 상기 하부 실리콘층보다 두께가 두꺼운 것을 특징으로 하는 SOI기판;상기 상부 실리콘층에 매립된 게이트 전극 및 게이트 하드마스크막을 포함하는 게이트 패턴; 및상기 상부 실리콘층의 상부에 형성되며, 상기 게이트 하드마스크막과 같은 높이에 형성된 소스/드레인 영역을 포함하는 반도체 장치.
- 제6항에 있어서,상기 상부 실리콘층의 두께는 상기 하부 실리콘층의 두께와 상기 게이트 패턴의 높이의 합과 동등한 것을 특징으로 하는 반도체 장치.
- 제6항에 있어서,상기 게이트 전극과 상기 상부 실리콘층 사이에 형성된 게이트 산화막을 더 포함하는 반도체 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080107140A KR20100048120A (ko) | 2008-10-30 | 2008-10-30 | 고집적 반도체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080107140A KR20100048120A (ko) | 2008-10-30 | 2008-10-30 | 고집적 반도체 기억 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20100048120A true KR20100048120A (ko) | 2010-05-11 |
Family
ID=42274931
Family Applications (1)
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| KR1020080107140A KR20100048120A (ko) | 2008-10-30 | 2008-10-30 | 고집적 반도체 기억 장치 |
Country Status (1)
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|---|---|
| KR (1) | KR20100048120A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105977301A (zh) * | 2016-07-06 | 2016-09-28 | 电子科技大学 | 一种体内栅型mos |
-
2008
- 2008-10-30 KR KR1020080107140A patent/KR20100048120A/ko not_active Application Discontinuation
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