KR101341292B1 - 메모리 셀 및 메모리 셀을 형성하는 방법 - Google Patents
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Abstract
일부 실시예들은 부유체들과 다이오드들을 포함하는 메모리 셀들을 포함한다. 다이오드들은 부유체들과 동일한 도전형으로 도핑된 부분들을 갖는 게이트형 다이오드들일 수 있으며, 상기 게이트형 다이오드들의 이런 부분들은 부유체들에 전기적으로 연결될 수 있다. 부유체들은 인접한 채널 영역들일 수 있으며, 유전성 구조체에 의해 채널 영역들로부터 이격된다. 메모리 셀의 유전성 구조체는 부유체와 다이오드 사이의 제 1 부분을 가질 수 있으며, 부유체와 채널 영역 사이에 제 2 부분을 가질 수 있다. 제 1 부분은 제 2 부분보다 전하 캐리어에 대해 더 누설성일 수 있다. 다이오드들은 채널 영역들이 내부에 있는 반도체 재료와는 다른 반도체 재료로 형성될 수 있다. 부유체들은 구근형 하부 영역들을 가질 수 있다. 일부 실시예들은 메모리 셀들을 마스킹하는 방법들을 포함한다.
Description
메모리 셀들 및 메모리 셀들을 형성하는 방법들.
동적 임의 접근 메모리(DRAM : dynamic random access memory)는 컴퓨터 시스템들의 신속 접근 메모리로서 통상적으로 사용된다. DRAM은 트랜지스터와 조합하여 커패시터를 포함하는 통상적으로 사용되는 유닛 셀들을 갖는다. 이런 통상적 디자인들에서, 커패시터의 충전 상태는 메모리 비트를 저장 및 감지하기 위해 사용된다.
더 높은 성능, 더 낮은 비용, 구성요소들의 증가된 소형화 및 집적 회로들의 더 큰 패키징 밀도는 컴퓨터 산업의 진행중인 목적들이다. 소형화를 달성하고자, 통상적인 DRAM 메모리 셀들의 커패시터/트랜지스터 조합들은 점점 더 높은 정도의 집적을 달성하기 위해 지속적으로 재설계되고 있다. 그러나, 메모리 비트를 신뢰성있게 저장하기 위해 충분한 커패시턴스를 계속 유지하면서 DRAM 커패시터들의 치수들을 감소시키는 것이 점점 더 어려워지고 있다.
DRAM 커패시터들의 치수들을 감소시키는 어려움들은 소위 비-커패시터(capacitor-less) 메모리 장치들의 개발을 초래하였다. 이런 메모리 장치들은 커패시터가 아닌 구성요소 상에 전하를 저장한다. 예를 들어, 비-커패시터 메모리 장치들은 메모리 비트를 저장하기 위해 부유체를 사용할 수 있다(용어 "부유"는 이 본체가 전위의 소스와 직접적 저항 연결되지 않거나 달리 말하면 이 본체가 전기 절연성 재료로 둘러싸인다는 것을 나타낸다).
비록, 비-커패시터 메모리 장치들이 궁극적으로 통상적 DRAM 메모리 셀들을 대체할 약간의 가능성을 나타내지만, 비-커패시터 메모리 장치들을 사용하려는 시도에는 현재 다수의 어려움들이 존재한다. 어려움들 중 하나는 비-커패시터 메모리 장치들이 통상적 커패시터/트랜지스터 메모리 셀들보다 매우 더 많은 누설의 경향이 있다는 것이며, 이는 비-커패시터 메모리 장치들이 통상적 메모리 셀들보다 높은 속도로 리프레시될 필요가 있다는 것을 의미한다. 더 높은 리프레시 속도(refresh rate)는 더 높은 전력 소비를 초래하고, 이는 배터리들을 방전시킬 수 있으며 및/또는 바람직하지 못한 가열을 유발할 수 있다. 비-커패시터 메모리 장치들과 연계된 다른 어려움들은 이런 장치들의 전하 저장 구성요소들이 통상적 DRAM의 커패시터들보다 충전이 더 어려운 경향이 있다는 것이며, 이는 과도한 전력 소비, 극심한 신뢰성 문제들 및/또는 부적절한 장치 성능을 초래할 수 있다.
개선된 비-커패시터 메모리 셀들을 개발하는 것이 바람직하다.
도 1은 예시적 실시예의 메모리 셀을 예시하는 반도체 구성의 일부의 개략 단면도이다.
도 2 및 도 3은 도 1에 도시된 구조에 대안적으로 사용될 수 있는 예시적 실시예 구조들을 도시하는 반도체 구성들의 일부분들의 개략 단면도들이다.
도 4는 다른 예시적 실시예의 메모리 셀을 예시하는 반도체 구성의 일부의 개략 단면도이다.
도 5는 다른 예시적 실시예의 메모리 셀을 예시하는 반도체 구성의 일부의 개략 단면도이다.
도 6은 다른 예시적 실시예의 메모리 셀을 예시하는 반도체 구성의 일부의 개략 단면도이다.
도 7은 다른 예시적 실시예의 메모리 셀을 예시하는 반도체 구성의 일부의 개략 단면도이다.
도 8은 다른 예시적 실시예의 메모리 셀을 예시하는 반도체 구성의 일부의 개략 단면도이다.
도 9는 다른 예시적 실시예의 메모리 셀을 예시하는 반도체 구성의 일부의 개략 단면도이다.
도 10 내지 도 15는 도 9의 예시적 실시예의 메모리 셀을 형성하기 위해 사용될 수 있는 예시적 처리를 예시하는 반도체 구성의 일부의 개략 단면도들이다.
도 2 및 도 3은 도 1에 도시된 구조에 대안적으로 사용될 수 있는 예시적 실시예 구조들을 도시하는 반도체 구성들의 일부분들의 개략 단면도들이다.
도 4는 다른 예시적 실시예의 메모리 셀을 예시하는 반도체 구성의 일부의 개략 단면도이다.
도 5는 다른 예시적 실시예의 메모리 셀을 예시하는 반도체 구성의 일부의 개략 단면도이다.
도 6은 다른 예시적 실시예의 메모리 셀을 예시하는 반도체 구성의 일부의 개략 단면도이다.
도 7은 다른 예시적 실시예의 메모리 셀을 예시하는 반도체 구성의 일부의 개략 단면도이다.
도 8은 다른 예시적 실시예의 메모리 셀을 예시하는 반도체 구성의 일부의 개략 단면도이다.
도 9는 다른 예시적 실시예의 메모리 셀을 예시하는 반도체 구성의 일부의 개략 단면도이다.
도 10 내지 도 15는 도 9의 예시적 실시예의 메모리 셀을 형성하기 위해 사용될 수 있는 예시적 처리를 예시하는 반도체 구성의 일부의 개략 단면도들이다.
새로운 비-커패시터 메모리 장치들이 본 명세서에 설명되어 있다. 이런 장치들은 종래 기술 부유체 비-커패시터 메모리 장치들에 대한 다양한 개선들을 가질 수 있다. 예를 들어, 본 명세서에 설명된 새로운 비-커패시터 메모리 장치들은 종래 기술 비-커패시터 메모리 장치들에 비해 개선된 보유 시간 및/또는 그와 다른 데이터 저장 특성들을 가질 수 있다. 추가적으로 또는 대안적으로, 본 명세서에 설명된 새로운 비-커패시터 메모리 장치들은 종래 기술 비-커패시터 메모리 장치들에 비해 개선된 프로그래밍 특성들을 가질 수 있다. 추가적으로 또는 대안적으로, 본 명세서에 설명된 새로운 비-커패시터 메모리 장치들은 종래 기술 비-커패시터 메모리 장치들에 비해 개선된 응답 시간 및/또는 신뢰성을 가질 수 있다.
도 1은 반도체 구성(3)의 일부를 도시하며, 예시적 실시예의 메모리 셀(5)을 예시한다. 메모리 셀(5)은 비-커패시터 저장 장치(6) 및 프로그래밍 장치(8)를 포함한다. 프로그래밍 장치는 비-커패시터 저장 장치(6)를 프로그래밍하기 위해 사용되도록 구성된다.
장치들(6 및 8)은 반도체 베이스(12)에 의해 지지된다. 반도체 베이스는 에로서, 적절한 도핑제(dopant)로 가볍게 백그라운드 도핑된 단결정 실리콘을 포함할 수 있다. 도시된 실시예에서, 베이스(12)는 p형 도핑제로 주로 도핑되며, "p-" 농도로 도핑된다.
"p-" 농도는 상대적 용어이다. 구체적으로, p형 도핑제로 주로 도핑된 반도체 재료의 p형 도핑제 농도는 도핑제 농도가 증가하는 순서로 "p-", "p" 또는 "p+"로 표현될 수 있다. "p-", "p" 및 "p+" 농도 레벨들에 대응하는 도핑제의 특정 양은 용례에 따라 변할 수 있다. 예시적 용례에서, "p-" 레벨은 약 1x1018 atoms/cm3 이하의 농도에 대응할 수 있으며, "p" 레벨은 약 1x1018 atoms/cm3 내지 약 1x1020 atoms/cm3의 도핑제 농도에 대응할 수 있으며, "p+" 레벨은 적어도 약 1x1020 atoms/cm3의 도핑제 농도에 대응할 수 있다. 유사하게, 반도체 재료가 주로 n형 도핑제로 도핑되는 경우에, n형 도핑제 농도는 도핑제 농도가 증가하는 순서로 "n-", "n" 또는 "n+"로 표현될 수 있다. "n-", "n" 및 "n+" 농도 레벨들에 대응하는 도핑제의 특정 양은 예를 들어, "n-" 레벨에 대해 약 1x1018 atoms/cm3 이하의 농도, "n" 레벨에 대하여 약 1x1018 atoms/cm3 내지 약 1x1022 atoms/cm3의 도핑제 농도, 및 "n+" 레벨에 대하여 약 1x1022 atoms/cm3보다 큰 농도일 수 있다.
베이스(12)는 반도체 기판으로 간주될 수 있으며, 여기서, 용어 "반도체 기판"은 반전도성 웨이퍼(단독으로 또는 그 위의 다른 재료들을 포함하는 조립체들로) 및 반전도성 재료 층들(단독으로 또는 다른 재료들을 포함하는 조립체들로) 같은 벌크 반전도성 재료들을 포함하지만 이에 한정되지 않는 반전도성 재료를 포함하는 임의의 구성을 의미한다. 일부 실시예들에서, 베이스(12)는 단결정 실리콘 웨이퍼에 대응할 수 있으며, 따라서, 베이스(12)의 반도체 재료는 단결정 실리콘으로 구성될 수 있거나, 이를 주 구성요소로하여 구성될 수 있다. 다른 실시예들에서, 베이스(12)의 반도체 재료는 예를 들어, 게르마늄, 갈륨 비소(gallium arsenide) 등 같은 다른 알려진 또는 아직 개발되지 않은 반도체 재료들을 포함하거나, 이로서 구성되거나, 이를 주 구성요소로하여 구성될 수 있다.
비-커패시터 저장 장치(6)는 베이스(12) 위의 부유체(14)를 포함하며, 부유체와 베이스 사이의 유전성 구조체(16)를 포함한다.
부유체는 도핑된 반도체 재료를 포함할 수 있다. 예를 들어, 부유체는 실리콘 및/또는 게르마늄을 포함할 수 있으며, p형 또는 n형 중 어느 하나로 도핑될 수 있다. 도시된 실시예에서, 부유체는 p형 도핑되고, "p+" 농도로 도핑된다. 일부 실시예들에서, 부유체는 다른 반도체 재료들에 대한 게르마늄의 더 높은 붕소 활성도의 장점에 기인한 p형 도핑된 게르마늄이 바람직할 수 있다.
부유체는 베이스(12) 위에 형성된 평면형 본체로서 예시되어 있다. 다른 실시예들에서, 부유체는 도 4 내지 도 9를 참조로 후술된 구조들과 유사하게, 베이스(12) 내로 적어도 부분적으로 만입(recess)되어 있을 수 있다.
유전성 구조체(16)는 임의의 적절한 조성물 또는 조성물들의 조합을 포함할 수 있으며, 일부 실시예들에서, 실리콘 디옥사이드를 포함하거나, 실리콘 디옥사이드를 주 구성요소로하여 구성되거나, 실리콘 디옥사이드로 구성될 수 있다. 유전성 구조체(16)는 임의의 적절한 두께를 포함할 수 있으며, 일부 실시예들에서, 약 50Å 이하의 두께를 가질 수 있다.
비-커패시터 저장 장치(6)는 반도체 베이스(12) 내로 연장되는 전도성 도핑된 영역들(18 및 20)을 포함하며, 도시된 실시예에서, 이런 영역들은 주로 "n+" 농도로 주로 도핑된 n형이다. 이 영역들(18 및 20)은 이 영역들이 트랜지스터 장치의 소스 및 드레인에 대응할 수 있다는 점에서 소스/드레인 영역들이라 지칭될 수 있다. 일부 실시예들에서, 영역들(18 및 20) 중 하나 또는 양자 모두는 전기적 노드라 지칭될 수 있다.
채널 영역(22)은 전도성 도핑된 영역들(18 및 20) 사이에서 연장되며, 직접적으로 부유체(14) 아래에 있다. 채널 영역은 임계 전압 임플란트로 도핑될 수 있다.
감지 게이트(또는 제어 게이트)(24)는 부유체(14) 위에 있으며, 유전성 구조체(26)에 의해 부유체로부터 이격되어 있다. 유전성 구조체들(16 및 26)은 일부 실시예에서 유전성 구조체들을 서로로부터 구별하기 위해 각각 제 1 및 제 2 유전성 구조체들이라 지칭될 수 있다. 일부 실시예들에서, 부유체(14)는 부유 게이트에 대응할 수 있으며, 유전성 구조체(16)는 게이트 유전체(gate dielectric)라 지칭될 수 있으며, 유전성 구조체(26)는 인터게이트 유전체(intergate dielectric)라 지칭될 수 있다.
감지 게이트는 전기 전도성이며, 임의의 적절한 조성물 또는 조성물들의 조합을 포함할 수 있다. 예를 들어, 감지 게이트는 다양한 금속들(예를 들어, 백금, 티타늄, 텅스텐 등), 금속 함유 조성물들(예를 들어, 금속 니트라이드, 금속 실리사이드 등) 및 전도성 도핑된 반도체 재료들(예를 들어, 전도성 도핑된 실리콘, 전도성 도핑된 게르마늄 등) 중 하나 이상을 포함할 수 있다.
유전성 구조체(26)는 임의의 적절한 조성물 또는 조성물들의 조합을 포함할 수 있으며, 예를 들어, 실리콘 디옥사이드 및 다양한 고 k 재료들(용어 "고 k(high-k)"는 실리콘 옥사이드의 유전 상수보다 높은 유전 상수, 구체적으로는 3.9보다 큰 유전 상수를 나타냄) 중 하나 이상을 포함할 수 있다.
소스/드레인 영역들(18 및 20)과 함께 감지 게이트는 부유체(14)에 인접한 감지 회로인 것으로 간주될 수 있으며, 부유체의 충전 상태를 검출하도록 구성될 수 있다. 용어 "충전 상태"는 부유체 내의 전하 캐리어들의 농도를 지칭한다. 도시된 실시예에서, 부유체는 p형 도핑되고, 그래서, 용어 "충전 상태"는 부유체 내의 정공들의 농도를 지칭한다. 부유체가 n형 도핑되는 실시예들에서(미도시), 용어 "충전 상태"는 부유체 내의 전자들의 농도를 지칭한다.
감지 게이트는 도 1의 단면에 대해 지면의 내부로, 그리고, 지면 외부로 연장되는 억세스 라인(워드라인 같은)의 일부일 수 있다. 부유체(14)의 충전 상태는 억세스 라인과 채널 영역(22) 사이의 전기적 결합을 변경할 것이다. 구체적으로, 부유체(14)가 적절한 충전 상태에 있는 경우, 억세스 라인의 전기적 특성(예를 들어, 전류 또는 전압)은 소스/드레인 영역들(18 및 20)을 서로 전기적으로 결합하기 위해 채널 영역 내에 전류 유동을 도입할 수 있으며, 부유체(14)가 다른 충전 상태에 있는 경우, 억세스 라인의 전기적 특성은 채널 영역 내의 전류를 유도하지 않는다.
부유체의 충전 상태는 프로그래밍 장치(8)에 의해 제어된다. 프로그래밍 장치는 반도체 베이스(12) 내의 도핑된 영역들(28, 30 및 32), 베이스(12) 위의 게이트(34) 및 게이트(34)와 베이스(12) 사이의 유전성 구조체(36)를 포함한다.
영역(28)은 p형으로 주로 도핑되며(그리고, 구체적으로 "p+" 농도로 도핑됨), 영역들(30 및 32)은 n형으로 주로 도핑된다(그리고, 구체적으로 "n" 농도와 "n+" 농도로 각각 도핑됨).
영역들(28 및 30)은 함께 다이오드를 형성하며, 게이트(34)는 이런 다이오드를 통한 캐리어들(즉, 정공들 또는 전자들)의 유동을 제어할 수 있다. 구체적으로, 게이트(34)의 전압(또는 전류)는 다이오드를 통한 캐리어들의 유동을 제어하는 다이오드를 가로지른 전기장을 유도할 수 있다. 인접 게이트에 의해 제어되는 캐리어 유동을 내부에 가지는 다이오드는 "게이트형 다이오드(gated diode)"라 지칭될 수 있다. 영역들(28 및 30)은 각각 게이트 다이오드의 제 1 및 제 2 섹션들이라 지칭될 수 있다. 영역(28)은 비-커패시터 저장 장치(6)의 부유체(14)와 동일한 도전형(도시된 실시예에서 p형)을 가지는 반면, 영역(30)은 부유체의 도전형과 반대의 도전형(도시된 실시예에서 n형)을 갖는다.
게이트(34)는 전기 전도성 재료를 포함하며, 임의의 적절한 조성물 또는 조정물들의 조합을 포함할 수 있다. 예를 들어, 게이트(34)는 다양한 금속들(예를 들어, 백금, 티타늄, 텅스텐 등), 금속 함유 조성물들(예를 들어, 금속 니트라이드, 금속 실리사이드 등) 및 전도성 도핑된 반도체 재료들(예를 들어, 전도성 도핑된 실리콘, 전도성 도핑된 게르마늄 등) 중 하나 이상을 포함할 수 있다. 게이트(34)는 비-커패시터 저장 장치(6)를 프로그래밍하기 위해 사용된다는 점(후술됨)에서 프로그래밍 게이트라 지칭될 수 있다. 게이트(24)는 도 1의 단면에 대하여 지면의 내부로, 그리고, 지면의 외부로 연장되는 전도성 라인의 일부일 수 있다.
유전성 구조체(36)는 임의의 적절한 조성물 또는 조성물들의 조합을 포함할 수 있으며, 일부 실시예들에서는 실리콘 디옥사이드를 포함하거나, 실리콘 디옥사이드를 주 구성요소로하여 구성되거나, 실리콘 디옥사이드로 구성된다. 유전성 구조체(36)는 일부 실시예들에서, 유전성 구조체(16)와 동일한 조성으로 이루어질 수 있으며, 다른 실시예들에서, 유전성 구조체(16)와는 다른 조성일 수 있다.
도시된 실시예에서, 저장 장치(6)와 프로그래밍 장치(8)는 서로 측방향으로 이격되어 있으며, 격리 영역(38)은 저장 장치와 프로그래밍 장치 사이의 공간 내에 제공된다. 격리 영역은 반도체 베이스(12) 내로 연장되는 개구 내에 형성된 전기 절연성 재료(39)를 포함한다. 전기 절연성 재료는 임의의 적절한 조성물 또는 조성물들의 조합을 포함할 수 있으며, 예를 들어, 실리콘 디옥사이드와 실리콘 니트라이드 중 하나 또는 양자 모두를 포함할 수 있다. 격리 영역은 종래의 얕은 트렌치 격리 영역에 대응할 수 있다. 도시된 실시예에서, 절연성 재료(39)는 베이스(12)의 상부 표면 위에 있는 레벨로 연장된다. 다른 실시예들에서, 재료(39)의 상부 표면은 베이스(12)의 상부 표면과 동일공간에서 연장될 수 있거나, 베이스(12)의 상부 표면 아래로 만입될 수 있다.
프로그래밍 장치(8)의 게이트형 다이오드의 영역(28)은 전기적 연결부(40)를 통해 비-커패시터 저장 장치(6)의 부유체(14)에 전기적으로 연결된다. 이런 전기적 연결부는 임의의 적절한 구성을 사용할 수 있으며, 예를 들어, 다양한 금속들(예를 들어, 백금, 티타늄, 텅스텐 등), 금속 함유 조성물들(예를 들어, 금속 니트라이드, 금속 실리사이드 등) 및 전도성 도핑된 반도체 재료들(예를 들어, 전도성 도핑된 실리콘, 전도성 도핑된 게르마늄 등) 중 하나 이상으로 구성된 와이어를 사용할 수 있다.
동작시, 영역들(28 및 30)은 저장 장치(6)의 메모리 상태를 변경하기 위해 사용되는 게이트형 pn 다이오드를 포함한다. 저장 장치는 2개의 메모리 상태들을 갖는 것으로 고려될 수 있다. 이 상태들 중 하나는 부유체(14)에 의해 보유된 높은 정공들의 농도에 대응하며, 상태들 중 나머지는 부유체에 의해 보유된 낮은 정공들의 농도에 대응한다. 용어들 "정공들의 높은 농도" 및 "정공들의 낮은 농도"는 절대적이 아니며 서로 상대적이다. 따라서, 저장 장치는 "낮은 정공들의 농도"에 대응하는 메모리 상태보다 부유체 상에 보유된 정공들이 더 많은 경우 부유체 상의 "높은 정공들의 농도"에 대응하는 메모리 상태에 있다. 일부 실시예들에서, 입력 전류 또는 전압이 감지 게이트(24)에 제공되며, 부유체의 충전 상태는 부유체가 충전 또는 비충전 상태 중 어느 쪽에 있는 지에 따라서 저장 장치(6)를 통한 구동 전류의 편차에 의해 검출된다.
저장 장치(6)는 pn 다이오드의 부유체(14)와 영역(28) 사이의 정공들의 유동을 통해 메모리 상태들 중 하나로부터 다른 메모리 상태로 이동된다. 정공들이 부유체 상으로 유동되는 경우, 저장 장치는 부유체에 의해 보유된 정공들의 높은 농도를 포함하는 메모리 상태로 변환될 수 있으며, 정공들이 부유체로부터 유동되는 경우, 저장 장치는 부유체에 의해 보유된 낮은 정공들의 농도를 포함하는 메모리 상태로 변환될 수 있다.
일부 실시예들에서, "n" 영역(30)은 베이스(12)의 벌크 재료로부터 "p+" 영역(28)을 격리시키기 위해 사용되는 것으로 고려될 수 있다. 이런 실시예들에서, 영역(30)은 매우 두꺼워지는 것이 바람직할 수 있으며, 격리 영역(38)의 깊이의 약 1/2의 두께를 포함하는 것이 바람직할 수 있다. 예를 들어, 격리 영역(38)이 약 2000Å의 깊이로 기판(12) 내로 연장되는 경우, 영역(30)은 약 1000Å의 두께를 가질 수 있다.
pn 다이오드의 영역들(28 및 30)의 배향(orientation)은 메모리 셀(5)의 대규모 통합을 가능하게 하도록 특정 용례들을 위해 맞춤화될 수 있다. 베이스(12)는 상부 표면(13)을 갖는 것으로 도시되어 있다. 수평 방향(15)은 이런 상부 표면을 따라 연장되는 것으로 규정될 수 있다. 이때, 수직 방향(17)은 수평 방향(15)에 직교하게 연장되는 것으로 규정될 수 있다. 도시된 실시예에서, pn 다이오드의 영역(30)은 영역(28)에 대하여 수직 및 수평 양자로 연장된다. 다른 실시예들에서, 영역(30)은 영역(28)에 대하여 주로 수평으로 연장될 수 있거나, 영역(28)에 대해 주로 수직으로 연장될 수 있다. 예를 들어, 프로그래밍 장치(8)는 실리콘-온-인슐레이터(SOI : silicon on insulator) 구성의 일부로서 절연성 재료 위에 형성될 수 있다. 이런 용례들에서, 베이스(12)의 반도체 재료는 절연체 위의 층이며, 절연체는 영역(28)의 저부를 전기적으로 격리시키기 위해 사용될 수 있다. 따라서, pn 다이오드의 "p+" 영역(28) 및 "n" 영역(30)은 서로에 대해 수평으로 편위될 수 있으며, 서로에 대해 수직으로는 편위되지 않을 수 있다.
일부 실시예들에서, 다이오드의 체적은 다이오드 내에 원하는 양의 전자/정공 쌍들을 달성하도록 설계된다. 도 1의 게이트형 다이오드 내의 더 많은 수의 전자/정공 쌍들은 일부 실시예들에서 바람직할 수 있는 부유체에 전하를 제공하기 위한 더 낮은 프로그래밍 전압을 초래할 수 있다.
도 1의 실시예는 n형 도핑제로 주로 도핑되는 부유체(14)를 도시한다. 다른 실시예들에서, 부유체는 n형 도핑제로 주로 도핑될 수 있으며, 영역들(18, 20, 28, 30 및 32) 모두의 도핑제 유형들은 도시된 실시예에 대해 반대가 될 수 있고, 베이스(12)의 도핑의 백그라운드는 도시된 실시예의 "p-"가 아닌 "n-"일 수 있다(또는, n-우물이 베이스의 n형 도핑된 영역을 생성하도록 베이스 내에 형성될 수 있다).
비록, 도시되어 있지 않지만, 통상적으로, 집적 회로 구성 내의 장치들에 인접할 수 있는 다른 회로(미도시)로부터 이런 장치들을 전기적으로 절연하도록 장치들(6 및 8)의 노출된 표면들을 둘러싸는 하나 이상의 절연 재료들이 존재한다.
도 1의 구성은 게이트형 다이오드가 비-커패시터 메모리 셀 내의 부유체를 프로그래밍하기 위해 사용될 수 있는 예시적 실시예이다. 게이트형 다이오드의 사용은 비-커패시터 메모리 셀들을 프로그래밍하는 종래 기술 방법들과 연계된 다양한 문제점들을 극복할 수 있다. 예를 들어, 게이트형 다이오드는 종래 기술 방법들에서 달성될 수 있는 것보다 부유체 내외로의 캐리어들의 유동의 더욱 엄격한 제어를 가능하게 할 수 있다. 또한, 부유체들을 프로그래밍하기 위한 종래 기술 방법들은 부유 p형 영역 내에 정공들을 형성하기 위해 충격 이온화를 빈번하게 사용하며, 이는 부유체 상의 캐리어들의 보유에 부정적 영향을 주는 누설 메커니즘들(예를 들어, 정공 유도 드레인 누설)을 초래하여 문제가 될 수 있다. 도 1의 게이트형 다이오드의 사용은 충격 이온화 이외의 메커니즘으로 부유체가 프로그램될 수 있게 하여 바람직하다. 또한, 도 1의 게이트형 다이오드의 사용은 종래 기술 방법들에 사용되는 것보다 낮은 동작 전압들로 부유체가 프로그램될 수 있게 한다.
도 1의 구성의 감지 게이트(24)는 평면형 부유체 위에 제공된 평면형 게이트이다. 일부 실시예들에서, 감지 게이트와 부유체 사이의 결합을 개선시키기 위해 감지 게이트가 부유체 둘레에 부분적으로 감겨지는 것이 바람직할 수 있다. 도 2 및 도 3은 도 1의 저장 장치(6)의 대안적 실시예들을 예시하며, 이런 대안적 실시예들은 부유 게이트 둘레에 부분적으로 감겨지는 감지 게이트들을 갖는다. 도 2 및 도 3을 설명하기 위해 도 1의 메모리 셀을 설명하기 위해 사용되는 것과 동일한 참조번호가 사용된다.
도 2 및 도 3의 부유체들(14)은 상단 표면들(41) 및 상단 표면들로부터 하향 연장되는 측부 표면들(43)을 포함하는 것으로 도시되어 있다. 유전성 구조체(26)는 상단 표면들과 측부 표면들을 따라, 그에 직접적으로 접촉하여 연장된다. 도 2의 감지 게이트(24)는 부유체(14)의 상단 표면(41)을 따라, 그리고, 또한, 전체적으로 부유체의 측부 표면들(43)을 따라 연장되는 것으로 도시되어 있다. 대조적으로, 도 3의 감지 게이트(24)는 부유체의 상단 표면(41)을 따라 연장되지만, 부유체의 측부 표면을 따라서는 단지 부분적으로 연장되는 것으로 도시되어 있다.
도 1의 실시예는 메모리 셀의 프로그래밍 동안 게이트형 다이오드를 사용한다. 도 4 내지 도 9는 메모리 셀들의 프로그래밍 동안 비-게이트형 다이오드들이 사용되는 실시예들을 예시한다. 적절하다면, 도 1의 실시예를 설명하기 위해 사용된 것과 동일한 참조번호가 도 4 내지 도 9를 설명하기 위해 사용된다.
도 4를 참조하면, 반도체 구성(48)의 일부가 예시되어 있으며, 이런 부분은 메모리 셀(50)을 지지하는 반도체 베이스(12)를 포함한다. 메모리 셀은 반도체 베이스(12) 내로 만입된 부유체(14), 부유체에 인접한 다이오드(52) 및 반도체 베이스와 다이오드로부터 부유체를 분리시키는 유전성 구조체(54)를 포함한다. 메모리 셀은 부유체 위의 감지 게이트(24)와, 부유체와 감지 게이트 사이의 유전성 구조체(26)를 더 포함한다.
반도체 베이스(12) 및 부유체(14)는 도 1의 베이스(12) 및 부유체(14)에 대하여 상술된 재료들 중 임의의 것을 포함할 수 있다. 일부 실시예들에서, 반도체 베이스(12)와 부유체(14)는 각각 반도체 재료(예를 들어, 실리콘, 게르마늄 등)를 포함한다. 이런 실시예들에서, 베이스와 부유체의 반도체 재료를 서로 구별하는 것을 돕기 위해, 베이스(12)의 반도체 재료는 제 1 반도체 재료라 지칭될 수 있으며, 부유체(14)의 반도체 재료는 제 2 반도체 재료라 지칭될 수 있다. 부유체의 반도체 재료는 일부 실시예들에서 베이스의 반도체 재료와 동일한 조성물들일 수 있으며, 다른 실시예들에서 베이스의 반도체 재료와는 조성적으로 다를 수 있다.
다이오드(52)는 부유체(14)와 동일한 도전형(도시된 실시예에서는 p형)으로 주로 도핑되는 제 1 다이오드 영역(28)과, 제 1 다이오드 영역과 반대 도전형(도시된 실시예에서는 n형)으로 주로 도핑되는 제 2 다이오드 영역(30)을 포함한다. 일부 실시예들에서, 제 1 다이오드 영역과 부유체의 도전형은 제 1 도전형이라 지칭될 수 있으며, 제 2 다이오드 영역의 도전형은 제 2 도전형이라 지칭될 수 있다. 비록, 도시된 실시예에서, 제 1 도전형이 p형이고, 제 2 도전형이 n형이지만, 다른 실시예들에서, 부유체와 제 1 다이오드 영역의 도전형은 n형이고, 제 2 다이오드 영역의 도전형은 p형일 수 있다. 그러나, p형 부유체들을 갖는 메모리 셀들은 n형 부유체들을 갖는 메모리 셀들보다 충전이 더 용이하며 누설이 적을 수 있으며, 따라서, n형 부유체들을 갖는 메모리 셀들보다 다수의 용례들에 더욱 적합할 수 있다.
메모리 셀(50)은 n형 도핑된 제 2 다이오드 영역(30)으로부터 부유체(14)의 대향 측부 상에서 베이스(12) 내에 n형 도핑 영역(46)을 갖는다. 일부 실시예들에서, n형 도핑 영역들(30 및 56)은 (다이오드(52)의 제 2 영역으로서 영역(30)을 사용하는 것에 추가로) 소스/드레인 영역들로서 사용된다. 채널(22)은 베이스(12) 내부에서, 그리고, n형 도핑 영역들(30 및 56) 사이에서 연장된다. 베이스(12) 내의 부유체(14)의 만입은 평면형 부유체(예를 들어, 도 1의 부유체)를 따라 형성되는 것보다 반도체 자산의 영역을 가로질러 더 긴 채널이 형성될 수 있게 한다. 더 긴 채널의 사용으로 일부 실시예들에서 문제가 되는 "짧은 채널 효과(short channel effect)들"을 피할 수 있다.
유전성 구조체(54)는 도 1의 유전성 구조체(16)에 관하여 상술한 조성물들 중 임의의 조성물을 포함할 수 있다. 유전성 구조체(54)는 2개의 부분들을 포함하는 것으로 고려될 수 있으며, 제 1 부분(55)은 부유체(14)와 채널 영역(22) 사이에 있고, 제 2 부분 영역(57)은 부유체와 다이오드(52)의 제 1 영역(28) 사이에 있다. 제 2 부분(57)은 제 1 부분(55)보다 캐리어들에 대해 더욱 누설성이며, 유전성 구조체(54)의 부분(57)이 부분(55)과 다르다는 것을 예시하기 위해 부분(57)의 점각(stippling)이 도 4에서 사용된다.
부분(57)은 부분(57)이 부분(55)보다 더욱 누설성이 되도록 처리될 수 있거나, 부분(55)과는 조성적으로 다르게 형성될 수 있다. 부분(57)이 처리되는 경우, 이런 처리는 부분(57) 내에 손상부를 생성하기 위해 이온화 방사선의 사용을 포함하며 및/또는 부분(57) 내의 하나 이상의 도핑제들(예를 들어, 인, 붕소 등)의 제공을 포함할 수 있다.
제 1 다이오드 영역(28)은 순방향 또는 역방향 중 어느 하나로 다이오드(52)를 바이어스(bias) 시키도록 구성된 회로(58)에 전기적으로 연결된다. 동작시, 부유체(14)는 부유체 상에 정공들을 유동시키거나 부유체로부터 정공들을 방출함으로써 프로그래밍된다.
정공들을 부유체 상으로 유동시키는 것이 바람직한 경우, 이런 정공들은 제 1 다이오드 영역(28)으로부터, 유전성 구조체(54)의 누설성 부분(57)을 통해, 그리고, 부유체(14) 상으로 유동될 수 있다. 누설성 부분(57)은 정공들이 누설성 부분(57)을 쉽게 침투할 수 있게 하고, 부유체(14) 상에 누적될 수 있게 하는 다이오드의 제 1 영역(28) 내에 정공들을 누적시키기 때문에 소위 "연성 항복(soft breakdown)"을 가질 수 있다. 그러나, 부유체 상에 누적되도록 누설성 부분(57)을 통해 정공들이 가로지름에 따라 제 1 영역(28) 상의 정공들의 농도가 감소되고 나면, 부분(57)의 "연성 항복"이 진정됨으로써 정공들이 부유체 상에 포획될 수 있다. 따라서, 일부 조건들하에서, 누설성 부분(57)은 부유체로부터 다이오드의 영역(28)으로 정공들이 역방향 유동하는 것보다 용이하게 다이오드의 영역(28)으로부터 부유체 상으로 정공들이 유동할 수 있게 하기 위한 일방 밸브로서 기능할 수 있다. 이는 메모리 셀(50)이 종래 기술 비-커패시터 메모리 장치들보다 적은 빈도수의 리프레시로 기능할 수 있도록 부유체 상의 전하의 보유를 도울 수 있다.
부유체로부터 외부로 정공들을 유동시키는 것이 바람직한 경우, 유전성 구조체를 가로질러 다이오드의 영역들(20 및 30) 중 하나 또는 양자 내로 견인하고 및/또는 정공들이 부유체(14)로부터 다이오드(52)와 베이스(12)의 인접한 재료들 중 임의의 것으로 쉽게 전달하도록 구조체(54)의 유전성 재료의 경성 항복을 유도하기에 충분한 정전력을 유도하기 위해 회로(58)가 사용될 수 있다.
부유체(14)는 부유체의 일부가 베이스(12) 위로 연장되도록 도 4의 실시예에서 베이스(12) 내부로 부분적으로 만입된 것으로 도시되어 있다. 다른 실시예들에서, 부유체는 부유체의 상부 표면이 베이스(12)의 상부 표면과 동일공간에서 연장되도록 하는 또는 부유체의 상부 표면이 베이스(12)의 상부 표면 아래의 레벨로 만입되도록 하는 레벨로 만입될 수 있다.
도 5를 참조하면, 반도체 구성(60)의 일부가 예시되어 있으며, 이런 부분은 메모리 셀(62)을 지지하는 반도체 베이스(12)를 포함한다. 메모리 셀은 반도체 베이스(12) 내로 만입된 부유체(14)와, 부유체에 인접한 다이오드(52)와, 다이오드와 반도체 베이스로부터 부유체를 분리시키는 유전성 구조체(64)를 포함한다. 메모리 셀(62)은 부유체와 감지 게이트 사이의 유전성 구조체(26)와, 부유체 위의 감지 게이트(24)를 더 포함한다.
다이오드(52)는 부유체(14)와 동일한 도전형(도시된 실시예에서 p형)으로 주로 도핑된 제 1 다이오드 영역(28)과, 제 1 다이오드 영역과 반대 도전형(도시된 실시예에서 n형)으로 주로 도핑된 제 2 다이오드 영역(30)을 포함한다.
메모리 셀(62)은 도 4에 관하여 상술한 바와 같이, n형 도핑된 제 2 다이오드 영역(30)으로부터 부유체(14)의 반대 측부 상의 베이스(12) 내에 n형 도핑된 영역(56)을 가진다. 채널(22)은 n형 도핑된 영역들(30 및 56) 사이와 베이스(12) 내부로 연장된다.
유전성 구조체(64)는 도 1의 유전성 구조체(16)에 관해 상술한 조성물들 중 임의의 조성물을 포함할 수 있다. 유전성 구조체(64)는 2개의 부분들을 포함하는 것으로 고려될 수 있으며, 제 1 부분(65)은 부유체(14)와 채널 영역(22) 사이에 존재하며, 제 2 부분 영역(67)은 다이오드(52)의 제 1 영역(28)과 부유체 사이에 존재한다. 제 2 부분(67)은 제 2 부분이 제 1 부분보다 캐리어들에 대해 더 누설성이 되도록 제 1 부분(65)보다 얇다.
제 1 다이오드 영역(28)은 순방향 또는 역방향 중 어느 하나로 다이오드(52)를 바이어스 시키도록 구성된 회로(58)에 전기적으로 연결된다. 동작시, 부유체(14)는 도 4의 메모리 셀에 관하여 상술한 바와 같이 부유체 상으로 정공들을 유동시키거나, 부유체로부터 외부로 정공들을 유동시킴으로써 프로그램된다. 유전성 구조체(64)의 얇은 부분(67)은 메모리 셀(62)의 프로그래밍 동안 도 4의 유전성 구조체(54)의 화학적으로 변형된 부분(57)과 유사하게 기능할 수 있다.
도 4 및 도 5의 실시예들은 다이오드의 영역에 인접한 유전성 구조체의 일부의 변형이 유전성 구조체의 잔여부에 대하여 유전성 구조체의 이러한 부분이 "누설성"이 되게 하도록 사용될 수 있는 용례들을 예시한다. 유전성 구조체의 누설성 부분은 비-커패시터 메모리 셀의 프로그래밍을 향상시키기 위해 사용될 수 있다. 도 4는 화학적 변형이 유전성 구조체의 일부의 누설성을 증가시키기 위해 사용되는 예시적 실시예를 예시하며, 도 5는 구조적 변형이 유전성 구조체의 부분의 누설성을 증가시키기 위해 사용되는 예시적 실시예를 예시한다. 다른 실시예들에서, 화학적 변형들 및 구조적 변형들이 조합될 수 있다.
일부 실시예들에서, 비-커패시터 메모리 셀의 부유체와 채널 영역 사이에 제공된 유전성 구조체는 고 k 유전성을 포함할 수 있다. 도 6 및 도 7은 도 4 및 도 5의 것들과 유사하지만, 고 k 재료들을 포함하는 유전성 구조체들과 함께 사용하기 위해 특정한 용례들을 예시한다.
도 6을 참조하면, 반도체 구성(70)의 일부가 예시되어 있으며, 이런 부분은 메모리 셀(72)을 지지하는 반도체 베이스(12)를 포함한다. 메모리 셀은 반도체 베이스(12) 내로 만입된 부유체(14)와, 부유체에 인접한 다이오드(52)와, 반도체 베이스와 다이오드로부터 부유체를 분리시키는 유전성 구조체(74)를 포함한다. 메모리 셀(72)은 부유체 위의 감지 게이트(24)와 부유체와 감지 게이트 사이의 유전성 구조체(26)를 더 포함한다.
다이오드(52)는 부유체(14)와 동일한 도전형(도시된 실시예에서 p형)으로 주로 도핑된 제 1 다이오드 영역(28)과, 제 1 다이오드 영역과 반대의 도전형(도시된 실시예에서 n형)으로 주로 도핑된 제 2 다이오드 영역(30)을 포함한다.
메모리 셀(72)은 도 4에 관하여 상술된 바와 같은 n형 도핑된 제 2 다이오드 영역(30)으로부터 부유체(14)의 대향 측부 상의 베이스(12) 내에 n형 도핑된 영역(56)을 갖는다. 채널(22)은 n형 도핑된 영역들(30 및 56) 사이에, 그리고, 베이스(12) 내에서 연장된다.
유전성 구조체(74)는 도 4의 유전성 구조체(54)와 유사하지만, 2개의 별개의 층들을 포함한다. 구체적으로, 유전성 구조체(74)는 베이스(12)를 따른 층(76)과, 부유체(14)를 따른 다른 층(78)을 포함한다.
층(76)은 실리콘 디옥사이드를 포함하거나, 실리콘 디옥사이드를 주 구성요소로 하여 구성되거나, 실리콘 디옥사이드로 구성될 수 있으며, 일부 실시예들에서, 베이스 내로 개구가 형성된 이후에, 그리고, 이런 개구 내에 유전성 층(78)과 부유체(14)를 제공하기 이전에, 실리콘 함유 베이스(12)의 노출된 표면을 따라 형성된 소위 "네이티브 산화물(native oxide)"에 대응할 수 있다. 층(76)이 "네이티브 산화물"에 대응하는 경우, 층은 실리콘 디옥사이드로 구성될 수 있으며, 약 10Å 이하의 두께를 가질 수 있다(일부 용례들에서, 약 5Å 이하). 일부 실시예들에서, 층(76)은 층을 통한 정공들 및/또는 전자들의 직접 터널링을 가능하게 하기에 충분히 얇을 수 있다. 유전성 층 내로 터널링하는 캐리어들(정공들 및/또는 전자들)은 표면 전위를 변화시키며, 이는 비-커패시터 메모리 셀의 충전 상태를 감지하는 동안 사용될 수 있다.
층(78)은 고 k 유전성 재료(예를 들어, 지르코늄 산화물, 하프늄 산화물, 알루미늄 산화물 등)을 포함할 수 있거나, 이를 주 구성요소로하여 구성되거나, 이로서 구성될 수 있다. 일부 실시예들에서, 층(78)은 층(76)의 두께보다 세 배 이상 더 두꺼운 두께로 형성될 수 있으며, 예를 들어, 적어도 약 30Å의 두께로 형성될 수 있다. 비록, 유전성 구조체(74)가 2개의 층들을 포함하는 것으로 도시되어 있지만, 다른 실시예들에서, 유전성 구조체는 2개보다 많은 층들을 포함할 수 있다. 유전성 구조체(74)는 2개보다 많은 층들을 포함하는 경우, 층들 중 적어도 하나는 실리콘 디옥사이드일 수 있으며, 층들 중 적어도 하나는 고 k 유전체일 수 있다.
유전성 구조체(74)는 도 4의 유전성 구조체(54)의 부분들(55 및 57)과 유사한 2개의 부분들(75 및 77)을 포함한다. 그러나, 도 4의 유전성 구조체와 대조적으로, 변형된 영역(77)(도 6에 점각으로 도시됨)은 단지 유전성 구조체(74)의 2개의 층들 중 하나에 대한 변형을 포함한다(구체적으로, 고 k 유전체(78)에 대응하는 층). 영역(77)의 변형이 유전성 구조체(74) 내부의 손상부의 형성을 포함한다는 점에서, 손상 영역은 다이오드(52)의 반도체 재료와 직접적으로 접촉하지 않는 것이 유리할 수 있다(그렇지 않으면, 다이오드의 반도체 재료와 손상된 유전체의 계면은 너무 누설성일 수 있다). 따라서, 변형되지 않은 얇은 유전성 층(76)은 다이오드(52)의 반도체 재료와 변형된 영역(77) 사이의 배리어로서 기능할 수 있다.
손상 영역은 이런 재료의 증착 동안 또는 그 이후에, 층(78)의 재료의 화학적 변형을 통해 및/또는 층(78)의 유전성 재료의 신중히 제어된 이온화 중 어느 하나를 통해 실리콘 디옥사이드 층(76)에 대해 고 k 유전성 층(78)으로 특정하게 도입될 수 있다. 비록, 도시된 손상 영역이 유전성 구조체(74)의 층들 중 하나만으로 국한되어 있지만, 다른 실시예들에서, 손상 영역은 유전성 구조체의 다수의 층들을 통해 연장될 수 있다. 또한, 손상 영역이 다이오드(52)의 반도체 재료와 직접적으로 접촉하는 것이 문제가 되지 않는 실시예에서, 손상 영역은 유전성 구조체(74)의 층들 모두를 통해 연장될 수 있다.
제 1 다이오드 영역(28)은 순방향 또는 역방향 중 어느 하나로 다이오드(52)를 바이어스 시키도록 구성된 회로(58)에 전기적으로 연결된다. 동작시, 부유체(14)는 도 4의 메모리 셀에 관하여 상술된 바와 같이 부유체 상으로 또는 부유체로부터 중 어느 한쪽으로 정공들을 유동시킴으로써 프로그램된다. 유전성 구조체(74)의 변형된 부분(77)은 메모리 셀(72)의 프로그래밍 동안 도 4의 유전성 구조체(54)의 변형된 부분(57)과 유사하게 기능할 수 있다.
도 7을 참조하면, 반도체 구성(80)의 일부가 예시되어 있으며, 이런 부분은 메모리 셀(82)을 지원하는 반도체 베이스(12)를 포함한다. 메모리 셀은 반도체 베이스(12) 내로 만입된 부유체(14)와, 부유체에 인접한 다이오드(52) 및 반도체 베이스와 다이오드로부터 부유체를 분리시키는 유전성 구조체(84)를 포함한다. 메모리 셀은 부유체 위의 감지 게이트(24)와 부유체와 감지 게이트 사이의 유전성 구조체(26)를 더 포함한다.
유전성 구조체(84)는 도 5의 유전성 구조체(64)와 유사하지만, 2개의 별개의 층들을 포함한다. 구체적으로, 유전성 구조체(84)는 베이스(12)를 따른 층(86)과, 부유체(14)를 따른 다른 층(88)을 포함한다. 층(86)은 실리콘 디옥사이드를 포함하거나, 이를 주 구성요소로하여 구성되거나, 이로서 구성될 수 있으며, 일부 실시예들에서, 베이스 내로 개구가 형성된 이후에, 그리고, 이런 개구 내에 부유체(14)와 유전성 층(88)을 제공하기 이전에, 실리콘 함유 베이스(12)의 노출된 표면을 따라 형성된 네이티브 산화물에 대응할 수 있다. 층(88)은 고 k 유전성 재료(예를 들어, 지르코늄 산화물, 하프늄 산화물, 알루미늄 산화물 등)를 포함할 수 있거나, 이를 주 구성요소로하여 구성될 수 있거나, 이로서 구성될 수 있다. 일부 실시예들에서, 층(88)은 층(86)의 두께보다 세 배이상 더 두꺼운 두께로 형성될 수 있으며, 예를 들어, 적어도 약 30Å의 두께로 형성될 수 있다. 비록, 유전성 구조체(84)는 2개의 층들을 포함하는 것으로 도시되어 있지만, 다른 실시예들에서, 유전성 구조체(84)는 2개보다 많은 층들을 포함할 수 있으며, 층들 중 적어도 하나는 실리콘 디옥사이드이고 층들 중 적어도 하나는 고 k 유전체이다.
유전성 구조체(84)는 도 5의 유전성 구조체(64)의 부분들(65 및 67)과 유사한 2개의 부분들(85 및 87)을 포함한다. 그러나, 도 5의 유전성 구조체(64)에 대조적으로, 유전성 구조체(84)의 2개의 층들 중 단 하나만이 얇아진다. 유전성 구조체(84)의 층들 중 모두보다 적은 양을 얇게 형성하는 것은 유전성 구조체(84)의 누설성이 특정 용례들을 위해 맞춤화될 수 있게 하는 파라미터를 제공한다.
다이오드(52)는 부유체(14)의 것과 동일한 도전형(도시된 실시예에서는 p형)으로 주로 도핑된 제 1 다이오드 영역(28)과, 제 1 다이오드 영역과 반대의 도전형(도시된 실시예에서는 n형)으로 주로 도핑된 제 2 다이오드 영역(30)을 포함한다.
메모리 셀(82)은 도 5에 관하여 상술된 바와 같이 n형 도핑된 다이오드 영역(30)으로부터 부유체(14)의 대향 측부 상에서 베이스(12) 내에 n형 도핑된 영역(56)을 갖는다. 채널(22)은 n형 도핑된 영역들(30 및 56) 사이에서, 그리고, 베이스(12) 내에서 연장된다.
제 1 다이오드 영역(28)은 순방향 또는 역방향 중 어느 하나로 다이오드(52)를 바이어스 시키도록 구성된 회로(58)에 전기적으로 연결된다. 동작시, 부유체(14)는 도 5의 메모리 셀에 관하여 상술된 바와 같이 부유체 상으로 또는 부유체로부터 외부로 중 어느 하나로 정공들을 유동시킴으로써 프로그램된다.
다수의 용례들에서, 비-커패시터 메모리 셀들의 전하 보유 특성들을 맞춤화하는 것이 바람직할 수 있다. 도 8은 비-커패시터 메모리 셀의 전하 보유 특성들을 맞춤화히기 위한 실시예를 예시하는 메모리 셀(92)을 포함하는 반도체 구성(90)을 도시한다. 적절하다면 도 4의 구성을 설명하는 데 앞서 사용된 것과 유사한 참조번호가 도 8의 구성을 설명하기 위해 사용될 것이다.
메모리 셀(92)은 반도체 베이스(12) 내로 만입된 부유체(14), 부유체에 인접한 다이오드(52) 및 반도체 베이스와 다이오드로부터 부유체를 분리시키는 유전성 구조체(54)를 포함한다. 메모리 셀은 부유체 위의 감지 게이트(24)와, 부유체와 감지 게이트 사이의 유전성 구조체(26)를 더 포함한다. 다이오드(52)는 부유체(14)와 동일한 도전형(도시된 실시예에서는 p형)으로 주로 도핑된 제 1 다이오드 영역(28)과, 제 1 다이오드 영역과 반대의 도전형(도시된 실시예에서는 n형)으로 주로 도핑된 제 2 다이오드 영역(30)을 포함한다. 또한, 메모리 셀(92)은 n형 도핑된 제 2 다이오드 영역(30)으로부터 부유체(14)의 대향 측부 상의, 그리고, 베이스(12) 내의 n형 도핑된 영역(56)과, n형 도핑된 영역들(30 및 56) 사이로 연장되는 채널(22)을 갖는다. 도 8의 유전성 구조체(54)는 도 4를 참조로 상술된 제 1 및 제 2 부분들(55 및 57)을 포함한다. 또한, 메모리 셀(92)은 메모리 셀을 프로그램하기 위해 회로(58)를 포함한다.
도 8의 메모리 셀(92)과 도 4의 메모리 셀(50) 사이의 차이점은 좁은 스템 영역(91) 아래에 넓은 구근형 영역(93)의 도시된 단면의 형상을 갖는다. 이런 형상은 넓은 구근형 하부 영역과 좁은 스템 상부 영역을 갖는 베이스(12) 내의 개구를 최초에 생성하고, 이런 개구 내에 구조체(54)의 유전성 재료를 증착하고, 그후, 개구를 충전하기 위해 부유체(14)의 재료를 증착함으로써 형성될 수 있다. 넓은 구근형 하부 영역 및 좁은 스템 상부 영역을 갖는 개구는 등방성 및 이방성 에칭들의 조합에 의해, Wang 등(미국 특허 공개 제2006/0292787호)에서 설명된 것과 유사한 처리를 사용하여 형성될 수 있다.
부유체(14)의 체적은 부유체가 내부에 형성되는 개구의 크기 및 형상을 맞춤화함으로써 맞춤화될 수 있고, 이는 부유체의 보유 특성들(예를 들어, 부유체에 의해 보유된 전하의 양 및/또는 부유체 상의 전하의 보유 시간)을 맞춤화할 수 있다.
비록, 도 8의 특정 부유체 형상이 도 4를 참조로 전술된 유형의 변형된 영역을 갖는 유전성 구조체(54)를 구비한 메모리 셀 내에 예시되어 있지만, 다른 실시예들에서, 도 8의 부유체 형상은 본 발명에서 설명된 다른 구성들 중 임의의 것과 조합하여 사용될 수 있으며, 예를 들어, 도 1의 메모리 셀(5), 도 5의 메모리 셀(62), 도 6의 메모리 셀(72) 및 도 7의 메모리 셀(82)에서 사용될 수 있다.
도 1 내지 도 8의 실시예는 다이오드가 채널 영역을 위해 사용된 것과 동일한 반도체 재료로 형성되는 메모리 셀들을 개시한다. 다른 실시예들에서, 다이오드는 채널 영역을 위해 상용되는 것과는 다른 반도체 재료 내에 형성될 수 있으며, 이는 비-커패시터 메모리 셀의 보유 특성들 및/또는 프로그래밍 특성들에 대해 추가적 제어를 제공할 수 있다.
도 9는 비-커패시터 메모리 셀의 채널 영역과는 다른 반도체 재료 내에 형성된 다이오드를 갖는 실시예를 예시하는 메모리 셀(102)을 포함하는 반도체 구성(100)을 도시한다. 적절하다면, 도 4의 구성을 설명하는 데 앞서 사용된 것과 유사한 참조번호가 도 9의 구성을 설명하기 위해 사용된다.
메모리 셀(102)은 반도체 베이스(12) 내로 만입된 부유체(14), 부유체에 인접한 다이오드(52) 및 다이오드(52)와 반도체 베이스(12)로부터 부유체를 분리시키는 유전성 구조체(54)를 포함한다. 메모리 셀은 부유체 위의 감지 게이트(24)와, 부유체와 감지 게이트 사이의 유전성 구조체(26)를 더 포함한다. 도 4의 실시예에서, 유전성 구조체(26)만이 도핑된 영역(56) 위로 연장된다. 대조적으로, 도핑된 영역(56) 위로 연장되는 유전성 구조체(26)에 추가로, 도핑된 영역(56) 위로 연장되는 유전성 구조체(54)가 도시되어 있다. 이는 다양한 실시예들에서 도핑된 영역(56) 위로 유전성 구조체들(26 및 54) 중 어느 하나 또는 양자 모두가 연장될 수 있다는 것을 예시한다.
다이오드(52)는 부유체(14)와 동일한 도전형(도시된 실시예에서는 p형)으로 주로 도핑된 제 1 다이오드 영역(28) 및 제 1 다이오드 영역과 반대의 도전형(도시된 실시예에서는 n형)으로 주로 도핑된 제 2 다이오드 영역(30)을 포함한다. 또한, 메모리 셀(102)은 n형 도핑된 제 2 다이오드 영역(30)으로부터 부유체(14)의 대향 측부 상의, 그리고, 베이스(12) 내의 n형 도핑된 영역(56)과, n형 도핑된 영역들(30 및 56) 사이로 연장되는 채널(22)을 갖는다. 도 9의 유전성 구조체(54)는 도 4를 참조로 상술된 제 1 및 제 2 부분들(55 및 57)을 포함한다.
도 9의 메모리 셀(102)과 도 4의 메모리 셀(50) 사이의 차이점은 반도체 재료(104)가 도 9의 실시예의 반도체 베이스(12) 위에 형성되고, 다이오드는 반도체 베이스(12) 내부가 아닌 반도체 재료(104) 내에 형성된다는 것이다. 일부 실시예들에서, 베이스(12)의 반도체 재료는 제 1 반도체 재료라 지칭될 수 있으며, 반도체 재료(104)는 제 1 반도체 재료와는 다른 제 2 반도체 재료로서 지칭될 수 있으며, 부유체(14)의 반도체 재료는 제 1 및 제 2 반도체 재료들 중 하나와 동일할 수 있는 또는 제 1 및 제 2 반도체 재료들 양자 모두와 다를 수 있는 제 3 반도체 재료라 지칭될 수 있다. 일부 실시예들에서, 재료(104)는 메모리 셀(102) 구성의 다이오드 섹션을 형성하는 것으로 고려될 수 있으며, 베이스(12)의 반도체 재료는 메모리 셀의 채널 영역 섹션을 형성하는 것으로 고려될 수 있다.
다이오드를 위한 제 2 반도체 재료의 사용은 다이오드 내의 대역 갭 특성들이 원하는 성능 파라미터들을 달성하도록 맞춤화될 수 있게 한다. 예를 들어, 메모리 셀의 채널 영역과 동일한 반도체 재료로 다이오드가 형성되는 도 1 내지 도 8의 실시예들에서, 다이오드와 채널 영역 양자 모두는 실리콘으로 형성될 수 있다. 실리콘 내의 최대 대역 갭은 약 1.1 eV(전자 볼트, 약 300K에서)이며, 이는 다이오드에 인가될 수 있는 프로그래밍 전압을 제한한다. 대조적으로, 다이오드가 실리콘 카바이드로 형성되는 경우, 대역 갭은 약 2.8 eV 이상으로 증가되며(약 300K에서), 이는 사용될 수 있는 프로그래밍 전압의 유용한 범위를 연장될 수 있다. 따라서, 일부 실시예들에서, 도 9의 구성(102)은 반도체 재료가 실리콘을 주 구성요소로하여 구성되거나 실리콘으로 구성되는 베이스(12)를 가지며, 실리콘과 카본의 혼합물(예를 들어, SixCy, 예를 들어, x 및 y는 0보다 큰 수들임)을 주 구성요소로하여 구성되거나 이로서 구성되는 제 2 반도체 재료(104)를 갖는다. 또한, 다이오드가 둘 이상의 원소들(예를 들어, 실리콘 및 카본)을 포함하는 반도체 재료에 형성되는 경우, 대역 갭은 원소들의 비율들을 조절함으로써(예를 들어, 실리콘 카바이드 내에 존재하는 탄소의 양을 조절함으로써) 조율될 수 있다.
도시된 실시예에서, "p-" 영역(106)은 베이스(12)의 "p-" 백그라운드 도핑된 반도체 재료와 다이오드 사이의 전이 영역으로서 다이오드(52) 아래의 재료(104) 내에 제공된다. 이는 재료(104)와 베이스(12)의 인터페이스가 아니라 재료(104) 내에 다이오드(52)의 저부에 pn 접합부를 배치하며, 이는 다른 방식으로 이루어질 수 있는, 문제가 되는 접합부 누설을 피할 수 있다.
도 9의 감지 게이트(24)는 부유체(14)의 측벽과 상부를 따라 연장되는 것으로 도시되어 있다. 다른 실시예들에서, 감지 게이트가 단지 상부를 따라 연장되거나, 단지 측부를 따라 연장될 수 있다.
비록, 도 9의 실시예가 도 4를 참조로 전술된 유형의 변형된 영역을 갖는 유전성 구조체(54)로 예시되어 있지만, 다른 용례들에서, 도 9의 실시예는 본 발명에서 설명된 다른 구성들 중 임의의 구성과 조합하여 사용될 수 있으며, 예를 들어, 도 1의 메모리 셀(5), 도 5의 메모리 셀(62), 도 6의 메모리 셀(72), 도 7의 메모리 셀(82) 및 도 8의 메모리 셀(92)에 사용될 수 있다.
도 1 내지 도 9의 다양한 구조체들은 기존의 또는 아직 개발되지 않은 임의의 적절한 방법들을 사용하여 제조될 수 있다. 도 10 내지 도 15는 도 9의 메모리 셀을 형성하기 위한 예시적 방법을 예시한다.
도 10을 참조하면, 구성(100)은 제 2 반도체 재료(104)가 베이스(12)의 제 1 반도체 재료 위에 형성된 이후의 처리 스테이지에서 도시되어 있다. 일부 실시예들에서, 베이스(12)의 반도체 재료는 실리콘(예를 들어, 단결정 실리콘)을 포함할 수 있거나, 이를 주 구성요소로하여 구성되거나, 또는 이로서 구성될 수 있으며, 반도체 재료(104)는 실리콘과 카본의 혼합물(그리고, 일부 실시예들에서, 실리콘 카바이드에 대응할 수 있음)을 포함할 수 있거나, 이를 주 구성요소로 하여 구성되거나 이로서 구성될 수 있다. 이런 실시예들에서, 제 2 반도체 재료는 제 1 반도체 재료로부터의 에피텍셜 성장(실리콘의 에피텍셜 성장 동안 또는 그 이후에 이루어지는 카본 도핑에 의해)에 의해 형성될 수 있다. 예를 들어, SixCy(x 및 y는 0보다 큰 수치임)는 적어도 약 1000℃의 온도를 사용하는 처리에 의해 에피텍셜 성장될 수 있다. 재료(104)를 형성하기 위해 고온 처리가 사용되는 경우, 처리 유동의 조기에 이런 고온 처리를 수행하는 것이 바람직할 수 있다. 구체적으로, 최종 집적 회로 디자인의 일부 재료들 및 구조체들은 고온 처리에 의해 부정적인 영향을 받을 수 있으며, 따라서, 이런 재료들 및 구조체들이 형성되기 이전에 고온 처리를 수행하는 것이 바람직하다.
도 11을 참조하면, 재료(104)는 베이스(12) 위에 받침대(105)를 형성하기 위해 패턴화된다. 이런 패터닝은 예를 들어, 재료(104)의 에칭 동안 받침대(105)의 위치를 형성하도록 포토리소그래피 패턴화된 마스크를 사용하는 것과, 그 다음으로, 도 11의 구성을 남기도록 마스크를 제거하는 것을 포함할 수 있다.
도 12를 참조하면, 개구(110)는 받침대(105)에 인접하게 기판(12) 내로 에칭된다. 개구의 형성은 예를 들어, 그 다음으로, 베이스(12) 내로의 에칭 동안 개구(110)의 위치를 형성하도록 포토리소그래피 패턴화된 마스크를 사용하는 것과, 도 12의 구성을 남기도록 마스크를 제거하는 것을 포함할 수 있다.
도 13을 참조하면, 유전성 구조체(54)는 개구(110) 내에 형성되며, 도핑된 영역들(106, 30 및 28)은 받침대(105) 내에 형성되고, 도핑된 영역(56)은 베이스(12) 내에 형성된다. 도핑된 영역들은 도핑된 영역들의 위치들을 형성하기 위해 다양한 포토리소그래피 패턴화된 마스크들을 사용하여 형성될 수 있으며, 마스크들은 도핑된 영역들의 형성에 후속하여 제거될 수 있다. 구조체(54)의 유전성 재료는 영역들(28 및 56)을 가로질러 연장되도록 최초에 형성될 수 있으며, 그후, 잉여 유전성 재료를 에칭으로 제거하면서 유전성 구조체(54)의 원하는 위치를 형성하도록 포토리소그래피 패턴화된 마스크를 사용함으로써 단지 개구(110) 내로만 연장되도록 패턴화될 수 있다.
변형되지 않은 부분(55)과 변형된 부분(57)을 포함하는 유전성 구조체(54)가 도시되어 있다. 부분(57)의 변형은, 마스크를 사용하여 변형되지 않은 유전성 재료의의 부분을 보호하면서, 부분(55)과는 다른 조성을 갖도록 부분(57)을 형성함으로써 구조체(54)의 유전성 재료의 증착 동안 이루어질 수 있거나, 구조체(54)의 유전성 재료의 증착 이후에 이루어질 수 있다. 구조체(54)의 유전성 재료의 증착 이후 변형이 이루어지는 경우, 이러한 변형은 손상 영역을 생성하기 위한 도핑제의 주입 및/또는 충격 이온화를 포함할 수 있다.
도 14를 참조하면, 부유체(14)는 개구(110) 내에 형성되며, 후속하여, 유전성 구조체(26)가 부유체 위에 형성된다. 부유체는 적절한 재료를 증착하고, 후속하여 개구(110) 내의 재료를 보호하도록 마스크를 사용하면서 잉여 재료를 에칭하고, 후속하여 마스크를 제거함으로써 형성될 수 있다.
도 15를 참조하면, 감지 게이트(24)가 형성되고, 유전성 구조체(26) 위에 패턴화되며, 회로(58)에 대한 전기적 연결이 행해진다.
본 명세서에 설명된 실시예들은 종래 기술 비-커패시터 메모리 셀들에 비해 다수의 장점들을 제공할 수 있다. 본 명세서에 설명된 실시예들 중 일부는 비-커패시터 메모리 셀들의 보유 시간을 향상시킬 수 있다. 본 명세서에 설명된 실시예들 중 일부는 종래 기술 비-커패시터 메모리 셀들에서 가용한 것보다 양호한 정전 제어를 제공하면서, 그리고, 종래 기술 비-커패시터 메모리 셀들에서 가용한 것보다 더 높은 감지 여유들을 제공하면서 작은 특징부들의 비트 밀도를 증가시킬 수 있다(예를 들어, 비평면형 형상들은 더 높은 비트 밀도들을 초래할 수 있다). 또한, 일부 실시예들은 종래 기술 비-커패시터 메모리 셀들에 비해 판독 및/또는 기록 효율을 개선시킬 수 있다. 일부 실시예들은 종래 기술에서 가용한 것들을 초과한 추가적 설계 여유들을 제공할 수 있다(예를 들어, 도 8에 도시된 부유체의 형상의 변경은 부유체의 체적이 조절될 수 있게 하며, 따라서, 부유체 효과의 양이 조절될 수 있게 한다. 일부 실시예들은 종래 기술 충격 이온화 기술들에 비해 개선된 프로그래밍 방법들을 제공하며, 일부 실시예들은 대역간 터널링과 연계된 종래 기술의 문제점들을 감소시킨다.
상술한 메모리 셀들은 예를 들어, 컴퓨터들, 차량들, 항공기들, 시계들, 휴대 전화들 등 같은 그를 위해 셀들이 적절히 배치되는 임의의 전자 시스템들에 사용될 수 있다.
Claims (35)
- 도핑된 반도체 재료를 포함하는 부유체와,
게이트형 다이오드로서, 상기 부유체와 동일한 도전형으로 도핑된 부분을 구비하고, 상기 게이트형 다이오드의 부분은 상기 게이트형 다이오드의 상기 부분으로부터 상기 부유체로 연장되는 전기적 연결부를 통해 상기 부유체에 전기적으로 연결되는, 상기 게이트형 다이오드와,
상기 게이트형 다이오드를 게이팅하도록 구성된 게이트를 포함하고,
상기 부유체와 상기 게이트형 다이오드는 반도체 베이스에 의해 지지되고, 서로 측방향으로 이격되며, 상기 부유체와 상기 게이트형 다이오드 사이의 공간에서 상기 베이스 내로 연장되는 격리 영역을 더 포함하고,
상기 반도체 베이스는 평면형 상부 표면을 가지고,
상기 평면형 상부 표면 위에 유전성 재료의 층이 존재하고, 상기 유전성 재료의 층은 평면형 상부 표면을 가지며,
상기 격리 영역은 상기 유전성 재료의 층을 통해 연장되는 전기 절연성 재료를 포함하고,
상기 부유체는 상기 유전성 재료의 층의 상기 평면형 상부 표면에 직접적으로 접하여 그 위에 존재하고,
상기 게이트는 상기 유전성 재료의 상기 평면형 상부 표면에 대해 직접적으로 접하여 그 위에 존재하며,
상기 전기적 연결부는 상기 유전성 재료의 상기 평면형 상부 표면을 가로질러, 상기 격리 영역의 상기 전기 절연성 재료 위로 연장되는 와이어에 의해 구성되는, 메모리 셀. - 청구항 1에 있어서,
상기 부유체 위의 감지 게이트를 더 포함하고,
상기 부유체는 상부 표면을 가지며, 상기 유전성 재료의 상기 평면형 상부 표면으로부터 상기 부유체의 상기 상부 표면으로 연장되는 측벽 표면들을 가지고,
상기 감지 게이트는 상기 측벽들을 따라 연장되고, 상기 유전성 재료의 상기 평면형 상부 표면과 직접적으로 접촉하는, 메모리 셀. - 청구항 1에 있어서,
상기 부유체 위의 감지 게이트를 더 포함하고,
상기 부유체는 상부 표면을 가지며, 상기 유전성 재료의 상기 평면형 상부 표면으로부터 상기 부유체의 상기 상부 표면으로 연장되는 측벽 표면들을 가지고,
상기 감지 게이트는 상기 측벽들을 따라 부분적으로 연장되지만, 상기 유전성 재료의 상기 평면형 상부 표면과 직접적으로 접촉하지는 않는, 메모리 셀. - 청구항 1에 있어서,
상기 부유체의 상기 도핑된 반도체 재료는 게르마늄을 포함하는, 메모리 셀. - 반도체 기판에 의해 지지되는 부유체로서, 도핑된 반도체 재료를 포함하는 상기 부유체와,
상기 기판 내로 연장되는 격리 영역과,
상기 부유체로부터의 상기 격리 영역의 대향한 측부 상의 게이트형 다이오드로서, 상기 부유체와 동일한 도전형으로 도핑된 부분을 가지고, 상기 게이트형 다이오드의 상기 부분은 상기 게이트형 다이오드의 상기 부분으로부터 상기 부유체로 연장되는 전기적 연결부를 통해 상기 부유체에 전기적으로 연결되는, 상기 게이트형 다이오드와,
상기 게이트형 다이오드를 게이팅하도록 구성된 게이트와,
상기 부유체에 인접하고, 상기 부유체의 충전 상태를 검출하도록 구성된 감지 회로를 포함하고,
상기 반도체 기판은 평면형 상부 표면을 가지고,
상기 평면형 상부 표면 위에 유전성 재료의 층이 존재하며, 상기 유전성 재료의 층은 평면형 상부 표면을 가지고 실리콘 디옥사이드를 포함하며,
상기 격리 영역은 상기 유전성 재료의 층을 통해 연장되는 전기 절연성 재료를 포함하고,
상기 부유체는 상기 유전성 재료의 층의 상기 상부 표면에 직접적으로 접하여 그 위에 존재하고,
상기 게이트는 상기 유전성 재료의 상기 평면형 상부 표면에 직접적으로 접하여 그 위에 존재하며,
상기 전기적 연결부는 상기 유전성 재료의 상기 평면형 상부 표면을 가로질러 상기 격리 영역의 상기 전기 절연성 재료 위에서 연장되는 와이어로 구성되는, 메모리 셀. - 청구항 5에 있어서,
상기 게이트형 다이오드의 상기 부분은 제 1 다이오드 부분이고, 상기 제 1 다이오드 부분에 직접적으로 인접한 제 2 다이오드 부분을 더 포함하며, 상기 제 2 다이오드 부분은 상기 제 1 다이오드 부분의 도전형에 반대인 도전형으로 도핑되는, 메모리 셀. - 청구항 6에 있어서,
상기 제 1 다이오드 부분의 상기 도전형은 p형이고, 상기 제 2 다이오드 부분의 상기 도전형은 n형인, 메모리 셀. - 청구항 6에 있어서,
상기 제 1 다이오드 부분의 상기 도전형은 n형이고, 상기 제 2 다이오드 부분의 도전형은 p형인, 메모리 셀. - 청구항 5에 있어서,
상기 감지 회로는 상기 부유체 위의 억세스 라인과, 상기 부유체의 대향 측부들 상의 상기 기판 내의 한 쌍의 확산 영역들을 포함하고, 상기 확산 영역들은 상기 부유체 바로 아래에서 상기 기판 내부에 있는 채널 영역을 통해 서로 연결되는, 메모리 셀. - 청구항 9에 있어서,
상기 부유체는 상부 표면을 가지고, 상기 상부 표면으로부터 하향 연장되는 측벽들을 가지며, 상기 억세스 라인은 상기 상부 표면을 가로질러, 적어도 부분적으로 상기 측벽들을 따라 연장되는, 메모리 셀. - 삭제
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