CN102473680A - 存储器单元及形成存储器单元的方法 - Google Patents

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Abstract

一些实施例包括含有浮动主体及二极管的存储器单元。所述二极管可为具有掺杂为与所述浮动主体相同的导电性类型的区段的选通二极管，且所述选通二极管的此些区段可电连接到所述浮动主体。所述浮动主体可邻近沟道区域，且通过电介质结构与所述沟道区域间隔开。存储器单元的所述电介质结构可具有位于所述浮动主体与所述二极管之间的第一部分，且可具有位于所述浮动主体与所述沟道区域之间的第二部分。所述第一部分可比所述第二部分更能泄漏电荷载子。所述二极管可形成于不同于所述沟道区域位于其中的半导体材料的半导体材料中。所述浮动主体可具有球茎状下部区域。一些实施例包括制作存储器单元的方法。

Description

存储器单元及形成存储器单元的方法
技术领域
存储器单元及形成存储器单元的方法。
背景技术
动态随机存取存储器(DRAM)通常用作计算机系统的快速存取存储器。DRAM传统上已利用含有电容器结合晶体管的单位单元。在此些传统设计中，所述电容器的电荷状态用来存储并感测存储器位。
组件的更高性能、更低成本、增加的小型化及集成电路的更大封装密度为计算机行业的正在追求的目标。为追求小型化，已不断地重新设计传统DRAM存储器单元的电容器/晶体管组合以实现越来越高的集成度。然而，减小DRAM电容器的尺寸同时仍维持足够的电容以可靠地存储存储器位正变得越来越困难。
减小DRAM电容器的尺寸的困难已导致对所谓的无电容器存储器装置的开发。此些存储器装置将电荷存储于除电容器之外的组件上。举例来说，无电容器存储器装置可使用浮动主体来存储存储器位(其中术语“浮动”指示所述主体不与电位源直接欧姆连接，或者，换句话说，所述主体由电绝缘材料围绕)。
尽管无电容器存储器装置展示有希望最终取代传统DRAM存储器单元，但目前存在众多在尝试利用无电容器存储器装置时所遇到的困难。所述困难中的一者在于无电容器存储器装置泄漏性往往比传统电容器/晶体管存储器单元高得多，此意味着需要以比传统存储器单元更高的速率再新无电容器存储器装置。更高的再新速率导致可耗尽电池，及/或造成不期望的加热的更高电力消耗。与无电容器存储器装置相关联的困难中的另一者在于此些装置的电荷存储组件往往比传统DRAM的电容器更难以充电，此可导致过多电力消耗、严重可靠性问题及/或不充分装置性能。
期望开发得到改善的无电容器存储器单元。
发明内容
附图说明
图1是半导体构造的一部分的图解横截面图，其图解说明实例性实体例存储器单元。
图2及图3是半导体构造的部分的图解横截面图，其展示可替代地用于图1中所示的结构的实例性实施例结构。
图4是半导体构造的一部分的图解横截面图，其图解说明另一实例性实施例存储器单元。
图5是半导体构造的一部分的图解横截面图，其图解说明另一实例性实施例存储器单元。
图6是半导体构造的一部分的图解横截面图，其图解说明另一实例性实施例存储器单元。
图7是半导体构造的一部分的图解横截面图，其图解说明另一实例性实施例存储器单元。
图8是半导体构造的一部分的图解横截面图，其图解说明另一实例性实施例存储器单元。
图9是半导体构造的一部分的图解横截面图，其图解说明另一实例性实施例存储器单元。
图10到图15是半导体构造的一部分的图解横截面图，其图解说明可用以形成图9的实例性实施例存储器单元的实例性处理。
具体实施方式
本文中描述新颖无电容器存储器装置。此些装置可具有相对于现有技术浮动主体无电容器存储器装置的众多改善。举例来说，本文中所描述的新颖无电容器存储器装置可具有相对于现有技术无电容器存储器装置得到改善的保持时间及/或其它数据存储特性。另外，或或者，本文中所描述的新颖无电容器存储器装置可具有相对于现有技术无电容器存储器装置得到改善的编程特性。另外，或或者，本文中所描述的新颖无电容器存储器装置可具有相对于现有技术无电容器存储器装置得到改善的响应时间及/或可靠性。
图1展示半导体构造3的一部分，并图解说明实例性实施例存储器单元5。存储器单元5包括无电容器存储装置6及编程装置8。所述编程装置经配置以用于编程无电容器存储装置6。
装置6及8由半导体基底12支撑。所述半导体基底可包含(例如)用适当掺杂剂轻度背景掺杂的单晶硅。在所示实施例中，基底12用p型掺杂剂多数掺杂，且掺杂为“p-”浓度。
所述“p-”浓度为相对性说法。特定来说，用p型掺杂剂多数掺杂的半导体材料的p型掺杂剂浓度可按照增加的掺杂剂浓度次序表达为“p-”、“p”或“p+”。对应于“p-”、“p”及“p+”浓度等级的特定掺杂剂量可视应用而异。在实例性应用中，“p-”等级可对应于小于或等于约1x1018原子/cm3的浓度；“p”等级可对应于从约1x1018原子/cm3到约1x1020原子/cm3的掺杂剂浓度；且“p+”等级可对应于至少约1x1020原子/cm3的掺杂剂浓度。类似地，如果半导体材料用n型掺杂剂多数掺杂，那么n型掺杂剂浓度可按照增加的掺杂剂浓度次序表达为“n-”、“n”或“n+”。对应于“n-”、“n”及“n+”浓度等级的特定掺杂剂量可为(例如)：“n-”等级的小于或等于约1x1018原子/cm3的浓度；“n”等级从约1x1018原子/cm3到约1x1022原子/cm3的浓度；及“n+”等级的大于约1x1022原子/cm3的浓度。
基底12可视为半导体衬底，其中术语“半导体衬底”意指包含半导电材料的任何构造，所述半导电材料包括但不限于例如半导电晶片的块状半导电材料(单独地或呈上面包含其它材料的组合件形式)及半导电材料层(单独地或呈包含其它材料的组合件形式)。在一些实施例中，基底12可对应于单晶硅晶片，且因此基底12的半导体材料可基本上由单晶硅组成，或由其组成。在其它实施例中，基底12的半导体材料可包含其它已知或尚待开发的半导体材料(例如，举例来说，锗、砷化镓等)，基本上由其组成，或由其组成。
无电容器存储装置6包含位于基底12上方的浮动主体14，且包含位于所述浮动主体与所述基底之间的电介质结构16。
所述浮动主体可包含经掺杂半导体材料。举例来说，所述浮动主体可包含硅及/或锗；且可掺杂为p型或n型。在所示实施例中，所述浮动主体为p型掺杂，且掺杂为“p+”浓度。在一些实施例中，由于锗相对于其它半导体材料的更高硼活化的优点所述浮动主体包含p型掺杂的锗可为优选的。
所述浮动主体图解说明为形成于基底12上方的平面主体。在其它实施例中，所述浮动主体可类似于下文参照图4到图9所描述的结构至少部分地凹入到基底12中。
电介质结构16可包含任何合适的组合物或组合物组合，且在一些实施例中可包含二氧化硅，基本上由其组成，或由其组成。电介质结构16可包含任何合适的厚度，且在一些实施例中可具有小于或等于约50埃的厚度。
无电容器存储装置6包含延伸到半导体基底12中的导电掺杂的区域18及20；且在所示实施例中此些区域n型多数掺杂为“n+”浓度。区域18及20可称作源极/漏极区域，因为所述区域可对应于晶体管装置的源极及漏极。在一些实施例中，区域18及20中的一者或两者可称作电节点。
沟道区域22在导电掺杂的区域18与20之间延伸，且位于浮动主体14正下方。所述沟道区域可通过阈值电压植入来掺杂。
感测栅极(或控制栅极)24位于浮动主体14上方，且通过电介质结构26与所述浮动主体间隔开。电介质结构16及26可在一些实施例中分别称作第一及第二电介质结构，以将所述电介质结构彼此区分开。在一些实施例中，浮动主体14可对应于浮动栅极，电介质结构16可称作栅极电介质，且电介质结构26可称作栅极间电介质。
所述感测栅极是导电的且可包含任何合适的组合物或组合物组合。举例来说，所述感测栅极可包含各种金属(举例来说，铂、钛、钨等)、含金属组合物(举例来说，金属氮化物、金属硅化物等)及导电掺杂的半导体材料(举例来说，导电掺杂的硅、导电掺杂的锗等)中的一者或一者以上。
电介质结构26可包含任何合适的组合物或组合物组合，且可(例如)包含二氧化硅及各种高k材料(其中术语“高k”指示大于氧化硅的介电常数的介电常数，且特定来说，大于3.9的介电常数)中的一者或一者以上。
所述感测栅极与源极/漏极区域18及20一起可视为邻近浮动主体14的感测电路，且经配置以检测所述浮动主体的电荷状态。术语“电荷状态”是指所述浮动主体中的电荷载子浓度。在所示实施例中，所述浮动主体为p型掺杂，且因此术语“电荷状态”是指所述浮动主体中的空穴浓度。在其中所述浮动主体为n型掺杂的实施例(未展示)中，术语“电荷状态”是指所述浮动主体中的电子浓度。
所述感测栅极可为延伸进出与图1的横截面相关的页面的存取线(例如字线)的部分。浮动主体14的电荷状态将改变所述存取线与沟道区域22之间的电耦合。特定来说，如果浮动主体14处于适当电荷状态，那么所述存取线的电性质(举例来说，电流或电压)可诱发所述沟道区域内的电流流动以将源极/漏极区域18及20彼此电耦合；且如果浮动主体14处于另一电荷状态，那么所述存取线的电性质将不诱发所述沟道区域内的电流流动。
所述浮动主体的电荷状态通过编程装置8来控制。所述编程装置包含位于半导体基底12内的经掺杂区域28、30及32、位于基底12上方的栅极34及位于栅极34与基底12之间的电介质结构36。
区域28为p型多数掺杂(且特定来说掺杂为“p+”浓度)，而区域30及32为n型多数掺杂(且特定来说分别掺杂为“n”浓度及“n+”浓度)。
区域28与30一起形成二极管，且栅极34可控制载子(即，空穴或电子)经由此二极管的流动。特定来说，栅极34处的电压(或电流)可跨越所述二极管诱发控制载子经由所述二极管的流动的电场。其中具有受控于邻近栅极的载子流动的二极管可称作“选通二极管”。区域28及30可分别称作选通二极管的第一及第二区段。区域28具有与无电容器存储装置6的浮动主体14相同的导电性类型(所示实施例中的p型)，而区域30具有与所述浮动主体的导电性类型相反的导电性类型(所示实施例中的n型)。
栅极34包含导电材料，且可包含任何合适的组合物或组合物组合。举例来说，栅极34可包含各种金属(举例来说，铂、钛、钨等)、含金属组合物(举例来说，金属氮化物、金属硅化物等)及导电掺杂的半导体材料(举例来说，导电掺杂的硅、导电掺杂的锗等)中的一者或一者以上。栅极34可称作编程栅极，因为其用于编程无电容器存储装置6(如下文所论述)。栅极34可为延伸进出与图1的横截面相关的页面的导电线的部分。
电介质结构36可包含任何合适的组合物或组合物组合，且在一些实施例中可包含二氧化硅，基本上由其组成，或由其组成。电介质结构36在一些实施例中可为与电介质结构16相同的组合物，且在其它实施例中可为不同于电介质结构16的组合物。
在所示实施例中，存储装置6与编程装置8彼此横向间隔开；且隔离区域38提供于所述存储装置与所述编程装置之间的空间内。所述隔离区域包含形成于延伸到半导体基底12中的开口内的电绝缘材料39。所述电绝缘材料可包含任何合适的组合物或组合物组合，且可(例如)包含二氧化硅及氮化硅中的一者或两者。所述隔离区域可对应于常规浅沟槽隔离区域。在所示实施例中，绝缘材料39延伸到高于基底12的上表面的等级。在其它实施例中，材料39的上表面可与基底12的所述上表面同延，或可凹入低于基底12的上表面。
编程装置8的选通二极管的区域28经由电连接40电连接到无电容器存储装置6的浮动主体14。此电连接可利用任何合适的构造，且可(例如)利用由各种金属(举例来说，铂、钛、钨等)、含金属组合物(举例来说，金属氮化物、金属硅化物等)及导电掺杂的半导体材料(举例来说，导电掺杂的硅、导电掺杂的锗等)中的一者或一者以上构成的导线。
在操作中，区域28及30由用于改变存储装置6的存储器状态的选通式pn二极管构成。所述存储装置可视为具有两个存储器状态。所述状态中的一者对应于由浮动主体14保持的高空穴浓度，且所述状态中的另一者对应于由所述浮动主体保持的较低空穴浓度。术语“高空穴浓度”及“低空穴浓度”是彼此相对的，而非绝对的。因此，如果所述存储装置在所述浮动主体上保持有比对应于“低空穴浓度”的存储器状态更多的空穴，那么所述存储装置处于对应于所述浮动主体上的“高空穴浓度”的存储器状态。在一些实施例中，输入电流或电压提供于感测栅极24处，且所述浮动主体的电荷状态依据所述浮动主体是否处于带电或不带电状态通过穿过存储装置6的驱动电流的差来检测。
存储装置6经由浮动主体14与所述pn二极管的区域28之间的空穴流动从所述存储器状态中的一者转换到另一者。如果空穴流动到所述浮动主体上，那么所述存储装置可变换成包含由所述浮动主体保持的高空穴浓度的存储器状态；且如果空穴从所述浮动主体流动，那么所述存储装置可变换成包含由所述浮动主体保持的低空穴浓度的存储器状态。
在一些实施例中，“n”区域30可视为用于将“p+”区域28与基底12的块状材料隔离开。在此些实施例中，可期望区域30非常厚，且包含为隔离区域38的深度的约二分之一的厚度。举例来说，如果隔离区域38向衬底12中延伸到约2000埃的深度，那么区域30可具有约1000埃的厚度。
所述pn二极管的区域28及30的定向可针对具体应用定制以实现存储器单元5的大规模集成。基底12展示具有上表面13。水平方向15可界定为沿着此上表面延伸。垂直方向17可接着界定为与水平方向15正交地延伸。在所示实施例中，所述pn二极管的区域30相对于区域28既垂直又水平地延伸。在其它实施例中，区域30可相对于区域28主要水平地延伸，或可相对于区域28主要垂直地延伸。举例来说，编程装置8可作为绝缘体上硅(SOI)构造的部分形成于绝缘材料上方。在此些应用中，基底12的半导体材料将为位于所述绝缘体上方的层，且所述绝缘体可用以电隔离区域28的底部。因此，所述pn二极管的“p+”区域28与“n”区域30可相对于彼此水平地偏移，但不相对于彼此垂直地偏移。
在一些实施例中，所述二极管的体积经定制以实现所述二极管内的所要量的电子/空穴对。图1的选通二极管内的较大数目个电子/空穴对可导致用于给浮动主体提供电荷的较低编程电压，此在一些实施例中可为期望的。
图1的实施例展示浮动主体14用p型掺杂剂多数掺杂。在其它实施例中，所述浮动主体可用n型掺杂剂多数掺杂；所有区域18、20、28、30及32的掺杂剂类型可与所示实施例相反；且基底12的掺杂背景可为“n-”而非所示实施例的“p-”(或n-阱可形成于所述基底中以形成所述基底的n型掺杂的区域)。
尽管未展示，但通常将存在围绕装置6及8的暴露表面以使此些装置与可在集成电路构造中邻近所述装置的其它电路(未展示)电绝缘的一种或一种以上绝缘材料。
图1的构造是其中可利用选通二极管来编程无电容器存储器单元内的浮动主体的实例性实施例。利用所述选通二极管可克服与编程无电容器存储器单元的现有技术方法相关联的各种问题。举例来说，所述选通二极管可实现比可借助现有技术方式获得的更严格的对往来于所述浮动主体的载子流动的控制。此外，用于编程浮动主体的现有技术方法经常利用碰撞离子化来在浮动p型区域中形成空穴；此可成问题地导致不利地影响载子在浮动主体上的保持的泄漏机制(举例来说，空穴诱发的漏极泄漏)。利用图1的选通二极管有利地使得能够以不同于碰撞离子化的机制来编程浮动主体。此外，利用图1的选通二极管可使得能够以比现有技术方法中所利用的更低的操作电压来编程浮动主体。
图1的构造的感测栅极24是提供于平面浮动主体上方的平面栅极。在一些实施例中，所述感测栅极部分地包裹在所述浮动主体上以改善所述感测栅极与所述浮动主体之间的耦合可为有利的。图2及图3图解说明图1的存储装置6的替代实施例，其中此些替代实施例具有部分地包裹在浮动主体上的感测栅极。将使用与用以描述图1的存储器单元相同的编号来描述图2及图3。
图2及图3的浮动主体14展示包含顶表面41及从所述顶表面向下延伸的侧表面43。电介质结构26沿着且直接抵靠所述顶表面及所述侧表面延伸。展示图2的感测栅极24沿着浮动主体14的顶表面41，且还完全地沿着所述浮动主体的侧表面43延伸。相比之下，展示图3的感测栅极24沿着所述浮动主体的顶表面41，但仅部分地沿着所述浮动主体的侧表面延伸。
图1的实施例在存储器单元的编程期间利用选通二极管。图4到图9图解说明其中在存储器单元的编程期间利用非选通二极管的实施例。在适当的情况下，将使用与用以描述图1的实施例类似的编号来描述图4到图9。
参照图4，图解说明半导体构造48的一部分，其中此部分包含支撑存储器单元50的半导体基底12。所述存储器单元包括凹入到半导体基底12中的浮动主体14、邻近所述浮动主体的二极管52及将所述浮动主体与所述半导体基底及所述二极管分离的电介质结构54。所述存储器单元进一步包含位于所述浮动主体上方的感测栅极24及位于所述浮动主体与所述感测栅极之间的电介质结构26。
半导体基底12及浮动主体14可包含上文关于图1的基底12及浮动主体14所论述的材料中的任一者。在一些实施例中，半导体基底12及浮动主体14将各自包含半导体材料(举例来说，硅、锗等)。在此些实施例中，基底12的半导体材料可称作第一半导体材料且浮动主体14的半导体材料可称作第二半导体材料，以有助于将所述基底及浮动主体的半导体材料彼此区分开。所述浮动主体的半导体材料在一些实施例中可为与所述基底的半导体材料相同的组合物，且在其它实施例中可在组成上不同于所述基底的半导体材料。
二极管52包含多数掺杂为与浮动主体14相同的导电性类型(所示实施例中的p型)的第一二极管区域28及多数掺杂为与第一二极管区域相反的导电性类型(所示实施例中的n型)的第二二极管区域30。在一些实施例中，所述浮动主体及第一二极管区域的导电性类型可称作第一导电性类型，且第二二极管区域的导电性类型可称作第二导电性类型。尽管在所示实施例中第一导电性类型为p型且第二导电性类型为n型，但在其它实施例中浮动主体及第一二极管区域的导电性类型可为n型，且第二二极管区域的导电性类型可为p型。然而，具有p型浮动主体的存储器单元可比具有n型浮动主体的存储器单元更容易充电且更能泄漏；且因此可比具有n型浮动主体的存储器单元更适合用于许多应用。
存储器单元50在基底12内浮动主体14的与n型掺杂的第二二极管区域30相对的侧上具有n型掺杂的区域56。在一些实施例中，将n型掺杂的区域30及56用作源极/漏极区域(除将区域30用作二极管52的第二区域以外)。沟道22在基底12内且在n型掺杂的区域30与56之间延伸。浮动主体14在基底12内的凹入可使得能够跨越半导体面积形成长于沿着平面浮动主体(举例来说，图1的浮动主体)形成的沟道。利用较长沟道可在一些实施例中避免成问题的“短沟道效应”。
电介质结构54可包含上文关于图1的电介质结构16所论述的组合物中的任一者。电介质结构54可视为包含两个部分，其中第一部分55位于浮动主体14与沟道区域22之间，且其中第二部分区域57位于所述浮动主体与二极管52的第一区域28之间。第二部分57比第一部分55更能泄漏载子，且在图4中利用对部分57的点画来图解说明电介质结构54的部分57不同于部分55。
部分57可经处理以使部分57变得比部分55更能泄漏，或可形成为在组成上不同于部分55。如果部分57经处理，那么此处理可包含利用离子化辐射在部分57内形成损坏，且/或可包含在部分57内提供一种或一种以上掺杂剂(举例来说，磷、硼等)。
第一二极管区域28电连接到经配置以沿正向或反向方向加偏压于二极管52的电路58。在操作中，浮动主体14是通过使空穴流动到所述浮动主体上，或通过使空穴从所述浮动主体放电离开来编程。
如果期望使空穴流动到浮动主体上，那么可使此些空穴从第一二极管区域28，经由电介质结构54的泄漏部分57，并流动到浮动主体14上。泄漏部分57可随着空穴在所述二极管的第一区域28中累积而具有所谓的“软击穿”，此可使得空穴能够容易地渗透泄漏部分57并累积于浮动主体14上。然而，一旦空穴在第一区域28上的集中随着空穴跨越经过泄漏部分57而累积于所述浮动主体上而减少，则部分57的“软击穿”可减退，使得空穴捕集于所述浮动主体上。因此，在一些条件下，泄漏部分57可用作单向阀以使得空穴能够比空穴从所述浮动主体流动回到所述二极管的区域28更容易地从所述二极管的区域28流动到所述浮动主体上。此可有助于将电荷保持于所述浮动主体上，使得存储器单元50可以比现有技术无电容器存储器装置更低频率的再新来发挥作用。
如果期望使空穴从所述浮动主体流动离开，那么可利用电路58来诱发足够的静电力以将空穴牵引跨越所述电介质结构并进入到所述二极管的区域28及30中的一者或两者中，及/或诱发结构54的电介质材料的硬击穿，使得空穴容易地从浮动主体14传递离开，进入到基底12及二极管52的邻近材料中的任一者中。
浮动主体14在图4的实施例中展示为部分地凹入于基底12内，使得所述浮动主体的一部分在基底12上方延伸。在其它实施例中，所述浮动主体可凹入到一层级，使得所述浮动主体的上表面与基底12的上表面同延，或使得所述浮动主体的上表面凹入到低于基底12的上表面的层级。
参照图5，图解说明半导体构造60的一部分，其中此部分包含支撑存储器单元62的半导体基底12。所述存储器单元包括凹入到半导体基底12中的浮动主体14、邻近所述浮动主体的二极管52及将所述浮动主体与所述半导体基底及所述二极管分离的电介质结构64。存储器单元62进一步包含位于所述浮动主体上方的感测栅极24及位于所述浮动主体与所述感测栅极之间的电介质结构26。
二极管52包含多数掺杂为与浮动主体14相同的导电性类型(所示实施例中的p型)的第一二极管区域28及多数掺杂为与第一二极管区域相反的导电性类型(所示实施例中的n型)的第二二极管区域30。
存储器单元62在基底12内浮动主体14的与n型掺杂的第二二极管区域30相对的侧上具有n型掺杂的区域56，如上文关于图4所论述。沟道22在基底12内且在n型掺杂的区域30与56之间延伸。
电介质结构64可包含上文关于图1的电介质结构16所论述的组合物中的任一者。电介质结构64可视为包含两个部分，其中第一部分65位于浮动主体14与沟道区域22之间，且其中第二部分区域67位于所述浮动主体与二极管52的第一区域28之间。第二部分67比第一部分65薄以使第二部分比第一部分更能泄漏载子。
第一二极管区域28电连接到经配置以沿正向或反向方向加偏压于二极管52的电路58。在操作中，浮动主体14是通过使空穴流动到所述浮动主体上，或从所述浮动主体流动离开来编程，如上文关于图4的存储器单元所论述。电介质结构64的经薄化部分67可在存储器单元62的编程期间类似于图4的电介质结构54的经化学修改部分57发挥作用。
图4及图5的实施例图解说明其中可利用对邻近二极管的区域的电介质结构的一部分的修改来使所述电介质结构的此部分比所述电介质结构的其余部分更能“泄漏”的应用。可利用所述电介质结构的所述泄漏部分来增强对无电容器存储器单元的编程。图4图解说明其中利用化学修改来增加所述电介质结构的一部分的泄漏性的实例性实施例，且图5图解说明其中利用结构修改来增加所述电介质结构的所述部分的泄漏性的实例性实施例。在其它实施例中，可组合化学修改与结构修改。
在一些实施例中，提供于无电容器存储器单元的沟道区域与浮动主体之间的电介质结构可包含高k电介质。图6及图7图解说明类似于图4及图5的应用但特定用于与含有高k材料的电介质结构一同使用的应用。
参照图6，图解说明半导体构造70的一部分，其中此部分包含支撑存储器单元72的半导体基底12。所述存储器单元包括凹入到半导体基底12中的浮动主体14、邻近所述浮动主体的二极管52及将所述浮动主体与所述半导体基底及所述二极管分离的电介质结构74。存储器单元72进一步包含位于所述浮动主体上方的感测栅极24及位于所述浮动主体与所述感测栅极之间的电介质结构26。
二极管52包含多数掺杂为与浮动主体14相同的导电性类型(所示实施例中的p型)的第一二极管区域28及多数掺杂为与第一二极管区域相反的导电性类型(所示实施例中的n型)的第二二极管区域30。
存储器单元72在基底12内浮动主体14的与n型掺杂的第二二极管区域30相对的侧上具有n型掺杂的区域56，如上文关于图4所论述。沟道22在基底12内且在n型掺杂的区域30与56之间延伸。
电介质结构74类似于图4的电介质结构54，但包含两个不同层。特定来说，电介质结构74包含沿着基底12的一层76及沿着浮动主体14的另一层78。
层76可包含二氧化硅，基本上由其组成，或由其组成；且在一些实施例中可对应于在开口形成到含硅基底12中之后且在于此开口内提供电介质层78及浮动主体14之前沿着所述基底的暴露表面形成的所谓“自生氧化物”。如果层76对应于“自生氧化物”，那么所述层可由二氧化硅组成，且可具有小于或等于约10埃(在一些应用中，小于或等于约五埃)的厚度。在一些实施例中，层76可足够薄以允许空穴及/或电子直接隧穿过所述层。隧穿到所述电介质层中的载子(空穴及/或电子)将改变表面电位，且此可在感测无电容器存储器单元的电荷状态期间使用。
层78可包含高k电介质材料(举例来说，氧化锆、氧化铪、氧化铝等)，基本上由其组成，或由其组成。在一些实施例中，层78可形成到比层76的厚度厚三倍或更多倍的厚度；且可(例如)形成到至少约30埃的厚度。尽管电介质结构74展示包含两层，但在其它实施例中所述电介质结构可包含两个以上层。如果电介质结构74包含两个以上层，那么所述层中的至少一者可为二氧化硅，且所述层中的至少一者可为高k电介质。
电介质结构74包含类似于图4的电介质结构54的部分55及57的两个部分75及77。然而，与图4的电介质结构相比，经修改区域77(在图6以点画展示)仅包含对电介质结构74的所述两个层中的一者(特定来说，对应于高k电介质78的层)的修改。在区域77的修改包含在电介质结构74内形成损坏的情况下，损坏区域不直接接触二极管52的半导体材料可为有利的(否则受损电介质与二极管的半导体材料的界面可太能泄漏)。因此，未经修改的薄电介质层76可用作经修改区域77与二极管52的半导体材料之间的障壁。
损坏区域特定来说可在此材料的沉积期间或之后经由对层78的电介质材料的仔细控制离子化及/或经由对层78的材料的化学修改引入到相对于二氧化硅层76的高k电介质层78中。尽管所示损坏区域仅限于电介质结构74的层中的一者，但在其它实施例中所述损坏区域可延伸穿过所述电介质结构的多个层。此外，在其中损坏区域直接接触二极管52的半导体材料不会成问题的实施例中，损坏区域可延伸穿过电介质结构74的所有层。
第一二极管区域28电连接到经配置以沿正向或反向方向加偏压于二极管52的电路58。在操作中，浮动主体14是通过使空穴流动到所述浮动主体上，或从所述浮动主体流动离开来编程，如上文关于图4的存储器单元所论述。电介质结构74的经修改部分77可在存储器单元72的编程期间类似于图4的电介质结构54的经修改部分57发挥作用。
参照图7，图解说明半导体构造80的一部分，其中此部分包含支撑存储器单元82的半导体基底12。所述存储器单元包括凹入到半导体基底12中的浮动主体14、邻近所述浮动主体的二极管52及将所述浮动主体与所述半导体基底及所述二极管分离的电介质结构84。所述存储器单元进一步包含位于所述浮动主体上方的感测栅极24及位于所述浮动主体与所述感测栅极之间的电介质结构26。
电介质结构84类似于图5的电介质结构64，但包含两个不同层。特定来说，电介质结构84包含沿着基底12的一层86及沿着浮动主体14的另一层88。层86可包含二氧化硅，基本上由其组成，或由其组成；且在一些实施例中可对应于在开口形成到含硅基底12中之后且在于此开口内提供电介质层88及浮动主体14之前沿着所述基底的暴露表面形成的自生氧化物。层88可包含高k电介质材料(举例来说，氧化锆、氧化铪、氧化铝等)，基本上由其组成，或由其组成。在一些实施例中，层88可形成到比层86的厚度厚三倍或更多倍的厚度；且可(例如)形成到至少约30埃的厚度。尽管电介质结构84展示包含两层，但在其它实施例中电介质结构84可包含两个以上层；其中所述层中的至少一者为二氧化硅，且其中所述层中的至少一者为高k电介质。
电介质结构84包含类似于图5的电介质结构64的部分65及67的两个部分85及87。然而，与图5的电介质结构64相比，仅薄化电介质结构84的所述两个层中的一者。薄化少于电介质结构84的所有所述层提供可使得能够针对特定应用定制电介质结构84的泄漏性的参数。
二极管52包含多数掺杂为与浮动主体14相同的导电性类型(所示实施例中的p型)的第一二极管区域28及多数掺杂为与第一二极管区域相反的导电性类型(所示实施例中的n型)的第二二极管区域30。
存储器单元82在基底12内浮动主体14的与n型掺杂第二二极管区域30相对的侧上具有n型掺杂区域56，如上文关于图5所论述。沟道22在基底12内且在n型掺杂区域30与56之间延伸。
第一二极管区域28电连接到经配置以沿正向或反向方向加偏压于二极管52的电路58。在操作中，浮动主体14是通过使空穴流动到所述浮动主体上，或从所述浮动主体流动离开来编程，如上文关于图5的存储器单元所论述。
在许多应用中，将期望定制无电容器存储器单元的电荷保持特性。图8展示含有存储器单元92的半导体构造90，其图解说明用于定制无电容器存储器单元的电荷保持特性的实施例。在适当情况下，将使用与上文用于描述图4的构造类似的编号来描述图8的构造。
存储器单元92包括凹入到半导体基底12中的浮动主体14、邻近所述浮动主体的二极管52及将所述浮动主体与所述半导体基底及所述二极管分离的电介质结构54。所述存储器单元进一步包含位于所述浮动主体上方的感测栅极24及位于所述浮动主体与所述感测栅极之间的电介质结构26。二极管52包含多数掺杂为与浮动主体14相同的导电性类型(所示实施例中的p型)的第一二极管区域28及多数掺杂为与第一二极管区域相反的导电性类型(所示实施例中的n型)的第二二极管区域30。存储器单元92在基底12内且在浮动主体14的与n型掺杂的第二二极管区域30相对的侧上还具有n型掺杂的区域56；且沟道22在n型掺杂的区域30与56之间延伸。图8的电介质结构54包含上文参照图4所论述的第一及第二部分55及57。存储器单元92还包含用以编程所述存储器单元的电路58。
图8的存储器单元92与图4的存储器单元50之间的差异在于图8的浮动主体14在位于窄茎状区域91下方的宽球茎状区域93的所展示横截面中具有一形状。此形状可通过以下方式形成：首先在基底12中形成具有宽球茎状下部区域及窄茎状上部区域的开口，在此开口内沉积结构54的电介质材料，且接着沉积浮动主体14的材料以填充所述开口。具有宽球茎状下部区域及窄茎状上部区域的开口可利用类似于王(Wang)等人(美国专利公开案2006/0292787)中所描述的处理的处理，借助各向同性蚀刻与各向异性蚀刻的组合来形成。
浮动主体14的体积可通过定制所述浮动主体在其中形成的开口的大小及形状来定制，且此可定制所述浮动主体的保持特性(举例来说，由所述浮动主体保持的电荷量及/或电荷在所述浮动主体上的保持时间)。
尽管图8的特定浮动主体形状图解说明于具有具有前文参照图4所描述的类型的经修改区域的电介质结构54的存储器单元中，但在其它实施例中图8的浮动主体形状可结合本发明中所描述的其它配置中的任一者来加以利用；且举例来说可用于图1的存储器单元5、图5的存储器单元62、图6的存储器单元72及图7的存储器单元82中。
图1到图8的实施例描述其中二极管形成于与用于沟道区域相同的半导体材料中的存储器单元。在其它实施例中，所述二极管可形成于不同于用于所述沟道区域的半导体材料中，且此可提供对无电容器存储器单元的编程特性及/或保持特性的额外控制。
图9展示含有半导体单元102的半导体构造100，其图解说明用于使二极管形成于不同于无电容器存储器单元的沟道区域的半导体材料中的实施例。在适当情况下，将使用与上文用于描述图4的构造类似的编号来描述图9的构造。
存储器单元102包括凹入到半导体基底12中的浮动主体14、邻近所述浮动主体的二极管52及将所述浮动主体与半导体基底12及二极管52分离的电介质结构54。所述存储器单元进一步包含位于所述浮动主体上方的感测栅极24及位于所述浮动主体与所述感测栅极之间的电介质结构26。在图4的实施例中，仅电介质结构26在掺杂区域56上方延伸。相比之下，除电介质结构26在经掺杂区域56上方延伸以外，电介质结构54也展示在经掺杂区域56上方延伸。此图解说明在各种实施例中电介质结构26及54中的任一者或两者可在经掺杂区域56上方延伸。
二极管52包含多数掺杂为与浮动主体14相同的导电性类型(所示实施例中的p型)的第一二极管区域28及多数掺杂为与第一二极管区域相反的导电性类型(所示实施例中的n型)的第二二极管区域30。存储器单元102在基底12内且在浮动主体14的与n型掺杂的第二二极管区域30相对的侧上还具有n型掺杂的区域56；且沟道22在n型掺杂的区域30与56之间延伸。图9的电介质结构54包含上文参照图4所论述的第一及第二部分55及57。
图9的存储器单元102与图4的存储器单元50之间的差异在于在图9的实施例中半导体材料104形成于半导体基底12上方，且所述二极管形成于半导体材料104内而非半导体基底12内。在一些实施例中，基底12的半导体材料可称作第一半导体材料；半导体材料104可称作不同于第一半导体材料的第二半导体材料；且浮动主体14的半导体材料可称作可与第一及第二半导体材料中的一者相同或不同于第一及第二半导体材料中的两者的第三半导体材料。在一些实施例中，材料104可视为界定存储器单元102构造的二极管区段，且基底12的半导体材料可视为界定所述存储器单元的沟道区域区段。
对所述二极管使用第二半导体材料可使得能够定制所述二极管内的能带间隙特性以实现所要的性能参数。举例来说，在其中二极管形成于与存储器单元的沟道区域相同的半导体材料中的图1到图8的实施例中，所述二极管及所述沟道区域两者可形成于硅中。硅内的最大能带间隙为约1.1eV(电子伏特，在约300K下)，此限制可施加到二极管的编程电压。相比之下，如果二极管形成于碳化硅中，那么所述能带间隙增加到约2.8eV或更大(在约300K下)，此可扩展可利用的编程电压的有用范围。因此，在一些实施例中，图9的构造102将具有其中半导体材料基本上由硅组成或由其组成的基底12；且将具有基本上由硅与碳的混合物(举例来说，SixCy，其中x及y为大于零的数值)组成或由其组成的第二半导体材料104。此外，如果所述二极管形成于含有两种或两种以上元素(举例来说，硅及碳)的半导体材料中，那么所述能带间隙可通过调整所述元素的比(举例来说，通过调整存在于碳化硅中的碳量)来加以调谐。
在所示实施例中，“p”区域106提供于二极管52下方的材料104内作为所述二极管与基底12的“p-”背景掺杂的半导体材料之间的过渡区域。此将二极管52的底部处的pn结置于材料104内，而非基底12与材料104的界面处；此可避免原本可能出现的成问题的结泄漏。
图9的感测栅极24展示沿着浮动主体14的顶部及侧壁延伸。在其它实施例中，所述感测栅极可仅沿着顶部延伸，或仅沿着侧壁延伸。
尽管图解说明图9的实施例具有具有前文参照图4所描述的类型的经修改区域的电介质结构54，但在其它应用中，图9的实施例可结合本发明中所描述的其它配置中的任一者来加以利用；且举例来说可用于图1的存储器单元5、图5的存储器单元62、图6的存储器单元72、图7的存储器单元82及图8的存储器单元92中。
图1到图9的各种结构可利用任何合适的方法(现有的或尚待开发的)来制造。图10到图15图解说明用于形成图9的存储器单元的实例性方法。
参照图10，构造100展示处于在第二半导体材料104已形成于基底12的第一半导体材料上方之后的处理阶段。在一些实施例中，基底12的半导体材料可包含硅(举例来说，单晶硅)，基本上由其组成，或由其组成；且半导体材料104可包含硅与碳的混合物(且在一些实施例中可对应于碳化硅)，基本上由其组成，或由其组成。在此些实施例中，第二半导体材料可通过从第一半导体材料外延生长(其中碳掺杂在硅的外延生长期间或之后发生)而形成。举例来说，SixCy(其中x及y为大于零的数值)可借助利用至少约1000℃的温度的处理来外延生长。如果利用高温处理来形成材料104，那么可有利地早在过程流中进行此高温处理。特定来说，最终集成电路设计的一些材料及结构可不利地受所述高温处理影响，且因此在形成此些材料及结构之前进行所述高温处理是有利的。
参照图11，图案化材料104以在基底12上方形成底座105。此图案化可包含(例如)在材料104的蚀刻期间利用光刻图案化掩模来界定底座105的位置，随后移除所述掩模以留下图11的构造。
参照图12，向邻近底座105的衬底12中蚀刻开口110。形成所述开口可包含(例如)在向基底12中蚀刻期间利用光刻图案化掩模来界定开口110的位置，随后移除所述掩模以留下图12的构造。
参照图13，在开口110内形成电介质结构54，在底座105内形成经掺杂区域106、30及28，且在基底12内形成经掺杂区域56。所述经掺杂区域可利用各种光刻图案化掩模以界定所述经掺杂区域的位置来形成，且所述掩模可在形成所述经掺杂区域之后移除。结构54的电介质材料可首先经形成以跨越区域28及56延伸，且接着可通过以下方式来图案化以仅在开口110内延伸：利用光刻图案化掩模来界定电介质结构54的所要位置同时借助蚀刻来移除多余电介质材料。所述掩模可在此蚀刻之后移除。
电介质结构54展示包含未经修改部分55及经修改部分57。部分57的修改可在结构54的电介质材料的沉积期间通过使部分57形成具有不同于部分55的组合物来发生；或在沉积结构54的电介质材料之后且同时使用掩模来保护不将修改的电介质材料的部分来发生。如果所述修改在结构54的电介质材料的沉积之后发生，那么所述修改可包含植入掺杂剂及/或碰撞离子化以形成损坏区域。
参照图14，在开口110内形成浮动主体14，且随后在所述浮动主体上方形成电介质结构26。所述浮动主体可通过沉积适当材料，随后在使用掩模来保护开口110内的材料的同时蚀刻多余材料，随后移除所述掩模而形成。
参照图15，在电介质结构26上方形成并图案化感测栅极24，且对电路58进行电连接。
本文中所描述的实施例可提供优于现有技术无电容器存储器单元的众多优点。本文中所描述的实施例中的一些实施例可增强无电容器存储器单元的保持时间。本文中所描述的实施例中的一些实施例可增加小特征的位密度(举例来说，非平面几何形状可导致较高位密度)，同时提供比借助现有技术无电容器存储器单元可获得的更好静电控制，且同时提供比借助现有技术无电容器存储器单元可获得的更高感测容差。此外，一些实施例可增强相对于现有技术无电容器存储器单元的读取及/或写入效率。一些实施例可提供超过现有技术中可获得的那些设计容差的额外设计容差(举例来说，改变图8中所示的浮动主体的形状可允许调整所述浮动主体的体积，且因此浮动主体效应的量)。一些实施例提供相对于现有技术碰撞离子化技术得到改善的编程方法，且一些实施例减少与带-带穿隧相关联的现有技术问题。
上文所论述的存储器单元可用于所述单元适当地适合于其的任何电子系统中，例如(举例来说)计算机、汽车、飞机、钟表、蜂窝式电话等等。

Claims (35)

1.一种存储器单元，其包含：
浮动主体，其含有经掺杂半导体材料；及
选通二极管；所述选通二极管具有掺杂为与所述浮动主体相同的导电性类型的区段；所述选通二极管的所述区段电连接到所述浮动主体。
2.根据权利要求1所述的存储器单元，其中所述浮动主体的所述半导体材料包含硅。
3.根据权利要求1所述的存储器单元，其中所述浮动主体的所述半导体材料包含锗。
4.根据权利要求1所述的存储器单元，其中所述浮动主体及所述选通二极管由半导体基底支撑且彼此横向间隔开；且所述存储器单元进一步包含在所述浮动主体与所述选通二极管之间的空间中延伸到所述基底中的隔离区域。
5.根据权利要求1所述的存储器单元，其中所述浮动主体至少部分地凹入于所述半导体基底内。
6.一种存储器单元，其包含：
浮动主体，其由半导体衬底支撑；所述浮动主体含有经掺杂半导体材料；
隔离区域，其延伸到所述衬底中；
选通二极管，其位于所述隔离区域的与所述浮动主体相对的侧上；所述选通二极管具有掺杂为与所述浮动主体相同的导电性类型的区段；所述选通二极管的所述区段电连接到所述浮动主体；及
感测电路，其邻近所述浮动主体且经配置以检测所述浮动主体的电荷状态。
7.根据权利要求6所述的存储器单元，其中所述选通二极管的所述区段为第一二极管区段，且所述存储器单元进一步包含直接邻近所述第一二极管区段的第二二极管区段，所述第二二极管区段被掺杂为与所述第一二极管区段的导电性类型相反的导电性类型。
8.根据权利要求7所述的存储器单元，其中所述第一二极管区段的所述导电性类型为p型，且其中所述第二二极管区段的所述导电性类型为n型。
9.根据权利要求7所述的存储器单元，其中所述第一二极管区段的所述导电性类型为n型，且其中所述第二二极管区段的所述导电性类型为p型。
10.根据权利要求6所述的存储器单元，其中所述感测电路包含位于所述浮动主体上方的存取线及位于所述衬底内所述浮动主体的相对侧上的一对源极/漏极区域，所述源极/漏极区域经由位于所述衬底内所述浮动主体正下方的沟道区域彼此连接。
11.根据权利要求10所述的存储器单元，其中所述浮动主体具有上表面，且具有从所述上表面向下延伸的侧壁；且其中所述存取线跨越所述上表面且至少部分地沿着所述侧壁延伸。
12.一种存储器单元，其包含：
浮动主体，其位于第一半导体材料上方，所述浮动主体包含掺杂为第一导电性类型的第二半导体材料；
沟道区域，其位于所述第一半导体材料内且接近所述浮动主体；
二极管，其位于所述第一半导体材料内且邻近所述沟道区域；所述二极管具有掺杂为所述第一导电性类型的第一区域，且具有掺杂为与所述第一导电性类型相反的第二导电性类型的第二区域；及
电介质结构；所述电介质结构具有位于所述浮动主体与所述沟道区域之间的第一部分，且具有位于所述浮动主体与所述二极管的所述第一区域之间的第二部分；所述电介质结构的所述第二部分比所述电介质结构的所述第一部分更能泄漏电荷载子。
13.根据权利要求12所述的存储器单元，其中所述浮动主体凹入到所述第一半导体材料中。
14.根据权利要求12所述的存储器单元，其中所述浮动主体凹入到所述第一半导体材料中；且其中所述凹入的浮动主体沿着至少一个横截面具有下伏于窄茎状区域下面的宽球茎状区域的形状。
15.根据权利要求12所述的存储器单元，其中所述电介质结构包含至少一个二氧化硅层及至少一个高k电介质材料层。
16.根据权利要求12所述的存储器单元，其中所述电介质结构的所述第二部分比所述第一部分薄。
17.根据权利要求12所述的存储器单元，其中所述电介质结构的所述第二部分在组成上不同于所述第一部分。
18.根据权利要求12所述的存储器单元，其中所述电介质结构的所述第二部分具有在其中形成的损坏区域而所述第一部分不具有。
19.根据权利要求12所述的存储器单元，其进一步包含邻近所述浮动主体且经配置以检测所述浮动主体的电荷状态的感测电路；其中所述感测电路包含位于所述浮动主体上方的存取线及位于所述第一半导体材料内的一对源极/漏极区域；所述源极/漏极区域位于所述沟道区域的彼此相对的侧上；所述源极/漏极区域中的一者为所述二极管的所述第二区域。
20.一种存储器单元，其包含：
半导体基底，其包含一对不同半导体材料，所述基底的所述半导体材料中的一者为沟道区域区段且另一者为二极管区段；
浮动主体，其位于所述半导体基底上方，所述浮动主体包含掺杂为第一导电性类型的第三半导体材料；
沟道区域，其位于所述基底的所述沟道区域区段内且接近所述浮动主体；
二极管，其位于所述基底的所述二极管区段内且邻近所述沟道区域；所述二极管具有掺杂为所述第一导电性类型的第一区域，且具有掺杂为与所述第一导电性类型相反的第二导电性类型的第二区域；及
电介质结构，其具有位于所述浮动主体与所述沟道区域之间的第一部分，且具有位于所述浮动主体与所述二极管的所述第一区域之间的第二部分。
21.根据权利要求20所述的存储器单元，其中所述二极管区段的所述半导体材料包含SixCy，其中x及y为大于零的数值。
22.根据权利要求20所述的存储器单元，其中所述沟道区域区段的所述半导体材料由硅组成；且其中所述二极管区段的所述半导体材料由硅及碳组成。
23.根据权利要求20所述的存储器单元，其中所述电介质结构包含至少一个二氧化硅层及至少一个高k电介质材料层。
24.根据权利要求20所述的存储器单元，其中所述电介质结构的所述第二部分比所述第一部分薄。
25.根据权利要求20所述的存储器单元，其中所述电介质结构的所述第二部分在组成上不同于所述第一部分。
26.根据权利要求20所述的存储器单元，其中所述电介质结构的所述第二部分具有在其中形成的损坏区域而所述第一部分不具有。
27.根据权利要求20所述的存储器单元，其进一步包含邻近所述浮动主体且经配置以检测所述浮动主体的电荷状态的感测电路；其中所述感测电路包含位于所述浮动主体上方的存取线及位于所述半导体基底内的一对源极/漏极区域；所述源极/漏极区域位于所述沟道区域的彼此相对的侧上；所述源极/漏极区域中的一者为所述二极管的所述第二区域。
28.一种存储器单元，其包含：
半导体基底；
浮动主体，其凹入到所述半导体基底中；所述浮动主体为掺杂为第一导电性类型的半导体材料；
电介质结构，其位于所述浮动主体与所述基底之间；所述电介质结构包含两个或两个以上不同层；所述不同层中的至少一者为高k电介质材料；
沟道区域，其位于所述半导体基底内且接近所述浮动主体；
二极管，其位于所述半导体基底内且邻近所述沟道区域；所述二极管具有掺杂为所述第一导电性类型的第一区域，且具有掺杂为与所述第一导电性类型相反的第二导电性类型的第二区域；
其中所述电介质结构具有位于所述浮动主体与所述沟道区域之间的第一部分，且具有位于所述浮动主体与所述二极管的所述第一区域之间的第二部分；且
其中所述电介质结构的所述第二部分比所述电介质结构的所述第一部分更能泄漏电荷载子。
29.根据权利要求28所述的存储器单元，其中所述电介质结构包含一个高k电介质材料层及一个二氧化硅层。
30.根据权利要求29所述的存储器单元，其中所述二氧化硅层位于所述高k电介质材料层与所述半导体基底之间。
31.一种存储器单元，其包含：
半导体基底；
浮动主体，其凹入到所述半导体基底中；所述凹入的浮动主体沿着至少一个横截面包含下伏于窄茎状区域下面的宽球茎状区域的形状；所述浮动主体为掺杂为第一导电性类型的半导体材料；
沟道区域，其位于所述半导体基底内且接近所述浮动主体；
二极管，其位于所述半导体基底内且邻近所述沟道区域；所述二极管具有掺杂为所述第一导电性类型的第一区域，且具有掺杂为与所述第一导电性类型相反的第二导电性类型的第二区域；及
电介质结构；所述电介质结构具有位于所述浮动主体与所述沟道区域之间的第一部分，且具有位于所述浮动主体与所述二极管的所述第一区域之间的第二部分。
32.根据权利要求31所述的存储器单元，其中所述电介质结构的所述第二部分比栅极电介质的第一部分更能泄漏电荷载子。
33.一种形成存储器单元的方法，其包含：
在第一半导体材料上方形成第二半导体材料；
将所述第二半导体材料图案化成多个间隔开的底座，且形成延伸到所述第一半导体材料中邻近所述底座的凹部；
用一种或一种以上电介质材料来给所述凹部及所述底座的侧壁加衬；
在所述经加衬凹部内且沿着所述底座的所述经加衬侧壁形成第三半导体材料；所述第三半导体材料被掺杂为第一导电性类型且形成浮动主体；
向所述底座中植入掺杂剂以在所述底座内形成二极管；所述二极管具有掺杂为所述第一导电性类型的第一区域，且具有掺杂为与所述第一导电性类型相反的第二导电性类型的第二区域；及
在所述第一半导体材料内所述浮动主体的与所述二极管的所述第二区域相对的侧上形成导电掺杂的节点；个别存储器单元包含沿着浮动主体且在所述节点中的一者与所述二极管第二区域中的一者之间延伸的沟道区域。
34.根据权利要求33所述的方法，其中个别存储器单元的所述电介质材料衬里具有位于浮动主体与沟道区域之间的第一部分，且具有位于所述浮动主体与二极管第一区域之间的第二部分；且其中所述电介质材料衬里的所述第二部分比所述电介质材料衬里的所述第一部分更能泄漏电荷载子。
35.一种形成存储器单元的方法，其包含：
在硅上方外延生长SixCy，其中x及y为大于零的数值；以至少约1000℃的温度进行所述SixCy的所述外延生长；
将所述SixCy图案化成多个间隔开的底座，且形成延伸到所述硅中邻近所述底座的凹部；
用一种或一种以上电介质材料来给所述凹部及所述底座的侧壁加衬；
在所述经加衬凹部内形成浮动主体材料，所述浮动主体材料被掺杂为第一导电性类型；
向所述底座中植入掺杂剂以在所述底座内形成二极管；所述二极管具有掺杂为所述第一导电性类型的第一区域，且具有掺杂为与所述第一导电性类型相反的第二导电性类型的第二区域；及
在所述第一半导体材料内所述浮动主体的与所述二极管的所述第二区域相对的侧上形成导电掺杂的节点；个别存储器单元包含沿着浮动主体且在所述节点中的一者与所述二极管第二区域中的一者之间延伸的沟道区域。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110993604A (zh) * 2018-10-03 2020-04-10 美光科技公司 形成集成式组合件的方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8138541B2 (en) 2009-07-02 2012-03-20 Micron Technology, Inc. Memory cells
CN103247626A (zh) * 2013-05-02 2013-08-14 复旦大学 一种半浮栅器件及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1372699A (zh) * 1999-07-06 2002-10-02 因芬尼昂技术股份公司 存储单元装置
US20080169500A1 (en) * 2007-01-16 2008-07-17 Atmel Corporation Low voltage non-volatile memory cell with shared injector for floating gate
US20080205133A1 (en) * 2007-02-26 2008-08-28 Micron Technology, Inc. Capacitor-less volatile memory cell, device, system and method of making same

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5241496A (en) * 1991-08-19 1993-08-31 Micron Technology, Inc. Array of read-only memory cells, eacch of which has a one-time, voltage-programmable antifuse element constructed within a trench shared by a pair of cells
JP2002026154A (ja) * 2000-07-11 2002-01-25 Sanyo Electric Co Ltd 半導体メモリおよび半導体装置
EP2988331B1 (en) * 2000-08-14 2019-01-09 SanDisk Technologies LLC Semiconductor memory device
US6528422B1 (en) 2001-03-16 2003-03-04 Taiwan Semiconductor Manufacturing Company Method to modify 0.25μm 1T-RAM by extra resist protect oxide (RPO) blocking
JP2003031693A (ja) * 2001-07-19 2003-01-31 Toshiba Corp 半導体メモリ装置
US6620679B1 (en) 2002-08-20 2003-09-16 Taiwan Semiconductor Manufacturing Company Method to integrate high performance 1T ram in a CMOS process using asymmetric structure
DE10240436C1 (de) * 2002-09-02 2003-12-18 Infineon Technologies Ag Bitleitungsstruktur sowie Verfahren zu deren Herstellung
US8445946B2 (en) * 2003-12-11 2013-05-21 International Business Machines Corporation Gated diode memory cells
US20050269614A1 (en) 2004-06-08 2005-12-08 Chung-Cheng Tsou Non-junction-leakage 1T-RAM cell
US7106620B2 (en) * 2004-12-30 2006-09-12 International Business Machines Corporation Memory cell having improved read stability
US7935602B2 (en) 2005-06-28 2011-05-03 Micron Technology, Inc. Semiconductor processing methods
US7655973B2 (en) * 2005-10-31 2010-02-02 Micron Technology, Inc. Recessed channel negative differential resistance-based memory cell
KR100770450B1 (ko) 2005-12-30 2007-10-26 매그나칩 반도체 유한회사 반도체 메모리 소자의 제조방법
EP1835530A3 (en) * 2006-03-17 2009-01-28 Samsung Electronics Co., Ltd. Non-volatile memory device and method of manufacturing the same
US7537994B2 (en) 2006-08-28 2009-05-26 Micron Technology, Inc. Methods of forming semiconductor devices, assemblies and constructions
US7851859B2 (en) 2006-11-01 2010-12-14 Samsung Electronics Co., Ltd. Single transistor memory device having source and drain insulating regions and method of fabricating the same
KR101324196B1 (ko) 2007-06-05 2013-11-06 삼성전자주식회사 커패시터리스 디램 및 그의 제조방법
US20090072279A1 (en) 2007-08-29 2009-03-19 Ecole Polytechnique Federale De Lausanne (Epfl) Capacitor-less memory and abrupt switch based on hysteresis characteristics in punch-through impact ionization mos transistor (PI-MOS)
KR101357304B1 (ko) 2007-09-11 2014-01-28 삼성전자주식회사 커패시터리스 디램 및 그의 제조 및 동작방법
US20090108351A1 (en) 2007-10-26 2009-04-30 International Business Machines Corporation Finfet memory device with dual separate gates and method of operation
CN101494222B (zh) * 2008-01-23 2010-08-25 苏州东微半导体有限公司 半导体存储器器件、半导体存储器阵列及写入方法
US7750392B2 (en) * 2008-03-03 2010-07-06 Aptina Imaging Corporation Embedded cache memory in image sensors
US8618600B2 (en) * 2008-06-09 2013-12-31 Qimonda Ag Integrated circuit including a buried wiring line
WO2010037405A1 (en) 2008-09-30 2010-04-08 Telecom Italia S.P.A. A method of transmitting digital signals, corresponding transmission system, signal and computer program product therefor
US8750037B2 (en) * 2009-06-16 2014-06-10 Globalfoundries Singapore Pte. Ltd. Non-volatile memory utilizing impact ionization and tunnelling and method of manufacturing thereof
US8138541B2 (en) 2009-07-02 2012-03-20 Micron Technology, Inc. Memory cells

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1372699A (zh) * 1999-07-06 2002-10-02 因芬尼昂技术股份公司 存储单元装置
US20080169500A1 (en) * 2007-01-16 2008-07-17 Atmel Corporation Low voltage non-volatile memory cell with shared injector for floating gate
US20080205133A1 (en) * 2007-02-26 2008-08-28 Micron Technology, Inc. Capacitor-less volatile memory cell, device, system and method of making same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110993604A (zh) * 2018-10-03 2020-04-10 美光科技公司 形成集成式组合件的方法

Also Published As

Publication number Publication date
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