KR101357304B1 - 커패시터리스 디램 및 그의 제조 및 동작방법 - Google Patents

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Abstract

커패시터리스 디램 및 그의 제조방법 및 동작방법이 개시되어 있다. 개시된 커패시터리스 디램은, 기판 상면과 이격 배치된 것으로서 소오스영역과 드레인영역 및 채널영역을 포함하는 반도체층, 상기 채널영역 상에 구비된 전하저장층, 및 상기 기판 상에 상기 채널영역 및 상기 전하저장층과 접하도록 형성된 게이트를 포함하고, 상기 게이트는 상기 채널영역의 마주하는 양측면과, 상기 전하저장층의 마주하는 양측면 및 상면을 덮는 것는 것을 특징으로 한다.

Description

커패시터리스 디램 및 그의 제조 및 동작방법{Capacitorless DRAM and methods of manufacturing and operating the same}
본 발명은 반도체 소자 및 그 제조 및 동작방법에 관한 것으로, 보다 상세하게는 커패시터가 없는 디램 및 그 제조 및 동작방법에 관한 것이다.
일반적인 디램(dynamic random access memory : DRAM)(이하, 기존의 디램)의 메모리 셀(cell)은 하나의 트랜지스터 및 하나의 커패시터를 구비하는 1T/1C 구조이다. 트랜지스터 및 커패시터를 모두 포함하는 기존의 디램의 셀 면적을 줄이는 것은 매우 어렵다.
이러한 스케일 다운(scale down) 문제를 고려하여, 커패시터 없이 트랜지스터만으로 데이터를 저장할 수 있는 디램, 이른바, 커패시터리스 1T 디램(capacitorless 1T DRAM)이 제안되었다. 제안된 커패시터리스 1T 디램(이하, 종래의 커패시터리스 디램)은 전기적으로 플로팅(floating)된 채널을 갖는다.
도 1은 종래의 커패시터리스 디램을 보여준다.
도 1을 참조하면, SOI(Silicon On Insulator) 기판(100) 상에 게이트(110)가 형성되어 있다. 기판(100)은 제1 실리콘층(10), 산화물층(20) 및 제2 실리콘층(30)이 차례로 적층된 구조이고, 게이트(110)는 게이트 절연층(40)과 게이트 도전층(50)이 차례로 적층된 구조이다. 게이트(110) 양측의 제2 실리콘층(30) 내에 소오스(30a) 및 드레인(30b)이 형성되어 있다. 소오스(30a) 및 드레인(30b)은 n형 불순물이 고농도로 도핑된 실리콘층이다. 소오스(30a) 및 드레인(30b) 사이에 제1 실리콘층(10)과 전기적으로 격리된 플로팅 채널 바디(30c)가 존재한다. 플로팅 채널 바디(30c)는 p형 실리콘층으로서, 데이터 저장소이다. 플로팅 채널 바디(30c)에 초과 정공(excess holes)이 축적된 상태(이하, 제1 상태)와 그렇지 않은 상태(이하, 제2 상태)에서 플로팅 채널 바디(30c)는 서로 다른 전기 저항을 나타내기 때문에, 상기 제1 및 제2 상태는 각각 데이터 '1' 및 '0'에 대응될 수 있다.
그런데 종래의 커패시터리스 디램에서는 플로팅 채널 바디(30c)의 데이터 보유(retention) 특성이 좋지 않다. 보다 구체적으로 설명하면, 종래의 커패시터리스 디램에서 플로팅 채널 바디(30c)의 넓은 영역이 소오스(30a) 및 드레인(30b)과 접해 있기 때문에 그들의 접합영역(junction)에서 많은 양의 전하가 누설될 수 있다. 따라서, 플로팅 채널 바디(30c)에서의 데이터 저장 시간이 짧아질 수 있다.
또한 종래의 커패시터리스 디램은 고가의 SOI 기판(100)에 형성하기 때문에, 제조 비용이 높은 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래 기술의 문제점을 개선하기 위한 것으로서, 데이터 보유 특성을 개선할 수 있고, 제조 비용을 낮출 수 있는 커패시터리스 디램을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 커패시터리스 디램의 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 상기 커패시터리스 디램의 동작방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 기판 상면과 이격 배치된 것으로, 소오스영역과 드레인영역 및 채널영역을 포함하는 반도체층; 상기 채널영역 상에 구비된 전하저장층; 및 상기 기판 상에 상기 채널영역 및 상기 전하저장층과 접하도록 형성된 게이트를 포함하고, 상기 게이트는 상기 채널영역의 마주하는 양측면과, 상기 전하저장층의 마주하는 양측면 및 상면을 덮는 것을 특징으로 하는 커패시터리스 디램을 제공한다.
상기 채널영역은 상기 소오스영역 및 상기 드레인영역보다 돌출될 수 있고, 상기 전하저장층은 상기 소오스영역 및 상기 드레인영역과 이격될 수 있다.
삭제
상기 전하저장층의 가전대(valence band)는 상기 채널영역의 가전대보다 높 을 수 있다.
상기 채널영역은 진성 반도체영역 또는 p- 반도체영역일 수 있다.
상기 전하저장층은 p형 반도체층일 수 있다.
상기 기판은 Si 기판일 수 있다.
상기 반도체층은 Si층일 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 기판 상에 순차로 적층된 희생층, 반도체층 및 전하저장층을 포함하는 적층패턴을 형성하는 단계; 상기 기판 상에 상기 적층패턴을 덮는 게이트 물질층을 형성하는 단계; 상기 게이트 물질층을 패터닝하여 상기 적층패턴의 양단을 노출시키는 단계; 상기 적층패턴의 상기 양단에서 상기 전하저장층 및 일부 두께의 상기 반도체층을 제거하는 단계; 상기 반도체층의 상기 일부 두께가 제거된 부분에 각각 소오스영역 및 드레인영역을 형성하는 단계; 및 상기 희생층을 제거하는 단계;를 포함하는 것을 특징으로 하는 커패시터리스 디램의 제조방법을 제공한다.
상기 적층패턴을 형성하는 단계는, 상부에 상기 희생층을 구비한 상기 기판을 마련하는 단계; 상기 희생층 상에 상기 반도체층을 형성하는 단계; 상기 반도체층의 상층부를 상기 전하저장층으로 변화시키는 단계; 및 상기 전하저장층, 상기 반도체층 및 상기 희생층을 패터닝하는 단계;를 포함할 수 있다.
상기 적층패턴을 형성하는 단계는, 상부에 상기 희생층을 구비한 상기 기판을 마련하는 단계; 상기 희생층 상에 상기 반도체층을 형성하는 단계; 상기 반도체층 상에 상기 전하저장층을 형성하는 단계; 및 상기 전하저장층, 상기 반도체층 및 상기 희생층을 패터닝하는 단계;를 포함할 수 있다.
상기 기판은 Si 기판일 수 있다.
상기 희생층은 SiGe층일 수 있다.
상기 희생층은 상기 기판 상에 에피택셜 성장 법으로 형성할 수 있다.
상기 희생층은 상기 기판의 상층부에 Ge 이온을 주입한 후, 상기 Ge 이온이 주입된 상층부를 어닐링하여 형성할 수 있다.
상기 반도체층은 Si층으로 형성할 수 있다.
상기 전하저장층은 상기 반도체층의 상기 상층부에 p형 불순물을 이온주입하여 형성할 수 있다.
상기 소오스영역 및 상기 드레인영역 사이에 존재하는 채널영역은 상기 소오스영역 및 상기 드레인영역보다 돌출될 수 있고, 상기 전하저장층은 상기 소오스영역 및 상기 드레인영역과 이격될 수 있다.
상기 전하저장층의 가전대(valence band)는 상기 소오스영역과 상기 드레인영역 사이에 존재하는 채널영역의 가전대보다 높을 수 있다.
상기 채널영역은 진성 반도체영역 또는 p- 반도체영역일 수 있다.
상기 전하저장층은 p형 반도체층일 수 있다.
상기 또 다른 기술적 과제를 달성하기 위하여, 본 발명은 기판 상면과 이격 배치된 것으로, 소오스영역과 드레인영역 및 채널영역을 포함하는 반도체층, 상기 채널영역 상에 구비된 전하저장층 및 상기 기판 상에 상기 채널영역 및 상기 전하저장층과 접하도록 형성된 게이트를 포함하고, 상기 게이트는 상기 채널영역의 마주하는 양측면과, 상기 전하저장층의 마주하는 양측면 및 상면을 덮는 커패시터리스 디램의 동작방법에 있어서, 상기 소오스영역, 상기 드레인영역 및 상기 게이트 각각에 전압을 인가하는 것을 특징으로 하는 캐패시터리스 디램의 동작방법을 제공한다.
상기 전압은 데이터 쓰기 전압, 데이터 읽기 전압 및 데이터 소거 전압 중 하나일 수 있다.
본 발명의 커패시터리스 디램에서는 소오스영역 및 드레인영역과 이격된 전하저장층에 데이터를 저장하기 때문에, 데이터 보유 특성을 개선할 수 있다. 특히, 본 발명을 이용하면, 전하저장층의 높이를 높여주는 방법으로 커패시터리스 디램의 데이터 보유 시간을 용이하게 증가시킬 수 있다.
또한 본 발명의 커패시터리스 디램은 Si 기판에 형성할 수 있기 때문에, SOI 기판에 형성하는 종래의 커패시터리스 디램보다 제조 비용이 저렴하다.
부가해서, 본 발명의 커패시터리스 디램에서는 게이트가 채널영역의 양측면과 전하저장층의 양측면 및 상면 상에 구비되기 때문에, 게이트의 제어력이 우수하다.
이하, 본 발명의 바람직한 실시예에 따른 커패시터리스 디램 및 그 제조 및 동작방법을 첨부된 도면들을 참조하여 상세히 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소들을 나타낸다.
도 2는 본 발명의 실시예에 따른 커패시터리스 디램의 사시도이고, 도 3은 도 2의 I-I'선에 따른 단면도이고, 도 4는 도 2의 Ⅱ-Ⅱ'선에 따른 단면도이다.
도 2 내지 도 4를 참조하면, 기판(300) 상부에 기판(300)의 상면에서 소정 간격 이격된 반도체층(310)이 존재한다. 기판(300)은 단결정 Si 기판일 수 있고, 반도체층(310)은 에피택셜(epitaxial) Si층일 수 있다. 반도체층(310)에 소오스영역(S1), 드레인영역(D1) 및 채널영역(C1)이 구비된다. 소오스영역(S1) 및 드레인영역(D1)은 서로 이격된 n+ 영역일 수 있다. 소오스영역(S1)와 드레인영역(D1) 사이에 채널영역(C1)이 존재한다. 채널영역(C1)은 p- 영역 또는 진성 반도체영역(intrinsic semiconductor region)일 수 있다. 채널영역(C1)은 소오스영역(S1) 및 드레인영역(D1)보다 Z축 방향으로 다소 돌출돼 있는 것이 바람직하다. 예컨대, 채널영역(C1)과 소오스영역(S1)와의 높이 차이는 20nm 정도일 수 있다.
채널영역(C1) 상에 전하저장층(charge reserving layer)(H1)이 구비되어 있다. 채널영역(C1)이 소오스영역(S1) 및 드레인영역(D1)보다 돌출됨에 따라, 전하저장층(H1)은 소오스영역(S1) 및 드레인영역(D1)으로부터 이격될 수 있다. 전하저장층(H1)의 가전대(valence band)는 채널영역(C1)의 가전대보다 높은 것이 바람직하다. 예컨대, 전하저장층(H1)은 채널영역(C1)보다 도핑 농도가 높은 p형 반도체층, 바람직하게는, p+ 반도체층일 수 있다. 이렇게 전하저장층(H1)의 가전대가 채널영역(C1)의 가전대보다 높기 때문에, 전하저장층(H1) 내에 정공(hole)들이 용이하게 축적될 수 있다. 전하저장층(H1)의 높이를 높여 전하저장층(H1)의 부피를 증가시키면, 전하저장층(H1)의 저장 용량은 증가되고, 전하저장층(H1)에서의 데이터 보유 시간이 길어질 수 있다. 또한 전하저장층(H1)은 소오스영역(S1) 및 드레인영역(D1) 과 이격되어 있기 때문에, 접합 누설 전류에 기인한 데이터 보유 특성의 열화가 방지될 수 있다. 그러므로 본 발명을 이용하면, 커패시터리스 디램의 데이터 보유 특성을 개선할 수 있다.
기판(300) 상에 채널영역(C1) 및 전하저장층(H1)과 접하는 게이트(400)가 존재한다. 게이트(400)는 차례로 적층된 게이트 절연층(45) 및 게이트 도전층(55)을 포함한다. 게이트(400)는 채널영역(C1)의 마주하는 양측면과, 전하저장층(H1)의 마주하는 양측면 및 상면을 덮을 수 있다. 여기서, 채널영역(C1) 및 전하저장층(H1) 각각의 상기 양측면은 YZ 평면과 평행한 면들이다. 이와 같이, 본 발명의 실시예에 따른 커패시터리스 디램에서는 게이트(400)가 채널영역(C1)의 양측면과 전하저장층(H1)의 양측면 및 상면 상에 구비되기 때문에, 게이트(400)는 우수한 제어력을 갖는다. 게이트(400)의 형태는 도시된 것으로 한정되지 않는다. 즉, 게이트(400)가 채널영역(C1) 및 전하저장층(H1) 각각의 적어도 일부와 접한다는 조건을 만족하는 한, 게이트(400)의 형태는 다양하게 변경될 수 있다.
도 2 내지 도 4에 도시하지는 않았지만, 기판(300) 상에 반도체층(310) 및 게이트(400)를 덮는 층간절연층이 구비될 수 있다. 그리고 기판(300)과 반도체층(310) 사이의 빈공간의 적어도 일부는 상기 층간절연층으로 채워질 수 있다. 상기 빈공간의 일부가 어떤 물질로 충진되지 않거나, 상기 빈공간이 전혀 충진되지 않는다 하더라도, 반도체층(310)은 게이트(400) 및 전하저장층(H1)에 접합되어 있고, 또한 상기 층간절연층이 반도체층(310)을 지지해주기 때문에, 본 발명의 커패시터리스 디램은 구조적으로 안정할 수 있다.
이와 같은 구조를 갖는 본 발명의 실시예에 따른 커패시터리스 디램을 이용한 데이터의 기록 또는 소거는 전하저장층(H1)에 초과 정공을 축적하거나, 전하저장층(H1)에 축적된 초과 정공을 제거함으로써 이루어진다. 전하저장층(H1)에 상기 초과 정공을 축적하는 과정은 제1 및 제2 메카니즘으로 나눌 수 있다. 상기 제1 메카니즘은 전자의 충돌(impact)에 의한 전자-정공 쌍(pair)들의 생성이고, 상기 제2 메카니즘은 전자의 터널링에 의한 정공의 생성이다. 전하저장층(H1)에 상기 초과 정공이 축적된 상태는 데이터 '1'이 기록된 상태로 볼 수 있다.
전하저장층(H1)으로부터 상기 초과 정공이 제거된 상태, 혹은, 전하저장층(H1)에 전자가 과다하게 존재할 때, 데이터 '0'이 기록된 것으로 볼 수 있다. 전하저장층(H1)에 기록된 데이터에 따라 채널영역(C1)의 전기 저항은 다르다. 따라서, 채널영역(C1)의 전기 저항을 측정함으로써 전하저장층(H1)에 기록된 데이터를 읽을 수 있다.
도 5는 본 발명에 따른 커패시터리스 디램의 전류(I)-전압(V) 특성을 보여주는 그래프이다.
도 5의 결과는 도 2의 커패시터리스 디램에 대한 시뮬레이션(simulation)을 통해서 얻어진 것이다. 상기 시뮬레이션에서 채널영역(C1)의 Y축 방향에 따른 두께 및 높이는 각각 63nm 및 40nm로 하였고, 전하저장층(H1)의 Z축 방향에 따른 두께는 60nm로 하였다. 도 5에서 가로축은 게이트(400)에 인가되는 전압(이하, 게이트 전압)(Vg)이고, 세로축은 드레인 전류(Id)이다.
도 5에서 제1 곡선(G1)은 전하저장층(H1)에 초과 정공이 축적된 상태, 즉 데 이터 '1'이 기록되었을 때(이하, '1' 상태)의 전류-전압 특성을 보여주고, 제2 곡선(G2)은 전하저장층(H1)으로부터 초과 정공이 제거된 상태, 즉 데이터 '0'이 기록되었을 때(이하, '0' 상태)의 결과를 보여준다.
전하저장층(H1)을 상기 '1' 상태로 만들기 위해, 게이트 전압(Vg), 드레인영역(D1)에 인가되는 전압(이하, 드레인 전압)(Vd) 및 소오스영역(S1)에 인가되는 전압(이하, 소오스 전압)(Vs)으로 각각 -2.5V, 1.0V 및 0V를 인가할 수 있다. 이러한 쓰기 동작시 이용되는 메카니즘은 전술한 제2 메카니즘을 따른다. 전술한 제1 메카니즘을 이용하여 전하저장층(H1)을 상기 '1' 상태로 만들기 위해서는, 게이트 전압(Vg), 드레인 전압(Vd) 및 소오스 전압(Vs)으로 각각 1.0V, 3.0V 및 0V를 인가할 수 있다. 그리고 전하저장층(H1)을 상기 '0' 상태로 만들기 위해, 게이트 전압(Vg), 드레인 전압(Vd) 및 소오스 전압(Vs)으로 각각 1.0V, -1.0V 및 0V를 인가할 수 있다. 전하저장층(H1)을 상기 '0' 상태로 만드는 원리는 전하저장층(H1)의 가전대를 강제로 낮춰 전하저장층(H1)에 축적된 정공들이 제거하는 것이다.
도 5에 나타난 바와 같이, 게이트 전압(Vg)을 OV에서 1V까지 증가시키면서 드레인 전류(Id)의 변화를 측정하였다. 도 5를 참조하면, 게이트 전압(Vg)이 0.25V 이상으로 증가함에 따라, 상기 '1' 상태의 드레인 전류(Id)와 상기 '0' 상태의 드레인 전류(Id) 간 차이가 점차 커지는 것을 알 수 있다. 또한, 게이트 전압(Vg)이 0.8V 정도일 때, 상기 '1' 상태의 드레인 전류(Id)와 상기 '0' 상태의 드레인 전류(Id) 간 차이가 6.5㎂ 정도로서, 읽기(read) 동작을 위한 높은 센싱 마진(sensing margin)이 확보됨을 알 수 있다. 상기 읽기 동작시에 드레인 전압(Vd) 은 0.2V 정도로 둘 수 있다.
표 1은 전하저장층(H1)을 상기 '1' 상태 및 '0' 상태로 만들기 위한 게이트 전압(Vg), 드레인 전압(Vd) 및 소오스 전압(Vs)을 정리한 것이다. 표 1에서 '읽기'는 전하저장층(H1)의 상태를 읽기 위한 전압들을 나타낸다. 데이터의 소거는 데이터의 쓰기 원리와 동일한 원리로 수행될 수 있다. 예를 들어, 전하저장층(H1)의 상태를 '1' 상태에서 '0' 상태로 만듦으로써, 전하저장층(H1)에 기록된 데이터 '1'을 소거할 수 있다.
구분 쓰기(write) "1" 쓰기(write) "0" 읽기(read)
Vg -2.5 1.0 1.0 0.8
Vd 1.0 3.0 -1.0 0.2
Vs 0 0 0 0
도 6a 내지 도 6h는 본 발명의 일 실시예에 따른 커패시터리스 디램의 제조방법을 보여준다.
도 6a를 참조하면, 상부에 희생층(305)을 갖는 기판(300)을 준비한다. 기판(300)은 단결정 Si 기판일 수 있다. 희생층(305)은 기판(300) 상에 에피택셜 성장(epitaxial growth) 법으로 형성한 SiGe층일 수 있다. 기판(300) 상에 에피택셜 성장 법으로 희생층(305)을 형성하는 대신에, 기판(300)의 상층부에 Ge 이온을 주입한 후, 상기 상층부를 어닐링하여 Ge를 편석(segregation)시킴으로써, SiGe로 이루어진 희생층(305)을 형성할 수도 있다.
다음으로, 희생층(305)상에 반도체층(310)을 형성한다. 반도체층(310)은 에피택셜 성장 법으로 형성한 Si층일 수 있다. 반도체층(310)에 p형 불순물을 저농도로 도핑하는 것이 바람직하지만, 상기 도핑은 선택적(optional)이다. 따라서 반도체층(310)은 p- 반도체층이거나 진성 반도체층일 수 있다.
도 6b를 참조하면, 반도체층(310)의 상층부를 전하저장층(H1)으로 변화시킨다. 전하저장층(H1)은 반도체층(310)의 상기 상층부에 p형 불순물을 고농도로 도핑하여 형성할 수 있다. 반도체층(310)의 상기 상층부를 전하저장층(H1)으로 변화시키는 대신에, 반도체층(310) 상에 전하저장층(H1)과 기능적으로 동등한 다른 전하저장층을 형성할 수도 있다. 다음, 전하저장층(H1) 상에 제1 마스크층(M1)을 형성한다. 제1 마스크층(M1)에 의해 전하저장층(H1)의 X축 방향에 따른 양측부가 노출된다.
제1 마스크층(M1) 양측의 전하저장층(H1), 반도체층(310) 및 희생층(305)을 식각한 후, 제1 마스크층(M1)을 제거한다. 그 결과가 도 6c에 도시되어 있다.
도 6d를 참조하면, 전하저장층(H1), 반도체층(310) 및 희생층(305)의 노출된 표면과, 기판(300)의 노출된 상면 상에 게이트 절연층(45)을 형성한다. 게이트 절연층(45)은 열산화법에 의한 실리콘 산화물로 형성하거나, CVD(chemical vapor deposition)에 의한 실리콘 산화물로 형성할 수 있다. 상기 열산화법으로 게이트 절연층(45)을 형성하는 경우, SiGe로 이루어진 희생층(305)은 Si로 이루어진 반도체층(310)보다 산화력이 낮으므로, 희생층(305) 상에 형성되는 게이트 절연층(45)의 두께는 상대적으로 얇을 수 있다. 경우에 따라서는, 희생층(305) 상에 게이트 절연층(45)이 형성되지 않을 수도 있다.
다음으로, 게이트 절연층(45) 상에 게이트 도전층(55)을 형성한다. 게이트 절연층(45)과 게이트 도전층(55)은 2층 구조의 게이트 물질층을 구성한다. 다음, 게이트 도전층(55) 상에 제2 마스크층(M2)을 형성한다. 제2 마스크층(M2)은 X축과 평행한 패턴층으로서, 반도체층(310)의 중앙부를 가로지를 수 있다. 즉, 제2 마스크층(M2)에 의해 게이트 도전층(55)의 Y축 방향에 따른 양측부가 노출될 수 있다.
그런 다음, 제2 마스크층(M2) 양측의 게이트 도전층(55)과 게이트 절연층(45)을 차례로 식각하고, 제2 마스크층(M2)을 제거한다. 그 결과가 도 6e에 도시되어 있다. 도 6e를 참조하면, 게이트 절연층(45)과 게이트 도전층(55)을 포함하는 게이트(400)가 형성되어 있고, 전하저장층(H1)의 양단이 노출돼 있다.
다음, 게이트(400)를 식각 마스크로 이용해서 전하저장층(H1) 및 그 아래의 반도체층(310)의 일부 두께를 식각한다. 상기 식각의 결과, 도 6f와 같은 결과물을 얻을 수 있다.
도 6g를 참조하면, 반도체층(310)의 식각된 부분에 n형 불순물을 고농도로 도핑하여 소오스영역(S1) 및 드레인영역(D1)을 형성한다. 소오스영역(S1) 및 드레인영역(D1) 사이의 반도체층(310)은 채널영역(C1)이 된다. 채널영역(C1)은 소오스영역(S1) 및 드레인영역(D1)보다 Z축 방향으로 다소 돌출될 수 있다. 도 6g에 도시하지는 않았지만, 소오스영역(S1) 및 드레인영역(D1)을 형성하기 전, 게이트(400), 전하저장층(H1) 및 노출된 채널영역(C1)의 Y축 방향에 따른 양측벽에 절연 스페이서를 형성할 수 있다.
다음으로, 희생층(305)을 선택적인 식각 방법으로 제거한다. 도 6g에서 희생층(305)을 제거한 구조물이 도 6h에 도시되어 있다.
이후, 기판(300) 상에 반도체층(310) 및 게이트(400)를 덮는 층간절연층(미도시)을 형성할 수 있다. 상기 층간절연층은 기판(300)과 반도체층(310) 사이의 빈공간의 일부를 메울 수 있다.
이와 같이, 본 발명의 커패시터리스 디램은 SOI 기판이 아닌 Si 기판에 형성할 수 있다. 일반적으로, SOI 기판은 Si 기판대비 20배 정도 비싸다. 따라서, 본 발명을 이용하면, 커패시터리스 디램의 제조 비용을 크게 낮출 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도 2의 구조에서 게이트(400)의 형태는 달라질 수 있고, 소오스영역(S1)와 드레인영역(D1)의 역할은 서로 바뀔 수 있음을 알 수 있을 것이다. 따라서, 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
도 1은 종래의 커패시터리스 디램을 보여주는 단면도이다.
도 2는 본 발명의 실시예에 따른 커패시터리스 디램의 사시도이다.
도 3은 도 2의 I-I'선에 따른 단면도이다.
도 4는 도 2의 Ⅱ-Ⅱ'선에 따른 단면도이다.
도 5는 본 발명의 실시예에 따른 커패시터리스 디램의 전류-전압 특성을 보여주는 그래프이다.
도 6a 내지 도 6h는 본 발명의 실시예에 따른 커패시터리스 디램의 제조방법을 보여주는 사시도이다.
<도면의 주요부분에 대한 부호의 설명>
C1 : 채널영역 S1 : 소오스영역
D1 : 드레인영역 H1 : 전하저장층
M1 : 제1 마스크층 M2 : 제2 마스크층
45 : 게이트 절연층 55 : 게이트 도전층
300 : 기판 305 : 희생층
310 : 반도체층 400 : 게이트

Claims (28)

  1. 기판 상면과 이격 배치된 것으로, 소오스영역과 드레인영역 및 채널영역을 포함하는 반도체층;
    상기 채널영역 상에 구비된 전하저장층; 및
    상기 기판 상에 상기 채널영역 및 상기 전하저장층과 접하도록 형성된 게이트를 포함하고, 상기 게이트는 상기 채널영역의 마주하는 양측면과, 상기 전하저장층의 마주하는 양측면 및 상면을 덮는 것을 특징으로 하는 커패시터리스 디램.
  2. 제 1 항에 있어서, 상기 채널영역은 상기 소오스영역 및 상기 드레인영역보다 돌출되어 있고, 상기 전하저장층은 상기 소오스영역 및 상기 드레인영역과 이격된 것을 특징으로 하는 커패시터리스 디램.
  3. 삭제
  4. 제 1 항에 있어서, 상기 전하저장층의 가전대(valence band)는 상기 채널영역의 가전대보다 높은 것을 특징으로 하는 커패시터리스 디램.
  5. 제 4 항에 있어서, 상기 채널영역은 진성 반도체영역 또는 p- 반도체영역이고, 상기 전하저장층은 p형 반도체층인 것을 특징으로 하는 커패시터리스 디램.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 기판 상에 순차로 적층된 희생층, 반도체층 및 전하저장층을 포함하는 적층패턴을 형성하는 단계;
    상기 기판 상에 상기 적층패턴을 덮는 게이트 물질층을 형성하는 단계;
    상기 게이트 물질층을 패터닝하여 상기 적층패턴의 양단을 노출시키는 단계;
    상기 적층패턴의 상기 양단에서 상기 전하저장층 및 일부 두께의 상기 반도체층을 제거하는 단계;
    상기 반도체층의 상기 일부 두께가 제거된 부분에 각각 소오스영역 및 드레인영역을 형성하는 단계; 및
    상기 희생층을 제거하는 단계;를 포함하는 것을 특징으로 하는 커패시터리스 디램의 제조방법.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 제 9 항에 있어서, 상기 희생층은 SiGe층인 것을 특징으로 하는 커패시터리스 디램의 제조방법.
  14. 삭제
  15. 제 9 항에 있어서, 상기 희생층은 상기 기판의 상층부에 Ge 이온을 주입한 후, 상기 Ge 이온이 주입된 상층부를 어닐링하여 형성하는 것을 특징으로 하는 커패시터리스 디램의 제조방법.
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 기판 상면과 이격 배치된 것으로, 소오스영역과 드레인영역 및 채널영역을 포함하는 반도체층, 상기 채널영역 상에 구비된 전하저장층 및 상기 기판 상에 상기 채널영역 및 상기 전하저장층과 접하도록 형성된 게이트를 포함하고, 상기 게이트는 상기 채널영역의 마주하는 양측면과, 상기 전하저장층의 마주하는 양측면 및 상면을 덮는 것을 포함하는 커패시터리스 디램의 동작방법에 있어서,
    상기 소오스영역, 상기 드레인영역 및 상기 게이트 각각에 전압을 인가하는 것을 특징으로 하는 캐패시터리스 디램의 동작방법.
  23. 제 22 항에 있어서, 상기 전압은 데이터 쓰기 전압, 데이터 읽기 전압 및 데이터 소거 전압 중 하나인 것을 특징으로 하는 커패시터리스 디램의 동작방법.
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