KR20210142316A - 반도체 패턴을 갖는 반도체 소자들 - Google Patents
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Abstract
반도체 소자는 제1 도전 라인 및 제2 도전 라인을 포함한다. 상기 제1 도전 라인 및 상기 제2 도전 라인 사이에 반도체 패턴이 배치된다. 상기 반도체 패턴은 제1 도전형 불순물들을 갖는 제1 반도체 패턴, 제2 도전형 불순물들을 갖는 제2 반도체 패턴, 그리고 상기 제1 반도체 패턴 및 상기 제2 반도체 패턴 사이의 제3 반도체 패턴을 포함한다. 상기 제3 반도체 패턴은 상기 제1 반도체 패턴에 인접한 제1 영역 그리고 상기 제1 영역 및 상기 제2 반도체 패턴 사이의 제2 영역을 포함한다. 상기 제1 영역 및 상기 제2 영역 중 적어도 하나는 진성 반도체 층(Intrinsic Semiconductor Layer)을 포함한다. 상기 제1 영역을 가로지르는 제1 게이트 라인이 배치된다. 상기 제2 영역을 가로지르는 제2 게이트 라인이 배치된다.
Description
반도체 패턴을 갖는 반도체 소자들에 관한 것이다.
반도체 소자의 고집적화에 따라, 기판 상에 적층 구조체를 배치하는 기술이 시도되고 있다. 상기 적층 구조체는 다수의 반도체 패턴을 포함한다. 상기 다수의 반도체 패턴의 각각은 전기적 특성을 확보하기 위한 최소한의 크기를 필요로 한다. 상기 다수의 반도체 패턴의 각각의 크기를 최소화하면서 전기적 특성을 확보하기 위한 다양한 기술이 연구되고 있다.
본 발명 기술적 사상의 실시예들에 따른 과제는 고집적화에 유리하고 우수한 전기적 특성을 갖는 반도체 소자들을 제공하는데 있다.
본 발명 기술적 사상의 실시예들에 따른 반도체 소자는 제1 도전 라인 및 상기 제1 도전 라인과 이격된 제2 도전 라인을 포함한다. 상기 제1 도전 라인 및 상기 제2 도전 라인 사이에 반도체 패턴이 배치된다. 상기 반도체 패턴은 상기 제1 도전 라인에 인접하고 제1 도전형 불순물들을 갖는 제1 반도체 패턴, 상기 제2 도전 라인에 인접하고 상기 제1 도전형 불순물들과 다른 제2 도전형 불순물들을 갖는 제2 반도체 패턴, 그리고 상기 제1 반도체 패턴 및 상기 제2 반도체 패턴 사이의 제3 반도체 패턴을 포함한다. 상기 제3 반도체 패턴은 상기 제1 반도체 패턴에 인접한 제1 영역 그리고 상기 제1 영역 및 상기 제2 반도체 패턴 사이의 제2 영역을 포함한다. 상기 제1 영역 및 상기 제2 영역 중 적어도 하나는 진성 반도체 층(Intrinsic Semiconductor Layer)을 포함한다. 상기 제1 영역을 가로지르는 제1 게이트 라인이 배치된다. 상기 제2 영역을 가로지르는 제2 게이트 라인이 배치된다.
본 발명 기술적 사상의 실시예들에 따른 반도체 소자는 기판 상에 적층된 다수의 반도체 패턴을 포함한다. 상기 다수의 반도체 패턴의 각각은 상기 기판의 상면과 평행한 제1 방향으로 연장된다. 상기 다수의 반도체 패턴의 각각은 제1 도전형 불순물들을 갖는 제1 반도체 패턴, 상기 제1 도전형 불순물들과 다른 제2 도전형 불순물들을 갖는 제2 반도체 패턴, 그리고 상기 제1 반도체 패턴 및 상기 제2 반도체 패턴 사이의 제3 반도체 패턴을 포함한다. 상기 제3 반도체 패턴은 상기 제1 반도체 패턴에 인접한 제1 영역 그리고 상기 제1 영역 및 상기 제2 반도체 패턴 사이의 제2 영역을 포함한다. 상기 제1 영역 및 상기 제2 영역 중 적어도 하나는 진성 반도체 층(Intrinsic Semiconductor Layer)을 포함한다. 상기 다수의 반도체 패턴에 접속된 제1 도전 라인이 제공된다. 상기 제1 도전 라인과 이격된 다수의 제2 도전 라인이 제공된다. 상기 다수의 제2 도전 라인의 각각은 상기 기판의 상면과 평행하고 상기 제1 방향과 교차하는 제2 방향으로 연장된다. 상기 다수의 제2 도전 라인의 각각은 상기 다수의 반도체 패턴 중 대응하는 하나에 접속된다. 상기 다수의 반도체 패턴과 인접하고 상기 제1 방향 및 상기 제2 방향과 교차하는 제3 방향으로 연장된 제1 게이트 라인이 제공된다. 상기 다수의 반도체 패턴과 인접하고 상기 제1 게이트 라인과 평행한 제2 게이트 라인이 제공된다. 상기 제1 게이트 라인은 상기 제1 영역을 가로지르고, 상기 제2 게이트 라인은 상기 제2 영역을 가로지른다.
본 발명 기술적 사상의 실시예들에 따른 반도체 소자는 기판 상의 다수의 반도체 패턴을 포함한다. 상기 다수의 반도체 패턴의 각각은 상기 기판의 상면과 평행한 제1 방향으로 연장된다. 상기 다수의 반도체 패턴은 상기 기판의 상면과 평행하고 상기 제1 방향과 교차하는 제2 방향으로 서로 평행하게 배치된다. 상기 다수의 반도체 패턴의 각각은 제1 도전형 불순물들을 갖는 제1 반도체 패턴, 상기 제1 도전형 불순물들과 다른 제2 도전형 불순물들을 갖는 제2 반도체 패턴, 그리고 상기 제1 반도체 패턴 및 상기 제2 반도체 패턴 사이의 제3 반도체 패턴을 포함한다. 상기 제3 반도체 패턴은 상기 제1 반도체 패턴에 인접한 제1 영역 그리고 상기 제1 영역 및 상기 제2 반도체 패턴 사이의 제2 영역을 포함한다. 상기 제1 영역 및 상기 제2 영역 중 적어도 하나는 진성 반도체 층(Intrinsic Semiconductor Layer)을 포함한다. 상기 다수의 반도체 패턴에 접속된 제1 도전 라인이 배치된다. 상기 제1 도전 라인과 이격된 다수의 제2 도전 라인이 배치된다. 상기 다수의 제2 도전 라인의 각각은 상기 제1 방향 및 상기 제2 방향과 교차하는 제3 방향으로 연장된다. 상기 다수의 제2 도전 라인의 각각은 상기 다수의 반도체 패턴 중 대응하는 하나에 접속된다. 상기 다수의 반도체 패턴과 인접하고 상기 제2 방향으로 연장된 제1 게이트 라인이 제공된다. 상기 다수의 반도체 패턴과 인접하고 상기 제1 게이트 라인과 평행한 제2 게이트 라인이 제공된다. 상기 제1 게이트 라인은 상기 제1 영역을 가로지르고, 상기 제2 게이트 라인은 상기 제2 영역을 가로지른다.
본 발명 기술적 사상의 실시예들에 따르면, 제1 반도체 패턴 및 제2 반도체 패턴 사이에 적어도 하나의 진성 반도체 층(Intrinsic Semiconductor Layer)을 갖는 제3 반도체 패턴이 제공된다. 상기 제3 반도체 패턴을 가로지르는 제1 및 제2 게이트 전극들이 배치된다. 상기 적어도 하나의 진성 반도체 층을 갖는 상기 제3 반도체 패턴은 우수한 전기적 특성을 확보하면서 고집적화에 유리한 구조를 가질 수 있다. 고집적화에 유리하고 우수한 전기적 특성을 갖는 반도체 소자들을 구현할 수 있다.
도 1, 5, 7, 9, 11, 13, 15, 17, 19, 21, 23, 및 25는 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 설명하기 위한 사시도들이다.
도 2-4, 6, 8, 10, 12, 14, 16, 18, 20, 22, 24, 및 26은 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 설명하기 위한 레이아웃들이다.
도 2-4, 6, 8, 10, 12, 14, 16, 18, 20, 22, 24, 및 26은 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 설명하기 위한 레이아웃들이다.
도 1은 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 설명하기 위한 사시도이고, 도 2-4는 도 1의 일부분에 해당되는 레이아웃들이다. 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 캐패시터가 생략된 사이리스터 디램(Thyristor DRAM)을 포함할 수 있다. 일 실시예에서, 상기 반도체 소자들은 수직 적층 구조 게이트 전압 인가형 사이리스터(Thyristor)를 포함할 수 있다.
도 1을 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 기판(21), 층간 절연층(25), 게이트 유전층(42), 소스 라인(SL), 다수의 비트 라인(BL), 다수의 반도체 패턴(SP), 다수의 제1 게이트 라인(G1), 다수의 제2 게이트 라인(G2), 및 다수의 선택 게이트 라인(SG)을 포함할 수 있다. 상기 기판(21) 상에 제1 방향(D1), 상기 제1 방향(D1)과 교차하는 제2 방향(D2), 그리고 상기 제1 방향(D1) 및 상기 제2 방향(D2)과 교차하는 제3 방향(D3)이 정의될 수 있다. 일 실시예에서, 상기 제1 방향(D1)은 상기 기판(21)의 상면과 평행한 행 방향에 해당될 수 있으며, 상기 제2 방향(D2)은 상기 기판(21)의 상면과 평행한 열 방향에 해당될 수 있고, 상기 제3 방향(D3)은 상기 기판(21)의 상면에 수직한 상하 방향에 해당될 수 있다.
상기 소스 라인(SL)은 상기 기판(21) 상에 상기 제2 방향(D2) 및 상기 제3 방향(D3)으로 연장될 수 있다. 일 실시예에서, 상기 소스 라인(SL)은 벽 모양을 보일 수 있다. 상기 소스 라인(SL)은 공통 애노드 라인(Common Anode Line)에 해당될 수 있다. 상기 소스 라인(SL)은 제1 도전 라인으로 지칭될 수 있다.
상기 다수의 비트 라인(BL)은 상기 소스 라인(SL)과 이격될 수 있다. 상기 다수의 비트 라인(BL)의 각각은 상기 제2 방향(D2)으로 연장될 수 있다. 상기 다수의 비트 라인(BL)의 각각은 라인 모양, 바(bar) 모양, 기둥 모양, 또는 이들의 조합을 포함할 수 있다. 상기 다수의 비트 라인(BL)은 상기 제3 방향(D3)으로 서로 평행하게 적층될 수 있다. 일 실시예에서, 상기 다수의 비트 라인(BL)의 각각은 제2 도전 라인으로 지칭될 수 있다. 상기 다수의 비트 라인(BL)의 각각은 캐소드 라인(Cathode Line)에 해당될 수 있다.
상기 다수의 반도체 패턴(SP)의 각각은 상기 제1 방향(D1)으로 연장될 수 있다. 상기 다수의 반도체 패턴(SP)의 각각은 라인 모양, 바(bar) 모양, 기둥 모양, 또는 이들의 조합을 포함할 수 있다. 상기 다수의 반도체 패턴(SP) 중 몇몇은 상기 제2 방향(D2)으로 서로 평행하게 배치될 수 있다. 상기 다수의 반도체 패턴(SP) 중 몇몇은 상기 제3 방향(D3)으로 서로 평행하게 적층될 수 있다. 상기 다수의 반도체 패턴(SP)의 각각은 상기 소스 라인(SL) 및 상기 다수의 비트 라인(BL) 중 대응하는 하나와 전기적으로 접속될 수 있다. 상기 다수의 비트 라인(BL)은 상기 다수의 반도체 패턴(SP)을 경유하여 상기 소스 라인(SL)에 전기적으로 접속될 수 있다.
상기 다수의 제1 게이트 라인(G1), 상기 다수의 제2 게이트 라인(G2), 및 상기 다수의 선택 게이트 라인(SG)의 각각은 더블-게이트(Double-Gate) 구조를 포함할 수 있다. 상기 다수의 제1 게이트 라인(G1) 의 각각은 한 쌍의 제1 게이트 라인(G1)을 포함할 수 있다. 상기 다수의 제2 게이트 라인(G2) 의 각각은 한 쌍의 제2 게이트 라인(G2)을 포함할 수 있다. 상기 다수의 선택 게이트 라인(SG)의 각각은 한 쌍의 선택 게이트 라인(SG)을 포함할 수 있다.
상기 다수의 제1 게이트 라인(G1), 상기 다수의 제2 게이트 라인(G2), 및 상기 다수의 선택 게이트 라인(SG)의 각각은 상기 제3 방향(D3)으로 연장될 수 있다. 상기 다수의 제1 게이트 라인(G1), 상기 다수의 제2 게이트 라인(G2), 및 상기 다수의 선택 게이트 라인(SG)의 각각은 상기 다수의 반도체 패턴(SP) 중 대응하는 몇몇을 가로지를 수 있다. 상기 다수의 제1 게이트 라인(G1), 상기 다수의 제2 게이트 라인(G2), 및 상기 다수의 선택 게이트 라인(SG)의 각각은 서로 평행하게 배치될 수 있다.
상기 다수의 제1 게이트 라인(G1)은 상기 제2 방향(D2)으로 서로 평행하게 배치될 수 있다. 상기 다수의 제2 게이트 라인(G2)은 상기 제1 방향(D1)으로 상기 다수의 제1 게이트 라인(G1)과 평행하게 배치될 수 있다. 상기 다수의 제2 게이트 라인(G2)은 상기 제2 방향(D2)으로 서로 평행하게 배치될 수 있다. 상기 다수의 선택 게이트 라인(SG)은 상기 제1 방향(D1)으로 상기 다수의 제1 게이트 라인(G1)과 평행하게 배치될 수 있다. 상기 다수의 선택 게이트 라인(SG)은 상기 제2 방향(D2)으로 서로 평행하게 배치될 수 있다.
상기 다수의 제1 게이트 라인(G1), 상기 다수의 제2 게이트 라인(G2), 및 상기 다수의 선택 게이트 라인(SG)의 각각과 상기 다수의 반도체 패턴(SP) 사이에 상기 게이트 유전층(42)이 개재될 수 있다. 상기 다수의 제1 게이트 라인(G1) 및 상기 다수의 제2 게이트 라인(G2)의 각각은 워드 라인(Word Line)에 해당될 수 있다.
상기 기판(21)은 단결정 실리콘 웨이퍼 또는 에스오아이(Silicon On Insulator; SOI) 웨이퍼와 같은 반도체 기판을 포함할 수 있다. 상기 소스 라인(SL), 상기 다수의 비트 라인(BL), 상기 다수의 제1 게이트 라인(G1), 상기 다수의 제2 게이트 라인(G2), 및 상기 다수의 선택 게이트 라인(SG)의 각각은 금속, 금속질화물, 금속실리사이드, 금속산화물, 도전성 카본, 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 예를들면, 상기 소스 라인(SL), 상기 다수의 비트 라인(BL), 상기 다수의 제1 게이트 라인(G1), 상기 다수의 제2 게이트 라인(G2), 및 상기 다수의 선택 게이트 라인(SG)의 각각은 W, WN, Ru, Ti, TiN, Ta, TaN, Co, Pt, 또는 이들의 조합을 포함할 수 있다.
상기 층간 절연층(25)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-케이 유전물(Low-K Dielectrics), 하이-케이 유전물(High-K Dielectrics), 실리콘 붕소 질화물(Silicon Boron Nitride; SiBN), 실리콘 탄소 질화물 (Silicon Carbon Nitride; SiCN), 또는 이들의 조합을 포함할 수 있다. 상기 게이트 유전층(42)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하이-케이 유전물, 또는 이들의 조합을 포함할 수 있다.
도 2를 참조하면, 소스 라인(SL) 및 비트 패드(39) 사이에 반도체 패턴(SP)이 배치될 수 있다. 상기 비트 패드(39) 상에 비트 라인(BL)이 배치될 수 있다. 상기 비트 라인(BL)은 상기 비트 패드(39)에 직접적으로 접촉될 수 있다. 상기 비트 패드(39)는 금속, 금속질화물, 금속실리사이드, 금속산화물, 도전성 카본, 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 예를들면, 상기 비트 패드(39)는 W, WN, Ru, Ti, TiN, Ta, TaN, Co, Pt, 또는 이들의 조합을 포함할 수 있다.
상기 반도체 패턴(SP)은 제1 반도체 패턴(SP1), 제2 반도체 패턴(SP2), 및 제3 반도체 패턴(SP3)을 포함할 수 있다. 상기 반도체 패턴(SP)은 실리콘, 게르마늄, 실리콘-게르마늄, 실리콘 카바이드(SiC), IGZO(Indium Gallium Zinc Oxide), 또는 이들의 조합을 포함할 수 있다. 상기 반도체 패턴(SP)은 단결정 반도체 층, 다결정 반도체 층(Polycrystalline Semiconductor Layer), 비정질 반도체 층(Amorphous Semiconductor Layer), 또는 이들의 조합을 포함할 수 있다. 예를들면, 상기 반도체 패턴(SP)은 단결정 실리콘 층, 다결정 실리콘 층, 비정질 실리콘 층, 또는 이들의 조합을 포함할 수 있다.
상기 제1 반도체 패턴(SP1)은 상기 소스 라인(SL)에 인접하게 배치될 수 있다. 상기 소스 라인(SL)은 제1 배리어 층(31)을 경유하여 상기 제1 반도체 패턴(SP1)에 전기적으로 접속될 수 있다. 상기 제2 반도체 패턴(SP2)은 상기 비트 패드(39)에 인접하게 배치될 수 있다. 상기 비트 라인(BL)은 상기 비트 패드(39) 및 제2 배리어 층(33)을 경유하여 상기 제2 반도체 패턴(SP2)에 전기적으로 접속될 수 있다. 상기 제3 반도체 패턴(SP3)은 상기 제1 반도체 패턴(SP1) 및 상기 제2 반도체 패턴(SP2) 사이에 배치될 수 있다.
상기 제3 반도체 패턴(SP3)은 제1 영역(R1), 제2 영역(R2), 및 제3 영역(R3)을 포함할 수 있다. 상기 제1 영역(R1)은 상기 제2 영역(R2) 및 상기 제3 영역(R3) 사이에 배치될 수 있다. 상기 제1 영역(R1)은 상기 제2 영역(R2) 및 상기 제3 영역(R3)의 측면들에 연속될(in continuity with)수 있다. 상기 제2 영역(R2)은 상기 제1 영역(R1) 및 상기 제2 반도체 패턴(SP2) 사이에 배치될 수 있다. 상기 제2 영역(R2)은 상기 제1 영역(R1) 및 상기 제2 반도체 패턴(SP2)의 측면들에 연속될 수 있다. 상기 제3 영역(R3)은 상기 제1 영역(R1) 및 상기 제1 반도체 패턴(SP1) 사이에 배치될 수 있다. 상기 제3 영역(R3)은 상기 제1 영역(R1) 및 상기 제1 반도체 패턴(SP1)의 측면들에 연속될 수 있다.
상기 제1 반도체 패턴(SP1), 상기 제2 반도체 패턴(SP2), 상기 제1 영역(R1), 상기 제2 영역(R2) 및 상기 제3 영역(R3)의 각각은 실리콘, 게르마늄, 실리콘-게르마늄, 실리콘 카바이드(SiC), IGZO(Indium Gallium Zinc Oxide), 또는 이들의 조합을 포함할 수 있다. 상기 제1 반도체 패턴(SP1), 상기 제2 반도체 패턴(SP2), 상기 제1 영역(R1), 상기 제2 영역(R2) 및 상기 제3 영역(R3)의 각각은 단결정 반도체 층, 다결정 반도체 층(Polycrystalline Semiconductor Layer), 비정질 반도체 층(Amorphous Semiconductor Layer), 또는 이들의 조합을 포함할 수 있다. 예를들면, 상기 제1 반도체 패턴(SP1), 상기 제2 반도체 패턴(SP2), 상기 제1 영역(R1), 상기 제2 영역(R2) 및 상기 제3 영역(R3)의 각각은 단결정 실리콘 층, 다결정 실리콘 층, 비정질 실리콘 층, 또는 이들의 조합을 포함할 수 있다.
상기 제1 반도체 패턴(SP1)은 제1 도전형 불순물들을 포함할 수 있다. 상기 제1 도전형 불순물들은 N형 불순물들 또는 P형 불순물들을 포함할 수 있다. 일 실시예에서, 상기 제1 도전형 불순물들은 N형 불순물들을 포함할 수 있다. 상기 제1 반도체 패턴(SP1)은 N형 불순물들을 함유하는 실리콘 층을 포함할 수 있다. 일 실시예에서, 상기 N형 불순물들은 P, As, 또는 이들의 조합을 포함할 수 있다. 상기 P형 불순물들은 B, BF, 또는 이들의 조합을 포함할 수 있다.
상기 제2 반도체 패턴(SP2)은 상기 제1 도전형 불순물들과 다른 제2 도전형 불순물들을 포함할 수 있다. 상기 제2 도전형 불순물들은 N형 불순물들 또는 P형 불순물들을 포함할 수 있다. 예를들면, 상기 제1 도전형 불순물들은 N형 불순물들을 포함할 수 있으며, 상기 제2 도전형 불순물들은 P형 불순물들을 포함할 수 있다. 일 실시예에서, 상기 제1 도전형 불순물들은 P형 불순물들을 포함할 수 있으며, 상기 제2 도전형 불순물들은 N형 불순물들을 포함할 수 있다. 일 실시예에서, 상기 제2 도전형 불순물들은 P형 불순물들을 포함할 수 있다. 상기 제2 반도체 패턴(SP2)은 P형 불순물들을 함유하는 실리콘 층을 포함할 수 있다.
상기 제1 영역(R1) 및 상기 제2 영역(R2) 중 적어도 하나는 진성 반도체 층(Intrinsic Semiconductor Layer)을 포함할 수 있다. 예를들면, 상기 제1 영역(R1) 및 상기 제2 영역(R2) 중 적어도 하나는 진성 실리콘 층(Intrinsic Silicon Layer)을 포함할 수 있다. 일 실시예에서, 상기 제1 영역(R1), 상기 제2 영역(R2), 및 상기 제3 영역(R3)의 각각은 진성 반도체 층을 포함할 수 있다. 일 실시예에서, 상기 제3 영역(R3)은 N형 불순물들을 함유하는 반도체 층을 포함할 수 있다. 상기 제3 영역(R3)은 생략될 수 있다. 일 실시예에서, 상기 제1 영역(R1) 및 상기 제2 영역(R2)은 진성 반도체 층을 포함할 수 있다.
일 실시예에서, 상기 제1 영역(R1)은 진성 반도체 층을 포함할 수 있으며, 상기 제2 영역(R2)은 상기 제1 도전형 불순물들을 함유하는 반도체 층을 포함할 수 있다. 일 실시예에서, 상기 제1 영역(R1)은 상기 제2 도전형 불순물들을 함유하는 반도체 층을 포함할 수 있으며, 상기 제2 영역(R2)은 진성 반도체 층을 포함할 수 있다.
한 쌍의 제1 게이트 라인(G1)은 상기 제1 영역(R1)의 서로 마주보는 측면들 상에 배치될 수 있다. 상기 한 쌍의 제1 게이트 라인(G1)은 더블-게이트(Double-Gate) 구조를 포함할 수 있다. 상기 한 쌍의 제1 게이트 라인(G1)은 전기적으로 등가일 수 있다. 한 쌍의 제2 게이트라인(G2)은 상기 제2 영역(R2)의 서로 마주보는 측면들 상에 배치될 수 있다. 상기 한 쌍의 제2 게이트 라인(G2)은 더블-게이트 구조를 포함할 수 있다. 상기 한 쌍의 제2 게이트 라인(G2)은 전기적으로 등가일 수 있다.
일 실시예에서, 상기 한 쌍의 제2 게이트 라인(G2)은 상기 한 쌍의 제1 게이트 라인(G1)과 다른 방향으로 동작 전류가 인가될 수 있다. 일 실시예에서, 상기 한 쌍의 제1 게이트 라인(G1)에 +1.5 V 의 제1 동작 전류를 인가하고, 동시에, 상기 한 쌍의 제2 게이트 라인(G2)에 -1.5 V의 제2 동작 전류가 동시에 인가될 수 있다. 일 실시예에서, 상기 한 쌍의 제1 게이트 라인(G1)에 -2 V 의 제1 동작 전류를 인가하고, 동시에, 상기 한 쌍의 제2 게이트 라인(G2)에 +2 V의 제2 동작 전류가 인가될 수 있다.
한 쌍의 선택 게이트 라인(SG)은 상기 제3 영역(R3)의 서로 마주보는 측면들 상에 배치될 수 있다. 상기 한 쌍의 선택 게이트 라인(SG)은 더블-게이트 구조를 포함할 수 있다. 상기 한 쌍의 선택 게이트 라인(SG)은 전기적으로 등가일 수 있다. 게이트 유전층(42)은 상기 한 쌍의 제1 게이트 라인(G1) 및 상기 제1 영역(R1) 사이와, 상기 한 쌍의 제2 게이트라인(G2) 및 상기 제2 영역(R2) 사이와, 그리고 상기 한 쌍의 선택 게이트 라인(SG) 및 상기 제3 영역(R3) 사이에 개재될 수 있다.
상기 소스 라인(SL) 및 상기 제1 반도체 패턴(SP1) 사이에 상기 제1 배리어 층(31)이 배치될 수 있다. 상기 제1 배리어 층(31)은 상기 소스 라인(SL) 및 상기 제1 반도체 패턴(SP1)에 직접적으로 접촉될 수 있다. 상기 비트 패드(39) 및 상기 제2 반도체 패턴(SP2) 사이에 상기 제2 배리어 층(33)이 배치될 수 있다. 상기 제2 배리어 층(33)은 상기 비트 패드(39) 및 상기 제2 반도체 패턴(SP2)에 직접적으로 접촉될 수 있다. 상기 제1 배리어 층(31) 및 상기 제2 배리어 층(33)의 각각은 Ti, TiN, Ta, TaN, 금속 실리사이드, 또는 이들의 조합을 포함할 수 있다.
도 1 및 도 2를 다시 한번 참조하면, 상기 소스 라인(SL), 상기 다수의 비트 라인(BL), 상기 다수의 반도체 패턴(SP), 상기 다수의 제1 게이트 라인(G1), 상기 다수의 제2 게이트 라인(G2)은 다수의 사이리스터 디램 셀(Thyristor DRAM Cell)을 구성할 수 있다. 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 사이리스터에 동일한 전압의 순방향 바이어스가 인가되었을 때, 사이리스터는 전류가 크게 흐르는 높은 전도도 상태(high conductance state) 또는 전류가 작게 흐르는 낮은 전도도 상태(low conductance state)를 가질 수 있다. 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들(예를들면, 사이리스터 디램 셀 (Thyristor DRAM Cell))은, 사이리스터의 높은 전도도 상태와 낮은 전도도 상태를 이용하여, 각각 "1" 상태와 "0" 상태를 가질 수 있다.
일 실시예에서, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자는 상기 기판(21) 상에 적층된 상기 다수의 반도체 패턴(SP)을 포함할 수 있다. 상기 다수의 반도체 패턴(SP) 중 몇몇은 상기 기판(21) 상에 상기 제3 방향(D3)으로 수직하게 차례로 적층될 수 있다. 상기 다수의 반도체 패턴(SP)의 각각은 상기 기판(21)의 상면과 평행한 상기 제1 방향(D1)으로 연장될 수 있다. 상기 다수의 반도체 패턴(SP)의 각각은 제1 도전형 불순물들을 갖는 상기 제1 반도체 패턴(SP1), 상기 제1 도전형 불순물들과 다른 제2 도전형 불순물들을 갖는 상기 제2 반도체 패턴(SP2), 그리고 상기 제1 반도체 패턴(SP1) 및 상기 제2 반도체 패턴(SP2) 사이의 상기 제3 반도체 패턴(SP3)을 포함할 수 있다. 상기 제3 반도체 패턴(SP3)은 상기 제1 반도체 패턴(SP1)에 인접한 상기 제1 영역(R1) 그리고 상기 제1 영역(R1) 및 상기 제2 반도체 패턴(SP2) 사이의 상기 제2 영역(R2)을 포함할 수 있다. 상기 제1 영역(R1) 및 상기 제2 영역(R2) 중 적어도 하나는 진성 반도체 층(Intrinsic Semiconductor Layer)을 포함할 수 있다.
상기 다수의 반도체 패턴(SP)에 접속된 상기 소스 라인(SL)이 제공될 수 있다. 상기 소스 라인(SL)과 이격된 다수의 비트 라인(BL)이 제공될 수 있다. 상기 다수의 비트 라인(BL)의 각각은 상기 기판(21)의 상면과 평행하고 상기 제1 방향(D1)과 교차하는 상기 제2 방향(D2)으로 연장될 수 있다. 상기 다수의 비트 라인(BL)의 각각은 상기 다수의 반도체 패턴(SP) 중 대응하는 하나에 접속될 수 있다. 상기 다수의 반도체 패턴(SP)과 인접하고 상기 제1 방향(D1) 및 상기 제2 방향(D2)과 교차하는 상기 제3 방향(D3)으로 연장된 상기 제1 게이트 라인(G1)이 제공될 수 있다. 상기 다수의 반도체 패턴(SP)과 인접하고 상기 제1 게이트 라인(G1)과 평행한 상기 제2 게이트 라인(G2)이 제공될 수 있다. 상기 제1 게이트 라인(G1)은 상기 제1 영역(R1)을 가로지를 수 있다. 상기 제2 게이트 라인(G2)은 상기 제2 영역(R2)을 가로지를 수 있다.
상기 제3 반도체 패턴(SP)은 상기 제1 영역(R1) 및 상기 제1 반도체 패턴(SP1) 사이에 배치된 상기 제3 영역(R3)을 포함할 수 있다. 상기 다수의 반도체 패턴(SP)과 인접하고 상기 제1 게이트 라인(G1) 및 상기 제2 게이트 라인(G2)과 평행한 상기 선택 게이트 라인(SG)이 배치될 수 있다. 상기 선택 게이트 라인(SG)은 상기 제3 영역(R3)을 가로지를 수 있다.
도 3을 참조하면, 제2 반도체 패턴(SP2)은 소스 라인(SL)에 인접하게 배치될 수 있다. 상기 소스 라인(SL)은 제1 배리어 층(31)을 경유하여 상기 제2 반도체 패턴(SP2)에 전기적으로 접속될 수 있다. 제1 반도체 패턴(SP1)은 비트 패드(39)에 인접하게 배치될 수 있다. 비트 라인(BL)은 상기 비트 패드(39) 및 제2 배리어 층(33)을 경유하여 상기 제1 반도체 패턴(SP1)에 전기적으로 접속될 수 있다. 제3 반도체 패턴(SP3)은 상기 제1 반도체 패턴(SP1) 및 상기 제2 반도체 패턴(SP2) 사이에 배치될 수 있다. 상기 제3 반도체 패턴(SP3)은 제1 영역(R1), 제2 영역(R2), 및 제3 영역(R3)을 포함할 수 있다. 상기 제2 영역(R2)은 상기 제1 영역(R1) 및 상기 제1 반도체 패턴(SP1) 사이에 배치될 수 있다. 상기 제3 영역(R3)은 상기 제1 영역(R1) 및 상기 제2 반도체 패턴(SP2) 사이에 배치될 수 있다.
도 4를 참조하면, 제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2) 사이에 제3 반도체 패턴(SP3)이 배치될 수 있다. 상기 제3 반도체 패턴(SP3)은 제1 영역(R1), 제2 영역(R2), 및 제3 영역(R3)을 포함할 수 있다. 상기 제1 영역(R1)은 상기 제2 영역(R2) 및 상기 제1 반도체 패턴(SP1) 사이에 배치될 수 있다. 상기 제1 영역(R1)은 상기 제2 영역(R2) 및 상기 제1 반도체 패턴(SP1)의 측면들에 연속될 수 있다. 상기 제2 영역(R2)은 상기 제1 영역(R1) 및 상기 제3 영역(R3) 사이에 배치될 수 있다. 상기 제2 영역(R2)은 상기 제1 영역(R1) 및 상기 제3 영역(R3)의 측면들에 연속될 수 있다. 상기 제3 영역(R3)은 상기 제2 영역(R2) 및 상기 제2 반도체 패턴(SP2) 사이에 배치될 수 있다. 상기 제3 영역(R3)은 상기 제2 영역(R2) 및 상기 제2 반도체 패턴(SP2)의 측면들에 연속될 수 있다.
도 5는 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 설명하기 위한 사시도이고, 도 6은 도 5의 일부분에 해당되는 레이아웃이다.
도 5 및 도 6을 참조하면, 다수의 제1 게이트 라인(G1), 다수의 제2 게이트 라인(G2), 및 다수의 선택 게이트 라인(SG)의 각각은 게이트 올 어라운드(Gate All Around; GAA)구조를 포함할 수 있다. 상기 다수의 제1 게이트 라인(G1)의 각각은 제1 영역(R1)의 상면, 하면, 및 측면들을 둘러쌀 수 있다. 상기 다수의 제2 게이트 라인(G2)의 각각은 제2 영역(R2)의 상면, 하면, 및 측면들을 둘러쌀 수 있다. 상기 다수의 선택 게이트 라인(SG)의 각각은 제3 영역(R3)의 상면, 하면, 및 측면들을 둘러쌀 수 있다.
도 7은 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 설명하기 위한 사시도이고, 도 8은 도 7의 일부분에 해당되는 레이아웃이다.
도 7 및 도 8을 참조하면, 다수의 제1 게이트 라인(G1)의 각각은 제1 영역(R1)의 일 측면을 제3 방향(D3)으로 가로지를 수 있다. 다수의 제2 게이트 라인(G2)의 각각은 제2 영역(R2)의 일 측면을 상기 제3 방향(D3)으로 가로지를 수 있다. 다수의 선택 게이트 라인(SG)의 각각은 제3 영역(R3)의 일 측면을 상기 제3 방향(D3)으로 가로지를 수 있다.
도 9는 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 설명하기 위한 사시도이고, 도 10은 도 9의 일부분에 해당되는 레이아웃이다.
도 9 및 도 10을 참조하면, 다수의 소스 라인(SL)의 각각은 기판(21) 상에 제3 방향(D3)으로 연장될 수 있다. 상기 다수의 소스 라인(SL)은 제2 방향(D2)으로 서로 평행하게 배치될 수 있다. 일 실시예에서, 상기 다수의 소스 라인(SL)의 각각은 라인 모양, 바(bar) 모양, 기둥 모양, 또는 이들의 조합을 포함할 수 있다. 상기 다수의 소스 라인(SL)의 각각은 제1 도전 라인으로 지칭될 수 있다.
제3 반도체 패턴(SP3)은 제1 영역(R1) 및 제2 영역(R2)을 포함할 수 있다. 상기 제1 영역(R1)은 상기 제2 영역(R2) 및 상기 제1 반도체 패턴(SP1) 사이에 배치될 수 있다. 상기 제1 영역(R1)은 상기 제2 영역(R2) 및 상기 제1 반도체 패턴(SP1)의 측면들에 연속될 수 있다. 상기 제2 영역(R2)은 상기 제1 영역(R1) 및 제2 반도체 패턴(SP2) 사이에 배치될 수 있다. 상기 제2 영역(R2)은 상기 제1 영역(R1) 및 상기 제2 반도체 패턴(SP2)의 측면들에 연속될 수 있다.
다수의 제1 게이트 라인(G1)의 각각은 한 쌍의 제1 게이트 라인(G1)을 포함할 수 있다. 상기 한 쌍의 제1 게이트 라인(G1)은 상기 제1 영역(R1)의 서로 마주보는 측면들 상에 배치될 수 있다. 다수의 제2 게이트 라인(G2)의 각각은 한 쌍의 제2 게이트라인(G2)을 포함할 수 있다. 상기 한 쌍의 제2 게이트라인(G2)은 상기 제2 영역(R2)의 서로 마주보는 측면들 상에 배치될 수 있다.
도 11은 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 설명하기 위한 사시도이고, 도 12는 도 11의 일부분에 해당되는 레이아웃이다.
도 11 및 도 12를 참조하면, 다수의 소스 라인(SL)의 각각은 기판(21) 상에 제3 방향(D3)으로 연장될 수 있다. 다수의 제1 게이트 라인(G1) 및 다수의 제2 게이트 라인(G2)의 각각은 게이트 올 어라운드(GAA)구조를 포함할 수 있다.
도 13은 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 설명하기 위한 사시도이고, 도 14는 도 13의 일부분에 해당되는 레이아웃이다.
도 13 및 도 14를 참조하면, 다수의 소스 라인(SL)의 각각은 기판(21) 상에 제3 방향(D3)으로 연장될 수 있다. 다수의 제1 게이트 라인(G1)의 각각은 제1 영역(R1)의 일 측면을 상기 제3 방향(D3)으로 가로지를 수 있다. 다수의 제2 게이트 라인(G2)의 각각은 제2 영역(R2)의 일 측면을 상기 제3 방향(D3)으로 가로지를 수 있다.
도 15는 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 설명하기 위한 사시도이고, 도 16은 도 15의 일부분에 해당되는 레이아웃이다.
도 15 및 도 16을 참조하면, 기판(21) 상에 차례로 적층된 다수의 소스 라인(SL)이 배치될 수 있다. 상기 다수의 소스 라인(SL)은 제3 방향(D3)으로 서로 평행하게 적층될 수 있다. 상기 다수의 소스 라인(SL)의 각각은 제2 방향(D2)으로 연장될 수 있다. 다수의 비트 라인(BL)의 각각은 상기 제3 방향(D3)으로 연장될 수 있다. 상기 다수의 비트 라인(BL)은 상기 제2 방향(D2)으로 서로 평행하게 배치될 수 있다. 상기 다수의 비트 라인(BL)의 각각은 비트 패드(39)의 측면에 직접적으로 접촉될 수 있다.
다수의 반도체 패턴(SP)의 각각은 제1 반도체 패턴(SP1), 제2 반도체 패턴(SP2), 및 제3 반도체 패턴(SP3)을 포함할 수 있다. 상기 제3 반도체 패턴(SP3)은 제1 영역(R1) 및 제2 영역(R2)을 포함할 수 있다. 다수의 제1 게이트 라인(G1) 및 다수의 제2 게이트 라인(G2)의 각각은 상기 제2 방향(D2)으로 연장될 수 있다. 상기 다수의 제1 게이트 라인(G1)은 상기 제3 방향(D3)으로 서로 평행하게 배치될 수 있다. 상기 다수의 제2 게이트 라인(G2)은 상기 제3 방향(D3)으로 서로 평행하게 배치될 수 있다.
상기 다수의 제1 게이트 라인(G1) 및 상기 다수의 제2 게이트 라인(G2)의 각각은 더블-게이트(Double-Gate) 구조를 포함할 수 있다. 상기 다수의 제1 게이트 라인(G1)의 각각은 한 쌍의 제1 게이트 라인(G1)을 포함할 수 있다. 상기 한 쌍의 제1 게이트 라인(G1)은 상기 제1 영역(R1)의 상면 및 하면 상을 상기 제2 방향(D2)으로 가로지를 수 있다. 상기 다수의 제2 게이트 라인(G2)의 각각은 한 쌍의 제2 게이트 라인(G2)을 포함할 수 있다. 상기 한 쌍의 제2 게이트 라인(G2)은 상기 제2 영역(R2)의 상면 및 하면 상을 상기 제2 방향(D2)으로 가로지를 수 있다.
도 17은 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 설명하기 위한 사시도이고, 도 18은 도 17의 일부분에 해당되는 레이아웃이다.
도 17 및 도 18을 참조하면, 다수의 소스 라인(SL)은 제3 방향(D3)으로 서로 평행하게 적층될 수 있다. 다수의 비트 라인(BL)은 제2 방향(D2)으로 서로 평행하게 배치될 수 있다. 상기 다수의 제1 게이트 라인(G1) 및 상기 다수의 제2 게이트 라인(G2)의 각각은 게이트 올 어라운드(GAA)구조를 포함할 수 있다. 상기 다수의 제1 게이트 라인(G1)의 각각은 제1 영역(R1)의 상면, 하면, 및 측면들을 둘러쌀 수 있다. 상기 다수의 제2 게이트 라인(G2)의 각각은 제2 영역(R2)의 상면, 하면, 및 측면들을 둘러쌀 수 있다.
도 19는 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 설명하기 위한 사시도이고, 도 20은 도 19의 일부분에 해당되는 레이아웃이다.
도 19 및 도 20을 참조하면, 다수의 소스 라인(SL)은 제3 방향(D3)으로 서로 평행하게 적층될 수 있다. 다수의 비트 라인(BL)은 제2 방향(D2)으로 서로 평행하게 배치될 수 있다. 다수의 제1 게이트 라인(G1)의 각각은 제1 영역(R1)의 상면을 상기 제2 방향(D2)으로 가로지를 수 있다. 다수의 제2 게이트 라인(G2)의 각각은 제2 영역(R2)의 상면을 상기 제2 방향(D2)으로 가로지를 수 있다.
도 21은 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 설명하기 위한 사시도이고, 도 22는 도 21의 일부분에 해당되는 레이아웃이다.
도 21 및 도 22를 참조하면, 소스 라인(SL)은 기판(21) 상에 제2 방향(D2) 및 제3 방향(D3)으로 연장될 수 있다. 일 실시예에서, 상기 소스 라인(SL)은 벽 모양을 보일 수 있다. 다수의 비트 라인(BL)은 제2 방향(D2)으로 서로 평행하게 배치될 수 있다.
다수의 반도체 패턴(SP)의 각각은 제1 반도체 패턴(SP1), 제2 반도체 패턴(SP2), 및 제3 반도체 패턴(SP3)을 포함할 수 있다. 상기 제3 반도체 패턴(SP3)은 제1 영역(R1), 제2 영역(R2), 및 제3 영역(R3)을 포함할 수 있다. 다수의 제1 게이트 라인(G1), 다수의 제2 게이트 라인(G2), 및 다수의 선택 게이트 라인(SG)의 각각은 상기 제2 방향(D2)으로 연장될 수 있다. 상기 다수의 제1 게이트 라인(G1)은 상기 제3 방향(D3)으로 서로 평행하게 배치될 수 있다. 상기 다수의 제2 게이트 라인(G2)은 상기 제3 방향(D3)으로 서로 평행하게 배치될 수 있다. 상기 다수의 선택 게이트 라인(SG)은 상기 제3 방향(D3)으로 서로 평행하게 배치될 수 있다.
상기 다수의 제1 게이트 라인(G1), 상기 다수의 제2 게이트 라인(G2), 및 상기 다수의 선택 게이트 라인(SG)의 각각은 더블-게이트(Double-Gate) 구조를 포함할 수 있다. 상기 다수의 제1 게이트 라인(G1)의 각각은 한 쌍의 제1 게이트 라인(G1)을 포함할 수 있다. 상기 다수의 제2 게이트 라인(G2)의 각각은 한 쌍의 제2 게이트 라인(G2)을 포함할 수 있다. 상기 다수의 선택 게이트 라인(SG)의 각각은 한 쌍의 선택 게이트 라인(SG)을 포함할 수 있다. 상기 한 쌍의 선택 게이트 라인(SG)은 상기 제3 영역(R3)의 상면 및 하면 상을 상기 제2 방향(D2)으로 가로지를 수 있다.
일 실시예에서, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자는 상기 기판(21) 상의 상기 다수의 반도체 패턴(SP)을 포함할 수 있다. 상기 다수의 반도체 패턴(SP)의 각각은 상기 기판(21)의 상면과 평행한 상기 제1 방향(D1)으로 연장될 수 있다. 상기 다수의 반도체 패턴(SP) 중 몇몇은 상기 기판(21)의 상면과 평행하고 상기 제1 방향(D1)과 교차하는 상기 제2 방향(D2)으로 서로 평행하게 배치될 수 있다. 상기 다수의 반도체 패턴(SP)의 각각은 제1 도전형 불순물들을 갖는 상기 제1 반도체 패턴(SP1), 상기 제1 도전형 불순물들과 다른 제2 도전형 불순물들을 갖는 상기 제2 반도체 패턴(SP2), 그리고 상기 제1 반도체 패턴(SP1) 및 상기 제2 반도체 패턴(SP2) 사이의 상기 제3 반도체 패턴(SP3)을 포함할 수 있다. 상기 제3 반도체 패턴(SP3)은 상기 제1 반도체 패턴(SP1)에 인접한 상기 제1 영역(R1) 그리고 상기 제1 영역(R1) 및 상기 제2 반도체 패턴(SP2) 사이의 상기 제2 영역(R2)을 포함할 수 있다. 상기 제1 영역(R1) 및 상기 제2 영역(R2) 중 적어도 하나는 진성 반도체 층(Intrinsic Semiconductor Layer)을 포함할 수 있다.
상기 다수의 반도체 패턴(SP)에 접속된 상기 소스 라인(SL)이 배치될 수 있다. 상기 소스 라인(SL)과 이격된 상기 다수의 비트 라인(BL)이 배치될 수 있다. 상기 다수의 비트 라인(BL)의 각각은 상기 제1 방향(D1) 및 상기 제2 방향(D2)과 교차하는 상기 제3 방향(D3)으로 연장될 수 있다. 상기 다수의 비트 라인(BL)의 각각은 상기 다수의 반도체 패턴(SP) 중 대응하는 하나에 접속될 수 있다. 상기 다수의 반도체 패턴(SP)과 인접하고 상기 제2 방향(D2)으로 연장된 상기 제1 게이트 라인(G1)이 제공될 수 있다. 상기 다수의 반도체 패턴(SP)과 인접하고 상기 제1 게이트 라인(G1)과 평행한 상기 제2 게이트 라인(G2)이 제공될 수 있다. 상기 제1 게이트 라인(G1)은 상기 제1 영역(R1)을 가로지를 수 있다. 상기 제2 게이트 라인(G2)은 상기 제2 영역(R2)을 가로지를 수 있다.
상기 제3 반도체 패턴(SP3)은 상기 제1 영역(R1) 및 상기 제1 반도체 패턴(SP1) 사이에 배치된 상기 제3 영역(R3)을 포함할 수 있다. 상기 다수의 반도체 패턴(SP)과 인접하고 상기 제1 게이트 라인(G1) 및 상기 제2 게이트 라인(G2)과 평행한 상기 선택 게이트 라인(SG)이 배치될 수 있다. 상기 선택 게이트 라인(SG)은 상기 제3 영역(R3)을 가로지를 수 있다.
도 23은 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 설명하기 위한 사시도이고, 도 24는 도 23의 일부분에 해당되는 레이아웃이다.
도 23 및 도 24를 참조하면, 소스 라인(SL)은 기판(21) 상에 제2 방향(D2) 및 제3 방향(D3)으로 연장될 수 있다. 다수의 비트 라인(BL)은 제2 방향(D2)으로 서로 평행하게 배치될 수 있다. 다수의 제1 게이트 라인(G1), 다수의 제2 게이트 라인(G2), 및 다수의 선택 게이트 라인(SG)의 각각은 각각은 게이트 올 어라운드(GAA)구조를 포함할 수 있다. 상기 다수의 선택 게이트 라인(SG)의 각각은 제3 영역(R3)의 상면, 하면, 및 측면들을 둘러쌀 수 있다.
도 25는 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 설명하기 위한 사시도이고, 도 26은 도 25의 일부분에 해당되는 레이아웃이다.
도 25 및 도 26을 참조하면, 소스 라인(SL)은 기판(21) 상에 제2 방향(D2) 및 제3 방향(D3)으로 연장될 수 있다. 다수의 비트 라인(BL)은 제2 방향(D2)으로 서로 평행하게 배치될 수 있다. 다수의 제1 게이트 라인(G1)의 각각은 제1 영역(R1)의 상면을 상기 제2 방향(D2)으로 가로지를 수 있다. 다수의 제2 게이트 라인(G2)의 각각은 제2 영역(R2)의 상면을 상기 제2 방향(D2)으로 가로지를 수 있다. 다수의 선택 게이트 라인(SG)의 각각은 제3 영역(R3)의 상면을 상기 제2 방향(D2)으로 가로지를 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
21: 기판
25: 층간 절연층
31: 제1 배리어 층
33: 제2 배리어 층
39: 비트 패드
42: 게이트 유전층
SL: 소스 라인
BL: 비트 라인
SP: 반도체 패턴
R1: 제1 영역
R2: 제2 영역
R3: 제3 영역
G1: 제1 게이트 라인
G2: 제2 게이트 라인
SG: 선택 게이트 라인
25: 층간 절연층
31: 제1 배리어 층
33: 제2 배리어 층
39: 비트 패드
42: 게이트 유전층
SL: 소스 라인
BL: 비트 라인
SP: 반도체 패턴
R1: 제1 영역
R2: 제2 영역
R3: 제3 영역
G1: 제1 게이트 라인
G2: 제2 게이트 라인
SG: 선택 게이트 라인
Claims (10)
- 제1 도전 라인;
상기 제1 도전 라인과 이격된 제2 도전 라인;
상기 제1 도전 라인 및 상기 제2 도전 라인 사이의 반도체 패턴, 상기 반도체 패턴은 상기 제1 도전 라인에 인접하고 제1 도전형 불순물들을 갖는 제1 반도체 패턴, 상기 제2 도전 라인에 인접하고 상기 제1 도전형 불순물들과 다른 제2 도전형 불순물들을 갖는 제2 반도체 패턴, 그리고 상기 제1 반도체 패턴 및 상기 제2 반도체 패턴 사이의 제3 반도체 패턴을 포함하고, 상기 제3 반도체 패턴은 상기 제1 반도체 패턴에 인접한 제1 영역 그리고 상기 제1 영역 및 상기 제2 반도체 패턴 사이의 제2 영역을 포함하며, 상기 제1 영역 및 상기 제2 영역 중 적어도 하나는 진성 반도체 층(Intrinsic Semiconductor Layer)을 포함하고;
상기 제1 영역을 가로지르는 제1 게이트 라인; 및
상기 제2 영역을 가로지르는 제2 게이트 라인을 포함하는 반도체 소자. - 제1 항에 있어서,
상기 제1 영역 및 상기 제2 영역의 각각은 상기 진성 반도체 층을 포함하는 반도체 소자. - 제1 항에 있어서,
상기 제1 영역은 상기 진성 반도체 층을 포함하고, 상기 제2 영역은 상기 제1 도전형 불순물들을 함유하는 반도체 층을 포함하는 반도체 소자. - 제1 항에 있어서,
상기 제1 영역은 상기 제2 도전형 불순물들을 함유하는 반도체 층을 포함하고, 상기 제2 영역은 상기 진성 반도체 층을 포함하는 반도체 소자. - 제1 항에 있어서,
상기 제2 영역은 상기 제1 영역에 연속된(in continuity with) 반도체 소자. - 제1 항에 있어서,
상기 제1 반도체 패턴, 상기 제2 반도체 패턴, 및 상기 제3 반도체 패턴의 각각은 실리콘, 게르마늄, 실리콘-게르마늄, IGZO(Indium Gallium Zinc Oxide), 또는 이들의 조합을 포함하는 반도체 소자. - 제1 항에 있어서,
상기 제3 반도체 패턴은 상기 제1 영역 및 상기 제1 반도체 패턴 사이 또는 상기 제2 영역 및 상기 제2 반도체 패턴 사이에 배치된 제3 영역을 더 포함하는 반도체 소자. - 제7 항에 있어서,
상기 제3 영역을 가로지르는 선택 게이트 라인을 더 포함하는 반도체 소자. - 기판 상에 적층된 다수의 반도체 패턴, 상기 다수의 반도체 패턴의 각각은 상기 기판의 상면과 평행한 제1 방향으로 연장되고, 상기 다수의 반도체 패턴의 각각은 제1 도전형 불순물들을 갖는 제1 반도체 패턴, 상기 제1 도전형 불순물들과 다른 제2 도전형 불순물들을 갖는 제2 반도체 패턴, 그리고 상기 제1 반도체 패턴 및 상기 제2 반도체 패턴 사이의 제3 반도체 패턴을 포함하고, 상기 제3 반도체 패턴은 상기 제1 반도체 패턴에 인접한 제1 영역 그리고 상기 제1 영역 및 상기 제2 반도체 패턴 사이의 제2 영역을 포함하며, 상기 제1 영역 및 상기 제2 영역 중 적어도 하나는 진성 반도체 층(Intrinsic Semiconductor Layer)을 포함하고;
상기 다수의 반도체 패턴에 접속된 제1 도전 라인;
상기 제1 도전 라인과 이격된 다수의 제2 도전 라인, 상기 다수의 제2 도전 라인의 각각은 상기 기판의 상면과 평행하고 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 다수의 제2 도전 라인의 각각은 상기 다수의 반도체 패턴 중 대응하는 하나에 접속되고;
상기 다수의 반도체 패턴과 인접하고 상기 제1 방향 및 상기 제2 방향과 교차하는 제3 방향으로 연장된 제1 게이트 라인; 및
상기 다수의 반도체 패턴과 인접하고 상기 제1 게이트 라인과 평행한 제2 게이트 라인을 포함하되,
상기 제1 게이트 라인은 상기 제1 영역을 가로지르고, 상기 제2 게이트 라인은 상기 제2 영역을 가로지르는 반도체 소자. - 기판 상의 다수의 반도체 패턴, 상기 다수의 반도체 패턴의 각각은 상기 기판의 상면과 평행한 제1 방향으로 연장되고, 상기 다수의 반도체 패턴은 상기 기판의 상면과 평행하고 상기 제1 방향과 교차하는 제2 방향으로 서로 평행하게 배치되고, 상기 다수의 반도체 패턴의 각각은 제1 도전형 불순물들을 갖는 제1 반도체 패턴, 상기 제1 도전형 불순물들과 다른 제2 도전형 불순물들을 갖는 제2 반도체 패턴, 그리고 상기 제1 반도체 패턴 및 상기 제2 반도체 패턴 사이의 제3 반도체 패턴을 포함하고, 상기 제3 반도체 패턴은 상기 제1 반도체 패턴에 인접한 제1 영역 그리고 상기 제1 영역 및 상기 제2 반도체 패턴 사이의 제2 영역을 포함하며, 상기 제1 영역 및 상기 제2 영역 중 적어도 하나는 진성 반도체 층(Intrinsic Semiconductor Layer)을 포함하고;
상기 다수의 반도체 패턴에 접속된 제1 도전 라인;
상기 제1 도전 라인과 이격된 다수의 제2 도전 라인, 상기 다수의 제2 도전 라인의 각각은 상기 제1 방향 및 상기 제2 방향과 교차하는 제3 방향으로 연장되고, 상기 다수의 제2 도전 라인의 각각은 상기 다수의 반도체 패턴 중 대응하는 하나에 접속되고;
상기 다수의 반도체 패턴과 인접하고 상기 제2 방향으로 연장된 제1 게이트 라인; 및
상기 다수의 반도체 패턴과 인접하고 상기 제1 게이트 라인과 평행한 제2 게이트 라인을 포함하되,
상기 제1 게이트 라인은 상기 제1 영역을 가로지르고, 상기 제2 게이트 라인은 상기 제2 영역을 가로지르는 반도체 소자.
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