KR20230044570A - 반도체 장치 - Google Patents

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KR20230044570A
KR20230044570A KR1020210126818A KR20210126818A KR20230044570A KR 20230044570 A KR20230044570 A KR 20230044570A KR 1020210126818 A KR1020210126818 A KR 1020210126818A KR 20210126818 A KR20210126818 A KR 20210126818A KR 20230044570 A KR20230044570 A KR 20230044570A
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윤철주
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삼성전자주식회사
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Abstract

본 발명은 성능 및 신뢰성이 향상된 반도체 장치를 제공하는 것이다. 본 발명의 반도체 장치는, 기판, 기판 상에 배치된 복수의 제1 스토리지 전극과, 제1 스토리지 전극 상의 제1 상부 전극과, 복수의 제1 스토리지 전극 및 제1 상부 전극 사이에 배치된 제1 커패시터 유전막을 포함하는 제1 커패시터 구조체, 및 제1 커패시터 구조체 및 기판 사이에 배치되고, 제1 커패시터 구조체와 연결된 제1 하부 전극을 포함하고, 복수의 제1 스토리지 전극은 서로 간에 이격된 제1 노멀 스토리지 전극 및 제1 더미 스토리지 전극을 포함하고, 제1 노멀 스토리지 전극은 상기 제1 하부 전극과 연결되고, 제1 더미 스토리지 전극은 상기 제1 하부 전극과 비연결된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
전기 및 전자 장치들에서, 커패시터는 다양한 용도로 사용되고 있다. 예를 들어, 커패시터는 디램과 같은 반도체 메모리 장치에서 메모리 요소로서 사용되고 있다. 다른 예로, 반도체 장치에서, 커패시터는 전기적 에너지를 국소적으로 저장하는 에너지 저장소로 기능하기 때문에, 반도체 장치의 한 부분에서 유발된 노이즈가 장치의 다른 부분에 영향을 주는 것을 차단하는 디커플링 회로의 구현을 위해 사용될 수 있다.
한편, 커패시터의 종횡비가 높아짐에 따라, 반도체 장치의 가장자리 영역에서 커패시터의 휨 현상이 발생될 수 있다. 이로 인해, 절연 특성이 열화될 수 있고, 커패시터에 전압을 인가할 때 누설전류가 발생될 수 있다.
본 발명이 해결하려는 기술적 과제는, 성능 및 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 기판, 기판 상에 배치된 복수의 제1 스토리지 전극과, 제1 스토리지 전극 상의 제1 상부 전극과, 복수의 제1 스토리지 전극 및 제1 상부 전극 사이에 배치된 제1 커패시터 유전막을 포함하는 제1 커패시터 구조체, 및 제1 커패시터 구조체 및 기판 사이에 배치되고, 제1 커패시터 구조체와 연결된 제1 하부 전극을 포함하고, 복수의 제1 스토리지 전극은 서로 간에 이격된 제1 노멀 스토리지 전극 및 제1 더미 스토리지 전극을 포함하고, 제1 노멀 스토리지 전극은 상기 제1 하부 전극과 연결되고, 제1 더미 스토리지 전극은 상기 제1 하부 전극과 비연결된다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 제1 영역과 상기 제1 영역을 둘러싸는 제2 영역을 포함하는 기판, 기판 상에 배치된 복수의 스토리지 전극과, 스토리지 전극 상의 상부 전극과, 복수의 스토리지 전극 및 상부 전극 사이에 배치된 커패시터 유전막을 포함하는 커패시터 구조체, 및 커패시터 구조체 및 기판의 제1 영역 사이에 배치되고, 커패시터 구조체와 연결된 하부 전극을 포함하고, 스토리지 전극은 기판의 제1 영역 상에 배치되어 하부 전극과 연결된 노멀 스토리지 전극, 및 기판의 제2 영역 상에 배치되고, 전기적으로 플로팅(floating)된 더미 스토리지 전극을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 셀 어레이 영역과 주변 영역을 포함하는 기판, 셀 어레이 영역의 기판 상에, 셀 어레이 영역의 기판을 가로지르는 비트라인, 비트라인 사이에 배치되고, 셀 어레이 영역의 기판과 연결된 매몰 컨택, 매몰 컨택 상의 랜딩 패드, 랜딩 패드 상에, 랜딩 패드와 접속되는 셀 커패시터 구조체, 주변 영역의 기판 상에 배치된 복수의 주변 스토리지 전극과, 주변 스토리지 전극 상의 주변 상부 전극과, 복수의 주변 스토리지 전극 및 주변 상부 전극 사이에 배치된 주변 커패시터 유전막을 포함하는 주변 커패시터 구조체, 주변 커패시터 구조체 및 주변 영역의 기판 사이에 배치되고, 주변 커패시터 구조체와 연결된 주변 하부 전극, 및 주변 하부 전극과 주변 영역의 기판 사이에 배치되는 주변 공통 전극을 포함하고, 평면적 관점에서, 주변 하부 전극의 넓이는 주변 공통 전극의 넓이보다 작고, 복수의 주변 스토리지 전극은 서로 간에 이격된 주변 노멀 스토리지 전극 및 주변 더미 스토리지 전극을 포함하고, 주변 노멀 스토리지 전극은 주변 하부 전극과 연결되고, 주변 더미 스토리지 전극은 주변 하부 전극과 비연결된다.
기타 실시예들의 구체적인 사항들은 발명의 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 반도체 장치를 개략적으로 도시하는 평면도이다.
도 2는 도 1의 A-A를 따라 절단한 단면도이다.
도 3은 도 2의 P 영역을 확대한 확대도이다.
도 4는 몇몇 실시예에 따른 반도체 장치의 예시적인 단면도이다.
도 5는 도 4의 Q 영역을 확대한 확대도이다.
도 6은 몇몇 실시예에 따른 반도체 장치의 예시적인 단면도이다.
도 7은 도 6의 R 영역을 확대한 확대도이다.
도 8은 몇몇 실시예에 따른 반도체 장치의 예시적인 단면도이다.
도 9 내지 도 11은 몇몇 실시예에 따른 반도체 장치의 예시적인 평면도이다.
도 12 및 도 13은 몇몇 실시예에 따른 반도체 장치의 예시적인 단면도이다.
도 14는 몇몇 실시예에 따른 반도체 장치의 평면도이다.
도 15는 도 14의 B-B 및 C-C를 따라 절단한 단면도이다.
도 16은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 17은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 18는 도 16의 X1-X1' 및 Y1-Y1'을 따라 절단한 단면도이다.
도 19는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 20은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 21 내지 도 33은 도 15의 단면을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 도면들이다.
이하에서, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명의 몇몇 실시예에 따른 첨부된 도면을 참조하여 보다 상세하게 설명하고자 한다.
몇몇 실시예들에 따른 반도체 장치에 관한 도면에서, 예시적으로 DRAM(Dynamic Random Access Memory)이 도시되었지만, 이에 제한되는 것은 아니다.
도 1은 몇몇 실시예에 따른 반도체 장치를 개략적으로 도시하는 평면도이다. 도 2는 도 1의 A-A를 따라 절단한 단면도이다. 도 3은 도 2의 P 영역을 확대한 확대도이다.
도 1 내지 도 3을 참조하면, 몇몇 실시예에 따른 반도체 장치는 기판(100), 제1 층간 절연막(110), 공통 전극(120), 하부 전극(125), 제2 층간 절연막(115), 커패시터 구조체(CS), 지지층(SP), 및 제1 컨택(170)을 포함할 수 있다.
기판(100)은 제1 영역(Ⅰ)과, 제2 영역(Ⅱ)을 포함한다. 제1 영역(Ⅰ)은 제2 영역(Ⅱ)에 의해 정의될 수 있다. 제2 영역(Ⅱ)은 제1 영역(Ⅰ)을 둘러쌀 수 있다. 제1 영역(Ⅰ)은 센터 영역이고, 제2 영역(Ⅱ)은 에지 영역일 수 있다.
기판(100)은 예를 들어, 실리콘 단결정 기판 또는 SOI(Silicon on Insulator) 기판일 수 있다. 이와 달리 기판(100)은 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 층간 절연막(110)은 기판(100) 상에 배치될 수 있다. 제1 층간 절연막(110)은 기판(100)과 공통 전극(120) 사이에 배치될 수 있다. 제1 층간 절연막(110)은 절연 물질을 포함할 수 있다. 제1 층간 절연막(110)은 기판(100)과 공통 전극(120) 사이에 배치되어 기판(100)과 공통 전극(120)을 절연시킬 수 있다. 제1 층간 절연막(110)은 단일막일 수도 있지만, 이에 한정되는 것은 아니다. 제1 층간 절연막(110)은 다중막일 수도 있다. 제1 층간 절연막(110)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
공통 전극(120)은 기판(100) 상에 배치된다. 공통 전극(120)은 제1 층간 절연막(110) 상에 배치된다. 공통 전극(120)은 제1 방향(D1)과 제2 방향(D2)이 연장되는 평면에서, 제1 방향(D1) 및 제2 방향(D2)으로 연장될 수 있다. 공통 전극(120)은 제1 방향(D1)으로 연장되는 장변과 제2 방향(D2)으로 연장되는 단변을 포함할 수 있지만, 이에 제한되는 것은 아니다. 본 명세서에서, 제1 방향(D1)과 제2 방향(D2)은 서로 교차된다. 제1 방향(D1)과 제2 방향(D2)은 실질적으로 서로 수직일 수 있다. 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 실질적으로 수직일 수 있다.
공통 전극(120)은 도전 물질을 포함할 수 있다. 공통 전극(120)은 커패시터 구조체(CS)와 전기적으로 연결될 수 있다. 공통 전극(120)은 하부 전극(125)과 직접 연결될 수 있다. 하부 전극(125)은 커패시터 구조체(CS)와 직접 연결될 수 있다. 공통 전극(120)은 단일막일 수도 있지만, 이에 한정되는 것은 아니다. 공통 전극(120)은 다중막일 수도 있다. 공통 전극(120)은 예를 들어, 폴리 실리콘, TiSiN, 텅스텐(W), 및 이들의 조합을 포함할 수 있지만, 이에 한정되는 것은 아니다.
도 1에서, 평면적 관점에서, 공통 전극(120)의 넓이는 하부 전극(125)의 넓이보다 크다. 하부 전극(125)은 공통 전극(120)과 제3 방향(D3)으로 완전히 중첩된다. 공통 전극(120)의 넓이는 상부 전극(140)의 넓이보다 크다. 상부 전극(140)은 공통 전극(120)과 제3 방향(D3)으로 완전히 중첩될 수 있다. 공통 전극(120)의 제2 방향(D2)으로의 폭은 상부 전극(140)의 제2 방향(D2)으로의 폭보다 클 수 있다. 또한, 공통 전극(120)의 제1 방향(D1)으로의 폭은 상부 전극(140)의 제1 방향(D1)으로의 폭보다 클 수 있다. 공통 전극(120)은 상부 전극(140)과 제3 방향(D3)으로 중첩되지 않는 부분을 포함할 수 있다.
제2 층간 절연막(115)은 공통 전극(120) 상에 배치될 수 있다. 제2 층간 절연막(115)은 커패시터 구조체(CS)와 공통 전극(120) 사이에 배치될 수 있다. 제2 층간 절연막(115)은 제3 층간 절연막(165)과 공통 전극(120) 사이에 배치될 수 있다. 제2 층간 절연막(115)은 제2 하부 층간 절연막(115a) 및 제2 상부 층간 절연막(115b)을 포함하는 다중막일 수 있다. 다만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 제2 층간 절연막(115)은 단일막일 수도 있음은 물론이다.
제2 하부 층간 절연막(115a) 및 제2 상부 층간 절연막(115b)은 각각 절연 물질을 포함할 수 있다. 예를 들어, 제2 하부 층간 절연막(115a) 및 제2 상부 층간 절연막(115b) 각각은 실리콘 질화막, 실리콘 산질화막, 실리콘 산화막 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
하부 전극(125)은 기판(100) 상에 배치된다. 하부 전극(125)은 기판(100)의 제1 영역(Ⅰ) 상에 배치된다. 하부 전극(125)은 기판(100)의 제1 영역(Ⅰ)과 제3 방향(D3)으로 완전히 중첩될 수 있다. 하부 전극(125)은 공통 전극(120) 상에 배치된다. 하부 전극(125)은 제2 층간 절연막(115) 내에 배치될 수 있다. 하부 전극(125)은 커패시터 구조체(CS)와 기판(100) 사이에 배치된다. 하부 전극(125)은 커패시터 구조체(CS)와 공통 전극(120) 사이에 배치된다. 하부 전극(125)은 커패시터 구조체(CS)와 공통 전극(120) 사이에 배치되어, 커패시터 구조체(CS)와 공통 전극(120)을 전기적으로 연결할 수 있다.
하부 전극(125)은 노멀 스토리지 전극(130N)과 접촉한다. 하부 전극(125)은 노멀 스토리지 전극(130N)과 연결된다. 하부 전극(125)은 더미 스토리지 전극(130D)과 접촉하지 않는다. 하부 전극(125)은 더미 스토리지 전극(130D)과 연결되지 않는다.
하부 전극(125)은 도전 물질을 포함할 수 있다. 하부 전극(125)은 예를 들어, 텅스텐(W), 타이타늄 질화막(TiN), 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 한정되는 것은 아니다. 도시된 것과 달리 하부 전극(125)은 다중막일 수도 있다. 하부 전극(125)이 다중막일 경우, 하부 전극(125)은 배리어막과 필링막을 포함할 수 있다. 배리어막은 예를 들어, 타이타늄 질화막일 수 있고, 필링막은 예를 들어 텅스텐일 수 있다.
도 1에서, 평면적 관점에서 하부 전극(125)의 넓이는 상부 전극(140)의 넓이보다 작다. 하부 전극(125)은 상부 전극(140)과 제3 방향(D3)으로 완전히 중첩된다.
도 3에서, 하부 전극(125)의 상면(125_US)은 제2 층간 절연막(115)의 상면(115_US)과 동일 평면에 놓인다. 제2 층간 절연막(115)의 상면(115_US)은 제2 상부 층간 절연막(115b)의 상면일 수 있다. 제2 상부 층간 절연막(115b)은 하부 전극(125)의 일부를 식각하여 형성될 수 있다. 하부 전극(125)의 일부를 식각하여 트렌치를 형성하고, 제2 상부 층간 절연막(115b)은 상기 트렌치를 채울 수 있다. 이에 따라, 하부 전극(125)의 상면(125_US)은 제2 층간 절연막(115)의 상면(115_US)과 실질적으로 동일 레벨에 놓일 수 있다.
몇몇 실시예에 따른 반도체 장치는 식각 정지막(160)을 더 포함할 수 있다. 식각 정지막(160)은 제2 층간 절연막(115) 및 하부 전극(125) 상에 배치될 수 있다. 식각 정지막(160)은 제2 층간 절연막(115)의 상면(115_US) 및 하부 전극(125)의 상면(125_US)을 따라 연장될 수 있다. 식각 정지막(160)은 실리콘 질화막, 실리콘 탄질화막, 실리콘 붕소질화막(SiBN), 실리콘 산질화막, 및 실리콘 산탄화막 중 적어도 하나를 포함할 수 있다.
커패시터 구조체(CS)는 제2 층간 절연막(115) 및 하부 전극(125) 상에 배치될 수 있다. 커패시터 구조체(CS)는 하부 전극(125)과 전기적으로 연결될 수 있다. 커패시터 구조체(CS)의 일부는 식각 정지막(160) 내에 배치될 수 있다. 커패시터 구조체(CS)는 스토리지 전극(130)과, 상부 전극(140)과, 커패시터 유전막(150)을 포함할 수 있다.
복수의 스토리지 전극(130)은 복수의 더미 스토리지 전극(130D)과 복수의 노멀 스토리지 전극(130N)을 포함한다. 더미 스토리지 전극(130D)은 기판(100)의 제2 영역(Ⅱ) 상에 배치된다. 노멀 스토리지 전극(130N)은 기판(100)의 제1 영역(Ⅰ) 상에 배치된다. 도 2의 단면에서, 기판(100) 상에 스토리지 전극(130)이 7개 배치되는 것으로 도시하였지만, 이는 설명의 편의를 위한 것일 뿐 스토리지 전극(130)의 개수는 이에 제한되지 않는다.
더미 스토리지 전극(130D)은 하부 전극(125)과 연결되지 않는다. 더미 스토리지 전극(130D)은 제2 층간 절연막(115)과 연결된다. 더미 스토리지 전극(130D)은 전기적으로 플로팅(floating)될 수 있다.
몇몇 실시예에서, 더미 스토리지 전극(130D)은 노멀 스토리지 전극(130N)을 향해 휘어있는 구조를 가질 수 있다. 더미 스토리지 전극(130D)은 노멀 스토리지 전극(130N)을 향해 기울어질 수 있다. 예를 들어, 더미 스토리지 전극(130D)은 제2 층간 절연막(115)에서 멀어짐에 따라 점진적으로 기울기가 감소될 수 있다. 즉, 더미 스토리지 전극(130D)의 측벽(130D_SW)은 제2 층간 절연막(115)에서 멀어짐에 따라 점진적으로 기울기가 감소될 수 있다.
몇몇 실시예에서, 가장 최외각에 있는 더미 스토리지 전극(130D)이 노멀 스토리지 전극(130N)과 가장 인접한 더미 스토리지 전극(130D)보다 더 기울어질 수 있다. 더미 스토리지 전극(130D)의 기울기는 최외곽에서 노멀 스토리지 전극(130N)을 향함에 따라 점진적으로 증가될 수 있으나, 이에 한정되는 것은 아니다.
도 2에서, 노멀 스토리지 전극(130N)을 기준으로 왼쪽에 배치된 더미 스토리지 전극(130D)은 제2 층간 절연막(115)에서 멀어짐에 따라 오른쪽 방향으로 기울어질 수 있다. 노멀 스토리지 전극(130N)을 기준으로 오른쪽에 배치된 더미 스토리지 전극(130D)은 제2 층간 절연막(115)에서 멀어짐에 따라 왼쪽 방향으로 기울어질 수 있다.
도 3에서, 더미 스토리지 전극(130D)은 제1 면(130D_BS)과 제2 면(130D_US)을 포함할 수 있다. 제1 면(130D_BS)은 더미 스토리지 전극(130D)의 하면일 수 있고, 제2 면(130D_US)은 더미 스토리지 전극(130D)의 상면일 수 있다. 제1 면(130D_BS)은 기판(100)과 마주보는 면일 수 있다. 제2 면(130D_US)은 제1 면(130D_BS)과 대향하는 면일 수 있다.
몇몇 실시예에서, 제1 면(130D_BS)과 제2 면(130D_US)은 미스 얼라인(misalign)될 수 있다. 제1 면(130D_BS)의 중심(130D_C1)과 제2 면(130D_US)의 중심(130D_C2)이 제3 방향(D3)으로 중첩되면, 제1 면(130D_BS)의 중심(130D_C1)과 제2 면(130D_US)의 중심(130D_C2)은 얼라인(align) 되었다고 판단할 수 있다. 이 경우, 제1 면(130D_BS)과 제2 면(130D_US)도 얼라인 되었다고 판단할 수 있다.
도 3에서, 제1 면(130D_BS)의 중심(130D_C1)은 제2 면(130D_US)의 중심(130D_C2)과 제3 방향(D3)으로 중첩되지 않는다. 즉, 제1 면(130D_BS)의 중심(130D_C1)은 제2 면(130D_US)의 중심(130D_C2)과 미스 얼라인(misalign)된다. 이 경우, 제1 면(130D_BS)과 제2 면(130D_US)은 미스 얼라인 되었다고 판단할 수 있다. 제1 면(130D_BS)의 중심(130D_C1)과 제2 면(130D_US)의 중심(130D_C2)을 연결한 가상의 직선은, 제3 방향(D3)과 다른 임의의 방향으로 연장될 수 있다.
더미 스토리지 전극(130D)은 제1 부분(130D1)과 제2 부분(130D2)을 포함할 수 있다. 더미 스토리지 전극(130D)의 제1 부분(130D1)은 제2 층간 절연막(115)과 연결되는 부분일 수 있다. 더미 스토리지 전극(130D)의 제2 부분(130D2)은 더미 스토리지 전극(130D)의 제1 부분(130D1) 상에 배치된 부분일 수 있다.
몇몇 실시예에서, 더미 스토리지 전극(130D)의 제1 부분(130D1)의 기울기와, 더미 스토리지 전극(130D)의 제2 부분(130D2)의 기울기는 서로 다를 수 있다. 예를 들어, 더미 스토리지 전극(130D)의 제1 부분(130D1)은 제3 방향(D3)과 나란한 방향으로 연장될 수 있고, 더미 스토리지 전극(130D)의 제2 부분(130D2)은 제3 방향(D3)과 다른 임의의 방향으로 연장될 수 있다.
노멀 스토리지 전극(130N)은 하부 전극(125)과 전기적으로 연결된다. 복수의 노멀 스토리지 전극(130N)은 전기적으로 서로 병렬 연결될 수 있다. 노멀 스토리지 전극(130N)은 제2 층간 절연막(115)과 연결되지 않는다.
몇몇 실시예에서, 노멀 스토리지 전극(130N)은 제3 방향(D3)으로 연장될 수 있다. 노멀 스토리지 전극(130N)은 휘어있지 않는 구조를 가질 수 있다. 노멀 스토리지 전극(130N)의 측벽(130N_SW)은 제3 방향(D3)과 나란한 방향으로 연장될 수 있다.
도 3에서, 노멀 스토리지 전극(130N)은 제3 면(130N_BS)과 제4 면(130N_US)을 포함할 수 있다. 제3 면(130N_BS)은 노멀 스토리지 전극(130N)의 하면일 수 있고, 제4 면(130N_US)은 노멀 스토리지 전극(130N)의 상면일 수 있다. 제3 면(130N_BS)은 기판(100)과 마주보는 면일 수 있다. 제4 면(130N_US)은 제3 면(130N_BS)과 대향하는 면일 수 있다.
제3 면(130N_BS)과 제4 면(130N_US)은 얼라인(align) 될 수 있다. 제3 면(130N_BS)의 중심(130N_C1)은 제4 면(130N_US)의 중심(130N_C2)과 제3 방향(D3)으로 중첩된다. 즉, 제3 면(130N_BS)의 중심(130N_C1)은 제4 면(130N_US)의 중심(130N_C2)과 얼라인(align) 된다. 제3 면(130N_BS)의 중심(130N_C1)과 제4 면(130N_US)의 중심(130N_C2)을 연결한 가상의 직선은, 제3 방향(D3)과 나란한 방향으로 연장될 수 있다.
노멀 스토리지 전극(130N)은 제1 부분(130N1)과 제2 부분(130N2)을 포함할 수 있다. 노멀 스토리지 전극(130N)의 제1 부분(130N1)은 하부 전극(125)과 연결되는 부분일 수 있다. 노멀 스토리지 전극(130N)의 제2 부분(130N2)은 노멀 스토리지 전극(130N)의 제1 부분(130N1) 상에 배치된 부분일 수 있다.
몇몇 실시예에서, 노멀 스토리지 전극(130N)의 제1 부분(130N1)의 기울기와, 노멀 스토리지 전극(130N)의 제2 부분(130N2)의 기울기는 서로 동일할 수 있다. 예를 들어, 노멀 스토리지 전극(130N)의 제1 부분(130N1) 및 노멀 스토리지 전극(130N)의 제2 부분(130N2)은 제3 방향(D3)과 나란한 방향으로 연장될 수 있다.
더미 스토리지 전극(130D)과 노멀 스토리지 전극(130N)은 필라 형상을 갖는 것으로 도시하였지만, 이에 한정되는 것은 아니다. 더미 스토리지 전극(130D)과 노멀 스토리지 전극(130N)은 실린더 형상을 가질 수 있음은 물론이다.
스토리지 전극(130)의 종횡비가 높아짐에 따라, 에지 영역에 배치된 스토리지 전극(130), 예를 들어, 더미 스토리지 전극(130D)은 휨 현상이 발생될 수 있다. 만일 휘어 있는 더미 스토리지 전극(130D)이 전기적으로 연결된다면, 더미 스토리지 전극(130D) 상에 배치된 커패시터 유전막(150)의 절연 특성이 열화될 여지가 있고, 스토리지 전극(130) 간 누설 전류가 발생될 여지도 있다. 본 발명의 몇몇 실시예에 따른 반도체 장치는 휨 현상이 발생된 더미 스토리지 전극(130D)을 전기적으로 플로팅시켜 반도체 장치의 성능 및 신뢰성을 향상시킬 수 있다.
상부 전극(140)은 스토리지 전극(130) 상에 배치될 수 있다. 상부 전극(140)은 스토리지 전극(130)의 외측벽을 감쌀 수 있다. 상부 전극(140)은 더미 스토리지 전극(130D)과 노멀 스토리지 전극(130N)의 외측벽을 감쌀 수 있다. 상부 전극(140)은 기판(100)의 제1 영역(Ⅰ)과 제2 영역(Ⅱ)의 일부 상에 형성될 수 있다. 평면적 관점에서, 상부 전극(140)의 넓이는 하부 전극(125)의 넓이보다 클 수 있다.
커패시터 유전막(150)은 상부 전극(140)과 스토리지 전극(130) 사이에 배치될 수 있다. 커패시터 유전막(150)은 스토리지 전극(130)의 프로파일을 따라 배치될 수 있다.
스토리지 전극(130) 및 상부 전극(140)은 각각 예를 들어, 도핑된 반도체 물질, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물, 나이오븀 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루세늄, 이리듐, 티타늄 또는 탄탈륨 등), 및 도전성 금속 산화물(예를 들어, 이리듐 산화물 또는 나이오븀 산화물 등) 등을 포함할 수 있지만, 이에 제한되는 것은 아니다.
커패시터 유전막(150)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 고유전율 물질 및 이들의 조합 중에서 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 몇몇 실시예들에 따른 반도체 장치에서, 커패시터 유전막(150)은 지르코늄 산화물(zirconium oxide), 알루미늄 산화물(aluminum oxide) 및 지르코늄 산화물(zirconium oxide)이 순차적으로 적층된 적층막 구조를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 커패시터 유전막(150)은 하프늄(Hf)을 포함하는 유전막을 포함할 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 커패시터 유전막(150)은 강유전체 물질막과 상유전체 물질막의 적층막 구조를 가질 수 있다.
지지층(SP)은 복수의 스토리지 전극들(130)을 구조적으로 지지할 수 있다. 지지층(SP)은 하부 지지층(SPL)과 상부 지지층(SPU)을 포함할 수 있다. 하부 지지층(SPL)과 상부 지지층(SPU)은 서로 제3 방향(D3)으로 이격될 수 있다. 지지층(SP)은 복수의 개구부(OP)를 포함할 수 있다. 각각의 개구부(OP)들을 정의하는 폐곡선은 인접한 4개의 스토리지 전극(130)의 중심과 연결될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
지지층(SP)은 예를 들어, 실리콘 질화물(SiN), 실리콘 탄질화물(SiCN), 실리콘 붕소질화물(SiBN), 실리콘 탄산화물(SiCO), 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN) 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에 따른 반도체 장치는 제3 층간 절연막(165)을 더 포함할 수 있다. 제3 층간 절연막(165)은 식각 정지막(160) 상에 배치될 수 있다. 제3 층간 절연막(165)은 커패시터 구조체(CS)를 덮을 수 있다. 커패시터 구조체(CS)의 상면은 제3 층간 절연막(165)의 상면보다 낮게 형성될 수 있다.
제3 층간 절연막(165)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethyleyCloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSilyl Borate (TMSB), DiAcetoxyDitertiaryButoSiloxane (DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ(Tonen SilaZen), FSG(Fluoride Silicate Glass), polypropylene oxide와 같은 polyimide nanofoams, CDO(Carbon Doped silicon Oxide), OSG(Organo Silicate Glass), SiLK, Amorphous Fluorinated Carbon, silica aerogels, silica xerogels, mesoporous silica 또는 이들의 조합을 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 컨택(170)은 공통 전극(120) 상에 배치될 수 있다. 제1 컨택(170)은 상부 전극(140)과 제3 방향(D3)으로 중첩되지 않는 공통 전극(120) 상에 배치될 수 있다. 제1 컨택(170)은 공통 전극(120)과 접속될 수 있다. 제1 컨택(170)은 제3 층간 절연막(165), 식각 정지막(160), 제2 층간 절연막(115)을 관통하여 공통 전극(120)과 전기적으로 연결될 수 있다. 몇몇 실시예에서, 제1 컨택(170)을 통해 접지 전압이 인가될 수 있다.
제1 컨택(170)은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 실리콘 질화물(TiSiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 보론(NiB), 텅스텐(W), 텅스텐 질화물(WN), 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에 따른 반도체 장치는 제2 컨택(175)을 더 포함할 수 있다. 제2 컨택(175)은 커패시터 구조체(CS)와 접속될 수 있다. 제2 컨택(175)은 커패시터 구조체(CS)의 상부 전극(140)과 전기적으로 연결될 수 있다. 제2 컨택(175)은 커패시터 구조체(CS)의 노멀 스토리지 전극(130N)과 전기적으로 연결될 수 있다. 제2 컨택(175)은 제3 층간 절연막(165)을 관통할 수 있다. 몇몇 실시예에서, 제2 컨택(175)을 통해 전원 전압이 인가될 수 있다.
제2 컨택(175)은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 실리콘 질화물(TiSiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 보론(NiB), 텅스텐(W), 텅스텐 질화물(WN), 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에 따른 반도체 장치는 제4 층간 절연막(190)과, 제1 배선 패턴(180)과, 제2 배선 패턴(185)을 더 포함할 수 있다.
제4 층간 절연막(190)은 제3 층간 절연막(165) 상에 배치될 수 있다. 제4 층간 절연막(190)은 제1 컨택(170)과 제2 컨택(175) 상에 배치될 수 있다. 제4 층간 절연막(190)은 예를 들어, 실리콘 산화막일 수 있지만, 이에 한정되는 것은 아니다.
제1 배선 패턴(180)과 제2 배선 패턴(185)은 제4 층간 절연막(190) 내에 배치될 수 있다. 제1 배선 패턴(180)은 제1 컨택(170)과 연결될 수 있고, 제2 배선 패턴(185)은 제2 컨택(175)과 연결될 수 있다. 제1 배선 패턴(180) 및 제2 배선 패턴(185)은 도전 물질을 포함할 수 있다. 예를 들어, 제1 배선 패턴(180) 및 제2 배선 패턴(185) 각각은 텅스텐(W), 구리(Cu), 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.
도 4는 몇몇 실시예에 따른 반도체 장치의 예시적인 단면도이다. 도 5는 도 4의 Q 영역을 확대한 확대도이다. 설명의 편의상 도 1 내지 도 3을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 4 및 도 5를 참조하면, 더미 스토리지 전극(130D)의 일부는 휘어있지 않은 구조를 가질 수 있다.
더미 스토리지 전극(130D) 중 노멀 스토리지 전극(130N)과 가장 인접한 더미 스토리지 전극(130D)은 휘어있지 않은 구조를 가질 수 있다. 더미 스토리지 전극(130D) 중 최외각에 배치된 더미 스토리지 전극(130D)은 노멀 스토리지 전극(130N)을 향해 휘어있는 구조를 가질 수 있다.
기판(100)의 제2 영역(Ⅱ)과 제3 방향(D3)으로 중첩된 스토리지 전극(130)의 일부는 제3 방향(D3)과 나란한 방향으로 연장될 수 있다.
도 5에서, 노멀 스토리지 전극(130N)과 가장 인접한 더미 스토리지 전극(130D)의 제1 면(130D_BS)의 중심(130_C1)과 제2 면(130D_US)의 중심(130_C2)은 얼라인(align)될 수 있다. 즉, 제1 면(130D_BS)의 중심(130_C1)과 제2 면(130D_US)의 중심(130_C2)은 제3 방향(D3)으로 완전히 중첩될 수 있다. 제1 면(130D_BS)의 중심(130_C1)과 제2 면(130D_US)의 중심(130_C2)을 연결한 가상의 직선은 제3 방향(D3)과 나란한 방향으로 연장할 수 있다.
노멀 스토리지 전극(130N)과 가장 인접한 더미 스토리지 전극(130D)의 측벽(130D_SW)은 제3 방향(D3)으로 연장될 수 있다. 노멀 스토리지 전극(130N)과 가장 인접한 더미 스토리지 전극(130D)의 제1 부분(130D1)과 제2 부분(130D2)의 기울기는 서로 동일할 수 있다. 노멀 스토리지 전극(130N)과 가장 인접한 더미 스토리지 전극(130D)의 제1 부분(130D1)과 제2 부분(130D2)은 제3 방향(D3)과 평행한 방향으로 연장할 수 있다.
도 6은 몇몇 실시예에 따른 반도체 장치의 예시적인 단면도이다. 도 7은 도 6의 R 영역을 확대한 확대도이다. 설명의 편의상 도 1 내지 도 3을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 6 및 도 7을 참조하면, 노멀 스토리지 전극(130N)의 일부는 휘어있는 구조를 가질 수 있다.
노멀 스토리지 전극(130N) 중 더미 스토리지 전극(130D)과 가장 인접한 노멀 스토리지 전극(130N)은 휘어있는 구조를 가질 수 있다. 노멀 스토리지 전극(130N) 중 가운데 배치된 노멀 스토리지 전극(130N)은 휘어있지 않은 구조를 가질 수 있다.
도 7에서, 노멀 스토리지 전극(130N)의 제3 면(130N_BS)의 중심(130N_C1)과 노멀 스토리지 전극(130N)의 제4 면(130N_US)의 중심(130N_C2)은 미스 얼라인(misalign)된다. 즉, 제3 면(130N_BS)의 중심(130N_C1)과 제4 면(130N_US)의 중심(130N_C2)은 제3 방향(D3)으로 중첩되지 않는다. 제3 면(130N_BS)의 중심(130N_C1)과 제4 면(130N_US)의 중심(130N_C2)을 연결한 가상의 직선은 제3 방향(D3)으로 연장하지 않는다. 제3 면(130N_BS)의 중심(130N_C1)과 제4 면(130N_US)의 중심(130N_C2)을 연결한 가상의 직선은 제3 방향(D3)과 다른 임의의 방향으로 연장할 수 있다.
더미 스토리지 전극(130D)과 가장 인접한 노멀 스토리지 전극(130N)은 제1 부분(130N1)과 제2 부분(130N2)을 포함한다. 노멀 스토리지 전극(130N)의 제1 부분(130N1)의 기울기와 노멀 스토리지 전극(130N)의 제2 부분(130N2)의 기울기는 서로 다를 수 있다. 노멀 스토리지 전극(130N)의 제1 부분(130N1)은 제3 방향(D3)으로 연장되고, 노멀 스토리지 전극(130N)의 제2 부분(130N2) 제3 방향(D3)과 다른 임의의 방향으로 연장될 수 있다.
도 8은 몇몇 실시예에 따른 반도체 장치의 예시적인 단면도이다.
도 8을 참조하면, 스토리지 전극(130)은 실린더 모양을 가질 수 있다. 각각의 스토리지 전극(130)은 컵 형태일 수 있다. 예를 들어, 더미 스토리지 전극(130D) 및 노멀 스토리지 전극(130N) 각각은 열린 상부 및 닫힌 바닥을 가질 수 있다.
도 9 내지 도 11은 몇몇 실시예에 따른 반도체 장치의 예시적인 평면도이다. 설명의 편의상 도 1을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 9를 참조하면, 공통 전극(120)의 제2 방향(D2)으로의 폭과 상부 전극(140)의 제2 방향(D2)으로의 폭은 실질적으로 동일할 수 있다.
이 경우에도, 공통 전극(120)의 제1 방향(D1)으로의 폭은 상부 전극(140)의 제1 방향(D1)으로의 폭보다 크다. 즉, 공통 전극(120)은 상부 전극(140)과 제3 방향(D3)으로 중첩되지 않는 부분이 존재할 수 있다. 상부 전극(140)과 제3 방향(D3)으로 중첩되지 않는 공통 전극(120) 상에 제1 컨택(170)이 위치할 수 있다.
도 10을 참조하면, 공통 전극(120)의 제2 방향(D2)으로의 폭은 상부 전극(140)의 제2 방향(D2)으로의 폭보다 작다. 즉, 상부 전극(140)은 공통 전극(120)과 제3 방향(D3)으로 중첩되지 않는 부분을 포함할 수 있다.
이 경우에도, 공통 전극(120)의 제1 방향(D1)으로의 폭은 상부 전극(140)의 제1 방향(D1)으로의 폭보다 크다.
도 11을 참조하면, 개구부(OP)의 폐곡선은 인접하는 3개의 스토리지 전극(130)의 중심을 관통할 수 있다.
도 12 및 도 13은 몇몇 실시예에 따른 반도체 장치의 예시적인 단면도이다.
도 12를 참조하면, 하부 전극은 제1 하부 전극(125)과 제2 하부 전극(225)을 포함한다. 제1 하부 전극(125)과 제2 하부 전극(225)은 제1 방향(D1)으로 이격될 수 있다. 제1 하부 전극(125)과 제2 하부 전극(225) 사이에는 제2 층간 절연막(115)이 배치될 수 있다.
공통 전극(120)은 제1 방향(D1)으로 길게 연장될 수 있다. 제1 하부 전극(125)과 제2 하부 전극(225)은 공통 전극(120)과 연결될 수 있다.
커패시터 구조체는 제1 커패시터 구조체(CS1) 및 제2 커패시터 구조체(CS2)를 포함한다. 제1 커패시터 구조체(CS1) 및 제2 커패시터 구조체(CS2)는 서로 제1 방향(D1)으로 이격될 수 있다. 제1 커패시터 구조체(CS1)는 제1 하부 전극(125) 상에 배치될 수 있다. 제2 커패시터 구조체(CS2)는 제2 하부 전극 상에 배치될 수 있다.
제1 커패시터 구조체(CS1)는 제1 스토리지 전극(130)과, 제1 상부 전극(140)과, 제1 커패시터 유전막(150)을 포함한다. 제2 커패시터 구조체(CS2)는 제2 스토리지 전극(230)과, 제2 상부 전극(240)과, 제2 커패시터 유전막(250)을 포함한다.
제1 스토리지 전극(130)은 제1 더미 스토리지 전극(130D)과, 제1 노멀 스토리지 전극(130N)을 포함한다. 제1 더미 스토리지 전극(130D)은 제1 하부 전극(125)과 연결되지 않는다. 제1 더미 스토리지 전극(130D)은 제2 층간 절연막(115)과 연결된다. 제1 더미 스토리지 전극(130D)은 전기적으로 플로팅될 수 있다. 제1 노멀 스토리지 전극(130N)은 제1 하부 전극(125)과 연결된다. 제1 노멀 스토리지 전극(130N)들은 서로 전기적으로 병렬 연결될 수 있다.
제1 지지층(SP1)은 복수의 제1 스토리지 전극들(130)을 구조적으로 지지할 수 있다. 제1 지지층(SP1)은 제1 하부 지지층(SP1L) 및 제1 상부 지지층(SP1U)을 포함할 수 있다. 제1 하부 지지층(SP1L) 및 제1 상부 지지층(SP1U)은 서로 제3 방향(D3)으로 이격될 수 있다.
제2 스토리지 전극(230)은 제2 더미 스토리지 전극(230D)과, 제2 노멀 스토리지 전극(230N)을 포함한다. 제2 더미 스토리지 전극(230D)은 제2 하부 전극(225)과 연결되지 않는다. 제2 더미 스토리지 전극(230D)은 제2 층간 절연막(115)과 연결된다. 제2 더미 스토리지 전극(230D)은 전기적으로 플로팅될 수 있다. 제2 노멀 스토리지 전극(230N)은 제2 하부 전극(225)과 연결된다. 제2 노멀 스토리지 전극(230N)들은 서로 전기적으로 병렬 연결될 수 있다.
제2 지지층(SP2)은 복수의 제2 스토리지 전극들(230)을 구조적으로 지지할 수 있다. 제2 지지층(SP2)은 제2 하부 지지층(SP2L) 및 제2 상부 지지층(SP2U)을 포함할 수 있다. 제2 하부 지지층(SP2L) 및 제2 상부 지지층(SP2U)은 서로 제3 방향(D3)으로 이격될 수 있다.
몇몇 실시예에서, 제1 노멀 스토리지 전극(130N)과 제2 노멀 스토리지 전극(230N)은 모두 공통 전극(120)과 연결된다. 따라서, 복수의 제1 노멀 스토리지 전극들(130N)과 복수의 제2 노멀 스토리지 전극들(230N)은 서로 전기적으로 병렬 연결된다.
몇몇 실시예에 따른 반도체 장치는, 제2 커패시터 구조체(CS2) 상에, 제2 상부 전극(240)과 연결된 제3 컨택(275)과, 제3 컨택(275)과 연결된 제3 배선 패턴(285)을 더 포함할 수 있다.
제3 컨택(275)은 도전 물질을 포함한다. 제3 컨택(275)은 제2 상부 전극(240)과 전기적으로 연결된다. 제3 컨택(275)은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 실리콘 질화물(TiSiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 보론(NiB), 텅스텐(W), 텅스텐 질화물(WN), 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제3 배선 패턴(285)은 제4 층간 절연막(190) 내에 배치될 수 있다. 제3 배선 패턴(285)은 예를 들어, 텅스텐(W), 구리(Cu), 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.
도 13을 참조하면, 공통 전극(120)은 제1 공통 전극(120_1)과 제2 공통 전극(120_2)을 포함한다.
제1 공통 전극(120_1)과, 제2 공통 전극(120_2)은 서로 제1 방향(D1)으로 이격될 수 있다. 제1 공통 전극(120_1)과, 제2 공통 전극(120_2) 사이에 절연 물질이 배치될 수 있다. 제1 공통 전극(120_1)과, 제2 공통 전극(120_2) 사이에 제2 층간 절연막(115)이 배치될 수 있다.
제1 공통 전극(120_1) 상에 제1 하부 전극(125)이 배치된다. 제1 하부 전극(125) 상에 제1 커패시터 구조체(CS1)가 배치된다. 제2 공통 전극(120_2) 상에 제2 하부 전극(225)이 배치된다. 제2 하부 전극(225) 상에 제2 커패시터 구조체(CS2)가 배치된다.
제1 공통 전극(120_1)과 제2 공통 전극(120_2)은 서로 전기적으로 연결되지 않는다. 따라서, 제1 커패시터 구조체(CS1)의 복수의 제1 노멀 스토리지 전극들(130N)과 제2 커패시터 구조체(CS2)의 복수의 제2 노멀 스토리지 전극들(230N)은 서로 전기적으로 직렬 연결될 수 있다. 제1 컨택(170)은 제1 공통 전극(120_1)과 전기적으로 연결될 수 있다. 제1 컨택(170)은 제2 공통 전극(120_2)과 전기적으로 연결되지 않을 수 있다.
몇몇 실시예에 따른 반도체 장치는, 제2 공통 전극(120_2)과 연결된 제4 컨택(270) 및 제4 컨택(270)과 연결된 제4 배선 패턴(280)을 더 포함할 수 있다.
제4 컨택(270)은 도전 물질을 포함한다. 제4 컨택(270)은 제2 공통 전극(120_2)과 전기적으로 연결된다. 제4 컨택(270)은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 실리콘 질화물(TiSiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 보론(NiB), 텅스텐(W), 텅스텐 질화물(WN), 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제4 배선 패턴(280)은 제4 층간 절연막(190) 내에 배치될 수 있다. 제4 배선 패턴(280)은 예를 들어, 텅스텐(W), 구리(Cu), 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.
도 14는 몇몇 실시예에 따른 반도체 장치의 평면도이다. 도 15는 도 14의 B-B 및 C-C를 따라 절단한 단면도이다. 이하에서, 도 14 및 도 15를 참조하여 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다. 이하의 반도체 장치는 예를 들어 디램(DRAM)일 수 있다.
도 14 및 도 15를 참조하면, 기판(100)은 셀 어레이 영역(CA), 및 주변 영역(PA)을 포함한다.
주변 영역(PA)은 셀 어레이 영역(CA)의 주변에 배치될 수 있다. 주변 영역(PA)은 셀 어레이 영역(CA)에 배치되는 워드라인들(WL)과 비트라인들(BL)을 구동하기 위한 주변 회로들이 배치될 수 있다.
셀 어레이 영역(CA)의 기판(100) 내에 셀 소자 분리막(305)이 배치될 수 있다. 셀 소자 분리막(305)은 셀 활성 영역(ACT)을 정의할 수 있다. 반도체 장치의 디자인 룰의 감소에 따라, 도시된 바와 같이 셀 활성 영역(ACT)은 사선(diagonal line or oblique line)의 바(bar) 형태로 배치될 수 있다. 예를 들어, 셀 활성 영역(ACT)은 제4 방향(D4)으로 연장될 수 있다. 제4 방향(D3)은 제1 방향(D1)과 제2 방향(D2) 사이의 임의의 방향일 수 있다.
셀 활성 영역(ACT)은 제1 방향(D1)으로 서로 평행하게 배열될 수 있다. 하나의 셀 활성 영역(ACT)의 단부는 이웃하는 다른 셀 활성 영역(ACT)의 중심과 인접하도록 배열될 수 있다.
몇몇 실시예들에 따른 반도체 장치는 셀 활성 영역(ACT) 상에 형성된 다양한 컨택 배열들을 포함할 수 있다. 다양한 컨택 배열은 예를 들어, 다이렉트 컨택(Direct Contact; DC), 매몰 컨택(Buried Contact; BC), 및 랜딩 패드(Landing Pad; 325) 등을 포함할 수 있다.
여기서, 다이렉트 컨택(DC)은 셀 활성 영역(ACT)을 비트라인(BL)에 전기적으로 연결시키는 컨택을 의미할 수 있다. 매몰 컨택(BC)은 셀 활성 영역(ACT)을 셀 스토리지 전극(330)에 연결시키는 컨택을 의미할 수 있다. 배치 구조상, 매몰 컨택(BC)과 셀 활성 영역(ACT)의 접촉 면적이 작을 수 있다. 그에 따라, 셀 활성 영역(ACT)과 접촉 면적을 확대하는 것과 함께 셀 스토리지 전극(330)과의 접촉 면적 확대를 위해, 도전성의 랜딩 패드(325)가 도입될 수 있다.
랜딩 패드(325)는 셀 활성 영역(ACT)과 매몰 컨택(BC) 사이에 배치될 수도 있고, 매몰 컨택(BC)과 셀 스토리지 전극(330) 사이에 배치될 수도 있다. 몇몇 실시예들에 따른 반도체 장치에서, 랜딩 패드(325)는 매몰 컨택(BC)과 셀 스토리지 전극(330) 사이에 배치될 수 있다. 랜딩 패드(325)의 도입을 통해 접촉 면적을 확대함으로써, 셀 활성 영역(ACT)과 셀 스토리지 전극(330) 사이의 컨택 저항이 감소될 수 있다.
워드라인들(WL)은 기판(100) 내에 매립될 수 있다. 워드라인들(WL)은 셀 활성 영역(ACT)을 가로지를 수 있다. 워드라인들(WL)은 제1 방향(D1)으로 연장될 수 있다. 워드라인들(WL)은 서로 제2 방향(D2)으로 이격될 수 있다. 워드라인들(WL)은 기판(100) 내에 매립되어, 제1 방향(D1)으로 연장될 수 있다. 도시되진 않았지만, 워드라인들(WL) 사이의 셀 활성 영역(ACT) 내에 도핑 영역이 형성될 수 있다. 상기 도핑 영역에는 N형의 불순물이 도핑될 수 있다.
셀 어레이 영역(CA)의 기판(100) 상에, 버퍼막(310)이 배치될 수 있다. 버퍼막(310)은 차례로 적층된 제1 셀 절연막(311), 제2 셀 절연막(312), 및 제3 셀 절연막(313)을 포함할 수 있다. 제2 셀 절연막(312)은 제1 셀 절연막(311) 및 제3 셀 절연막(313)과 식각 선택비를 가지는 물질을 포함할 수 있다. 예를 들어, 제2 셀 절연막(312)은 실리콘 질화물을 포함할 수 있다. 제1 및 제3 셀 절연막(311, 313)은 실리콘 산화물을 포함할 수 있다.
비트라인들(BL)은 버퍼막(310) 상에 배치될 수 있다. 비트라인들(BL)은 기판(100)과 워드라인들(WL)을 가로지를 수 있다. 도 14에 도시된 바와 같이, 비트라인들(BL)은 제2 방향(D2)으로 연장될 수 있다. 비트라인들(BL)은 서로 제1 방향(D1)으로 이격될 수 있다.
비트라인들(BL)은 차례로 적층된 비트라인 하부 전극(321), 비트라인 중부 전극(322), 비트라인 상부 전극(323)을 포함할 수 있다. 비트라인 하부 전극(321)은 불순물이 도핑된 폴리 실리콘을 포함할 수 있다. 비트라인 중부 전극(322)은 TiSiN을 포함할 수 있다. 비트라인 상부 전극(323)은 텅스텐(W)을 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
비트라인(BL) 상에 비트라인 캡핑 패턴(315)이 배치될 수 있다. 비트라인 캡핑 패턴(315)은 단일막인 것으로 도시되었으나, 이에 한정되는 것은 아니다. 비트라인 캡핑 패턴(315)은 다중막일 수 있음은 물론이다. 비트라인 캡핑 패턴(315)은 실리콘 질화물을 포함할 수 있다.
비트라인(BL)의 측벽과 비트라인 캡핑 패턴(315)의 측벽 상에 비트라인 스페이서(SL)가 배치될 수 있다. 비트라인 스페이서(SL)는 다이렉트 컨택(DC)이 형성된 비트라인(BL) 부분에서 기판(100) 및 셀 소자 분리막(305) 상에 배치될 수 있다. 그러나, 다이렉트 컨택(DC)이 형성되지 않은 부분에서, 비트라인 스페이서(SL)는 버퍼막(310) 상에 배치될 수 있다.
비트라인 스페이서(SL)는 단일막일 수 있으나, 도시된 것처럼, 비트라인 스페이서(SL)는 제1 및 제2 비트라인 스페이서(SL1, SL2)를 포함하는 다중막일 수도 있다. 예를 들어, 제1 및 제2 비트라인 스페이서(SL1, SL2)는 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막(SiON), 실리콘 산탄질화막(SiOCN), 에어(air) 및 이들의 조합을 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
버퍼막(310)은 비트라인(BL)과 셀 소자 분리막(305) 사이 그리고 비트라인 스페이서(SL)와 기판(100) 사이에 개재될 수 있다.
비트라인(BL)은 다이렉트 컨택(DC)에 의해 셀 활성 영역(ACT)의 도핑 영역과 전기적으로 연결될 수 있다. 다이렉트 컨택(DC)은 예를 들어, 불순물이 도핑된 폴리 실리콘으로 형성될 수 있다.
인접한 한 쌍의 비트라인들(BL) 사이에 매몰 컨택(BC)이 배치될 수 있다. 매몰 컨택(BC)들은 서로 이격될 수 있다. 매몰 컨택(BC)은 불순물이 도핑된 폴리 실리콘, 도전성 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다. 매몰 컨택(BC)들은 평면적으로 서로 이격된 아일랜드 형상을 가질 수 있다. 매몰 컨택(BC)은 버퍼막(310)을 관통하여 셀 활성 영역(ACT)의 도핑 영역들과 접할 수 있다.
매몰 컨택(BC) 상에, 랜딩 패드(325)가 형성될 수 있다. 랜딩 패드(325)는 매몰 컨택(BC)과 전기적으로 연결될 수 있다. 랜딩 패드(325)는 비트라인(BL)의 상면의 일부와 중첩될 수 있다. 랜딩 패드(325)는 예를 들어, 텅스텐, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물, 도전성 금속 탄화물, 금속 및 금속 합금 중 적어도 하나를 포함할 수 있다.
패드 분리 절연막(380)은 랜딩 패드(325) 및 비트라인(BL) 상에 형성될 수 있다. 예를 들어, 패드 분리 절연막(380)은 비트라인 캡핑 패턴(315) 상에 배치될 수 있다. 패드 분리 절연막(380)은 복수의 고립 영역을 형성하는 랜딩 패드(325)의 영역을 정의할 수 있다. 또한, 패드 분리 절연막(380)은 랜딩 패드(325)의 상면을 덮지 않을 수 있다.
패드 분리 절연막(380)은 절연성 물질을 포함하여, 복수의 랜딩 패드(325)를 서로 전기적으로 분리할 수 있다. 예를 들어, 패드 분리 절연막(380)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 실리콘 산탄질화막 및 실리콘 탄질화막 중 적어도 하나를 포함할 수 있다.
셀 식각 정지막(360)은 패드 분리 절연막(380) 및 랜딩 패드(325) 상에 배치될 수 있다. 셀 식각 정지막(360)은 실리콘 질화막, 실리콘 탄질화막, 실리콘 붕소질화막(SiBN), 실리콘 산질화막, 실리콘 산탄화막 중 적어도 하나를 포함할 수 있다.
셀 커패시터 구조체(CCS)는 랜딩 패드(325) 상에 배치될 수 있다. 셀 커패시터 구조체(CCS)는 랜딩 패드(325)와 전기적으로 연결될 수 있다. 셀 커패시터 구조체(CCS)의 일부는 셀 식각 정지막(360) 내에 배치될 수 있다. 셀 커패시터 구조체(CCS)는 셀 스토리지 전극(330)과, 셀 상부 전극(340)과, 셀 커패시터 유전막(350)을 포함한다.
셀 스토리지 전극(330)은 랜딩 패드(325) 상에 배치될 수 있다. 셀 스토리지 전극(330)은 필라 형상을 갖는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 셀 스토리지 전극(330)은 실린더 형상을 가질 수 있음은 물론이다. 셀 커패시터 유전막(350)은 셀 스토리지 전극(330) 상에 형성된다. 셀 커패시터 유전막(350)은 셀 스토리지 전극(330)의 프로파일을 따라 형성될 수 있다. 셀 상부 전극(340)은 셀 커패시터 유전막(350) 상에 형성된다. 셀 상부 전극(340)은 셀 스토리지 전극(330)의 외측벽을 감쌀 수 있다.
일 예로, 셀 커패시터 유전막(350)은 셀 상부 전극(340)과 제3 방향(D3)으로 중첩되는 부분에 배치될 수 있다. 다른 예로, 도시된 것과 달리, 셀 커패시터 유전막(350)은 셀 상부 전극(340)과 제3 방향(D3)으로 중첩되는 제1 부분과, 셀 상부 전극(340)과 수직으로 중첩되지 않는 제2 부분을 포함할 수 있다. 즉, 셀 커패시터 유전막(350)의 제2 부분은 셀 상부 전극(340)에 의해 덮이지 않는 부분이다.
셀 스토리지 전극(330) 및 셀 상부 전극(340)은 각각 예를 들어, 도핑된 반도체 물질, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물, 나이오븀 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루세늄, 이리듐, 티타늄 또는 탄탈륨 등), 및 도전성 금속 산화물(예를 들어, 이리듐 산화물 또는 나이오븀 산화물 등) 등을 포함할 수 있지만, 이에 제한되는 것은 아니다.
셀 커패시터 유전막(350)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 고유전율 물질 및 이들의 조합 중에서 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 몇몇 실시예들에 따른 반도체 장치에서, 셀 커패시터 유전막(350)은 지르코늄 산화물(zirconium oxide), 알루미늄 산화물(aluminum oxide) 및 지르코늄 산화물(zirconium oxide)이 순차적으로 적층된 적층막 구조를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 셀 커패시터 유전막(350)은 하프늄(Hf)을 포함하는 유전막을 포함할 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 셀 커패시터 유전막(350)은 강유전체 물질막과 상유전체 물질막의 적층막 구조를 가질 수 있다.
주변 영역(PA)의 기판(100) 상에 제1 주변 층간 절연막(410), 주변 공통 전극(420), 제2 주변 층간 절연막(415), 주변 하부 전극(425), 주변 식각 정지막(460) 및 주변 커패시터 구조체(PCS)가 형성될 수 있다.
제1 주변 층간 절연막(410)은 도 1 내지 도 3을 이용하여 설명한 제1 층간 절연막(도 2의 110)과 실질적으로 동일할 수 있으므로, 이하에서 설명을 생략하도록 한다.
주변 공통 전극(420)은 제1 주변 층간 절연막(410) 상에 배치될 수 있다. 주변 공통 전극(420)은 비트라인(BL)과 동일 레벨에서 형성될 수 있다. "동일 레벨에서 형성된다"는 것은 동일한 제조 공정에 의해 형성되는 것을 의미한다. 즉, 주변 공통 전극(420)의 적층구조는 비트라인(BL)의 적층구조와 동일할 수 있다.
예를 들어, 주변 공통 전극(420)은 제1 전극(421), 제2 전극(422), 및 제3 전극(423)을 포함할 수 있다. 제1 전극(421), 제2 전극(422), 및 제3 전극(423)은 제3 방향(D3)으로 순차적으로 적층될 수 있다. 제1 전극(421)은 비트라인 하부 전극(321)과 동일 레벨에서 형성될 수 있다. 제2 전극(422)은 비트라인 중부 전극(322)과 동일 레벨에서 형성될 수 있다. 제3 전극(423)은 비트라인 상부 전극(323)과 동일 레벨에서 형성될 수 있다.
제1 전극(421)의 제3 방향(D3)으로의 높이는 비트라인 하부 전극(321)의 제3 방향(D3)으로의 높이와 동일하다. 제2 전극(422)의 제3 방향(D3)으로의 높이는 비트라인 중부 전극(322)의 제3 방향(D3)으로의 높이와 동일하다. 제3 전극(423)의 제3 방향(D3)으로의 높이는 비트라인 상부 전극(323)의 제3 방향(D3)으로의 높이와 동일하다.
제1 전극(421)은 불순물이 도핑된 폴리 실리콘을 포함할 수 있다. 제2 전극(422)은 TiSiN을 포함할 수 있다. 제3 전극(423)은 텅스텐(W)을 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 주변 층간 절연막(415)은 주변 공통 전극(420) 상에 배치될 수 있다. 제2 주변 층간 절연막(415)은 제2 주변 하부 절연막(415a)과 제2 주변 상부 절연막(415b)을 포함하는 다중막일 수 있다. 몇몇 실시예에서, 제2 주변 하부 절연막(415a)은 비트라인 캡핑 패턴(315)과 동일 레벨에서 형성될 수 있고, 제2 주변 상부 절연막(415b)은 패드 분리 절연막(380)과 동일 레벨에서 형성될 수 있지만, 이에 한정되는 것은 아니다.
제2 주변 하부 절연막(415a)은 실리콘 질화막일 수 있다. 제2 주변 상부 절연막(415b)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 실리콘 산탄질화막 및 실리콘 탄질화막 중 적어도 하나를 포함할 수 있다.
주변 하부 전극(425)은 주변 공통 전극(420) 상에 형성될 수 있다. 주변 하부 전극(425)은 제2 주변 층간 절연막(415) 내에 배치될 수 있다. 주변 하부 전극(425)은 기판(100)과 주변 커패시터 구조체(PCS) 사이에 배치될 수 있다. 주변 하부 전극(425)은 도 1 내지 도 3을 이용하여 설명한 하부 전극(125)과 실질적으로 동일할 수 있다. 주변 하부 전극(425)은 랜딩 패드(325)와 동일 레벨에서 형성될 수 있다. 즉, 주변 하부 전극(425)의 상면(425_US)은 랜딩 패드(325)의 상면(325_US)과 동일 평면에 놓일 수 있다. 주변 하부 전극(425)은 도전 물질을 포함할 수 있다. 주변 하부 전극(425)은 예를 들어, 텅스텐, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물, 도전성 금속 탄화물, 금속 및 금속 합금 중 적어도 하나를 포함할 수 있다.
주변 식각 정지막(460)은 셀 식각 정지막(360)과 동일 레벨에서 형성될 수 있다. 주변 식각 정지막(460)은 제2 주변 층간 절연막(415)과 주변 하부 전극(425) 상에 형성될 수 있다. 주변 식각 정지막(460)에 포함된 물질은 셀 식각 정지막(360)에 포함된 물질과 동일할 수 있다.
주변 커패시터 구조체(PCS)는 주변 하부 전극(425) 상에 배치될 수 있다. 주변 커패시터 구조체(PCS)는 주변 하부 전극(425)과 연결될 수 있다. 주변 커패시터 구조체(PCS)는 주변 스토리지 전극(430)과, 주변 상부 전극(440)과, 주변 커패시터 유전막(450)을 포함한다.
주변 스토리지 전극(430)은 주변 더미 스토리지 전극(430D)과 주변 노멀 스토리지 전극(430N)을 포함한다. 주변 노멀 스토리지 전극(430N)은 주변 커패시터 구조체(PCS)의 중심 영역에 배치된다. 주변 노멀 스토리지 전극(430N)은 주변 하부 전극(425)과 제3 방향(D3)으로 중첩된다. 주변 더미 스토리지 전극(430D)은 주변 커패시터 구조체(PCS)의 에지 영역에 배치된다. 주변 더미 스토리지 전극(430D)은 주변 하부 전극(425)과 제3 방향(D3)으로 중첩되지 않는다.
주변 노멀 스토리지 전극(430N)은 주변 하부 전극(425)과 연결된다. 주변 노멀 스토리지 전극(430N)은 주변 하부 전극(425)과 접속되어 전기적으로 연결될 수 있다. 주변 더미 스토리지 전극(430)은 주변 하부 전극(425)과 연결되지 않는다. 주변 더미 스토리지 전극(430)은 제2 주변 층간 절연막(415)과 직접 연결된다. 주변 더미 스토리지 전극(430)은 전기적으로 플로팅(floating)될 수 있다.
주변 더미 스토리지 전극(430D)은 휘어있는 구조를 가질 수 있다. 주변 더미 스토리지 전극(430D)의 상부는 주변 노멀 스토리지 전극(430N)을 향해 기울어질 수 있다. 예를 들어, 도 15에서, 주변 노멀 스토리지 전극(430N)을 기준으로 왼쪽에 배치된 주변 더미 스토리지 전극(430D)은 주변 노멀 스토리지 전극(430N)을 향해 오른쪽으로 기울어질 수 있다. 반대로, 주변 노멀 스토리지 전극(430N)을 기준으로 오른쪽에 배치된 주변 더미 스토리지 전극(430D)은 주변 노멀 스토리지 전극(430N)을 향해 왼쪽으로 기울어질 수 있다.
주변 상부 전극(440)은 주변 스토리지 전극(430) 상에 배치될 수 있다. 주변 커패시터 유전막(450)은 주변 상부 전극(440)과 주변 스토리지 전극(430) 사이에 배치될 수 있다. 셀 커패시터 구조체(CCS)와 주변 커패시터 구조체(PCS)는 동일 레벨에서 형성될 수 있다. 따라서, 셀 스토리지 전극(330)의 제3 방향(D3)으로의 높이(H1)는 주변 스토리지 전극(430)의 제3 방향(D3)으로의 높이(H2)와 동일할 수 있다.
주변 스토리지 전극(430) 및 주변 상부 전극(440)에 포함된 물질을 각각 셀 스토리지 전극(330) 및 셀 상부 전극(340)에 포함된 물질과 동일하다. 주변 커패시터 유전막(450)에 포함된 물질은 셀 커패시터 유전막(350)에 포함된 물질과 동일하다.
도 16은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 17은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 18는 도 16의 X1-X1' 및 Y1-Y1'을 따라 절단한 단면도이다.
도 16 내지 도 18을 참조하면, 반도체 장치(500)는 기판(510), 복수의 제1 도전 라인(520), 채널층(530), 게이트 전극(540), 게이트 절연층(550), 및 커패시터 구조체(580)를 포함할 수 있다. 반도체 장치(500)는 수직 채널 트랜지스터(vertical channel transistor, VCT)를 포함하는 메모리 장치일 수 있다. 상기 수직 채널 트랜지스터는, 채널층(530)의 채널 길이가 기판(510)으로부터 수직 방향을 따라 연장되는 구조를 가리킬 수 있다. 도 16 내지 도 18의 커패시터 구조체(580)는 도 1 내지 도 3을 이용하여 설명한 커패시터 구조체(CS)와 동일할 수 있다.
기판(510) 상에는 하부 절연층(512)이 배치될 수 있고, 하부 절연층(512) 상에 복수의 제1 도전 라인(520)이 제1 방향(D1)으로 서로 이격되고 제2 방향(D2)으로 연장될 수 있다. 하부 절연층(512) 상에는 복수의 제1 절연 패턴(522)이 복수의 제1 도전 라인(520) 사이의 공간을 채우도록 배치될 수 있다. 복수의 제1 절연 패턴(522)은 제2 방향(D2)으로 연장될 수 있고, 복수의 제1 절연 패턴(522)의 상면은 복수의 제1 도전 라인(520)의 상면과 동일 레벨에 배치될 수 있다. 복수의 제1 도전 라인(520)은 반도체 장치(500)의 비트 라인으로 기능할 수 있다.
몇몇 실시예에서, 복수의 제1 도전 라인(520)은 도핑된 폴리 실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 복수의 제1 도전 라인(520)은 도핑된 폴리 실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 복수의 제1 도전 라인(520)은 전술한 물질들의 단일층 또는 다중층을 포함할 수 있다. 몇몇 실시예에서, 복수의 제1 도전 라인(520)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 상기 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
채널층(530)은 복수의 제1 도전 라인(520) 상에서 제1 방향(D1) 및 제2 방향(D2)으로 이격되어 배치되는 매트릭스 형태로 배열될 수 있다. 채널층(530)은 제1 방향(D1)에 따른 제1 폭과 제3 방향(D3)에 따른 제1 높이를 가질 수 있고, 제1 높이가 제1 폭보다 더 클 수 있다. 예를 들어, 상기 제1 높이는 상기 제1 폭의 약 2 내지 10배일 수 있으나, 이에 한정되는 것은 아니다. 채널층(530)의 바닥부는 제1 소스/드레인 영역(도시 생략)으로 기능하고, 채널층(530)의 상부(upper portion)는 제2 소스/드레인 영역(도시 생략)으로 기능하며, 상기 제1 및 제2 소스/드레인 영역 사이의 상기 채널층(530)의 일부분은 채널 영역(도시 생략)으로 기능할 수 있다.
몇몇 실시예에서, 채널층(530)은 산화물 반도체를 포함할 수 있고, 예를 들어, 상기 산화물 반도체는 InxGayZnzO, InxGaySizO, InxSnyZnzO, InxZnyO, ZnxO, ZnxSnyO, ZnxOyN, ZrxZnySnzO, SnxO, HfxInyZnzO, GaxZnySnzO, AlxZnySnzO, YbxGayZnzO, InxGayO 또는 이들의 조합을 포함할 수 있다. 채널층(530)은 상기 산화물 반도체의 단일층 또는 다중층을 포함할 수 있다. 몇몇 실시예에서, 채널층(530)은 실리콘의 밴드갭 에너지보다 더 큰 밴드갭 에너지를 가질 수 있다. 예를 들어, 채널층(530)은 약 1.5 eV 내지 5.6 eV의 밴드갭 에너지를 가질 수 있다. 예를 들어, 채널층(530)은 약 2.0 eV 내지 4.0 eV의 밴드갭 에너지를 가질 때 최적의 채널 성능을 가질 수 있다. 예를 들어, 채널층(530)은 다결정 또는 비정질일 수 있으나, 이에 한정되는 것은 아니다. 몇몇 실시예에서, 채널층(530)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 상기 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
게이트 전극(540)은 채널층(530)의 양 측벽 상에서 제1 방향(D1)으로 연장될 수 있다. 게이트 전극(540)은 채널층(530)의 제1 측벽과 마주보는 제1 서브 게이트 전극(540P1)과, 채널층(530)의 제1 측벽에 반대되는 제2 측벽과 마주보는 제2 서브 게이트 전극(540P2)을 포함할 수 있다. 제1 서브 게이트 전극(540P1)과 제2 서브 게이트 전극(540P2) 사이에 하나의 채널층(530)이 배치됨에 따라 반도체 장치(500)는 듀얼 게이트 트랜지스터 구조를 가질 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 제2 서브 게이트 전극(540P2)이 생략되고 채널층(530)의 제1 측벽과 마주보는 제1 서브 게이트 전극(540P1)만이 형성되어 싱글 게이트 트랜지스터 구조가 구현될 수도 있다.
게이트 전극(540)은 도핑된 폴리 실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 게이트 전극(540)은 도핑된 폴리 실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
게이트 절연층(550)은 채널층(530)의 측벽을 둘러싸며, 채널층(530)과 게이트 전극(540) 사이에 개재될 수 있다. 예를 들어, 도 16에 도시된 것과 같이, 채널층(530)의 전체 측벽이 게이트 절연층(550)에 의해 둘러싸일 수 있고, 게이트 전극(540)의 측벽 일부분이 게이트 절연층(550)과 접촉할 수 있다. 다른 실시예들에서, 게이트 절연층(550)은 게이트 전극(540)의 연장 방향(즉, 제1 방향(D1))으로 연장되고, 채널층(530)의 측벽들 중 게이트 전극(540)과 마주보는 두 측벽들만이 게이트 절연층(550)과 접촉할 수도 있다.
몇몇 실시예에서, 게이트 절연층(550)은 실리콘 산화막, 실리콘 산질화막, 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 금속 산화물 또는 금속 산화질화물로 이루어질 수 있다. 예를 들어, 게이트 절연층(550)으로서 사용 가능한 고유전막은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, ZrO2, Al2O3, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
복수의 제1 절연 패턴(522) 상에는 복수의 제2 절연 패턴(532)이 제2 방향(D2)을 따라 연장될 수 있고, 복수의 제2 절연 패턴(532) 중 인접한 2개의 제2 절연 패턴(532) 사이에 채널층(530)이 배치될 수 있다. 또한 인접한 2개의 제2 절연 패턴(532) 사이에서, 2개의 인접한 채널층(530) 사이의 공간에 제1 매립층(534) 및 제2 매립층(536)이 배치될 수 있다. 제1 매립층(534)은 2개의 인접한 채널층(530) 사이의 공간의 바닥부에 배치되고, 제2 매립층(536)은 제1 매립층(534) 상에서 2개의 인접한 채널층(530) 사이의 공간의 나머지를 채우도록 형성될 수 있다. 제2 매립층(536)의 상면은 채널층(530)의 상면과 동일한 레벨에 배치되며, 제2 매립층(536)은 게이트 전극(540)의 상면을 덮을 수 있다. 이와는 달리, 복수의 제2 절연 패턴(532)이 복수의 제1 절연 패턴(522)과 연속적인 물질층으로 형성되거나, 제2 매립층(536)이 제1 매립층(534)과 연속적인 물질층으로 형성될 수도 있다.
채널층(530) 상에는 커패시터 콘택(560)이 배치될 수 있다. 커패시터 콘택(560)은 채널층(530)과 수직 오버랩되도록 배치되고, 제1 방향(D1) 및 제2 방향(D2)으로 이격되어 배치되는 매트릭스 형태로 배열될 수 있다. 커패시터 콘택(560)은 도핑된 폴리 실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상부 절연층(562)은 복수의 제2 절연 패턴(532)과 제2 매립층(536) 상에서 커패시터 콘택(560)의 측벽을 둘러쌀 수 있다.
상부 절연층(562) 상에는 식각 정지막(570)이 배치되고, 식각 정지막(570)상에 커패시터 구조체(580)가 배치될 수 있다. 커패시터 구조체(580)는 스토리지 전극(582), 커패시터 유전막(584), 및 상부 전극(586)을 포함할 수 있다.
스토리지 전극(582)은 식각 정지막(570)을 관통하여 커패시터 콘택(560)의 상면에 전기적으로 연결될 수 있다. 스토리지 전극(582)은 제3 방향(D3)으로 연장되는 필라 타입으로 형성될 수 있으나, 이에 한정되는 것은 아니다. 몇몇 실시예에서, 스토리지 전극(582)은 커패시터 콘택(560)과 수직 오버랩되도록 배치되고, 제1 방향(D1) 및 제2 방향(D2)으로 이격되어 배치되는 매트릭스 형태로 배열될 수 있다. 이와는 달리, 커패시터 콘택(560)과 스토리지 전극(582) 사이에 랜딩 패드(도시 생략)가 더 배치되어 스토리지 전극(582)은 육각형 형상으로 배열될 수도 있다.
도 19는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 20은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 19 및 도 20을 참조하면, 반도체 장치(500A)는 기판(510A), 복수의 제1 도전 라인(520A), 채널 구조물(530A), 콘택 게이트 전극(540A), 복수의 제2 도전 라인(542A), 및 커패시터 구조체(580)를 포함할 수 있다. 반도체 장치(500A)는 수직 채널 트랜지스터(VCT)를 포함하는 메모리 장치일 수 있다.
기판(510A)에는 제1 소자 분리막(512A) 및 제2 소자 분리막(514A)에 의해 복수의 활성 영역(AC)이 정의될 수 있다. 채널 구조물(530A)은 각각의 활성 영역(AC) 내에 배치될 수 있으며, 채널 구조물(530A)은 각각 수직 방향으로 연장되는 제1 활성 필라(530A1) 및 제2 활성 필라(530A2)와, 제1 활성 필라(530A1)의 바닥부와 제2 활성 필라(530A2)의 바닥부에 연결되는 연결부(530L)를 포함할 수 있다. 연결부(530L) 내에 제1 소스/드레인 영역(SD1)이 배치될 수 있고, 제1 및 제2 활성 필라(530A1, 530A2)의 상측에 제2 소스/드레인 영역(SD2)이 배치될 수 있다. 제1 활성 필라(530A1) 및 제2 활성 필라(530A2)는 각각 독립적인 단위 메모리 셀을 구성할 수 있다.
복수의 제1 도전 라인(520A)은 복수의 활성 영역(AC) 각각과 교차하는 방향으로 연장될 수 있고, 예를 들어 제2 방향(D2)으로 연장될 수 있다. 복수의 제1 도전 라인(520A) 중 하나의 제1 도전 라인(520A)은 제1 활성 필라(530A1) 및 제2 활성 필라(530A2) 사이에서 연결부(530L) 상에 배치될 수 있고, 상기 하나의 제1 도전 라인(520A)은 제1 소스/드레인 영역(SD1) 상에 배치될 수 있다. 상기 하나의 제1 도전 라인(520A)에 인접한 다른 하나의 제1 도전 라인(520A)은 두 개의 채널 구조물(530A) 사이에 배치될 수 있다. 복수의 제1 도전 라인(520A) 중 하나의 제1 도전 라인(520A)은, 상기 하나의 제1 도전 라인(520A) 양 측에 배치되는 제1 활성 필라(530A1)와 제2 활성 필라(530A2)가 구성하는 2개의 단위 메모리 셀들에 포함되는 공통 비트 라인으로 기능할 수 있다.
제2 방향(D2)으로 인접한 2개의 채널 구조물(530A) 사이에는 하나의 콘택 게이트 전극(540A)이 배치될 수 있다. 예를 들어, 하나의 채널 구조물(530A)에 포함되는 제1 활성 필라(530A1)와 이에 인접한 채널 구조물(530A)의 제2 활성 필라(530A2) 사이에는 콘택 게이트 전극(540A)이 배치될 수 있고, 하나의 콘택 게이트 전극(540)은 그 양 측벽 상에 배치되는 제1 활성 필라(530A1)와 제2 활성 필라(530A2)에 의해 공유될 수 있다. 콘택 게이트 전극(540A)과 제1 활성 필라(530A1) 사이 및 콘택 게이트 전극(540A)과 제2 활성 필라(530A2) 사이에는 게이트 절연층(550A)이 배치될 수 있다. 복수의 제2 도전 라인(542A)은 콘택 게이트 전극(540A)의 상면 상에서 제1 방향(D1)으로 연장될 수 있다. 복수의 제2 도전 라인(542A)은 반도체 장치(500A)의 워드 라인으로 기능할 수 있다.
채널 구조물(530A) 상에는 커패시터 콘택(560A)이 배치될 수 있다. 커패시터 콘택(560A)은 제2 소스/드레인 영역(SD2) 상에 배치될 수 있고, 커패시터 콘택(560A) 상에 커패시터 구조체(580)가 배치될 수 있다.
도 21 내지 도 33은 도 15의 단면을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 도면들이다. 이하에서, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
도 14 및 도 21을 참고하면, 셀 어레이 영역(CA), 및 주변 영역(PA)을 포함하는 기판(100)이 제공된다.
기판(100) 내에 셀 소자 분리막(305)을 형성하여 셀 활성 영역(ACT)을 형성할 수 있다. 셀 소자 분리막(305)은 셀 활성 영역(ACT)을 정의할 수 있다. 도시되진 않았지만, 주변 영역(PA)의 기판(100) 내에 주변 소자 분리막이 형성될 수 있다. 주변 소자 분리막은 주변 활성 영역을 정의할 수 있다.
셀 어레이 영역(CA)의 기판(100) 내에, 워드라인(WL)이 형성될 수 있다. 워드라인(WL)은 기판(100) 내에 매립되어 제1 방향(D1)으로 연장될 수 있다. 셀 어레이 영역(CA)에서, 이온주입 공정을 진행하여 셀 활성 영역(ACT) 내에 도핑 영역을 형성할 수 있다.
이어서, 셀 어레이 영역(CA)의 기판(100) 상에, 제1 셀 절연막(311), 제2 셀 절연막(312), 및 제3 셀 절연막(313)을 순차적으로 적층하고 패터닝하여 셀 어레이 영역(CA) 상에 버퍼막(310)을 형성할 수 있다. 주변 영역(PA)의 기판(100) 상에, 제1 주변 층간 절연막(410)을 형성할 수 있다.
이어서, 셀 어레이 영역(CA)의 버퍼막(310) 상에, 프리 비트라인 하부 전극(321P)이 형성될 수 있다. 주변 영역(PA)의 제1 주변 층간 절연막(410) 상에 제1 전극(421)이 형성될 수 있다. 프리 비트라인 하부 전극(321P)과 제1 전극(421)은 동일 레벨에서 형성될 수 있다. 프리 비트라인 하부 전극(321P)과 제1 전극(421)은 각각 불순물이 도핑된 폴리 실리콘을 포함할 수 있다.
도 22를 참조하면, 셀 어레이 영역(CA)에서, 프리 비트라인 하부 전극(321P) 상에 제1 마스크막(MASK1)이 형성된다. 주변 영역(PA)에서, 제1 전극(421) 상에 제1 마스크막(MASK1)이 형성된다.
제1 마스크막(MASK1)은 다이렉트 컨택(DC)의 위치를 개략적으로 한정하는 개구부를 가질 수 있다. 제1 마스크막(MASK1)은 예를 들어, 포토레지스트막, ACL(Amorphous Carbon Layer), SOH(Spin on Hardmask), SOC(Spin on Carbon) 및 실리콘 질화막 중 적어도 하나로 형성될 수 있다.
도 23을 참조하면, 제1 마스크막(MASK1)을 식각 마스크로 이용하여 셀 어레이 영역(CA)의 프리 비트라인 하부 전극(321P), 버퍼막(310), 및 기판(100)의 일부를 식각하여 제1 트렌치(t1)를 형성할 수 있다. 이때 셀 소자 분리막(305)의 상부도 일부 제거될 수 있다.
도 24를 참조하면, 제1 마스크막(MASK1)을 제거하여 프리 비트라인 하부 전극(321P)의 상부와 제1 전극(421)의 상부를 노출시킬 수 있다.
이어서, 기판(100)의 전면 상에, 불순물이 도핑된 폴리 실리콘막을 증착하여 제1 트렌치(t1)를 채울 수 있다. 이어서, CMP 공정을 진행하여 프리 비트라인 하부 전극(321P) 상의 폴리 실리콘막을 제거하여 프리 다이렉트 컨택(PDC)을 형성할 수 있다.
이어서, 프리 비트라인 하부 전극(321P)과 프리 다이렉트 컨택(PDC) 상에, 프리 비트라인 중부 전극(322P), 프리 비트라인 상부 전극(323P), 및 프리 비트라인 캡핑 패턴(315P)을 순차적으로 적층할 수 있다. 제1 전극(421) 상에, 제2 전극(422), 제3 전극(423), 및 프리 제2 주변 하부 절연막(415P)을 순차적으로 적층할 수 있다.
프리 비트라인 중부 전극(322P) 및 제2 전극(422)은 각각 예를 들어, TiSiN일 수 있다. 프리 비트라인 상부 전극(323P) 및 제3 전극(423)은 각각 예를 들어 텅스텐일 수 있다. 프리 비트라인 캡핑 패턴(315P) 및 프리 제2 주변 하부 절연막(415P)은 예를 들어, 실리콘 질화물일 수 있다.
도 25를 참조하면, 마스크를 이용하여 셀 어레이 영역(CA)의 프리 비트라인 캡핑 패턴(315P)과, 프리 비트라인 상부 전극(323P)과, 프리 비트라인 중부 전극(322P)과, 프리 비트라인 하부 전극(321P)을 패터닝하여 비트라인 캡핑 패턴(315)과, 비트라인(BL)을 형성할 수 있다.
이 때, 프리 다이렉트 컨택(PDC)도 패터닝되어 다이렉트 컨택(DC)이 형성될 수 있다. 재1 트렌치(t1)의 측벽과 바닥면의 일부가 노출될 수 있다. 버퍼막(310)이 제1 내지 제3 셀 절연막(311, 312, 313)을 포함하는 삼중층 구조로 이루어지기에 식각 공정을 조절하기 용이할 수 있다.
도 26을 참조하면, 비트라인 캡핑 패턴(315)과 비트라인(BL)의 측벽을 덮는 비트라인 스페이서(SL)가 형성될 수 있다. 비트라인 스페이서(SL)와 비트라인 캡핑 패턴(315)을 식각 마스크로 이용하여 이웃하는 비트라인 스페이서(SL)들 사이에서 버퍼막(310)과 기판(100)의 일부를 제거하여 제2 트렌치(t2)를 형성할 수 있다.
도 27을 참조하면, 제2 트렌치(t2)의 일부를 채우는 매몰 컨택(BC)이 형성될 수 있다. 매몰 컨택(BC)은 비트라인 스페이서(SL) 사이에 형성될 수 있다.
도 28을 참조하면, 셀 어레이 영역(CA)의 기판(100) 상에, 매몰 컨택(BC)과 비트라인 캡핑 패턴(315)을 덮는 제2 마스크막(MASK2)이 형성될 수 있다.
주변 영역(PA)의 기판(100) 상에도 제2 마스크막(MASK2)이 형성된다. 제2 마스크막(MASK2)은 주변 하부 전극(425)의 위치를 개략적으로 한정하는 개구부를 가질 수 있다. 제2 마스크막(MASK2)은 예를 들어, 포토레지스트막, ACL(Amorphous Carbon Layer), SOH(Spin on Hardmask), SOC(Spin on Carbon) 및 실리콘 질화막 중 적어도 하나로 형성될 수 있다.
도 29를 참조하면, 제2 마스크막(MASK2)을 식각 마스크로 이용하여 프리 제2 주변 하부 절연막(415P)의 일부를 제거할 수 있다.
프리 제2 주변 하부 절연막(415P)의 일부를 제거하여 제3 트렌치(t3)를 형성할 수 있다. 제3 트렌치(t3)는 주변 하부 전극을 형성하기 위한 트렌치일 수 있다. 프리 제2 주변 하부 절연막(415P)의 일부를 제거하여 제2 주변 하부 절연막(415a)이 형성될 수 있다.
도 30을 참조하면, 셀 어레이 영역(CA)의 기판(100) 상의 제2 마스크막(MASK2)과, 주변 영역(PA)의 기판(100) 상의 제2 마스크막(MASK2)이 제거될 수 있다.
이어서, 셀 어레이 영역(CA)의 기판(100) 상에 프리 랜딩 패드(325P)가 형성된다. 주변 영역(PA)의 기판(100) 상에 프리 주변 하부 전극(425P)이 형성된다.
프리 랜딩 패드(325P)는 매몰 컨택(BC)과 비트라인 스페이서(SL)와 비트라인 캡핑 패턴(315)을 덮을 수 있다. 프리 주변 하부 전극(425P)은 제3 트렌치(t3)를 채우고, 제2 주변 하부 절연막(415a)을 덮을 수 있다. 프리 랜딩 패드(325P)와 프리 주변 하부 전극(425P)은 동일 레벨에서 형성될 수 있다. 프리 랜딩 패드(325P)와 프리 주변 하부 전극(425P)은 각각 텅스텐을 포함할 수 있지만, 이에 한정되는 것은 아니다.
도 31을 참조하면, 프리 랜딩 패드(325P) 상에 제3 마스크막(MASK3)이 형성된다. 셀 어레이 영역(CA)에서, 제3 마스크막(MASK3)은 패드 분리 절연막(380)의 위치를 개략적으로 한정하는 개구부를 가질 수 있다.
프리 주변 하부 전극(425P) 상에 제3 마스크막(MASK3)이 형성된다. 주변 영역(PA)에서, 제3 마스크막(MASK3)은 제2 주변 상부 절연막(415b)의 위치를 개략적으로 한정하는 개구부를 가질 수 있다. 제3 마스크막(MASK3)은 예를 들어, 포토레지스트막, ACL(Amorphous Carbon Layer), SOH(Spin on Hardmask), SOC(Spin on Carbon) 및 실리콘 질화막 중 적어도 하나로 형성될 수 있다.
도 32를 참조하면, 제3 마스크막(MASK3)을 식각 마스크로 패드 분리 절연막(380), 제2 주변 상부 절연막(415b), 랜딩 패드(325), 및 주변 하부 전극(425)을 형성할 수 있다.
먼저, 제3 마스크막(MASK3)을 식각 마스크로 이용하여 프리 랜딩 패드(325P)의 일부와, 비트라인 스페이서(SL)의 일부와, 비트라인 캡핑 패턴(315)의 일부를 제거하여 랜딩 패드(325)를 형성한다.
제3 마스크막(MASK3)을 식각 마스크로 이용하여 프리 주변 하부 전극(425P)과, 제2 주변 하부 절연막(415a)의 일부를 제거하여 주변 하부 전극(425)을 형성한다.
이어서, 패드 분리 절연막(380)과, 제2 주변 상부 절연막(415b)을 형성한다. 제2 주변 하부 절연막(415a)과 제2 주변 상부 절연막(415b)은 제2 주변 층간 절연막(415)을 구성할 수 있다.
랜딩 패드(325)와 주변 하부 전극(425)은 동일 레벨에서 형성되기에 랜딩 패드(325)의 상면(325_US)은 주변 하부 전극(425)의 상면(425_US)과 동일 평면에 놓일 수 있다.
도 33을 참조하면, 랜딩 패드(325) 상에, 셀 커패시터 구조체(CCS)를 형성한다. 셀 커패시터 구조체(CCS)는 셀 스토리지 전극(330)과, 셀 상부 전극(340)과, 셀 커패시터 유전막(350)을 포함한다.
주변 하부 전극(425) 상에, 주변 커패시터 구조체(PCS)를 형성한다. 주변 커패시터 구조체(PCS)는 주변 스토리지 전극(430)과, 주변 상부 전극(440)과, 주변 커패시터 유전막(450)을 포함한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 125: 하부 전극
120: 공통 전극 130: 스토리지 전극
130D: 더미 스토리지 전극 130N: 노멀 스토리지 전극
140: 상부 전극 150: 커패시터 유전막
170: 제1 컨택

Claims (10)

  1. 기판;
    상기 기판 상에 배치된 복수의 제1 스토리지 전극과, 상기 제1 스토리지 전극 상의 제1 상부 전극과, 상기 복수의 제1 스토리지 전극 및 상기 제1 상부 전극 사이에 배치된 제1 커패시터 유전막을 포함하는 제1 커패시터 구조체; 및
    상기 제1 커패시터 구조체 및 상기 기판 사이에 배치되고, 상기 제1 커패시터 구조체와 연결된 제1 하부 전극을 포함하고,
    상기 복수의 제1 스토리지 전극은 서로 간에 이격된 제1 노멀 스토리지 전극 및 제1 더미 스토리지 전극을 포함하고,
    상기 제1 노멀 스토리지 전극은 상기 제1 하부 전극과 연결되고,
    상기 제1 더미 스토리지 전극은 상기 제1 하부 전극과 비연결된, 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 하부 전극과 상기 기판 사이에 배치되는 공통 전극을 더 포함하고,
    평면적 관점에서, 상기 공통 전극의 넓이는 상기 제1 하부 전극의 넓이보다 큰, 반도체 장치.
  3. 제 1항에 있어서,
    상기 기판 상에, 상기 제1 커패시터 구조체와 이격된 제2 커패시터 구조체, 및
    상기 기판과 상기 제2 커패시터 구조체 사이에 배치되고, 상기 제1 하부 전극과 이격된, 제2 하부 전극을 더 포함하고,
    상기 제2 커패시터 구조체는 복수의 제2 스토리지 전극과, 상기 제2 스토리지 전극 상의 제2 상부 전극과, 상기 복수의 제2 스토리지 전극 및 상기 제2 상부 전극 사이에 배치된 제2 커패시터 유전막을 포함하고,
    상기 복수의 제2 스토리지 전극은 서로 간에 이격된 제2 노멀 스토리지 전극 및 제2 더미 스토리지 전극을 포함하고,
    상기 제2 노멀 스토리지 전극은 상기 제2 하부 전극과 연결되고,
    상기 제2 더미 스토리지 전극은 상기 제2 하부 전극과 비연결된, 반도체 장치.
  4. 제 1항에 있어서,
    상기 제1 더미 스토리지 전극은 전기적으로 플로팅(floating)된, 반도체 장치.
  5. 제 1항에 있어서,
    상기 제1 더미 스토리지 전극은 상기 기판과 마주보는 제1 면과 상기 제1 면과 대향하는 제2 면을 포함하고,
    상기 제1 면의 중심과 상기 제2 면의 중심은 미스 얼라인(misalign)된, 반도체 장치.
  6. 제 1항에 있어서,
    상기 제1 더미 스토리지 전극은 제1 부분과, 상기 제1 부분 상의 제2 부분을 포함하고,
    상기 제1 부분의 기울기와 상기 제2 부분의 기울기는 서로 다른, 반도체 장치.
  7. 제1 영역과 상기 제1 영역을 둘러싸는 제2 영역을 포함하는 기판;
    상기 기판 상에 배치된 복수의 스토리지 전극과, 상기 스토리지 전극 상의 상부 전극과, 상기 복수의 스토리지 전극 및 상기 상부 전극 사이에 배치된 커패시터 유전막을 포함하는 커패시터 구조체; 및
    상기 커패시터 구조체 및 상기 기판의 제1 영역 사이에 배치되고, 상기 커패시터 구조체와 연결된 하부 전극을 포함하고,
    상기 스토리지 전극은 상기 기판의 제1 영역 상에 배치되어 상기 하부 전극과 연결된 노멀 스토리지 전극, 및
    상기 기판의 제2 영역 상에 배치되고, 전기적으로 플로팅(floating)된 더미 스토리지 전극을 포함하는, 반도체 장치.
  8. 셀 어레이 영역과 주변 영역을 포함하는 기판;
    상기 셀 어레이 영역의 기판 상에, 상기 셀 어레이 영역의 기판을 가로지르는 비트라인;
    상기 비트라인 사이에 배치되고, 상기 셀 어레이 영역의 기판과 연결된 매몰 컨택;
    상기 매몰 컨택 상의 랜딩 패드;
    상기 랜딩 패드 상에, 상기 랜딩 패드와 접속되는 셀 커패시터 구조체;
    상기 주변 영역의 기판 상에 배치된 복수의 주변 스토리지 전극과, 상기 주변 스토리지 전극 상의 주변 상부 전극과, 상기 복수의 주변 스토리지 전극 및 상기 주변 상부 전극 사이에 배치된 주변 커패시터 유전막을 포함하는 주변 커패시터 구조체;
    상기 주변 커패시터 구조체 및 상기 주변 영역의 기판 사이에 배치되고, 상기 주변 커패시터 구조체와 연결된 주변 하부 전극; 및
    상기 하부 전극과 상기 주변 영역의 기판 사이에 배치되는 주변 공통 전극을 포함하고,
    평면적 관점에서, 상기 주변 하부 전극의 넓이는 상기 주변 공통 전극의 넓이보다 작고,
    상기 복수의 주변 스토리지 전극은 서로 간에 이격된 주변 노멀 스토리지 전극 및 주변 더미 스토리지 전극을 포함하고,
    상기 주변 노멀 스토리지 전극은 상기 주변 하부 전극과 연결되고, 상기 주변 더미 스토리지 전극은 상기 주변 하부 전극과 비연결된, 반도체 장치.
  9. 제 8항에 있어서,
    상기 비트라인의 적층 구조와, 상기 주변 공통 전극의 적층 구조는 동일한, 반도체 장치.
  10. 제 8항에 있어서,
    상기 랜딩 패드의 상면과 상기 주변 하부 전극의 상면은 동일 평면에 놓이는, 반도체 장치.
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