KR101049298B1 - 커패시터가 없는 에스비이 디램 셀 트랜지스터의 제조 방법 - Google Patents

커패시터가 없는 에스비이 디램 셀 트랜지스터의 제조 방법 Download PDF

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KR101049298B1
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김동명
김대환
이순영
장재만
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신자선
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국민대학교산학협력단
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    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells

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Abstract

본 발명은 커패시터가 없는 SBE 디램 셀 트랜지스터 제조 방법에 관한 것으로서, 보다 구체적으로는 (1) 다마신(Damascene) 공정을 이용하여 웨이퍼를 식각(etching)하는 단계, (2) 다결정실리콘(Poly Si)을 증착하여 하부 게이트를 형성하는 단계, (3) 화학기계연마(Chemical-Mechanical Polishing: CMP) 공정을 통하여 다결정실리콘을 평탄하게 하는 단계, (4) 이산화실리콘(SiO2)을 증착하여 이산화실리콘 장벽을 만들고 채널 형성을 위해 상기 이산화실리콘 장벽을 식각하는 단계, (5) 상기 이산화실리콘 장벽 사이에 결정화된 실리콘 채널 층을 증착하고 화학기계연마 공정을 통하여 식각하는 단계, (6) 규칙격자를 만들기 위해 상기 실리콘 채널 층을 식각하는 단계 및 (7) 분자선 에피택시(Molecular Beam Epitaxy: MBE)로 실리콘(Si) 층과 실리콘저마늄(SiGe) 층을 교대로 이종접합하여 반복적으로 성장시키는 단계를 포함하는 것을 그 구성상의 특징으로 한다.
본 발명에서 제안하고 있는 커패시터가 없는 SBE 디램 셀 트랜지스터 제조 방법에 따르면, 실리콘 채널 아래에 실리콘저마늄 층을 형성하여, 실리콘 층과 실리콘저마늄 층 사이의 밴드 오프셋을 이용하여 홀을 가둠으로써 전하 유지 특성을 향상시킬 수 있다.
또한, 본 발명에 따르면, 이산화실리콘으로 물리적인 장벽을 생성하여, 홀의 저장 공간과 소스/드레인을 분리시켜 데이터 ‘1’의 쓰기 동작 동안 생성된 홀들이 빠져버리는 것과 홀을 저장하는 실리콘저마늄 층에서의 SRH 재결합이 발생하는 것 모두를 차단할 수 있다.
뿐만 아니라, 본 발명에 따르면, 분자선 에피택셜 성장을 통해 실리콘 층과 실리콘저마늄 층을 교대로 이종 접합하여 반복적으로 성장시킴으로써 격자의 불일치로 인한 결함을 줄일 수 있다.

Description

커패시터가 없는 에스비이 디램 셀 트랜지스터의 제조 방법{A METHOD FOR MANUFACTURING SUPERLATTICE BANDGAP ENGINEERED CAPACITORLESS DRAM CELL TRANSISTOR}
본 발명은 커패시터가 없는 디램 셀 트랜지스터의 제조 방법에 관한 것으로서, 특히 실리콘 층과 실리콘저마늄 층을 교대로 이종 접합하는 공정을 통해 전하 유지 특성을 향상시킨 커패시터가 없는 SBE(Superlattice Bandgap Engineered) 디램 셀 트랜지스터의 제조 방법에 관한 것이다.
하나의 MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)과 하나의 커패시터를 갖는 DRAM 구조가 1966년에 개발된 이래로, DRAM은 메모리 집적도를 증가시키고 낮은 전력 소모와 높은 성능으로 사용자들을 만족시키면서 발전해왔다. 그러나 DRAM은 메모리 셀 커패시터로 인해 메모리 기술에 있어 한계에 다다르고 있다.
이러한 제한을 극복하기 위해 최근에는 MRAM, PCM 기술들이 연구되고 있다. 그러나 이 메모리들은 새로운 물질의 도입을 요구할 뿐만 아니라 기본적인 CMOS 공정들과의 호환성이 문제되므로, 커패시터가 없는 DRAM 셀들을 SOI 기판에 집적시키는 방법을 통해 이와 같은 문제를 해결하고자 하는 시도가 있었다. 그러나 이는 제작 실현성 관점에서 단점들을 가지며, 부유 바디 영역의 크기가 디바이스 크기에 비례하기 때문에, DRAM의 중요한 특성 파라미터인 센싱 마진과 전하 유지 시간은 디바이스 크기가 줄어듦에 따라 나빠지게 된다. 게다가 충돌 이온화에 의해 생성된 홀들은 부유 바디 영역에 쌓일 수 없게 되고, 극도로 작은 사이즈를 갖는 소스로 빠져버린다는 문제점이 있다
이와 같은 문제를 해결하기 위하여 종래에는 반도체의 이종 접합에서 이용되는 가전자 밴드의 상대적인 정렬을 이용하여, 커패시터가 없는 디램 셀 트랜지스터 구조에 높은 농도의 저마늄을 갖는 하나의 두꺼운 실리콘저마늄 층을 사용했다. 그러나 이러한 경우, 변형 에너지의 이완으로 인하여 에너지 밴드의 오프셋이 기대되는 값과 다른 결과를 나타낸다는 문제점과, 하나의 실리콘저마늄 층을 사용함으로써 격자 간 불일치가 나타날 수 있다는 문제점이 있다.
본 발명은 기존에 제안된 방법들의 상기와 같은 문제점들을 해결하기 위해 제안된 것으로서, 실리콘 채널 아래에 실리콘저마늄 층을 형성하여, 실리콘 층과 실리콘저마늄 층 사이의 밴드 오프셋을 이용하여 홀을 가둠으로써 전하 유지 특성을 향상시킨 커패시터가 없는 SBE 디램 셀 트랜지스터의 제조 방법을 제공하는 것을 그 목적으로 한다.
또한, 본 발명은, 이산화실리콘으로 물리적인 장벽을 생성하여, 홀의 저장 공간과 소스/드레인을 분리시켜 데이터 ‘1’의 쓰기 동작 동안 생성된 홀들이 빠져버리는 것과 홀을 저장하는 실리콘저마늄 층에서의 SRH 재결합이 발생하는 것 모두를 차단하는 커패시터가 없는 SBE 디램 셀 트랜지스터의 제조 방법을 제공하는 것을 다른 목적으로 한다.
뿐만 아니라, 본 발명은, 분자선 에피택셜 성장을 통해 실리콘 층과 실리콘저마늄 층을 교대로 이종 접합하여 반복적으로 성장시킴으로써 격자의 불일치로 인한 결함을 줄일 수 있는 커패시터가 없는 SBE 디램 셀 트랜지스터의 제조 방법을 제공하는 것을 또 다른 목적으로 한다.
상기한 목적을 달성하기 위한 본 발명의 특징에 따른, 커패시터가 없는 SBE 디램 셀 트랜지스터의 제조 방법은,
(1) 다마신(Damascene) 공정을 이용하여 웨이퍼를 식각(Etching)하는 단계;
(2) 다결정실리콘(Poly Si)을 증착하여 하부 게이트를 형성하는 단계;
(3) 화학기계연마(Chemical-Mechanical Polishing: CMP) 공정을 통하여 다결정실리콘 층을 평탄하게 하는 단계;
(4) 이산화실리콘(SiO2)을 증착하여 이산화실리콘 장벽을 만들고 채널 형성을 위해 상기 이산화실리콘 장벽을 식각하는 단계;
(5) 상기 이산화실리콘 장벽 사이에 결정화된 실리콘 채널 층을 증착하고 화학기계연마 공정을 통하여 식각하는 단계;
(6) 규칙 격자를 만들기 위해 상기 실리콘 채널 층을 식각하는 단계; 및
(7) 분자선 에피택시(Molecular Beam Epitaxy; MBE)로 실리콘(Si) 층과 실리콘저마늄(SiGe) 층을 교대로 이종 접합하여 반복적으로 성장시키는 단계를 포함하는 것을 그 구성상의 특징으로 한다.
바람직하게는,
웨이퍼 위에 이산화실리콘을 증착하는 단계를 더 포함하며,
상기 단계 (1)에서,
상기 다마신 공정을 상기 증착된 이산화실리콘에 적용할 수 있다.
바람직하게는, 상기 단계 (2)에서,
상기 하부 게이트는 연결을 용이하게 하기 위하여 채널 폭보다 더 넓게 형성할 수 있다.
바람직하게는, 상기 단계 (5)에서,
결정화된 실리콘 채널 층의 증착에 있어서, 선택적인 에피택셜 성장(Selective Epitaxial Growth; SEG) 또는 수평 에피택셜 성장(Epitaxial Lateral Overgrowth; ELO) 공정을 거칠 수 있다.
바람직하게는, 상기 단계 (7)에서,
상기 실리콘저마늄 층은 15~25%의 저마늄을 포함하며, 인장(strained) 상태를 유지하기 위해 1~10㎚의 두께로 형성할 수 있다.
바람직하게는,
(8) 게이트 산화막을 형성한 후 다결정실리콘 게이트를 형성하는 단계;
(9) 소스(Source)/드레인(Drain)에 이온을 주입하는 단계; 및
(10) 복수 개의 게이트 스페이서를 형성하고 자기 정렬 실리사이드(Self-Aligned Silicide)를 만드는 단계를 더 포함할 수 있다.
본 발명에서 제안하고 있는 커패시터가 없는 SBE 디램 셀 트랜지스터의 제조 방법에 따르면, 실리콘 채널 아래에 실리콘저마늄 층을 형성하여, 실리콘 층과 실리콘저마늄 층 사이의 밴드 오프셋을 이용하여 홀을 가둠으로써 전하 유지 특성을 향상시킬 수 있다.
또한, 본 발명에 따른 커패시터가 없는 SBE 디램 셀 트랜지스터의 제조 방법은, 이산화실리콘으로 물리적인 장벽을 생성하여, 홀의 저장 공간과 소스/드레인을 분리시켜 데이터 ‘1’의 쓰기 동작 동안 생성된 홀들이 빠져버리는 것과 홀을 저장하는 실리콘저마늄 층에서의 SRH 재결합이 발생하는 것 모두를 차단할 수 있다.
뿐만 아니라, 본 발명에 따른 커패시터가 없는 SBE 디램 셀 트랜지스터의 제조 방법은, 분자선 에피택셜 성장을 통해 실리콘 층과 실리콘저마늄 층을 교대로 이종 접합하여 반복적으로 성장시킴으로써 격자의 불일치로 인한 결함을 줄일 수 있다.
도 1은 본 발명의 일 실시예에 따른 커패시터가 없는 SBE 디램 셀 트랜지스터 제조 방법의 순서도.
도 2는 본 발명의 일 실시예에 따른 커패시터가 없는 SBE 디램 셀 트랜지스터 제조 방법의 과정을 나타내는 도면.
도 3은 본 발명의 일 실시예에 따른 커패시터가 없는 SBE 디램 셀 트랜지스터 제조 방법에서 이산화실리콘의 장벽 높이의 최적화 결과(a)와 데이터 ‘1’과 ‘0’ 쓰기에 대한 홀 밀도(b)를 나타내는 도면.
도 4는 본 발명의 일 실시예에 따른 커패시터가 없는 SBE 디램 셀 트랜지스터 제조 방법에 의하여 생산된 커패시터가 없는 SBE 디램 셀 트랜지스터와 실리콘+이산화실리콘 장벽 셀 트랜지스터의 시간에 따른 홀 밀도를 나타내는 도면.
도 5는 본 발명의 일 실시예에 따른 커패시터가 없는 SBE 디램 셀 트랜지스터 제조 방법에 의하여 생산된 커패시터가 없는 SBE 디램 셀 트랜지스터의 단면도.
도 6은 본 발명의 일 실시예에 따른 커패시터가 없는 SBE 디램 셀 트랜지스터 제조 방법에 의하여 생산된 커패시터가 없는 SBE 디램 셀 트랜지스터의 셀 어레이(4×2)의 사시도.
도 7은 본 발명의 일 실시예에 따른 커패시터가 없는 SBE 디램 셀 트랜지스터 제조 방법에 의하여 생산된 커패시터가 없는 SBE 디램 셀 트랜지스터의 셀 어레이(4×2)의 A-A’ 단면도.
도 8은 본 발명의 일 실시예에 따른 커패시터가 없는 SBE 디램 셀 트랜지스터 제조 방법에 의하여 생산된 커패시터가 없는 SBE 디램 셀 트랜지스터의 셀 어레이(4×2)의 B-B’ 단면도.
도 9는 본 발명의 일 실시예에 따른 커패시터가 없는 SBE 디램 셀 트랜지스터 제조 방법에 의하여 생산된 커패시터가 없는 SBE 디램 셀 트랜지스터의 셀 어레이(4×2)의 C-C’ 단면도.
도 10은 본 발명의 일 실시예에 따른 커패시터가 없는 SBE 디램 셀 트랜지스터 제조 방법에 의하여 생산된 커패시터가 없는 SBE 디램 셀 트랜지스터의 셀 어레이(4×2)의 D-D’ 단면도.
도 11은 본 발명의 일 실시예에 따른 커패시터가 없는 SBE 디램 셀 트랜지스터 제조 방법에 의하여 생산된 커패시터가 없는 SBE 디램 셀 트랜지스터의 셀 어레이(4×2)의 단면도.
도 12는 본 발명의 일 실시예에 따른 커패시터가 없는 SBE 디램 셀 트랜지스터 제조 방법에 의하여 생산된 커패시터가 없는 SBE 디램 셀 트랜지스터의 셀 어레이(4×2)의 도식도.
도 13은 본 발명의 일 실시예에 따른 커패시터가 없는 SBE 디램 셀 트랜지스터 제조 방법에 의하여 생산된 커패시터가 없는 SBE 디램 셀 트랜지스터에서 잘못된 정렬로 인한 효과에 대한 시뮬레이션 결과를 나타내는 도면.
이하에서는 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 바람직한 실시예를 상세하게 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다. 또한, 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일 또는 유사한 부호를 사용한다.
덧붙여, 명세서 전체에서, 어떤 부분이 다른 부분과 ‘연결’되어 있다고 할 때, 이는 ‘직접적으로 연결’되어 있는 경우뿐만 아니라, 그 중간에 다른 소자를 사이에 두고 ‘간접적으로 연결’되어 있는 경우도 포함한다. 또한, 어떤 구성요소를 ‘포함’한다는 것은, 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
도 1은 본 발명의 일 실시예에 따른 커패시터가 없는 SBE 디램 셀 트랜지스터 제조 방법의 순서도이고, 도 2는 본 발명의 일 실시예에 따른 커패시터가 없는 SBE 디램 셀 트랜지스터 제조 방법의 과정을 나타내는 도면이다. 도 1과 도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 커패시터가 없는 SBE(Superlattice Bandgap Engineered) 디램 셀 트랜지스터의 제조 방법은, 웨이퍼 위에 이산화실리콘을 증착하는 단계(S100), 다마신 공정을 이용하여 웨이퍼를 식각하는 단계(S200), 다결정실리콘을 증착하여 하부 게이트를 형성하는 단계(S300), 화학기계연마 공정을 통하여 다결정실리콘 층을 평탄하게 하는 단계(S400), 이산화실리콘을 증착하여 이산화실리콘 장벽을 만들고 채널 형성을 위해 이산화실리콘 장벽을 식각하는 단계(S500), 이산화실리콘 장벽 사이에 결정화된 실리콘 채널 층을 증착하고 화학기계연마 공정에 의해 식각하는 단계(S600), 규칙격자를 만들기 위해 실리콘 채널 층을 식각하는 단계(S700), 분자선 에피택시로 실리콘 층과 실리콘저마늄 층을 교대로 이종 접합하여 반복적으로 성장시키는 단계(S800), 게이트 산화막을 형성한 후 다결정실리콘 게이트를 형성하는 단계(S900), 소스/드레인에 이온을 주입하는 단계(S1000), 복수 개의 게이트 스페이서를 형성하고 자기 정렬 실리사이드를 만드는 단계(S1100)를 포함하여 구성될 수 있다.
단계 S100에서는, 웨이퍼 위에 이산화실리콘(SiO2)을 증착하는데, 관련 공정을 나타내는 도면이 도 2의 (a)이다. 커패시터가 없는 SBE 디램 셀 트랜지스터는 벌크 실리콘 웨이퍼나 SOI(Silicon On Insulator) 웨이퍼 위에서 모두 만들어질 수 있으나, SOI 웨이퍼를 사용할 경우에는 단계 S100을 거치지 않고 다마신 공정을 통하여 하부 게이트를 형성할 수 있다.
단계 S200에서는, 다마신(Damascene) 공정을 이용하여 웨이퍼를 식각(etching)하는데, 관련 공정을 나타내는 도면이 도 2의 (b)와 (c)이다. 다마신 공정은 벌크 실리콘 웨이퍼의 경우 증착한 이산화실리콘을 식각하며, SOI 웨이퍼의 경우 웨이퍼를 식각하여 금속이 주입될 부분을 형성하는 공정으로, 이 과정에서 감광막(PR)을 사용할 수 있다.
단계 S300에서는, 다결정실리콘(Poly Si)을 증착하여 하부 게이트를 형성하는데, 관련 공정을 나타내는 도면이 도 2의 (d)이다. 하부 게이트는 연결을 용이하게 하기 위하여 채널 폭보다 더 넓게 형성할 수 있다. SOI 웨이퍼를 사용할 경우에는 하부 게이트가 이산화실리콘 증착 없이 다마신 공정에 의해 형성된다.
단계 S400에서는, 화학기계연마(CMP) 공정을 통하여 다결정실리콘 층을 평탄하게 하는데, 관련 공정을 나타내는 도면이 도 2의 (e)이다. 평탄해진 다결정실리콘 층은 하부 게이트의 역할을 한다.
단계 S500에서는, 이산화실리콘(SiO2)을 증착하여 이산화실리콘 장벽을 만들고 채널 형성을 위해 이산화실리콘 장벽을 식각하는데, 관련 공정을 나타내는 도면이 도 2의 (f)~(j)이다. 다마신 공정을 이용하여 식각할 수 있으며 식각 과정은 반복적으로 행해질 수 있다. 이산화실리콘을 증착하는 높이에 대해서는, 도 3을 참조하여 상세히 설명하도록 한다.
이산화실리콘 장벽은, 충돌 이온화(Impact Ionization)에 의해 생성되는 홀이 빠져나가는 것을 물리적으로 방해한다. 이산화실리콘 장벽을 사용하지 않을 경우, 실리콘저마늄 층을 이용한다고 하여도 데이터 ‘1’을 쓰기 위해서 충돌 이온화 과정에 의해 생성되는 홀들을 제대로 저장할 수 없다. 30nm의 채널 길이를 갖는 커패시터가 없는 SBE 디램 셀 트랜지스터에서는 생성된 홀들이 소스 단자로 빠져버리기 때문이다. 또한, SRH 재결합 비율은 전자와 홀의 농도의 곱에 비례하기 때문에, 일반적인 SOI 평면 디램 셀 트랜지스터는 높은 SRH 재결합 비율을 갖는다. 결과적으로 이것은 높은 누설전류를 야기하고, 데이터를 저장하는 용도로써 홀들을 제대로 보유하고 있을 수 없게 한다.
도 3은 본 발명의 일 실시예에 따른 커패시터가 없는 SBE 디램 셀 트랜지스터 제조 방법에서 이산화실리콘 장벽 높이의 최적화 결과(a)와 데이터 ‘1’과 ‘0’ 쓰기에 대한 홀 밀도(b)를 나타내는 도면이다. 본 발명의 일 실시예에 따른 커패시터가 없는 SBE 디램 셀 트랜지스터 제조 방법에서 가장 중요한 특징인 이산화실리콘 장벽은, 충돌 이온화 과정을 통해 생성된 홀들이 빠져나가는 것을 방해한다. 또한, 쓰기 효율, 쓰기 속도, 전하보유시간이 이산화실리콘 장벽의 높이에 매우 의존한다. 이들 간의 상관관계를 확인하기 위해, 다양한 이산화실리콘 장벽의 높이에 따른 추가적인 시뮬레이션이 수행되었다. 도 3의 (a)에 도시된 바와 같이, 이산화실리콘 장벽의 높이(실리콘저마늄 층과 소스/드레인 영역의 높이 차이)의 함수로서 센싱 마진을 확인할 수 있다. 이산화실리콘 장벽의 높이가 실리콘 채널 두께의 70%일 때 가장 큰 센싱 마진을 갖는다. 이는 데이터 ‘1’과 데이터 ‘0’ 사이의 쓰기 효율 상충관계 때문이다. 데이터 ‘1’의 경우는, 쓰기 동작 동안 홀 전류가 새는 것을 막기 위해 이산화실리콘 장벽은 높은 것이 좋다. 그러나 도 3의 (b)에 도시된 바와 같이, 데이터 ‘0’의 경우, 쓰기 동작 동안 저장된 홀들을 방출하기 위해 이산화실리콘 장벽은 낮은 것이 좋다.
단계 S600에서는, 이산화실리콘 장벽 사이에 결정화된 실리콘 채널 층을 증착하고 화학기계연마 공정을 통하여 식각하는데, 관련 공정을 나타내는 도면이 도 2의 (k)와 (l)이다. 결정화된 실리콘 채널 층의 증착에는 에피택시 공정이 요구되며, 이는 선택적인 에피택셜 성장(SEG) 또는 수평 에피택셜 성장(ELO)일 수 있다. 단결정막을 위하여 두 채널 사이에 실리콘이 드러난 부분(Epitaxial Seed Window)을 별도로 형성할 수 있다. 이 부분은 셀 크기를 줄이기 위한 공통 소스로 사용될 수 있다.
단계 S700에서는, 규칙격자를 만들기 위해 실리콘 채널 층을 식각한다. 관련 공정을 나타내는 도면이 도 2의 (m)이다. 단계 S600에서는 실리콘 채널 층을 이산화실리콘 장벽의 높이까지만 식각하여 평탄화하였으나, 단계 S700에서는 1~5㎚의 두께를 제외하고 모두 식각하여, 단계 S800에서 실리콘저마늄(SiGe) 층을 이종 접합하여 성장시킬 수 있도록 한다.
단계 S800에서는, 분자선 에피택시(Molecular Beam Epitaxy: MBE)로 실리콘(Si) 층과 실리콘저마늄(SiGe) 층을 교대로 이종 접합하여 반복적으로 성장시킨다. 관련 공정을 나타내는 도면이 도 2의 (n)과 (o)이다. 실리콘 층 위에 이종 접합하는 실리콘저마늄 층은, 실리콘 층보다 얇게 형성될 수 있고 15~25%의 저마늄을 포함하며, 인장 상태를 유지하기 위해 1~10㎚의 두께로 형성할 수 있다. 반복적으로 성장시킴으로써 복수 개의 실리콘 층과 실리콘저마늄 층이 교대로 형성될 수 있고, 이러한 구조를 통하여 격자의 불일치로 인한 결함을 줄일 수 있다. 실리콘과 저마늄의 비율에 대하여, 도 4를 참조하여 상세히 설명하도록 한다.
도 4는 본 발명의 일 실시예에 따른 커패시터가 없는 SBE 디램 셀 트랜지스터 제조 방법에 의하여 생산된 커패시터가 없는 SBE 디램 셀 트랜지스터와 실리콘+이산화실리콘 장벽 셀 트랜지스터의 시간에 따른 홀 밀도를 나타내는 도면이다. 도 4에 도시된 바와 같이, 저마늄이 20%인 실리콘(0.8)저마늄(0.2)은 실리콘보다 작은 밴드 갭을 갖기 때문에 열 생성 전류를 더 많이 가지므로 짧은 전하 유지 시간 동안 실리콘+이산화실리콘 장벽 셀 트랜지스터의 센싱 마진이 커패시터가 없는 SBE 디램 셀 트랜지스터의 센싱 마진보다 더 크다. 데이터 ‘1’을 쓰는 동작의 경우, 실리콘+이산화실리콘 장벽 셀 트랜지스터보다 커패시터가 없는 SBE 디램 셀 트랜지스터에서 많은 홀이 축적된다. 또한 데이터 ‘0’을 쓰는 동작의 경우, 실리콘+이산화실리콘 장벽 셀 트랜지스터가 더 많은 홀을 방출함에도 불구하고 소스 전류는 커패시터가 없는 SBE 디램 셀 트랜지스터에서 더 크다. 이는 실리콘의 유전상수는 11.9인 반면, 실리콘(0.8)저마늄(0.2)은 12.56의 높은 유전상수를 가지므로, 데이터 ‘0’ 쓰기 동작 동안 커패시터가 없는 SBE 디램 셀 트랜지스터의 홀이 가전자 대역에 가둬져 있음에도 불구하고 하부 게이트와 드레인 사이의 전압(VBD)이 커지게 되기 때문이다.
단계 S900에서는, 게이트 산화막을 형성한 후 다결정실리콘 게이트를 형성한다. 관련 공정을 나타내는 도면이 도 2의 (p)~(s)이다. 다결정실리콘 게이트는 상부 게이트의 역할을 하며, N+ 다결정실리콘으로 형성될 수 있다. 셀의 크기를 줄이기 위하여 상부 게이트의 워드 라인(WL)은 하부 게이트의 워드 라인(BWL)과 서로 다른 금속 층으로 구성될 수 있다.
단계 S1000에서는, 소스(Source)/드레인(Drain)에 이온을 주입한다. 관련 공정을 나타내는 도면이 도 2의 (t)이다. 이온을 주입함으로써 소스와 드레인을 커패시터가 없는 SBE 셀 트랜지스터의 전극으로 사용할 수 있도록 한다.
단계 S1100에서는, 복수 개의 게이트 스페이서를 형성하고 자기 정렬 실리사이드(Self-Aligned Silicide)를 만든다. 하나의 셀에 2개의 게이트 스페이서를 형성한 후, 실리사이드 공정을 통해 커패시터가 없는 SBE 디램 셀 트랜지스터를 완성할 수 있다.
도 5는 본 발명의 일 실시예에 따른 커패시터가 없는 SBE 디램 셀 트랜지스터 제조 방법에 의하여 생산된 커패시터가 없는 SBE 디램 셀 트랜지스터의 단면도이다. 도 5에 도시된 바와 같이, 본 발명의 일 실시예에 따른 커패시터가 없는 SBE 디램 셀 트랜지스터 제조 방법에 의하여 생산된 커패시터가 없는 SBE 디램 셀 트랜지스터는, 이산화실리콘(SiO2) 장벽, 실리콘(Si) 소스/드레인, 실리콘(Si) 채널 층, 교대로 이종 접합하여 반복적으로 성장시킨 실리콘 층과 실리콘저마늄(SiGe) 층, 하부 게이트 및 상부 게이트를 포함하여 구성될 수 있다.
도 6은 본 발명의 일 실시예에 따른 커패시터가 없는 SBE 디램 셀 트랜지스터 제조 방법에 의하여 생산된 커패시터가 없는 SBE 디램 셀 트랜지스터의 셀 어레이(4×2)의 사시도이고, 도 7은 본 발명의 일 실시예에 따른 커패시터가 없는 SBE 디램 셀 트랜지스터 제조 방법에 의하여 생산된 커패시터가 없는 SBE 디램 셀 트랜지스터의 셀 어레이(4×2)의 A-A’ 단면도이며, 도 8은 본 발명의 일 실시예에 따른 커패시터가 없는 SBE 디램 셀 트랜지스터 제조 방법에 의하여 생산된 커패시터가 없는 SBE 디램 셀 트랜지스터의 셀 어레이(4×2)의 B-B’ 단면도이다. 또한 도 9는 본 발명의 일 실시예에 따른 커패시터가 없는 SBE 디램 셀 트랜지스터 제조 방법에 의하여 생산된 커패시터가 없는 SBE 디램 셀 트랜지스터의 셀 어레이(4×2)의 C-C’ 단면도이고, 도 10은 본 발명의 일 실시예에 따른 커패시터가 없는 SBE 디램 셀 트랜지스터 제조 방법에 의하여 생산된 커패시터가 없는 SBE 디램 셀 트랜지스터의 셀 어레이(4×2)의 D-D’ 단면도이다.
도 6 내지 10에 도시된 바와 같이, 본 발명의 일 실시예에 따른 커패시터가 없는 SBE 디램 셀 트랜지스터 제조 방법에 의하여 생산된 커패시터가 없는 SBE 디램 셀 트랜지스터는, 2개의 워드 라인(WL)을 갖는다. 여기서 만약 2개의 워드 라인이 같은 금속 층에 있다면 그 구조의 최소 배선 폭 크기는 워드 라인의 높이 제한 때문에 작게 될 수 없다. 따라서 4F2의 최소 배선 폭 크기를 만들기 위해 상부 게이트 워드 라인(WL)과 하부 게이트 워드 라인(BWL)은 서로 다른 금속 층을 사용한다. 하부 게이트의 워드 라인은 2개의 액티브 영역 사이에 형성되어 묻힌 워드 라인처럼 보인다. 상부 게이트의 워드 라인은 일반적인 DRAM의 워드 라인과 같다. 비트 라인(BL)의 경우 하나의 커패시터가 없는 SBE 디램 셀 트랜지스터가 다른 커패시터가 없는 SBE 디램 셀 트랜지스터와 소스를 공유하기 때문에, 2개의 커패시터가 없는 SBE 디램 셀 트랜지스터당 3개의 비트 라인이 필요하다. 또한 하부 게이트의 연결을 용이하게 하기 위해 하부 게이트 전극은 채널 폭보다 더 넓게 형성될 수 있다.
도 11은 본 발명의 일 실시예에 따른 커패시터가 없는 SBE 디램 셀 트랜지스터 제조 방법에 의하여 생산된 커패시터가 없는 SBE 디램 셀 트랜지스터의 셀 어레이(4x2)의 단면도이고, 도 12는 본 발명의 일 실시예에 따른 커패시터가 없는 SBE 디램 셀 트랜지스터 제조 방법에 의하여 생산된 커패시터가 없는 SBE 디램 셀 트랜지스터의 셀 어레이(4x2)의 도식도이다. 도 11과 도 12에 도시된 바와 같이, 위에서 아래 방향으로 자른 단면도를 통해서 커패시터가 없는 SBE 디램 셀 트랜지스터의 최소 배선 폭 크기를 추정할 수 있다. 커패시터가 없는 SBE 디램 셀 트랜지스터는 2개의 게이트 전극을 이용함에도 불구하고 4F2(3.6㎛2)의 최소 배선 폭 크기를 갖는다는 것을 확인할 수 있다.
도 13은 본 발명의 일 실시예에 따른 커패시터가 없는 SBE 디램 셀 트랜지스터 제조 방법에 의하여 생산된 커패시터가 없는 SBE 디램 셀 트랜지스터에서 잘못된 정렬로 인한 효과에 대한 시뮬레이션 결과를 나타내는 도면이다. 본 발명의 일 실시예에 따른 커패시터가 없는 SBE 디램 셀 트랜지스터 제조 방법은, 하부 게이트, 채널, 상부 게이트를 정의하기 위해 3개의 마스크를 사용하는 과정에서 서로 잘못 정렬될 수 있는 가능성이 존재한다. 더 정확한 검증을 위해 2D TCAD를 이용한 실제적인 수행을 하는 동안 잘못 정렬될 때의 효과를 평가했다. 도 13에 도시된 바와 같이, 속이 찬 도형은 데이터 ‘1’을 읽을 때의 전류이고 속이 빈 도형은 데이터 ‘1’을 읽을 때의 전류이다. ‘ref’는 데이터 ‘1’과 ‘0’을 구분하는 한계선이다. 시뮬레이션 결과에 따르면 상부 게이트가 잘못 정렬되거나 상부 게이트와 하부 게이트 모두가 잘못 정렬될 때 소스 전류가 표류한다. 하부 게이트만 잘못 정렬될 경우, 소스 전류의 변화가 없다. 특히 상부 게이트와 하부 게이트 모두 채널로부터 5㎚ 거리에 있을 때, 기준치가 되는 전류 값(정상상태 전류) 대비 데이터 ‘1’을 읽을 때의 전류가 더 작다. 이는 13%(4㎚)의 공정 마진을 갖는다는 것을 의미한다.
이상 설명한 본 발명은 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에 의하여 다양한 변형이나 응용이 가능하며, 본 발명에 따른 기술적 사상의 범위는 아래의 특허청구범위에 의하여 정해져야 할 것이다.
100: 커패시터가 없는 SBE 디램 셀 트랜지스터 제조 방법
S100: 웨이퍼 위에 이산화실리콘을 증착하는 단계
S200: 다마신 공정을 이용하여 웨이퍼를 식각하는 단계
S300: 다결정실리콘을 증착하여 하부 게이트를 형성하는 단계
S400: 화학기계연마 공정을 통하여 다결정실리콘 층을 평탄하게 하는 단계
S500: 이산화실리콘을 증착하여 이산화실리콘 장벽을 만들고 채널 형성을 위해 이산화실리콘 장벽을 식각하는 단계
S600: 이산화실리콘 장벽 사이에 결정화된 실리콘 채널 층을 증착하고 화학기계연마 공정을 통하여 식각하는 단계
S700: 규칙격자를 만들기 위해 실리콘 채널 층을 식각하는 단계
S800: 분자선 에피택시로 실리콘 층과 실리콘저마늄 층을 교대로 이종 접합하여 반복적으로 성장시키는 단계
S900: 게이트 산화막을 형성한 후 다결정실리콘 게이트를 형성하는 단계
S1000: 소스/드레인에 이온을 주입하는 단계
S1100: 복수 개의 게이트 스페이서를 형성하고 자기 정렬 실리사이드를 만드는 단계

Claims (6)

  1. 커패시터가 없는 SBE 디램 셀 트랜지스터의 제조 방법에 있어서,

    (1) 다마신(Damascene) 공정을 이용하여 웨이퍼를 식각(etching)하는 단계;
    (2) 다결정실리콘(Poly Si)을 증착하여 하부 게이트를 형성하는 단계;
    (3) 화학기계연마(Chemical-Mechanical Polishing: CMP) 공정을 통하여 다결정실리콘 층을 평탄하게 하는 단계;
    (4) 이산화실리콘(SiO2)을 증착하여 이산화실리콘 장벽을 만들고 채널 형성을 위해 상기 이산화실리콘 장벽을 식각하는 단계;
    (5) 상기 이산화실리콘 장벽 사이에 결정화된 실리콘 채널 층을 증착하고 화학기계연마 공정을 통하여 식각하는 단계;
    (6) 규칙격자를 만들기 위해 상기 실리콘 채널 층을 식각하는 단계; 및
    (7) 분자선 에피택시(Molecular Beam Epitaxy: MBE)로 실리콘(Si) 층과 실리콘저마늄(SiGe) 층을 교대로 이종접합하여 반복적으로 성장시키는 단계

    를 더 포함하는 것을 특징으로 하는 커패시터가 없는 SBE 디램 셀 트랜지스터 제조 방법.
  2. 제1항에 있어서,
    웨이퍼 위에 이산화실리콘을 증착하는 단계를 더 포함하며,
    상기 단계 (1)에서,
    상기 다마신 공정을 상기 증착된 이산화실리콘에 적용하는 것을 특징으로 하는 커패시터가 없는 SBE 디램 셀 트랜지스터 제조 방법.
  3. 제1항에 있어서, 상기 단계 (2)에서,
    상기 하부 게이트는 연결을 용이하게 하기 위하여 채널 폭보다 더 넓게 형성하는 것을 특징으로 하는 커패시터가 없는 SBE 디램 셀 트랜지스터 제조 방법.
  4. 제1항에 있어서, 상기 단계 (5)에서,
    결정화된 실리콘 채널 층의 증착에 있어서, 선택적인 에피택셜 성장(Selective Epitaxial Growth: SEG) 또는 수평 에피택셜 성장(Epitaxial Lateral Overgrowth: ELO) 공정을 거치는 것을 특징으로 하는 커패시터가 없는 SBE 디램 셀 트랜지스터 제조 방법.
  5. 제1항에 있어서, 상기 단계 (7)에서,
    상기 실리콘저마늄 층은 15~25%의 저마늄을 포함하며, 인장(strained) 상태를 유지하기 위해 1~10㎚의 두께로 형성하는 것을 특징으로 하는 커패시터가 없는 SBE 디램 셀 트랜지스터 제조 방법.
  6. 제1항에 있어서,
    (8) 게이트 산화막을 형성한 후 다결정실리콘 게이트를 형성하는 단계;
    (9) 소스(Source)/드레인(Drain)에 이온을 주입하는 단계; 및
    (10) 복수 개의 게이트 스페이서를 형성하고 자기 정렬 실리사이드(Self-Aligned Silicide)를 만드는 단계를 더 포함하는 것을 특징으로 하는 커패시터가 없는 SBE 디램 셀 트랜지스터 제조 방법.
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